KR20150077735A - 질화물 반도체 소자 - Google Patents

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Abstract

본 발명은 질화물 반도체 소자에 관한 것으로 관통 비아홀들을 갖는 기판, 상기 기판 상에 차례로 적층되는 제 1 및 제 2 질화물 반도체층들, 상기 제 2 질화물 반도체층 상에 제공되는 드레인 전극들 및 소스 전극들 및 상기 제 2 질화물 반도체층 상에 제공되고, 상기 드레인 전극들 상에 제공되는 상부 비아홀들을 갖는 절연 패턴을 포함하고, 상기 관통 비아홀들은 상기 제 1 및 제 2 질화물 반도체층들 내로 연장되어 상기 소스 전극들의 하면을 노출하는 질화물 반도체 소자가 제공된다.

Description

질화물 반도체 소자{Nitride semiconductor device}
본 발명은 질화물 반도체 소자에 관한 것으로, 상세하게는 수직적으로 전류가 인가되는 구조를 갖는 GaN 반도체에 관한 것이다.
GaN계 화합물 반도체는 직접 천이형 반도체로서, 가시광선에서 자외선까지 파장 제어가 가능하며, 높은 열적·화학적 안정성, 높은 전자 이동도 및 포화 전자속도, 큰 에너지 밴드갭 등 기존의 GaAs 및 InP계 화합물 반도체에 비하여 뛰어난 물성을 가지고 있다. 이러한 특성을 바탕으로 가시광 영역의 발광 다이오드(LED) 및 레이저 다이오드(LD)등의 광소자, 고출력 및 고주파 특성이 요구되는 차세대 무선통신 및 위성통신 시스템에 사용되는 전자소자 등 기존의 화합물 반도체로는 한계성을 가지는 분야로 응용범위가 확대되고 있다. 특히 알루미늄(Al)을 포함하는 질화물 반도체(AlxInyGa1 -x- yN)는 높은 에너지 밴드갭 특성(3.4eV ~ 6.2eV)으로 자외선의 모든 영역에서 발광 소자로 제작이 가능하며, GaN와의 이종접합구조(AlGaN/GaN, InAlN/GaN)를 형성하는 경우 이차원 전자가스층(2-DEG: 2-dimensional electron gas)에 의한 전자소자 제작이 가능한 차세대 질화물 반도체 소재이다.
한편, 반도체 소자는 전류가 기판과 수직하게 흐르는 수직형(Vertical device) 소자와 전류가 기판과 평행하게 흐르는 수평형(Lateral device) 소자의 2가지 형태로 구분될 수 있다. 수직형 소자의 예인 VDMOS(Vertical Diffused MOS) 및 IGBT(Insulated Gate Bipolar mode Transistor)는 전류가 벌크 단위로 흐르기 때문에 대전류(high current)를 다루기 용이하다. 이러한 장점 때문에 수직형 소자는 전력 반도체에 많이 쓰이고 있지만, 제조 공정이 까다로운 단점이 있다. 반면에, 수평형 소자는 전류가 채널층의 표면으로만 수평적으로 흐르기 때문에 대전류를 다루기 힘든 단점이 있지만, 그 제조 공정은 비교적 간단하다. 현재 제조되는 대부분의 CMOS와 GaAs 또는 GaN 기반의 반도체 소자는 수평형 소자이다.
GaN 소재는 경쟁기술인 Si, GaAs 및 SiC 소재등과 비교하여 에너지 밴드갭이 크고 전자이동도가 높으므로 전력반도체 소자로 적용하기에 유리한 장점들을 가지고 있다. 나아가, GaN 소재는 전력밀도, 역방향 항복전장(Breakdown field) 및 전자 이동도에서 우수한 특성을 보여 최근 전력반도체 기술의 주요 시장인 IGBT를 잠식해 나가고 있다. 그러나, 대전류를 다루기 힘든 수평형 소자의 내재적인 한계로 인해 GaN 전력반도체가 상용화 되는데를 상용화 시키는데 큰 어려움을 격고 있다.
본 발명이 해결하고자 하는 기술적 과제는 온 저항(On-resistance) 특성이 개선된 질화물 반도체 소자를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 질화물 반도체 소자는 관통 비아홀들을 갖는 기판; 상기 기판 상에 차례로 적층되는 제 1 및 제 2 질화물 반도체층들; 상기 제 2 질화물 반도체층 상에 제공되는 드레인 전극들 및 소스 전극들; 및 상기 제 2 질화물 반도체층 상에 제공되고, 상기 드레인 전극들 상에 제공되는 상부 비아홀들을 갖는 절연 패턴을 포함하고, 상기 관통 비아홀들은 상기 제 1 및 제 2 질화물 반도체층들 내로 연장되어 상기 소스 전극들의 하면을 노출한다.
일 실시예를 따르면, 상기 제 2 질화물 반도체층 상에 제공되는 게이트 전극들을 더 포함하고, 상기 게이트 전극들은 제 1 방향으로 연장되는 복수의 열들과 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 복수의 행들을 포함할 수 있다.
일 실시예를 따르면, 평면적 관점에서, 상기 리세스 영역들은 상기 게이트 전극들과 동일한 배열을 이루고, 상기 게이트 전극들은 상기 리세스 영역들 내에 제공될 수 있다.
일 실시예를 따르면, 평면적 관점에서, 상기 드레인 및 소스 전극들은 상기 게이트 전극들 사이의 공간에 교대로 반복 배치되어 복수의 행과 열을 이룰 수 있다.
일 실시예를 따르면, 상기 상부 비아홀들은 상기 드레인 전극들과 정렬될 수 있다.
일 실시예를 따르면, 상기 관통 비아홀들은 상기 소스 전극들과 정렬될 수 있다.
일 실시예를 따르면, 상기 제 2 질화물 반도체층 상에 제공되는 게이트 전극들을 더 포함하고, 상기 게이트 전극들은 제 1 방향으로 연장되는 라인 형태를 가지되, 상기 제 1 방향과 교차하는 제 2 방향으로 상호 이격되어 배치될 수 있다.
일 실시예를 따르면, 상기 제 2 질화물 반도체층은 리세스 영역들을 가지되, 평면적 관점에서, 상기 리세스 영역들은 상기 게이트 전극들과 동일한 배열을 이루고, 상기 게이트 전극들은 상기 리세스 영역들 내에 제공될 수 있다.
일 실시예를 따르면, 상기 드레인 및 소스 전극들은 상기 제 1 방향으로 연장되는 라인 형태를 가지고, 상기 게이트 전극들의 사이에 교대로 반복하여 배치될 수 있다.
일 실시예를 따르면, 평면적 관점에서, 상기 상부 비아홀들은 상기 드레인 전극들을 따라 연장되는 라인 형태를 가질 수 있다.
일 실시예를 따르면, 평면적 관점에서, 상기 관통 비아홀들은 상기 소스 전극들과 정렬되어 상기 제 1 방향으로 상호 이격되어 배치될 수 있다.
일 실시예를 따르면, 상기 절연 패턴의 상면을 덮으며 상기 상부 비아홀들의 내측벽을 따라 연장되어 상기 드레인 전극들과 접속되는 드레인 전극 패드; 및 상기 기판의 하면을 덮으며 상기 관통 비아홀들의 내측벽을 따라 연장되어 상기 소스 전극들과 접속되는 소스 전극 패드를 더 포함할 수 있다.
일 실시예를 따르면, 상기 제 1 질화물 반도체층과 상기 제 2 질화물 반도체층은 이종 접합 구조를 이룰 수 있다.
일 실시예를 따르면, 상기 제 1 및 소스 전극들은 상기 제 2 질화물 반도체층과 오믹 접합을 이룰 수 있다.
본 발명의 실시예들에 따르면, 소스 및 드레인 전극들과 연결되는 전극 패드들이 각각 기판의 상면 및 하면 상에 제공됨으로써, 동일 평면 상에 소스 및 드레인 전극들이 차지하는 면적이 상대적으로 증가될 뿐만 아니라 전류가 공급되는 금속 패드들의 면적도 증가될 수 있다. 이에 따라, 전극에 의한 온 저항(On-resistance) 증가 현상이 개선될 수 있다. 또한, 소스 및 드레인 전극들이 게이트 전극들을 사이의 공간에서 교대적으로 그리고 반복적으로 배치되어 복수의 행과 열을 이루는 레이 아웃을 가짐으로써, 한 전극당 4면으로 전류가 흐를 수 있어 면적당 온 저항(On-resistance)을 더욱 낮출 수 있다. 따라서, 전기적 특성이 향상된 질화물 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 질화물 반도체 소자를 설명하기 위한 평면도이다. 도 2는 본 발명의 일 실시예에 따른 질화물 반도체 소자를 설명하기 위한 단면도로서, 도 1의 A-A' 선에 따른 도면이다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 질화물 반도체 소자를 설명하기 위한 단도면들로서, 도 1의 A-A' 선에 대응하는 도면들이다.
도 10은 본 발명의 다른 실시예에 따른 질화물 반도체 소자를 설명하기 위한 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 질화물 반도체 소자를 설명하기 위한 단면도로서, 도 10의 B-B' 선에 따른 도면이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막질로 언급된 막질이 다른 실시예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 질화물 반도체 소자를 설명하기 위한 평면도이다. 도 2는 본 발명의 일 실시예에 따른 질화물 반도체 소자를 설명하기 위한 단면도로서, 도 1의 A-A' 선에 따른 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 질화물 반도체 소자(10)는 기판(100) 및 기판(100) 상에 차례로 제공되는 제 1 및 제 2 질화물 반도체층들(105, 110)을 포함할 수 있다. 기판(100)은 제 1 및 제 2 질화물 반도체층들(105, 110)이 제공되는 상면(101)과 이에 대향하는 하면(103)을 갖는다. 기판(100)은 절연성을 갖는 고저항성의 기판일 수 있다. 일 예로, 기판(100)은 사파이어(Al2O3), 실리콘(Si), 갈륨비소(GaAs), 실리콘 카바이드(SiC) 또는 질화갈륨(GaN)을 포함할 수 있다. 이러한 기판(100)은 기판박형화 공정을 통해 50um~400um 정도의 두께를 가질 수 있다.
제 1 질화물 반도체층(105)은 GaN을 포함할 수 있고, 제 2 질화물 반도체층(110)은 AlGaN, InAlN 또는 InAlGaN을 포함할 수 있다. 이러한 제 1 및 제 2 질화물 반도체층들(105, 110)은 에피층일 수 있다. 도시하지는 않았지만, 기판(100)과 제 1 질화물 반도체층(105) 사이에 버퍼층을 포함하거나, 버퍼층 및 이완층의 적층 구조를 더 포함할 수 있다. 버퍼층은 GaN을 포함할 수 있고, 이완층은 GaN 또는 AlN을 포함할 수 있다. 버퍼층은 기판(100)과 질화물 반도체층들 사이의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해 제공되고, 이완층은 질화물 반도체층들 사이의 스트레스를 완화하기 위해 제공될 수 있다. 제 1 질화물 반도체층(105)과 제 2 질화물 반도체층(110)이 이종 접합 구조(AlGaN/GaN, InAlN/GaN 또는 InAlGaN/GaN)를 형성함으로써, 이들 사이의 계면에 이차원 전자가스층(2-DEG: 2-dimensional electron gas, 107)이 형성될 수 있다.
제 2 질화물 반도체층(110)은 제 2 질화물 반도체층(110)의 상부가 제거되어 형성된 리세스 영역들(R)을 가질 수 있다. 일 실시예에 따르면, 리세스 영역들(R)은 상부 및 하부가 실질적으로 동일한 폭을 가질 수 있다. 즉, 리세스 영역들(R)에 의해 노출되는 제 2 질화물 반도체층(110)의 측벽은 수직면을 가질 수 있다. 다른 실시예에 있어서, 리세스 영역들(R)은 하부로 갈수록 좁아지는 폭을 가질 수 있다. 즉, 리세스 영역들(R)에 의해 노출되는 제 2 질화물 반도체층(110)은 경사진 측벽을 가질 수 있다. 평면적 관점에서, 이러한 리세스 영역들(R)은 그리드(grid) 형태를 가질 수 있다. 즉, 리세스 영역들(R)은 제 1 방향(y 방향)으로 연장되는 복수의 열들과 제 1 방향과 교차하는 제 2 방향(x 방향)으로 연장되는 복수의 행들을 포함할 수 있다.
리세스 영역들(R) 내에 게이트 전극들(125)이 제공될 수 있다. 이러한 게이트 전극들(125)은 리세스 영역들(R)과 동일한 배열을 이룰 수 있다. 즉, 평면적 관점에서, 게이트 전극들(125)은 리세스 영역들(R)과 정렬되는 그리드(grid) 형태를 가질 수 있다. 이에 따라, 게이트 전극들(125)은 y 방향으로 연장되는 복수의 열들과 x 방향으로 연장되는 복수의 행들을 포함할 수 있다. 게이트 전극들(125)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 하나를 포함할 수 있다. 바람직하게는, 게이트 전극들(125)은 팔라듐(Pd)을 포함할 수 있다. 질화물 반도체층들의 이종 접합 구조에 의한 이차원 전자가스층(2-DEG, 107)을 채널로 이용하는 질화물 반도체 소자는 기본적으로 노멀리 온(normally on) 특성을 가질 수 있다. 그러나, 본 발명의 경우 리세스 영역들(R) 내에 게이트 전극들(125)을 제공함으로써, 문턱 전압이 양(+)의 방향으로 증가되어 노멀리 오프(normally off) 특성을 갖는 질화물 반도체 소자(10)를 구현할 수 있다.
게이트 전극들(125) 사이의 제 2 질화물 반도체층(110) 상에 소스 및 드레인 전극들(121, 123)이 제공될 수 있다. 이러한 소스 및 드레인 전극들(121, 123)은 게이트 전극들(125) 사이의 공간에 고립된 형태로 배치되어 2차원 형태로 배열될 수 있다. 즉, 소스 및 드레인 전극들(121, 123)은 게이트 전극들(125)을 사이에 두고 교대적으로 그리고 반복적으로 배치되어 복수의 행과 열을 이룰 수 있다. 드레인 전극들(123)은 인접한 게이트 전극들(125)과 제 1 거리(d1)만큼 이격될 수 있고, 소스 전극들(121)은 인접한 게이트 전극들(125)과 제 2 거리(d2)만큼 이격될 수 있다. 일반적으로 게이트 전극과 드레인 전극의 간격에 따라 게이트-드레인 전극 간의 항복 전압(gate-drain breakdown voltage: Vgd)이 결정될 수 있다. 본 발명의 일 실시예에 따른 질화물 반도체 소자(10)는 높은 게이트-드레인 전극 간의 항복 전압(vgd)이 요구되기 때문에, 게이트 전극(125)과 드레인 전극(123)의 간격이 충분히 확보될 수 있도록 배치될 수 있다. 이에 따라, 게이트 전극(125)과 드레인 전극(123)의 간격은 게이트 전극(125)과 소스 전극(121) 간의 간격보다 클 수 있다. 즉, 제 1 거리(d1)는 제 2 거리(d2)보다 클 수 있다. 평면적 관점에서, 소스 및 드레인 전극들(121, 123)의 단면의 형상은 사각형일 수 있으나, 이에 제한되지 않는다.
소스 및 드레인 전극들(121, 123)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 하나를 포함할 수 있다. 바람직하게는, 소스 및 드레인 전극들(121, 123)은 Ti/Au/Ni/Au의 적층 구조를 포함할 수 있다. 이러한 소스 및 드레인 전극들(121, 123)은 열처리 과정을 통해 제 2 질화물 반도체층(110) 상에 오믹 접합될 수 있다. 본 실시예에서, 이차원 전자 가스층(2-DEG, 117)이 형성된 질화물 반도체층들(105, 110) 상에 제공되는 게이트 전극, 소스 전극 및 드레인 전극들(121, 123, 125)은 고전자 이동도 트랜지스터(High-electron-mobility transistor: HEMT)를 구성할 수 있다.
게이트 전극들(125)과 제 2 질화물 반도체층(110) 사이에 게이트 절연막(115)이 제공될 수 있다. 이러한 게이트 절연막(115)은 리세스 영역들(R)을 일부 채우며 제 2 질화물 반도체층(110) 상으로 연장되어 소스 및 드레인 전극들(121, 123)의 측벽들과 접할 수 있다. 게이트 절연막(115)은 산화물 또는 질화물을 포함할 수 있다.
제 2 질화물 반도체층(110) 상에 보호막(130) 및 보호막(130)을 관통하여 드레인 전극들(123)에 접속되는 금속 패턴들(135)이 제공될 수 있다. 보호막(130)은 게이트 전극들(125), 소스 전극들(121) 및 드레인 전극들(123)을 덮을 수 있다. 이러한 보호막(130)은 산화물 또는 질화물을 포함할 수 있다. 금속 패턴들(135)은 금속 물질을 포함할 수 있으며, 바람직하게는 Ti, Ni, Au, Pt, Cu 또는 Al 중 적어도 하나를 포함할 수 있다.
보호막(130) 상에 금속 패턴들(135)을 노출하는 상부 비아홀들(145)을 갖는 층간 절연 패턴(140)이 제공될 수 있다. 층간 절연 패턴(140)은 산화물 또는 질화물을 포함할 수 있으며, 보호막(130)과 동일 물질로 형성될 수 있다. 일 실시예에 있어서, 상부 비아홀들(145)은 층간 절연 패턴(140)의 상면을 향해 개구되고 금속 패턴들(135)을 노출하는 속이 빈 기둥(hollow pillar) 형태일 수 있다. 이러한 상부 비아홀들(145)은 드레인 전극들(123)과 동일한 평면적 배열을 가질 수 있다. 층간 절연 패턴(140)은 게이트-드레인 전극 간의 항복 전압(vgd)보다 더 큰 항복 전압(breakdown voltage)에도 견딜 수 있도록 충분한 두께로 제공될 수 있다. 일 예로, 층간 절연 패턴(140)의 두께는 2 마이크로미터 이상일 수 있다. 일 실시예에 있어서, 보호막(130) 및 금속 패턴들(135)은 생략될 수 있다. 이러한 경우 층간 절연 패턴(140)은 게이트 전극들(125), 소스 전극들(121) 및 드레인 전극들(123)을 덮을 수 있고, 상부 비아홀들(145)은 드레인 전극들(123)을 노출할 수 있다.
층간 절연 패턴(140) 상에 층간 절연 패턴(140)의 상면을 덮으며, 상부 비아홀들(145)의 내측벽으로 연장되는 드레인 전극 패드(150)가 제공될 수 있다. 이러한 드레인 전극 패드(150)는 상부 비아홀들(145)에 의해 노출된 금속 패턴들(135)의 상면을 덮을 수 있다. 드레인 전극 패드(150)는 상부 비아홀들(145)을 완전히 채우지 않을 수 있다. 도시하지는 않았으나, 다른 실시예에 있어서, 드레인 전극 패드(150)는 상부 비아홀들(145)을 완전히 채우며 층간 절연 패턴(140)을 덮을 수 있다. 드레인 전극 패드(150)는 금속 패턴들(135)과 동일한 물질을 포함할 수 있다.
기판(100) 내에 기판(100)을 관통하는 관통 비아홀들(155)이 제공될 수 있다. 이러한 관통 비아홀들(155)은 제 1 및 제 2 질화물 반도체층들(105, 110) 내로 연장되어 소스 전극들(121)의 하면을 노출할 수 있다. 일 실시예에 있어서, 관통 비아홀들(155)은 기판(100)의 하면(103)을 향해 개구되고 소스 전극들(121)의 하면을 노출하는 속이 빈 기둥(hollow pillar) 형태일 수 있다. 관통 비아홀들(155)은 소스 드레인 전극들(123)과 동일한 배열을 가질 수 있다.
기판(100)의 하면(103) 상에 소스 전극 패드(160)가 제공될 수 있다. 소스 전극 패드(160)는 기판(100)의 하면(103)을 덮으며 관통 비아홀들(155)의 내측벽으로 연장되어 소스 전극들(121)과 접속될 수 있다. 일 실시예에 있어서, 소스 전극 패드(160)는 관통 비아홀들(155)을 완전히 채우지 않을 수 있다. 소스 전극 패드(160)들은 금속 물질을 포함할 수 있으며, 바람직하게는 Ti, Ni, Au, Pt, Cu 또는 Al 중 적어도 하나를 포함할 수 있다.
계속해서, 도 1을 참조하면, 기판(100) 상에 소자 분리 영역들(170) 및 게이트 패드 영역(180)이 제공될 수 있다. 소자 분리 영역들(170)은 기판(100) 상에 복수의 질화물 반도체 소자들(10)을 제공하기 위하여 이차원 전자가스층(2-DEG, 107)이 제거된 영역일 수 있다. 게이트 패드 영역(180)은 게이트 연결 라인(175)을 통해 게이트 전극들(125)과 전기적으로 연결될 수 있다. 이러한 게이트 패드 영역(180) 및 게이트 연결 라인(175)은 게이트 전극들(125)과 동일 물질 및 동일 방법으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 소스 및 드레인 전극들과 연결되는 소스 및 드레인 전극 패드들이 각각 기판의 상면 및 하면 상에 제공됨으로써, 동일 평면 상에 소스 및 드레인 전극들이 차지하는 면적이 상대적으로 증가될 뿐만 아니라 전류가 공급되는 금속 패드들의 면적도 증가될 수 있다. 이에 따라 전극에 의한 온 저항(On-resistance) 증가 현상이 개선될 수 있다. 또한, 소스 및 드레인 전극들이 게이트 전극들을 사이의 공간에서 교대적으로 그리고 반복적으로 배치되어 복수의 행과 열을 이루는 레이 아웃을 가짐으로써, 한 전극당 4면으로 전류가 흐를 수 있어 면적당 온 저항(On-resistance)을 더욱 낮출 수 있다. 따라서, 전기적 특성이 향상된 질화물 반도체 소자가 제공될 수 있다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 질화물 반도체 소자를 설명하기 위한 단도면들로서, 도 1의 A-A' 선에 대응하는 도면들이다.
도 1 및 도 3을 참조하면, 기판(100) 상에 제 1 및 제 2 질화물 반도체층들(105, 110)이 차례로 형성될 수 있다. 기판(100)은 질화물 반도체층들이 형성되는 상면(101)과 이에 대향하는 하면(103)을 갖는다. 기판(100)은 절연성을 갖는 고저항성의 기판일 수 있다. 일 예로, 기판(100)은 사파이어(Al2O3), 실리콘(Si), 갈륨비소(GaAs), 실리콘 카바이드(SiC) 또는 질화갈륨(GaN)을 포함할 수 있다.
제 1 질화물 반도체층(105)은 GaN 포함할 수 있고, 제 2 질화물 반도체층(110)은 AlGaN, InAlN 또는 InAlGaN을 포함할 수 있다. 이러한 제 1 및 제 2 질화물 반도체층들(105, 110)은 에피택시얼 성장(epitaxial growth) 공정에 의해 형성될 수 있다. 제 1 및 제 2 질화물 반도체층들(105, 110)을 형성하기 위한 에피택시얼 성장 공정은 유기금속 화학증착법(metal organic chemical vapor deposition), 액상에피텍셜법(liquid phase epitaxy), 수소액상성장(hydride vapor phase epitaxy), 분자빔에피텍셜법(Molecular beam epitaxy) 또는 MOVPE(metal organic vapor phase epitaxy) 중 적어도 하나를 포함할 수 있다. 도시하지는 않았지만, 기판(100)과 제 1 질화물 반도체층(105) 사이에 버퍼층을 포함하거나, 버퍼층 및 이완층의 적층 구조를 더 포함할 수 있다. 버퍼층은 GaN을 포함할 수 있고, 이완층은 GaN 또는 AlN을 포함할 수 있다. 제 1 질화물 반도체층(105)과 제 2 질화물 반도체층(110)이 이종 접합 구조(AlGaN/GaN, InAlN/GaN, InAlGaN/GaN)를 형성함으로써, 이들 사이의 계면에 이차원 전자가스층(2-DEG: 2-dimensional electron gas, 107)이 형성될 수 있다.
제 2 질화물 반도체층(110)은 제 2 질화물 반도체층(110)의 상부가 제거되어 형성된 리세스 영역들(R)을 가질 수 있다. 이러한 리세스 영역들(R)은 제 2 질화물 반도체층(110) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하여 형성될 수 있다. 일 실시예에 따르면, 리세스 영역들(R)은 상부 및 하부가 실질적으로 동일한 폭을 가질 수 있다. 즉, 리세스 영역들(R)에 의해 노출되는 제 2 질화물 반도체층(110)의 측벽은 수직면을 가질 수 있다. 다른 실시예에 있어서, 리세스 영역들(R)은 하부로 갈수록 좁아지는 폭을 가질 수 있다. 즉, 리세스 영역들(R)에 의해 노출되는 제 2 질화물 반도체층(110)의 측벽은 경사진 측벽을 가질 수 있다. 평면적 관점에서, 이러한 리세스 영역들(R)은 그리드(grid) 형태를 가질 수 있다. 즉, 리세스 영역들(R)은 제 1 방향(y 방향)으로 연장되는 복수의 열들과 제 1 방향과 교차하는 제 2 방향(x 방향)으로 연장되는 복수의 행들을 포함할 수 있다.
도 1 및 도 4를 참조하면, 리세스 영역들(R)이 형성된 제 2 질화물 반도체층(110) 상에 게이트 절연막(115)이 형성될 수 있다. 게이트 절연막(115)은 리세스 영역들(R)이 형성된 제 2 질화물 반도체층(110)의 프로파일(profile)을 따라 제 2 질화물 반도체층(110) 전면에 형성될 수 있다. 이러한 게이트 절연막(115)은 리세스 영역들(R)을 완전히 채우지 않을 수 있다. 게이트 절연막(115)은 산화물 또는 질화물을 포함할 수 있으며, 화학 기상 증착 공정에 의해 형성될 수 있다.
이어서, 제 2 질화물 반도체층(110) 상에 소스 전극들(121) 및 드레인 전극들(123)이 형성될 수 있다. 상세하게, 소스 및 드레인 전극들(121, 123)은 게이트 절연막(115)을 식각하여 제 2 질화물 반도체층(110)을 노출하고, 노출된 제 2 질화물 반도체층(110) 상에 금속성 물질을 증착한 후 이를 패터닝하여 형성될 수 있다. 소스 및 드레인 전극들(121, 123)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 하나를 포함할 수 있다. 바람직하게는, 소스 및 드레인 전극들(121, 123)은 Ti/Au/Ni/Au의 적층 구조를 포함할 수 있다. 이러한 소스 및 드레인 전극들(121, 123)은 열처리 과정을 통해 제 2 질화물 반도체층(110) 상에 오믹 접합될 수 있다.
평면적 관점에서, 소스 및 드레인 전극들(121, 123)은 리세스 영역들(R) 사이의 공간에 고립된 형태로 교대로 반복 배치되어 2차원 형태로 배열될 수 있다. 즉, 소스 및 드레인 전극들(121, 123)은 리세스 영역들(R)을 사이에 두고 교대로 반복 배치되어 복수의 행과 열을 이루도록 배열될 수 있다. 평면적 관점에서, 소스 및 드레인 전극들(121, 123) 각각의 모양은 사각형일 수 있으나, 이에 제한되지 않는다.
도 1 및 도 5를 참조하면, 게이트 절연막(115) 상에 게이트 전극들(125)이 형성될 수 있다. 구체적으로, 게이트 전극들(125)은 게이트 절연막(115)이 형성된 리세스 영역들(R)을 채우며 소스 및 드레인 전극들(121, 123)을 둘러싸도록 형성될 수 있다. 즉, 평면적 관점에서, 소스 및 드레인 전극들(121, 123) 사이의 게이트 전극들(125)은 리세스 영역들(R)과 정렬되는 그리드(grid) 형태를 가질 수 있다. 게이트 전극들(125)은 인접한 드레인 전극들(123)과 제 1 거리(d1)만큼 이격될 수 있고, 인접한 소스 전극들(121)과 제 2 거리(d2)만틈 이격될 수 있다. 제 1 거리(d1)는 제 2 거리(d2)보다 클 수 있다. 게이트 전극들(125)은 알루미늄(Al), 몰리브덴(Mo), 금(Au), 니켈(Ni), 백금(Pt), 티탄(Ti), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 코발트(Co), 텅스텐(W), 탄탈륨(Ta), 구리(Cu), 그리고 아연(Zn) 중 적어도 하나를 포함할 수 있다. 바람직하게는, 게이트 전극들(125)은 팔라듐(Pd)을 포함할 수 있다.
도 1 및 도 6을 참조하면, 도 5의 결과물 상에 게이트 전극들(125), 소스 전극들(121) 및 드레인 전극들(123)을 덮는 보호막(130)이 형성될 수 있다. 이러한 보호막(130)은 산화물 또는 질화물을 포함할 수 있으며, 화학 기상 증착 공정에 의해 형성될 수 있다. 이어서, 보호막(130)을 관통하여 드레인 전극들(123)에 접속되는 금속 패턴들(135)이 형성될 수 있다. 금속 패턴들(135)은 금속 물질을 포함할 수 있으며, 바람직하게는 Ti, Ni, Au, Pt, Cu 또는 Al 중 적어도 하나를 포함할 수 있다. 이러한 금속 패턴들(135)은 물리 기상 증착 공정 또는 전기 도금 공정에 의해 형성될 수 있다.
도 1 및 도 7을 참조하면, 도 6의 결과물 상에 금속 패턴들(135)을 노출하는 상부 비아홀들(145)을 갖는 층간 절연 패턴(140)이 형성될 수 있다. 상세하게, 층간 절연 패턴(140)은 보호막(130) 상에 층간 절연막을 형성하고, 상부 비아홀들(145)의 형성을 위한 패터닝 공정이 수행되어 형성될 수 있다. 이러한 패터닝 공정은 층간 절연막 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하여 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 층간 절연 패턴(140)은 산화물 또는 질화물을 포함할 수 있으며, 보호막(130)과 동일 물질로 형성될 수 있다. 일 실시예에 있어서, 상부 비아홀들(145)은 층간 절연 패턴(140)의 상면을 향해 개구되고 금속 패턴들(135)을 노출하는 속이 빈 기둥(hollow pillar) 형태로 형성될 수 있다. 일 실시예에 있어서, 보호막(130) 및 금속 패턴들(135)은 생략될 수 있다. 이러한 경우 층 절간 절연 패턴은 게이트 전극들(125)과 소스 및 드레인 전극들(121, 123)을 덮을 수 있고, 상부 비아홀들(145)은 드레인 전극들(123)을 노출할 수 있다.
도 1 및 도 8을 참조하면, 층간 절연 패턴(140)의 상면을 덮으며, 상부 비아홀들(145)의 내측벽으로 연장되는 드레인 전극 패드(150)가 형성될 수 있다. 드레인 전극 패드(150)는 상부 비아홀들(145)에 의해 노출된 금속 패턴들(135)의 상면을 덮을 수 있다. 이러한 드레인 전극 패드(150)는 상부 비아홀들(145)을 완전히 채우지 않을 수 있다. 도시하지는 않았으나, 다른 실시예에 있어서, 드레인 전극 패드(150)는 상부 비아홀들(145)을 완전히 채우며 층간 절연 패턴(140)을 덮을 수 있다. 드레인 전극 패드(150)는 금속 패턴들(135)과 동일 물질 및 동일 방법으로 형성될 수 있다.
도 1 및 도 9를 참조하면, 기판(100)과 제 1 및 제 2 질화물 반도체층들(105, 110)을 관통하여 소스 전극들(121)의 하면을 노출하는 관통 비아홀들(155)이 형성될 수 있다. 상세하게, 관통 비아홀들(155)은 제 1 질화물 반도체층(105)과 식각 선택비를 갖는 에천트를 이용하여 기판(100)을 먼저 식각하고, 이어서 제 1 및 제 2 질화물 반도체층들(105, 110)을 식각하는 2단계의 식각 공정을 수행하여 형성될 수 있다. 이러한 식각 공정은 건식 및/ 또는 습식 식각 공정을 포함할 수 있다. 일 실시예에 있어서, 관통 비아홀들(155)은 기판(100)의 하면을 향해 개구되고 소스 전극들(121)의 하면을 노출하는 속이 빈 기둥(hollow pillar) 형태로 형성될 수 있다. 일 실시예에 있어서, 관통 비아홀들(155)을 형성하기 전에 기판(100)의 하면을 리세스하는 기판박형화 공정이 수행될 수 있다. 기판박형화 공정은 기판(100)을 구성하는 물질(예: 실리콘)을 선택적으로 제거할 수 있는 에천트나 슬러리를 이용한 식각 공정, 화학기계적 연마 공정 및 그라인딩 공정 중의 적어도 하나를 포함할 수 있다.
다시 도 2를 참조하면, 리세스된 기판(100)의 하면을 덮으며, 관통 비아홀들(155)의 내측벽으로 연장되는 소스 전극 패드(160)가 형성될 수 있다. 소스 전극 패드(160)는 관통 비아홀들(155)에 의해 노출된 소스 전극들(121)의 하면을 덮을 수 있다. 이러한 소스 전극 패드(160)는 관통 비아홀들(155)을 완전히 채우지 않을 수 있다. 소스 전극 패드(160)들은 금속 물질을 포함할 수 있으며, 바람직하게는 Ti, Ni, Au, Pt, Cu 또는 Al 중 적어도 하나를 포함할 수 있다. 이러한 소스 전극 패드(160)들은 물리 기상 증착 공정 또는 전기도금 공정에 의해 형성될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 질화물 반도체 소자를 설명하기 위한 평면도이다. 도 11은 본 발명의 다른 실시예에 따른 질화물 반도체 소자를 설명하기 위한 단면도로서, 도 10의 B-B' 선에 따른 도면이다.
도 10 및 도 11의 질화물 반도체 소자(10A)는 도 1 및 도 2의 질화물 반도체 소자(10)와 전극들 및 전극 패드들의 형상 및/또는 배열을 달리할 뿐 그 구성은 실질적으로 동일할 수 있다. 즉, 도 10 및 도 11의 질화물 반도체 소자(10A)의 구성들은 실질적으로 동일한 도 1 및 도 2의 질화물 반도체 소자(10)의 구성들과 동일 물질 및 동일 방법으로 형성될 수 있다.
도 10 및 도 11을 참조하면, 기판(100) 상에 제 1 및 제 2 질화물 반도체층들(105, 110)이 차례로 제공될 수 있다. 이러한 질화물 반도체층들(105, 110)은 이종 접합 구조(AlGaN/GaN, InAlN/GaN 또는 InAlGaN/GaN)를 형성함으로써, 이들 사이의 계면에 이차원 전자가스층(2-DEG: 2-dimensional electron gas, 107)이 형성될 수 있다.
이차원 전자가스층(2-DEG: 2-dimensional electron gas, 107)이 형성된 질화물 반도체층들(105, 110) 상에 게이트 전극들(125), 소스 전극들(121) 및 드레인 전극들(123)이 제공될 수 있다. 게이트 전극들(125)은 제 2 질화물 반도체층(110)의 리세스 영역들(R) 내에 제공될 수 있다. 이러한 게이트 전극들(125)은 y 방향으로 연장되는 라인 형태를 가지되, x 방향으로 상호 이격되어 배치될 수 있다. 소스 전극들(121)과 드레인 전극들(123)은 게이트 전극들(125) 사이에 교대 반복적으로 배치될 수 있다. 이러한 소스 및 드레인 전극들(121, 123)은 y 방향으로 연장되는 라인 형태를 가질 수 있다. 드레인 전극들(123)은 게이트 전극들(125)과 제 1 거리(d1)만큼 이격될 수 있다. 소스 전극들(121)은 게이트 전극들(125)과 제 2 거리(d2)만큼 이격될 수 있다.
게이트 전극들(125)과 제 2 질화물 반도체층(110) 사이에 게이트 절연막(115)이 제공될 수 있다. 이러한 게이트 절연막(115)은 리세스 영역들(R)을 일부 채우며 제 2 질화물 반도체층(110) 상으로 연장되어 소스 및 드레인 전극들(121, 123)의 측벽들과 접할 수 있다.
제 2 질화물 반도체층(110) 상에 보호막(130) 및 보호막(130)을 관통하여 드레인 전극들(123)과 접속하는 금속 패턴들(135)이 제공될 수 있다. 금속 패턴들(135)은 드레인 전극들(123)과 실질적으로 동일한 단면 형상을 가질 수 있다. 금속 패턴들(135)은 y 방향으로 연장되는 라인 형태를 가질 수 있다.
보호막(130) 상에 금속 패턴들(135)을 노출하는 상부 비아홀들(145)을 갖는 층간 절연 패턴(140)이 제공될 수 있다. 상부 비아홀들(145)은 층간 절연 패턴(140)의 상면을 향해 개구되고 금속 패턴들(135)을 노출하는 속이 빈 기둥(hollow pillar) 형태일 수 있다. 이러한 상부 비아홀들(145)은 y 방향으로 연장될 수 있다. 층간 절연 패턴(140) 상에 층간 절연 패턴(140)의 상면을 덮으며, 상부 비아홀들(145)의 내측벽으로 연장되는 드레인 전극 패드(150)가 제공될 수 있다. 이러한 드레인 전극 패드(150)는 상부 비아홀들(145)에 의해 노출된 금속 패턴들(135)의 상면을 덮을 수 있다.
기판(100) 내에 기판(100)을 관통하는 관통 비아홀들(155)이 제공될 수 있다. 이러한 관통 비아홀들(155)은 제 1 및 제 2 질화물 반도체층들(105, 110) 내로 연장되어 소스 전극들(121)의 하면을 노출할 수 있다. 관통 비아홀들(155)은 기판(100)의 하면을 향해 개구되고 소스 전극들(121)의 하면을 노출하는 속이 빈 기둥(hollow pillar) 형태일 수 있다. 평면적 관점에서, 이러한 관통 비아홀들(155)은 각각의 소스 전극들(121)과 정렬되어 y 방향으로 상호 이격되어 배치될 수 있다. 기판(100)의 하면 상에 소스 전극 패드(160)가 제공될 수 있다. 소스 전극 패드(160)는 기판(100)의 하면을 덮으며 관통 비아홀들(155)의 내측벽으로 연장되어 소스 전극들(121)과 접속될 수 있다.
계속해서, 도 10을 참조하면, 기판(100) 상에 소자 분리 영역들(170) 및 게이트 패드 영역(180)이 제공될 수 있다. 소자 분리 영역들(170)은 기판(100) 상에 복수의 질화물 반도체 소자들(10A)을 제공하기 위하여 이차원 전자가스층(2-DEG, 107)이 제거된 영역일 수 있다. 게이트 패드 영역(180)은 게이트 연결 라인(175)을 통해 게이트 전극들(125)과 전기적으로 연결될 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (14)

  1. 관통 비아홀들을 갖는 기판;
    상기 기판 상에 차례로 적층되는 제 1 및 제 2 질화물 반도체층들;
    상기 제 2 질화물 반도체층 상에 제공되는 드레인 전극들 및 소스 전극들; 및
    상기 제 2 질화물 반도체층 상에 제공되고, 상기 드레인 전극들 상에 제공되는 상부 비아홀들을 갖는 절연 패턴을 포함하고,
    상기 관통 비아홀들은 상기 제 1 및 제 2 질화물 반도체층들 내로 연장되어 상기 소스 전극들의 하면을 노출하는 질화물 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 2 질화물 반도체층 상에 제공되는 게이트 전극들을 더 포함하고,
    상기 게이트 전극들은 제 1 방향으로 연장되는 복수의 열들과 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 복수의 행들을 포함하는 질화물 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 2 질화물 반도체층은 리세스 영역들을 가지되,
    평면적 관점에서, 상기 리세스 영역들은 상기 게이트 전극들과 동일한 배열을 이루고, 상기 게이트 전극들은 상기 리세스 영역들 내에 제공되는 질화물 반도체 소자.
  4. 제 2 항에 있어서,
    평면적 관점에서, 상기 드레인 및 소스 전극들은 상기 게이트 전극들 사이의 공간에 교대로 반복 배치되어 복수의 행과 열을 이루는 질화물 반도체 소자.
  5. 제 4 항에 있어서,
    평면적 관점에서, 상기 상부 비아홀들은 상기 드레인 전극들과 정렬되는 질화물 반도체 소자.
  6. 제 4 항에 있어서,
    평면적 관점에서, 상기 관통 비아홀들은 상기 소스 전극들과 정렬되는 질화물 반도체 소자.
  7. 제 1항에 있어서,
    상기 제 2 질화물 반도체층 상에 제공되는 게이트 전극들을 더 포함하고,
    상기 게이트 전극들은 제 1 방향으로 연장되는 라인 형태를 가지되, 상기 제 1 방향과 교차하는 제 2 방향으로 상호 이격되어 배치되는 질화물 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제 2 질화물 반도체층은 리세스 영역들을 가지되,
    평면적 관점에서, 상기 리세스 영역들은 상기 게이트 전극들과 동일한 배열을 이루고, 상기 게이트 전극들은 상기 리세스 영역들 내에 제공되는 질화물 반도체 소자.
  9. 제 7 항에 있어서,
    상기 드레인 및 소스 전극들은 상기 제 1 방향으로 연장되는 라인 형태를 가지고, 상기 게이트 전극들의 사이에 교대로 반복하여 배치되는 질화물 반도체 소자.
  10. 제 9 항에 있어서,
    평면적 관점에서, 상기 상부 비아홀들은 상기 드레인 전극들을 따라 연장되는 라인 형태를 가지는 질화물 반도체 소자.
  11. 제 9 항에 있어서,
    평면적 관점에서, 상기 관통 비아홀들은 상기 소스 전극들과 정렬되어 상기 제 1 방향으로 상호 이격되어 배치되는 질화물 반도체 소자.
  12. 제 1 항에 있어서,
    상기 절연 패턴의 상면을 덮으며 상기 상부 비아홀들의 내측벽을 따라 연장되어 상기 드레인 전극들과 접속되는 드레인 전극 패드; 및
    상기 기판의 하면을 덮으며 상기 관통 비아홀들의 내측벽을 따라 연장되어 상기 소스 전극들과 접속되는 소스 전극 패드를 더 포함하는 질화물 반도체 소자.
  13. 제 1 항에 있어서,
    상기 제 1 질화물 반도체층과 상기 제 2 질화물 반도체층은 이종 접합 구조를 이루는 질화물 반도체 소자.
  14. 제 1 항에 있어서,
    상기 드레인 및 소스 전극들은 상기 제 2 질화물 반도체층과 오믹 접합을 이루는 질화물 반도체 소자.
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