KR20150077181A - Liquid crystal display - Google Patents

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이창균
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Abstract

The present invention relates to a liquid crystal display. The polarity pattern of a data voltage outputted from the data driving part of the liquid crystal display includes a 12 channel polarity pattern where the polarity of data voltages outputted through second channels adjacent in parallel; and a 22 channel polarity pattern where the polarity of data voltages outputted through second channel located in the right side of the 12 channel polarity pattern is symmetrical to the horizontal polarity pattern of the 12 channel polarity pattern based on a boundary with the 12 channel polarity pattern.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}[0001] LIQUID CRYSTAL DISPLAY [0002]

본 발명은 액정표시장치에 관한 것이다.
The present invention relates to a liquid crystal display device.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 액정표시장치는 액정표시패널, 액정표시패널에 빛을 조사하는 백라이트 유닛, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, 이하 "IC"라 함), 액정표시패널의 게이트라인들(또는 스캔라인들)에 게이트 펄스(또는 스캔펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.A liquid crystal display device of an active matrix driving type displays a moving picture by using a thin film transistor (hereinafter referred to as "TFT") as a switching element. The liquid crystal display device includes a liquid crystal display panel, a backlight unit for applying light to the liquid crystal display panel, a source drive integrated circuit (IC) for supplying a data voltage to the data lines of the liquid crystal display panel, A gate drive IC for supplying gate pulses (or scan pulses) to the gate lines (or scan lines) of the display panel, a control circuit for controlling the ICs, a light source driving circuit for driving the light source of the backlight unit, Respectively.

액정표시장치의 픽셀들은 컬러 구현을 위하여 적색(Red : R), 녹색(Green : G) 및 청색(Blue : B)의 서브 픽셀들로 나뉘어진다. 액정표시장치는 직류 잔상을 줄이고 액정의 열화를 방지하기 위하여 이웃하는 서브 픽셀들(sub-pixel)에 충전되는 데이터전압의 극성을 서로 상반되게 하고 데이터전압의 극성을 주기적으로 반전시키는 인버젼 방식으로 구동되고 있다. 대부분의 액정표시장치에는 수평 및 수직 1 도트 인버젼 방식이나, 수평 1 도트 및 수직 2 도트 인버젼 방식이 적용되고 있다. 1 도트(dot)는 1 서브 픽셀을 의미한다.Pixels of a liquid crystal display are divided into red (R), green (G) and blue (B) subpixels for color implementation. The liquid crystal display device is an inversion type in which polarities of data voltages charged in neighboring sub-pixels are reversed and the polarities of data voltages are periodically inverted in order to reduce direct current residual images and prevent deterioration of liquid crystal Is being driven. In most liquid crystal displays, a version system with one horizontal and vertical dots and a version system with one vertical dot and two vertical dots are applied. One dot means one sub-pixel.

도트 인버젼의 극성 패턴과 입력 영상의 특정 패턴의 상호 관계에 따라 표시패널의 1 라인에서 극성이 어느 한 극성으로 치우칠 수 있다. 이 경우에 공통 전압이 시프트(shift)되어 화질이 저하될 수 있다. 이러한 문제를 개선하기 위하여, 대한민국 특허 출원 10-2008-0128823(2008. 12. 17.), 대한민국 특허 출원 10-2009-0075382(2009. 08. 14.) 등에서 입력 영상의 패턴과 도트 인버젼의 극성 패턴을 비교 분석하고 그 결과에 따라 극성 패턴을 적응적으로 다르게 제어하는 방법이 제안된 바 있다. 그런데 이러한 화질 개선 알고리즘을 구현하기 위하여 하드웨어가 더 복잡해지고 비용이 상승될 수 있다.
The polarity in one line of the display panel may be shifted to any one polarity depending on the correlation between the polarity pattern of the dot inversion and the specific pattern of the input image. In this case, the common voltage is shifted and the image quality may be deteriorated. In order to solve such a problem, in Korean Patent Application No. 10-2008-0128823 (December 17, 2008) and Korean Patent Application No. 10-2009-0075382 (Aug. 14, 2009), the pattern of the input image and the dot inversion A method of comparing and analyzing polarity patterns and controlling the polarity patterns adaptively differently according to the results has been proposed. However, in order to implement such a picture quality improvement algorithm, the hardware may become more complicated and the cost may increase.

본 발명은 입력 영상과 극성 패턴을 비교 분석하지 않고 극성 치우침을 줄일 수 있는 액정표시장치를 제공한다.
The present invention provides a liquid crystal display device capable of reducing a polarity shift without comparing and analyzing an input image and a polarity pattern.

본 발명의 액정표시장치는 다수의 데이터 라인들, 다수의 게이트라인들, 및 도트 인버젼 형태로 극성이 반전되는 픽셀들을 포함한 표시패널; 채널들을 통해 상기 데이터 라인들에 극성이 반전되는 데이터 전압들을 출력하는 데이터 구동부; 상기 게이트 라인들에 상기 게이트 펄스를 순차적으로 공급하는 게이트 구동부; 및 상기 데이터 구동부에 입력 영상의 데이터를 공급하고, 상기 데이터 구동부와 상기 게이트 구동부를 제어하는 타이밍 콘트롤러를 포함한다. A liquid crystal display device of the present invention includes: a display panel including a plurality of data lines, a plurality of gate lines, and pixels whose polarity is inverted in a dot-inversion form; A data driver for outputting data voltages whose polarities are inverted to the data lines through channels; A gate driver sequentially supplying the gate pulses to the gate lines; And a timing controller for supplying data of an input image to the data driver and controlling the data driver and the gate driver.

상기 데이터 구동부로부터 출력되는 데이터 전압의 극성 패턴은 이웃한 2 채널들을 통해 출력되는 데이터 전압들의 극성이 서로 반전되는 제1 2 채널 극성 패턴; 및 상기 제1 2 채널 극성 패턴의 우측에 위치하는 2 채널들을 통해 출력되는 데이터 전압들의 극성 패턴이 상기 제1 2 채널 극성 패턴과의 경계를 기준으로 상기 제1 2 채널 극성 패턴의 수평 극성 패턴에 대하여 좌우 대칭인 제2 2 채널 극성 패턴을 포함한다.
A polarity pattern of a data voltage output from the data driver is a first 2-channel polarity pattern in which polarities of data voltages output through two adjacent channels are inverted; And a polarity pattern of data voltages output through the two channels located on the right side of the first 2-channel polarity pattern is set to a horizontal polarity pattern of the first 2-channel polarity pattern based on a boundary with the first 2-channel polarity pattern And a second 2-channel polarity pattern which is symmetrical with respect to the first two-channel polarity pattern.

본 발명은 2 채널 단위로 극성이 반전되고, 2 채널 단위로 극성 패턴이 좌우 대층으로 반전되도록 데이터 구동부를 제어한다. 그 결과, 본 발명의 액정표시장치는 입력 영상과 극성 패턴을 비교 분석하지 않고 극성 균형을 구현하여 표시 품질을 개선할 수 있다.
The present invention controls the data driver so that the polarity is inverted on a 2-channel basis and the polarity pattern is inverted on a 2-channel basis. As a result, the liquid crystal display of the present invention can improve the display quality by implementing the polarity balance without comparing and analyzing the polarity pattern and the input image.

도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2 내지 도 4는 다양한 액정표시패널의 구조를 보여 주는 도면들이다.
도 5는 본 발명의 제1 실시예에 따른 극성 제어 방법을 보여 주는 도면이다.
도 6a 내지 도 8b는 다양한 데이터 패턴에서 도 5에 도시된 극성 패턴이 적용될 때 라인 극성이 균형을 이루는 효과를 보여 주는 도면들이다.
도 9a 및 도 9b는 도 5와 같은 극성 패턴으로 데이터 전압을 출력하는 소스 드라이브 IC들에서 대표 극성을 다르게 제어하는 예를 보여 주는 도면들이다.
도 10은 도 5와 같은 극성 패턴으로 데이터 전압을 출력하는 소스 드라이브 IC들에서 4 채널 간격으로 대표 극성을 다르게 제어하는 예를 보여 주는 도면들이다.
도 11a 및 도 11b는 도 5와 같은 극성 패턴으로 데이터 전압을 출력하는 소스 드라이브 IC들에서 8 채널 간격으로 대표 극성을 다르게 제어하는 예를 보여 주는 도면들이다.1 is a block diagram showing a liquid crystal display device according to an embodiment of the present invention.
2 to 4 are views showing the structure of various liquid crystal display panels.
5 is a diagram illustrating a polarity control method according to the first embodiment of the present invention.
FIGS. 6A and 8B are diagrams showing the effect of balancing the line polarity when the polarity pattern shown in FIG. 5 is applied in various data patterns.
FIGS. 9A and 9B are diagrams showing examples in which the representative polarity is controlled differently in the source drive ICs that output the data voltage in the polarity pattern shown in FIG.
FIG. 10 is a diagram illustrating an example in which the source driver ICs for outputting data voltages in the polarity pattern shown in FIG. 5 have different representative polarities at four channel intervals.
FIGS. 11A and 11B are diagrams showing examples in which the source driver ICs for outputting data voltages in the polarity pattern shown in FIG. 5 have different representative polarities at 8-channel intervals.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(100), 타이밍 콘트롤러(101), 데이터 구동부(102), 및 게이트 구동부(103)를 구비한다. Referring to FIG. 1, a liquid crystal display according to an embodiment of the present invention includes a liquid crystal display panel 100, a timing controller 101, a data driver 102, and a gate driver 103.

액정표시패널(100)은 두 장의 기판 사이에 형성된 액정층을 포함한다. 액정표시패널은 데이터라인들(DL)과 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 픽셀들 각각은 액정셀들(Clc)을 포함한다. The liquid crystal display panel 100 includes a liquid crystal layer formed between two substrates. The liquid crystal display panel includes pixels arranged in a matrix form by an intersection structure of the data lines DL and the gate lines GL. Each of the pixels includes liquid crystal cells Clc.

액정표시패널(100)의 하부 기판에는 TFT 어레이가 형성된다. TFT 어레이는 데이터라인들(DL)과 게이트라인들(GL)의 교차부에 형성된 액정셀들(Clc), 액정셀들의 화소전극(1)에 접속된 TFT들, 및 스토리지 커패시터(Cst)를 포함한다. TFT 어레이는 도 2 내지 도 4와 같이 다양한 형태로 구현될 수 있다. 액정셀들(Clc)은 TFT에 접속되어 화소전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 액정표시패널(100)의 상부 기판 상에는 블랙매트릭스, 컬러필터 등을 포함한 컬러 필터 어레이가 형성된다. 액정표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. On the lower substrate of the liquid crystal display panel 100, a TFT array is formed. The TFT array includes liquid crystal cells Clc formed at intersections of data lines DL and gate lines GL, TFTs connected to pixel electrodes 1 of liquid crystal cells, and storage capacitors Cst do. The TFT array may be implemented in various forms as shown in FIGS. The liquid crystal cells Clc are connected to the TFT and driven by the electric field between the pixel electrodes 1 and the common electrode 2. [ On the upper substrate of the liquid crystal display panel 100, a color filter array including a black matrix, a color filter, and the like is formed. On the upper substrate and the lower substrate of the liquid crystal display panel 100, a polarizing plate is attached and an alignment film for setting a pre-tilt angle of the liquid crystal is formed.

공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. The common electrode 2 is formed on an upper glass substrate in a vertical electric field driving method such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode. The common electrode 2 is formed of an IPS (In Plane Switching) mode, an FFS (Fringe Field Switching) Is formed on the lower glass substrate together with the pixel electrode 1 in the same horizontal electric field driving system.

본 발명에서 적용 가능한 액정표시패널(100)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The liquid crystal display panel 100 applicable to the present invention can be implemented in any liquid crystal mode as well as a TN mode, a VA mode, an IPS mode, and an FFS mode. The liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. In a transmissive liquid crystal display device and a transflective liquid crystal display device, a backlight unit is required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

타이밍 콘트롤러(Timing controller, TCON)(101)는 호스트 시스템(Host system, HOST)(104)로부터 입력된 입력 영상의 디지털 비디오 데이터(RGB)를 데이터 구동부(102)으로 전송한다. 타이밍 콘트롤러(101)는 시스템 보드(104)로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭(CLK) 등의 타이밍신호를 입력 받는다. 타이밍 콘트롤러(101)는 타이밍신호를 바탕으로 데이터 구동부(102)와 게이트 구동부(103)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들(SDC, GDC)을 발생한다. A timing controller (TCON) 101 transmits digital video data RGB of an input image input from a host system (HOST) 104 to the data driver 102. The timing controller 101 receives timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE and a clock CLK from the system board 104. The timing controller 101 generates timing control signals SDC and GDC for controlling the operation timings of the data driver 102 and the gate driver 103 based on the timing signals.

게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(GSP), 게이트 시프트 클럭(GSC), 게이트 출력 인에이블신호(GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동부(103)를 구성하는 게이트 드라이브 IC(Integrated Circuit)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 펄스의 시프트 타이밍을 제어한다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력 타이밍을 제어한다. The gate timing control signal GDC includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable signal GOE, and the like. The gate start pulse GSP controls the operation start timing of the gate drive IC (Integrated Circuit) constituting the gate driver 103. The gate shift clock GSC controls the shift timing of the gate pulse by a clock signal commonly input to the gate drive ICs. The gate output enable signal GOE controls the output timing of the gate drive ICs.

데이터 타이밍 제어신호(SDC)는 소스 스타트 펄스(SSP), 소스 샘플링 클럭(SSC), 극성제어신호(POL), 및 소스 출력 인에이블신호(SOE), 차지쉐어제어신호(CS) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(102)를 구성하는 소스 드라이브 IC들의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이브 IC들 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(102)의 출력 타이밍을 제어한다. 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. The data timing control signal SDC includes a source start pulse SSP, a source sampling clock SSC, a polarity control signal POL and a source output enable signal SOE, a charge share control signal CS, . The source start pulse SSP controls the data sampling start timing of the source drive ICs constituting the data driver 102. The source sampling clock SSC is a clock signal for controlling the sampling timing of data in each of the source drive ICs. The source output enable signal SOE controls the output timing of the data driver 102. The source start pulse SSP and the source sampling clock SSC may be omitted.

극성제어신호(POL)는 도 5 내지 도 15에서 수직 극성 패턴을 반전시킨다. 도 5 내지 도 15와 같은 극성 패턴의 경우에, 극성제어신호(POL)는 2 수평 기간 주기로 로직 레벨(Logic level)이 반전된다. 소스 드라이브 IC는 극성제어신호의 하이 로직 레벨에 응답하여 정극성 데이터 전압을 출력하고, 극성제어신호의 로우 로직 레벨에 응답하여 부극성 데이터 전압을 출력한다. 데이터 타이밍 제어신호(SDC)는 소스 드라이브 IC들 각각에서 첫 번째 채널의 극성을 제어하는 POLC 옵션 신호, 소스 드라이브 IC들 각각에서 수평 극성 패턴을 제어하는 H2DOT 옵션 신호를 더 포함할 수 있다. The polarity control signal POL inverts the vertical polarity pattern in Fig. 5 to Fig. In the case of the polarity pattern shown in FIGS. 5 to 15, the polarity control signal POL is inverted at a logic level at two horizontal period intervals. The source driver IC outputs the positive data voltage in response to the high logic level of the polarity control signal and the negative data voltage in response to the low logic level of the polarity control signal. The data timing control signal SDC may further include a POLC option signal for controlling the polarity of the first channel in each of the source drive ICs, an H2DOT option signal for controlling the horizontal polarity pattern in each of the source drive ICs.

데이터 구동부(102)의 소스 드라이브 IC들 각각은 시프트 레지스터, 래치, 디지털-아날로그 변환기, 출력 버퍼 등을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(101)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 소스 드라이브 IC들은 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 데이터전압을 발생하고 극성제어신호(POL)에 응답하여 그 데이터 전압의 극성을 반전시킨다. 소스 드라이브 IC들은 소스 출력 인에이블 신호(SOE)에 응답하여 데이터전압을 데이터라인들(DL)로 출력한다. Each of the source driver ICs of the data driver 102 includes a shift register, a latch, a digital-analog converter, an output buffer, and the like. The source drive ICs latch the digital video data (RGB) under the control of the timing controller 101. The source drive ICs convert the digital video data (RGB) to an analog positive / negative gamma compensation voltage to generate the data voltage and invert the polarity of the data voltage in response to the polarity control signal POL. The source drive ICs output the data voltage to the data lines DL in response to the source output enable signal SOE.

게이트 구동부(103)의 게이트 드라이브 IC들은 시프트 레지스터와 레벨 쉬프터를 포함한다. 게이트 구동부(103)는 게이트 타이밍 제어신호(GDC)에 응답하여 데이터전압에 동기되는 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다. The gate drive ICs of the gate driver 103 include a shift register and a level shifter. The gate driver 103 sequentially supplies a gate pulse synchronized with the data voltage to the gate lines GL in response to the gate timing control signal GDC.

호스트 시스템(104)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(104)은 입력 영상의 디지털 비디오 데이터(RGB)를 액정표시패널(100)의 해상도에 맞게 스케일링하나다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터(RGB)와 함께 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 콘트롤러(101)로 전송한다.The host system 104 may be implemented in any one of a television system, a home theater system, a set top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), and a phone system. The host system 104 scales the digital video data RGB of the input image according to the resolution of the liquid crystal display panel 100. The host system 14 transmits the timing signals Vsync, Hsync, DE, and CLK to the timing controller 101 together with the digital video data RGB of the input image.

도 2 내지 도 4는 TFT 어레이의 다양한 예들을 보여 주는 등가 회로들이다. 도 2 내지 도 4에는 TFT 어레이의 일부를 보여 준다. 도 2 내지 도 4에 있어서, D1~D6은 데이터라인, G1~G6은 게이트 라인, LINE#1~LINE#6은 픽셀 어레이의 라인 번호를 각각 나타낸다. Figs. 2 to 4 are equivalent circuits showing various examples of the TFT array. Figs. 2 to 4 show a part of the TFT array. 2 to 4, D1 to D6 denote data lines, G1 to G6 denote gate lines, and LINE # 1 to LINE # 6 denote line numbers of pixel arrays, respectively.

도 2에 도시된 TFT 어레이는 대부분의 액정표시장치에서 적용되는 TFT 어레이다. 이 TFT 어레이에는 데이터라인들(D1~D6)과 게이트라인들(G1~G4)이 교차된다. 이 TFT 어레이에서 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(B) 각각은 컬럼 방향을 따라 배치된다. TFT 각각은 게이트라인(G1~G4)으로부터의 게이트펄스에 응답하여 데이터라인(D1~D6)으로부터의 데이터전압을 데이터라인(D1~D6)의 좌측(또는 우측)에 배치된 액정셀의 화소전극에 공급한다. 도 3에 도시된 TFT 어레이에서 1 픽셀은 컬럼 방향과 직교하는 로우 방향(또는 라인 방향)을 따라 이웃하는 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(G)을 포함한다. 도 2에 도시된 TFT 어레이의 해상도가 M × N(M 및 N 각각은 2 이상의 양의 정수) 일 때, M × 3 개의 데이터라인들과 N 개의 게이트라인들이 필요하다. M × 3에서, 3은 1 픽셀에 포함된 서브픽셀들의 개수이다. The TFT array shown in Fig. 2 is a TFT array which is applied in most liquid crystal displays. In this TFT array, the data lines D1 to D6 and the gate lines G1 to G4 are crossed. In this TFT array, red subpixels (R), green subpixels (G) and blue subpixels (B), respectively, are arranged along the column direction. Each of the TFTs applies a data voltage from the data lines D1 to D6 to the pixel electrodes of the liquid crystal cells arranged on the left side (or right side) of the data lines D1 to D6 in response to gate pulses from the gate lines G1 to G4, . In the TFT array shown in Fig. 3, one pixel includes a red sub-pixel R, a green sub-pixel G and a blue sub-pixel G neighboring along the row direction (or the line direction) orthogonal to the column direction . When the resolution of the TFT array shown in Fig. 2 is M x N (where each of M and N is a positive integer of 2 or more), M x 3 data lines and N gate lines are required. In M x 3, 3 is the number of sub-pixels contained in one pixel.

도 3에 도시된 TFT 어레이는 도 2에 도시된 TFT 어레이에 비하여 동일 해상도에서 필요한 데이터라인들의 개수를 1/2로 줄인 구조의 TFT 어레이이다. 이 TFT 어레이의 구동 주파수는 도 2에서 도시된 TFT 어레이에 비하여 2 배 높다. 이 때문에 도 3에 도시된 TFT 어레이를 가지는 액정표시패널을 DRD(Double rate driving) 패널로 칭하기도 한다. 이하에서, DRD 패널은 도 3과 같은 액정표시패널을 지칭한다. DRD 패널은 도 2에 도시된 TFT 어레이에 비하여 소스 드라이브 IC들의 개수를 1/2로 줄일 수 있다. DRD 패널의 TFT 어레이에서 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(B) 각각은 컬럼 방향을 따라 배치된다. DRD 패널의 TFT 어레이에서, 1 픽셀은 컬럼 방향과 직교하는 라인방향을 따라 이웃하는 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(G)을 포함한다. DRD 패널의 TFT 어레이에서 좌우로 이웃하는 액정셀들은 동일한 데이터라인을 공유하여 그 데이터라인을 통해 시분할 방식으로 공급되는 데이터전압을 연속으로 충전한다. 데이터라인(D1~D4)의 좌측에 배치된 액정셀과 TFT를 각각 제1 액정셀과 제1 TFT(T1)라 하고, 데이터라인(D1~D4)의 우측에 배치된 액정셀과 TFT를 각각 제2 액정셀과 제2 TFT(T2)라 하여 TFT 어레이의 구조를 설명하면 다음과 같다. 제1 TFT(T1)는 기수 게이트라인(G1, G3, G5, G7)으로부터의 게이트펄스에 응답하여 데이터라인(D1~D4)으로부터의 데이터전압을 제1 액정셀의 화소전극에 공급한다. 제1 TFT(T1)의 게이트전극은 기수 게이트라인(G1, G3, G5, G7)에 접속되고, 드레인전극은 데이터라인(D1~D4)에 접속된다. 제1 TFT(T1)의 소스전극은 제1 액정셀의 화소전극에 접속된다. 제2 TFT(T2)는 우수 게이트라인(G2, G4, G6, G8)로부터의 게이트펄스에 응답하여 데이터라인(D1~D4)으로부터의 데이터전압을 제2 액정셀의 화소전극에 공급한다. 제2 TFT(T2)의 게이트전극은 우수 게이트라인(G2, G4, G6, G8)에 접속되고, 드레인전극은 데이터라인(D1~D4)에 접속된다. 제2 TFT(T2)의 소스전극은 제2 액정셀의 화소전극에 접속된다. DRD 패널의 TFT 어레이는 해상도가 M×N 일 때, (M×3)/2 개의 데이터라인들과 2N 개의 게이트라인들이 필요하다. The TFT array shown in Fig. 3 is a TFT array having a structure in which the number of data lines required at the same resolution is reduced to 1/2 as compared with the TFT array shown in Fig. The driving frequency of this TFT array is twice as high as that of the TFT array shown in Fig. Therefore, the liquid crystal display panel having the TFT array shown in FIG. 3 may also be referred to as a DRD (double rate driving) panel. Hereinafter, the DRD panel refers to the liquid crystal display panel as shown in Fig. The DRD panel can reduce the number of source drive ICs to 1/2 in comparison with the TFT array shown in Fig. In the TFT array of the DRD panel, the red subpixel (R), the green subpixel (G), and the blue subpixel (B), respectively, are arranged along the column direction. In the TFT array of the DRD panel, one pixel includes a red subpixel R, a green subpixel G and a blue subpixel G neighboring along the line direction orthogonal to the column direction. Left and right neighboring liquid crystal cells in the TFT array of the DRD panel share the same data line and continuously charge the data voltage supplied in a time division manner through the data line. The liquid crystal cell and the TFT disposed on the left side of the data lines D1 to D4 are referred to as a first liquid crystal cell and the first TFT T1 respectively and the liquid crystal cell and TFT disposed on the right side of the data lines D1 to D4, The structure of the TFT array will be described as a second liquid crystal cell and a second TFT (T2) as follows. The first TFT T1 supplies a data voltage from the data lines D1 to D4 to the pixel electrodes of the first liquid crystal cell in response to gate pulses from the odd gate lines G1, G3, G5 and G7. The gate electrode of the first TFT T1 is connected to the odd gate lines G1, G3, G5 and G7 and the drain electrode thereof is connected to the data lines D1 to D4. The source electrode of the first TFT (T1) is connected to the pixel electrode of the first liquid crystal cell. The second TFT T2 supplies a data voltage from the data lines D1 to D4 to the pixel electrodes of the second liquid crystal cell in response to gate pulses from the even gate lines G2, G4, G6 and G8. The gate electrode of the second TFT T2 is connected to the even gate lines G2, G4, G6 and G8 and the drain electrode thereof is connected to the data lines D1 to D4. The source electrode of the second TFT (T2) is connected to the pixel electrode of the second liquid crystal cell. When the resolution of the TFT array of the DRD panel is M x N, (M x 3) / 2 data lines and 2N gate lines are required.

도 4에 도시된 TFT 어레이는 도 2에 도시된 TFT 어레이에 비하여 동일 해상도에서 필요한 데이터라인들의 개수를 1/3로 줄인 구조의 TFT 어레이이다. 이 TFT 어레이의 구동 주파수는 도 2에서 도시된 TFT 어레이에 비하여 3 배 높다. 이 때문에 도 4에 도시된 TFT 어레이를 가지는 액정표시패널을 TRD(Triple rate driving) 패널로 칭하기도 한다. 이하에서, TRD 패널은 도 3과 같은 액정표시패널을 지칭한다. TRD 패널의 TFT 어레이에서 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(B) 각각은 라인 방향을 따라 배치된다. TRD 패널의 TFT 어레이에서 1 픽셀은 컬럼 방향을 따라 이웃하는 적색 서브픽셀(R), 녹색 서브픽셀(G) 및 청색 서브픽셀(G)을 포함한다. TRD 패널의 TFT 어레이에서, TFT 각각은 게이트라인(G1~G6)으로부터의 게이트펄스에 응답하여 데이터라인(D1~D6)으로부터의 데이터전압을 데이터라인(D1~D6)의 좌측(또는 우측)에 배치된 액정셀의 화소전극에 공급한다. TRD 패널의 TFT 어레이는 해상도가 M×N 일 때, M/3 개의 데이터라인들과 3N 개의 게이트라인들이 필요하다. The TFT array shown in Fig. 4 is a TFT array having a structure in which the number of data lines required at the same resolution is reduced to one third as compared with the TFT array shown in Fig. The driving frequency of this TFT array is three times higher than that of the TFT array shown in Fig. For this reason, the liquid crystal display panel having the TFT array shown in Fig. 4 may also be referred to as a TRD (triple rate driving) panel. Hereinafter, the TRD panel refers to the liquid crystal display panel as shown in Fig. In the TFT array of the TRD panel, each of the red subpixel (R), the green subpixel (G), and the blue subpixel (B) is arranged along the line direction. One pixel in the TFT array of the TRD panel includes a red subpixel R, a green subpixel G and a blue subpixel G neighboring along the column direction. In the TFT array of the TRD panel, each of the TFTs applies a data voltage from the data lines D1 to D6 to the left (or right) of the data lines D1 to D6 in response to the gate pulse from the gate lines G1 to G6 To the pixel electrodes of the arranged liquid crystal cells. The TFT array of the TRD panel requires M / 3 data lines and 3N gate lines when the resolution is M × N.

타이밍 콘트롤러(101)는 소스 드라이브 IC들의 극성 패턴을 도 5 내지 도 15와 같이 제어한다 픽셀들의 극성은 수평 극성 패턴과, 수직 극성 패턴으로 나뉘어진다. 수평 극성 패턴은 도 5 내지 도 15에서 소스 드라이브 IC의 채널들을 통해 동시에 출력되는 데이터 전압들의 극성 패턴이다. 수직 극성 패턴은 소스 드라이브 IC의 채널들 각각을 통해 출력되는 데이터 전압의 극성이 시간적으로 변하는 극성 패턴이다. 이러한 타이밍 콘트롤러(101)는 입력 영상의 데이터 패턴과 극성 패턴을 비교 분석하는 알고리즘 없이 어떠한 입력 영상의 데이터 패턴에 대하여도 도 5 내지 도 15와 같은 극성 패턴을 동일하게 적용한다. The timing controller 101 controls the polarity pattern of the source drive ICs as shown in FIGS. 5 to 15. The polarity of the pixels is divided into a horizontal polarity pattern and a vertical polarity pattern. The horizontal polarity pattern is a polarity pattern of the data voltages simultaneously output through the channels of the source drive IC in FIGS. The vertical polarity pattern is a polarity pattern in which the polarity of the data voltage output through each channel of the source drive IC changes with time. The timing controller 101 applies the same polarity pattern as that shown in FIGS. 5 to 15 to any data pattern of an input image without an algorithm for comparing and analyzing a data pattern and a polarity pattern of an input image.

도 5를 참조하면, 소스 드라이브 IC들 각각(SIC#1, SIC#2)으로부터 출력되는 데이터 전압의 극성 패턴은 제1 2 채널 극성 패턴(21)과, 제2 2 채널 극성 패턴(22)을 포함한다. 5, the polarity pattern of the data voltage output from each of the source drive ICs SIC # 1 and SIC # 2 includes a first 2-channel polarity pattern 21 and a second 2-channel polarity pattern 22 .

제1 2 채널 극성 패턴(21)은 이웃한 2 채널들을 통해 출력되는 데이터 전압의 극성이 서로 반전되는 수평 극성 패턴을 포함한다. 제1 2 채널 극성 패턴(21)은 1 수평 기간 또는 2 수평 기간 마다 데이터 전압이 극성이 반전되는 수직 극성 패턴을 포함한다. 도 5의 경우에, 수직 극성 패턴은 2 수평 기간 마다 극성이 반전되는 수직 2 도트 인버젼 형태 수직 극성 패턴을 예시한 것이나 이에 한정되지 않는다. 제2 2 채널 극성 패턴(21)은 제1 2 채널 극성 패턴(21)의 우측 2 채널 극성 패턴으로서 제1 2 채널 극성 패턴(21)과의 경계를 기준으로 좌우 대칭이다. 따라서, 제1 2 채널 극성 패턴(21)과 제2 2 채널 극성 패턴(22)의 극성 패턴은 서로 반전된 극성 패턴이다. 예를 들어, 제1 2 채널 극성 패턴(21)의 수평 극성 패턴이 좌에서 우로 "+ -"이면, 제2 2 채널 극성 패턴(22)의 수평 극성 패턴은 좌에서 우로 "- +"이다. 제1 2 채널 극성 패턴(21)의 좌측 수직 극성 패턴은 위에서 아래로 "+ - - +"이면, 제2 2 채널 극성 패턴(22)의 좌측 수직 극성 패턴은 위에서 아래로 "- + + -"이다.The first 2-channel polarity pattern 21 includes a horizontal polarity pattern in which the polarities of the data voltages output through the two adjacent channels are inverted from each other. The first 2-channel polarity pattern 21 includes a vertical polarity pattern in which the polarity of the data voltage is reversed in one horizontal period or two horizontal periods. In the case of FIG. 5, the vertical polarity pattern exemplifies the version-type vertical polarity pattern in which the polarity is inverted every two horizontal periods and is vertical two-dot, but is not limited thereto. The second two-channel polarity pattern 21 is symmetrical with respect to the boundary with the first two-channel polarity pattern 21 as the right two-channel polarity pattern of the first two-channel polarity pattern 21. [ Therefore, the polarity patterns of the first 2-channel polarity pattern 21 and the second 2-channel polarity pattern 22 are polar patterns inverted from each other. For example, when the horizontal polarity pattern of the first 2-channel polarity pattern 21 is "+ -" from left to right, the horizontal polarity pattern of the second 2-channel polarity pattern 22 is "- +" from left to right. The left vertical polarity pattern of the second 2-channel polarity pattern 21 is "+ + - -" from the top to the bottom when the left vertical polarity pattern of the first 2-channel polarity pattern 21 is " to be.

제1 및 제2 2 채널 극성 패턴(21, 22)은 제1 4 채널 극성 패턴(41)을 형성한다. 제2 4 채널 극성 패턴(42)은 제1 4 채널 극성 패턴(41)의 우측 4 채널 극성 패턴으로서 제1 4 채널 극성 패턴(41)과의 경계를 기준으로 좌우 대칭이다. 따라서, 제1 4 채널 극성 패턴(41)과 제2 4 채널 극성 패턴(42)의 극성 패턴은 서로 반전된 극성 패턴이다. 예를 들어, 제1 4 채널 극성 패턴(41)의 수평 극성 패턴이 좌에서 우로 "+ - - +"이면, 제2 4 채널 극성 패턴(42)의 수평 극성 패턴은 좌에서 우로 "- + + -"이다. 제1 4 채널 극성 패턴(41)의 최좌측 수직 극성 패턴은 위에서 아래로 "+ - - +"이면, 제2 2 채널 극성 패턴(22)의 최좌측 수직 극성 패턴은 위에서 아래로 "- + + -"이다. The first and second two-channel polarity patterns 21 and 22 form a first four-channel polarity pattern 41. The second four channel polarity pattern 42 is symmetric with respect to the boundary with the first four channel polarity pattern 41 as a right four channel polarity pattern of the first four channel polarity pattern 41. Therefore, the polarity patterns of the first 4-channel polarity pattern 41 and the second 4-channel polarity pattern 42 are polar patterns inverted from each other. For example, when the horizontal polarity pattern of the first 4-channel polarity pattern 41 is "+ - - +" from left to right, the horizontal polarity pattern of the second 4-channel polarity pattern 42 is "+ + -"to be. When the leftmost vertical polarity pattern of the first 4-channel polarity pattern 41 is "+ - - +" from top to bottom, the leftmost vertical polarity pattern of the second 2-channel polarity pattern 22 is " -"to be.

소스 드라이브 IC들(SIC#1, SIC#2) 각각에서 제1 및 제2 4 채널 극성 패턴(41, 42)이 8 채널 주기로 반복된다. 예를 들어, 소스 드라이브 IC들(SIC#1, SIC#2) 각각은 제1 내지 제8 채널을 통해 제1 및 제2 4 채널 극성 패턴(41, 42)으로 극성이 반전되는 데이터 전압을 출력하고, 제9 내지 제16 채널을 통해 제1 및 제2 4 채널 극성 패턴(41, 42)으로 극성이 반전되는 데이터 전압을 출력한다. 도 5에서 1 ~ 12는 소스 드라이브 IC의 채널 번호이다. The first and second 4-channel polarity patterns 41 and 42 in the source drive ICs SIC # 1 and SIC # 2 are repeated in an 8-channel cycle. For example, each of the source drive ICs SIC # 1 and SIC # 2 outputs a data voltage whose polarity is inverted by the first and second 4-channel polarity patterns 41 and 42 through the first to eighth channels And outputs a data voltage whose polarity is inverted to the first and second four-channel polarity patterns 41 and 42 through the ninth through sixteenth channels. 5, reference numerals 1 to 12 denote channel numbers of the source drive ICs.

도 6a 내지 도 8b는 다양한 데이터 패턴에서 도 5에 도시된 극성 패턴이 적용될 때 라인 극성이 균형을 이루는 효과를 보여 주는 도면들이다. 도 6a 내지 도 6b는 1 픽셀 단위로 수평 방향과 수직 방향 각각에서 블랙 계조의 픽셀 데이터와 화이트 계조의 픽셀 데이터가 교차되는 데이터 패턴이다. 도 7a 내지 도 7b는 1 픽셀 단위로 수평 방향을 따라 블랙 계조의 픽셀 데이터와 화이트 계조의 픽셀 데이터가 교차되는 데이터 패턴이다. 도 8a 내지 도 8b는 2 픽셀 단위로 수평 방향을 따라 블랙 계조의 픽셀 데이터와 화이트 계조의 픽셀 데이터가 교차되는 데이터 패턴이다. 도 6a 내지 도 8b에서, SIC#N은 제N 소스 드라이브 IC이고, SIC#N+1은 제N+1 소스 드라이브 IC이다. FIGS. 6A and 8B are diagrams showing the effect of balancing the line polarity when the polarity pattern shown in FIG. 5 is applied in various data patterns. 6A and 6B are data patterns in which black gradation pixel data and white gradation pixel data cross each other in the horizontal direction and the vertical direction on a pixel-by-pixel basis. 7A to 7B are data patterns in which black gradation pixel data and white gradation pixel data are crossed in the horizontal direction in units of one pixel. 8A and 8B are data patterns in which black gradation pixel data and white gradation pixel data are crossed in a horizontal direction in units of two pixels. 6A to 8B, SIC # N is the Nth source drive IC and SIC # N + 1 is the N + 1 source drive IC.

도 6a 내지 도 8b에서, 어두운 색은 블랙 계조의 픽셀 데이터이고, 밝은 색은 화이트 계조의 픽셀 데이터이다. 화이트 계조의 픽셀 데이터에 한하여 라인별로 정극성 카운트와 부극성 카운트를 누적하여 그 차이를 계산하면 라인별 극성 균형 정도를 판단할 수 있다. 도 5와 같은 극성 패턴을 도 6a 내지 도 8b의 데이터 패턴들에 적용하면 라인별로 정극성 합계와 부극성 합계가 동일하여 극성이 균형을 이루어 공통 전압의 시프트를 방지할 수 있다. 6A to 8B, the dark color is black gradation pixel data, and the bright color is white gradation pixel data. The positive polarity count and the negative polarity count are accumulated for each line of the white gradation pixel data only and the difference is calculated to determine the degree of polarity balance for each line. When the polarity pattern as shown in FIG. 5 is applied to the data patterns of FIGS. 6A to 8B, the sum of the positive polarity and the sum of the negative polarity are the same for each line, so that the polarities are balanced to prevent the shift of the common voltage.

도 9a 및 도 9b는 도 5와 같은 극성 패턴으로 데이터 전압을 출력하는 소스 드라이브 IC들에서 대표 극성을 다르게 제어하는 예를 보여 주는 도면들이다.FIGS. 9A and 9B are diagrams showing examples in which the representative polarity is controlled differently in the source drive ICs that output the data voltage in the polarity pattern shown in FIG.

도 9a 및 도 9b를 참조하면, 타이밍 콘트롤러(101)는 POLC 옵션 신호를 이용하여 소스 드라이브 IC들 각각의 대표 극성을 제어할 수 있다. 여기서, 대표 극성이란, 소스 드라이브 IC의 제1 채널에서 첫 번째 출력되는 데이터 전압의 극성을 의미한다. 대표 극성을 픽셀 어레이에서 보면, 최상단의 최좌측 픽셀에 충전되는 데이터 전압의 극성이다. POLC 옵션 신호가 하인(high 또는 +) 레벨일 때, 소스 드라이브 IC의 대표 극성은 정극성(+)이다. POLC 옵션 신호가 로우(low 또는 -) 레벨일 때, 소스 드라이브 IC의 대표 극성은 부극성(-)이다. Referring to FIGS. 9A and 9B, the timing controller 101 can control the representative polarity of each of the source drive ICs using the POLC option signal. Here, the representative polarity means the polarity of the data voltage output first in the first channel of the source drive IC. When the representative polarity is viewed in the pixel array, it is the polarity of the data voltage charged in the uppermost leftmost pixel. When the POLC option signal is at the high (or +) level, the representative polarity of the source drive IC is positive (+). When the POLC option signal is low (- or -) level, the representative polarity of the source drive IC is negative (-).

도 10은 도 5와 같은 극성 패턴으로 데이터 전압을 출력하는 소스 드라이브 IC들에서 4 채널 간격으로 대표 극성을 다르게 제어하는 예를 보여 주는 도면이다.10 is a diagram illustrating an example in which the representative polarity is controlled differently at four channel intervals in the source drive ICs that output the data voltage in the polar pattern as shown in FIG.

도 10을 참조하면, 타이밍 콘트롤러(101)는 H2DOT 옵션 신호를 이용하여 소스 드라이브 IC들 각각의 대표 극성을 4 채널 단위로 제어할 수 있다. H2DOT 옵션 신호가 하인(high 또는 +) 레벨일 때, 소스 드라이브 IC에서 이웃하는 4 채널의 대표 극성은 정극성(+)이다. H2DOT 옵션 신호가 로우(low 또는 -) 레벨일 때, 소스 드라이브 IC에서 이웃한 4 채널의 대표 극성은 부극성(-)이다. Referring to FIG. 10, the timing controller 101 can control the representative polarity of each of the source drive ICs in units of four channels by using the H2DOT option signal. When the H2DOT option signal is at the high (or +) level, the representative polarity of the four neighboring channels in the source drive IC is positive (+). When the H2DOT option signal is low (- or -) level, the representative polarity of the four neighboring channels in the source drive IC is negative (-).

도 11a 및 도 11b는 도 5와 같은 극성 패턴으로 데이터 전압을 출력하는 소스 드라이브 IC들에서 8 채널 간격으로 대표 극성을 다르게 제어하는 예를 보여 주는 도면들이다.FIGS. 11A and 11B are diagrams showing examples in which the source driver ICs for outputting data voltages in the polarity pattern shown in FIG. 5 have different representative polarities at 8-channel intervals.

도 11a 및 도 11b를 참조하면, 타이밍 콘트롤러(101)는 H2DOT 옵션 신호를 이용하여 소스 드라이브 IC들 각각의 대표 극성을 8 채널 단위로 제어할 수 있다. H2DOT 옵션 신호가 하인(high 또는 +) 레벨일 때, 소스 드라이브 IC에서 이웃하는 8 채널의 대표 극성은 정극성(+)이다. H2DOT 옵션 신호가 로우(low 또는 -) 레벨일 때, 소스 드라이브 IC에서 이웃한 8 채널의 대표 극성은 부극성(-)이다. Referring to FIGS. 11A and 11B, the timing controller 101 can control the representative polarity of each of the source drive ICs in 8-channel units by using the H2DOT option signal. When the H2DOT option signal is at the high (or +) level, the representative polarity of the eight neighboring channels in the source drive IC is positive (+). When the H2DOT option signal is low (- or -) level, the representative polarity of the eight adjacent channels in the source drive IC is negative (-).

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100 : 표시패널(LTD 패널) 102 : 데이터 구동부
104 : 게이트 구동부 101 : 타이밍 콘트롤러 100: display panel (LTD panel) 102: data driver
104: Gate driver 101: Timing controller

Claims (3)

다수의 데이터 라인들, 다수의 게이트라인들, 및 도트 인버젼 형태로 극성이 반전되는 픽셀들을 포함한 표시패널;
채널들을 통해 상기 데이터 라인들에 극성이 반전되는 데이터 전압들을 출력하는 데이터 구동부;
상기 게이트 라인들에 상기 게이트 펄스를 순차적으로 공급하는 게이트 구동부; 및
상기 데이터 구동부에 입력 영상의 데이터를 공급하고, 상기 데이터 구동부와 상기 게이트 구동부를 제어하는 타이밍 콘트롤러를 포함하고,
상기 데이터 구동부로부터 출력되는 데이터 전압의 극성 패턴은,
이웃한 2 채널들을 통해 출력되는 데이터 전압들의 극성이 서로 반전되는 제1 2 채널 극성 패턴; 및
상기 제1 2 채널 극성 패턴의 우측에 위치하는 2 채널들을 통해 출력되는 데이터 전압들의 극성 패턴이 상기 제1 2 채널 극성 패턴과의 경계를 기준으로 상기 제1 2 채널 극성 패턴의 수평 극성 패턴에 대하여 좌우 대칭인 제2 2 채널 극성 패턴을 포함하는 것을 특징으로 하는 액정표시장치. A display panel including a plurality of data lines, a plurality of gate lines, and pixels whose polarity is inverted in dot-inversion form;
A data driver for outputting data voltages whose polarities are inverted to the data lines through channels;
A gate driver sequentially supplying the gate pulses to the gate lines; And
And a timing controller for supplying data of an input image to the data driver and controlling the data driver and the gate driver,
Wherein the polarity pattern of the data voltage output from the data driver comprises:
A first two-channel polarity pattern in which polarities of data voltages output through two neighboring channels are inverted from each other; And
The polarity pattern of the data voltages output through the two channels located on the right side of the first 2-channel polarity pattern is a polarity pattern corresponding to the horizontal polarity pattern of the first 2-channel polarity pattern with respect to the boundary with the first 2-channel polarity pattern And a second two-channel polarity pattern that is symmetrical in the left and right direction. 제 1 항에 있어서,
상기 제1 및 제2 2 채널 극성 패턴들 각각은 수직 1 도트 또는 수직 2 도트 단위로 극성이 반전되는 수직 극성 패턴을 포함하는 것을 특징으로 하는 액정표시장치. The method according to claim 1,
Wherein each of the first and second 2-channel polarity patterns includes a vertical polarity pattern in which the polarity is inverted in a vertical 1-dot or vertical 2-dot unit. 제 2 항에 있어서,
상기 데이터 구동부로부터 출력되는 데이터 전압의 극성 패턴은,
제1 및 제2 채널 극성 패턴을 포함하는 제1 4 채널 극성 패턴; 및
상기 제1 4 채널 극성 패턴의 우측에 위치하는 4 채널들을 통해 출력되는 데이터 전압들의 극성 패턴이 상기 제1 4 채널 극성 패턴과의 경계를 기준으로 좌우 대칭인 제2 4 채널 극성 패턴을 더 포함하는 것을 특징으로 하는 액정표시장치. 3. The method of claim 2,
Wherein the polarity pattern of the data voltage output from the data driver comprises:
A first four channel polarity pattern including first and second channel polarity patterns; And
And a polarity pattern of data voltages output through four channels located on the right side of the first 4-channel polarity pattern is symmetric with respect to a boundary with the first 4-channel polarity pattern And the liquid crystal display device.
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