KR20150076769A - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 개시는 SiC로 이루어진 기판을 마련하는 단계; 상기 기판의 일면에 정질 또는 비정질의 Si를 증착하여, 제1 반도체 층을 형성시키는 단계; 및 질소 분위기 하에서 열처리하여, 상기 기판과 상기 제1 반도체 층의 사이에 SiCN으로 형성되는 제2 반도체 층을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법에 관한 것이다.

Description

반도체 소자 및 반도체 소자의 제조 방법{Semiconductor device and method of manufacturing the same}
본 개시는 우수한 계면 상태를 가지는 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
근래에는 반도체 소자에 요구되는 성능이 점점 높아짐에 따라, 반도체 소자에 대해서 동작의 고속화와 전류의 낮은 손실에 대해 요구되고 있다.
이러한 요구에 따라 기존의 규소(Si) 기반의 반도체 소자에 규소(Si) 대신 탄화 규소(SiC)를 사용하고자 하는 시도가 점차 증가하고 있다.
탄화 규소(SiC)는 고전력, 고주파, 고온 디바이스의 응용에 유망한 반도체 재료이다.
탄화 규소(SiC)는 규소(Si)와 비교해 밴드갭(Bandgap)이 약 3배 넓고, 절연 파괴 전계가 약 10배 높기 때문에, 내열성이나 고전압에 대한 내구성이 뛰어나며, 동시에 전자 드리프트 속도가 매우 크다.
특히, 탄화 규소(SiC)의 절연 파괴 전계가 규소(Si)의 절연 파괴 전계에 비해 10배 높기 때문에, pn 접합부 또는 쇼트키 접합(schottky junction)부에 공핍층을 얇게 하여도 높은 역 내압을 유지할 수 있다.
따라서 탄화 규소(SiC)를 이용하는 경우, 디바이스의 두께를 줄이고 도핑 농도를 높일 수 있기 때문에, 온저항이 낮고, 고내압, 저손실의 특성을 가지는 전력 반도체 소자의 실현을 기대할 수 있다.
하지만 이러한 탄화 규소(SiC)를 이용하여 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 반도체 소자를 제조하는 경우, 규소(Si)를 이용하여 제조된 반도체에 비해서, 채널 영역에서의 캐리어의 이동도가 낮게 되는 현상이 발견되었다.
이는 탄화 규소(SiC)를 이용하여 형성한 반도체 층의 일면에 실리콘 옥사이드(SiO2)와 같은 산화물을 형성시키는 경우, 탄화 규소(SiC)와 실리콘 옥사이드(SiO2)의 계면에 댕글링 본드(dangling bond) 또는 탄소(C)가 석출되어 계면 준위 밀도가 높아지기 때문이다.
계면 준위 밀도가 높아지면 탄화 규소(SiC)를 이용한 반도체 소자의 캐리어의 이동도를 감소시켜, 반도체 소자의 성능을 감소시키는 주 원인이 될 수 있다.
따라서 탄화 규소(SiC)를 이용하여 MOSFET과 같은 반도체 소자를 제조할 때, 계면 준위 밀도를 낮출 수 있는 방안이 필요한 실정이다.
하기의 선행기술문헌에 기재된 특허문헌 1은 SiO2/SiC 구조를 가진 반도체 소자에 관한 발명이다.
일본 특허공개공보 제2010-67917호
본 개시는 계면 준위 밀도를 낮출 수 있는 반도체 소자 및 반도체 소자의 제조 방법을 제공하고자 한다.
본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법은 SiC로 이루어진 기판을 마련하는 단계; 상기 기판의 일면에 정질 또는 비정질의 Si를 증착하여, 제1 반도체 층을 형성시키는 단계; 및 질소 분위기 하에서 열처리하여, 상기 기판과 상기 제1 반도체 층의 사이에 SiCN으로 형성되는 제2 반도체 층을 형성하는 단계; 포함하여 수행될 수 있다.
일 실시 예에 따른 반도체 소자의 제조 방법은 상기 제1 반도체 층의 상부에 Si 화합물을 이용하여 제3 반도체 층을 형성하는 단계;를 더 포함하여 수행될 수 있다.
일 실시 예에 따른 반도체 소자의 제조 방법은 상기 제3 반도체 층을 형성하는 단계를 수행한 후, 질소 분위기 하에서 열처리 하여, 상기 제3 반도체 층과 상기 제1 반도체 층의 사이에 제4 반도체 층을 형성하는 단계를 포함하여 수행될 수 있다.
일 실시 예에 따른 반도체 소자의 제조 방법은 상기 제3 반도체 층을 형성하는 단계는 상기 제1 반도체 층의 상부의 일부를 산화, 질화 또는 산질화시켜 형성될 수 있다.
일 실시 예에 따른 반도체 소자의 제조 방법에 있어서, 상기 제2 반도체 층을 형성하는 단계는 상기 제1 반도체 층의 산화 온도 미만에서 수행되는 반도체 소자의 제조 방법.
본 개시의 다른 실시 예에 따른 반도체 소자는 SiC로 형성되는 기판; 상기 기판의 상부에 형성되며, Si로 형성되는 제1 반도체 층; 및 상기 제1 반도체 층과 상기 기판의 사이에 형성되며, SiCN으로 형성되는 제2 반도체 층;을 포함할 수 있다.
다른 실시 예에 따른 반도체 소자는 상기 제1 반도체 층의 상부에 형성되며, Si 화합물로 형성되는 제3 반도체 층;을 더 포함할 수 있다.
다른 실시 예에 따른 반도체 소자는 상기 제3 반도체 층과 상기 제1 반도체 층의 사이에 형성되며, SiCN으로 형성되는 제4 반도체 층;을 더 포함할 수 있다.
다른 실시 예에 따른 반도체 소자에 있어서, 상기 Si 화합물은 SiO2, SixN1-x(0<x<1), SiON으로 이루어진 그룹 중 적어도 하나일 수 있다.
다른 실시 예에 따른 반도체 소자에 있어서, 상기 제1 반도체 층은 비정질 또는 정질의 Si를 포함할 수 있다.
본 개시의 또 다른 실시 예에 따른 반도체 소자는 SiC를 이용하여 형성되는 제1 도전형의 기판; 상기 기판의 상부에 형성되며, SiC를 이용하여 형성되는 제1 도전형의 드리프트 영역; 상기 드리프트 영역의 상부에 형성되며, SiC를 이용하여 형성되는 제2 도전형의 바디 영역; 상기 바디 영역의 상부 내측에 형성되며, 제1 도전형을 가지는 소스 영역; 상기 바디 영역의 상부 내측에 형성되며, 제1 도전형을 가지는 드레인 영역; 상기 바디 영역의 상면에 형성되며, 상기 소스 영역과 상기 드레인 영역의 일부를 덮도록 형성되며, SiCN으로 이루어지는 제1 게이트 층; 상기 제1 게이트 층의 상부에 형성되며, 비정질의 Si로 형성되는 제2 게이트 층; 상기 제2 게이트 층의 상부에 형성되며 SiCN으로 이루어지는 제3 게이트 층; 상기 제3 게이트 층의 상부에 형성되며, Si 화합물로 형성되는 제4 게이트 층; 및 상기 제4 게이트 층의 상부에 형성되는 게이트 금속층;을 포함할 수 있다.
본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법은 SiC로 이루어진 기판의 상부에 비정질의 Si을 증착하여 제1 반도체 층을 형성한 뒤에 질소 분위기 하에서 열처리를 함으로써 상기 기판과 상기 제1 반도체 층의 사이에 SiON으로 형성되는 제2 반도체 층을을 형성하기 때문에, 상기 제1 반도체 층과 상기 기판의 계면에 존재하는 댕글링 본드(dangling bond) 및 석출 되는 탄소(C) 또는 탄소 화합물을 감소하여 계면 준위 밀도를 낮출 수 있다.
따라서 본 개시의 다른 실시예에 따른 반도체 소자는 계면 준위 밀도가 낮기 때문에 캐리어의 이동도가 높아 온 저항이 감소될 수 있다.
도 1은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법의 플로우 차트를 개략적으로 도시한 것이다.
도 2 내지 6은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 단계별로 도시한 단면도이다.
도 7은 본 개시의 다른 실시 예에 따른 반도체 소자의 구조를 도시한 단면도이다.
후술하는 본 개시에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다.
이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
본 개시의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 개시의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있도록 하기 위하여, 본 개시의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
또한, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
이하에서 명확한 설명을 위하여, 제1 도전형은 n형, 제2 도전형을 p형으로 표시하도록 하지만, 이에 제한되는 것은 아니다.
도 1은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법의 플로우 차트를 개략적으로 도시한 것이며, 도 2 내지 6은 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 단계별로 도시한 단면도이다.
이하, 도 1 및 각 단계에 따른 도면 2 내지 6을 참조하여, 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법 및 구조에 대해 설명하도록 한다.
도 2을 참조하면, SiC로 이루어진 기판(10)을 마련하는 단계(S10)를 수행할 수 있다.
상기 기판(10)은 SiC를 기판에 에피택셜 방법으로 SiC를 퇴적시켜서 적절한 두께를 가지도록 형성될 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 기판(10)은 재료 가스로 실란 가스(SiH4) 및 프로판 가스(C3H8)를 이용하고, 수소 가스(H2)를 이용하여 형성될 수 있다.
SiC로 이루어진 기판(10)을 마련하는 단계(S10)는 필요에 따라서 n형의 SiC나, p형의 SiC를 이용하여 수행될 수 있다.
예를 들어, SiC로 이루어진 기판(10)의 하부를 n형의 SiC를 이용하여 형성한 경우, SiC로 이루어진 기판(10)의 하부를 p형의 SiC를 이용하여 형성할 수도 있다.
도 3을 참조하면, SiC로 이루어진 기판(10)을 마련하는 단계(S10)를 수행한 후, 상기 기판(10)의 상부에 정질 또는 비정질의 Si로 이루어진 제1 반도체 층(20)을 형성시키는 단계(S20)를 수행할 수 있다.
정질 또는 비정질의 Si를 형성시키는 방법은 CVD(Chemical Vapor Deposition)을 이용하여 수행될 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 제1 반도체 층(20)은 재료 가스로서 실란 가스(SiH4)를 이용하여 CVD에 의해 형성될 수 있다.
또는, 상기 제1 반도체 층(20)은 스퍼터링을 이용하여 비정질의 Si를 퇴적시켜서 형성될 수도 있다.
상기 제1 반도체 층(20)을 형성시키는 단계(S20)는 680 ℃ 이하의 온도에서 수행될 수 있다.
따라서 상기 제1 반도체 층(20)을 형성시키는 단계(S20)를 수행하면서, 상기 기판(10)이 산화되는 것을 방지할 수 있다.
즉, 상기 기판(10)이 산화되는 것을 방지함으로써, 추후에 상기 기판(10)과 상기 제1 반도체 층(20)의 사이의 계면 준위 밀도를 낮출 수 있다.
상기 제1 반도체 층(20)은 수 Å 내지 수 ㎛의 두께를 가지도록 수행될 수 있다.
상기 제1 반도체 층(20)의 두께가 너무 두꺼운 경우, 이후에 상기 기판과 상기 제1 반도체 층(20)의 사이에 SiCN으로 형성되는 제2 반도체 층(30)이 형성되기 어려울 수 있다.
이하, 후술하는 제2 반도체 층(30), 제3 반도체 층(40) 및 제4 반도체 층(50)을 형성하는 공정을 수행한 후에도, 상기 제1 반도체 층(10)의 일부는 여전히 비정질의 Si 또는 정질의 Si를 포함할 수 있다.
상기 제1 반도체 층(10)이 비정질의 Si 또는 정질의 Si를 포함하는 경우, 이를 이용하여 MOS 구조를 형성할 때, 게이트 리키지 전류(Gate leakage current)를 상당 부분 감소 시킬 수 있다.
도 4를 참조하면, 상기 제1 반도체 층(20)을 형성하는 단계(S20)를 수행한 후, 질소 분위기 하에서 열처리하여, 상기 기판(10)과 상기 제1 반도체 층(20)의 사이에 제2 반도체 층(30)을 형성시키는 단계(S30)를 수행할 수 있다.
상기 제2 반도체 층(30)을 형성시키는 단계(S30)는 질소 원소를 포함하는 기체를 이용하여 상기 기판(10)과 상기 제1 반도체 영역(20)의 사이의 계면 준위 밀도를 낮출 수 있다.
상기 제2 반도체 층(30)을 형성시키는 단계(S30)는 플라즈마 화학 기상 증착법(PE-CVD)에 의해 수행될 수 있다.
일반적인 방법으로 질소 분위기 하에서 열처리를 수행하여도 상기 기판(10)과 상기 제1 반도체 층(20)의 사이에 계면 준위 밀도가 낮아질 수 있으나, 충분하지 않다.
하지만 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법은 플라즈마 화학 기상 증착법(PE-CVD)에 의해 상기 기판(10)과 상기 제1 반도체 층(20)의 사이에 질소 원자가 확산 또는 침투할 수 있으므로, 상기 기판(10)과 상기 제1 반도체 층(20)사이의 계면 준위 밀도가 낮아 질 수 있다.
예를 들어, PE-CVD 챔버에서 질소를 플라즈마 상태로 만들어, 질소를 높은 에너지 준위를 가지는 입자로 만들게 되며,높은 에너지 준위를 가지는 질소 입자는 비정질의 Si로 형성된 제1 반도체 층(20)을 뚫고 상기 기판(10) 및 상기 제1 반도체 층(20)의 계면까지 확산 또는 침투할 수 있게 된다.
상기 기판(10) 및 상기 제1 반도체 층(20)의 계면까지 확산 또는 침투한 질소 입자는 상기 계면에 존재하는 Si, C, O 등의 원자들과 결합하여 SiCN을 형성하게 되고, 따라서 계면에 존재하는 댕글링 본드의 감소 및 C의 석출을 방지할 수 있으므로 상기 기판(10)과 상기 제1 반도체 층(20)사이의 계면 준위 밀도가 낮출 수 있다.
본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법은 비정질의 Si를 이용하여 제1 반도체 층(20)을 만든 뒤에 PE-CVD를 이용하여, 제2 반도체 층(30)을 만들기 때문에 SiC를 이용하여 형성된 기판(10)이 산화될 우려가 적으므로, 계면 준위 밀도를 낮출 수 있다.
도 5를 참조하면, 상기 제2 반도체 층(30)을 형성하는 단계(S30)를 수행한 후에, 상기 제1 반도체 층(20)의 상부에 Si 화합물을 이용하여 제3 반도체 층(40)을 형성하는 단계를 수행할 수 있다.
상기 Si 화합물은 SiO2, SixN1 -x(0<x<1), SiON으로 이루어진 군에서 선택되는 적어도 하나일 수 있다.
즉, 상기 제3 반도체 층(40)은 MOS(Metal Oxide Semiconductor)에서 절연층(산화층)의 역할을 할 수 있다.
상기 Si 화합물을 형성시키는 방법은 CVD 기법 등의 방법을 이용하여 수행할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 제3 반도체 층(40)을 형성하는 단계(S30)는 상기 제1 반도체 층(20)의 상부를 산화 또는 산질화시키는 단계를 포함하여 수행될 수도 있다.
마지막으로, 도 6을 참조하면, 다시 한번 질소 분위기 하에서 열처리하여 상기 제3 반도체 층(40)과 상기 제1 반도체 층(20)의 사이에 제4 반도체 층(50)을 형성하는 단계(S50)가 수행될 수 있다.
상기 제4 반도체 층(50)을 형성시키는 단계(S50)는 플라즈마 화학 기상 증착법(PE-CVD)에 의해 수행될 수 있다.
예를 들어, PE-CVD 챔버에서 질소를 플라즈마 상태로 만들어, 질소를 높은 에너지 준위를 가지는 입자로 만들게 되며,높은 에너지 준위를 가지는 질소 입자는 상기 제3 반도체 층(40)을 뚫고 상기 제1 반도체 층(20) 및 상기 제3 반도체 층(40)의 계면까지 확산 또는 침투할 수 있게 된다.
상기 제3 반도체 층(40)과 상기 제1 반도체 층(20)의 계면의 계면 준위 밀도를 감소시킬 수 있다.
이와 같이, 형성된 반도체 소자의 상부에 금속층을 형성시키는 경우에 계면 상태가 뛰어난 MOS(Metal Oxide Semiconductor) 구조를 만들 수 있다.
따라서 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법 및 이를 이용하여 형성된 반도체 소자를 이용한 전력 반도체 소자는 탄화 규소(SiC)의 우수한 특성을 모두 가지면서, 동시에 낮은 계면 준위 밀도를 가지게 될 수 있다.
도 7은 본 개시의 다른 실시 예에 따른 반도체 소자의 구조를 도시한 단면도이다.
도 7은 본 개시의 일 실시 예에 따른 반도체 소자를 MOS 구조로 포함하고 있는 MOSFET 소자이다.
도 7을 참조하면, 본 개시의 다른 실시 예에 따른 반도체 소자는 SiC를 이용하여 형성되는 제1 도전형의 기판(101); 상기 기판(101)의 상부에 형성되며, SiC를 이용하여 형성되는 제1 도전형의 드리프트 영역(102); 상기 드리프트 영역(102)의 상부에 형성되며, SiC를 이용하여 형성되는 제2 도전형의 바디 영역(110); 상기 바디 영역(110)의 상부 내측에 형성되며, 제1 도전형을 가지는 소스 영역(111a); 상기 바디 영역(110)의 상부 내측에 형성되며, 제1 도전형을 가지는 드레인 영역(111b); 상기 바디 영역(110)의 상면에 형성되며, 상기 소스 영역과 상기 드레인 영역의 일부를 덮도록 형성되며, SiCN으로 이루어지는 제1 게이트 층(130); 상기 제1 게이트 층(130)의 상부에 형성되며, 비정질의 Si로 형성되는 제2 게이트 층(120); 상기 제2 게이트 층의 상부에 형성되며 SiCN으로 이루어지는 제3 게이트 층(150); 상기 제3 게이트 층의 상부에 형성되며, Si 화합물로 형성되는 제4 게이트 층(140); 및 상기 제4 게이트 층(140)의 상부에 형성되는 게이트 금속층(160);을 포함할 수 있다.
상기 소스 영역(111a)의 상부에는 소스 금속층(112a)이 형성될 수 있으며, 상기 드레인 영역(111b)의 상부에는 드레인 금속층(112b)이 형성될 수 있다.
상기 기판(101)은 n형의 SiC를 이용하여 마련될 수있다.
상기 기판(101)의 상부에 n형의 SiC를 에피택셜 방법으로 성장시켜 상기 드리프트 영역(102)을 형성할 수 있다.
상기 드리프트 영역(102)의 상부에 p형의 SiC를 에피택셜 방법으로 성장시키 상기 바디 영역(110)을 형성하거나, 상기 드리프트 영역(102)의 상부에 p형의 불순물을 주입하여 상기 바디 영역(110)을 형성할 수 있다.
상기 바디 영역(110)의 상부의 일부를 마스크로 가린 뒤, 마스크로 가려지지 않은 부분에 n형의 불순물을 주입하여 소스 영역(111a) 및 드레인 영역(111b)를 형성할 수 있다.
그 후, 상기 바디 영역(110)의 상부에서 상기 소스 영역(111a) 및 상기 드레인 영역(111b)의 일부를 덮도록 게이트를 형성할 수 있다.
상기 게이트는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 이용하여 형성될 수 있다.
즉, 본 개시의 다른 실시 예에 따른 반도체 소자는 MOS 구조가 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법 및 그로 제작된 구조를 포함하여 형성되기 때문에, 상기 바디 영역(110)과 게이트가 접하는 계면의 계면 준위 밀도가 낮다.
본 개시의 다른 실시 예에 따른 반도체 소자는 게이트 전극(160)에 전압이 인감됨에 따라서, 상기 제1 게이트 층(130)의 하부에 채널이 형성될 수 있다.
즉, 게이트 전극(160)에 양의 전압을 인가하는 경우, 상기 제1 게이트 층(130)의 하부의 상기 바디 영역(110)에 채널이 형성되고, 상기 채널을 통하여 전류가 흐르게 된다.
종래의 SiC를 이용한 반도체 소자는 SiC/SiO2의 계면의 계면 준위 밀도가 너무 높아, 캐리어의 이동도가 감소하여 반도체 소자의 성능이 감소하였다.
하지만 본 개시의 다른 실시 예에 따른 반도체 소자는 SiC를 이용한 반도체 영역의 상부에 SiCN의 반도체 층이 형성되어, SiC를 이용한 반도체 층과 비정질의 Si를 이용한 반도체 층의 계면 준위 밀도를 낮출 수 있고, 나아가 비정질의 Si의 상부에 SiCN의 반도체 층 및 Si 화합물을 형성시킴으로써, 계면 준위 밀도가 증가하는 것을 방지할 수 있다.
따라서 본 개시의 다른 실시 예에 따른 반도체 소자에서는 채널에서 캐리어의 이동도가 감소하지 아니하기 때문에, 낮은 온 저항을 가지게 된다.
따라서 반도체 소자에서의 손실을 감소시켜, 반도체 소자의 성능을 향상시킬 수 있다.
즉, 본 개시의 다른 실시예에 따른 반도체 소자는 채널이 형성되는 바디 영역(110)과 상기 게이트가 접합하는 계면의 계면 준위 밀도가 낮기 때문에, 반도체 소자의 동작 시에 손실이 적으며, SiC를 이용하기 때문에 고전력, 고주파, 고온 응용의 우수한 성질을 가질 수 있다.
상술한 실시예는 MOSFET에만 적용되는 것이 아니며, IGBT나 여러 종류의 싸이리스터에 적용될 수 있다.
또한, 이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
10: 기판
20: 제1 반도체 층
30: 제2 반도체 층
40: 제3 반도체 층
50: 제4 반도체 층
101: 기판
102: 드리프트 영역
110: 바디 영역
111a: 소스 영역
111b: 드레인 영역
112a: 소스 금속층
112b: 드레인 금속층
120: 제2 게이트 층
130: 제1 게이트 층
140: 제4 게이트 층
150: 제3 게이트 층
160: 게이트 금속층

Claims (11)

  1. SiC로 이루어진 기판을 마련하는 단계;
    상기 기판의 일면에 정질 또는 비정질의 Si를 증착하여, 제1 반도체 층을 형성시키는 단계; 및
    질소 분위기 하에서 열처리하여, 상기 기판과 상기 제1 반도체 층의 사이에 SiCN으로 형성되는 제2 반도체 층을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 층의 상부에 Si 화합물을 이용하여 제3 반도체 층을 형성하는 단계;를 더 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제3 반도체 층을 형성하는 단계를 수행한 후,
    질소 분위기 하에서 열처리 하여, 상기 제3 반도체 층과 상기 제1 반도체 층의 사이에 제4 반도체 층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 제3 반도체 층을 형성하는 단계는 상기 제1 반도체 층의 상부의 일부를 산화, 질화 또는 산질화시켜 형성되는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 반도체 층을 형성하는 단계는, 상기 제1 반도체 층의 산화 온도 미만에서 수행되는 반도체 소자의 제조 방법.
  6. SiC로 형성되는 기판;
    상기 기판의 상부에 형성되며, Si로 형성되는 제1 반도체 층; 및
    상기 제1 반도체 층과 상기 기판의 사이에 형성되며, SiCN으로 형성되는 제2 반도체 층;을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 반도체 층의 상부에 형성되며, Si 화합물로 형성되는 제3 반도체 층;을 더 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제3 반도체 층과 상기 제1 반도체 층의 사이에 형성되며, SiON으로 형성되는 제4 반도체 층;을 더 포함하는 반도체 소자.
  9. 제7항에 있어서,
    상기 Si 화합물은 SiO2, SixN1 -x(0<x<1), SiON으로 이루어진 군에서 선택되는 적어도 하나인 반도체 소자.
  10. 제7항에 있어서,
    상기 제1 반도체 층은 비정질 또는 정질의 Si를 포함하는 반도체 소자.
  11. SiC를 이용하여 형성되는 제1 도전형의 기판;
    상기 기판의 상부에 형성되며, SiC를 이용하여 형성되는 제1 도전형의 드리프트 영역;
    상기 드리프트 영역의 상부에 형성되며, SiC를 이용하여 형성되는 제2 도전형의 바디 영역;
    상기 바디 영역의 상부 내측에 형성되며, 제1 도전형을 가지는 소스 영역;
    상기 바디 영역의 상부 내측에 형성되며, 제1 도전형을 가지는 드레인 영역;
    상기 바디 영역의 상면에 형성되며, 상기 소스 영역과 상기 드레인 영역의 일부를 덮도록 형성되며, SiCN으로 이루어지는 제1 게이트 층;
    상기 제1 게이트 층의 상부에 형성되며, 비정질의 Si로 형성되는 제2 게이트 층;
    상기 제2 게이트 층의 상부에 형성되며 SiCN으로 이루어지는 제3 게이트 층;
    상기 제3 게이트 층의 상부에 형성되며, Si 화합물로 형성되는 제4 게이트 층; 및
    상기 제4 게이트 층의 상부에 형성되는 게이트 금속층;을 포함하는 전력 반도체 소자.
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