KR20150075512A - Thin film transistor array substrate and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것으로서, 특히, 박막 트랜지스터 하부에 차광 패턴을 포함하여 광누설 전류의 발생을 억제하고, 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있으며, 마스크 저감을 통해 공정을 단순화하고, 공정 시간 및 비용을 감소할 수 있는 박막 트랜지스터 어레이 기판 및 제조 방법에 관한 것이다.
More particularly, the present invention relates to a thin film transistor array substrate and a method of manufacturing the same, and more particularly to a thin film transistor array substrate and a method of manufacturing the same, The present invention relates to a thin film transistor array substrate and a manufacturing method which can simplify the process by reducing the mask and reduce the process time and cost.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.In recent years, as the information age has come to a full-fledged information age, a display field for visually expressing electrical information signals has been rapidly developed. In response to this, various flat panel display devices having excellent performance of thinning, light weight, Flat Display Device) has been developed to replace CRT (Cathode Ray Tube).
이 같은 평판 표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD,Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. Specific examples of such flat panel display devices include a liquid crystal display device (LCD), an organic light emitting display (OLED), an electrophoretic display (EPD) A plasma display panel (PDP), a field emission display (FED), an electroluminescence display (ELD), and an electro-wetting display (EWD) And the like.
이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다. 특히, 이러한 평판 표시장치는 박막 트랜지스터 어레이 기판을 필수적으로 포함한다.In general, a flat panel display panel, which realizes images, is an essential component. The flat panel display panel includes a pair of substrates bonded together with an intrinsic light emitting material or a polarizing material layer therebetween. In particular, such a flat panel display device essentially includes a thin film transistor array substrate.
박막 트랜지스터 어레이 기판은 각 화소영역을 정의하도록 서로 교차 배치되는 게이트라인과 데이터라인 및 복수의 화소에 각각 대응하여, 게이트라인과 데이터라인이 교차하는 영역에 배치되는 복수의 박막 트랜지스터를 포함하여 이루어진다.The thin film transistor array substrate includes a plurality of thin film transistors arranged in regions where gate lines and data lines intersect with gate lines, data lines and a plurality of pixels arranged to be crossed with each other to define pixel regions.
이때, 각 박막 트랜지스터는 게이트라인과 연결되는 게이트전극, 데이터라인과 연결되는 소스전극, 화소전극과 연결되는 드레인전극, 게이트절연층을 사이에 두고 게이트전극과 적어도 일부 중첩하여, 게이트전극의 전압레벨에 따라 소스전극과 드레인전극 사이에 채널(channel)을 형성하는 액티브층을 포함한다. 이러한 박막트랜지스터는 게이트라인의 신호에 응답하여 턴온하면, 데이터라인의 신호를 화소전극으로 인가한다.At this time, each thin film transistor has a gate electrode connected to the gate line, a source electrode connected to the data line, a drain electrode connected to the pixel electrode, at least a part of the gate electrode overlapped with the gate insulating layer, And an active layer forming a channel between the source electrode and the drain electrode in accordance with the method of the present invention. When the thin film transistor turns on in response to the signal of the gate line, the signal of the data line is applied to the pixel electrode.
이때, 상기 박막 트랜지스터로 광이 입사될 수 있다. 상기 광으로는 유기전계발광 다이오드와 같은 자발광 소자가 빛을 발할 때 생기는 내부 광과 외부의 태양광이나 실내 형광등 또는 백열등과 같은 외부 광과 소자 내부에서 산란 또는 반사되는 광이 있을 수 있다. 특히, 상기 광이 소스 전극 및 드레인 전극 사이에서 형성되는 액티브층의 채널에 유입되는 경우 문제가 발생할 수 있다. At this time, light may be incident on the thin film transistor. The light may be an internal light generated when a self-luminous element such as an organic light emitting diode emits light, an external light such as an outside sunlight, an indoor fluorescent lamp or an incandescent lamp, and a light scattered or reflected inside the device. Particularly, a problem may occur when the light enters the channel of the active layer formed between the source electrode and the drain electrode.
박막 트랜지스터는 광에 대해 매우 민감하며, 광이 박막 트랜지스터로 입사될 경우 광누설 전류가 발생한다. 이로 인해 박막 트랜지스터의 오작동이 발생할 수 있으며, 표시장치의 구동 조건 하에서 제대로 된 화상 구현이 불가능하게 된다. 또한, 상기 박막 트랜지스터의 문턱전압(threshold voltage) 또는 상기 액티브층 내에서의 이동도 등의 소자 특성에 영향을 끼치게 되어 결과적으로는 명암 대비비(contrast ratio)를 낮추며 소비전력을 증가시킨다. 또한, 화면상에 웨이빙 노이즈(waving noise)를 야기 시킴으로써 표시 품질을 저하시키게 된다.Thin film transistors are very sensitive to light, and light leakage current occurs when light is incident on the thin film transistor. As a result, a malfunction of the thin film transistor may occur, and it is impossible to realize a proper image under the driving condition of the display device. Further, the threshold voltage of the thin film transistor or the device characteristics such as mobility in the active layer may be influenced, resulting in lowering the contrast ratio and increasing the power consumption. Further, waving noise is caused on the screen, thereby deteriorating display quality.
이를 해결하기 위해, 종래 차광 패턴을 형성하는 방안이 논의되었다. 일반적으로 차광 패턴을 박막 트랜지스터 하부에 형성하는 경우, 차광 패턴이 플로팅 게이트(floating gate) 역할을 하게 되어 문턱 전압(threshold voltage)을 이동시키는 바디효과(body effect)를 초래하게 된다. 이로 인해, 표시품질을 저하시키는 문제를 유발하게 된다.
To solve this problem, a method of forming a conventional light shielding pattern has been discussed. In general, when a light shielding pattern is formed below a thin film transistor, the light shielding pattern serves as a floating gate, which results in a body effect that shifts a threshold voltage. This causes a problem of degrading display quality.
본 발명은 박막 트랜지스터 하부에 차광 패턴을 포함하여 광누설 전류의 발생을 억제하고, 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는데 목적이 있다.Provided is a thin film transistor array substrate including a light shielding pattern below a thin film transistor to suppress generation of light leakage current, prevent malfunction, and obtain an image with good contrast without pixel defect display and a manufacturing method thereof There is a purpose.
또한, 본 발명은 차광 패턴이 소스 전극 또는 드레인 전극과 연결되어 플로팅 게이트(floating gate) 역할을 하지 않고, 문턱 전압(threshold voltage)을 이동시키는 바디효과(body effect)로 인한 표시품질을 저하를 개선하는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는데 다른 목적이 있다.In addition, the present invention can improve the display quality due to the body effect that moves the threshold voltage without connecting the light-shielding pattern to the source electrode or the drain electrode and serves as a floating gate. And a method of manufacturing the thin film transistor array substrate.
또한, 본 발명은 차광 패턴을 형성하는 공정을 단순화하여, 홀(hole) 형성 공정과 마스크 공정을 줄이고, 공정 시간 및 비용을 감소하는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는데 또 다른 목적이 있다.
Another object of the present invention is to provide a thin film transistor array substrate and a method of manufacturing the thin film transistor array substrate, which simplify the process of forming the light shielding pattern, reduce the hole forming process and the mask process, and reduce the process time and cost .
상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 박막 트랜지스터 어레이 기판은, 기판; 상기 기판 상에 형성된 차광 패턴; 상기 차광 패턴 상에 형성된 버퍼층; 및 상기 버퍼층 상에 형성된 스위칭 박막 트랜지스터, 드라이빙 박막 트랜지스터 및 스캔 박막 트랜지스터를 포함하는 다수의 박막 트랜지스터를 포함하고, 상기 다수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터는, 상기 차광 패턴 상에 버퍼층을 사이에 두고 형성된 액티브층; 상기 엑티브층 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 층간 절연막; 상기 액티브층, 게이트 절연막, 층간 절연막 및 버퍼층이 식각되어 각각 형성된 제 1 콘택홀 및 제 2 콘택홀; 및 상기 층간 절연막 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극;을 포함하고, 상기 소스 전극 및 드레인 전극 중 어느 하나는 제 1 콘택홀에 형성되고, 다른 하나는 제 2 콘택홀에 형성되고, 상기 제 1 콘택홀은 상기 차광 패턴을 노출하도록 형성되고, 상기 소스 전극 또는 드레인 전극은 상기 차광 패턴과 접하도록 형성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a thin film transistor array substrate comprising: a substrate; A light-shielding pattern formed on the substrate; A buffer layer formed on the shielding pattern; And a plurality of thin film transistors including a switching thin film transistor, a driving thin film transistor, and a scan thin film transistor formed on the buffer layer, wherein at least one thin film transistor among the plurality of thin film transistors includes a buffer layer An active layer formed on the substrate; A gate electrode formed on the active layer with a gate insulating film interposed therebetween; An interlayer insulating film formed on the gate electrode; A first contact hole and a second contact hole formed by etching the active layer, the gate insulating film, the interlayer insulating film, and the buffer layer, respectively; And a source electrode and a drain electrode spaced apart from each other on the interlayer insulating film, wherein one of the source electrode and the drain electrode is formed in the first contact hole and the other is formed in the second contact hole, The first contact hole may be formed to expose the light shielding pattern, and the source electrode or the drain electrode may be in contact with the light shielding pattern.
또한, 본 발명의 박막 트랜지스터 어레이 기판 제조 방법은, 기판 상에 차광 패턴을 형성하는 단계; 상기 차광 패턴 상에 버퍼층을 형성하고, 상기 버퍼층 상에 스위칭 박막 트랜지스터, 드라이빙 박막 트랜지스터 및 스캔 박막 트랜지스터를 포함하는 다수의 박막 트랜지스터를 형성하는 단계; 상기 다수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터를 형성하는 단계는, 상기 버퍼층 상에 액티브층을 형성하는 단계; 상기 액티브층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막, 게이트 절연막, 액티브층 및 버퍼층을 식각하여 각각 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계; 및 상기 제 1 콘택홀 및 제 2 콘택홀 중 어느 하나에는 소스 전극을 형성하고, 다른 하나에는 드레인 전극을 형성하는 단계;를 포함하고, 상기 제 1 콘택홀은 상기 차광 패턴을 노출하도록 형성하고, 상기 소스 전극 또는 드레인 전극은 상기 차광 패턴과 접하도록 형성하는 것을 특징으로 한다.
According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor array substrate, including: forming a light shielding pattern on a substrate; Forming a buffer layer on the shielding pattern, and forming a plurality of thin film transistors including a switching thin film transistor, a driving thin film transistor, and a scan thin film transistor on the buffer layer; Forming at least one thin film transistor among the plurality of thin film transistors includes: forming an active layer on the buffer layer; Forming a gate insulating film on the active layer, and forming a gate electrode on the gate insulating film; Forming an interlayer insulating film on the gate electrode; Etching the interlayer insulating layer, the gate insulating layer, the active layer, and the buffer layer to form a first contact hole and a second contact hole, respectively; And forming a source electrode on one of the first contact hole and the second contact hole and a drain electrode on the other of the first contact hole and the second contact hole, wherein the first contact hole exposes the light shielding pattern, And the source electrode or the drain electrode is formed in contact with the light-shielding pattern.
본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 박막 트랜지스터 하부에 차광 패턴을 포함하여 광누설 전류의 발생을 억제하고, 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있는 제 1 효과가 있다.A thin film transistor array substrate and a method of manufacturing the same according to the present invention are capable of suppressing the occurrence of light leakage current by including a light shielding pattern under a thin film transistor and preventing an erroneous operation and obtaining an image with good contrast without pixel defect display There is a first effect.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 차광 패턴이 소스 전극 또는 드레인 전극과 연결되어 플로팅 게이트(floating gate) 역할을 하지 않고, 문턱 전압(threshold voltage)을 이동시키는 바디효과(body effect)로 인한 표시품질을 저하를 개선하는 제 2 효과가 있다.The thin film transistor array substrate and the method of manufacturing the same according to the present invention are characterized in that the light shielding pattern is connected to the source electrode or the drain electrode and does not serve as a floating gate, body effect of the display device.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 차광 패턴을 형성하는 공정을 단순화하여, 홀(hole) 형성 공정과 마스크 공정을 줄이고, 공정 시간 및 비용을 감소하는 제 3 효과가 있다.
Further, the thin film transistor array substrate and the manufacturing method thereof according to the present invention have a third effect of simplifying the process of forming the light shielding pattern, reducing the hole forming process and the mask process, and reducing the process time and cost .
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 도시한 도면이다.1 is a plan view of a thin film transistor array substrate according to a first embodiment of the present invention.
2A to 2E are views showing a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.
3 is a plan view of a thin film transistor array substrate according to a second embodiment of the present invention.
4 is a cross-sectional view of a thin film transistor array substrate according to a second embodiment of the present invention.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다. 1 is a plan view of a thin film transistor array substrate according to a first embodiment of the present invention.
도 1을 참조하면, 본 발명은 표시영역과 비표시영역으로 구분되는 기판(100) 상에 일방향으로 형성되는 게이트 라인(108)과 데이터 라인(109)이 수직 교차되어, 상기 기판(100)의 표시영역에서 화소영역을 정의한다. 상기 게이트 라인(108)과 데이터 라인(109)의 교차영역에는 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 콘택홀을 통해 연결되는 화소전극이 형성될 수 있다. 1, a
상기 박막 트랜지스터는 액티브층(102), 상기 게이트 라인(108)에서 분기되어 상기 액티브층(102)과 중첩되어 형성된 게이트 전극(104), 상기 데이터 배선(109)으로부터 분기된 소스 전극(106) 및 상기 소스 전극(106)으로부터 일정간격 이격하여 드레인 전극(107)을 포함하여 형성된다. 이때, 상기 소스 전극(106) 및 드레인 전극(107)은 각각 제 1 콘택홀(110) 및 제 2 콘택홀(111)을 통해 상기 액티브층(102)과 접촉하도록 형성된다.The thin film transistor includes an
상기 박막 트랜지스터의 하부에는 차광 패턴(150)이 형성된다. 보다 자세하게는, 상기 차광 패턴(150)은 상기 박막 트랜지스터의 게이트 전극(104) 및 소스 전극(106)을 포함하는 영역의 하부에 형성된다. 또한, 상기 차광 패턴(150)은 상기 제 1 콘택홀(110)을 통해 노출되도록 형성되고, 상기 제 1 콘택홀(110)을 통해 상기 소스 전극(106)과 접하도록 형성된다. 상기 제 2 콘택홀(111)과 상기 차광 패턴(150)은 서로 이격하여 형성된다. 이로 인해, 상기 제 2 콘택홀(111)에 형성된 드레인 전극(107)은 상기 차광 패턴(150)과 접하지 않도록 형성된다.A
도면에는 차광 패턴(150)이 상기 박막 트랜지스터의 게이트 전극(104) 및 소스 전극(106)을 포함하는 영역의 하부에만 형성되도록 도시하였지만, 이에 한정되지 않는다. 예를 들면, 상기 차광 패턴(150)이 기판(100) 전면에 형성되고, 드레인 전극(107)이 형성되는 영역 하부에 홀을 포함하는 구조로 형성될 수도 있다.Although the figure shows that the
상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)은 순차적으로 적층된 버퍼층, 액티브층(102), 게이트 절연막 및 층간 절연막을 식각하여 형성된다. 이때, 상기 제 1 콘택홀(110)은 차광 패턴(150)이 형성된 영역에 형성되어, 상기 차광 패턴(150)을 노출하도록 형성된다. 반면에 상기 제 2 콘택홀(111)은 차광 패턴(150)이 형성되지 않는 영역에 형성되어, 상기 차광 패턴(150)과 이격하여 형성되고, 상기 차광 패턴(150)을 노출하지 않도록 형성된다. The
상기 제 1 콘택홀(110)에는 소스 전극(106)이 형성되고, 상기 제 2 콘택홀(111)에는 드레인 전극(107)이 형성된다. 이로 인해, 상기 제 1 콘택홀(110)을 통해 상기 소스 전극(106)만 차광 패턴(150)과 접하도록 형성될 수 있다. 또한, 상기 제 1 콘택홀(110)과 제 2 콘택홀(111)은 상기 액티브층(102)을 관통하여 형성되므로 상기 액티브층(102)의 측면을 노출하도록 형성된다. 따라서, 상기 소스 전극(106) 및 드레인 전극(107)은 상기 액티브층(102)의 노출된 측면과 접하도록 형성된다. A
도면은 본 발명에 따른 박막 트랜지스터를 간소화하여 도시한 것으로, 이에 한정되지 않으며, 차광 패턴(150)을 포함하여 각 구성의 형태는 본 발명의 기술사상을 벗어나지 않는 범위에서 다양하게 형성될 수 있다. 또한, 도면에는 하나의 박막 트랜지스터를 도시하였지만, 화소영역에는 다수의 박막 트랜지스터가 포함될 수 있다. The drawings illustrate the thin film transistor according to the present invention in a simplified manner. However, the present invention is not limited thereto, and the configuration of each configuration including the
상기 다수의 박막 트랜지스터는 드라이빙 박막 트랜지스터, 스캔 박막 트랜지스터 또는 스위칭 박막 트랜지스터일 수 있다. 상기 차광 패턴(150)은 적어도 하나의 박막 트랜지스터 하부에 형성될 수 있다. 이때, 상기 차광패턴(150)은 상기 드라이빙 박막 트랜지스터 하부에만 형성될 수 있다. 이때, 상기 차광 패턴(150)이 드라이빙 박막 트랜지스터 하부에만 형성되는 경우, 상기 차광패턴(150)은 상기 드라이빙 박막 트랜지스터의 소스 전극과 접하도록 형성된다.The plurality of thin film transistors may be a driving thin film transistor, a scan thin film transistor, or a switching thin film transistor. The
또한, 상기 차광 패턴(150)은 상기 모든 다수의 박막 트랜지스터의 하부에 형성될 수 있다. 상기 차광 패턴(150)은 다수의 차광 패턴(150)으로 각각 상기 모든 다수의 박막 트랜지스터와 대응되도록 형성될 수 있다. In addition, the
이때, 상기 차광 패턴(150)은 본 발명에 따른 제 1 실시예와 제 2 실시예를 참조하여 각각 모든 박막 트랜지스터의 소스 전극 또는 드레인 전극과 접하도록 형성될 수 있다. 또한, 상기 차광 패턴(150)은 스위칭 박막 트랜지스터의 소스 전극에만 접하도록 형성될 수 있다. 상기 차광 패턴(150)은 스위칭 박막 트랜지스터 하부에서 광을 차단하는 역할과 플로팅(floating) 효과를 억제하는 역할을 할 수 있다. 또한, 드라이빙 박막 트랜지스터 하부에서는 광을 차단하는 역할을 할 수 있다.At this time, the
Ⅰ-Ⅰ' 단면을 참조하여, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명하면 다음과 같다.
A method of manufacturing a thin film transistor array substrate according to the present invention will be described with reference to a cross-sectional view taken along the line I-I '.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.2A to 2E are views showing a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.
도 2a를 참조하면, 본 발명은 비표시영역과 다수의 화소영역을 포함하는 표시영역으로 구분되는 기판(100) 상에 차광 패턴(150)을 형성한다. 상기 차광 패턴 상에는 버퍼층(101)을 형성한다. 보다 자세하게는, 기판(100) 상에 차광 금속층을 형성하고, 상기 차광 금속층 상에 포토 레지스트를 형성한다. 이후, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 차광 금속층을 식각하여 차광 패턴(150)을 형성한다. 이후, 상기 차광 패턴(150)이 형성된 기판(100) 전면에 버퍼층(101)을 형성한다.Referring to FIG. 2A, the
추후 공정에서 형성되는 액티브층을 단차없이 평평한 구조로 형성하기 위해 상기 버퍼층(101)은 그 표면이 평탄하게 형성될 수 있다. 상기 액티브층이 단차가 발생하면 꺾이게 되는 영역에서 단선이 발생할 수 있기 때문이다.The surface of the
상기 기판(100)은 절연 기판으로 유리 또는 플라스틱 등으로 형성될 수 있다. 또한, 상기 차광 패턴(150)은 불투명한 금속 재질로 형성될 수 있다. 예를 들면 알루미늄 (Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬 (Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성될 수 있다. 다만, 이에 한정되지 않으며, 광을 차단할 수 있는 물질이면 족하다.The
도 2b를 참조하면, 상기 버퍼층(101) 상에 액티브층(102)을 형성한다. 상기 액티브층(102) 상에는 게이트 절연막(103)을 형성한다. 상기 액티브층(102)은 차단부와 투과부로 이루어진 마스크를 이용한 마스크 공정으로 형성될 수 있다. 또한, 상기 게이트 절연막(103)은 상기 액티브층(102)이 형성된 기판(100) 전면에 형성될 수 있다. Referring to FIG. 2B, an
상기 액티브층(102)은 산화물 반도체 물질, 실리콘 물질, 유기 반도체 물질, CNT(carbon nanotube) 및 그래핀(graphene)으로 이루어진 군에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 산화물 반도체 물질은 AxByCzO(x, y, z ≥0)나타낼 수 있으며, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 바람직하게는, 상기 산화물 반도체 물질은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 이에 국한되지 않는다. The
상기 게이트 절연막(103)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 등과 같은 유전체 또는 고유전율 유전체 또는 이들의 조합으로 이루어질 수 있다. 다만, 이에 국한되지 않으며, 상기 게이트 절연막(103)은 도면 상에는 단일층으로 형성되었으나, 2 이상의 층으로 형성된 다중층으로 형성될 수 있다.The
상기 액티브층(102)은 상기 차광 패턴(150)과 일부 중첩되도록 형성한다. 보다 자세하게는, 상기 액티브층(102)은 소스영역, 채널영역 및 드레인영역으로 구분될 수 있으며, 상기 액티브층(102)의 소스영역 및 채널영역은 상기 차광 패턴(150)과 중첩되도록 형성된다. 또한, 상기 액티브층(102)의 드레인영역은 상기 차광 패턴(150)과 중첩되지 않도록 형성된다.The
도 2c를 참조하면, 상기 게이트 절연막(103) 상에 게이트 라인(도 1 참조, 108)과 상기 게이트 라인으로부터 분기된 게이트 전극(104)을 형성한다. 또한, 상기 게이트 라인 및 게이트 전극(104) 상에 층간 절연막(105)을 형성한다. 상기 게이트 전극(104)은 마스크 공정으로 형성될 수 있다. 또한, 상기 층간 절연막(105)은 상기 게이트 전극(104)이 형성된 기판(100) 전면에 형성될 수 있다. Referring to FIG. 2C, a gate line (see FIG. 1) 108 and a
상기 게이트 전극(104)은 불투명한 금속 재질, 예를 들면, 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 및 이들의 조합으로부터 형성되는 합금을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성할 수 있으나 이에 한정되지 않는다. 상기 게이트 전극(104)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다. The
상기 게이트 전극(104)은 상기 게이트 절연막(103)을 사이에 두고, 상기 액티브층(102)과 중첩되도록 형성된다. 또한, 상기 게이트 전극(104)은 상기 차광 패턴(105)과 중첩되도록 형성될 수 있다. 바람직하게는, 상기 게이트 전극(104)의 전면이 상기 차광 패턴(105)과 중첩되도록 형성될 수 있다.The
도 2d를 참조하면, 상기 층간 절연막(105)이 형성된 기판에 제 1 콘택홀(110)과 제 2 콘택홀(111)을 형성한다. 상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)은 순차적으로 적층된 버퍼층(101), 액티브층(102), 게이트 절연막(103) 및 층간절연막(105)을 식각하여 형성할 수 있다. 특히, 상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)은 상기 액티브층(102), 게이트 절연막(103) 및 층간절연막(105)은 관통하여 형성된다.Referring to FIG. 2D, a
이때, 상기 제 1 콘택홀(110)은 상기 차광 패턴(150)이 형성된 영역에 형성되고, 상기 제 2 콘택홀(111)은 상기 차광 패턴(150)이 형성되지 않은 영역에서 상기 차광 패턴(150)과 이격하여 형성된다. 이로 인해, 상기 제 1 콘택홀(110)은 버퍼층(101), 액티브층(102), 게이트 절연막(103) 및 층간절연막(105)을 식각하여 상기 차광 패턴(150)을 노출하도록 형성된다. 또한, 상기 제 2 콘택홀(111)은 상기 차광 패턴(150)을 노출하지 않도록 형성된다. The
또한, 상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)은 층간 절연막(105), 게이트 절연막(103) 및 액티브층(102)을 관통하여 형성된다. 이로 인해, 상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)은 상기 액티브층(102)의 측면을 노출하도록 형성된다. The
종래 박막 트랜지스터 어레이 기판의 제조 방법은, 소스 전극과 차광 패턴이 전기적으로 접촉하도록 형성하기 위해서, 버퍼층을 식각하여 제 1 홀을 형성하는 단계를 포함하였다. 상기 제 1 홀 상에 액티브층, 게이트 절연막 및 층간 절연막을 적층하여 형성하고, 상기 제 1 홀과 대응되는 영역에서 게이트 절연막 및 층간 절연막을 식각하여 제 2 홀을 형성하였다. 또한, 상기 제 2 홀과 함께 게이트 절연막 및 층간 절연막을 식각하여 제 3 홀을 형성하였다. 즉, 종래 소스 전극을 차광 패턴과 연결하기 위해서는 제 1 홀과 상기 제 1 홀에 대응되는 제 2 홀을 형성하여 다수의 마스크 공정이 필요한 문제점이 있었다. 또한, 제 1 홀 및 제 2 홀이 중첩되도록 형성해야 하므로 공정 상의 어려움이 있었다.A conventional method of manufacturing a thin film transistor array substrate includes a step of forming a first hole by etching a buffer layer in order to form a shielding pattern so as to be in electrical contact with a source electrode. An active layer, a gate insulating film, and an interlayer insulating film are stacked on the first hole, and a gate insulating film and an interlayer insulating film are etched in a region corresponding to the first hole to form a second hole. The third hole was formed by etching the gate insulating film and the interlayer insulating film together with the second hole. That is, in order to connect the conventional source electrode to the light-shielding pattern, there is a problem that a plurality of mask processes are required by forming the first hole and the second hole corresponding to the first hole. Further, since the first hole and the second hole must be formed to overlap with each other, there has been a difficulty in the process.
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법은, 종래와 같이 버퍼층을 식각하여 형성하는 제 1 홀 및 게이트 절연막과 층간 절연막을 식각하여 형성하는 제 2 홀이 중첩되도록 형성하는 대신, 액티브층을 관통하며 상기 버퍼층, 액티브층, 게이트 절연막 및 층간절연막을 식각하여 형성하는 제 1 콘택홀과 제 2 콘택홀을 형성한다. 이로써, 형성하는 홀의 수를 감소하고, 상기 홀을 형성하기 위한 마스크 공정의 수를 감소할 수 있다. Therefore, in the method of manufacturing a thin film transistor array substrate according to the present invention, instead of forming the first hole formed by etching the buffer layer and the second hole formed by etching the gate insulating film and the interlayer insulating film, And the first contact hole and the second contact hole are formed by etching the buffer layer, the active layer, the gate insulating film, and the interlayer insulating film. Thereby, the number of holes to be formed can be reduced and the number of mask processes for forming the holes can be reduced.
또한, 이러한 공정 상의 차이점 외에 구조적으로 본 발명에 따른 박막 트랜지스터 어레이 기판은, 종래와 같이 액티브층의 상면을 노출하도록 형성되는 대신, 액티브층의 측면을 노출하도록 형성된다는 점에서 차이점이 있다. In addition to these process differences, the thin film transistor array substrate according to the present invention is structurally different in that it is formed so as to expose the side surface of the active layer instead of being formed so as to expose the upper surface of the active layer.
도 2e를 참조하면, 상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)이 형성된 기판(100) 상에 데이터 라인(도 1 참조, 109), 상기 데이터 라인으로부터 분기된 소스 전극(108) 및 상기 소스 전극(106)과 이격하여 드레인 전극(107)을 형성한다. 보다 자세하게는, 상기 제 1 콘택홀(110) 상에 소스 전극(106)을 형성하고, 상기 제 2 콘택홀(111) 상에 드레인 전극(107)을 형성한다.Referring to FIG. 2E, a data line (see FIG. 1) 109 is formed on the
상기 제 1 콘택홀(110)이 차광 패턴(150)을 노출하도록 형성됨에 따라, 상기 소스 전극(106)은 상기 차광 패턴(150)과 접하도록 형성된다. 즉, 상기 소스 전극(106)과 상기 차광 패턴(150)은 직접 접촉하도록 형성된다. 상기 차광패턴(150)이 소스 전극(106) 및 드레인 전극(107)과 모두 접하지 않도록 형성되는 경우, 상기 차광패턴(150)이 플로팅 게이트(floating gate) 역할을 하게 된다. 이로써, 상기 차광패턴(150)으로 인해, 문턱전압(threshold voltage)을 이동시키는 바디효과(body effect)를 초래하게 되고, 표시품질을 저하시키는 문제를 유발하게 된다. 따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판은 제 1 콘택홀(110)을 통해 소스 전극(106)과 차광 패턴(150)이 직접 접하도록 형성됨으로 인해, 바디 효과를 상쇄할 수 있다.The
상기 제 2 콘택홀(111)은 차광 패턴(150)과 이격하여 형성되며, 상기 차광 패턴(150)을 노출하지 않도록 형성됨에 따라, 상기 드레인 전극(107)은 상기 차광 패턴(150)과 접하지 않고 이격하여 형성된다. 또한, 상기 제 1 콘택홀(110) 및 제 2 콘택홀(111)은 상기 액티브층(102)의 측면을 노출하도록 형성됨에 따라, 상기 소스 전극(106) 및 드레인 전극(107)은 상기 액티브층(102)의 측면과 직접 접하도록 형성된다. The
상기 소스전극(106) 및 드레인전극(107)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용하여 형성할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 다만, 이에 한정되지 않으며, 일반적으로 전극으로 사용할 수 있는 물질로 형성될 수 있다. 또한, 도면에서는 단일 금속층으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속층들을 적층하여 형성할 수도 있다.The
도면에는 도시하지 않았지만, 상기 소스 전극(106) 및 드레인 전극(107)이 형성된 기판(100) 전면에 보호층 또는 평탄화막 등의 절연막이 형성될 수 있다. 또한, 상기 절연막은 상기 드레인 전극(107)을 노출하는 콘택홀을 포함할 수 있다. 상기 노출된 드레인 전극(107)은 화소 전극과 연결될 수 있다. Although not shown in the figure, an insulating layer such as a protective layer or a planarizing layer may be formed on the entire surface of the
이러한, 본 발명에 따른 박막 트랜지스터 어레이 기판은 액정표시장치 또는 유기전계발광표시장치에 적용될 수 있다. 다만, 이에 한정되지는 않으며, 이중 게이트 구조로 이루어진 박막 트랜지스터를 포함하는 표시장치에는 본 발명의 기술적 사상을 벗어나지 않는 범위에서 모두 적용될 수 있다.The thin film transistor array substrate according to the present invention can be applied to a liquid crystal display device or an organic light emitting display device. However, the present invention is not limited thereto, and the present invention can be applied to a display device including a thin film transistor having a double gate structure without departing from the technical idea of the present invention.
본 발명에 따른 박막 트랜지스터 어레이 기판이 액정표시장치에 적용되는 경우, 상기 화소 전극은 공통 전극과 함께 전계를 형성하여 액정을 배열할 수 있다. 또한, 본 발명에 따른 박막 트랜지스터 어레이 기판이 유기전계발광표시장치에 적용되는 경우, 상기 화소 전극은 유기발광소자의 하부 전극일 수 있다. 이때, 상기 유기발광소자의 하부 전극 상에는 유기발광층과 유기발광소자의 상부 전극이 적층되어 형성될 수 있다.When the thin film transistor array substrate according to the present invention is applied to a liquid crystal display device, the pixel electrode may form an electric field together with a common electrode to arrange the liquid crystal. In addition, when the thin film transistor array substrate according to the present invention is applied to an organic light emitting display, the pixel electrode may be a lower electrode of the organic light emitting device. At this time, the organic light emitting layer and the upper electrode of the organic light emitting device may be stacked on the lower electrode of the organic light emitting device.
따라서, 광누설 전류의 발생을 방지하는 차광 패턴(150)이 소스 전극(106)과 직접 접하도록 형성되어 바디효과(body effect)로 인한 표시품질을 저하를 개선할 수 있다. 이때, 차광 패턴(150)과 소스 전극(106)을 연결하는 공정을 단순화하여 공정 시간 및 비용을 감소할 수 있다.
Therefore, the
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.3 is a plan view of a thin film transistor array substrate according to a second embodiment of the present invention.
도 3을 참조하면, 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판과 비교하여 차광 패턴의 형성영역이 상이하다. 제 1 실시예와 중복되는 설명은 생략될 수 있다Referring to FIG. 3, the thin film transistor array substrate according to the second embodiment of the present invention differs from the thin film transistor array substrate according to the first embodiment in the formation region of the light shielding pattern. The description overlapping with the first embodiment may be omitted
표시영역과 비표시영역으로 구분되는 기판(200) 상에 일방향으로 형성되는 게이트 라인(208)과 데이터 라인(209)이 수직 교차되어, 상기 기판(200)의 표시영역에서 화소영역을 정의한다. 상기 게이트 라인(208)과 데이터 라인(209)의 교차영역에는 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 콘택홀을 통해 연결되는 화소전극이 형성될 수 있다. A pixel region is defined in a display region of the
상기 박막 트랜지스터는 액티브층(202), 상기 게이트 라인(208)에서 분기되어 상기 액티브층(202)과 중첩되어 형성된 게이트 전극(204), 상기 데이터 배선(209)으로부터 분기된 소스 전극(206) 및 상기 소스 전극(206)으로부터 일정간격 이격하여 드레인 전극(207)을 포함하여 형성된다. 이때, 상기 소스 전극(206) 및 드레인 전극(207)은 각각 제 2 콘택홀(211) 및 제 1 콘택홀(210)을 통해 상기 액티브층(202)과 접촉하도록 형성된다.The thin film transistor includes an
상기 박막 트랜지스터의 하부에는 차광 패턴(250)이 형성된다. 보다 자세하게는, 상기 차광 패턴(250)은 상기 박막 트랜지스터의 게이트 전극(204) 및 드레인 전극(207)을 포함하는 영역의 하부에 형성된다. 또한, 상기 차광 패턴(250)은 상기 제 1 콘택홀(210)을 통해 노출되도록 형성되고, 상기 제 1 콘택홀(210)을 통해 상기 드레인 전극(207)과 접하도록 형성된다. 상기 제 2 콘택홀(211)과 상기 차광 패턴(250)은 서로 이격하여 형성된다. 이로 인해, 상기 제 2 콘택홀(211)에 형성된 소스 전극(206)은 상기 차광 패턴(250)과 접하지 않도록 형성된다.A
도면에는 차광 패턴(250)이 상기 박막 트랜지스터의 게이트 전극(204) 및 드레인 전극(207)을 포함하는 영역의 하부에만 형성되도록 도시하였지만, 이에 한정되지 않는다. 예를 들면, 상기 차광 패턴(250)이 기판(200) 전면에 형성되고, 소스 전극(206)이 형성되는 영역 하부에 홀을 포함하는 구조로 형성될 수도 있다.상기 제 1 콘택홀(210) 및 제 2 콘택홀(211)은 순차적으로 적층된 버퍼층, 액티브층(202), 게이트 절연막 및 층간 절연막을 식각하여 형성된다. 이때, 상기 제 1 콘택홀(210)은 차광 패턴(250)이 형성된 영역에 형성되어, 상기 차광 패턴(250)을 노출하도록 형성된다. 반면에 상기 제 2 콘택홀(211)은 차광 패턴(250)이 형성되지 않는 영역에 형성되어, 상기 차광 패턴(250)과 이격하여 형성되고, 상기 차광 패턴(250)을 노출하지 않도록 형성된다. Although the
상기 제 1 콘택홀(210)에는 드레인 전극(207)이 형성되고, 상기 제 2 콘택홀(211)에는 소스 전극(206)이 형성된다. 이로 인해, 상기 제 1 콘택홀(210)을 통해 상기 드레인 전극(207)만 차광 패턴(150)과 접하도록 형성될 수 있다. 또한, 상기 제 1 콘택홀(210)과 제 2 콘택홀(211)은 상기 액티브층(102)을 관통하여 형성되므로 상기 액티브층(202)의 측면을 노출하도록 형성된다. 따라서, 상기 소스 전극(206) 및 드레인 전극(207)은 상기 액티브층(102)의 노출된 측면과 접하도록 형성된다. A
도면은 본 발명에 따른 박막 트랜지스터를 간소화하여 도시한 것으로, 이에 한정되지 않으며, 상기 차광 패턴(250)을 포함하여 각 구성의 형태는 본 발명의 기술사상을 벗어나지 않는 범위에서 다양하게 형성될 수 있다. 또한, 도면에는 하나의 박막 트랜지스터를 도시하였지만, 화소영역에는 다수의 박막 트랜지스터가 포함될 수 있다. It should be noted that the thin film transistor according to the present invention is not limited thereto, and the shapes of the thin film transistors including the
상기 다수의 박막 트랜지스터는 드라이빙 박막 트랜지스터, 스캔 박막 트랜지스터 또는 스위칭 박막 트랜지스터일 수 있다. 상기 차광 패턴(250)은 적어도 하나의 박막 트랜지스터 하부에 형성될 수 있다. 이때, 상기 차광패턴(250)은 상기 드라이빙 박막 트랜지스터 하부에만 형성될 수 있다. 이때, 상기 차광 패턴(250)이 드라이빙 박막 트랜지스터 하부에만 형성되는 경우, 상기 차광패턴(250)은 상기 드라이빙 박막 트랜지스터의 드레인 전극과 접하도록 형성된다.The plurality of thin film transistors may be a driving thin film transistor, a scan thin film transistor, or a switching thin film transistor. The
또한, 상기 차광 패턴(250)은 상기 모든 다수의 박막 트랜지스터의 하부에 형성될 수 있다. 상기 차광 패턴(250)은 다수의 차광 패턴(250)으로 각각 상기 모든 다수의 박막 트랜지스터와 대응되도록 형성될 수 있다. In addition, the
이때, 상기 차광 패턴(250)은 본 발명에 따른 제 1 실시예와 제 2 실시예를 참조하여 각각 모든 박막 트랜지스터의 소스 전극 또는 드레인 전극과 접하도록 형성될 수 있다. 또한, 상기 차광 패턴(250)은 스위칭 박막 트랜지스터의 드레인 전극에만 접하도록 형성될 수 있다. 상기 차광 패턴(250)은 스위칭 박막 트랜지스터 하부에서 광을 차단하는 역할과 플로팅(floating) 효과를 억제하는 역할을 할 수 있다. 또한, 드라이빙 박막 트랜지스터 하부에서는 광을 차단하는 역할을 할 수 있다.
At this time, the
도 4는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 도시한 도면이다.4 is a cross-sectional view of a thin film transistor array substrate according to a second embodiment of the present invention.
도 4를 참조하면, 본 발명은 비표시영역과 다수의 화소영역을 포함하는 표시영역으로 구분되는 기판(200) 상에 차광 패턴(250)이 형성된다. 상기 차광 패턴(250) 상에는 버퍼층(201)이 형성되고, 상기 버퍼층(201) 상에는 박막 트랜지스터가 형성된다. 상기 버퍼층(201)에 단차가 있는 경우, 상기 버퍼층(201) 상에 형성되는 박막 트랜지스터의 불량이 발생할 수 있다. 특히, 박막 트랜지스터의 액티브층(202)의 단선이 발생할 수 있으므로, 상기 버퍼층(201)은 그 표면이 평탄하게 형성될 수 있다.Referring to FIG. 4, a
상기 버퍼층(201) 상에는 상기 박막 트랜지스터의 액티브층(202)이 형성된다. 이후 상기 액티브층(202) 상에 순차적으로 게이트 절연막(203), 게이트 전극(204) 및 층간 절연막(205)이 적층되어 형성된다. 또한, 순차적으로 적층된 버퍼층(201), 액티브층(202), 게이트 절연막(203) 및 층간절연막(205)을 식각하여, 상기 액티브층(202), 게이트 절연막(203) 및 층간절연막(205)을 관통하는 제 1 콘택홀(210) 및 제 2 콘택홀(211)이 형성된다. 상기 제 1 콘택홀(210)에는 드레인 전극(207)이 형성되고, 상기 제 2 콘택홀(211)에는 소스 전극(206)이 형성된다.An
상기 제 1 콘택홀(210)은 상기 차광 패턴(250)이 형성된 영역에 형성되고, 상기 제 2 콘택홀(211)은 상기 차광 패턴(250)이 형성되지 않은 영역에서 상기 차광 패턴(250)과 이격하여 형성된다. 이로 인해, 상기 제 2 콘택홀(211)과 달리, 상기 제 1 콘택홀(210)은 상기 차광 패턴(250)을 노출하도록 형성된다. 이로 인해, 상기 소스 전극(206)은 상기 차광 패턴(250)과 이격하여 형성되며, 상기 드레인 전극(207)만 차광 패턴(250)과 접하도록 형성된다.The
즉, 박막 트랜지스터는 상기 차광 패턴(250)과 버퍼층(201)을 사이에 두고 중첩되도록 형성된다. 바람직하게는, 상기 차광 패턴(250)은 상기 박막 트랜지스터의 액티브층(202)의 채널영역, 게이트 전극(204) 및 드레인 전극(207)과 중첩되도록 형성된다. 이로 인해, 상기 차광 패턴(250)은 광이 박막 트랜지스터로 입사하여 광누설 전류가 발생하는 것을 방지할 수 있다. 광누설 전류의 발생이 방지됨에 따라, 박막 트랜지스터의 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있다. That is, the thin film transistor is formed so as to overlap with the
또한, 상기 차광 패턴(250)은 제 1 콘택홀(210)을 통해 드레인 전극(207)과 직접 접촉하도록 형성된다. 이로 인해, 상기 차광패턴(250)이 플로팅 게이트(floating gate) 역할을 하여 표시품질을 저하시키는 문제를 방지할 수 있다. The
또한, 상기 제 1 콘택홀(210) 및 제 2 콘택홀(211)이 상기 액티브층(202)을 관통하도록 형성되며, 상기 액티브층(202)의 상면이 아닌 측면을 노출하도록 형성된다. 이로 인해, 상기 소스 전극(206) 및 상기 드레인 전극(207)은 상기 액티브층(202)의 측면과 접하도록 형성된다.
The
도 5는 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.5 is a plan view of a thin film transistor array substrate according to a third embodiment of the present invention.
도 5를 참조하면, 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판과 비교하여 차광 패턴의 형성영역이 상이하다. 제 1 실시예와 중복되는 설명은 생략될 수 있다Referring to FIG. 5, the thin film transistor array substrate according to the third embodiment of the present invention differs from the thin film transistor array substrate according to the first embodiment in the formation region of the light shielding pattern. The description overlapping with the first embodiment may be omitted
표시영역과 비표시영역으로 구분되는 기판(300) 상에 일방향으로 형성되는 게이트 라인(308)과 데이터 라인(309)이 수직 교차되어, 상기 기판(300)의 표시영역에서 화소영역을 정의한다. 상기 게이트 라인(308)과 데이터 라인(309)의 교차영역에는 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 콘택홀을 통해 연결되는 화소전극이 형성될 수 있다.A
상기 박막 트랜지스터는 액티브층(302), 상기 게이트 라인(308)에서 분기되어 상기 액티브층(302)과 중첩되어 형성된 게이트 전극(304), 상기 데이터 배선(309)으로부터 분기된 소스 전극(306) 및 상기 소스 전극(306)으로부터 일정간격 이격하여 드레인 전극(307)을 포함하여 형성된다. The thin film transistor includes an
이때, 상기 소스 전극(306) 및 드레인 전극(307)은 각각 제 1 콘택홀(310) 또는 제 2 콘택홀(311)에 형성되어 상기 액티브층(302)과 접촉하도록 형성된다. 도면에는 상기 제 1 콘택홀(310)과 소스 전극(306)이 대응되고, 상기 제 2 콘택홀(311)과 드레인 전극(307)이 대응되도록 도시하였으나, 이에 한정되지 않는다. 상기 드레인 전극(307)이 형성되는 영역에 제 1 콘택홀(310)이 형성되고, 상기 소스 전극(306)이 형성되는 영역에 제 2 콘택홀(311)이 형성될 수 있다.At this time, the
상기 박막 트랜지스터의 하부에는 차광 패턴(350)이 형성된다. 보다 자세하게는, 상기 차광 패턴(350)은 기판(300)의 전면에 형성된다. 또한, 상기 차광 패턴(350)은 상기 제 1 콘택홀(310)을 통해 노출되도록 형성되고, 상기 제 1 콘택홀(310)을 통해 상기 소스 전극(306) 또는 드레인 전극(307)과 접하도록 형성된다. 도면에는 상기 제 1 콘택홀(310) 상에 소스 전극(306)이 형성되어 소스 전극(306)과 접하도록 도시하였지만, 상기 제 1 콘택홀(310)은 드레인 전극(307)이 형성되는 영역에 형성될 수 있으며, 상기 제 1 콘택홀(310)을 통해 드레인 전극(307)이 차광 패턴(350)과 접하도록 형성될 수 있다.A
상기 제 1 콘택홀(310) 및 제 2 콘택홀(311)은 순차적으로 적층된 버퍼층, 액티브층(302), 게이트 절연막 및 층간 절연막을 식각하여 형성된다. 이때, 상기 제 2 콘택홀(311)과 상기 차광 패턴(350)은 서로 이격하여 형성된다. 바람직하게는, 상기 제 2 콘택홀(311)은 버퍼층의 일부만 식각함으로써, 상기 제 2 콘택홀(311)과 차광 패턴(350) 사이에는 버퍼층의 일부가 형성될 수 있따. 이로 인해, 상기 제 2 콘택홀(311)에 형성된 소스 전극(306) 또는 드레인 전극(307)은 상기 차광 패턴(350)과 이격하여 접하지 않도록 형성된다. 이때, 상기 제 1 콘택홀(310)은 차광 패턴(350)이 상기 차광 패턴(350)을 노출하도록 형성된다. The
상기 제 1 콘택홀(310) 및 제 2 콘택홀(311) 중 어느 하나에는 소스 전극(306)이 형성되고, 다른 하나에는 드레인 전극(307)이 형성된다. 이로 인해, 상기 제 1 콘택홀(310)을 통해 상기 소스 전극(306) 또는 드레인 전극(207)만 차광 패턴(350)과 접하도록 형성될 수 있다. 또한, 상기 제 1 콘택홀(310)과 제 2 콘택홀(311)은 상기 액티브층(302)을 관통하여 형성되므로 상기 액티브층(302)의 측면을 노출하도록 형성된다. 따라서, 상기 소스 전극(306) 및 드레인 전극(307)은 상기 액티브층(302)의 노출된 측면과 접하도록 형성된다. A
도면은 본 발명에 따른 박막 트랜지스터를 간소화하여 도시한 것으로, 이에 한정되지 않으며, 상기 차광 패턴(350)을 포함하여 각 구성의 형태는 본 발명의 기술사상을 벗어나지 않는 범위에서 다양하게 형성될 수 있다. 또한, 도면에는 하나의 박막 트랜지스터를 도시하였지만, 화소영역에는 다수의 박막 트랜지스터가 포함될 수 있다.The thin film transistor according to the present invention is shown in a simplified form, but the present invention is not limited thereto, and the configuration of each configuration including the
상기 다수의 박막 트랜지스터는 드라이빙 박막 트랜지스터, 스캔 박막 트랜지스터 또는 스위칭 박막 트랜지스터일 수 있다. 상기 차광 패턴(350)이 기판(300) 전면에 형성됨에 따라 상기 모든 다수의 박막 트랜지스터의 하부에 형성될 수 있다.The plurality of thin film transistors may be a driving thin film transistor, a scan thin film transistor, or a switching thin film transistor. The
이때, 상기 차광 패턴(350)은 각각의 박막 트랜지스터의 소스 전극 또는 드레인 전극과 접하도록 형성될 수 있다. 또한, 드라이빙 박막 트랜지스터의 소스 전극 또는 드레인 전극만 상기 차광 패턴(350)과 접하도록 형성될 수 있다.
At this time, the
도 6은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 도시한 도면이다.6 is a cross-sectional view of a thin film transistor array substrate according to a third embodiment of the present invention.
도 6을 참조하면, 본 발명은 비표시영역과 다수의 화소영역을 포함하는 표시영역으로 구분되는 기판(300) 상에 차광 패턴(350)이 형성된다. 상기 차광 패턴(350)은 기판(300) 전면에 형성된다. 상기 차광 패턴(350)이 기판(300) 전면에 형성됨에 따라, 패터닝을 위한 마스크 공정이 생략될 수 있다. 이로 인해, 공정을 단순화하고, 공정 시간 및 공정 비용을 감소할 수 있다.Referring to FIG. 6, a
상기 차광 패턴(350) 상에는 버퍼층(301)이 형성되고, 상기 버퍼층(301) 상에는 박막 트랜지스터가 형성된다. 상기 버퍼층(301)에 단차가 있는 경우, 상기 버퍼층(301) 상에 형성되는 박막 트랜지스터의 불량이 발생할 수 있다. 특히, 박막 트랜지스터의 액티브층(302)의 단선이 발생할 수 있으므로, 상기 버퍼층(301)은 그 표면이 평탄하게 형성될 수 있다.A
상기 버퍼층(301) 상에는 상기 박막 트랜지스터의 액티브층(302)이 형성된다. 이후 상기 액티브층(302) 상에 순차적으로 게이트 절연막(303), 게이트 전극(304) 및 층간 절연막(305)이 적층되어 형성된다. 또한, 순차적으로 적층된 버퍼층(301), 액티브층(302), 게이트 절연막(303) 및 층간절연막(305)을 식각하여, 상기 액티브층(302), 게이트 절연막(303) 및 층간절연막(305)을 관통하는 제 1 콘택홀(310) 및 제 2 콘택홀(311)이 형성된다. An
도면 상에는 상기 제 1 콘택홀(310)에는 소스 전극(306)이 형성되고, 상기 제 2 콘택홀(311)에는 드레인 전극(307)이 형성되도록 도시하였으나, 이에 한정되지 않으며, 상기 제 1 콘택홀(310)에 드레인 전극(307)이 형성되고, 상기 제 2 콘택홀(311)에 소스 전극(306)이 형성될 수 있다.A
상기 제 1 콘택홀(310)은 상기 차광 패턴(350)을 노출하도록 형성되고, 상기 제 2 콘택홀(311)은 상기 차광 패턴(350)과 이격하여 형성된다. 즉, 상기 제 2 콘택홀(311)과 차광 패턴(350) 사이에 버퍼층(301)의 일부가 형성되도록 상기 제 2 콘택홀(311)을 형성한다. 이로 인해, 상기 제 1 콘택홀(310)에 형성되는 소스 전극(306) 또는 드레인 전극(37)은 상기 차광 패턴(350)과 접하도록 형성되며, 상기 제 2 콘택홀(311)에 형성되는 드레인 전극(307) 또는 소스 전극(306)은 차광 패턴(350)과 이격하도록 형성된다.The
즉, 박막 트랜지스터는 상기 차광 패턴(350)과 버퍼층(301)을 사이에 두고 중첩되도록 형성된다. 바람직하게는, 상기 차광 패턴(350)이 기판(300) 전면에 형성됨에 따라 상기 박막 트랜지스터의 액티브층(302)의 채널영역, 게이트 전극(304)과 중첩되도록 형성된다. 이로 인해, 상기 차광 패턴(350)은 광이 박막 트랜지스터로 입사하여 광누설 전류가 발생하는 것을 방지할 수 있다. 광누설 전류의 발생이 방지됨에 따라, 박막 트랜지스터의 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있다.That is, the thin film transistor is formed so as to overlap with the
또한, 상기 차광 패턴(350)은 제 1 콘택홀(310)을 통해 소스 전극(306) 또는 드레인 전극(307)과 직접 접촉하도록 형성된다. 이로 인해, 상기 차광 패턴(350)이 플로팅 게이트(floating gate) 역할을 하여 표시품질을 저하시키는 문제를 방지할 수 있다. The
또한, 상기 제 1 콘택홀(310) 및 제 2 콘택홀(311)이 상기 액티브층(302)을 관통하도록 형성되며, 상기 액티브층(302)의 상면이 아닌 측면을 노출하도록 형성된다. 이로 인해, 상기 소스 전극(306) 및 상기 드레인 전극(307)은 상기 액티브층(302)의 측면과 접하도록 형성된다.
The
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 박막 트랜지스터 하부에 차광 패턴을 포함하여 광누설 전류의 발생을 억제하고, 오동작을 방지하고, 화소 불량표시가 없는 콘트라스트가 양호한 화상을 얻을 수 있다. 이때, 차광 패턴이 소스 전극 또는 드레인 전극과 연결되어 플로팅 게이트(floating gate) 역할을 하지 않고, 문턱 전압(threshold voltage)을 이동시키는 바디효과(body effect)로 인한 표시품질을 저하를 개선할 수 있다. 또한, 차광 패턴을 형성하는 공정을 단순화하여, 홀(hole) 형성 공정과 마스크 공정을 줄이고, 공정 시간 및 비용을 감소할 수 있다.
Therefore, the thin film transistor array substrate and the method of manufacturing the same according to the present invention are capable of suppressing the occurrence of light leakage current by including a light shielding pattern under the thin film transistor, preventing malfunction, and obtaining an image with good contrast without pixel defect display . At this time, the shielding pattern is connected to the source electrode or the drain electrode, thereby preventing a deterioration in display quality due to a body effect that moves the threshold voltage without acting as a floating gate . Further, the step of forming the light shielding pattern can be simplified, the hole forming step and the masking step can be reduced, and the processing time and cost can be reduced.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
100: 기판
107: 드레인 전극
101: 버퍼층
108: 게이트 라인
102: 액티브층
109: 데이터 라인
103: 게이트 절연막
110: 제 1 콘택홀
104: 게이트 전극
111: 제 2 콘택홀
105: 층간 절연막
150: 차광 패턴
106: 소스 전극100: substrate 107: drain electrode
101: buffer layer 108: gate line
102: active layer 109: data line
103: gate insulating film 110: first contact hole
104: gate electrode 111: second contact hole
105: interlayer insulating film 150: shielding pattern
106: source electrode
Claims (22)
상기 기판 상에 형성된 차광 패턴;
상기 차광 패턴 상에 형성된 버퍼층; 및
상기 버퍼층 상에 형성된 다수의 박막 트랜지스터를 포함하고,
상기 다수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터는,
상기 차광 패턴 상에 버퍼층을 사이에 두고 형성된 액티브층;
상기 엑티브층 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 층간 절연막;
상기 액티브층, 게이트 절연막, 층간 절연막 및 버퍼층이 식각되어 각각 형성된 제 1 콘택홀 및 제 2 콘택홀; 및
상기 층간 절연막 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극;을 포함하고,
상기 소스 전극 및 드레인 전극 중 어느 하나는 제 1 콘택홀에 형성되고, 다른 하나는 제 2 콘택홀에 형성되고,
상기 제 1 콘택홀은 상기 차광 패턴을 노출하도록 형성되고, 상기 소스 전극 또는 드레인 전극은 상기 차광 패턴과 접하도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
Board;
A light-shielding pattern formed on the substrate;
A buffer layer formed on the shielding pattern; And
And a plurality of thin film transistors formed on the buffer layer,
Wherein at least one of the plurality of thin film transistors comprises:
An active layer formed on the light-shielding pattern with a buffer layer interposed therebetween;
A gate electrode formed on the active layer with a gate insulating film interposed therebetween;
An interlayer insulating film formed on the gate electrode;
A first contact hole and a second contact hole formed by etching the active layer, the gate insulating film, the interlayer insulating film, and the buffer layer, respectively; And
And a source electrode and a drain electrode formed on the interlayer insulating film and spaced apart from each other,
Wherein one of the source electrode and the drain electrode is formed in the first contact hole and the other is formed in the second contact hole,
Wherein the first contact hole is formed to expose the light shielding pattern, and the source electrode or the drain electrode is formed in contact with the light shielding pattern.
상기 다수의 박막 트랜지스터는 스위칭 박막 트랜지스터, 드라이빙 박막 트랜지스터 및 스캔 박막 트랜지스터를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method according to claim 1,
Wherein the plurality of thin film transistors include a switching thin film transistor, a driving thin film transistor, and a scan thin film transistor.
상기 제 1 콘택홀 및 제 2 콘택홀은 상기 액티브층, 게이트 절연막 및 층간 절연막을 관통하고, 상기 버퍼층의 일부가 식각되어 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method according to claim 1,
Wherein the first contact hole and the second contact hole pass through the active layer, the gate insulating film, and the interlayer insulating film, and a part of the buffer layer is etched.
상기 제 1 콘택홀 및 제 2 콘택홀은 상기 액티브층의 측면을 노출하고,
상기 소스 전극 및 드레인 전극은 상기 액티브층의 측면과 접하도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method of claim 3,
Wherein the first contact hole and the second contact hole expose a side surface of the active layer,
Wherein the source electrode and the drain electrode are formed to be in contact with a side surface of the active layer.
상기 차광 패턴은 상기 제 2 콘택홀의 하부 영역과 이격되어 형성되고, 상기 제 1 콘택홀의 하부 영역과 대응되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method according to claim 1,
Wherein the shielding pattern is formed to be spaced apart from a lower region of the second contact hole and is formed to correspond to a lower region of the first contact hole.
상기 차광 패턴은 기판 전면에 형성되는 것을 특징으로 하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
3. The method of claim 2,
Wherein the shielding pattern is formed on the entire surface of the substrate.
상기 제 2 콘택홀과 상기 차광 패턴 사이에 버퍼층이 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method according to claim 6,
And a buffer layer is formed between the second contact hole and the shielding pattern.
상기 드라이빙 박막 트랜지스터의 소스 전극 또는 드레인 전극이 차광 패턴과 접하도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method according to claim 6,
Wherein a source electrode or a drain electrode of the driving thin film transistor is formed so as to be in contact with the light shielding pattern.
상기 차광 패턴은 상기 다수의 박막 트랜지스터 하부에 모두 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
3. The method of claim 2,
Wherein the shielding pattern is formed under the plurality of thin film transistors.
상기 스위칭 박막 트랜지스터의 소스 전극 또는 드레인 전극만 상기 차광 패턴과 접하도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
10. The method of claim 9,
Wherein only the source electrode or the drain electrode of the switching thin film transistor is formed in contact with the light shielding pattern.
상기 차광 패턴은 상기 드라이빙 박막 트랜지스터 하부에만 형성되고,
상기 드라이빙 박막 트랜지스터의 소스 전극 또는 드레인 전극이 차광 패턴과 접하도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
3. The method of claim 2,
Wherein the shielding pattern is formed only under the driving thin film transistor,
Wherein a source electrode or a drain electrode of the driving thin film transistor is formed so as to be in contact with the light shielding pattern.
상기 차광 패턴 상에 버퍼층을 형성하고, 상기 버퍼층 상에 다수의 박막 트랜지스터를 형성하는 단계;
상기 다수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터를 형성하는 단계는,
상기 버퍼층 상에 액티브층을 형성하는 단계;
상기 액티브층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막, 게이트 절연막, 액티브층 및 버퍼층을 식각하여 각각 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계; 및
상기 제 1 콘택홀 및 제 2 콘택홀 중 어느 하나에는 소스 전극을 형성하고, 다른 하나에는 드레인 전극을 형성하는 단계;를 포함하고,
상기 제 1 콘택홀은 상기 차광 패턴을 노출하도록 형성하고, 상기 소스 전극 또는 드레인 전극은 상기 차광 패턴과 접하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
Forming a light-shielding pattern on the substrate;
Forming a buffer layer on the light-shielding pattern, and forming a plurality of thin film transistors on the buffer layer;
Forming at least one thin film transistor among the plurality of thin film transistors,
Forming an active layer on the buffer layer;
Forming a gate insulating film on the active layer, and forming a gate electrode on the gate insulating film;
Forming an interlayer insulating film on the gate electrode;
Etching the interlayer insulating layer, the gate insulating layer, the active layer, and the buffer layer to form a first contact hole and a second contact hole, respectively; And
Forming a source electrode in one of the first contact hole and the second contact hole and forming a drain electrode in the other of the first contact hole and the second contact hole,
Wherein the first contact hole is formed to expose the light shielding pattern, and the source electrode or the drain electrode is formed to be in contact with the light shielding pattern.
상기 다수의 박막 트랜지스터는 스위칭 박막 트랜지스터, 드라이빙 박막 트랜지스터 및 스캔 박막 트랜지스터를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
13. The method of claim 12,
Wherein the plurality of thin film transistors include a switching thin film transistor, a driving thin film transistor, and a scan thin film transistor.
상기 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계는,
상기 층간 절연막, 게이트 절연막 및 액티브층을 관통하고, 상기 버퍼층의 일부를 식각하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
13. The method of claim 12,
Wherein forming the first contact hole and the second contact hole includes:
Wherein a portion of the buffer layer is etched through the interlayer insulating film, the gate insulating film, and the active layer.
상기 제 1 콘택홀 및 제 2 콘택홀은 상기 액티브층의 측면을 노출하고,
상기 소스 전극 및 드레인 전극은 상기 액티브층의 측면과 접하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
15. The method of claim 14,
Wherein the first contact hole and the second contact hole expose a side surface of the active layer,
Wherein the source electrode and the drain electrode are formed to be in contact with a side surface of the active layer.
상기 제 2 콘택홀은 차광 패턴이 형성된 영역과 이격하여 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
13. The method of claim 12,
Wherein the second contact hole is spaced apart from a region where the light shielding pattern is formed.
상기 차광 패턴은 기판 전면에 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
14. The method of claim 13,
Wherein the shielding pattern is formed on the entire surface of the substrate.
상기 제 2 콘택홀은 버퍼층의 일부를 식각하여 형성함으로써, 상기 제 2 콘택홀과 상기 차광 패턴 사이에 버퍼층이 형성되도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
18. The method of claim 17,
Wherein the second contact hole is formed by etching a part of the buffer layer so that a buffer layer is formed between the second contact hole and the shielding pattern.
상기 드라이빙 박막 트랜지스터의 소스 전극 또는 드레인 전극이 차광 패턴과 접하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
18. The method of claim 17,
Wherein the source electrode or the drain electrode of the driving thin film transistor is formed so as to be in contact with the light shielding pattern.
상기 차광 패턴은 상기 다수의 박막 트랜지스터 하부와 대응되는 영역에 모두 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
14. The method of claim 13,
Wherein the light shielding pattern is formed in a region corresponding to a lower portion of the plurality of thin film transistors.
상기 스위칭 박막 트랜지스터의 소스 전극 또는 드레인 전극만 상기 차광 패턴과 접하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
21. The method of claim 20,
Wherein only the source electrode or the drain electrode of the switching thin film transistor is formed in contact with the light shielding pattern.
상기 차광 패턴은 상기 드라이빙 박막 트랜지스터 하부와 대응되는 영역에만 형성하고,
상기 드라이빙 박막 트랜지스터의 소스 전극 또는 드레인 전극이 차광 패턴과 접하도록 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
14. The method of claim 13,
The shielding pattern is formed only in a region corresponding to the lower portion of the driving thin film transistor,
Wherein the source electrode or the drain electrode of the driving thin film transistor is formed so as to be in contact with the light shielding pattern.
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