KR20150072199A - Power Semiconductor Device and Power semiconductor circuit including the device - Google Patents
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Abstract
Description
실시 예는 전력 반도체 소자 및 이를 포함하는 전력 반도체 회로에 관한 것이다.Embodiments relate to power semiconductor devices and power semiconductor circuits comprising them.
일반적으로 높은 전압 스위칭에 적합한 회로 등에 사용되는 다이오드는 역방향 동작 즉, 양극의 전압보다 음극의 전압이 높은 상황에서 역방향 누설 전류는 가능하면 작아야 하고 높은 전압 예를 들어 적어도 600 볼트나 1200볼트에서도 견딜 수 있어야 한다.Generally, diodes used in circuits suitable for high-voltage switching are reverse-operated. In a situation where the cathode voltage is higher than the anode voltage, the reverse leakage current should be as small as possible and can withstand high voltages, such as at least 600 volts or 1200 volts .
다이오드의 일종인 쇼트키 배리어 다이오드(SBD:Schottky barrier diode) 등과 같은 전력 반도체 소자는 트랜지스터와 함께 교환 방식 전원 공급 장치(SMPS:Switch-Mode Power Supply)의 핵심부품으로 사용되고 있다. 왜냐하면, SBD는 우수한 스위칭 속도 및 온 상태 성능을 갖기 때문이다.Power semiconductor devices, such as Schottky barrier diodes (SBDs), which are a type of diodes, are used as core components of Switch-Mode Power Supply (SMPS) together with transistors. This is because the SBD has excellent switching speed and on-state performance.
GaN은 넓은 밴드갭(bandgap), 2DEG(two-Dimensional Electron Gas) 채널, 고 이동도, 높은 임계 전계(high critical electric field) 등의 전력 반도체 소자에 응용될 수 있는 유리한 물리적 특성을 갖는다. GaN과 같은 반도체를 이용하여 구현된 SBD는 600 V이상의 높은 항복 전압과 1 볼트 이하의 낮은 문턱 전압을 가지며 고온에서도 안정된 스위칭 특성을 나타낼 뿐만 아니라, 상용화된 실리콘(Si) 고회복 다이오드(FRD:Fast Recovery Diode)와 SiC SBD의 대체 부품으로 주목받고 있다.GaN has advantageous physical properties that can be applied to power semiconductor devices such as wide bandgap, two-dimensional electron gas (2DEG) channel, high mobility, and high critical electric field. The SBD implemented using a semiconductor such as GaN has a high breakdown voltage of 600 V or less and a low threshold voltage of 1 volt or less and exhibits stable switching characteristics even at a high temperature and also has a commercially available silicon (Si) high recovery diode (FRD: Fast Recovery Diode) and SiC SBD.
도 1은 기존의 수직형 SBD의 단면도를 나타낸다.1 shows a cross-sectional view of a conventional vertical SBD.
도 2는 도 1에 도시된 수직형 SBD의 에너지 밴드 다이어그램을 나타내며, Ec는 전도 대역(conduction band)의 에너지 레벨을 나타낸다.FIG. 2 shows an energy band diagram of the vertical SBD shown in FIG. 1, and Ec represents the energy level of the conduction band.
도 1의 수직형 SBD는 음극(10), 양극(20) 및 질화물 반도체층(30)으로 구성된다. 질화물 반도체층(30)은 n+ GaN층(32) 및 n- GaN층(34)으로 구성된다.The vertical SBD of Fig. 1 is composed of a
도 1에 도시된 수직형 SBD에 큰 역방향 바이어스 전압이 인가될 때, 역방향 누설 전류는 커진다. 만일, 음극(10)과 양극(20) 사이에 질화물 반도체층(30)을 배치하는 대신에 SiC층을 배치할 경우, 양극(20) 하부에 좁은 간격으로 이격된 p형 영역을 형성함으로써, 전술한 역방향 누설 전류를 줄일 수 있다.When a large reverse bias voltage is applied to the vertical SBD shown in FIG. 1, the reverse leakage current becomes large. If a SiC layer is disposed instead of the
그러나, 도 1에 도시된 바와 같이, 음극(10)과 양극(20) 사이에 SiC층이 아닌 GaN층(30)을 형성할 경우 양극(20) 하부에 p형 영역을 형성하기 어려운 문제가 있다.1, there is a problem that it is difficult to form a p-type region under the
부연하면, 도 1에 도시된 바와 같이 기존의 수직형 SBD에서 스크루 결함(screw dislocation)(36)과 관련된 트랩 상태(trap states)를 통해 누설 전류가 주로 발생한다. 이러한 스크류 결함(36)은 c-축을 따라 나란히 만들어지고, 에피 성장된 GaN층(30)의 표면을 가로막아 양극(20)에 직접 접촉한다.Additionally, as shown in FIG. 1, the leakage current mainly occurs in the conventional vertical SBD through the trap states associated with the
도 2를 참조하면, 양극(20)으로부터 전자가 화살표 방향(40)으로 스크루 결함(36)에 쉽게 진입할 수 있다. 양극(20)과 GaN층(34) 사이의 경계에서 전계(42)가 매우 높기 때문에, 스크루 결함(36)을 통한 전자의 Poole-Frenkel 수송(transport)에 의해 역 방향 누설 전류가 커질 수 있다. 이와 같이, SBD의 역방향 누설 전류가 클 경우, SBD는 고 전압 응용에 적합하지 않을 수 있으며, SBD와 같은 전력 반도체 소자는 신뢰성에 문제를 야기할 수 있어 개선이 요구된다.2, electrons from the
실시 예는 역 방향 누설 전류가 크게 발생하지 않는 전력 반도체 소자 및 이를 포함하는 전력 반도체 회로를 제공한다.The embodiment provides a power semiconductor device and a power semiconductor circuit including the power semiconductor device in which a large amount of reverse leakage current does not occur.
실시 예에 의한 전력 반도체 소자는, 음극; 상기 음극 위에 배치되며, 상부에 오목부와 볼록부가 적어도 한 번 교대로 반복하여 배치된 제1 도전형 질화물 반도체층; 상기 오목부의 저면 또는 측면 중 적어도 하나의 위에 배치된 제2 도전형 반도체층; 및 상기 제2 도전형 반도체층 위에 배치된 양극을 포함할 수 있다.A power semiconductor device according to an embodiment includes a negative electrode; A first conductive type nitride semiconductor layer which is disposed on the cathode and in which recesses and convex portions are alternately arranged repeatedly at least once; A second conductive semiconductor layer disposed on at least one of a bottom surface and a side surface of the concave portion; And a cathode disposed on the second conductive semiconductor layer.
상기 오목부와 볼록부는 주기적 또는 비주기적으로 교대로 반복되어 배치될 수 있다.The concave portion and the convex portion may be alternately arranged in a cyclic or non-cyclic manner.
상기 전력 반도체 소자는, 상기 볼록부 위에 배치되어 상기 제1 도전형 질화물 반도체층과 쇼트키 접합을 형성하는 쇼트키 전극을 더 포함하고, 상기 제2 도전형 반도체층은 상기 오목부의 측면으로부터 연장되어 상기 쇼트키 전극의 측면과 상부면을 덮도록 배치될 수 있다. 이 경우 상기 제2 도전형 반도체층은 상기 양극 및 상기 쇼트키 전극과 각각 오믹 접촉하는 물질을 포함할 수 있다.The power semiconductor device further includes a Schottky electrode disposed on the convex portion and forming a Schottky junction with the first conductive type nitride semiconductor layer, wherein the second conductive type semiconductor layer extends from a side surface of the concave portion And may be disposed to cover the side surface and the upper surface of the Schottky electrode. In this case, the second conductivity type semiconductor layer may include a material that makes ohmic contact with the anode and the Schottky electrode, respectively.
또는, 상기 전력 반도체 소자는 상기 오목부에서 상기 제2 도전형 반도체층 위에 배치된 쇼트키 전극을 더 포함하고, 상기 양극은 상기 쇼트키 전극과 상기 볼록부 위에 배치될 수 있다. 이 경우, 상기 제2 도전형 반도체층은 상기 쇼트키 전극과 오믹 접촉하는 물질을 포함할 수 있다.Alternatively, the power semiconductor device may further include a Schottky electrode disposed on the second conductive type semiconductor layer in the recess, and the anode may be disposed on the Schottky electrode and the convex portion. In this case, the second conductivity type semiconductor layer may include a material that makes an ohmic contact with the Schottky electrode.
상기 쇼트키 전극은 내화 금속(refractory metal) 또는 상기 내화 금속의 혼합물을 포함할 수 있다.The Schottky electrode may comprise a refractory metal or a mixture of the refractory metals.
상기 쇼트키 전극은 Ni(Nickel), TiN(Titanium Nitride), WN(Tungsten Nitride), WSiX(Tungsten Silicide)(여기서, X는 자연수), W(Tungsten), Pt(Platinum), Au(Aurum), Cr(Chromium), Mo(Molybdenum), 또는 Ag(Argentum) 중 적어도 하나의 물질을 포함할 수 있다.The Schottky electrode may be formed of at least one selected from the group consisting of Ni (Nickel), TiN (Titanium Nitride), WN (Tungsten Nitride), WSi x (Tungsten Silicide), where X is a natural number, W (tungsten) , Cr (Chromium), Mo (Molybdenum), or Ag (Argentum).
상기 양극은 제1 층 또는 상기 제1 층 위에 배치된 제2 층 중 적어도 하나를 포함하고, 상기 제1 층은 Ni(Nickel), TiN(Titanium Nitride), WN(Tungsten Nitride), WSiX(Tungsten Silicide)(여기서, X는 자연수), W(Tungsten), Pt(Platinum), Au(Aurum), Cr(Chromium), Mo(Molybdenum), 또는 Ag(Argentum) 중 적어도 하나의 물질을 포함하고, 상기 제2 층은 Au를 포함할 수 있다.The anode of claim at least one of a second layer disposed on the first layer or the first layer, the first layer is Ni (Nickel), TiN (Titanium Nitride), WN (Tungsten Nitride), WSi X (Tungsten At least one material selected from the group consisting of Silicide (where X is a natural number), W (Tungsten), Pt (Platinum), Au (Aurum), Cr (Chromium), Mo (Molybdenum) The second layer may comprise Au.
상기 제2 도전형 반도체층은 상기 제1 도전형 질화물 반도체층과 pn 접합을 형성하는 물질을 포함할 수 있다. 예를 들어, 상기 제2 도전형 반도체층은 NiO를 포함할 수 있다.The second conductive semiconductor layer may include a material forming a pn junction with the first conductive nitride semiconductor layer. For example, the second conductive semiconductor layer may include NiO.
상기 볼록부의 폭에 대한 높이의 비율인 외형비는 0.5 내지 1.5일 수 있다.The aspect ratio, which is the ratio of the height to the width of the convex portion, may be 0.5 to 1.5.
상기 볼록부의 폭은 0.5 ㎛ 내지 4 ㎛일 수 있다.The width of the convex portion may be 0.5 탆 to 4 탆.
상기 오목부의 폭은 0.5 ㎛ 내지 1.5 ㎛일 수 있다.The width of the concave portion may be 0.5 탆 to 1.5 탆.
상기 제2 도전형 반도체층은 20 ㎚ 내지 300 ㎚의 두께를 가질 수 있다.The second conductivity type semiconductor layer may have a thickness of 20 nm to 300 nm.
상기 오목부와 상기 볼록부는 수평 방향 또는 수직 방향으로 서로 교대로 배치되는 평면 형상을 가질 수 있다.The concave portion and the convex portion may have a planar shape alternately arranged in the horizontal direction or the vertical direction.
또는, 상기 오목부와 상기 볼록부는 바둑판 모양으로 서로 교대로 배치되는 평면 형상을 가질 수 있다.Alternatively, the concave portion and the convex portion may have a planar shape alternately arranged in a checkerboard shape.
또는, 상기 오목부는 다각형 또는 원형 평면 형상을 가질 수 있다.Alternatively, the recess may have a polygonal or circular planar shape.
상기 오목부 또는 상기 볼록부 중 적어도 하나는 경사진 단면 형상을 가질 수 있다.At least one of the concave portion and the convex portion may have a sloped cross-sectional shape.
다른 실시 예에 의한 전력 반도체 회로는, 상기 전력 반도체 소자; 및 상기 전력 반도체 소자와 전기적으로 연결되는 수동 소자를 포함할 수 있다.The power semiconductor circuit according to another embodiment includes: the power semiconductor element; And a passive device electrically connected to the power semiconductor device.
실시 예에 따른 전력 반도체 소자 및 이를 포함하는 전력 반도체 회로는 양극과 제1 도전형 제2 질화물 반도체층 사이의 제2 도전형 반도체층을 배치하여 역 방향 누설 전류는 크게 발생시키지 않고, 쇼트키 전극으로부터 제2 도전형 반도체층을 통해 양극으로 낮은 저항 경로가 형성됨으로써 개선된 전류-전압 특성을 갖고, 제1 도전형 질화물 반도체층의 저항이 감소하는 전도율 변조가 가능하고, 개선된 서지 전류 능력을 갖는다.The power semiconductor device and the power semiconductor circuit including the power semiconductor device according to the embodiment have a structure in which the second conductivity type semiconductor layer between the anode and the first conductive type second nitride semiconductor layer is disposed so as not to generate a large reverse leakage current, The second conductivity type semiconductor layer, the second conductivity type semiconductor layer, the second conductivity type semiconductor layer, the first conductivity type nitride semiconductor layer, the second conductivity type semiconductor layer, .
도 1은 기존의 수직형 SBD의 단면도를 나타낸다.
도 2는 도 1에 도시된 수직형 SBD의 에너지 밴드 다이어그램을 나타낸다.
도 3은 일 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 4a 내지 도 4c는 도 3에 도시된 'A' 부분의 실시 예들을 확대 도시한 단면도이다.
도 5는 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 6은 또 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 7은 도 3 내지 도 6에 예시된 전력 반도체 소자에 역 바이어스 전압이 인가될 때, 에너지 밴드 다이어그램을 나타낸다.
도 8a 내지 도 8f는 도 3에 예시된 전력 반도체 소자에서 다이오드의 한 섹션에서 역 방향 바이어스 전압을 증가시킴에 따라 공핍 영역이 펼쳐지는 모습을 2차원적으로 나타낸 시뮬레이션 결과이다.
도 9는 쇼트키 접합에서의 전계와 저항이 외형비에 의존하는 관계를 나타내는 그래프이다.
도 10은 도 3 내지 도 6에 예시된 전력 반도체 소자의 일 실시 예의 평면도를 나타낸다.
도 11은 도 3 내지 도 6에 예시된 전력 반도체 소자의 다른 실시 예의 평면도를 나타낸다.
도 12는 도 3 내지 도 6에 예시된 전력 반도체 소자의 또 다른 실시 예의 평면도를 나타낸다.
도 13은 도 3 내지 도 6에 예시된 전력 반도체 소자의 또 다른 실시 예의 평면도를 나타낸다.
도 14a 내지 도 14e는 도 3에 예시된 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도를 나타낸다.
도 15a 및 15b는 기존과 본 실시 예의 전류-전압의 특성 그래프를 각각 나타낸다.
도 16은 실시예에 의한 전력 반도체 소자의 회로도를 나타낸다.1 shows a cross-sectional view of a conventional vertical SBD.
Fig. 2 shows an energy band diagram of the vertical SBD shown in Fig.
3 is a cross-sectional view of a power semiconductor device according to an embodiment.
4A to 4C are enlarged cross-sectional views illustrating embodiments of the portion 'A' shown in FIG.
5 is a cross-sectional view of a power semiconductor device according to another embodiment.
6 is a cross-sectional view of a power semiconductor device according to another embodiment.
FIG. 7 shows an energy band diagram when a reverse bias voltage is applied to the power semiconductor device illustrated in FIGS. 3-6. FIG.
FIGS. 8A to 8F are simulation results showing a two-dimensionally enlarged view of the depletion region as the reverse bias voltage is increased in one section of the diode in the power semiconductor device illustrated in FIG. 3. FIG.
Fig. 9 is a graph showing the relationship between the electric field and the resistance in the Schottky junction depending on the aspect ratios.
Figure 10 shows a top view of one embodiment of the power semiconductor device illustrated in Figures 3-6.
Figure 11 shows a top view of another embodiment of the power semiconductor device illustrated in Figures 3-6.
Figure 12 shows a plan view of another embodiment of the power semiconductor device illustrated in Figures 3-6.
Figure 13 shows a top view of another embodiment of the power semiconductor device illustrated in Figures 3-6.
Figs. 14A to 14E show process cross-sectional views for explaining the manufacturing method of the power semiconductor device illustrated in Fig. 3. Fig.
15A and 15B show characteristic graphs of the current-voltage characteristics of the present embodiment and those of the present embodiment, respectively.
16 shows a circuit diagram of the power semiconductor device according to the embodiment.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate understanding of the present invention. However, the embodiments according to the present invention can be modified into various other forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the invention are provided to more fully describe the present invention to those skilled in the art.
본 실시 예의 설명에 있어서, 각 구성요소(element)의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성요소(element)가 서로 직접(directly)접촉되거나 하나 이상의 다른 구성요소(element)가 상기 두 구성요소(element) 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다.In the description of the present embodiment, in the case of being described as being formed "on or under" of each element, the upper (upper) or lower (lower) on or under includes both the two elements being directly in contact with each other or one or more other elements being indirectly formed between the two elements.
또한 "상(위)" 또는 "하(아래)(on or under)"로 표현되는 경우 하나의 구성요소(element)를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.Also, when expressed as "on" or "on or under", it may include not only an upward direction but also a downward direction with respect to one element.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.It is also to be understood that the terms "first" and "second", "upper" and "lower", etc., as used below, do not necessarily imply or imply any physical or logical relationship or order between such entities or elements And may be used only to distinguish one entity or element from another entity or element.
도 3은 일 실시 예에 의한 전력 반도체 소자(100A)의 단면도를 나타낸다.3 shows a cross-sectional view of a
도 3을 참조하면, 실시 예에 의한 전력 반도체 소자(100A)는 음극(110), 양극(120-1), 제1 도전형 질화물 반도체층(130-1), 제2 도전형 반도체층(140-1) 및 쇼트키(schottky) 전극(150-1)을 포함한다. 이하, 전력 반도체 소자(100A)는 수직형 쇼트키 배리어 다이오드(SBD:Schottky Barrier Diode)의 기능을 수행하는 것으로 설명하지만, 실시 예는 이에 국한되지 않는다.3, the
음극(110) 위에 제1 도전형 질화물 반도체층(130-1)이 배치된다.The first conductive type nitride semiconductor layer 130-1 is disposed on the
음극(110)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu) 또는 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 음극(110)은 Ti/Au의 이중층 구조로 구현될 수도 있다.The
제1 도전형 질화물 반도체층(130-1)의 상부에 오목부(134A)와 볼록부(134B)가 적어도 한 번 교대로 반복되어 어레이 형태로 배치될 수 있다.The
제1 도전형 질화물 반도체층(130-1)은 제1 도전형 제1 질화물 반도체층(132) 및 제1 도전형 제2 질화물 반도체층(134-1)을 포함할 수 있다. 제1 도전형 제1 질화물 반도체층(132)은 음극(110) 위에 배치되고, 제1 도전형 제2 질화물 반도체층(134-1)은 제1 도전형 제1 질화물 반도체층(132) 위에 배치된다.The first conductive type nitride semiconductor layer 130-1 may include a first conductive type first
제1 도전형 제1 질화물 반도체층(132)과 제1 도전형 제2 질화물 반도체층(134-1) 각각은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다. 제1 도전형 제1 질화물 반도체층(132)과 제1 도전형 제2 질화물 반도체층(134-1) 각각이 n형 반도체층인 경우, 제1 도전형 도펀트는 P(phosphorus), As(arsenic) 등과 같은 n형 도펀트를 포함할 수 있다. 또한, 제1 도전형 제1 질화물 반도체층(132)과 제1 도전형 제2 질화물 반도체층(134-1) 각각은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. Each of the first conductive type first
또한, 제1 도전형 제1 질화물 반도체층(132)에서 제1 도전형 도펀트의 도핑 농도는 제1 도전형 제2 질화물 반도체층(134-1)에서 제1 도전형 도펀트의 도핑 농도보다 높을 수 있다. 예를 들어, 제1 도전형 제2 질화물 반도체층(134-1)의 도핑 농도는 2 x 1016 원자수/㎤일 수 있으며, 제1 도전형 제2 질화물 반도체층(134-1)의 두께는 6 ㎛일 수 있으며 실시 예는 이러한 각 층(132, 134-1)의 도핑 농도와 두께에 국한되지 않는다.In addition, the doping concentration of the first conductive type dopant in the first conductive type first
전술한 바와 같이, 제1 도전형 질화물 반도체층(130-1)이 제1 도전형 제1 질화물 반도체층(132) 및 제1 도전형 제2 질화물 반도체층(134-1)을 포함할 경우, 오목부(134A)와 볼록부(134B)는 제1 도전형 제2 질화물 반도체층(134-1) 상부에 배치될 수 있다.As described above, when the first conductive type nitride semiconductor layer 130-1 includes the first conductive type first
또한, 오목부(134A)와 볼록부(134B)는 주기적 또는 비주기적으로 반복하여 교대로 배치될 수 있다. 또한, 오목부(134A)와 볼록부(134B) 각각은 다양한 형태를 가질 수 있다. 이러한 다양한 형태를 도 4a 내지 도 4c를 참조하여 설명하지만 실시 예는 이에 국한되지 않는다.Also, the
도 4a 내지 도 4c는 도 3에 도시된 'A' 부분의 실시 예들(A1, A2, A3)을 확대 도시한 단면도이다.4A to 4C are enlarged cross-sectional views of embodiments (A1, A2, A3) of the portion "A" shown in FIG.
오목부(134A) 또는 볼록부(134B) 중 적어도 하나는 경사진 단면 형상을 가질 수 있다. 여기서, 각도(θ)는 양일 수도 있고, 음일 수도 있다. 예를 들어, 도 4a에 예시된 바와 같이, 볼록부(134B)는 양의 각도(θ)로 경사진 단면 형상을 가질 수 있다.At least one of the
또한, 오목부(134A)의 저면은 도 4a에 예시된 바와 같이 평평한 단면 형상을 가질 수도 있지만, 도 4b에 예시된 바와 같이 양 끝(134AA, 134AB)이 경사진 단면 형상을 가질 수도 있다.The bottom surface of the
한편, 제2 도전형 반도체층(140-1)은 오목부(134A)의 저면(134A-1)과 측면(134A-2) 중 적어도 하나의 위에 배치될 수 있다. 예를 들어, 도 3에 예시된 바와 같이, 제2 도전형 반도체층(140-1)은 오목부(134A)의 저면 위에도 배치되고 측면 위에도 배치될 수 있다.On the other hand, the second conductivity type semiconductor layer 140-1 may be disposed on at least one of the
양극(120-1)은 제2 도전형 반도체층(140-1) 위에 배치된다.The anode 120-1 is disposed on the second conductive type semiconductor layer 140-1.
실시 예에 의하면, 전력 반도체 소자(100A)는 도 3에 예시된 바와 같이, 쇼트키 전극(150-1)을 더 포함할 수 있다. 쇼트키 전극(150-1)은 제1 도전형 제2 질화물 반도체층(134-1)의 볼록부(134B) 위(134B-1)에 배치되어, 제1 도전형 제2 질화물 반도체층(134-1)과 쇼트키 접합을 형성한다. 즉, 쇼트키 전극(150-1)은 제1 도전형 제2 질화물 반도체층(134-1) 위에서 쇼트키 장벽을 형성한다. 이때, 제2 도전형 반도체층(140-1)은 오목부(134A)의 측면(134A-2)으로부터 연장되어 쇼트키 전극(150-1)의 측면(152)과 상부면(154)을 덮도록 배치된다. 또한, 제2 도전형 반도체층(140-1)은 쇼트키 전극(150-1)과 오믹 접촉을 형성한다. 따라서, 도 3에 예시된 제2 도전형 반도체층(140)은 양극(120-1)과 오믹 접촉하고, 쇼트키 전극(150-1)과도 오믹 접촉하는 물질을 포함할 수 있다.According to the embodiment, the
전술한 제2 도전형 반도체층(140-1)은 오목부(134A)와 볼록부(134B)의 단면 형상에 따라 다양한 단면 형상을 가질 수 있다.The second conductive semiconductor layer 140-1 may have various cross-sectional shapes depending on the cross-sectional shape of the
도 4a 내지 도 4c를 참조하면, 제2 도전형 반도체층(140-1)은 제1 세그먼트(142A, 142B), 제2 세그먼트(144), 제3 세그먼트(146A, 146B) 및 제4 세그먼트(148)가 반복적으로 배치되는 형태를 취할 수 있다. 제1 세그먼트(142A, 142B)는 오목부(134A)의 저면(134A-1)에 배치되는 부분이고, 제2 및 제4 세그먼트(144, 148)는 오목부(134A)의 양측면(134A-2)(또는, 볼록부(134B)의 측벽)에 각각 배치되는 부분이고, 제3 세그먼트(146A, 146B)는 쇼트키 전극(150-1)의 측면(152)과 상부면(154) 위에 배치되는 부분이다.4A to 4C, the second conductive semiconductor layer 140-1 includes first, second, and
제2 또는 제4 세그먼트(144, 148) 중 적어도 하나는 일정한 각도(θ)로 경사진 단면 형상을 가질 수 있다. 예를 들어, 도 4a에 도시된 바와 같이, 제2 세그먼트(144)는 양의 각도(θ)로 경사진 단면 형상을 가질 수 있다.At least one of the second or
또한, 제1 세그먼트(142A)는 도 4a 및 도 4c에 예시된 바와 같이 플랫한 단면 형상을 가질 수도 있고, 제1 세그먼트(142B)는 도 4b에 예시된 바와 같이 양 끝이 경사진(134AA, 134AB) 단면 형상을 가질 수도 있다.Also, the
또한, 제3 세그먼트(146A)는 도 4a 및 도 4b에 예시된 바와 같이 직사각형 단면 형상을 가질 수도 있고, 제3 세그먼트(146B)는 도 4c에 예시된 바와 같이 그의 가장 자리가 둥근 단면 형상을 가질 수도 있다.Also, the
전술한 전력 반도체 소자(100A)에서 볼록부(134B) 각각은 SBD를 구현할 수 있다. 즉, 전력 반도체 소자(100A)는 복수의 SDB 어레이로 구현될 수 있다. 이때, 전력 반도체 소자(100A)의 오목부(134A)에서 제1 도전형 제2 질화물 반도체층(134-1)과 제2 도전형 반도체층(140-1)은 pn 다이오드 형태를 취한다. 또한, 쇼트키 전극(150-1)은 제1 도전형 제2 질화물 반도체층(134-1)과 쇼트키 접합을 형성하지만 제2 도전형 반도체층(140-1)과 오믹 접촉한다. 따라서, 쇼트키 전극(150-1)으로부터 제2 도전형 반도체층(140-1)을 통해 양극(120-1)으로 낮은 저항 경로가 형성됨으로써, 전력 반도체 소자(100)의 전류-전압 특성이 개선될 수 있다.Each of the
또한, 쇼트키 전극(150-1)은 도 3에 도시된 바와 다르게 다양한 형태로 배치될 수도 있다.In addition, the Schottky electrode 150-1 may be arranged in various forms as shown in FIG.
도 5는 다른 실시 예에 의한 전력 반도체 소자(100B)의 단면도를 나타낸다.5 shows a cross-sectional view of a
도 5에 예시된 전력 반도체 소자(100B)는 쇼트키 전극(150-1)을 포함하지 않는다. 즉, 도 5에 예시된 전력 반도체 소자(100B)에서 제1 도전형 제2 질화물 반도체층(134-2)의 상부의 오목부(134A)의 저면(134A-1)과 측면(134A-2)에는 제2 도전형 반도체층(140-2)이 배치됨은 도 3에 예시된 전력 반도체 소자(100B)와 동일하다. 그러나, 도 5에 예시된 전력 반도체 소자(100B)의 볼록부(134B) 위에 쇼트키 전극(150-1)이 배치되지 않는다.The
따라서, 도 3에 예시된 전력 반도체 소자(100A)에서 제2 도전형 반도체층(140-1)은 제1 도전형 제2 질화물 반도체층(134-1)의 오목부(134A)와 볼록부(134B)의 전면에 걸쳐 배치되는 반면, 도 5에 예시된 전력 반도체 소자(100B)에서 제2 도전형 반도체층(140-2)은 오목부(134A)의 저면(134A-1)과 측면(134A-2)에만 배치되며 볼록부(134B)에는 배치되지 않는다.Therefore, in the
또한, 도 3에 예시된 전력 반도체 소자(100A)에서 양극(120-1)은 제2 도전형 반도체층(140-1) 위의 전체에 걸쳐서 배치되는 반면, 도 5에 예시된 전력 반도체 소자(100B)에서 양극(120-2)은 제2 반도체층(140-2) 위에 오목부(134A)를 매립하면서 배치되고, 볼록부(134B) 위에 배치된다.In addition, in the
이를 제외하면, 도 5에 예시된 전력 반도체 소자(100B)는 도 3에 예시된 전력 반도체 소자와 동일하므로 중복되는 부분에 대해서는 상세한 설명을 생략한다.Except for this, the
도 6은 또 다른 실시 예에 의한 전력 반도체 소자(100C)의 단면도를 나타낸다.6 shows a cross-sectional view of a
도 3에 예시된 전력 반도체 소자(100A)의 양극(120-1)과 달리, 도 6에 예시된 전력 반도체 소자(100C)의 양극(120-3)은 제1 양극(120-3A)과 제2 양극(120-3B)을 포함한다. 제1 양극(120-3A)은 오목부(134A)에 배치된 쇼트키 전극(150-2) 위에 배치될 뿐만 아니라 볼록부(134B) 위에 배치되고, 제2 양극(120-3B)은 오목부(134A)에서 쇼트키 전극(150-2) 아래와 제2 도전형 반도체층(140-3) 사이에 배치된다.Unlike the anode 120-1 of the
또한, 도 6에 예시된 전력 반도체 소자(100B)는 쇼트키 전극(150-2)을 포함하지만, 쇼트키 전극(150-2)은 도 3에 예시된 쇼트키 전극(150-1)과 다른 형태로 배치된다. 즉, 도 3에 예시된 쇼트키 전극(150-1)이 볼록부(134B)에서 제2 도전형 반도체층(140-1)과 제1 도전형 제2 질화물 반도체층(134-1) 사이에 배치되는 반면, 도 6에 예시된 쇼트키 전극(150-2)은 오목부(134A)에 배치된 제2 도전형 반도체층(140-3)과 제2 양극(120-3B) 위에 배치된다.The
전술한 차이점을 제외하면, 도 6에 예시된 전력 반도체 소자(100C)는 도 3에 예시된 전력 반도체 소자(100A)와 동일하므로 중복되는 부분에 대해서는 상세한 설명을 생략한다. 즉, 도 5 및 도 6에 도시된 제1 도전형 제2 질화물 반도체층(134-2, 134-3)은 도 3에 도시된 제1 도전형 제2 질화물 반도체층(134-1)에 해당하며, 동일하므로 이에 대한 중복되는 설명을 생략한다.Except for the differences described above, the
도 3 및 도 6 각각에 예시된 쇼트키 전극(150-1, 150-2)은 내화 금속(refractory metal) 및 높은 일 함수(work function)를 갖는 물질 또는 내화 금속의 혼합물을 포함할 수 있다. 예를 들어, 쇼트키 전극(150-1, 150-2)은 Ni(Nickel), TiN(Titanium Nitride), WN(Tungsten Nitride), WSiX(Tungsten Silicide)(여기서, X는 자연수), W(Tungsten), Pt(Platinum), Au(Aurum), Cr(Chromium), Mo(Molybdenum), 또는 Ag(Argentum) 중 적어도 하나의 물질을 포함할 수 있다.The Schottky electrodes 150-1 and 150-2 illustrated in Figures 3 and 6, respectively, may include a refractory metal and a material having a high work function or a mixture of refractory metals. For example, the Schottky electrodes 150-1 and 150-2 may be formed of a metal such as Ni (Nickel), TiN (Titanium Nitride), WN (Tungsten Nitride), WSi x (Tungsten Silicide) Tungsten, Pt, Auram, Cr, Chromium, Molybdenum, or Ag.
또한, 양극(120-1, 120-2, 120-3)은 제1 층 또는 제1 층 위에 배치된 제2 층 중 적어도 하나를 포함할 수 있다. 여기서, 제1 층은 내화 금속 및 높은 일 함수를 갖는 물질 또는 내화 금속의 혼합물을 포함할 수 있다. 예를 들어, 제1 층은 Ni(Nickel), TiN(Titanium Nitride), WN(Tungsten Nitride), WSiX(Tungsten Silicide)(여기서, X는 자연수), W(Tungsten), Pt(Platinum), Au(Aurum), Cr(Chromium), Mo(Molybdenum), 또는 Ag(Argentum) 중 적어도 하나의 물질을 포함할 수 있고, 제2 층은 Au를 포함할 수 있다. 예를 들어, 양극(120-1, 120-2, 120-3)은 Ni/Au의 이중층 구조일 수 있다.Further, the anodes 120-1, 120-2, and 120-3 may include at least one of a first layer or a second layer disposed over the first layer. Here, the first layer may comprise a refractory metal and a material having a high work function or a mixture of refractory metals. For example, the first layer may be formed of a material selected from the group consisting of Ni (Nickel), TiN (Titanium Nitride), WN (Tungsten Nitride), WSi x (Tungsten Silicide) (Aurum), Cr (Chromium), Mo (Molybdenum), or Ag (Argentum), and the second layer may include Au. For example, the anodes 120-1, 120-2, and 120-3 may be a double layer structure of Ni / Au.
도 3, 도 5 및 도 6에 예시된 전력 반도체 소자(100A, 100B, 100C)에서 제2 도전형 반도체층(140-1, 140-2, 140-3)은 오목부(134A)의 저면(134A-1)과 측면(134A-2)에 모두 배치된 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면 제2 도전형 반도체층(140-1, 140-2, 140-3)은 오목부(134A)의 저면(134A1-) 또는 측면(134A-2)에만 배치될 수 있음은 물론이다.The second conductivity type semiconductor layers 140-1, 140-2, and 140-3 in the
또한, 제2 도전형 반도체층(140-1, 140-2, 140-3)이 p형 반도체층인 경우, 제2 도전형 도펀트는 B(boron) 등과 같은 p형 도펀트일 수 있다.When the second conductivity type semiconductor layers 140-1, 140-2, and 140-3 are p-type semiconductor layers, the second conductivity type dopant may be a p-type dopant such as B (boron).
또한, 제2 도전형 반도체층(140-1, 140-2, 140-3)은 제1 도전형 질화물 반도체층(130-1, 130-2, 130-3)의 제1 도전형 제2 질화물 반도체층(134-1, 134-2, 134-3)과 pn 접합을 형성하는 물질을 포함할 수 있다. 예를 들어, 제1 도전형 제2 질화물 반도체층(134-1, 134-2, 134-3)은 GaN을 포함하고, 제2 도전형 반도체층(140-1, 140-2, 140-3)은 절연물 또는 NiO를 포함할 수 있다. 만일, 제2 도전형 반도체층(140-1, 140-2, 140-3)이 NiO 대신에 SiO2와 같은 절연물이 포함할 경우 유사한 핀치 오프 효과가 얻어질 수 있다. 그러나, 도 3을 참조하면, 제2 도전형 반도체층(140-1)이 NiO로 구현될 경우 절연물로 구현될 때보다 다음과 같은 잇점이 있다.The second conductivity type semiconductor layers 140-1, 140-2, and 140-3 are formed in the same manner as the first conductivity type second nitride layers 130-1, 130-2, and 130-3 of the first conductivity type nitride semiconductor layers 130-1, 130-2, And a material that forms a pn junction with the semiconductor layers 134-1, 134-2, and 134-3. For example, the first conductive type second nitride semiconductor layers 134-1, 134-2, and 134-3 include GaN, and the second conductive type semiconductor layers 140-1, 140-2, and 140-3 ) May comprise an insulator or NiO. Similar pinch-off effects can be obtained if the second conductivity type semiconductor layers 140-1, 140-2, and 140-3 include an insulator such as SiO 2 instead of NiO. However, referring to FIG. 3, when the second conductivity type semiconductor layer 140-1 is formed of NiO, the following advantages are obtained when the second conductivity type semiconductor layer 140-1 is formed of an insulator.
먼저, NiO층(140-1)은 쇼트키 전극(150-1)과 양극(120-1) 사이에서 낮은 저항 전도체의 역할을 수행할 수 있다. 전력 반도체 소자(100A)에 전류가 흐르도록 하기 위해서는 절연층은 이 영역(140-1)에서 제거되어야 한다.First, the NiO layer 140-1 may serve as a low resistance conductor between the Schottky electrode 150-1 and the anode 120-1. In order to allow current to flow through the
또한, NiO층(140-1)은 역 방향 바이어스 전압이 전력 반도체 소자(100A)에 인가되어 전계가 높을 때 발생되는 캐리어인 홀(hole)을 쉽게 흡수할 수 있다. 이로 인해, 전력 반도체 소자(100A)는 항복 조건에 더 강해질 수 있다.Also, the NiO layer 140-1 can easily absorb a hole, which is a carrier generated when a reverse bias voltage is applied to the
또한, NiO층(140-1)은 순 방향 바이어스 전압이 전력 반도체 소자(100A)에 인가될 때 제1 도전형 제2 질화물 반도체층(134-1)으로 캐리어인 홀을 주입할 수 있다. 이로 인해, 제1 도전형 질화물 반도체층(130-1)의 저항이 감소하는 전도율 변조(conductivity modulation)가 가능해진다. 특히, 볼록부(134B)의 폭(x1)이 작을 수록 저항은 더욱 감소할 수 있다. 따라서, 전력 반도체 소자(100A)의 서지 전류 능력(surge current capability)이 더 개선된다.In addition, the NiO layer 140-1 can inject a hole as a carrier into the first conductive type second nitride semiconductor layer 134-1 when a forward bias voltage is applied to the
또한, 도 4a 내지 도 4c를 참조하면, 제2 도전형 반도체층(140-1)의 제1 세그먼트(142A, 142B)의 제1 두께(t1, t11, t12)와, 제2 또는 제4 세그먼트(144, 148)의 제2 두께(t2)와, 쇼트키 전극(150-1)의 상부에 배치된 제3 세그먼트(146A, 146B)의 제3 두께(t3, t31, t32)는 서로 동일할 수도 있고, 다를 수도 있다.4A to 4C, the first thicknesses t1, t11, and t12 of the
펀치 쓰루(punch-through)가 발생하지 않고 최대 역 전압을 견딜 수 있도록 NiO층(140-1)의 제1 및 제2 두께(t1, t11, t12, t2)는 충분히 두꺼워야 한다. 예를 들어, 제1 및 제2 두께(t1, t11, t12, t2)가 너무 얇으면 이러한 최대 역 전압을 견디기 어려울 수 있다. 그러나, 제1 및 제2 두께(t1, t11, t12, t2)가 너무 두꺼우면 전력 반도체 소자(100A)의 온 상태에서 다이오드의 직렬 저항이 증가하고 제조 비용이 증가할 수 있다. 예를 들어, 제1 내지 제3 두께(t1, t11, t12, t2, t3, t31, t32) 각각은 20 ㎚ 내지 300 ㎚일 수 있다.The first and second thicknesses t1, t11, t12, and t2 of the NiO layer 140-1 should be sufficiently thick so as to withstand the maximum reverse voltage without causing punch-through. For example, if the first and second thicknesses t1, t11, t12, t2 are too thin, it may be difficult to withstand this maximum reverse voltage. However, if the first and second thicknesses t1, t11, t12, and t2 are too large, the series resistance of the diode in the ON state of the
도 7은 도 3 내지 도 6에 예시된 전력 반도체 소자(100A, 100B, 100C)에 역 바이어스 전압이 인가될 때, 에너지 밴드 다이어그램을 나타낸다. 여기서, Ec는 전도 대역의 에너지 레벨을 나타내고, Ev는 가전자 대역(valence band)의 에너지 레벨을 나타낸다. 참조부호 '120'은 도 3 내지 도 6에 예시된 양극(120-1, 120-2, 120-3)에 해당하고, '140'은 도 3 내지 도 6에 예시된 제2 도전형 반도체층(140-1, 140-2, 140-3)에 해당하고, '134'는 도 3 내지 도 6에 예시된 제1 도전형 제2 질화물 반도체층(134-1, 134-2, 134-3)에 해당한다.FIG. 7 shows an energy band diagram when a reverse bias voltage is applied to the
도 7을 참조하면, 제2 도전형 반도체층(140)은 제1 도전형 제2 질화물 반도체층(134)과 이종 접합(heterojunction)을 형성한다. 따라서, 제2 도전형 반도체층(140)에 거의 전자가 존재하지 않으므로, 전자는 제1 도전형 제2 질화물 반도체층(134)에 스크류 전위(36)로 들어갈 수 없다. 따라서, 전력 반도체 소자(100A ~ 100C)에 매우 높은 역 방향 전압이 인가될 때, 제2 도전형 반도체층(140)과 제1 도전형 제2 질화물 반도체층(134) 사이의 경계에 매우 높은 전계가 야기된다고 하더라도, 역 방향 누설 전류는 크게 발생하지 않는다.Referring to FIG. 7, the second
도 8a 내지 도 8f는 도 3에 예시된 전력 반도체 소자(100A)에서 다이오드의 한 섹션에서 역 방향 바이어스 전압을 증가시킴에 따라 공핍 영역(depletion region)이 펼쳐지는 모습을 2차원적으로 나타낸 시뮬레이션 결과이다.FIGS. 8A to 8F are simulation results showing two-dimensionally a state in which a depletion region is unfolded as a reverse bias voltage is increased in one section of a diode in the
도 8a, 도 8b, 도 8c, 도 8d, 도 8e 및 도 8f는 양극(120-1)과 음극(110)에 인가되는 전압(Vac)이 각각 0볼트, -10볼트, -50볼트, -100볼트, -300볼트 및 -600볼트일 때 Ec의 변화를 나타낸다. 여기서, Ec는 전도 대역 에지의 에너지 레벨을 나타내며, 양극(120-1)에 인가되는 전압을 기준으로 측정되며 단위는 eV이다.8A, 8B, 8C, 8D, 8E and 8F show that the voltages Vac applied to the cathodes 120-1 and the
도 8a 내지 도 8f을 참조하면, Ec의 간격이 클수록 전계가 낮음을 나타낸다. 전력 반도체 소자(100A)에 역 방향 바이어스 전압이 인가될 때, 제1 도전형 제2 질화물 반도체층(134-1)과 제2 도전형 반도체층(140-1)이 형성하는 pn 접압의 공핍 영역은 돌출부(134B)의 측부로부터 펼쳐져서 돌출부(134B)를 핀치 오프(pinch off)한다. 이로 인해, 높은 역 방향 바이어스 전압에서 쇼트키 전극(150-1)과 제1 도전형 제2 질화물 반도체층(134-1) 사이의 쇼트키 접합 근처의 전계는 억제된다. 또한, 제2 도전형 반도체층(140-1)과 제1 도전형 제2 질화물 반도체층(134-1) 간의 pn 접합 근처의 전계는 억제되지 않는다. 그러나, 누설 전류 밀도는 쇼트키 접합에서보다 pn 접합에서 훨씬 더 작다.Referring to FIGS. 8A to 8F, the electric field is low as the interval of Ec is larger. When a reverse bias voltage is applied to the
한편, 도 3 내지 도 6을 참조하면, 볼록부(134B)의 폭(x1)에 대한 높이(y)의 비율인 외형비(aspect ratio)는 전력 반도체 소자(100A ~ 100C)의 특성에 영향을 미칠 수 있다. 예를 들어, 도 3을 참조하면, 쇼트키 전극(150-1)과 제1 도전형 제2 질화물 반도체층(134-1)간의 쇼트키 접합에서의 전계와 다이오드의 저항(Rsp:specific ON resistance)은 볼록부(134B)의 외형비(y/x1)에 의존한다. 높은 외형비(y/x1)에서 전계는 감소되지만 저항(Rsp)은 증가한다.3 to 6, the aspect ratio, which is the ratio of the height y to the width x1 of the
도 9는 쇼트키 접합에서의 전계(E-field)와 저항(Rsp)이 외형비에 의존하는 관계를 나타내는 그래프로서, 횡축은 외형비를 나타내고, 좌측의 종축은 전계를 나타내고, 우측의 종축은 저항(Rsp)을 나타낸다. 또한, 참조부호 '212' 및 '214'는 볼록부(134B)의 폭(x1)이 각각 2 ㎛ 및 1 ㎛일 때의 전계를 나타내고, 참조부호 '312' 및 '314'는 볼록부(134B)의 폭(x1)이 각각 1 ㎛ 및 2 ㎛ 일 때의 저항(Rsp)를 나타낸다.9 is a graph showing a relationship in which the electric field (E-field) and the resistance Rsp in the Schottky junction depend on the aspect ratio, in which the abscissa indicates the external form ratio, the ordinate on the left indicates the electric field, And the resistance Rsp.
도 9를 참조하면, 외형비가 0.5보다 작으면 전계의 감소는 미미할 수 있고, 외형비가 1.5보다 크면 저항(Rsp)이 커질 뿐만 아니라 소자(100A)의 제조가 어려울 수 있다. 따라서, 외형비(y/x1)은 0.5 내지 1.5일 수 있다.Referring to FIG. 9, if the external shape ratio is less than 0.5, the decrease of the electric field may be insignificant. If the external form ratio is larger than 1.5, the resistance Rsp may become large and the
또한, 도 3 내지 도 6에 도시된 볼록부(134B)의 폭(x1)은 전력 반도체 소자(100A ~ 100C)의 특성에 영향을 미칠 수 있다. 만일, 볼록부(134B)의 폭(x1)이 0.5 ㎛보다 작으면 소자(100A)의 제조가 어려울 수 있다. 따라서, 볼록부(134B)의 폭(x1)은 0.5 ㎛ 내지 4 ㎛일 수 있다.In addition, the width x1 of the
또한, 전력 반도체 소자(100A ~ 100C)의 저항(Rsp)은 오목부(134A)의 폭(x2)에 의존할 수 있다. 만일, 오목부(134A)의 폭(x2)이 1.5 ㎛보다 크면 저항(Rsp)이 증가할 수 있고, 오목부(134A)의 폭(x2)이 0.5 ㎛보다 작으면 소자(100A)의 제조가 어려울 수 있다. 따라서, 오목부(134A)의 폭(x2)은 0.5 ㎛ 내지 1.5 ㎛일 수 있다.The resistance Rsp of the
도 10 내지 도 13은 도 3 내지 도 6에 예시된 전력 반도체 소자(100A ~ 100C)의 평면도를 나타낸다. 여기서, 참조부호 '130'은 제1 도전형 질화물 반도체층(130-1, 130-2, 130-3)에 해당한다. 도 10 내지 도 13에서 편의상 제2 도전형 반도체층(140-1, 140-2, 140-3)과 쇼트키 전극(150-1, 150-2)은 생략되었다. 그러나, 오목부(134A)의 저면 또는 측면 중 적어도 하나의 위에는 제2 도전형 반도체층(140-1, 140-2, 140-3)이 배치될 수 있음은 물론이고, 볼록부(134B)의 상부에 도 3에 예시된 쇼트키 전극(150-1)이 배치되거나 오목부(134A)의 상부에 도 6에 예시된 쇼트키 전극(150-2)이 배치될 수 있음은 물론이다.Figs. 10-13 illustrate plan views of the
일 실시 예에 의하면, 도 10에 예시된 바와 같이, 오목부(134A)와 볼록부(134B)는 수평 방향으로 서로 교호적으로 반복하여 배치되는 평면 형상을 가질 수 있다. 또는, 도 10에 예시된 바와 달리, 오목부(134A)와 볼록부(134B)는 수직 방향으로 서로 교호적으로 반복하여 배치되는 평면 형상을 가질 수 있다.According to one embodiment, as illustrated in Fig. 10, the
다른 실시에에 의하면, 도 11에 예시된 바와 같이, 오목부(134A)와 볼록부(134B)는 바둑판 모양으로 배치되는 평면 형상을 가질 수도 있다.According to another embodiment, as illustrated in Fig. 11, the
또 다른 실시 예에 의하면, 도 12에 예시된 바와 같이, 오목부(134A)는 다각형 평면 형상 예를 들어 육각형 평면 형상을 가질 수도 있다. 도 10 또는 도 11에 예시된 실시 예에서, 오목부(134A)와 볼록부(134B)가 차지하는 면적은 동일하다. 그러나, 도 12에 예시된 실시 예에서, 오목부(134A)가 차지하는 면적은 전체 면적 대비 1/3인 반면, 볼록부(134B)가 차지하는 면적은 전체 면적 대비 2/3가 된다.According to another embodiment, as illustrated in FIG. 12, the
또 다른 실시 예에 의하면, 도 13에 예시된 바와 같이, 오목부(134A)는 원형 평면 형상을 가질 수도 있다. 도 11 또는 도 12에 예시된 실시 예에서, 오목부(134A)의 가장 자리가 각진 평면 형상이므로 가장 자리에서 전계가 집중될 수 있는 반면, 도 13에 예시된 바와 같이 오목부(134A)의 가장 자리가 원형 평면 형상으로 형성될 경우 이러한 전계 집중이 감소될 수 있다.According to another embodiment, as illustrated in Fig. 13, the
이하, 도 3에 예시된 전력 반도체 소자(100A)의 제조 방법을 첨부된 도 14a 내지 도 14e를 참조하여 다음과 같이 설명하지만, 도 3에 예시된 전력 반도체 소자(100A)는 도 14a 내지 도 14e에 도시된 방법 이외의 다른 방법에 의해서도 제조될 수 있다. 또한, 도 5 또는 도 6에 예시된 전력 반도체 소자(100B, 100C)도 도 14a 내지 도 14e에 도시된 공정 단면도를 변형하여 당업자의 수준에서 제조될 수 있음은 물론이다.Hereinafter, a method of manufacturing the
도 14a 내지 도 14e는 도 3에 예시된 전력 반도체 소자(100A)의 제조 방법을 설명하기 위한 공정 단면도를 나타낸다.Figs. 14A to 14E show process cross-sectional views for explaining a manufacturing method of the
도 14a를 참조하면, 제1 도전형 제1 질화물 반도체층(132) 및 제1 도전형 제2 질화물 반도체층(134-1)을 순차적으로 형성한다. 예를 들어, 제1 도전형 제1 및 제2 질화물 반도체층(132, 134-1)은 MOCVD(Metal Organic Chemical Vapor Deposition)법으로 형성할 수 있다. 또한, 제1 도전형 제2 질화물 반도체층(134-1)은 6 ㎛의 두께로 2x1016 원자수/㎤의 도핑 농도로 형성될 수 있다.Referring to FIG. 14A, a first conductive type first
이후, 도 14b를 참조하면, 스퍼터링(sputtering)에 의해 쇼트키 금속(150-1)을 제1 도전형 제2 질화물 반도체층(134-1)의 상부에 증착하여 300 ㎚의 두께로 형성할 수 있다.14B, a Schottky metal layer 150-1 may be deposited on the first conductive type second nitride semiconductor layer 134-1 by sputtering to have a thickness of 300 nm. have.
이후, 도 14c를 참조하면, 쇼트키 금속(150-1)과 제1 도전형 제2 질화물 반도체층(134-1)을 반응성 이온 식각(RIE:Reactive Ion Etching)하여 약 1 ㎛의 폭(x2)과 깊이(y)를 갖는 오목부(134A)를 1 ㎛의 간격으로 복수 개 형성할 수 있다.Referring to FIG. 14C, the Schottky metal layer 150-1 and the first conductive type second nitride semiconductor layer 134-1 are subjected to reactive ion etching (RIE) to have a width (x2 ) And the depth y can be formed at a plurality of intervals of 1 占 퐉.
이후, 도 14d를 참조하면, 제2 도전형 반도체층(140-1)을 제1 도전형 질화물 반도체층(130-1)의 오목부(134A)와 쇼트키 전극(150-1)의 측부 및 상부를 감싸면서 20 ㎚ 내지 300 ㎚의 두께로 증착할 수 있다. 예를 들어, Ni을 스퍼터링에 의해 쇼트크 전극(150-1) 및 제2 도전형 제2 질화물 반도체층(134-1) 위에 증착하고, 후속하여 산소 분위기의 500 ℃ 내지 700 ℃의 온도에서 Ni을 산화시켜 3.7 eV의 에너지 밴드갭을 갖는 p형 반도체층을 제2 도전형 반도체층(140-1)으로서 형성할 수 있다.14D, the second conductive semiconductor layer 140-1 is formed on the side surfaces of the
이후, 도 14e를 참조하면, 제2 도전형 반도체층(140-1)의 상부에 양극(120-1)을 형성하고, 제1 도전형 질화물 반도체층(130-1)의 하부에 음극(110)을 형성할 수 있다. 예를 들어, 제2 도전형 반도체층(140-1)의 상부에 10 ㎚ 내지 1000 ㎚ 예를 들어, 200 ㎚의 두께로 Ni를 형성하고, Ni 위에 10 ㎚ 내지 10000 ㎚ 예를 들어 3000 ㎚의 두께로 Au를 형성하여 양극(120-1)을 형성할 수 있다. 또한, 제1 도전형 질화물 반도체층(130-1)의 아래에 Ti를 형성하고, Ti 위에 Au를 형성하여 음극(110)을 형성할 수 있다. 또는, 제1 도전형 질화물 반도체층(130-1)의 아래에 Au를 형성하고, Au 위에 Ti를 형성하여 음극(110)을 형성할 수 있다.14E, an anode 120-1 is formed on the second conductive type semiconductor layer 140-1, a cathode 110-1 is formed on the lower side of the first conductive type nitride semiconductor layer 130-1, ) Can be formed. For example, Ni may be formed on the second conductive type semiconductor layer 140-1 at a thickness of 10 nm to 1000 nm, for example, 200 nm, and may be formed on the Ni to have a thickness of 10 nm to 10000 nm, for example, Au may be formed to a thickness to form the anode 120-1. In addition, Ti may be formed under the first conductive type nitride semiconductor layer 130-1, and Au may be formed on the Ti to form the
도 15a 및 15b는 기존과 본 실시 예의 전류-전압의 특성 그래프를 각각 나타낸다. 각 그래프에서, 횡축은 전압을 나타내고, 종축은 전류를 나타낸다.15A and 15B show characteristic graphs of the current-voltage characteristics of the present embodiment and those of the present embodiment, respectively. In each graph, the abscissa represents the voltage and the ordinate the current.
전술한 전력 반도체 소자(100A ~ 100C)에서 제1 도전형 질화물 반도체층(130-1, 130-2, 130-3)과 제2 도전형 반도체층(140-1, 140-2, 140-3)은 각각 pn 접합을 형성하므로, 전력 반도체 소자(100A ~ 100C)에 높은 역 방향 바이어스 전압이 인가될 때, 쇼트키 접합 근처의 전계가 낮게 유지됨으로써, 도 15a에 도시된 기존보다 도 15b에 예시된 바와 같이 역 방향 누설 전류가 감소할 수 있다.The first conductivity type nitride semiconductor layers 130-1, 130-2, and 130-3 and the second conductivity type semiconductor layers 140-1, 140-2, and 140-3 in the
또한, 전술한 전력 반도체 소자는 다양한 분야 예를 들면 광 검출기(photodetector), 가스 센서(gas sensor), 액체 센서(liquid sensor), 압력 센서(pressure sensor), 압력 및 온도 같은 다기능 센서(multi-function sensor), 전력 스위칭 트랜지스터(power switching transistor), 마이크로파 트랜지스터(microwave transistor), 전력 변환기(power converter) 등의 전력 반도체 회로에 적용될 수 있다.The power semiconductor devices described above can be used in various fields such as photodetectors, gas sensors, liquid sensors, pressure sensors, multi-function sensors such as pressure and temperature, sensor, a power switching transistor, a microwave transistor, a power converter, and the like.
이하, 전술한 실시예에 의한 전력 반도체 소자를 포함하는 전력 변환기의 구성 및 동작을 첨부된 도면을 참조하여 다음과 같이 설명한다.Hereinafter, the configuration and operation of the power converter including the power semiconductor device according to the above-described embodiment will be described with reference to the accompanying drawings.
도 16은 실시예에 의한 전력 반도체 소자의 회로도를 나타낸다. 여기서, Vdc는 직류 공급 전압을 나타낸다.16 shows a circuit diagram of the power semiconductor device according to the embodiment. Here, Vdc represents a DC supply voltage.
도 16에 도시된 전력 반도체 소자는 프리 휠(freewheel) 다이오드(300) 및 IGBT(Isulated Gate Bipolar Transistors)(400) 및 수동 소자로서 인턱터(L)를 포함한다.The power semiconductor device shown in FIG. 16 includes a
도 16에 도시된 프리 휠 다이오드(300)는 pn 다이오드(D)나 SBD로서 동작하도록 기능적으로 분리되며, 분리된 기능을 선택할 수 있도록 게이트(Gate)를 갖는다. 이러한 다이오드(300)를 게이트 제어 다이오드(gate controlled diode)라고도 한다. 여기서, SBD는 전술한 도 3, 도 5 또는 도 6에 도시된 전력 반도체 소자(100A, 100B, 100C)에 해당할 수 있다.The
게이트 제어 다이오드(300)는 전도 상태에서 pn 다이오드(D)로서 동작하고 역 방향 상태에서 SBD인 것처럼 동작하여 2가지의 타입을 최대한 활용한다.The
게이트 제어 다이오드(300)와 직렬 연결되는 IGBT(400)의 게이트는 IGBT(400)가 턴 온되기 바로 직전까지는 턴 오프 상태를 유지하고, 게이트 제어 다이오드(300)의 게이트는 pn 다이오드(D)로부터 SBD로 스위칭하기 위해 전도 상태가 되도록 턴 온되어 역 방향 상태를 준비한다.The gate of the
IGBT(400)의 게이트가 턴 온 상태일 때 쇼트키 다이오드는 이미 전도 상태이기 때문에, 축적된 전하량은 pn 다이오드(D) 경우의 전하량보다 매우 적다. 그러므로, 역방향 전류가 감소될 수 있다. 또한, IGBT(400)가 턴 오프되기 바로 전에, 게이트 제어 다이오드(300)의 게이트는 SBD로부터 pn 다이오드(D)로 스위칭하여 전도 상태에서 순방향 전압을 줄이도록 한다. 턴 온된 이후에 그리고 IGBT(400)가 다시 턴 온되기 바로 전에, pn 다이오드(D)는 도전 상태가 되고, 도전 상태는 pn 다이오드(D)로부터 SBD로 스위칭된다. 전술한 동작은 반복적으로 수행된다.Since the Schottky diode is already in the conductive state when the gate of the
게이트 제어 다이오드(300)와 IGBT(400)를 구동시키기 위해, 게이트 구동 회로(미도시)가 더 배치될 수 있다. 게이트 구동 회로는 게이트 제어 다이오드(300)에 공급될 게이트 제어 신호(VGA)를 발생하여 pn 다이오드(D)로부터 SBD로 게이트를 스위칭시킨다. 또한, 게이트 구동 회로는 게이트 제어 신호(VGE)를 발생하여 IGBT(400)로 출력한다.To further drive the
즉, 게이트 제어 다이오드(300)를 통해 전류가 순방향으로 흐를 때 적어도 pn 다이오드(D)는 동작하고, 게이트 제어 다이오드(300)가 역 방향을 회복할 때 SBD가 주로 동작하도록 게이트 구동 회로는 이들(300, 400)를 제어한다.That is, at least the pn diode D operates when the current flows forward through the
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.
100A, 100B, 100C: 전력 반도체 소자
110: 음극
120, 120-1, 120-2, 120-3: 양극
130-1, 130-2, 130-3: 제1 도전형 질화물 반도체층
132: 제1 도전형 제1 질화물 반도체층
134, 134-1, 134-2, 134-3: 제1 도전형 제2 질화물 반도체층
134A: 오목부
134B: 볼록부
140, 140-1, 140-2, 140-3: 제2 도전형 반도체층
142A, 142B: 제1 세그먼트
144: 제2 세그먼트
146A, 146B: 제3 세그먼트
148: 제4 세그먼트
150-1, 150-2: 쇼트키 전극100A, 100B, 100C: power semiconductor device 110: cathode
120, 120-1, 120-2, 120-3: anode
130-1, 130-2, and 130-3: a first conductive type nitride semiconductor layer
132: first conductive type first nitride semiconductor layer
134, 134-1, 134-2, and 134-3: a first conductive type second nitride semiconductor layer
134A:
140, 140-1, 140-2, 140-3: a second conductivity type semiconductor layer
142A, 142B: first segment 144: second segment
146A, 146B: third segment 148: fourth segment
150-1, 150-2: Schottky electrode
Claims (22)
상기 음극 위에 배치되며, 상부에 오목부와 볼록부가 적어도 한 번 교대로 반복하여 배치된 제1 도전형 질화물 반도체층;
상기 오목부의 저면 또는 측면 중 적어도 하나의 위에 배치된 제2 도전형 반도체층; 및
상기 제2 도전형 반도체층 위에 배치된 양극을 포함하는 전력 반도체 소자.cathode;
A first conductive type nitride semiconductor layer which is disposed on the cathode and in which recesses and convex portions are alternately arranged repeatedly at least once;
A second conductive semiconductor layer disposed on at least one of a bottom surface and a side surface of the concave portion; And
And a positive electrode disposed on the second conductive type semiconductor layer.
상기 제2 도전형 반도체층은 상기 오목부의 측면으로부터 연장되어 상기 쇼트키 전극의 측면과 상부면을 덮도록 배치된 전력 반도체 소자.2. The nitride semiconductor light emitting device according to claim 1, further comprising a Schottky electrode disposed on the convex portion and forming a Schottky junction with the first conductive type nitride semiconductor layer,
And the second conductivity type semiconductor layer extends from a side surface of the recess to cover the side surface and the upper surface of the Schottky electrode.
상기 양극은 상기 쇼트키 전극과 상기 볼록부 위에 배치된 전력 반도체 소자.The semiconductor light emitting device according to claim 1, further comprising a Schottky electrode disposed on the second conductivity type semiconductor layer in the recess,
Wherein the anode is disposed on the Schottky electrode and the convex portion.
제1 층 또는 상기 제1 층 위에 배치된 제2 층 중 적어도 하나를 포함하고,
상기 제1 층은 Ni(Nickel), TiN(Titanium Nitride), WN(Tungsten Nitride), WSiX(Tungsten Silicide)(여기서, X는 자연수), W(Tungsten), Pt(Platinum), Au(Aurum), Cr(Chromium), Mo(Molybdenum), 또는 Ag(Argentum) 중 적어도 하나의 물질을 포함하고, 상기 제2 층은 Au를 포함하는 전력 반도체 소자.The method of claim 1,
A first layer or a second layer disposed over the first layer,
The first layer may include at least one selected from the group consisting of Ni (Nickel), TiN (Titanium Nitride), WN (Tungsten Nitride), WSi x (Tungsten Silicide), where X is a natural number, W, Tungsten, , Cr (Chromium), Mo (Molybdenum), or Ag (Argentum), and the second layer comprises Au.
상기 제1 도전형 질화물 반도체층과 pn 접합을 형성하는 물질을 포함하는 전력 반도체 소자.The method of claim 1, wherein the second conductive semiconductor layer
And a material forming a pn junction with the first conductive type nitride semiconductor layer.
상기 전력 반도체 소자와 전기적으로 연결되는 수동 소자를 포함하는 전력 반도체 회로.A power semiconductor device according to any one of claims 1 to 7, 10 to 18, and 20 to 21, And
And a passive element electrically coupled to the power semiconductor device.
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