JP2009302091A - Silicon carbide semiconductor device, and method of manufacturing the same - Google Patents

Silicon carbide semiconductor device, and method of manufacturing the same Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an SiC semiconductor device which has L-load surge resistance and also has breaking electric field intensity, and to provide a method of manufacturing the same. <P>SOLUTION: A trench 5 for forming a deep p-type layer 6 is different in width between a center region R1a and a connection region R1b. Specifically, a trench 5a in the center region R1a is made larger in width than a trench 5b in the connection region R1b. When a first layer 6a with low concentration and a second layer 6b with high concentration are formed in order, the first layer 6a is thick on the side of the trench 5b where the layer 6b is narrow in width and thin on the side of the trench 5a where the first layer 6a is wide in width. Consequently, the SiC semiconductor device has a structure wherein the second layer 6b with the high concentration of the deep p-type layer 6 is deeper in the center region R1a than in the connection region R1b. Consequently, the center region R1a which is not in contact with a voltage withstanding structure region R2 is lowest in breakdown voltage BV (R1a) compared with other regions, and the semiconductor device is broken down here. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、サージ耐量を向上させるためのディープ層が備えられた炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。   The present invention relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device provided with a deep layer for improving surge resistance and a method for manufacturing the same.

従来、特許文献１において、電流を基板表裏面間で流す縦型構造のＭＯＳＦＥＴやＩＧＢＴのような縦型パワー素子のトランジスタセルがＬ負荷による瞬時逆サージにより破壊されることを防止した構造が提案されている。具体的には、Ｌ負荷サージでの破壊がセル領域のうち最外周に位置するセル（以下、最外周セルという）で頻発していることを考慮し、破壊原因である最外周セルにｐ型ベース領域のみを形成してｎ+型ソース領域を形成しないようにすることで、寄生バイポーラトランジスタがオンしない構造としている。さらに、セル領域ではなく、ベース領域で確実にアバランシェブレークダウンが発生させられるように、ｎ+型ソース領域を無くした最外周のｐ型ベース領域とさらに外側の外周部領域に形成された耐圧用のｐ型拡散領域との間の間隔をセル領域内の各ｐ型ベース領域間の間隔よりも大きく設計することで、より寄生バイポーラトランジスタがオンしないようにしている。 Conventionally, Patent Document 1 proposes a structure that prevents a transistor cell of a vertical power element such as a MOSFET or IGBT having a vertical structure that allows current to flow between the front and back surfaces of the substrate from being destroyed by an instantaneous reverse surge caused by an L load. Has been. Specifically, in consideration of the fact that destruction due to L load surge frequently occurs in the cell located in the outermost periphery in the cell region (hereinafter referred to as the outermost periphery cell), the p-type By forming only the base region and not the n + -type source region, the parasitic bipolar transistor is not turned on. Further, in order to ensure that an avalanche breakdown is generated not in the cell region but in the base region, the outermost p-type base region without the n + type source region and the outer peripheral region formed further outside The parasitic bipolar transistor is further prevented from being turned on by designing the interval between the p-type diffusion regions to be larger than the interval between the p-type base regions in the cell region.

一方、近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。このＳｉＣが用いられたＳｉＣ半導体装置のＬ負荷耐性に関する対策を図った構造として、特許文献２に示すものがある。具体的には、ｐ型ベース領域よりも深い位置まで形成したディープｐ型層を形成し、このディープｐ型層の底面で優先的にアバランシェブレークダウンを発生させることで、寄生トランジスタを動作させ難い経路でサージエネルギーを引抜き、Ｌ負荷耐量を確保するようにしている。このようなディープｐ型層の形成工程は、イオン種がほとんど熱拡散しないことから、ｐ型ベース領域形成のためのｐ型不純物のイオン注入前に予めディープｐ型層と対応する溝を形成しておき、ｐ型ベース領域と共にディープｐ型層形成領域にもｐ型不純物をイオン注入することで行われている。
特開２０００−２９４７７０号公報 特開平１１−３３００９１号公報 On the other hand, in recent years, SiC has attracted attention as a material for power devices that can obtain high electric field breakdown strength. Patent Document 2 discloses a structure in which measures against L load resistance of a SiC semiconductor device using SiC are taken. Specifically, it is difficult to operate a parasitic transistor by forming a deep p-type layer formed deeper than the p-type base region and preferentially generating an avalanche breakdown at the bottom of the deep p-type layer. Surge energy is extracted along the route to ensure L load resistance. In such a deep p-type layer formation process, since the ion species hardly diffuses, a groove corresponding to the deep p-type layer is formed in advance before ion implantation of the p-type impurity for forming the p-type base region. In addition, the p-type impurity is ion-implanted into the deep p-type layer forming region together with the p-type base region.
JP 2000-294770 A JP-A-11-330091

しかしながら、特許文献１に示される構造では、アバランシェブレークダウンが発生する位置を最外周のｐ型ベース領域や外周部領域のｐ型拡散領域に制御することができ、トランジスタ部での破壊を防止することができるものの、Ｌ負荷エネルギーが更に大きくなったり、チップサイズが大きくなったりすると、サージエネルギーの引抜き経路が外周部とセル領域の最外周にライン状に集中してしまう。このため、寄生トランジスタがオン状態になったり、電力集中による発熱により素子破壊に至るという問題がある。したがって、セル領域全域でアバランシェブレークダウンが発生し、しかも寄生バイポーラトランジスタがオンしない構造が望まれる。   However, in the structure shown in Patent Document 1, the position where the avalanche breakdown occurs can be controlled to the outermost p-type base region and the outer-periphery region p-type diffusion region, thereby preventing breakdown in the transistor portion. However, if the L load energy is further increased or the chip size is increased, the surge energy extraction path is concentrated in a line shape on the outer periphery and the outermost periphery of the cell region. For this reason, there is a problem that the parasitic transistor is turned on or the element is destroyed due to heat generation due to power concentration. Therefore, a structure in which avalanche breakdown occurs in the entire cell region and the parasitic bipolar transistor is not turned on is desired.

また、特許文献２に示される構造では、ディープｐ型層が無い場合に比べてＬ負荷耐量が向上する効果はあるが、ブレークダウンが最外周セル領域で発生するため、Ｌ負荷耐量が十分でなく、サージエネルギーが大きくなると最外周セル領域で素子破壊が発生するという問題は解決できない。また、ディープｐ型層の形状が予め形成しておいた溝の形状に依存し、溝をエッチングによって形成していることから、溝の角部の尖った形状が引き継がれる。このため、その尖った箇所において電界集中が生じ、破壊電界強度的にも弱くなるという問題がある。   In addition, the structure shown in Patent Document 2 has an effect of improving the L load resistance compared to the case where there is no deep p-type layer. However, since breakdown occurs in the outermost peripheral cell region, the L load resistance is sufficient. However, when the surge energy increases, the problem that element breakdown occurs in the outermost peripheral cell region cannot be solved. In addition, since the shape of the deep p-type layer depends on the shape of the groove formed in advance and the groove is formed by etching, the sharp shape of the corner of the groove is inherited. For this reason, there is a problem that electric field concentration occurs at the pointed portion and the breakdown electric field strength is weakened.

本発明は上記点に鑑みて、Ｌ負荷サージ耐量があり、かつ、破壊電界強度もあるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。   In view of the above points, an object of the present invention is to provide a SiC semiconductor device that has an L load surge resistance and also has a breakdown electric field strength and a method for manufacturing the SiC semiconductor device.

上記目的を達成するため、請求項１に記載の発明では、ＳｉＣからなる第１導電型または第２導電型の基板（１、３１）と、基板（１、３１）の表面に形成されたＳｉＣからなる第１導電型のドリフト層（２、３２）と、を有し、基板（１、３１）におけるセル領域（Ｒ１）に基板（１、３１）の表裏面間で電流を流す縦型構造の半導体素子が形成されていると共に、セル領域（Ｒ１）の外周を囲むように耐圧構造領域（Ｒ２）が形成されてなるＳｉＣ半導体装置において、セル領域（Ｒ１）における中央領域（Ｒ１ａ）と、該中央領域（Ｒ１ａ）を囲むように構成されていると共に、中央領域（Ｒ１ａ）と耐圧構造領域（Ｒ２）の間を接続するように配置された接続領域（Ｒ１ｂ）の双方に、ドリフト層（２、３２）に達する第２導電型のディープ層（６）が備えられ、該ディープ層（６）により中央領域（Ｒ１ａ）の耐圧（ＢＶ（Ｒ１ａ））の方が接続領域（Ｒ１ｂ）における耐圧（ＢＶ（Ｒ１ｂ））よりも低く、かつ、接続領域（Ｒ１ｂ）における耐圧（ＢＶ（Ｒ１ｂ））の方が耐圧構造領域（Ｒ２）における耐圧（ＢＶ（Ｒ２））よりも低くされていることを特徴としている。   In order to achieve the above object, according to the first aspect of the present invention, a first conductive type or second conductive type substrate (1, 31) made of SiC, and SiC formed on the surface of the substrate (1, 31). And a vertical structure in which a current flows between the front and back surfaces of the substrate (1, 31) in the cell region (R1) of the substrate (1, 31). In the SiC semiconductor device in which the breakdown voltage structure region (R2) is formed so as to surround the outer periphery of the cell region (R1), the central region (R1a) in the cell region (R1), A drift layer (R1b) is formed on both the connection region (R1b) arranged to surround the central region (R1a) and connected between the central region (R1a) and the breakdown voltage structure region (R2). 2, 32) of the second conductivity type A deep layer (6), and the deep layer (6) has a lower withstand voltage (BV (R1a)) in the central region (R1a) than a withstand voltage (BV (R1b)) in the connection region (R1b); The breakdown voltage (BV (R1b)) in the connection region (R1b) is lower than the breakdown voltage (BV (R2)) in the breakdown voltage structure region (R2).

このように、耐圧構造領域（Ｒ２）に接していない中央領域（Ｒ１ａ）の耐圧（ＢＶ（Ｒ１ａ））が他の領域と比べて最も低くなるようにしている。このため、ブレークダウン発生箇所は、ライン状ではなく、中央領域（Ｒ１ａ）全域で面状となり、ブレークダウン電流が面状に広範囲で流れることになる。これにより、ブレークダウン電流の面密度が小さくなり、Ｌ負荷耐量を向上させることが可能となる。   As described above, the breakdown voltage (BV (R1a)) of the central region (R1a) not in contact with the breakdown voltage structure region (R2) is set to be the lowest compared to the other regions. For this reason, the breakdown occurrence location is not a line shape but a planar shape in the entire central region (R1a), and the breakdown current flows over a wide area in the planar shape. Thereby, the surface density of the breakdown current is reduced, and the L load withstand capability can be improved.

具体的には、請求項２に記載したように、セル領域（Ｒ１）における中央領域（Ｒ１ａ）と接続領域（Ｒ１ｂ）の双方に、ドリフト層（２、３２）に達するトレンチ（５）が形成されていると共に該トレンチ（５）内に第２導電型層（６ｂ）を有するディープ層（６）を備え、中央領域（Ｒ１ａ）に形成された第２導電型層（６ｂ）の方が接続領域（Ｒ１ｂ）に形成された第２導電型層（６ｂ）よりも深くされるようにすることで、請求項１に記載した関係となるＳｉＣ半導体装置とすることができる。   Specifically, as described in claim 2, a trench (5) reaching the drift layer (2, 32) is formed in both the central region (R1a) and the connection region (R1b) in the cell region (R1). And a deep layer (6) having a second conductivity type layer (6b) in the trench (5), and the second conductivity type layer (6b) formed in the central region (R1a) is connected. By making it deeper than the second conductivity type layer (6b) formed in the region (R1b), the SiC semiconductor device having the relationship described in claim 1 can be obtained.

例えば、請求項３に記載したように、トレンチ（５）の底部に、第２導電型層（６ｂ）よりも低濃度とされた第２導電型または第１導電型にて構成された第１層（６ａ）を備え、第２導電型層（６ｂ）を第１層（６ａ）の上に形成された第２層（６ｂ）とし、第１層（６ａ）のトレンチ（５）の底部からの厚みが、中央領域（Ｒ１ａ）に形成されたものよりも接続領域（Ｒ１ｂ）に形成されたものの方が厚くなるようにすれば、請求項２に記載したＳｉＣ半導体装置を構成できる。   For example, as described in claim 3, the first conductivity type is formed at the bottom of the trench (5) with the second conductivity type or the first conductivity type having a lower concentration than the second conductivity type layer (6 b). The second conductivity type layer (6b) is a second layer (6b) formed on the first layer (6a), and the bottom of the trench (5) of the first layer (6a) is provided. The SiC semiconductor device according to claim 2 can be configured if the thickness of the layer formed in the connection region (R1b) is thicker than that formed in the central region (R1a).

この場合、請求項４に記載したように、トレンチ（５）の底部において第１層（６ａ）の表面を丸めることができるため、該第１層（６ａ）の上に形成された第２層（６ｂ）の底部も丸めることができる。   In this case, as described in claim 4, since the surface of the first layer (6a) can be rounded at the bottom of the trench (5), the second layer formed on the first layer (6a). The bottom of (6b) can also be rounded.

このように、ディープ層（６）のうち実質的にディープ層として機能する第２層（６ｂ）の底部が丸められた形状にすることで、底部が尖っている場合に生じるような電界集中による耐圧低下を防止できる。また、第１層（６ａ）を第２層（６ｂ）よりも低濃度の第２導電型とすれば、電界緩和層として作用し、理想的な耐圧構造とすることができる。   Thus, by making the bottom part of the 2nd layer (6b) which functions substantially as a deep layer among the deep layers (6) into the rounded shape, it is due to the electric field concentration which occurs when the bottom part is sharp. It is possible to prevent a decrease in breakdown voltage. If the first layer (6a) is a second conductivity type having a lower concentration than the second layer (6b), the first layer (6a) acts as an electric field relaxation layer, and an ideal withstand voltage structure can be obtained.

請求項５に記載の発明では、中央領域（Ｒ１ａ）に形成されたトレンチ（５）の幅の方が接続領域（Ｒ１ｂ）に形成されたトレンチ（５）の幅よりも広くされていることを特徴としている。   In the invention according to claim 5, the width of the trench (5) formed in the central region (R1a) is wider than the width of the trench (5) formed in the connection region (R1b). It is a feature.

このように、ディープ層（６）の幅が中央領域（Ｒ１ａ）に形成されているものの方が接続領域（Ｒ１ｂ）に形成されているものよりも広くされるようにすれば、中央領域（Ｒ１ａ）のディープ層（６）の抵抗値をより低くすることが可能となり、ブレークダウン電流を効果的に引抜くことが可能となる。   Thus, if the width of the deep layer (6) formed in the central region (R1a) is wider than that formed in the connection region (R1b), the central region (R1a) ) In the deep layer (6) can be further reduced, and the breakdown current can be effectively extracted.

請求項６に記載の発明では、縦型構造の半導体素子は、ドリフト層（２、３２）の上に形成された第２導電型のベース領域（３）と、ベース領域（３）の上に形成された第１導電型のソース領域（４）と、ソース領域（４）およびベース領域（３）を貫通してドリフト層（２、３２）に達するトレンチ（７）と、トレンチ（７）の内壁に形成されたゲート絶縁膜（８）と、ゲート酸化膜（８）の表面に形成されたゲート電極（９）と、ソース領域（４）およびベース領域（３）に電気的に接続されたソース電極（１１）と、基板（１、３１）の裏面に形成された裏面電極（１３）と、を有したトレンチゲート構造の素子であり、トレンチゲート構造を構成するためのトレンチ（７）の下方にも、ディープ層（６）が形成されていることを特徴としている。   In the invention according to claim 6, the semiconductor element having the vertical structure is formed on the base region (3) of the second conductivity type formed on the drift layer (2, 32) and on the base region (3). A first conductivity type source region (4) formed, a trench (7) reaching the drift layer (2, 32) through the source region (4) and the base region (3), and the trench (7) The gate insulating film (8) formed on the inner wall, the gate electrode (9) formed on the surface of the gate oxide film (8), and the source region (4) and the base region (3) were electrically connected. An element having a trench gate structure having a source electrode (11) and a back electrode (13) formed on the back surface of the substrate (1, 31). The trench (7) for forming the trench gate structure A deep layer (6) is also formed below It is.

このように、トレンチゲート構造の下方においてディープ層（６）を形成することで、オフ時にトレンチ（７）の角部においてゲート絶縁膜（８）に作用する電界を緩和することが可能となり、ゲート絶縁膜（８）が破壊されることを防止できる。さらに、トレンチゲート構造の間においてベース領域（３）から延びるように形成されたディープ層（６）により、ブレークダウン電流を引抜けるため、Ｌ負荷耐量を向上させることができる。   Thus, by forming the deep layer (6) below the trench gate structure, it becomes possible to relax the electric field acting on the gate insulating film (8) at the corners of the trench (7) at the time of turning off. It can prevent that an insulating film (8) is destroyed. Further, since the breakdown current is pulled out by the deep layer (6) formed so as to extend from the base region (3) between the trench gate structures, the L load withstand capability can be improved.

この場合、請求項７に記載したように、トレンチゲート構造を構成するためのトレンチ（７）の下方に形成されたディープ層（６）にも第２導電型層（６ｂ）が備えられ、該トレンチゲート構造を構成するためのトレンチ（７）の下方に形成されたディープ層（６）の第２導電型層（６ｂ）よりも、中央領域（Ｒ１ａ）においてトレンチゲート構造の間に形成されているディープベース層（６）の第２導電型層（６ｂ）の方が深くされた構造とすると好ましい。   In this case, as described in claim 7, the deep layer (6) formed below the trench (7) for forming the trench gate structure is also provided with the second conductivity type layer (6b), It is formed between the trench gate structures in the central region (R1a) rather than the second conductivity type layer (6b) of the deep layer (6) formed below the trench (7) for constituting the trench gate structure. It is preferable that the second conductivity type layer (6b) of the deep base layer (6) is deepened.

このような構成とすれば、トレンチゲート構造の間に位置するトレンチ（５ａ）内に形成されたディープ層（６）で優先的にブレークダウンが発生するようにできる。これにより、ブレークダウン電流がゲート絶縁膜（８）の表面に流れることを防止でき、ゲート絶縁膜（８）の寿命を低下させることなくブレークダウン電流の引抜を行うことが可能となる。   With such a configuration, breakdown can be preferentially generated in the deep layer (6) formed in the trench (5a) located between the trench gate structures. Thereby, it is possible to prevent the breakdown current from flowing to the surface of the gate insulating film (8), and the breakdown current can be drawn without reducing the life of the gate insulating film (8).

請求項８に記載の発明では、中央領域（Ｒ１ａ）の面積が接続領域（Ｒ１ｂ）の面積よりも大きくなっていることを特徴としている。   The invention according to claim 8 is characterized in that the area of the central region (R1a) is larger than the area of the connection region (R1b).

このように、中央領域（Ｒ１ａ）の面積が接続領域（Ｒ１ｂ）の面積よりも大きくなるようにしておけば、よりブレークダウン電流を広範囲に流すことが可能となる。これにより、よりブレークダウン電流の面密度が小さくなり、Ｌ負荷耐量を向上させることが可能となる。   As described above, if the area of the central region (R1a) is larger than the area of the connection region (R1b), a breakdown current can flow more widely. Thereby, the surface density of the breakdown current is further reduced, and the L load withstand capability can be improved.

請求項９に記載の発明では、基板（１、３１）の上にドリフト層（２、３２）を形成する工程と、セル領域（Ｒ１）における中央領域（Ｒ１ａ）および中央領域（Ｒ１ａ）を囲み該中央領域（Ｒ１ａ）と耐圧構造領域（Ｒ２）の間を接続するように配置された接続領域（Ｒ１ｂ）の双方に、セル領域（Ｒ１）にドリフト層（２、３２）の所定深さまで達するトレンチ（５）を形成し、かつ、中央領域（Ｒ１ａ）に形成されるトレンチ（５ａ）の方が接続領域（Ｒ１ｂ）に形成されるトレンチ（５ｂ）よりも幅が広くなるように形成する工程と、中央領域（Ｒ１ａ）および接続領域（Ｒ１ｂ）のトレンチ（５ａ、５ｂ）内に、第２導電型層（６ｂ）よりも低濃度とされた第２導電型または第１導電型にて構成された第１層（６ａ）をエピタキシャル成長させると共に、該第１層（６ａ）の上に第２導電型の第２層（６ｂ）をエピタキシャル成長させることにより、第１層（６ａ）および第２層（６ｂ）を含むディープ層（６）を形成する工程と、を含んでいることを特徴としている。   In the invention according to claim 9, the step of forming the drift layer (2, 32) on the substrate (1, 31) and the central region (R1a) and the central region (R1a) in the cell region (R1) are enclosed. The cell region (R1) reaches the predetermined depth of the drift layer (2, 32) in both the connection region (R1b) arranged to connect the central region (R1a) and the breakdown voltage structure region (R2). Forming the trench (5) and forming the trench (5a) formed in the central region (R1a) to be wider than the trench (5b) formed in the connection region (R1b); In the trenches (5a, 5b) in the central region (R1a) and the connection region (R1b), the second conductivity type or the first conductivity type having a lower concentration than the second conductivity type layer (6b) is configured. The first layer (6a) formed by epitaxy And a deep layer including the first layer (6a) and the second layer (6b) by epitaxially growing the second conductive type second layer (6b) on the first layer (6a). And 6) forming a process.

このように、中央領域（Ｒ１ａ）に形成されるトレンチ（５ａ）の方が接続領域（Ｒ１ｂ）に形成されるトレンチ（５ｂ）よりも幅が広くなるように形成しておくことで、第１層（６ａ）を形成したときに、トレンチ（５ａ、５ｂ）の底部における第１層（６ａ）の厚みが中央領域（Ｒ１ａ）よりも接続領域（Ｒ１ｂ）の方で厚くなるようにできる。これにより、請求項３に示した構造のＳｉＣ半導体装置を製造することができる。   As described above, the trench (5a) formed in the central region (R1a) is formed to be wider than the trench (5b) formed in the connection region (R1b). When the layer (6a) is formed, the thickness of the first layer (6a) at the bottom of the trench (5a, 5b) can be made thicker in the connection region (R1b) than in the central region (R1a). Thereby, the SiC semiconductor device having the structure described in claim 3 can be manufactured.

請求項１０に記載の発明では、ディープ層（６）を形成する工程では、第１層（６ａ）および第２層（６ｂ）を同じ装置内において原料ガスの供給を止めずに連続的に形成することを特徴としている。   In the invention described in claim 10, in the step of forming the deep layer (6), the first layer (6a) and the second layer (6b) are continuously formed in the same apparatus without stopping the supply of the source gas. It is characterized by doing.

このように、第１層（６ａ）と第２層（６ｂ）とを続けて形成することにより、エピタキシャル成長のための昇温や降温にかかる時間を低減できる。しかも第１層（６ａ）を形成した後に大気に曝されることがないため、第２層（６ｂ）を欠陥の少ないものにすることが可能となる。   In this way, by continuously forming the first layer (6a) and the second layer (6b), it is possible to reduce the time required for temperature increase and temperature decrease for epitaxial growth. Moreover, since the first layer (6a) is not exposed to the atmosphere after it is formed, the second layer (6b) can be made less defective.

なお、請求項１１に記載したように、トレンチ（５）の形成工程では、トレンチ（５）をアスペクト比２以上として形成し、ディープ層（６）を形成する工程では、第１層（６ａ）および第２層（６ｂ）を１６００℃以上の成長温度にてエピタキシャル成長させると好ましい。   In addition, as described in claim 11, in the step of forming the trench (5), the trench (5) is formed with an aspect ratio of 2 or more, and in the step of forming the deep layer (6), the first layer (6a) The second layer (6b) is preferably epitaxially grown at a growth temperature of 1600 ° C. or higher.

このように、例えばアスペクト比２以上となるようなトレンチ（５）に１６００℃の成長温度で第１層（６ａ）および第２層（６ｂ）をエピタキシャル成長させることで、好適に第１層（６ａ）の表面をマイグレーション効果によって丸めることができ、第２層（６ｂ）の底部を丸められる。   Thus, for example, the first layer (6a) is suitably grown by epitaxially growing the first layer (6a) and the second layer (6b) at a growth temperature of 1600 ° C. in the trench (5) having an aspect ratio of 2 or more. ) Can be rounded by the migration effect, and the bottom of the second layer (6b) is rounded.

請求項１２に記載の発明では、縦型構造の半導体素子はトレンチゲート構造の素子であり、トレンチゲート構造を構成するためのトレンチ（７）の下方にも、ディープ層（６）を形成する工程を有し、トレンチゲート構造を構成するためのトレンチ（７）の下方にディープ層（６）を形成する工程と、中央領域（Ｒ１ａ）および接続領域（Ｒ１ｂ）のトレンチ（５ａ、５ｂ）内にディープ層（６）を形成する工程とを同時に行うことを特徴としている。   In the invention described in claim 12, the vertical semiconductor element is an element having a trench gate structure, and the step of forming the deep layer (6) also below the trench (7) for forming the trench gate structure. And forming a deep layer (6) below the trench (7) for forming the trench gate structure, and in the trenches (5a, 5b) of the central region (R1a) and the connection region (R1b) It is characterized by simultaneously performing the step of forming the deep layer (6).

このように、トレンチゲート構造を形成する前に、トレンチ（７）の下方にディープ層（６）を形成する工程と、中央領域（Ｒ１ａ）および接続領域（Ｒ１ｂ）のトレンチ（５ａ、５ｂ）内にディープ層（６）を形成する工程とを同時に行うことにより、製造工程の簡略化を図ることが可能となる。また、ゲート絶縁膜、ゲート電極を形成する前に高温度の必要なエピタキシャル成長にてディープ層（６）を形成するため、ゲート絶縁膜、ゲート電極等を特別保護する必要もなく、従来のトレンチゲート作製工程が適用できる。   As described above, before forming the trench gate structure, the step of forming the deep layer (6) below the trench (7) and the trenches (5a, 5b) in the central region (R1a) and the connection region (R1b) By simultaneously performing the step of forming the deep layer (6), the manufacturing process can be simplified. In addition, since the deep layer (6) is formed by epitaxial growth at a high temperature before forming the gate insulating film and the gate electrode, there is no need to specially protect the gate insulating film, the gate electrode, etc. A manufacturing process can be applied.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings.

（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子としてトレンチゲート構造のＭＯＳＦＥＴについて説明する。 (First embodiment)
A first embodiment of the present invention will be described. Here, a MOSFET having a trench gate structure will be described as an element provided in the SiC semiconductor device.

図１および図２は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴを示した図であり、図１は、トレンチゲート構造のＭＯＳＦＥＴの上面レイアウト図、図２は、図１に示すトレンチゲート構造のＭＯＳＦＥＴのＡ−Ａ断面図である。   1 and 2 are diagrams showing a trench gate structure MOSFET according to the present embodiment, FIG. 1 is a top layout view of the trench gate structure MOSFET, and FIG. 2 is a diagram of the trench gate structure shown in FIG. It is AA sectional drawing of MOSFET.

図１に示すように、本実施形態にかかるＭＯＳＦＥＴは、チップの内縁部をセル領域Ｒ１とし、チップの外縁部を耐圧構造領域Ｒ２としている。セル領域Ｒ１に形成される各セルは、セル部におけるチップの中央領域Ｒ１ａに形成されるものと中央領域Ｒ１ａと耐圧構造領域Ｒ２との間において耐圧構造領域Ｒ２の接続部位となる接続領域Ｒ１ｂとで異なるセル構造とされている。   As shown in FIG. 1, in the MOSFET according to the present embodiment, the inner edge of the chip is a cell region R1, and the outer edge of the chip is a breakdown voltage structure region R2. Each cell formed in the cell region R1 has a connection region R1b which is a connection region of the breakdown voltage structure region R2 between the cell region formed in the center region R1a of the chip and the central region R1a and the breakdown voltage structure region R2. The cell structure is different.

具体的には、図２に示すようにＭＯＳＦＥＴは、窒素等のｎ型不純物が例えば１．０×１０19／ｃｍ3程度の高濃度でドーピングされ、厚さ３００μｍ程度のＳｉＣからなるｎ+型基板１が半導体基板として用いられて形成されている。 Specifically, as shown in FIG. 2, the MOSFET is an n + type made of SiC having a thickness of about 300 μm doped with an n-type impurity such as nitrogen at a high concentration of about 1.0 × 10 19 / cm 3, for example. The substrate 1 is used as a semiconductor substrate.

ｎ+型基板１の表面には、窒素等のｎ型不純物が例えば３．０〜７．０×１０15／ｃｍ3というｎ+型基板１よりも低濃度でドーピングされ、厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されており、このｎ-型ドリフト層２の表層部において、セル領域Ｒ１にはＭＯＳＦＥＴの素子構造が構成され、耐圧構造領域Ｒ２には外周耐圧構造が構成されている。 The surface of the n + -type substrate 1 is doped with an n-type impurity such as nitrogen at a concentration lower than that of the n + -type substrate 1, for example, 3.0 to 7.0 × 10 15 / cm 3, and has a thickness of 10 to 15 μm. An n − type drift layer 2 made of about SiC is formed. In the surface layer portion of the n − type drift layer 2, a MOSFET element structure is formed in the cell region R 1, and an outer peripheral breakdown voltage is formed in the breakdown voltage structure region R 2. The structure is structured.

すなわち、セル領域Ｒ１では、ｎ-型ドリフト層２の表層部に、ボロンもしくはアルミニウム等のｐ型不純物がドーピングされたｐ型ベース領域３が形成されている。また、このｐ型ベース領域３の上層部分に窒素等のｎ型不純物が高濃度にドーピングされたｎ+型ソース領域４が形成されている。 That is, in the cell region R1, a p-type base region 3 doped with a p-type impurity such as boron or aluminum is formed in the surface layer portion of the n − -type drift layer 2. Further, an n + type source region 4 doped with an n type impurity such as nitrogen at a high concentration is formed in an upper layer portion of the p type base region 3.

ｐ型ベース領域３は、ｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部における窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０20／ｃｍ3、厚さ０．５μｍ程度で構成されている。 The p-type base region 3 has a p-type impurity concentration of, for example, 5.0 × 10 16 to 2.0 × 10 19 / cm 3 and a thickness of about 2.0 μm. The n + -type source region 4 is configured such that the n-type impurity concentration (surface concentration) such as nitrogen in the surface layer portion is, for example, 1.0 × 10 20 / cm 3 and the thickness is about 0.5 μm.

また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するようにトレンチ５が形成され、このトレンチ５内にディープｐ型層６が形成されている。 A trench 5 is formed so as to penetrate the p-type base region 3 and the n + -type source region 4 and reach the n − -type drift layer 2, and a deep p-type layer 6 is formed in the trench 5.

トレンチ５は、各セル毎に対応して形成されており、中央領域Ｒ１ａと接続領域Ｒ１ｂの双方に形成されており、深さは例えば４．５μｍ以上で一定深さとされているが、幅が中央領域Ｒ１ａと接続領域Ｒ１ｂとで異なっている。具体的には、中央領域Ｒ１ａに形成されたトレンチ５ａの方が接続領域Ｒ１ｂに形成されたトレンチ５ｂよりも幅が広くされ、例えばトレンチ５ａの幅が１．０〜１．５μｍ、トレンチ５ｂの幅が０．５〜１．０μｍとされている。   The trench 5 is formed corresponding to each cell, and is formed in both the central region R1a and the connection region R1b. The depth is, for example, 4.5 μm or more, and the width is constant. The central region R1a and the connection region R1b are different. Specifically, the width of the trench 5a formed in the central region R1a is wider than the trench 5b formed in the connection region R1b. For example, the width of the trench 5a is 1.0 to 1.5 μm, and the trench 5b The width is set to 0.5 to 1.0 μm.

ディープｐ型層６は、各トレンチ５内を充填するように形成されている。ディープｐ型層６は、トレンチ５の底部に主に形成された第１層６ａと、この第１層６ａの上に更に形成された第２層６ｂとを有した構成とされている。第１層６ａの表面形状は、各トレンチ５の底部における角部のように尖っておらず、丸まった形状となっており、その上に形成された第２層６ｂの底部形状が丸まった形状とされている。   The deep p-type layer 6 is formed so as to fill each trench 5. The deep p-type layer 6 includes a first layer 6a mainly formed at the bottom of the trench 5 and a second layer 6b further formed on the first layer 6a. The surface shape of the first layer 6a is not sharp like the corners at the bottom of each trench 5, but is rounded, and the shape of the bottom of the second layer 6b formed thereon is rounded. It is said that.

第１層６ａと第２層６ｂとはｐ型不純物濃度が異なっており、第１層６ａの方が第２層６ｂよりも低濃度とされている。第１層６ａは、例えば１×１０16／ｃｍ3以下の不純物濃度とされ、第２層６ｂは、ｐ型ベース領域３よりも高濃度、例えば５．０×１０18〜５．０×１０20／ｃｍ3の不純物濃度とされている。このため、実質的には、高濃度とされた第２層６ｂがブレークダウン電流を引抜くためのディープ層として機能する。 The first layer 6a and the second layer 6b have different p-type impurity concentrations, and the first layer 6a has a lower concentration than the second layer 6b. The first layer 6a has an impurity concentration of, for example, 1 × 10 16 / cm 3 or less, and the second layer 6b has a higher concentration than the p-type base region 3, for example, 5.0 × 10 18 to 5.0 × 10. The impurity concentration is 20 / cm 3 . Therefore, the second layer 6b having a high concentration substantially functions as a deep layer for extracting the breakdown current.

一方、第１層６ａの厚み、具体的にはトレンチ５の底部からの厚みは、中央領域Ｒ１ａと接続領域Ｒ１ｂとで異なっており、中央領域Ｒ１ａのトレンチ５ａに形成されているものよりも接続領域Ｒ１ｂに形成されているものの方が厚くされている。例えば、中央領域Ｒ１ａのトレンチ５ａに形成されている第１層６ａは、例えば０．４〜０．５μｍとされ、接続領域Ｒ１ｂのトレンチ５ｂに形成されている第１層６ａは、例えば０．５〜０．６μｍとされている。   On the other hand, the thickness of the first layer 6a, specifically, the thickness from the bottom of the trench 5 is different between the central region R1a and the connection region R1b, and is connected more than that formed in the trench 5a of the central region R1a. Those formed in the region R1b are thicker. For example, the first layer 6a formed in the trench 5a in the central region R1a is, for example, 0.4 to 0.5 μm, and the first layer 6a formed in the trench 5b in the connection region R1b is, for example, 0. 5 to 0.6 μm.

また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が１．４〜２．０μｍ、深さが３．０μｍ以上（例えば３．５μｍ）のトレンチ７が形成されている。このトレンチ７の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。また、トレンチ７の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ７内が埋め尽くされている。ゲート酸化膜８は、トレンチ７の内壁表面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ７の側面側と底部側共に１００ｎｍ程度となっている。このような構成により、トレンチゲート構造が構成されている。なお、ここではゲート酸化膜８にてゲート絶縁膜を構成したが、ＯＮＯ膜などの絶縁膜にて構成しても良い。 For example, the width is 1.4 to 2.0 μm and the depth is 3.0 μm or more (for example, 3 μm) so as to penetrate the p-type base region 3 and the n + -type source region 4 and reach the n − -type drift layer 2. .5 μm) trenches 7 are formed. The p-type base region 3 and the n + -type source region 4 are arranged so as to be in contact with the side surface of the trench 7. The inner wall surface of the trench 7 is covered with a gate oxide film 8, and the inside of the trench 7 is filled with a gate electrode 9 made of doped Poly-Si formed on the surface of the gate oxide film 8. ing. The gate oxide film 8 is formed by thermally oxidizing the inner wall surface of the trench 7, and the thickness of the gate oxide film 8 is about 100 nm on both the side surface side and the bottom side of the trench 7. With this configuration, a trench gate structure is configured. Here, the gate insulating film 8 is composed of the gate oxide film 8, but it may be composed of an insulating film such as an ONO film.

また、ｎ+型ソース領域４およびディープｐ型層６の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはディープｐ型層６やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびディープｐ型層６と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。 A source electrode 11 and a gate wiring (not shown) are formed on the surface of the n + type source region 4 and the deep p type layer 6 and the surface of the gate electrode 9. The source electrode 11 and the gate wiring are composed of a plurality of metals (for example, Ni / Al, etc.), and at least n-type SiC (specifically, the n + -type source region 4 and the gate electrode 9 in the case of n doping) The portion in contact with n-type SiC is made of a metal capable of ohmic contact with n-type SiC, and the portion in contact with at least p-type SiC (specifically, deep p-type layer 6 or gate electrode 9 in the case of p-doping) is p-type SiC. It is made of metal that can make ohmic contact. The source electrode 11 and the gate wiring are electrically insulated by being formed on the interlayer insulating film 12, and the source electrode 11 is connected to the n + -type source region through the contact hole formed in the interlayer insulating film 12. 4 and the deep p-type layer 6 are in electrical contact, and the gate wiring is in electrical contact with the gate electrode 9.

そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ＭＯＳＦＥＴの素子構造が構成されている。 Then, on the back side of the n + -type substrate 1 n + -type substrate 1 and electrically connected to the drain electrode 13 are formed. With such a structure, an element structure of the MOSFET is configured.

また、耐圧構造領域Ｒ２では、セル領域Ｒ１に形成されているｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するようにトレンチ２０が形成されている。このトレンチ２０の側面においてｐ型ベース領域３と接し、かつ、トレンチ２０の底面にかけて伸びるように、つまりセル領域Ｒ１の外方に向けて延設されるようにｐ型リサーフ層２１が形成されていると共に、トレンチ２０の底面のうちｐ型リサーフ層２１よりもセル領域Ｒ１の外周方向においてｎ+型コンタクト領域２２が形成されている。ｐ型リサーフ層２１およびｎ+型コンタクト領域２２は共に、セル領域Ｒ１を全周囲むように形成されており、層間絶縁膜１２に形成されたコンタクトホールを通じて、それぞれ外周電極２３やＥＱＲ（Equi-Potential Ring）電極２４に電気的に接続されている。このような構造により、ＭＯＳＦＥＴの耐圧構造領域Ｒ２が構成されている。 In the breakdown voltage structure region R2, a trench 20 is formed so as to penetrate the p-type base region 3 and the n + -type source region 4 formed in the cell region R1 and reach the n − -type drift layer 2. A p-type RESURF layer 21 is formed on the side surface of the trench 20 so as to be in contact with the p-type base region 3 and to extend toward the bottom surface of the trench 20, that is, to extend outward from the cell region R1. In addition, an n + -type contact region 22 is formed on the bottom surface of the trench 20 in the outer peripheral direction of the cell region R1 rather than the p-type RESURF layer 21. Both the p-type RESURF layer 21 and the n + -type contact region 22 are formed so as to surround the entire cell region R1, and through the contact holes formed in the interlayer insulating film 12, the outer peripheral electrode 23 and the EQR (Equi-Potential Ring), respectively. ) It is electrically connected to the electrode 24. With such a structure, a breakdown voltage structure region R2 of the MOSFET is configured.

このようなトレンチゲート構造のＭＯＳＦＥＴでは、ディープｐ型層６のうち高濃度となる第２層６ｂの深さが接続領域Ｒ１ｂよりも中央領域Ｒ１ａの方が深い構造となっている。このため、中央領域Ｒ１ａと接続領域Ｒ１ｂおよびディープｐ型層６が形成されていない耐圧構造領域Ｒ２それぞれのドレイン耐圧ＢＶ（Ｒ１ａ）、ＢＶ（Ｒ１ｂ）ＢＶ（Ｒ２）の関係が、ＢＶ（Ｒ１ａ）＜ＢＶ（Ｒ１ｂ）＜ＢＶ（Ｒ２）となる。   In the MOSFET having such a trench gate structure, the depth of the second layer 6b having a high concentration in the deep p-type layer 6 is deeper in the central region R1a than in the connection region R1b. For this reason, the relationship between the drain breakdown voltage BV (R1a), BV (R1b) BV (R2) of each of the breakdown voltage structure region R2 in which the central region R1a, the connection region R1b, and the deep p-type layer 6 are not formed <BV (R1b) <BV (R2).

このように、ＭＯＳＦＥＴのうち耐圧構造領域Ｒ２に接していない中央領域Ｒ１ａのドレイン耐圧ＢＶ（Ｒ１ａ）が他の領域と比べて最も低くなるようにしている。このため、ブレークダウン発生箇所は、ライン状ではなく、中央領域Ｒ１ａ全域で面状となり、ブレークダウン電流が面状に広範囲で流れることになる。このため、ブレークダウン電流の面密度が小さくなり、Ｌ負荷耐量を向上させることが可能となる。   In this manner, the drain breakdown voltage BV (R1a) of the central region R1a not in contact with the breakdown voltage structure region R2 of the MOSFET is set to be the lowest as compared with other regions. For this reason, the location where the breakdown occurs is not a line, but a plane in the entire central region R1a, and the breakdown current flows over a wide area in the plane. For this reason, the surface density of the breakdown current is reduced, and the L load withstand capability can be improved.

また、図１に示した上面レイアウトにおいて、中央領域Ｒ１ａの面積が接続領域Ｒ１ｂの面積よりも大きくなるようにしておけば、よりブレークダウン電流を広範囲に流すことが可能となる。これにより、よりブレークダウン電流の面密度が小さくなり、Ｌ負荷耐量を向上させることが可能となる。   Further, in the top surface layout shown in FIG. 1, if the area of the central region R1a is made larger than the area of the connection region R1b, a breakdown current can be made to flow in a wider range. Thereby, the surface density of the breakdown current is further reduced, and the L load withstand capability can be improved.

また、本実施形態では、ディープｐ型層６の幅が中央領域Ｒ１ａに形成されているものの方が接続領域Ｒ１ｂに形成されているものよりも広くされている。このため、中央領域Ｒ１ａのディープｐ型層６の抵抗値をより低くすることが可能となり、ブレークダウン電流を効果的に引抜くことが可能となる。   In the present embodiment, the width of the deep p-type layer 6 formed in the central region R1a is wider than that formed in the connection region R1b. For this reason, the resistance value of the deep p-type layer 6 in the central region R1a can be further lowered, and the breakdown current can be effectively extracted.

さらに、ディープｐ型層６のうち実質的にディープ層として機能する第２層６ｂの底部が丸められた形状としてあるため、底部が尖っている場合に生じるような電界集中による耐圧低下を防止できる。また、第１層６ａに関しては、第２層６ｂよりも低濃度とされるため、電界緩和層として作用し、理想的な耐圧構造とすることができる。   Furthermore, since the bottom of the second layer 6b that substantially functions as the deep layer of the deep p-type layer 6 has a rounded shape, it is possible to prevent a decrease in breakdown voltage due to electric field concentration that occurs when the bottom is pointed. . Further, since the first layer 6a has a lower concentration than the second layer 6b, it acts as an electric field relaxation layer, and an ideal withstand voltage structure can be obtained.

次に、図１および図２に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図３は、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。以下、この図を参照して説明する。   Next, a method for manufacturing the trench gate type MOSFET shown in FIGS. 1 and 2 will be described. FIG. 3 is a cross-sectional view showing a manufacturing process of the trench gate type MOSFET shown in FIG. Hereinafter, a description will be given with reference to this figure.

〔図３（ａ）に示す工程〕
まず、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面に、窒素等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型ベース領域３、および、窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０20／ｃｍ3、厚さ０．５μｍ程度のｎ+型ソース領域４を順にエピタキシャル成長により形成する。 [Step shown in FIG. 3 (a)]
First, an n + -type substrate 1 having an n-type impurity concentration such as nitrogen of 1.0 × 10 19 / cm 3 and a thickness of about 300 μm is prepared. On the surface of the n + -type substrate 1, an n − -type drift layer 2 made of SiC having an n-type impurity concentration of, for example, 3.0 to 7.0 × 10 15 / cm 3 and a thickness of about 10 to 15 μm, A p-type base region 3 having a p-type impurity concentration such as boron or aluminum of, for example, 5.0 × 10 16 to 2.0 × 10 19 / cm 3 and a thickness of about 2.0 μm, and an n-type impurity such as nitrogen An n + -type source region 4 having a concentration (surface concentration) of, for example, 1.0 × 10 20 / cm 3 and a thickness of about 0.5 μm is sequentially formed by epitaxial growth.

〔図３（ｂ）に示す工程〕
ｎ+型ソース領域４の上に、図示しないエッチングマスクを成膜したのち、トレンチ５の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、例えば深さ４．５μｍ以上とされたトレンチ５を形成する。これにより、中央領域Ｒ１ａでは、幅が１．０〜１．５μｍとされたトレンチ５ａが形成され、接続領域Ｒ１ｂでは、幅が０．５〜１．０μｍとされたトレンチ５ｂが形成される。この後、エッチングマスクを除去する。 [Step shown in FIG. 3B]
After forming an etching mask (not shown) on the n + -type source region 4, the etching mask is opened in a region where the trench 5 is to be formed. Then, after performing anisotropic etching using an etching mask, if necessary, isotropic etching or sacrificial oxidation process is performed to form, for example, a trench 5 having a depth of 4.5 μm or more. As a result, the trench 5a having a width of 1.0 to 1.5 μm is formed in the central region R1a, and the trench 5b having a width of 0.5 to 1.0 μm is formed in the connection region R1b. Thereafter, the etching mask is removed.

〔図３（ｃ）に示す工程〕
各トレンチ５を埋め込むように、例えば１６００℃以上の温度で原料ガス供給を行い、２．５μｍ／ｈ以下の成長レートでｐ型不純物層をエピタキシャル成長させることによりディープｐ型層６を形成する。具体的には、まず例えば１．０×１０16／ｃｍ3以下の不純物濃度となる第１層６ａを所定時間エピタキシャル成長させたのち、原料ガスの供給を止めずに連続的に例えば５．０×１０18〜５．０×１０20／ｃｍ3の不純物濃度となる第２層６ｂをエピタキシャル成長させることでトレンチ５を埋め込む。 [Step shown in FIG. 3 (c)]
A source gas is supplied at a temperature of, for example, 1600 ° C. or higher so as to embed each trench 5, and a deep p-type layer 6 is formed by epitaxially growing a p-type impurity layer at a growth rate of 2.5 μm / h or less. Specifically, first, the first layer 6a having an impurity concentration of, for example, 1.0 × 10 16 / cm 3 or less is epitaxially grown for a predetermined time, and then continuously supplied, for example, 5.0 × without stopping the supply of the source gas. The trench 5 is buried by epitaxially growing the second layer 6b having an impurity concentration of 10 18 to 5.0 × 10 20 / cm 3 .

このとき、第１層６ａは、幅が広い中央領域Ｒ１ａのトレンチ５ａに形成されたものよりも幅が狭い接続領域Ｒ１ｂのトレンチ５ｂに形成されたものの方が底部の厚みが大きくなる。これについて、図４および図５を参照して説明する。   At this time, the thickness of the bottom of the first layer 6a formed in the trench 5b in the connection region R1b having a narrow width is larger than that formed in the trench 5a in the wide central region R1a. This will be described with reference to FIG. 4 and FIG.

図４は、例えば７μｍの深さのトレンチ１００の幅Ｌを変化させて不純物層１０１の成長量Ｇの関係を実験により調べた結果を示すグラフである。また、図５は、トレンチ１００の幅Ｌが狭い時（幅Ｌ＝１μｍ）と幅Ｌが広い時（幅Ｌ＝２．５μｍ）のときに同じ時間エピタキシャル成長を行ったときのトレンチ１００の近傍の断面図である。   FIG. 4 is a graph showing a result of an experiment examining the relationship between the growth amount G of the impurity layer 101 by changing the width L of the trench 100 having a depth of 7 μm, for example. FIG. 5 shows the vicinity of the trench 100 when epitaxial growth is performed for the same time when the width L of the trench 100 is narrow (width L = 1 μm) and when the width L is wide (width L = 2.5 μm). It is sectional drawing.

図４に示されるように、幅Ｌが狭く、例えばアスペクト比が２以上のトレンチ１００を不純物層１０１にて埋め込む場合、マイグレーション効果により幅Ｌが狭いほど成長レートが大きくなることが実験により判った。そして、図５に示すように、幅Ｌが狭いものの方が幅Ｌの広いものよりもトレンチ１００の底部における不純物層１０１の成長量Ｇが大きくなっていた。また、マイグレーション効果により、トレンチ１００の底部において、不純物層１０１の表面が丸まった形となっていた。   As shown in FIG. 4, when the trench 100 having a narrow width L, for example, an aspect ratio of 2 or more is embedded in the impurity layer 101, it has been experimentally found that the growth rate increases as the width L decreases due to the migration effect. . As shown in FIG. 5, the growth amount G of the impurity layer 101 at the bottom of the trench 100 is larger when the width L is narrower than when the width L is wide. Also, due to the migration effect, the surface of the impurity layer 101 is rounded at the bottom of the trench 100.

したがって、上記したように、中央領域Ｒ１ａと接続領域Ｒ１ｂそれぞれでトレンチ５ａ、５ｂの幅を変えることで、トレンチ５ａ内に形成される第１層６ａの方がトレンチ５ｂに形成される第１層６ａよりも底部の厚くなるようにできる。そして、このような第１層６ａの上に第２層６ｂを形成しているため、第２層６ｂは、中央領域Ｒ１ａのトレンチ５ａ内に形成されたものの方が接続領域Ｒ１ｂのトレンチ５ｂ内に形成されたものよりも深さが深くなる。そして、各第２層６ｂの底部は、丸まった形状となる。   Therefore, as described above, the first layer 6a formed in the trench 5a is formed in the trench 5b by changing the widths of the trenches 5a and 5b in the central region R1a and the connection region R1b, respectively. The bottom can be thicker than 6a. Since the second layer 6b is formed on the first layer 6a, the second layer 6b is formed in the trench 5b in the central region R1a and in the trench 5b in the connection region R1b. The depth becomes deeper than that formed in the. And the bottom part of each 2nd layer 6b becomes a rounded shape.

この後、トレンチ５の外部に形成された第１層６ａおよび第２層６ｂの余分な部分を除去するための平坦化工程を行う。これにより、基板表面が平坦になるため、後工程においてフォトリソグラフィ工程をはじめ各種工程を行うときのデバイス加工プロセスが容易に行えるようになる。   Thereafter, a planarization process is performed to remove excess portions of the first layer 6a and the second layer 6b formed outside the trench 5. Thereby, since the substrate surface becomes flat, it becomes possible to easily perform a device processing process when performing various processes including a photolithography process in a subsequent process.

〔図３（ｄ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびディープｐ型層６の上に、図示しないエッチングマスクを成膜したのち、耐圧構造領域Ｒ２のトレンチ２０の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ７およびトレンチ２０を形成する。この後、エッチングマスクを除去する。 [Step shown in FIG. 3 (d)]
After forming an etching mask (not shown) on the p-type base region 3, the n + -type source region 4 and the deep p-type layer 6, the etching mask is opened in a region where the trench 20 is to be formed in the breakdown voltage structure region R2. Then, after performing anisotropic etching using an etching mask, the trench 7 and the trench 20 are formed by performing isotropic etching or a sacrificial oxidation process as necessary. Thereafter, the etching mask is removed.

次に、ｐ型リサーフ層２１の形成予定領域が開口するマスク（図示せず）を配置したのちｐ型不純物のイオン注入を行う。さらに、ｐ型リサーフ層２１の形成の為に用いたマスクを除去した後、ｎ+型コンタクト領域２２の形成予定領域が開口するマスク（図示せず）を配置し、ｎ型不純物のイオン注入を行う。そして、活性化のための熱処理などを行うことで、ｐ型リサーフ層２１およびｎ+型コンタクト領域２２を形成する。 Next, after placing a mask (not shown) in which a region where the p-type RESURF layer 21 is to be formed is opened, p-type impurity ions are implanted. Further, after removing the mask used for forming the p-type RESURF layer 21, a mask (not shown) having an opening in the region where the n + -type contact region 22 is to be formed is arranged, and ion implantation of n-type impurities is performed. Do. Then, the p-type RESURF layer 21 and the n + -type contact region 22 are formed by performing heat treatment for activation.

また、ｐ型ベース領域３、ｎ+型ソース領域４およびディープｐ型層６の上に、図示しないエッチングマスクを成膜したのち、セル領域Ｒ１のトレンチゲート構造を構成するためのトレンチ７の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ７を形成する。この後、エッチングマスクを除去する。 Further, after forming an etching mask (not shown) on the p-type base region 3, the n + -type source region 4 and the deep p-type layer 6, formation of the trench 7 for constituting the trench gate structure of the cell region R 1. An etching mask is opened in a predetermined area. Then, after performing anisotropic etching using an etching mask, the trench 7 is formed by performing isotropic etching or sacrificial oxidation process as necessary. Thereafter, the etching mask is removed.

そして、ゲート酸化膜形成工程を行うことでゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。   Then, a gate oxide film 8 is formed by performing a gate oxide film forming step. Specifically, the gate oxide film 8 is formed by gate oxidation (thermal oxidation) by a pyrogenic method using a wet atmosphere.

続いて、ゲート酸化膜８の表面に例えばｎ型不純物をドーピングしたポリシリコン層を平坦部の膜厚で約１μｍ程度、例えば６００℃の温度下で成膜し、トレンチ７内を埋込み、エッチバック工程等を行うことにより、トレンチ７内にゲート酸化膜８およびゲート電極９を残す。   Subsequently, a polysilicon layer doped with, for example, an n-type impurity is formed on the surface of the gate oxide film 8 at a flat part thickness of about 1 μm, for example, at a temperature of 600 ° C., and the trench 7 is buried and etched back. By performing a process or the like, the gate oxide film 8 and the gate electrode 9 are left in the trench 7.

この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域４やディープｐ型層６に繋がるコンタクトホール、さらにはｐ型リサーフ層２１やｎ+型コンタクト領域２２に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線、外周電極２３やＥＱＲ電極２４を形成する。そして、ｎ+型基板１の裏面にドレイン電極を形成することで、図１に示したＭＯＳＦＥＴが完成する。 The subsequent steps are the same as in the prior art and are not shown. However, after the interlayer insulating film 12 is formed, the interlayer insulating film 12 is patterned to contact the n + type source region 4 and the deep p type layer 6. A contact hole connected to the hole and further to the p-type RESURF layer 21 and the n + -type contact region 22 is formed, and a contact hole connected to the gate electrode 9 is formed in another cross section. Subsequently, after depositing an electrode material so as to fill the contact hole, the source material 11 and the gate wiring, the outer peripheral electrode 23 and the EQR electrode 24 are formed by patterning the electrode material. Then, by forming a drain electrode on the back surface of the n + type substrate 1, the MOSFET shown in FIG. 1 is completed.

以上説明した製造方法によれば、中央領域Ｒ１ａと接続領域Ｒ１ｂとで第２層６ｂの深さが異なる構造となるディープｐ型層６を同一工程で製造することが可能となる。このため、ＭＯＳＦＥＴの製造工程の簡略化を図ることが可能となる。そして、同一工程であるため、ドレイン耐圧を異なる構造の中央領域Ｒ１ａと接続領域Ｒ１ｂを制御性良く形成することが可能となる。   According to the manufacturing method described above, the deep p-type layer 6 having a structure in which the depth of the second layer 6b is different between the central region R1a and the connection region R1b can be manufactured in the same process. For this reason, it becomes possible to simplify the manufacturing process of MOSFET. And since it is the same process, it becomes possible to form central region R1a and connection region R1b having different drain breakdown voltages with good controllability.

また、第２層６ｂの下方に形成する第１層６ａの表面をマイグレーション効果によって丸めることができるため、第２層６ｂの底部を丸めることが可能となる。このため、第２層６ｂの底部が尖っている場合に発生する電界集中による耐圧低下を防止できる構造を形成することが可能となる。   In addition, since the surface of the first layer 6a formed below the second layer 6b can be rounded by the migration effect, the bottom of the second layer 6b can be rounded. For this reason, it is possible to form a structure that can prevent a decrease in breakdown voltage due to electric field concentration that occurs when the bottom of the second layer 6b is pointed.

また、本実施形態では、第１層６ａと第２層６ｂとを別工程により行っているため、これら第１層６ａと第２層６ｂを別々の不純物濃度に制御できる。このため、第１層６ａを第２層６ｂよりも低濃度となる電界緩和層として機能させることができ、理想的な耐圧構造とすることができる。なお、ここでは電界緩和層として機能させるように、第１層６ａをｐ型ＳｉＣにて構成したが、低濃度（例えばｎ-型ドリフト層２と同程度）のｎ型ＳｉＣにて構成することもできる。このようにしても、第２層６ｂの底部の深さを中央領域Ｒ１ａと接続領域Ｒ１ｂとで異ならせることができるし、第２層６ｂの底部を丸めることができるため、上記効果を得ることができる。 In the present embodiment, since the first layer 6a and the second layer 6b are performed in separate steps, the first layer 6a and the second layer 6b can be controlled to have different impurity concentrations. Therefore, the first layer 6a can function as an electric field relaxation layer having a lower concentration than the second layer 6b, and an ideal withstand voltage structure can be obtained. Here, the first layer 6a is made of p-type SiC so as to function as an electric field relaxation layer. However, the first layer 6a is made of n-type SiC having a low concentration (for example, the same level as that of the n − -type drift layer 2). You can also. Even if it does in this way, since the depth of the bottom part of the 2nd layer 6b can be varied by center area | region R1a and connection area | region R1b, and the bottom part of the 2nd layer 6b can be rounded, the said effect is acquired. Can do.

さらに、第１層６ａと第２層６ｂとを続けて形成しているため、エピタキシャル成長のための昇温や降温にかかる時間を低減できる。しかも第１層６ａを形成した後に大気に曝されることがないため、第２層６ｂを欠陥の少ないものにすることが可能となる。   Furthermore, since the first layer 6a and the second layer 6b are continuously formed, the time required for temperature increase and temperature decrease for epitaxial growth can be reduced. Moreover, since the first layer 6a is not exposed to the atmosphere after the first layer 6a is formed, the second layer 6b can be reduced in defects.

なお、このようなディープｐ型層６の形成工程は、１６００℃程度の高温で行われることになるが、トレンチ７やゲート酸化膜８さらにはゲート電極９の形成前に完了するため、トレンチゲート構造を保護する必要がない。このため、従来のトレンチゲート構造の形成工程を採用することができる。   The deep p-type layer 6 is formed at a high temperature of about 1600 ° C., but is completed before the trench 7, the gate oxide film 8, and the gate electrode 9 are formed. There is no need to protect the structure. Therefore, a conventional trench gate structure forming process can be employed.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＭＯＳＦＥＴの素子構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。 (Second Embodiment)
A second embodiment of the present invention will be described. In this embodiment, the element structure of the MOSFET is changed with respect to the first embodiment, and the basic structure is the same as that of the first embodiment. Therefore, only the parts different from the first embodiment will be described. .

図６は、本実施形態にかかるＭＯＳＦＥＴの断面図である。この図に示すように、本実施形態では、トレンチゲート構造ではなく、プレーナ型ＭＯＳＦＥＴに対して本発明の一実施形態を適用している。   FIG. 6 is a cross-sectional view of the MOSFET according to the present embodiment. As shown in this figure, in the present embodiment, one embodiment of the present invention is applied to a planar MOSFET instead of a trench gate structure.

具体的には、本実施形態のＭＯＳＦＥＴは、ｎ+型基板１の表面に形成したｎ-型ドリフト層２の表層部に、複数のｐ型ベース領域３が互いに所定間隔離間するように配置されてり、その各ｐ型ベース領域３の表層部にｎ+型ソース領域４が形成された構成とされている。ただし、接続領域Ｒ１ｂに形成されたｐ型ベース領域３のうち最も外周側に配置されたものにはｎ+型ソース領域４が備えられていない構造とされている。 Specifically, the MOSFET of the present embodiment is arranged on the surface layer portion of the n − type drift layer 2 formed on the surface of the n + type substrate 1 so that a plurality of p type base regions 3 are separated from each other by a predetermined distance. Thus, an n + type source region 4 is formed in the surface layer portion of each p type base region 3. However, the p-type base region 3 formed in the connection region R1b has the structure in which the n + -type source region 4 is not provided in the one disposed on the outermost periphery side.

そして、ｐ型ベース領域３のうちｎ+型ソース領域４およびｎ-型ドリフト層２の間に位置する部分の表面をチャネル領域として、少なくともチャネル領域の表面にゲート酸化膜８を介してゲート電極９が形成された構造とされている。 Then, the surface of the portion of the p-type base region 3 located between the n + -type source region 4 and the n − -type drift layer 2 is defined as a channel region, and at least on the surface of the channel region via the gate oxide film 8, the gate electrode 9 is formed.

なお、耐圧構造領域Ｒ２は、第１実施形態のようなトレンチ２０を形成することなく、ｎ-型ドリフト層２の表層部にｐ型リサーフ層２１およびｎ+型コンタクト領域２２が形成された構造とされている点が第１実施形態と異なっているが、その他は第１実施形態と同様である。 The breakdown voltage structure region R2 has a structure in which the p-type RESURF layer 21 and the n + -type contact region 22 are formed in the surface layer portion of the n − type drift layer 2 without forming the trench 20 as in the first embodiment. However, the other points are the same as those of the first embodiment.

このように、プレーナ型のＭＯＳＦＥＴに対しても、第１実施形態と同様の構造を採用することができ、第１実施形態と同様の効果を得ることができる。   As described above, the same structure as that of the first embodiment can be adopted for the planar MOSFET, and the same effect as that of the first embodiment can be obtained.

次に、図６に示すプレーナ型のＭＯＳＦＥＴの製造方法について説明する。図７は、図６に示すプレーナ型のＭＯＳＦＥＴの製造工程を示した断面図である。以下、この図を参照して、図６に示すプレーナ型のＭＯＳＦＥＴの製造工程のうち第１実施形態と異なる部分について説明する。   Next, a method for manufacturing the planar type MOSFET shown in FIG. 6 will be described. FIG. 7 is a cross-sectional view showing a manufacturing process of the planar MOSFET shown in FIG. Hereinafter, with reference to this figure, a different part from 1st Embodiment among the manufacturing processes of the planar type MOSFET shown in FIG. 6 is demonstrated.

まず、図７（ａ）に示す工程において、ｎ+型基板１の表面にｎ-型ドリフト層２を形成する。 First, in the step shown in FIG. 7A, the n − type drift layer 2 is formed on the surface of the n + type substrate 1.

続いて、図７（ｂ）に示す工程では、まず、ｐ型ベース領域３の形成予定領域が開口するマスク（図示せず）を配置したのちｐ型不純物のイオン注入を行う。次に、ｐ型ベース領域３の形成の為に用いたマスクを除去した後、ｎ+型ソース領域４の形成予定領域が開口するマスク（図示せず）を配置し、ｎ型不純物のイオン注入を行う。そして、活性化のための熱処理などを行うことで、ｐ型ベース領域３およびｎ+型ソース領域４を形成する。 Subsequently, in the step shown in FIG. 7B, first, a p-type impurity ion implantation is performed after arranging a mask (not shown) in which a region where the p-type base region 3 is to be formed is opened. Next, after removing the mask used for forming the p-type base region 3, a mask (not shown) having an opening in the region where the n + -type source region 4 is to be formed is arranged, and ion implantation of n-type impurities is performed. I do. Then, the p-type base region 3 and the n + -type source region 4 are formed by performing heat treatment for activation.

さらに、ｎ-型ドリフト層２やｐ型ベース領域３およびｎ+型ソース領域４の上に、図示しないエッチングマスクを成膜したのち、トレンチ５の形成予定領域、つまりにｐ型ベース領域３およびｎ+型ソース領域４の中央部と対応する位置においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、例えば深さ２．０μｍ以上とされたトレンチ５を形成する。これにより、中央領域Ｒ１ａでは、幅が０．８〜１．２μｍとされたトレンチ５ａが形成され、接続領域Ｒ１ｂでは、幅が０．５〜０．８μｍとされたトレンチ５ｂが形成される。この後、エッチングマスクを除去する。 Further, after forming an etching mask (not shown) on the n − type drift layer 2, the p type base region 3, and the n + type source region 4, a region where the trench 5 is to be formed, that is, the p type base region 3 and An etching mask is opened at a position corresponding to the central portion of the n + -type source region 4. Then, after performing anisotropic etching using an etching mask, if necessary, isotropic etching or sacrificial oxidation process is performed to form, for example, a trench 5 having a depth of 2.0 μm or more. As a result, the trench 5a having a width of 0.8 to 1.2 μm is formed in the central region R1a, and the trench 5b having a width of 0.5 to 0.8 μm is formed in the connection region R1b. Thereafter, the etching mask is removed.

続いて、図７（ｃ）に示す工程において、第１実施形態で説明した図３（ｃ）と同様の工程を行うことにより、トレンチ５内に第１層６ａおよび第２層６ｂからなるディープｐ型層６を形成する。   Subsequently, in the process shown in FIG. 7C, a deep process composed of the first layer 6a and the second layer 6b is formed in the trench 5 by performing the same process as in FIG. 3C described in the first embodiment. A p-type layer 6 is formed.

そして、図７（ｄ）に示す工程において、図３（ｄ）と同様の手法によってｐ型リサーフ層２１およびｎ+型コンタクト領域２２の形成工程を行った後、ゲート酸化によってゲート酸化膜を形成し、さらに、例えばｎ型不純物をドーピングしたポリシリコン層を成膜してから、これをパターニングすることによりゲート電極９を形成する。この後は、層間絶縁膜１２の形成工程やコンタクトホール形成工程、ソース電極１１、ゲート配線、外周電極２３およびＥＱＲ電極２４の形成工程、ドレイン電極１３の形成工程などを経て、図６に示すプレーナ型のＭＯＳＦＥＴが完成する。 Then, in the step shown in FIG. 7D, after forming the p-type RESURF layer 21 and the n + -type contact region 22 by the same method as in FIG. 3D, a gate oxide film is formed by gate oxidation. Further, for example, after forming a polysilicon layer doped with an n-type impurity, the gate electrode 9 is formed by patterning the polysilicon layer. Thereafter, the interlayer insulating film 12 forming step, the contact hole forming step, the source electrode 11, the gate wiring, the outer peripheral electrode 23 and the EQR electrode 24, the drain electrode 13 forming step, and the like are performed. A type MOSFET is completed.

このような製造方法によってトレンチ５やディープｐ型層６を形成することにより、第１実施形態に示した製造方法を採用する場合と同様の効果を得ることができる。   By forming the trench 5 and the deep p-type layer 6 by such a manufacturing method, the same effect as the case where the manufacturing method shown in 1st Embodiment is employ | adopted can be acquired.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、ＳｉＣ半導体装置に備えられる縦型構造の素子として、第１、第２実施形態に示したＭＯＳＦＥＴに代えてジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を採用したものである。 (Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, a junction barrier Schottky diode (hereinafter referred to as JBS) is employed instead of the MOSFET shown in the first and second embodiments as a vertical structure element provided in the SiC semiconductor device.

図８は、本実施形態にかかるＪＢＳの断面図である。この図に示すように、例えば２×１０18〜１×１０21ｃｍ-3程度の不純物濃度のＳｉＣからなるｎ+型基板３１の表面に、例えば５×１０15ｃｍ-3程度不純物濃度とされたｎ-型ドリフト層３２が形成されている。このｎ-型ドリフト層３２の表面に例えばＭｏ（モリブデン）もしくはＴｉ（チタン）等からなるショットキー電極３３が形成されていると共に、ショットキー電極３３に接続される表面電極３４が形成されている。そして、ｎ+型基板３１の裏面側に例えばニッケル、チタン、モリブデン、タングステン等により構成されたオーミック接触させられた裏面電極３５が形成された構成とされる。 FIG. 8 is a cross-sectional view of the JBS according to the present embodiment. As shown in this figure, the impurity concentration is set to about 5 × 10 15 cm −3 on the surface of the n + type substrate 31 made of SiC having an impurity concentration of about 2 × 10 18 to 1 × 10 21 cm −3 , for example. An n − type drift layer 32 is formed. A Schottky electrode 33 made of, for example, Mo (molybdenum) or Ti (titanium) is formed on the surface of the n − type drift layer 32, and a surface electrode 34 connected to the Schottky electrode 33 is formed. . Then, the back electrode 35 made of ohmic contact made of, for example, nickel, titanium, molybdenum, tungsten, or the like is formed on the back surface side of the n + type substrate 31.

また、耐圧構造領域Ｒ２は第２実施形態と同様の構造とされており、第１実施形態のようなトレンチ２０を形成することなく、ｎ-型ドリフト層２の表層部にｐ型リサーフ層２１およびｎ+型コンタクト領域２２が形成された構造とされ、これらそれぞれが層間絶縁膜１２に形成されたコンタクトホールを通じて外周電極２３およびＥＱＲ電極２４と電気的に接続されている。 The breakdown voltage structure region R2 has the same structure as that of the second embodiment, and the p-type RESURF layer 21 is formed on the surface layer portion of the n − type drift layer 2 without forming the trench 20 as in the first embodiment. The n + -type contact region 22 is formed, and each of them is electrically connected to the outer peripheral electrode 23 and the EQR electrode 24 through a contact hole formed in the interlayer insulating film 12.

そして、このように構成されたＪＢＳにおいても、第１、第２実施形態と同様にディープｐ型層６を形成している。ディープｐ型層６は、中央領域Ｒ１ａにおいて幅広とされ、接続領域Ｒ１ｂにおいて幅狭とされていると共に、中央領域Ｒ１ａの第１層６ａよりも接続領域Ｒ１ｂの第１層６ａの方が厚くされている。このため、同じ深さのトレンチ５に形成された第２層６ｂは、中央領域Ｒ１ａの方が接続領域Ｒ１ｂよりも深い位置まで形成された構成とされている。   And in JBS comprised in this way, the deep p-type layer 6 is formed similarly to 1st, 2nd embodiment. The deep p-type layer 6 is wide in the central region R1a, narrow in the connection region R1b, and the first layer 6a in the connection region R1b is thicker than the first layer 6a in the central region R1a. ing. For this reason, the second layer 6b formed in the trench 5 having the same depth is configured such that the central region R1a is formed to a position deeper than the connection region R1b.

このように、ＪＢＳに対しても第１、第２実施形態と同様の構成のディープｐ型層６を形成することにより、第１、第２実施形態と同様の効果を得ることができる。   As described above, by forming the deep p-type layer 6 having the same configuration as that of the first and second embodiments with respect to JBS, the same effect as that of the first and second embodiments can be obtained.

次に、図８に示すＪＢＳの製造方法について説明する。図９は、図８に示すＪＢＳの製造工程を示した断面図である。以下、この図を参照して、図８に示すＪＢＳの製造工程について説明する。   Next, a method for manufacturing the JBS shown in FIG. 8 will be described. FIG. 9 is a cross-sectional view showing a manufacturing process of the JBS shown in FIG. Hereinafter, the manufacturing process of the JBS shown in FIG. 8 will be described with reference to FIG.

まず、図９（ａ）に示す工程において、ｎ+型基板１の表面にｎ-型ドリフト層２を形成する。次に、図９（ｂ）に示す工程では、ｎ-型ドリフト層２の上に、図示しないエッチングマスクを成膜したのち、トレンチ５の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、例えば深さ１．５μｍ以上とされたトレンチ５を形成する。これにより、中央領域Ｒ１ａでは、幅が０．７μｍとされたトレンチ５ａが形成され、接続領域Ｒ１ｂでは、幅が０．４μｍとされたトレンチ５ｂが形成される。この後、エッチングマスクを除去する。 First, in the step shown in FIG. 9A, the n − type drift layer 2 is formed on the surface of the n + type substrate 1. Next, in the step shown in FIG. 9B, after forming an etching mask (not shown) on the n − -type drift layer 2, the etching mask is opened in a region where the trench 5 is to be formed. Then, after performing anisotropic etching using the etching mask, isotropic etching or sacrificial oxidation process is performed as necessary, thereby forming a trench 5 having a depth of, for example, 1.5 μm or more. As a result, a trench 5a having a width of 0.7 μm is formed in the central region R1a, and a trench 5b having a width of 0.4 μm is formed in the connection region R1b. Thereafter, the etching mask is removed.

続いて、図９（ｃ）に示す工程において、第１実施形態で説明した図３（ｃ）と同様の工程を行うことにより、トレンチ５内に第１層６ａおよび第２層６ｂからなるディープｐ型層６を形成する。   Subsequently, in the process shown in FIG. 9C, a deep process composed of the first layer 6a and the second layer 6b is formed in the trench 5 by performing the same process as in FIG. 3C described in the first embodiment. A p-type layer 6 is formed.

そして、図９（ｄ）に示す工程では、ｐ型リサーフ層２１およびｎ+型コンタクト領域２２の形成工程、層間絶縁膜１２の形成工程やコンタクトホール形成工程、裏面電極３５の形成工程、ショットキー電極３３の形成工程、表面電極３４や外周電極２３およびＥＱＲ電極２４の形成工程などを経て、図８に示すＪＢＳが完成する。 9D, the p-type RESURF layer 21 and the n + -type contact region 22 are formed, the interlayer insulating film 12 is formed, the contact hole is formed, the back electrode 35 is formed, and the Schottky is formed. The JBS shown in FIG. 8 is completed through the formation process of the electrode 33, the formation process of the surface electrode 34, the outer peripheral electrode 23, and the EQR electrode 24.

このような製造方法によってトレンチ５やディープｐ型層６を形成することにより、第１実施形態に示した製造方法を採用する場合と同様の効果を得ることができる。   By forming the trench 5 and the deep p-type layer 6 by such a manufacturing method, the same effect as the case where the manufacturing method shown in 1st Embodiment is employ | adopted can be acquired.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してＭＯＳＦＥＴの素子構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. In this embodiment, the element structure of the MOSFET is changed with respect to the first embodiment, and the basic structure is the same as that of the first embodiment. Therefore, only the parts different from the first embodiment will be described. .

図１０は、本実施形態にかかるトレンチゲート型のＭＯＳＦＥＴの断面図である。この図に示すように、本実施形態では、トレンチゲート構造を構成するトレンチ７の底部にも更にトレンチ５ｃを形成し、トレンチ５ｃ内にディープｐ型層６を形成した構造としている。ただし、このトレンチゲート構造を構成するトレンチ７の下方に形成したトレンチ５ｃは、中央領域Ｒ１ａに形成されるものであっても、接続領域Ｒ１ｂに形成されるトレンチ５ｂと同じ幅とされ、その中に形成される第２層６ｂよりもトレンチゲート構造の間に位置するトレンチ５ａ内に形成された第２層６ｂの方が深くされている。   FIG. 10 is a cross-sectional view of a trench gate type MOSFET according to this embodiment. As shown in this figure, in this embodiment, a trench 5c is further formed at the bottom of the trench 7 constituting the trench gate structure, and a deep p-type layer 6 is formed in the trench 5c. However, even if the trench 5c formed below the trench 7 constituting this trench gate structure is formed in the central region R1a, it has the same width as the trench 5b formed in the connection region R1b. The second layer 6b formed in the trench 5a located between the trench gate structures is deeper than the second layer 6b formed in the second layer 6b.

このように、トレンチゲート構造の下方においてディープｐ型層６を形成することで、オフ時にトレンチ７の角部においてゲート酸化膜８に作用する電界を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止できる。さらに、トレンチゲート構造の間においてｐ型ベース領域３から延びるように形成されたディープｐ型層６により、ブレークダウン電流を引抜けるため、Ｌ負荷耐量を向上させることができる。   Thus, by forming the deep p-type layer 6 below the trench gate structure, it is possible to reduce the electric field acting on the gate oxide film 8 at the corners of the trench 7 at the time of off, and the gate oxide film 8 It can be prevented from being destroyed. Furthermore, since the breakdown current is drawn by the deep p-type layer 6 formed so as to extend from the p-type base region 3 between the trench gate structures, the L load resistance can be improved.

ただし、トレンチゲート構造の下方に位置するディープｐ型層６で先にブレークダウンが生じると、ブレークダウン電流がゲート酸化膜８の表面を流れ、ゲート酸化膜８の寿命を低下させることになる。このため、上記したように、トレンチゲート構造の下方に形成されたトレンチ５ｃ内の第２層６ｂよりもトレンチゲート構造の間に位置するトレンチ５ａ内に形成された第２層６ｂの方が深くなるようにすることで、トレンチゲート構造の間に位置するトレンチ５ａ内に形成されたディープｐ型層６で優先的にブレークダウンが発生するようにしている。これにより、ブレークダウン電流がゲート酸化膜８の表面に流れることを防止でき、ゲート酸化膜８の寿命を低下させることなくブレークダウン電流の引抜を行うことが可能となる。   However, if breakdown occurs first in the deep p-type layer 6 located below the trench gate structure, the breakdown current flows on the surface of the gate oxide film 8 and the life of the gate oxide film 8 is reduced. Therefore, as described above, the second layer 6b formed in the trench 5a located between the trench gate structures is deeper than the second layer 6b in the trench 5c formed below the trench gate structure. By doing so, breakdown is preferentially generated in the deep p-type layer 6 formed in the trench 5a located between the trench gate structures. As a result, the breakdown current can be prevented from flowing to the surface of the gate oxide film 8, and the breakdown current can be extracted without reducing the life of the gate oxide film 8.

次に、図１０に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について説明する。図１１は、図１０に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。以下、この図を参照して説明するが、本実施形態のトレンチゲート構造のＭＯＳＦＥＴの製造工程は、第１実施形態とほぼ同様であるため、異なる部分についてのみ説明する。   Next, a method for manufacturing the MOSFET having the trench gate structure shown in FIG. 10 will be described. 11 is a cross-sectional view showing a manufacturing process of the MOSFET having the trench gate structure shown in FIG. Hereinafter, the manufacturing process of the MOSFET having the trench gate structure according to the present embodiment is substantially the same as that of the first embodiment, and therefore only different portions will be described.

まず、図１１（ａ）に示す工程では、図３（ａ）と同様の工程を行う。続いて、図１１（ｂ）に示す工程において、図３（ｂ）と同様にトレンチ５の工程を行うが、このときに中央領域Ｒ１ａおよび接続領域Ｒ１ｂにおけるトレンチゲート構造の間に形成されるトレンチ５ａ、５ｂに加えて、トレンチゲート構造の下方に位置するトレンチ５ｃも同時に形成する。そして、図１１（ｃ）に示す工程において、図３（ｃ）と同様の工程を行う。これにより、トレンチゲート構造の下方に位置するトレンチ５ｃ内にも第１層６ａおよび第２層６ｂが配置される。このトレンチ５ｃ内に配置された第１層６ａの厚みや第２層６ｂの深さは、接続領域Ｒ１ｂのトレンチ５ｂ内に配置された第１層６ａの厚みや第２層６ｂの深さと同じになる。この後、図１１（ｄ）に示す工程において、図３（ｄ）と同様の工程を行うことにより、図１０に示したトレンチゲート構造のＭＯＳＦＥＴが完成する。   First, in the process shown in FIG. 11A, the same process as in FIG. Subsequently, in the step shown in FIG. 11B, the step of the trench 5 is performed in the same manner as in FIG. 3B. At this time, the trench formed between the trench gate structures in the central region R1a and the connection region R1b. In addition to 5a and 5b, a trench 5c located below the trench gate structure is formed at the same time. Then, in the step shown in FIG. 11C, the same step as that in FIG. Thus, the first layer 6a and the second layer 6b are also disposed in the trench 5c located below the trench gate structure. The thickness of the first layer 6a and the depth of the second layer 6b disposed in the trench 5c are the same as the thickness of the first layer 6a and the depth of the second layer 6b disposed in the trench 5b of the connection region R1b. become. Thereafter, in the step shown in FIG. 11D, the same step as that in FIG. 3D is performed to complete the trench gate structure MOSFET shown in FIG.

このように、トレンチ５ａ、５ｂと同時にトレンチ５ｃを形成すると共に、トレンチ５ａ、５ｂ内にディープｐ型層６を形成する際に同時にトレンチ５ｃ内のディープｐ型層６も形成するようにしているため、製造工程の簡略化を図ることが可能となる。   In this way, the trench 5c is formed simultaneously with the trenches 5a and 5b, and the deep p-type layer 6 in the trench 5c is also formed at the same time when the deep p-type layer 6 is formed in the trenches 5a and 5b. Therefore, it becomes possible to simplify the manufacturing process.

（他の実施形態）
上記各実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とするＳｉＣ半導体装置について説明したが、各導電型を反転させた構造としても良い。 (Other embodiments)
In each of the embodiments described above, the SiC semiconductor device in which the first conductivity type is n-type and the second conductivity type is p-type has been described, but a structure in which each conductivity type is inverted may be used.

また、上記第１、第２実施形態では縦型構造のＭＯＳＦＥＴ、第３実施形態では、縦型構造のＪＢＳを例に挙げて説明したが、その他の縦型構造の素子、例えばＩＧＢＴ、ＰＮダイオードなど、ディープ層を形成できるような素子に対して本発明を適用することができる。   In the first and second embodiments, the vertical structure MOSFET has been described as an example, and in the third embodiment, the vertical structure JBS has been described as an example. However, other vertical structure elements such as IGBTs and PN diodes have been described. The present invention can be applied to an element that can form a deep layer.

さらに、各実施形態ではディープｐ型層６を形成するための領域を２つに分け、トレンチ幅も２種類として説明したが、本発明は、セル中央領域で面状にブレークダウンを発生させるように設計すれば良く、トレンチ幅も連続的に変化させ、第２層６ｂの深さも連続的に変化させても同様な効果が得られる。   Further, in each of the embodiments, the region for forming the deep p-type layer 6 is divided into two and the trench width is described as two types. However, the present invention generates a breakdown in a planar shape in the cell central region. The same effect can be obtained by continuously changing the trench width and continuously changing the depth of the second layer 6b.

本発明の第１実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの上面レイアウト図である。FIG. 3 is a top surface layout diagram of a MOSFET having a trench gate structure according to the first embodiment of the present invention. 図１に示すトレンチゲート構造のＭＯＳＦＥＴのＡ−Ａ断面図である。It is AA sectional drawing of MOSFET of the trench gate structure shown in FIG. 図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the trench gate type MOSFET shown in FIG. 1. 所定深さのトレンチ１００の幅Ｌを変化させて不純物層１０１の成長量Ｇの関係を実験により調べた結果を示すグラフである。It is a graph which shows the result of having investigated the relationship of the growth amount G of the impurity layer 101 by experiment, changing the width | variety L of the trench 100 of predetermined depth. トレンチ１００の幅Ｌが狭い時（幅Ｌ＝１μｍ）と幅Ｌが広い時（幅Ｌ＝２．５μｍ）のときに同じ時間エピタキシャル成長を行ったときのトレンチ１００の近傍の断面図である。6 is a cross-sectional view of the vicinity of the trench 100 when epitaxial growth is performed for the same time when the width L of the trench 100 is narrow (width L = 1 μm) and when the width L is wide (width L = 2.5 μm). FIG. 本発明の第２実施形態にかかるプレーナ型のＭＯＳＦＥＴの断面図である。It is sectional drawing of the planar type | mold MOSFET concerning 2nd Embodiment of this invention. 図６に示すプレーナ型のＭＯＳＦＥＴの製造工程を示した断面図である。FIG. 7 is a cross-sectional view showing a manufacturing process of the planar type MOSFET shown in FIG. 6. 本発明の第３実施形態にかかるＪＢＳの断面図である。It is sectional drawing of JBS concerning 3rd Embodiment of this invention. 図８に示すＪＢＳの製造工程を示した断面図である。It is sectional drawing which showed the manufacturing process of JBS shown in FIG. 本発明の第４実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面図である。It is sectional drawing of MOSFET of the trench gate structure concerning 4th Embodiment of this invention. 図１０に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。FIG. 11 is a cross-sectional view showing a manufacturing process of the MOSFET having the trench gate structure shown in FIG. 10.

符号の説明Explanation of symbols

１ ｎ+型基板
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ トレンチ
６ ディープｐ型層
６ａ 第１層
６ｂ 第２層
７ トレンチ
８ ゲート酸化膜
９ ゲート電極
１１ ソース電極
１３ ドレイン電極
３１ ｎ+型基板
３２ ｎ-型ドリフト層
３３ ショットキー電極
３４ 表面電極
３５ 裏面電極
Ｒ１ セル領域
Ｒ１ａ 中央領域
Ｒ１ｂ 接続領域
Ｒ２ 耐圧構造領域 1 n + type substrate 2 n − type drift layer 3 p type base region 4 n + type source region 5 trench 6 deep p type layer 6a first layer 6b second layer 7 trench 8 gate oxide film 9 gate electrode 11 source electrode 13 Drain electrode 31 n + type substrate 32 n − type drift layer 33 Schottky electrode 34 surface electrode 35 back electrode R1 cell region R1a central region R1b connection region R2 breakdown voltage structure region

Claims (12)

炭化珪素からなる第１導電型または第２導電型の基板（１、３１）と、
前記基板（１、３１）の表面に形成された炭化珪素からなる第１導電型のドリフト層（２、３２）と、を有し、
前記基板（１、３１）内のセル領域（Ｒ１）において前記基板（１、３１）の表面側に形成された表面電極（１１、３４）と裏面側に形成された裏面電極（１３、３５）との間で電流を流す縦型構造の半導体素子が形成されていると共に、前記セル領域（Ｒ１）の外周を囲むように耐圧構造領域（Ｒ２）が形成されてなる炭化珪素半導体装置において、
前記セル領域（Ｒ１）における中央領域（Ｒ１ａ）と、該中央領域（Ｒ１ａ）を囲むように構成されていると共に、前記中央領域（Ｒ１ａ）と前記耐圧構造領域（Ｒ２）の間を接続するように配置された接続領域（Ｒ１ｂ）の双方に、前記ドリフト層（２、３２）に達する第２導電型のディープ層（６）が備えられ、該ディープ層（６）により前記中央領域（Ｒ１ａ）の耐圧（ＢＶ（Ｒ１ａ））の方が前記接続領域（Ｒ１ｂ）における耐圧（ＢＶ（Ｒ１ｂ））よりも低く、かつ、前記接続領域（Ｒ１ｂ）における耐圧（ＢＶ（Ｒ１ｂ））の方が前記耐圧構造領域（Ｒ２）における耐圧（ＢＶ（Ｒ２））よりも低くされていることを特徴とする炭化珪素半導体装置。 A first conductivity type or second conductivity type substrate (1, 31) made of silicon carbide;
A drift layer (2, 32) of the first conductivity type made of silicon carbide formed on the surface of the substrate (1, 31),
In the cell region (R1) in the substrate (1, 31), the surface electrode (11, 34) formed on the front surface side of the substrate (1, 31) and the back electrode (13, 35) formed on the back surface side. In a silicon carbide semiconductor device in which a vertical structure semiconductor element is formed to pass a current between and a breakdown voltage structure region (R2) is formed so as to surround an outer periphery of the cell region (R1).
The central region (R1a) in the cell region (R1) is configured to surround the central region (R1a), and the central region (R1a) and the breakdown voltage structure region (R2) are connected to each other. A deep layer (6) of the second conductivity type reaching the drift layer (2, 32) is provided in both of the connection regions (R1b) disposed in the central region (R1a) by the deep layer (6). The breakdown voltage (BV (R1b)) is lower than the breakdown voltage (BV (R1b)) in the connection region (R1b), and the breakdown voltage (BV (R1b)) in the connection region (R1b) is greater than the breakdown voltage. A silicon carbide semiconductor device characterized by having a lower breakdown voltage (BV (R2)) in the structural region (R2). 前記セル領域（Ｒ１）における中央領域（Ｒ１ａ）と前記接続領域（Ｒ１ｂ）の双方に、前記ドリフト層（２、３２）に達するトレンチ（５）が形成されていると共に該トレンチ（５）内に第２導電型層（６ｂ）を有するディープ層（６）が備えられ、
前記中央領域（Ｒ１ａ）に形成された前記第２導電型層（６ｂ）の方が前記接続領域（Ｒ１ｂ）に形成された前記第２導電型層（６ｂ）よりも深くされていることを特徴とする請求項１に記載の炭化珪素半導体装置。 A trench (5) reaching the drift layer (2, 32) is formed in both the central region (R1a) and the connection region (R1b) in the cell region (R1), and in the trench (5). A deep layer (6) having a second conductivity type layer (6b) is provided;
The second conductivity type layer (6b) formed in the central region (R1a) is deeper than the second conductivity type layer (6b) formed in the connection region (R1b). The silicon carbide semiconductor device according to claim 1. 前記トレンチ（５）の底部に形成され、前記第２導電型層（６ｂ）よりも低濃度とされた第２導電型または第１導電型にて構成された第１層（６ａ）を有していると共に、前記第２導電型層（６ｂ）が前記第１層（６ａ）の上に形成された第２層（６ｂ）とされ、
前記第１層（６ａ）は、前記トレンチ（５）の底部からの厚みが、前記中央領域（Ｒ１ａ）に形成された前記第１層（６ａ）よりも前記接続領域（Ｒ１ｂ）に形成された前記第１層（６ａ）の方が厚くなっていることを特徴とする請求項２に記載の炭化珪素半導体装置。 A first layer (6a) formed at the bottom of the trench (5) and having a second conductivity type or a first conductivity type having a lower concentration than the second conductivity type layer (6b); And the second conductivity type layer (6b) is a second layer (6b) formed on the first layer (6a),
The thickness of the first layer (6a) from the bottom of the trench (5) is formed in the connection region (R1b) rather than the first layer (6a) formed in the central region (R1a). The silicon carbide semiconductor device according to claim 2, wherein the first layer (6a) is thicker. 前記トレンチ（５）の底部において前記第１層（６ａ）の表面が丸まっており、該第１層（６ａ）の上に形成された前記第２層（６ｂ）の底部も丸まっていることを特徴とする請求項３に記載の炭化珪素半導体装置。   The surface of the first layer (6a) is rounded at the bottom of the trench (5), and the bottom of the second layer (6b) formed on the first layer (6a) is also rounded. The silicon carbide semiconductor device according to claim 3. 前記中央領域（Ｒ１ａ）に形成された前記トレンチ（５）の幅の方が前記接続領域（Ｒ１ｂ）に形成された前記トレンチ（５）の幅よりも広くされていることを特徴とする請求項２ないし４のいずれか１つに記載の炭化珪素半導体装置。   The width of the trench (5) formed in the central region (R1a) is wider than the width of the trench (5) formed in the connection region (R1b). 5. The silicon carbide semiconductor device according to any one of 2 to 4. 前記縦型構造の半導体素子は、前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、前記ベース領域（３）の上に形成された第１導電型のソース領域（４）と、前記ソース領域（４）および前記ベース領域（３）を貫通して前記ドリフト層（２）に達するトレンチ（７）と、前記トレンチ（７）の内壁に形成されたゲート絶縁膜（８）と、前記ゲート酸化膜（８）の表面に形成されたゲート電極（９）と、前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、前記基板（１）の裏面に形成された裏面電極（１３）と、を有したトレンチゲート構造の素子であり、
前記トレンチゲート構造を構成するための前記トレンチ（７）の下方にも、前記ディープ層（６）が形成されていることを特徴とする請求項２ないし５のいずれか１つに記載の炭化珪素半導体装置。 The vertical semiconductor device includes a second conductivity type base region (3) formed on the drift layer (2) and a first conductivity type formed on the base region (3). A source region (4), a trench (7) reaching the drift layer (2) through the source region (4) and the base region (3), and a gate formed on the inner wall of the trench (7) An insulating film (8), a gate electrode (9) formed on the surface of the gate oxide film (8), a source electrode (4) electrically connected to the source region (4) and the base region (3) 11) and a back surface electrode (13) formed on the back surface of the substrate (1), a trench gate structure element,
The silicon carbide according to any one of claims 2 to 5, wherein the deep layer (6) is also formed below the trench (7) for forming the trench gate structure. Semiconductor device. 前記トレンチゲート構造を構成するための前記トレンチ（７）の下方に形成された前記ディープ層（６）にも前記第２導電型層（６ｂ）が備えられ、該トレンチゲート構造を構成するための前記トレンチ（７）の下方に形成された前記ディープ層（６）の前記第２導電型層（６ｂ）よりも、前記中央領域（Ｒ１ａ）において前記トレンチゲート構造の間に形成されている前記ディープベース層（６）の前記第２導電型層（６ｂ）の方が深くされていることを特徴とする請求項２ないし６のいずれか１つに記載の炭化珪素半導体装置。   The deep layer (6) formed below the trench (7) for constituting the trench gate structure is also provided with the second conductivity type layer (6b), for constituting the trench gate structure. The deep layer formed between the trench gate structures in the central region (R1a) than the second conductivity type layer (6b) of the deep layer (6) formed below the trench (7). The silicon carbide semiconductor device according to any one of claims 2 to 6, wherein the second conductivity type layer (6b) of the base layer (6) is deepened. 前記中央領域（Ｒ１ａ）の面積が前記接続領域（Ｒ１ｂ）の面積よりも大きくなっていることを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置。   The silicon carbide semiconductor device according to any one of claims 1 to 7, wherein an area of the central region (R1a) is larger than an area of the connection region (R1b). 炭化珪素からなる第１導電型または第２導電型の基板（１、３１）を用意し、前記基板（１、３１）の表面に第１導電型のドリフト層（２、３２）を形成したのち、前記基板（１、３１）内のセル領域（Ｒ１）において前記基板（１、３１）の表面側に形成された表面電極（１１、３４）と裏面側に形成された裏面電極（１３、３５）との間で電流を流す縦型構造の半導体素子を形成すると共に、前記セル領域（Ｒ１）の外周を囲むように耐圧構造領域（Ｒ２）を形成する炭化珪素半導体装置の製造方法において、
前記基板（１、３１）の上に前記ドリフト層（２、３２）を形成する工程と、
前記セル領域（Ｒ１）における中央領域（Ｒ１ａ）および前記中央領域（Ｒ１ａ）を囲み該中央領域（Ｒ１ａ）と前記耐圧構造領域（Ｒ２）の間を接続するように配置された接続領域（Ｒ１ｂ）の双方に、前記セル領域（Ｒ１）に前記ドリフト層（２、３２）の所定深さまで達するトレンチ（５）を形成し、かつ、前記中央領域（Ｒ１ａ）に形成される前記トレンチ（５ａ）の方が前記接続領域（Ｒ１ｂ）に形成される前記トレンチ（５ｂ）よりも幅が広くなるように形成する工程と、
前記中央領域（Ｒ１ａ）および前記接続領域（Ｒ１ｂ）の前記トレンチ（５ａ、５ｂ）内に、前記第２導電型層（６ｂ）よりも低濃度とされた第２導電型または第１導電型にて構成された第１層（６ａ）をエピタキシャル成長させると共に、該第１層（６ａ）の上に第２導電型の第２層（６ｂ）をエピタキシャル成長させることにより、前記第１層（６ａ）および前記第２層（６ｂ）を含むディープ層（６）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。 After preparing a first conductivity type or second conductivity type substrate (1, 31) made of silicon carbide and forming a first conductivity type drift layer (2, 32) on the surface of the substrate (1, 31). In the cell region (R1) in the substrate (1, 31), the surface electrode (11, 34) formed on the surface side of the substrate (1, 31) and the back electrode (13, 35) formed on the back surface side. In the method for manufacturing a silicon carbide semiconductor device, the semiconductor device having a vertical structure in which a current flows between the semiconductor region and the cell region (R1) and the breakdown voltage region (R2) is formed so as to surround the outer periphery of the cell region (R1).
Forming the drift layer (2, 32) on the substrate (1, 31);
A central region (R1a) in the cell region (R1) and a connection region (R1b) disposed so as to surround the central region (R1a) and connect the central region (R1a) and the breakdown voltage structure region (R2). The trench (5) reaching the predetermined depth of the drift layer (2, 32) is formed in the cell region (R1), and the trench (5a) formed in the central region (R1a) Forming a width wider than the trench (5b) formed in the connection region (R1b);
In the trenches (5a, 5b) in the central region (R1a) and the connection region (R1b), the second conductivity type or the first conductivity type having a lower concentration than the second conductivity type layer (6b). The first layer (6a) configured as described above is epitaxially grown, and the second conductive type second layer (6b) is epitaxially grown on the first layer (6a), whereby the first layer (6a) and Forming a deep layer (6) including the second layer (6b). A method for manufacturing a silicon carbide semiconductor device, comprising: 前記ディープ層（６）を形成する工程では、前記第１層（６ａ）および前記第２層（６ｂ）を同じ装置内において原料ガスの供給を止めずに連続的に形成することを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。   In the step of forming the deep layer (6), the first layer (6a) and the second layer (6b) are continuously formed in the same apparatus without stopping the supply of the source gas. A method for manufacturing a silicon carbide semiconductor device according to claim 9. 前記トレンチ（５）の形成工程では、前記トレンチ（５）をアスペクト比２以上として形成し、
前記ディープ層（６）を形成する工程では、前記第１層（６ａ）および前記第２層（６ｂ）を１６００℃以上の成長温度にてエピタキシャル成長させることを特徴とする請求項９または１０に記載の炭化珪素半導体装置の製造方法。 In the step of forming the trench (5), the trench (5) is formed with an aspect ratio of 2 or more,
11. The method according to claim 9, wherein in the step of forming the deep layer (6), the first layer (6 a) and the second layer (6 b) are epitaxially grown at a growth temperature of 1600 ° C. or more. A method for manufacturing a silicon carbide semiconductor device. 前記縦型構造の半導体素子は、前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、前記ベース領域（３）の上に形成された第１導電型のソース領域（４）と、前記ソース領域（４）および前記ベース領域（３）を貫通して前記ドリフト層（２、３２）に達するトレンチ（７）と、前記トレンチ（７）の内壁に形成されたゲート絶縁膜（８）と、前記ゲート酸化膜（８）の表面に形成されたゲート電極（９）と、前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、前記基板（１）の裏面に形成された裏面電極（１３）と、を有したトレンチゲート構造の素子であり、
前記トレンチゲート構造を構成するための前記トレンチ（７）の下方にも、前記ディープ層（６）を形成する工程を有し、
前記トレンチゲート構造を形成する前に、前記トレンチ（７）の下方に前記ディープ層（６）を形成する工程と、前記中央領域（Ｒ１ａ）および前記接続領域（Ｒ１ｂ）の前記トレンチ（５ａ、５ｂ）内に前記第１層（６ａ）および前記第２層（６ｂ）を形成することで前記ディープ層（６）を形成する工程とを同時に行うことを特徴とする請求項９ないし１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。 The vertical semiconductor device includes a second conductivity type base region (3) formed on the drift layer (2) and a first conductivity type formed on the base region (3). A source region (4), a trench (7) that penetrates the source region (4) and the base region (3) and reaches the drift layer (2, 32), and an inner wall of the trench (7) are formed. The gate insulating film (8), the gate electrode (9) formed on the surface of the gate oxide film (8), and the source electrically connected to the source region (4) and the base region (3) An element having a trench gate structure having an electrode (11) and a back electrode (13) formed on the back surface of the substrate (1);
Forming the deep layer (6) also below the trench (7) for forming the trench gate structure;
Before forming the trench gate structure, forming the deep layer (6) below the trench (7), and the trenches (5a, 5b) in the central region (R1a) and the connection region (R1b). The step of forming the deep layer (6) is performed simultaneously by forming the first layer (6a) and the second layer (6b) in the inside. The manufacturing method of the silicon carbide semiconductor device as described in one.
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