SE533962C2 - Semiconductor device of silicon carbide and process for making such - Google Patents
Semiconductor device of silicon carbide and process for making such Download PDFInfo
- Publication number
- SE533962C2 SE533962C2 SE0900780A SE0900780A SE533962C2 SE 533962 C2 SE533962 C2 SE 533962C2 SE 0900780 A SE0900780 A SE 0900780A SE 0900780 A SE0900780 A SE 0900780A SE 533962 C2 SE533962 C2 SE 533962C2
- Authority
- SE
- Sweden
- Prior art keywords
- layer
- region
- type
- ditch
- trench
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 56
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 32
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 230000008569 process Effects 0.000 title description 43
- 239000000758 substrate Substances 0.000 claims description 40
- 239000012535 impurity Substances 0.000 claims description 39
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 230000015556 catabolic process Effects 0.000 claims description 14
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000007493 shaping process Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 description 171
- 238000005530 etching Methods 0.000 description 34
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 12
- 230000005684 electric field Effects 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 230000008901 benefit Effects 0.000 description 7
- 229910052757 nitrogen Inorganic materials 0.000 description 6
- 238000013459 approach Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000007669 thermal treatment Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 240000001973 Ficus microcarpa Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001698 pyrogenic effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
25 30 35 533 962 I den struktur som visas i den publicerade japanska patentansökan nr. 2004-79576 kan undvikas genombrott hos ett transistorparti eftersom Iavingenombrottet kan orsakas att uppträda i det yttersta basområdet av p-typ eller diffusionsområdet av p-typ i det yttre området. Om emellertid.L-lastenergi ytterligare ökas eller en chipstorlek ökas, koncentreras en bana för ledning av strömrusningsenergi i en ledningsform på det yttre området och det yttersta området av cellområdet. Därför uppstår ett problem genom att den parasitära bipolära transistorn slås på eller att ett elementgenombrott orsakas genom värme till följd av effektkoncentration. Därför är det föredragbart att lavingenombrott uppträder över hela cellområdet och att den parasitära bipolära transistorn inte slås på. 53 30 963 962 In the structure shown in Japanese Patent Application Laid-Open No. 2004-79576 breakthrough of a transistor portion can be avoided because the Iavingen breakthrough can be caused to occur in the outermost p-type base region or the p-type diffusion region in the outer region. However, if L-load energy is further increased or a chip size is increased, a path of conduction of current surge energy in a conduction form is concentrated on the outer region and the outermost region of the cell region. Therefore, a problem arises when the parasitic bipolar transistor is turned on or an element breakthrough is caused by heat due to power concentration. Therefore, it is preferable that avalanche breakdown occurs throughout the cell area and that the parasitic bipolar transistor is not turned on.
Den struktur som visas i publicerade japanska patentansökan nr. H11-330091 kan förbättra en L-lastresistans jämfört med en struktur som inte har något djupt skikt av p-typ.The structure shown in published Japanese patent application no. H11-330091 can improve an L-load resistance compared to a structure that does not have a deep p-type layer.
Eftersom ett genombrott uppträder i det yttersta cellområdet är emellertid L-lastresistansen otillräcklig. Därför kan problemet med genombrott uppträdande i det yttersta cellområdet, när strömrusningsenergin ökas, inte lösas. Vidare beror en form hos det djupa skiktet av p-typ på en form hos ett i förväg format dike. Eftersom diket är format genom etsning, överförs en i form hos ett skarpt hörn av diket till det djupa skiktet av p-typ. Därför uppstår ett problem hos en elektrisk fältkoncentration uppträdande i det skarpa partiet och en reduktion av en hållfasthet mot genombrott av elektriska fält.However, since a breakthrough occurs in the outermost cell region, the L-load resistance is insufficient. Therefore, the problem of breakthrough occurring in the outermost cell region, when the current rushing energy is increased, can not be solved. Furthermore, a shape of the deep p-type layer depends on a shape of a pre-formed ditch. Since the trench is formed by etching, one in the form of a sharp corner of the trench is transferred to the deep p-type layer. Therefore, a problem arises with an electric field concentration occurring in the sharp portion and a reduction of a strength against breakthrough of electric fields.
Mot bakgrund av det ovan angivna är det ett ändamål att tillhandahålla en SiC- halvledaranordning uppvisande en L-lastströmrusningsresistans (L load surge resistance) och en hållfasthet mot genombrott av elektriska fält (electric field breakdown strength) och även att tillhandahålla ett förfarande för tillverkning av densamma.In view of the above, it is an object to provide a SiC semiconductor device having an L load surge resistance and an electric field breakdown strength and also to provide a method of manufacturing the same.
Enligt en första betraktelse av föreliggande uppfinning innefattar en halvledaranordning av kiselkarbid ett kiselkarbidsubstrat, ett drift-skikt av kiselkarbid, ett halvledarelement, ett genombrottstàligt område och ett djupt skikt. Substratet har en första eller andra typ av ledningsförmåga. Drift-skiktet är format på en yta av substratet och har en första typ av ledningsförmåga. Halvledarelementet är format i ett cellområde av substratet och har en vertikal struktur för att tillåta flöde av en elektrisk ström mellan en framsideelektrod formad på en framsida av substratet och en baksideelektrod formad på en baksida av substratet. Det genombottståliga området omger periferin av cellområdet. Det djupa skiktet har en andra typ av ledningsförmåga och når fram till driftskiktet. Det djupa skiktet är format i vart och ett av ett mittområde av cellområdet och ett förbindningsområde som omger mittområdet för förbindning av mittområdet och det genombottståliga området.According to a first consideration of the present invention, a semiconductor device of silicon carbide comprises a silicon carbide substrate, a drift layer of silicon carbide, a semiconductor element, a breakdown-resistant region and a deep layer. The substrate has a first or second type of conductivity. The operating layer is formed on a surface of the substrate and has a first type of conductivity. The semiconductor element is formed in a cell area of the substrate and has a vertical structure to allow flow of an electric current between a front electrode formed on a front side of the substrate and a back side electrode formed on a back side of the substrate. The penetrating region surrounds the periphery of the cell area. The deep layer has a second type of conductivity and reaches the operating layer. The deep layer is formed in each of a central region of the cell region and a junction region surrounding the central region for interconnection of the central region and the permeation resistant region.
Det djupa skiktet orsakar att en genombrottsspänning hos mittområdet är lägre än en 10 15 20 25 30 35 533 952 genombrottsspänning hos förbindningsområdet. Det skiktet genombrottsspänningen hos förbindningsområdet är mindre än en genombrottsspänning hos det genombrottståliga området. djupa orsakar att Enligt en annan betraktelse av föreliggande uppfinning innefattar ett förfarande för framställning av en halvledaranordning av kiselkarbid anordnande, beredning eller tillhandahållande av ett kiselkarbidsubstrat uppvisande en första eller andra typ av ledningsförmåga. Förfarandet innefattar vidare formning av ett driftskikt uppvisande en första typ av ledningsförmåga på en yta av substrat. Förfarandet innefattar vidare formning av ett halvledarelement i ett cellområde av substratet. Halvledarelementet har en vertikal struktur för att tillåta flöde av en elektrisk ström mellan en framsideelektrod formad på en framsida av substratet och en baksideelektrod formad på en baksida på substratet. Förfarandet innefattar vidare formning av ett genombrottståligt område för omgivning av periferin av cellområdet.The deep layer causes a breakdown voltage of the center region to be lower than a breakdown voltage of the junction region. The breakthrough voltage layer of the junction area is less than a breakdown voltage of the breakthrough resistant area. According to another consideration of the present invention, a method of manufacturing a semiconductor device of silicon carbide comprises arranging, preparing or providing a silicon carbide substrate having a first or second type of conductivity. The method further comprises forming an operating layer having a first type of conductivity on a surface of substrate. The method further comprises forming a semiconductor element in a cell region of the substrate. The semiconductor element has a vertical structure to allow flow of an electric current between a front electrode formed on a front side of the substrate and a back side electrode formed on a back side of the substrate. The method further comprises forming a breakthrough resistant area for surrounding the periphery of the cell area.
Förfarandet innefattar vidare formning av ett dike i vart och ett av ett mittområde och ett förbindningsområde hos cellområdet för att nå ett förutbestämt djup hos driftskiktet.The method further comprises forming a trench in each of a central region and a connecting region of the cell region to reach a predetermined depth of the operating layer.
Förbindningsområdet omger och det genombrottstàliga området. Steget för formning av diket innefattar framställning av bredden hos ett dike format i mittomrádet större 'än bredden av ett dike format i förbindningsområdet.The connection area surrounds and the breakthrough resistant area. The step of forming the ditch involves producing the width of a ditch formed in the center area larger than the width of a ditch formed in the connecting area.
Förfarandet innefattar vidare formning av ett djupt skikt i vart och ett av dikena i mittområdet och förbindningsområdet genom epitaxial tillväxt av ett första skikt uppvisande en första typ mittområdet för förbindning av mittområdet av ledningsförmåga eller en andra typ av ledningsförmåga i dikena och genom epitaxial tillväxt av ett andra skikt på det första skiktet i dikena. Det första skiktet har en orenhetskoncentration som är mindre än en orenhetskoncentration hos det andra skiktet.The method further comprises forming a deep layer in each of the ditches in the central region and the connecting area by epitaxial growth of a first layer having a first type of central region for connecting the central region of conductivity or a second type of conductivity in the ditches and by epitaxial growth of a second layer on the first layer in the ditches. The first layer has an impurity concentration that is less than an impurity concentration of the second layer.
Ovan nämnda och andra ändamål, särdrag och fördelar hos föreliggande uppfinning kommer att framgå tydligare av följande detaljerade beskrivning med hänvisning till bifogade ritningar, på vilka: Fig. 1 är en schematisk layoutvy ovanifrån av en trench-gate MOSFET enligt en första utföringsform av föreliggande uppfinning; Fig. 2 är en schematisk tvärsnittsvy längs linjen A-A i Fig. 1; Fig. 3A-3D är schematiska tvärsnittsvyer av tillverkningsprocesser för nämnda trench-gate MOSFET visade i Fig. 1; 10 15 20 25 30 35 533 962 Fig. 4 är ett diagram visande ett resultat av ett experiment vid vilket ett förhållande mellan en bredd hos ett dike och en tillväxtandel av ett orenhetsskikt uppmättes genom ändring av bredden; Fig. 5A är en schematisk tvärsnittsvy av ett parti nära diket uppvisande en liten bredd när epitaxial tillväxt genomförs under en förutbestämd tidsperiod, och Fig. 5B är en schematisk tvärsnittsvy av partiet nära diket uppvisande en stor bredd när epitaxial tillväxt genomförs under den förutbestämda tillväxtperioden; Fig. 6 är en schematisk tvärsnittsvy av en planär MOSFET enligt en andra utföringsform av föreliggande uppfinning; Fig. 7A-7D är schematiska tvärsnittsvyer av tillverkningsprocesser för den planära MOSFET som visas i Fig. 6; Fig. 8 är en schematisk tvärsnittsvy av en JBS enligt en tredje utföringsform av föreliggande uppfinning; Fig. 9A-9D är schematiska tvärsnittsvyer av tillverkningsprocesser för JBSen visad i Fig. 8; Fig. 10 är en schematisk tvärsnittsvy av en trench-gate MOSFET enligt en fjärde utföringsform av föreliggande uppfinning; och Fig. 1 1A-“l 1 D är schematiska tvärsnittsvyer av tillverkningsprocesser för den trench- gate MOSFET som visas i Fig. 10.The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: Fig. 1 is a schematic top plan view of a trench gate MOSFET according to a first embodiment of the present invention; ; Fig. 2 is a schematic cross-sectional view taken along the line A-A in Fig. 1; Figs. 3A-3D are schematic cross-sectional views of manufacturing processes for said trench gate MOSFET shown in Fig. 1; Fig. 4 is a diagram showing the result of an experiment in which a ratio between a width of a ditch and a growth fraction of an impurity layer was measured by changing the width; Fig. 5A is a schematic cross-sectional view of a portion near the ditch having a small width when epitaxial growth is performed for a predetermined period of time, and Fig. 5B is a schematic cross-sectional view of the portion near the ditch having a large width when epitaxial growth is performed during the predetermined growth period; Fig. 6 is a schematic cross-sectional view of a planar MOSFET according to a second embodiment of the present invention; Figs. 7A-7D are schematic cross-sectional views of manufacturing processes for the planar MOSFET shown in Fig. 6; Fig. 8 is a schematic cross-sectional view of a JBS according to a third embodiment of the present invention; Figs. 9A-9D are schematic cross-sectional views of manufacturing processes for the JBS shown in Fig. 8; Fig. 10 is a schematic cross-sectional view of a trench gate MOSFET according to a fourth embodiment of the present invention; and Fig. 1 1A - 11 D are schematic cross-sectional views of manufacturing processes for the trench gate MOSFET shown in Fig. 10.
Urföringsformer av uppfinningen beskrivs nedan med hänvisning till ritningarna, Genomgående utföringsformerna används lika symboler för lika eller motsvarande delar på ritningarna.Embodiments of the invention are described below with reference to the drawings. Throughout the embodiments, like symbols are used for like or corresponding parts throughout the drawings.
(Första utföringsform) En första utföringsform av föreliggande uppfinning beskrivs. Här beskrivs en trench- gate MOSFET som ett element format eller framställt i en SiC-halvledaranordning. 10 15 20 25 30 35 533 962 Fig. t och 2 är schematiska vyer visande en trench-gate MOSFET enligt föreliggande utföringsform. Fig. 1 är en schematisk layoutvy ovanifrån av trench-gate MOSFETen och Fig. 2 är en schematisk tvärsninttsvy längs linjen A-A i Fig. 1.(First Embodiment) A first embodiment of the present invention is described. Here, a trench gate MOSFET is described as an element formed or fabricated in a SiC semiconductor device. Figs. T and 2 are schematic views showing a trench gate MOSFET according to the present embodiment. Fig. 1 is a schematic layout view from above of the trench gate MOSFET and Fig. 2 is a schematic cross-sectional view along the line A-A in Fig. 1.
Som visas i Fig. 1 är i MOSFETen hos föreliggande utföringsform ett inre område av ett chip avgränsat som ett cellområde R1, och ett yttre område av chipet är avgränsat som ett genombrottståligt område R2. Cellområdet R1 innefattar ett mittområde R1a lokaliserat i mitten av chipet och ett förbindningsområde R1b lokaliserat mellan mittområdet R1a och det genombrottståliga området R2 för att verka som ett förbindningsomráde till det genombrottståliga området R2. Celler är formade i cellomrädet R1. En cell formad i mittområdet R1a har en struktur avvikande från en struktur hos en cell formad i förbindningsområdet R1b.As shown in Fig. 1, in the MOSFET of the present embodiment, an inner region of a chip is defined as a cell region R1, and an outer region of the chip is defined as a breakthrough resistant region R2. The cell region R1 comprises a central region R1a located in the center of the chip and a connecting region R1b located between the central region R1a and the breakthrough resistant region R2 to act as a connecting region to the breakthrough resistant region R2. Cells are formed in the cell region R1. A cell formed in the central region R1a has a structure different from a structure of a cell formed in the junction region R1b.
Som speciellt visas i Fig. 2, är MOSFETen framställd genom användning av ett SiC- substrat 1 nïtyp. Substratet 1 av nïtyp har exempelvis en tjocklek av omkring 300um och är dopad med en orenhet av n-typ, såsom kväve med en hög koncentration av omkring 1,ox1o“°/cm3.As specifically shown in Fig. 2, the MOSFET is prepared using a SiC substrate 1 type. The n-type substrate 1 has, for example, a thickness of about 300 μm and is doped with an n-type impurity, such as nitrogen with a high concentration of about 1, ox 10 ° / cm 3.
Ett SiC-driftskikt 2 av nltyp är format på en yta av substratet 1 av nïtyp. Driftskiktet 2 av nltyp har exempelvis en tjocklek av från omkring 10pm till omkring 15pm och är dopat med en orenhet av n-typ, såsom kväve med en koncentration av från omkring 3,Ox10“5lcm3 till omkring 7,0x1O“5/cm3, vilken är lägre än koncentrationen hos substratet 1 av nïtyp. Vid ett ytparti av driftskiktet 2 av n'-typ är formad en elementstruktur av MOSFETen i cellområdet R1, och en yttre genombrottstàlig struktur är formad i det genombrottståliga området R2.An nlt type SiC operating layer 2 is formed on a surface of the nï type substrate 1. The nltype operating layer 2 has, for example, a thickness of from about 10 [mu] m to about 15 [mu] m and is doped with an n-type impurity, such as nitrogen, having a concentration of from about 3, Ox10 is lower than the concentration of the n-type substrate 1. At a surface portion of the n 'type operating layer 2, an element structure of the MOSFET is formed in the cell region R1, and an outer breakthrough structure is formed in the breakthrough region R2.
Dvs, i cellomràdet R1, vid ytpartiet av driftskiktet 2 av n'-typ, är format ett basområde 3 av p-typ dopat med en orenhet av p-typ, såsom bor eller aluminium. Vidare är ett emitterområdet 4 av n°-typ dopat med en orenhet av n-typ, såsom kväve med en hög koncentration format på basområdet 3 av p-typ.That is, in the cell region R1, at the surface portion of the n 'type operating layer 2, a p-type base region 3 is formed doped with a p-type impurity, such as boron or aluminum. Furthermore, an n ° type emitter region 4 is doped with an n-type impurity, such as nitrogen with a high concentration formed on the p-type base region 3.
Basområdet 3 av p-typ har exempelvis en orenhetskoncentration av p-typ av från omkring 5,0x1016/cm3 till omkring 2,Ox1O19/cm° och har en tjocklek av omkring 2,0um.For example, the p-type base region 3 has a p-type impurity concentration of from about 5.0x10 16 / cm 3 to about 2.0x10 19 / cm 3 and has a thickness of about 2.0 μm.
Emitterområdet 4 av nïtyp har exempelvis en orenhetskoncentration (ytkoncentration) av n- typ av omkring 1,Ox1O2°/cm3 vid dess ytparti och har en tjocklek av omkring O,5pm. 10 15 20 25 30 35 533 962 Ett dike 5 är format för att nå driftskiktet 2 av n'-typ genom genomträngning av basområdet 3 av p-typ och emitterområdet 4 av nïtyp. Ett djupt skikt 6 av p-typ är format i diket 5.The n-type emitter region 4 has, for example, an n-type impurity concentration (surface concentration) of about 1.0x10 2 ° / cm 3 at its surface portion and has a thickness of about 0.5 μm. 53 15 962 A ditch 5 is formed to reach the n '-type operating layer 2 by penetrating the p-type base region 3 and the nï-type emitter region 4. A deep layer 6 of p-type is formed in the ditch 5.
Diket 5 är format för varje cell i vart och ett av mittomràdet R1a och förbindningsomràdet R1b. Djupet av diket 5 är detsamma mellan i mittomràdet R1a och i förbindningsomràdet R1 b. Exempelvis är djupet hos diket 5, 4,5pm eller mer. Bredden av diket 5 är olika mellan i mittomràdet R1a och iförbindningsområdet Rlb, Bredden av diket 5a format i mittomràdet R1a är större än bredden av diket 5b format i förbindningsomràdet R1b. exempelvis har diket 5a en bredd av från omkring 1,0um till omkring 1,5pm och diket 5b har en bredd av från omkring 0,5pm till omkring 1,0um.The ditch 5 is formed for each cell in each of the center region R1a and the connection region R1b. The depth of the ditch 5 is the same between in the central area R1a and in the connecting area R1 b. For example, the depth of the ditch 5 is 4.5 μm or more. The width of the trench 5 is different between in the central area R1a and in the connecting area R1b. The width of the trench 5a formed in the central area R1a is greater than the width of the trench 5b formed in the connecting area R1b. for example, the ditch 5a has a width of from about 1.0 μm to about 1.5 μm and the ditch 5b has a width of from about 0.5 μm to about 1.0 μm.
Det djupa skiktet 6 av p-typ är format för att fylla varje dike 5. Det djupa skiktet 6 av p-typ innefattar ett första skikt 6a huvudsakligen format på en botten av diket 5 och ett andra skikt 6b format på det första skiktet 6a. Avvikande från ett hörn hos en botten av det första skiktet 6a, är en ytform hos det första skiktet 6a rundad, En botten av det andra skiktet 6b på det första skiktet 6a är rundad.The p-type deep layer 6 is formed to fill each ditch 5. The p-type deep layer 6 comprises a first layer 6a formed mainly on a bottom of the ditch 5 and a second layer 6b formed on the first layer 6a. Deviating from a corner of a bottom of the first layer 6a, a surface shape of the first layer 6a is rounded. A bottom of the second layer 6b of the first layer 6a is rounded.
De första och andra skikten 6a, 6b har olika orenhetskoncentrationer av p-typ, och det första skiktet 6a har en koncentration lägre än den hos det andra skiktet 6b. Exempelvis har det första skiktet 6a en orenhetskoncentration av 1x10'°/cm° eller mindre, och det andra skiktet 6b har en orenhetskoncentration av från 5,0x10“°/cm3 till 5,0x102°/cm3. Därför tjänstgör det andra skiktet 6b, som har en högre koncentration, som ett djupt skikt för dragning eller ledning av en genombrottsström.The first and second layers 6a, 6b have different p-type impurity concentrations, and the first layer 6a has a concentration lower than that of the second layer 6b. For example, the first layer 6a has an impurity concentration of 1x10 7 ° / cm 3 or less, and the second layer 6b has an impurity concentration of from 5.0x10 7 ° / cm 3 to 5.0x10 2 ° / cm 3. Therefore, the second layer 6b, which has a higher concentration, serves as a deep layer for drawing or conducting a breakthrough current.
Tjockleken av det första skiktet 6a från bottnen av diket 5 är olika mellan i mittomràdet R1a och i förbindningsomràdet R1b. Tjockleken av det första skiktet 6a format i diket 5a i mittomràdet R1a är större än tjockleken av det första skiktet 6a format i diket 5b av förbindningsomràdet R1b. Exempelvis har det första skiktet 6a format i diket 5a en tjocklek från omkring O,4pm till 0,5um, och det första skiktet 6a format i diket 5b har en tjocklek av från omkring O,5pm till omkring 0,6pm.The thickness of the first layer 6a from the bottom of the ditch 5 differs between in the middle area R1a and in the connecting area R1b. The thickness of the first layer 6a formed in the trench 5a in the central region R1a is greater than the thickness of the first layer 6a formed in the trench 5b of the connecting region R1b. For example, the first layer 6a formed in the trench 5a has a thickness of from about 0.4 μm to 0.5 μm, and the first layer 6a formed in the trench 5b has a thickness of from about 0.5 μm to about 0.6 μm.
Vidare, är ett dike 7 format för att nà driftskiket 2 n'-typ genom genomträngning av basområdet 3 av p-tyo och emitterområdet 4 av nïtyp. Exempelvis har diket 7 en bredd av från omkring 1,4j.|m till omkring 2,0um och ett djup av omkring 3,0um eller mer (t.ex. 3,5pm).Furthermore, a ditch 7 is formed to reach the operating layer 2 n 'type by penetrating the base region 3 of p-tyo and the emitter region 4 of n type. For example, the ditch 7 has a width of from about 1.4 microns to about 2.0 microns and a depth of about 3.0 microns or more (eg, 3.5 microns).
Basomràdet 3 av p-typ och emitterområdet 4 av n'-typ är lokaliserade för att vara i kontakt med en sidoyta av diket 7. En inre yta av diket 7 är övertäckt med en gate-oxidfilm 8. Diket 7 10 15 20 25 30 35 533 962 är fyllt med en gate-elektrod 9 som är formad på en yta av gate-oxidfilmen 8. Gate- elektroden 9 är framställd av dopat polykisel. Gate-oxidfilmen 8 är formad genom termisk oxidation av innerytan av diket 7. Gate-oxidfilmen 8 har en enhetlig tjocklek av omkring 100nm. På detta sätt formas en dikes-gate-struktur (trench gate structure). I föreliggande utföringsform används gate-oxidfilmen 8 som en gate-isolerande film. Alternativt kan en annan isolerande film, såsom en film av kiseloxid/kiselnitrid/kiseloxid (ONO) användas som en gate-isolerande film.The p-type base region 3 and the n 'type emitter region 4 are located to be in contact with a side surface of the ditch 7. An inner surface of the ditch 7 is covered with a gate oxide film 8. The ditch 7 10 15 20 25 30 533 962 is filled with a gate electrode 9 formed on a surface of the gate oxide film 8. The gate electrode 9 is made of doped polysilicon. The gate oxide film 8 is formed by thermal oxidation of the inner surface of the trench 7. The gate oxide film 8 has a uniform thickness of about 100 nm. In this way, a trench gate structure is formed. In the present embodiment, the gate oxide film 8 is used as a gate insulating film. Alternatively, another insulating film, such as a silicon oxide / silicon nitride / silicon oxide (ONO) film, may be used as a gate insulating film.
En emitterelektrod 11 och en gateledning eller -tråd (ej visade) är formade på ytor av emitteromràdet 4 av nïtyp, det djupa skiktet 6 av p-typ och gate-elektroden 9.An emitter electrode 11 and a gate wire or wire (not shown) are formed on surfaces of the n-type emitter region 4, the p-type deep layer 6 and the gate electrode 9.
Emitterelektroden 11 och gate-ledningen är framställda av flera metallmaterial (t.ex. Ni/Al).The emitter electrode 11 and the gate wire are made of several metal materials (eg Ni / Al).
Emitterelektroden 11 och gate-ledningen kan vara i spärrfri (ohmic) kontakt med en SiC av n- typ (speciellt emitteromràdet 4 av en n"-typ och gate-elektroden 9 som är n-dopad).The emitter electrode 11 and the gate wire may be in ohmic contact with an n-type SiC (especially the n "type emitter region 4 and the n-doped gate electrode 9).
Emitterelektroden 11 och gate-ledningen kan vara i spärrfri kontakt med en SiC av p-typ (speciellt det djupa skiktet 6 av p-typ och gate-elektroden 9 som är p-dopad).The emitter electrode 11 and the gate wire may be in barrier-free contact with a p-type SiC (especially the p-type deep layer 6 and the p-type gate electrode 9).
Emitterelektroden 11 och gate-ledningen är formade på en mellanskiktad isoleringsfilm 12 för elektrisk isolering. Emitterelektroden 11 står i elektrisk kontakt med emitterområdet 4 av n*- typ och det djupa skiktet 6 av p-typ genom ett kontakthål format i den mellanskiktade isoleringsfilmen 12. Gate-ledningen står i elektrisk kontakt med gate-elektroden 9 via kontakthålet.The emitter electrode 11 and the gate wire are formed on an interlayer insulating film 12 for electrical insulation. The emitter electrode 11 is in electrical contact with the emitter region 4 of the n * type and the deep layer 6 of the p-type through a contact hole formed in the interlayer insulating film 12. The gate wire is in electrical contact with the gate electrode 9 via the contact hole.
En drain-elektrod 13 är formad på en baksida av substratet 1 av nïtyp och i elektrisk kontakt med substratet 1 av nïtyp. På detta sätt formas en elementstruktur hos MOSFETen.A drain electrode 13 is formed on a back side of the nite-type substrate 1 and in electrical contact with the nite-type substrate 1. In this way, an element structure of the MOSFET is formed.
Ett dike 20 är format i det genombrottståliga området R2. Diket 20 når drift-skiktet 2 av n-typ genom genomträngning av basområdet 3 av p-typ och emitterområdet 4 av n°-typ som är formade i cellområdet R1. Ett RESURF(reduced surface field)-skikt 21 står i kontakt med basområdet 3 av p-typ vid en sidoyta av diket 20 och sträcker sig mot en botten av diket 20. Dvs. RESURF-skiktet 21 av p-typ sträcker sig mot utsidan av cellområdet R1. Ett kontaktområde 22 av nïtyp är vidare format vid bottnen av diket 20 och lokaliserat längre bort från cellområdet R1 än RESURF-skiktet 21 av p-typ i en riktning mot utsidan cellområdet R1. RESURF-skiktet 21 av p-typ och Kontaktområdet 22 av nïtyp omger hela periferin av cellområdet R1. RESURF-skiktet 21 av p-typ stàri elektrisk kontakt med en yttre elektrod 23 via kontakthålet format i den mellanskiktade isoleringsfilmen 12. Kontaktområdet 22 av nf-typ står i elektrisk kontakt med en ekvipotentiell ringelektrod (Equi-Potential Ring (EQR) 10 15 20 25 30 35 533 962 electrode) 24 via kontakthålet. Pâ detta sätt formas det genombrottståliga området R2 hos MOSFETen.A ditch 20 is formed in the breakthrough resistant area R2. The ditch 20 reaches the n-type drift layer 2 by penetrating the p-type base region 3 and the n ° type emitter region 4 formed in the cell region R1. A RESURF (reduced surface field) layer 21 is in contact with the p-type base area 3 at a side surface of the ditch 20 and extends towards a bottom of the ditch 20. Ie. The p-type RESURF layer 21 extends toward the outside of the cell region R1. A n-type contact area 22 is further formed at the bottom of the ditch 20 and located further away from the cell area R1 than the p-type RESURF layer 21 in a direction toward the outside cell area R1. The p-type RESURF layer 21 and the nite-type contact area 22 surround the entire periphery of the cell area R1. The p-type RESURF layer 21 is in electrical contact with an outer electrode 23 via the contact hole formed in the interlayer insulating film 12. The nf-type contact area 22 is in electrical contact with an equipotential ring electrode (Equi-Potential Ring (EQR) 10 15 20 25 30 35 533 962 electrode) 24 via the contact hole. In this way, the breakthrough resistant region R2 of the MOSFET is formed.
I trench-gate MOSFETen är djupet hos det andra skiktet 6b hos det djupa skiktet 6 av p-typ större i mittomràdet R1a än i förbindningsområdet R1b. Därför råder följande samband mellan en drain-genombrottsspänning BV(R1a) hos mittomràdet R1a, en drain- genombrottsspänning BV(R1b) hos R1b och en förbindningsområdet drain- genombrottsspänning BV(R2) hos det genombrottståliga området R2: BV(R1a) < BV(R1b) <.In the trench gate MOSFET, the depth of the second layer 6b of the p-type deep layer 6 is greater in the center region R1a than in the junction region R1b. Therefore, the following relationship exists between a drain breakdown voltage BV (R1a) of the center region R1a, a drain breakdown voltage BV (R1b) of R1b and a connection region drain breakthrough voltage BV (R2) of the breakthrough resistant region R2: BV (R1a) <BV ( R1b) <.
BV(R2).BV (R2).
Som ovan beskrivits är drain-genombrottsspänningen BV(R1a) hos mittomràdet R1a, vilket inte står i kontakt med det genombrottståliga området R2, mindre än den för varje annat område. Därför uppträder ett genombrott i plan form över hela mittomràdet R1a, inte i linjeform, så att en genombrottsström kan flöda i en plan form över ett brett område.As described above, the drain breakdown voltage BV (R1a) of the center region R1a, which is not in contact with the breakthrough resistant region R2, is less than that of any other region. Therefore, a breakthrough occurs in a planar form over the entire central area R1a, not in line form, so that a breakthrough current can flow in a planar form over a wide area.
Följaktligen blir ytdensiteten hos genombrottsströmmen liten, så att en induktiv lastresistans kan förbättras.Consequently, the surface density of the breakthrough current becomes small, so that an inductive load resistance can be improved.
När i layouten visad i Fig.1 ytan av mittomràdet R1a är större än den för förbindningsomrádet Rlb, kan genombrottsströmmen flöda över en mycket bredare yta. Vid ett sådant tillvägagångssätt blir ytdensiteten hos genombrottsströmmen mycket mindre, så att den induktiva lastresistansen kan förbättras. l föreliggande utföringsform är vidare bredden av det djupa skiktet 6 p-typ större i mittomràdet R1a än i förbindningsområdet R1b. Vid ett sådant tillvägagångssätt minskas en resistans hos det djupa skiktet 6 av p-typ till ett mindre värde, så att genombrottsströmmen kan effektivt ledas (drawn).When in the layout shown in Fig. 1 the surface of the central area R1a is larger than that of the connecting area R1b, the breakthrough current can flow over a much wider surface. With such an approach, the surface density of the breakthrough current becomes much smaller, so that the inductive load resistance can be improved. Furthermore, in the present embodiment, the width of the deep layer 6 p-type is larger in the central region R1a than in the connecting region R1b. In such an approach, a resistance of the deep layer 6 of the p-type is reduced to a smaller value, so that the breakthrough current can be effectively conducted (drawn).
Vidare tjänstgör det andra skiktet 6b hos det djupa skiktet 6 av p-typ i praktiken som ett djupt skikt. Eftersom bottnen av det andra skiktet 6b är rundad, är det möjligt att hindra en elektrisk fältkoncentration som orsakas när bottnen av det andra skiktet 6b är skarp eller tillspetsad. Det är följaktligen möjligt att hindra en minskning av en genombrottsspänning till följd av den elektriska fältkoncentrationen. Eftersom vidare det första skiktet 6a har en lägre koncentration än det andra skiktet 6b, tjänstgör det första skiktet 6a som ett elektriskt fältavlastande skikt, så att en idealisk genombrottstålig struktur kan åstadkommas. l det följande beskrivs ett förfarande för framställning av den french-gate MOSFET som visas i Fig. 1 och 2. Fig. 3A-3D visar schematiska tvärsnittsvyer av 10 15 20 25 30 35 533 962 tillverkningsprocesser för den trench-gate MOSFET som visas i Fig.1. Nedan beskrivs förfarandet med hänvisning 3A-3D.Furthermore, the second layer 6b of the p-type deep layer 6 serves in practice as a deep layer. Since the bottom of the second layer 6b is rounded, it is possible to prevent an electric field concentration caused when the bottom of the second layer 6b is sharp or pointed. Accordingly, it is possible to prevent a reduction of a breakthrough voltage due to the electric field concentration. Furthermore, since the first layer 6a has a lower concentration than the second layer 6b, the first layer 6a serves as an electric field-relieving layer, so that an ideal breakthrough-resistant structure can be achieved. The following describes a method of manufacturing the french gate MOSFET shown in Figs. 1 and 2. Figs. 3A-3D show schematic cross-sectional views of manufacturing processes for the trench gate MOSFET shown in Figs. Fig.1. The procedure is described below with reference to 3A-3D.
(Process visad i FlG. 3A) Först tillhandahålls eller bereds substratet 1 av nïtyp med en tjocklek av exempelvis omkring 300pm och dopat med en orenhet av n-typ, såsom kväve med en koncentration av exempelvis omkring 1,Ox1O1°/cm3. Därefter formas i följd på ytan av substratet 1 av nïtyp genom epitaxial tillväxt SiC-drift-skiktet 2 av nltyp, basomràdet 3 av p- typ och emitterområdet 4 av nïtyp. Exempelvis har driftskiktet 2 av n'-typ en tjocklek av från omkring 10pm till omkring 15um och är dopat med en orenhet av n-typ, såsom kväve med en koncentration av från omkring aoxiols/omß till omkring 7,ox1o”5/em“. Exempelvis har basomrädet 3 av p-typ en tjocklek av omkring 2,0um och är dopat med en orenhet av p-typ, såsom bor eller aluminium med en koncentration av från omkring 5,Ox1015lcm3 till omkring 2,0x1019/cm3. Exempelvis har emitterområdet 4 av n*-typ en tjocklek av omkring O,5pm och är dopat med en orenhet av n-typ, såsom kväve med en koncentration (ytkoncentration) av omkring 1,0x102°/cm3. i (Process visad i FIG. 3B) Efter det att en etsningsmask, vilken ej visas på ritningarna, har formats på emitterområdet 4 av nïtyp, formas en öppning i etsningsmasken vid ett läge där diket 5 ska formas. Därefter genomförs en anisotropisk etsning genom användning av etsningsmasken för formning av diket 5 med ett djup av omkring 4,5pm eller mer. Om nödvändigt kan följande på den anisotropiska etsningen genomföras en isotropisk etsning och en offeroxidation. På detta sätt formas diket 5a uppvisande en bredd av från omkring 1,0pm till omkring 1,5pm i mittområdet Ria, och diket 5b uppvisande en bredd av fràn omkring 0,5pm till omkring 1,0um formas i förbindningsområdet R1b. Därefter avlägsnas etsningsmasken.(Process shown in Fig. 3A) First, the n-type substrate 1 is provided or prepared with a thickness of, for example, about 300 μm and doped with an n-type impurity, such as nitrogen having a concentration of, for example, about 1, Ox101 ° / cm 3. Thereafter, on the surface of the n-type substrate 1 by epitaxial growth, the n-type SiC drift layer 2, the p-type base region 3 and the n-type emitter region 4 are formed. For example, the n 'type operating layer 2 has a thickness of from about 10 microns to about 15 microns and is doped with an n-type impurity, such as nitrogen, having a concentration of from about about 10 .mu.m to about 70 .mu.m. . For example, the p-type base region 3 has a thickness of about 2.0 microns and is doped with a p-type impurity, such as boron or aluminum, having a concentration of from about 5.0x10 15 / cm 3 to about 2.0x10 19 / cm 3. For example, the emitter region 4 of the n * type has a thickness of about 0.5 μm and is doped with an n-type impurity, such as nitrogen with a concentration (surface concentration) of about 1.0x102 ° / cm 3. (Process shown in FIG. 3B) After an etching mask, which is not shown in the drawings, has been formed on the emitter region 4 of n-type, an opening in the etching mask is formed at a position where the ditch 5 is to be formed. Thereafter, an anisotropic etching is performed by using the etching mask to form the trench 5 to a depth of about 4.5 microns or more. If necessary, the following can be performed on the anisotropic etching an isotropic etching and a sacrificial oxidation. In this way, the ditch 5a having a width of from about 1.0 μm to about 1.5 μm is formed in the central region R 1a, and the ditch 5b having a width of from about 0.5 μm to about 1.0 μm is formed in the connecting region R1b. Then the etching mask is removed.
(Process visad i FIG. 3C) Exempelvis materialgas tillförs för fyllning av varje dike 5 vid en temperatur av 1600°C eller mer, så att ett orenhetsskikt av p-typ kan epitaxialt tillväxa med en tillväxthastighet av 2,5pm/h eller mindre. På detta sätt formas det djupa skiktet 6 av p-typ.(Process shown in FIG. 3C) For example, material gas is supplied to fill each ditch at a temperature of 1600 ° C or more, so that a p-type impurity layer can epitaxially grow at a growth rate of 2.5 μm / h or less. In this way, the deep layer 6 of p-type is formed.
Speciellt tillväxer det andra skiktet 6b uppvisande en orenhetskoncentration av omkring t.ex. från 5,Ox10“/cm3 till 5,0x102°/cm° epitaxialt för att fylla diket 5, utan att hindra tillförseln av successivt efter det att det första skiktet Ba, materialgas, uppvisande en 10 15 20 25 30 35 533 962 10 orenhetskoncentration av omkring t.ex. 1,0x101°/cm3 eller mindre, tillväxer epitaxialt under en förutbestämd tidsperiod.In particular, the second layer 6b grows having an impurity concentration of about e.g. from 5, 10x10 of about e.g. 1.0x101 ° / cm3 or less, grows epitaxially over a predetermined period of time.
På detta sätt blir tjockleken av det första skiktet 6a format i diket Sa i mittområdet R1a större än tjockleken av det första skiktet 6a format i diket 5b i förbindningsomràdet R1b.In this way, the thickness of the first layer 6a formed in the trench Sa in the central region R1a becomes larger than the thickness of the first layer 6a formed in the trench 5b in the connecting region R1b.
Skälet till detta beskrivs med hänvisning till Fig. 4, 5A och 5B.The reason for this is described with reference to Figs. 4, 5A and 5B.
Fig. 4 är ett diagram visande ett resultat av ett experiment där ett förhållande mellan en bredd L hos ett dike 100 och en tillväxtandel G hos ett orenhetsskikt 101 uppmättes genom ändring av bredden L. Fig. 5A är en schematisk tvärsnittsvy av ett parti nära diket 100 uppvisande en snäv eller trång bredd (L=1pm) när den epitaxiala tillväxten genomförs under en förutbestämd tidsperiod. Fig. SB är en schematisk tvärsnittsvy av ett parti nära diket 100 uppvisande en stor bredd (L=2,5pm) när en epitaxial tillväxt genomförs under en förutbestämd tidsperiod.Fig. 4 is a diagram showing the result of an experiment in which a ratio between a width L of a ditch 100 and a growth portion G of an impurity layer 101 was measured by changing the width L. Fig. 5A is a schematic cross-sectional view of a portion near the ditch 100 having a narrow or narrow width (L = 1pm) when the epitaxial growth is performed for a predetermined period of time. Fig. SB is a schematic cross-sectional view of a portion near the ditch 100 having a large width (L = 2.5 μm) when an epitaxial growth is performed for a predetermined period of time.
Som framgår av Fig. 4 indikerar det experimentella resultatet att tillväxthastigheten ökar med en minskning av bredden L till följd av migrationseffekt när diket 100 uppvisande ett sidförhållande (aspect ratio) av 2 eller mer fylls med orenhetskiktet 101. Vidare, som visas i Fig. 5A och SB, är tillväxtandelen G hos orenhetsskiktet 101 på en botten av diket 100 större, eftersom bredden L av diket 100 är trängre eller mindre. Vidare, till följd av migrationseffekt, är en yta av orenhetsskiktet 101 rundad vid bottnen av diket 100.As shown in Fig. 4, the experimental result indicates that the growth rate increases with a decrease in the width L due to migration effect when the ditch 100 having an aspect ratio of 2 or more is filled with the impurity layer 101. Further, as shown in Fig. 5A and SB, the growth portion G of the impurity layer 101 on a bottom of the ditch 100 is larger, since the width L of the ditch 100 is narrower or smaller. Furthermore, due to migration effect, a surface of the impurity layer 101 is rounded at the bottom of the ditch 100.
Som ovan beskrivits kan därför tjockleken av det första skiktet 6a format på bottnen av diket 5a i mittområdet R1a vara större än tjockleken av det första skiktet 6a format på bottnen av diket 5b i förbindningsomràdet R1b genom ändring av bredderna hos dikena Sa, 5b. Eftersom det andra skiktet 6b är format på det första skiktet 6a, blir djupet av det andra skiktet 6b större i mittområdet R1a än i förbindningsomràdet R1b. Vidare är bottnen av varje andra skikt 6b rundad.Therefore, as described above, the thickness of the first layer 6a formed on the bottom of the ditch 5a in the middle region R1a may be greater than the thickness of the first layer 6a formed on the bottom of the ditch 5b in the connecting region R1b by changing the widths of the ditches Sa, 5b. Since the second layer 6b is formed on the first layer 6a, the depth of the second layer 6b becomes greater in the central region R1a than in the connecting region R1b. Furthermore, the bottom of each second layer 6b is rounded.
Därefter genomförs en avplaningsprocess för att avlägsna onödiga partier av de första och andra skikten 6a, 6b formade vid utsidan av diket 5. Eftersom en substratyta blir plan genom avplaningsprocessen, kan anordningsbehandlande processer i en efterföljande process, såsom en fotolitografisk process, lätt genomföras.Thereafter, a planing process is performed to remove unnecessary portions of the first and second layers 6a, 6b formed at the outside of the ditch 5. Since a substrate surface becomes flat through the planing process, device processing processes in a subsequent process, such as a photolithographic process, can be easily performed.
(Process visad i FIG 3D) 10 15 20 25 30 35 533 962 11 Efter det att en etsningsmask, vilken ej visas på ritningarna, formats på basområdet 3 av p-typ, emitterområdet 4 av nïtyp och det djupa skiktet 6 av p-typ, formas i en öppning i etsningsmasken vid ett läge där diket 20 ska formas i det genombrottstáliga området R2.(Process shown in FIG. 3D) After an etching mask, not shown in the drawings, is formed on the p-type base region 3, the n-type emitter region 4 and the p-type deep layer 6. , is formed in an opening in the etching mask at a position where the trench 20 is to be formed in the breakthrough-resistant area R2.
Därefter genomförs en anisotropisk etsning genom användning av etsningsmasken för formning av diket 20. Om nödvändigt, kan genomföras en isotropisk etsning ochfen offeroxidation följande på den anisotropiska etsningen. På detta sätt formas diket 20 i det genombrottstàliga området R2. Därefter avlägsnas etsningsmasken. i Därpå, efter det att en mask (ej visad) placeras, uppvisande en öppning vid ett läge där RESURF-skiktet 21 av p-typ ska formas, genomförs en jonimplantation av en orenhet av p-typ. Därefter avlägsnas masken använd för formning av RESURF-skiktet av p-typ. Vidare genomförs jonimplantation av en orenhet av n-typ efter det att en annan mask (ej visad) placerats, vilken uppvisar en öppning vid en position där kontaktområdet 22 av n*-typ ska formas. Därefter genomförs en termisk behandling för aktivering, så att RESURF-skiktet 21 av p-typ och kontaktområdet 22 av nïtyp kan formas.Thereafter, an anisotropic etching is performed by using the etching mask to form the trench 20. If necessary, an isotropic etching and sacrificial oxidation following the anisotropic etching can be performed. In this way, the ditch 20 is formed in the breakthrough-resistant region R2. Then the etching mask is removed. Then, after a mask (not shown) is placed, having an opening at a position where the p-type RESURF layer 21 is to be formed, an ion implantation of a p-type impurity is performed. Then, the mask used to form the p-type RESURF layer is removed. Furthermore, ion implantation of an n-type impurity is performed after another mask (not shown) is placed, which has an opening at a position where the n * -type contact area 22 is to be formed. Thereafter, a thermal treatment is performed for activation, so that the p-type RESURF layer 21 and the nite-type contact area 22 can be formed.
Vidare, efter det att en etsningsmask, vilken ej visas på ritningarna, formas på basomràdet 3 av p-typ, emitteromrâdet 4 av nïtyp och det djupa skiktet 6 av p-typ, formas en öppning i etsningsmasken vid ett läge där diket 7 för trench-gate-strukturen i cellområdet R1 ska formas. Därefter genomförs en anisotropisk etsning genom användning av etsningsmasken för formning av diket 7. Om nödvändigt, kan följande på den anisotropiska etsningen genomföras en isotropisk etsning och en offeroxidation. På detta sätt formas diket 7. Därefter avlägsnas etsningsmasken.Furthermore, after an etching mask, which is not shown in the drawings, is formed on the p-type base area 3, the n-type emitter area 4 and the p-type deep layer 6, an opening is formed in the etching mask at a position where the trench 7 for trench the gate structure in the cell area R1 is to be formed. Thereafter, an anisotropic etching is performed by using the etching mask to form the ditch 7. If necessary, the following can be performed on the anisotropic etching an isotropic etching and a sacrificial oxidation. In this way the ditch 7 is formed. Then the etching mask is removed.
Därefter genomförs en process för formning av en gate-oxidfilm för formning av gate-oxidfilmen 8. Speciellt formas gate-oxidfilmen 8 genom gate-oxidation (termisk oxidation) åstadkommen genom ett pyrogeniskt förfarande i våt atmosfär.Thereafter, a process for forming a gate oxide film is formed for forming the gate oxide film 8. In particular, the gate oxide film 8 is formed by gate oxidation (thermal oxidation) effected by a pyrogenic process in a wet atmosphere.
Därefter formas ett polykiselskikt dopat med en orenhet av n-typ och uppvisande en tjocklek av omkring 1pm vid sitt plana parti på gate-oxidfilmen 8 vid en temperatur av omkring 600°C för att fylla diket 7. Därefter genomförs en tillbakaetsningsprocess (etch back process), så att gate-oxidfilmen 8 och gate-elektroden 9 kan bli kvarlämnade i diket 7.Thereafter, a polysilicon layer doped with an n-type impurity and having a thickness of about 1 μm is formed at its flat portion on the gate oxide film 8 at a temperature of about 600 ° C to fill the ditch 7. An etch back process is then performed. ), so that the gate oxide film 8 and the gate electrode 9 can be left in the ditch 7.
Processer som följer på ovan beskrivna processer visas ej i ritningarna, eftersom de följande processerna är desamma som konventionella processer. Efter det att den mellanskiktade isoleringsfilmen 12 är formad, formas genom en mönstringsprocess i den mellanskiktade isoleringsfilmen 12 ett kontakthål ledande till emitteromràdet 4 av n*-typ och 10 15 20 25 30 35 533 962 12 det djupa skiktet 6 av p-typ och ett kontakthàl ledande till RESURF-skiktet 21 av p-typ och kontaktomràdet 22 av n*-typ. Vidare formas ett kontakthål ledande till gate-elektroden 9 på ett avvikande tvärsnitt genom mönstringsprocessen. Därefter anbringas ett elektrodmaterial för att fylla kontakthålen och mönstras därefter så att emitterelektroden 11, gate-ledningen, den yttre elektroden 23 och EQR-elektroden 24 kan formas. Slutligen formas drain- elektroden 13 på baksidan av substratet 1 av n'-typ. På detta sätt blir den MOSFET som visas i Fig. 1 fullständig. ' Enligt ovan beskrivna framställningsförfarande, fastän djupet av det andra skiktet 6b är olika mellan i det centrala området R1a och i förbindningsområdet R1b, kan det djupa skiktet 6 av p-typ formas i samma process. Därför kan framställningsprocesserna för MOSFETen förenklas. Vidare kan mittomrädet R1a och förbindningsområdet R1b med olika drain-genombrottsspänningar formas med god reglerbarhet, eftersom de formas i samma process.Processes that follow the processes described above are not shown in the drawings, since the following processes are the same as conventional processes. After the interlayer insulating film 12 is formed, by a patterning process in the interlayer insulating film 12, a contact hole leading to the emitter region 4 of the n * type and the deep layer 6 of the p-type and a p contact hole leading to the p-type RESURF layer 21 and the n * -type contact area 22. Furthermore, a contact hole leading to the gate electrode 9 is formed on a deviating cross section through the patterning process. Thereafter, an electrode material is applied to fill the contact holes and then patterned so that the emitter electrode 11, the gate wire, the outer electrode 23 and the EQR electrode 24 can be formed. Finally, the drain electrode 13 is formed on the back of the n 'type substrate 1. In this way, the MOSFET shown in Fig. 1 becomes complete. According to the manufacturing method described above, although the depth of the second layer 6b differs between in the central region R1a and in the connecting region R1b, the p-type deep layer 6 can be formed in the same process. Therefore, the manufacturing processes of the MOSFET can be simplified. Furthermore, the center region R1a and the connection area R1b with different drain breakdown voltages can be formed with good controllability, since they are formed in the same process.
Eftersom vidare ytan av det första skiktet 6a format under det andra skiktet 6b är rundad genom migrationseffekt, kan bottnen av det andra skiktet 6b vara rundad. Det är därför möjligt att hindra en elektrisk fältkoncentration som orsakas när bottnen av det andra skiktet 6b är skarp eller tillspetsad. Det är följaktligen möjligt att hindra en reduktion av genombrottsspänning till följd den elektriska fältkoncentrationen.Furthermore, since the surface of the first layer 6a formed below the second layer 6b is rounded by migration effect, the bottom of the second layer 6b may be rounded. It is therefore possible to prevent an electric field concentration caused when the bottom of the second layer 6b is sharp or pointed. Consequently, it is possible to prevent a reduction of breakthrough voltage due to the electric field concentration.
I föreliggande utföringsform formas vidare det första skiktet 6a och det andra skiktet 6b i olika processer. Vid ett sådant tillvägagångssätt kan orenhetskoncentrationer hos det första skiktet 6a och det andra skiktet 6b regleras eller styras, så att det första skiktet 6a och skiktet Bb kan ha olika Därför kan orenhetskoncentrationen hos det första skiktet 6a vara lägre än orenhetskoncentrationen hos det andra skiktet 6b, så det första skiktet 6a kan tjäna som ett elektriskt fältavlastande skikt (field relieving layer). Följaktligen kan erhållas en idealisk genombrottstälig struktur eller konstruktion. I föreliggande utföringsform är det första skiktet 6a framställt av SiC av p-typ, så att det första skiktet 6a kan tjäna som ett elektriskt fältavlastande skikt. Alternativt kan det första skiktet 6a vara framställt av SiC av n-typ uppvisande en låg orenhetskoncentration (t.ex. lika med orenhetskoncentrationen hos driftskiktet 2 av nltyp). Även när det första skiktet 6a är framställt av SiC av n-typ, kan djupet av det andra skiktet 6b vara olika mellan i mittomrädet R1a och i förbindningsområdet R1b, och bottnen av det andra skiktet 6b kan även vara rundad. Därigenom kan ovan beskrivna fördelar uppnås. det andra orenhetskoncentrationer. 10 15 20 25 30 35 533 962 13 Eftersom vidare det första skiktet 6a och det andra skiktet 6b formas successivt, kan den tid som åtgår för att öka och minska en temperatur för epitaxial tillväxt minskas. Det andra skiktet 6b är ej exponerat mot atmosfären efter det första skiktet 6a formas. Därför kan en defekt i det andra skiktet Gb minskas.In the present embodiment, the first layer 6a and the second layer 6b are further formed in different processes. In such an approach, impurity concentrations of the first layer 6a and the second layer 6b may be regulated or controlled, so that the first layer 6a and the layer Bb may have different. Therefore, the impurity concentration of the first layer 6a may be lower than the impurity concentration of the second layer 6b. so that the first layer 6a can serve as an electric field relieving layer. Consequently, an ideal breakthrough structure or construction can be obtained. In the present embodiment, the first layer 6a is made of p-type SiC, so that the first layer 6a can serve as an electric field-relieving layer. Alternatively, the first layer 6a may be made of n-type SiC having a low impurity concentration (eg, equal to the impurity concentration of the nl-type operating layer 2). Even when the first layer 6a is made of n-type SiC, the depth of the second layer 6b may be different between in the middle region R1a and in the connection area R1b, and the bottom of the second layer 6b may also be rounded. Thereby, the advantages described above can be achieved. the other impurity concentrations. Furthermore, since the first layer 6a and the second layer 6b are formed successively, the time required to increase and decrease a temperature for epitaxial growth can be reduced. The second layer 6b is not exposed to the atmosphere after the first layer 6a is formed. Therefore, a defect in the second layer Gb can be reduced.
Processen för formning av det djupa skiktet 6 av p-typ genomförs vid en hög temperatur av omkring 1600°C, Processen för formning av det djupa skiktet 6 av p-typ genomförs emellertid före det att diket 7, gate-oxidfilmen 8 och gate-elektroden 9 formas. Det finns därför ej något behov att skydda trench-gate-strukturen. Följaktligen kan användas en process för formning av en konventionell trench-gate-struktur.The process for forming the p-type deep layer 6 is carried out at a high temperature of about 1600 ° C. However, the process for forming the p-type deep layer 6 is carried out before the ditch 7, the gate oxide film 8 and the the electrode 9 is formed. There is therefore no need to protect the trench gate structure. Accordingly, a process can be used to form a conventional trench gate structure.
(Andra utföringsform) En andra utföringsform av föreliggande uppfinning beskrivs. En skillnad mellan de första och andra utföringsformerna består i en elementstruktur hos MOSFETen. Eftersom en basstruktur är densamma mellan de första och andra utföringsformerna, beskrivs endast skillnaden.(Second Embodiment) A second embodiment of the present invention is described. A difference between the first and second embodiments consists in an element structure of the MOSFET. Since a base structure is the same between the first and second embodiments, only the difference is described.
Fig. 6 är en schematisk tvärsnittsvy av en MOSFET enligt föreliggande utföringsform. Som visas i Fig. 6, har den andra utföringsformens MOSFET en plan struktur, inte en trench-gate-struktur.Fig. 6 is a schematic cross-sectional view of a MOSFET according to the present embodiment. As shown in Fig. 6, the MOSFET of the second embodiment has a planar structure, not a trench gate structure.
Speciellt är i MOSFETen enligt föreliggande uppfinningsformer anordnade flera eller multipla basområden 3 av p-typ med förutbestämda intervall på ytpartiet av drift-skiktet 2 av n'-typ format på ytan av substratet 1 av nïtyp. Emitteromrâdet 4 av nïtyp är format på ytpartiet av varje basområde 3 av p-typ med undantag för det yttersta basområdet 3 av p-typ format i förbindningsomràdet R1 b.In particular, in the MOSFET according to the present invention, several or multiple p-type base regions 3 are arranged at predetermined intervals on the surface portion of the n '-type operating layer 2 formed on the surface of the n-type substrate 1. The n-type emitter region 4 is formed on the surface portion of each p-type base region 3 with the exception of the p-type outer base region 3 formed in the connection region R1 b.
Ett ytparti av basomràdet 3 av p-typ lokaliserat mellan driftskiktet 2 av ni-typ och emitterområdet 4 av nïtyp verkar som ett kanalomràde. Gate-elektroden 9 formas via gate- oxidfilmen 8 på åtminstone ytan av kanalområdet.A surface portion of the p-type base region 3 located between the n-type operating layer 2 and the n-type emitter region 4 acts as a channel region. The gate electrode 9 is formed via the gate oxide film 8 on at least the surface of the channel area.
Avvikande från den första utföringsformen formas ej diket 20 i det genombrottståliga området R2 och RESURF-skiktet 21 av p-typ, och kontaktområdet 22 av nïtyp formas på ytpartiet av drift-skiktet 2 av nltyp. 10 15 20 25 30 35 533 962 14 Följaktligen kan lika struktur som hos den första utföringsformen appliceras på den planära MOSFETen och samma fördel som hos den första utföringsformen kan uppnås.Deviating from the first embodiment, the trench 20 is not formed in the breakthrough-resistant area R2 and the p-type RESURF layer 21, and the n-type contact area 22 is formed on the surface portion of the n-type operating layer 2. Accordingly, the same structure as in the first embodiment can be applied to the planar MOSFET and the same advantage as in the first embodiment can be achieved.
I det följande beskrivs ett förfarande för framställning av den planära MOSFETen visad i Fig. 6. Fig. 7A-7D visar tvärsnittsvyer av tillverkningsprocesser för den planära MOSFETen visad i Fig. 6. l det följande beskrivs förfarandet med hänvisning till Fig. 7A-7D.In the following, a method for manufacturing the planar MOSFET shown in Fig. 6. Figs. 7A-7D show cross-sectional views of manufacturing processes for the planar MOSFET shown in Fig. 6. In the following, the method is described with reference to Figs. 7A-7D. .
Först, i en process visad i Fig. 7A formas drift-skiktet 2 av n'-typ på ytan av substratet 1 av n*-typ.First, in a process shown in Fig. 7A, the n 'type drift layer 2 is formed on the surface of the n * type substrate 1.
Därefter, i en process visad i Fig. 7B, efter det att en mask (ej visad) har placerats uppvisande en öppning vid ett läge där basomràdet 3 av p-typ ska formas, genomförs en jonimplantation av en orenhet av p-typ. Därefter avlägsnas masken använd för formning av basomràdet 3 av p-typ. Vidare, efter det att en annan mask (ej visad) har placerats, uppvisande en öppning vid ett läge där emitterområdet 4 av nïtyp ska forms, genomförs en jonimplantation av en orenhet av n-typ. Därefter genomförs en termisk behandling för aktivering, så att basomràdet 3 av p-typ och emitterområdet 4 av nïtyp kan formas.Then, in a process shown in Fig. 7B, after a mask (not shown) has been placed having an opening at a position where the p-type base region 3 is to be formed, an ion implantation of a p-type impurity is performed. Then the mask used to form the p-type base region 3 is removed. Furthermore, after another mask (not shown) has been placed, having an aperture at a position where the n-type emitter region 4 is to be formed, an ion implantation of an n-type impurity is performed. Thereafter, a thermal treatment is performed for activation, so that the p-type base region 3 and the n-type emitter region 4 can be formed.
Dessutom, efter det att en etsningsmask, vilken ej visas på ritningarna, har formats pà drift-skiktet 2 av n-typ, basomràdet 3 av p-typ, och emitterområdet 4 av n'-typ, formas en öppning i etsningsmasken vid ett läge där diket 5 ska formas. Dvs. öppningen formas vid ett läge motsvarande mitten av basomràdet 3 av p-typ och emitterområdet 4 n"-typ. Därefter genomförs en anisotropisk etsning genom användning av etsningsmasken för formning av diket 5 uppvisande ett djup av t.ex. omkring 2,0pm mer. Om nödvändigt kan genomföras en isotropisk etsning och en offeroxidation följande på den anisotropiska etsningen. På detta sätt formas diket Sa uppvisande en bredd av från omkring 0,8pm till omkring 1,2pm i mittomrädet R1a, och diket 5b uppvisande en bredd av från omkring O,5|.|m till omkring 0,8pm formas i förbindningsomràdet R1b. Därefter avlägsnas etsningsmasken.In addition, after an etching mask, which is not shown in the drawings, has been formed on the operating layer 2 of the n-type, the base region 3 of the p-type, and the emitter region 4 of the n 'type, an opening is formed in the etching mask at a position where the ditch 5 is to be formed. Ie. the opening is formed at a position corresponding to the center of the base region 3 of the p-type and the emitter region 4 of the n "type. If necessary, an isotropic etching and a sacrificial oxidation following the anisotropic etching can be performed: In this way, the ditch Sa having a width of from about 0.8 .mu.m to about 1.2 .mu.m is formed in the central region R1a, and the ditch 5b having a width of from about 0. .5 μm to about 0.8 μm is formed in the joint area R1b. Then the etching mask is removed.
Därpå, i en process visad i Fig. 7C formas det djupa skiktet av p-typ uppvisande de första och andra skikten 6a, 6b i diket 5 genom genomförande av processen visad i Fig. 3C hos den första utföringsformen.Then, in a process shown in Fig. 7C, the p-type deep layer having the first and second layers 6a, 6b in the trench 5 is formed by performing the process shown in Fig. 3C of the first embodiment.
Därefter, i en process visad i Fig. 7D, efter det att RESURF-skiktet 21 av p-typ och kontaktområdet 22 av n*-typ har formats på ett sätt liknande det visat i Fig. 3D, formas gate- oxidfilmen 8 genom en gate-oxidation. Vidare formas ett polykiselskikt dopat med en orenhet av n-typ och mönstras därefter för formning av gateelektroden 9, Därefter formas den 10 15 20 25 30 35 533 962 15 mellanskiktade isoleringsfilmen 12, kontakthålen, emitterelektroden 11, gate-ledningen eller - tråden, den yttre elektroden 23 och EQR-elektroden 24. På detta sätt fullständigas den planära MOSFETen visad i Fig. 6.Then, in a process shown in Fig. 7D, after the p-type RESURF layer 21 and the n * -type contact area 22 have been formed in a manner similar to that shown in Fig. 3D, the gate oxide film 8 is formed by a gate oxidation. Further, a polysilicon layer doped with an n-type impurity is formed and then patterned to form the gate electrode 9. Thereafter, the interlayer insulating film 12, the contact holes, the emitter electrode 11, the gate wire or wire, the outer electrode 23 and the EQR electrode 24. In this way, the planar MOSFET shown in Fig. 6 is completed.
Genom formning av diket 5 och det djupa skiktet 6 av p-typ genom ovan beskrivna framställningsförfarande, kan uppnås samma fördel som uppnås genom framställingsförfarandet visat i den första utföringsformen.By forming the ditch 5 and the p-type deep layer 6 by the above-described manufacturing method, the same advantage as achieved by the manufacturing method shown in the first embodiment can be achieved.
(Tredje utföringsform) En tredje utföringsform av föreliggande uppfinning beskrivs. I de första och andra MOSFETen vertikalt SiC- halvledaranordningen. l föreliggande utföringsform formas i stället en "junction barrier Schottky-diod" (i det följande benämnd "JBS") som ett vertikalt strukturelement i SiC- halvledaranordningen. utföringsformerna formas som ett strukturelement' i Fig. 8 är en schematisk tvärsnittsvy av JBSen enligt föreliggande uppfinningsform.(Third Embodiment) A third embodiment of the present invention is described. In the first and second MOSFETs, the vertical SiC semiconductor device. In the present embodiment, instead, a junction barrier Schottky diode (hereinafter referred to as "JBS") is formed as a vertical structural element in the SiC semiconductor device. the embodiments are formed as a structural element 'in Fig. 8 is a schematic cross-sectional view of the JBS according to the present invention.
Som visas i Fig. 8, formas ett drift-skikt 2 av n'-typ och av SiC på en yta av ett substrat 31 av nïtyp. Substratet 31 av nïtyp har exempelvis en orenhetskoncentration av omkring från 2x1018/cm3 tiil omkring 1x102“/cm3, och drift-skiktet 32 av nltyp har en orenhetskoncentration av omkring 5x10'5/cm°. En Schottky-elektrod 33 och en ytelektrod 34 är formade pà en yta av drift-skiktet 32 av nltyp. Schottky-elektroden 33 är exempelvis framställd av molybden (Mo) eller titan (Ti). Ytelektroden 34 är förbuden med Schottky-elektroden 33. Vidare är en baksideelektrod 35 formad på en baksida av substratet 31 av n*-typ för att vara i spärrfri kontakt med baksidan av substratet 31 av nïtyp. Exempelvis är baksideelektroden 35 framställd av nickel, titan, molybden eller volfram.As shown in Fig. 8, an operating layer 2 of n 'type and of SiC is formed on a surface of a n 31 type substrate 31. For example, the n-type substrate 31 has an impurity concentration of about from 2x10 18 / cm 3 to about 1x10 2 A Schottky electrode 33 and a surface electrode 34 are formed on a surface of the n-type operating layer 32. The Schottky electrode 33 is made of, for example, molybdenum (Mo) or titanium (Ti). The surface electrode 34 is prohibited with the Schottky electrode 33. Furthermore, a back electrode 35 is formed on a back side of the n * type substrate 31 to be in barrier-free contact with the back side of the n type type substrate 31. For example, the back electrode 35 is made of nickel, titanium, molybdenum or tungsten.
Det genombrottståliga området R2 har samma struktur som det hos den andra utföringsformen. Dvs. avvikande från den första utföringsformen är diket 20 ej format i det genombrottståliga området R2, och RESURF-skiktet 21 av p-typ och kontaktområdet 22 av nïtyp är formade på ytpartiet av drift-skiktet 32 av n'-typ. RESURF-siktet 21 av p-typ är elektriskt förbundet med den yttre elektroden 23 via ett kontakthål format i den mellanskiktade isoleringsfilmen 12. Kontaktområdet 22 av nïtyp är elektriskt förbudet med EQR-elektroden 24 via ett kontakthål format i den mellanskiktade isoleringsfilmen 12.The breakthrough resistant area R2 has the same structure as that of the second embodiment. Ie. deviating from the first embodiment, the trench 20 is not formed in the breakthrough resistant area R2, and the p-type RESURF layer 21 and the n-type contact area 22 are formed on the surface portion of the n '-type operating layer 32. The p-type RESURF screen 21 is electrically connected to the outer electrode 23 via a contact hole formed in the interlayer insulating film 12. The n-type contact area 22 is electrically connected to the EQR electrode 24 via a contact hole formed in the interlayer insulating film 12.
Liksom hos de första och andra utföringsformerna har JBSen det djupa skiktet 6 av p-typ. Bredden hos det djupa skiktet 6 av p-typ är större i mittområdet R1a än i 10 15 20 25 30 35 533 962 16 förbindningsomràdet R1b. Tjockleken hos det första skiktet 6a är vidare större i förbindningsomrádet R1b än i mittområdet R1a. Eftersom djupet av diket 5 är lika mellan i mittomràdet R1a och förbindningsområdet R1b, är tjockleken av det andra skiktet 6b större i mittomrádet R1a än i förbindningsomràdet R1 b.As with the first and second embodiments, the JBS has the p-type deep layer 6. The width of the p-type deep layer 6 is larger in the central region R1a than in the junction region R1b. The thickness of the first layer 6a is furthermore greater in the connecting area R1b than in the central area R1a. Since the depth of the ditch 5 is equal between in the central region R1a and the connecting region R1b, the thickness of the second layer 6b is greater in the central region R1a than in the connecting region R1b.
Som ovan beskrivits har det djupa skiktet 6 av p-typ hos JBSen lika struktur som det hos de första och andra utföringsformerna. Därför kan uppnås samma fördel som hos de första och andra utföringsformerna, I det följande beskrivs ett förfarande för framställning av JBSen visad i Fig. 8. Fig. 9A-9D är schematiska tvärsnittsvyer visande framställningsprocesser för JBSen visad i Fig. 8. Nedan beskrivs framställningsprocessen för JBSen visad i Fig. 8 med hänvisning till Fig. 9A-9D.As described above, the p-type deep layer 6 of the JBS has the same structure as that of the first and second embodiments. Therefore, the same advantage can be obtained as in the first and second embodiments. In the following a method for producing the JBS shown in Fig. 8. Figs. 9A-9D are schematic cross-sectional views showing manufacturing processes for the JBS shown in Fig. 8. The manufacturing process is described below. for the JBS shown in Fig. 8 with reference to Figs. 9A-9D.
Först, i en process visad i Fig. 9A, formas drift-skiktet 32 av n'-typ på ytan av substratet 31 av nïtyp. Därpå, i en process visad i Fig. 9B, efter det att en etsningsmask, vilken inte visas på ritningarna, har formats på drift-skiktet 32 av nltyp, formas en öppning i etsningsmasken vid ett läge där diket 5 ska formas. Därefter genomförs en anisotropisk etsning genom användning av etsningsmasken för formning av diket 5 som uppvisar ett djup av exempelvis omkring 1,5pm eller mer. Om nödvändigt kan genomföras en isotropisk etsning och en offeroxidation följande på den anisotropiska etsningen. På detta sätt formas diket 5a uppvisande en bredd av omkring O,7um i mittomràdet R1a, och diket 5b uppvisande en vidd av omkring 0,4|.im formas i förbindningsomràdet R1b. Därefter avlägsnas etsningsmasken.First, in a process shown in Fig. 9A, the n 'type drift layer 32 is formed on the surface of the n' type substrate 31. Then, in a process shown in Fig. 9B, after an etching mask, which is not shown in the drawings, has been formed on the nltype operating layer 32, an opening is formed in the etching mask at a position where the trench 5 is to be formed. Thereafter, an anisotropic etching is performed by using the etching mask to form the trench 5 having a depth of, for example, about 1.5 microns or more. If necessary, an isotropic etching and a sacrificial oxidation can be performed following the anisotropic etching. In this way, the ditch 5a having a width of about 0.7 .mu.m is formed in the central region R1a, and the ditch 5b having a width of about 0.4 .mu.m is formed in the connecting region R1b. Then the etching mask is removed.
Därefter, i en process visad i F ig. 9C, formas det djupa skiktet 6 av p-typ uppvisande de första och andra skikten 6a, 6b i diket 5 genom genomförande av processen visad i Fig. 3C hos den första utföringsformen.Then, in a process shown in Figs. 9C, the p-type deep layer 6 having the first and second layers 6a, 6b in the trench 5 is formed by performing the process shown in Fig. 3C of the first embodiment.
Därpå, i en process visad i Fig. 9D, formas RESURF-skiktet 21 av p-typ, kontaktomràdet 22 av nïtyp, den mellanskiktade isoleringsfilmen 12, kontakthàlen, baksideelektroden 35, Schottky-elektroden 33, ytelektroden 34, den yttre elektroden 23 och EQR-elektroden 24. På detta sätt fullständigas JBSen visad i Fig. 8.Then, in a process shown in Fig. 9D, the p-type RESURF layer 21, the n-type contact area 22, the interlayer insulating film 12, the contact hole, the back electrode 35, the Schottky electrode 33, the surface electrode 34, the outer electrode 23 and EQR are formed. electrode 24. In this way, the JBS shown in Fig. 8 is completed.
Genom formning av diket 5 och det djupa skiktet 6 av p-typ genom ovan beskrivna framställningsförfarande, kan uppnås samma fördel som uppnàs genom framställningsförfarandet visat i den första utföringsformen. 10 15 20 25 30 35 533 962 17 (Fjärde utföringsform) En fjärde utföringsform av föreliggande uppfinning beskrivs. En skillnad mellan de första och fjärde utföringsformerna är en elementstruktur hos MOSFETen. Eftersom en basstruktur är lika mellan de första och fjärde utföringsformerna, kommer endast skillnaden att beskrivas.By forming the p-type ditch 5 and the deep layer 6 by the manufacturing method described above, the same advantage as obtained by the manufacturing method shown in the first embodiment can be obtained. (15 Fourth Embodiment) A fourth embodiment of the present invention is described. A difference between the first and fourth embodiments is an element structure of the MOSFET. Since a basic structure is similar between the first and fourth embodiments, only the difference will be described.
Fig. 10 är en schematisk tvärsnittsvy av en trench-gate-MOSFET enligt föreliggande utföringsform. Som visas i Fig. 10, formas i föreliggande utföringsform ett dike 5c vid bottnen av diket 7, vilket tillhandahåller en trench-gate-struktur. Skiktet 6 av p-typ är format i diket 5c.Fig. 10 is a schematic cross-sectional view of a trench gate MOSFET according to the present embodiment. As shown in Fig. 10, in the present embodiment, a ditch 5c is formed at the bottom of the ditch 7, which provides a trench gate structure. The p-type layer 6 is formed in the ditch 5c.
Det noteras att diket 5c har samma bredd som diket 5b oberoende av huruvida diket 5c är lokaliserat i mittområdet R1a eller förbindningsområdet R1b. Djupet av det andra skiktet 6b i diket 5a lokaliserat mellan trench-gate-strukturerna är större än djupet av det andra skiktet 6b i diket 5c.It is noted that the ditch 5c has the same width as the ditch 5b regardless of whether the ditch 5c is located in the central area R1a or the connecting area R1b. The depth of the second layer 6b in the trench 5a located between the trench gate structures is greater than the depth of the second layer 6b in the trench 5c.
Det djupa skiktet 6 av p-typ lokaliserat under trench-gate-strukturen kan reducera ett elektriskt fält som verkar på gate-oxidfilmen 8 hos hörnet av bottnen av diket 7 vid tiden för ”FRÅN” (OFF). Följaktligen kan genombrott hos gate-oxidfilmen 8 hindras. Eftersom vidare det djupa skiktet av p-typ stäcker sig från basområdet 3 av p-typ mellan trench-gate- strukturerna, leds eller transporteras en ström genom det djupa skiktet 6 av p-typ, så att en induktiv lastresistans kan förbättras.The deep p-type layer 6 located below the trench gate structure can reduce an electric field acting on the gate oxide film 8 at the corner of the bottom of the ditch 7 at the time of "OFF". Consequently, breakthrough of the gate oxide film 8 can be prevented. Furthermore, since the p-type deep layer extends from the p-type base region 3 between the trench gate structures, a current is conducted or transported through the p-type deep layer 6, so that an inductive load resistance can be improved.
Om emellertid ett genombrott uppträder först i det djupa skiktet 6 av p-typ lokaliserat under trench-gate-strukturen, flödar en genombrottsström längs en yta av gate-oxidfilmen och minskar den användbara livslängden för gate-oxidfilmen 8. Som ovan beskrivits, eftersom djupet av det andra skiktet 6b i diket 5a lokaliserat mellan trench-gate-strukturerna är större än djupet hos det andra skiktet 6b i diket 5c lokaliserat under trench-gate- strukturen, orsakas genombrottet företrädesvis att uppträda i det djupa skiktet 6 av p-typ format i diket 5a lokaliserat mellan trench-gate-strukturerna. Vid ett sådant tillvägagångssätt är det möjligt att hindra att genombrottsströmen flödar längs ytan av gate-oxid-filmen 8, så att genombrottsströmmen kan ledas utan att minska den användbara livslängden hos gate-oxid- filmen 8.However, if a breakthrough first occurs in the p-type deep layer 6 located below the trench gate structure, a breakthrough current flows along a surface of the gate oxide film and reduces the useful life of the gate oxide film 8. As described above, since the depth of the second layer 6b in the trench 5a located between the trench-gate structures is greater than the depth of the second layer 6b in the trench 5c located below the trench-gate structure, the breakthrough is preferably caused to occur in the deep layer 6 of p-type format in the trench 5a located between the trench gate structures. In such an approach, it is possible to prevent the breakthrough current from flowing along the surface of the gate oxide film 8, so that the breakthrough current can be conducted without reducing the useful life of the gate oxide film 8.
I det följande beskrivs ett förfarande för framställning av trench-gate-MOSFETen visad i Fig. 10. Fig. 11A-11D visar tvärsnittsvyer av framställningsprocesser för trench-gate- MOSFETen visad i Fig. 10. Nedan beskrivs förfarandet i samband med ritningarna. Eftersom 10 15 20 25 30 35 533 962 18 tillverkningsprocesserna för trench-gate-MOSFETen enligt föreliggande utföringsform är i det närmaste desamma som de för den första utföringsformen, beskrivs endast skillnaderna.In the following, a method for manufacturing the trench gate MOSFET shown in Fig. 10. Figs. 11A-11D show cross-sectional views of manufacturing processes for the trench gate MOSFET shown in Fig. 10. The method associated with the drawings is described below. Since the manufacturing processes of the trench gate MOSFET of the present embodiment are substantially the same as those of the first embodiment, only the differences are described.
Först genomförs i en process visad l Fig. 11A - samma process som visas i Fig. 3A.First, in a process shown in Fig. 11A - the same process as shown in Fig. 3A is performed.
Därefter i en process visad i Fig. 118 genomförs samma process som visas i Fig. 3B för formning av diket 5. i detta fall formas diket 5 lokaliserat under trench-gate-strukturen samtidigt som dikena 5a, 5b lokaliserade mellan trench-gate-strukturerna i mittområdet R1a och R1b. Därefter, i en process visad i Fig. 11C genomförs samma process som den visad i Fig. 3G, så att de första och andra skikten 6a, 6b likaså kan formas i diket 5c. Tjockleken av det första skiktet 6a är densamma mellan i diket 5b och diket 5c, och även djupet av det andra skiktet 6b är detsamma mellan i diket 5b och diket 5c. Därefter, i en process visad i Fig. 11D genomförs samma process som den visad i Fig. 3D, så att trench-gate-MOSFETen visad i Fig. 10 kan fullständigas.Then, in a process shown in Fig. 118, the same process as shown in Fig. 3B is performed to form the ditch 5. In this case, the ditch 5 is formed located below the trench gate structure while the ditches 5a, 5b are located between the trench gate structures. in the central region R1a and R1b. Then, in a process shown in Fig. 11C, the same process as that shown in Fig. 3G is performed, so that the first and second layers 6a, 6b can also be formed in the trench 5c. The thickness of the first layer 6a is the same between in the ditch 5b and the ditch 5c, and also the depth of the second layer 6b is the same between in the ditch 5b and the ditch 5c. Then, in a process shown in Fig. 11D, the same process as that shown in Fig. 3D is performed, so that the trench gate MOSFET shown in Fig. 10 can be completed.
Som ovan beskrivits, formas diket 5c samtidigt som de första och andra dikena 5a, 5b formas. Vidare formas det djupa skiktet 6 av p-typ i diket 5c samtidigt som det djupa skiktet 6 av p-typ formas i dikena 5a, 5b. Därför kan tillverkningsprocesserna förenklas.As described above, the ditch 5c is formed at the same time as the first and second ditches 5a, 5b are formed. Furthermore, the p-type deep layer 6 is formed in the ditch 5c at the same time as the p-type deep layer 6 is formed in the ditches 5a, 5b. Therefore, the manufacturing processes can be simplified.
(Modifikation) Ovan beskrivna utföringsformer kan modifieras på olika sätt, exempelvis som följer, I SiC-halvledaranordningen enligt ovan beskrivna utföringsformer definieras en första typ av ledningsförmága som n-typ, och en andra typ av ledningsförmága definieras som p-typ. Alternativt kan den första typen av ledningsförmága vara definierad som p-typ, och den andra typen av ledningsförmága kan vara definierad som n-typ.(Modification) The embodiments described above can be modified in various ways, for example as follows. In the SiC semiconductor device according to the embodiments described above, a first type of conductivity is defined as n-type, and a second type of conductivity is defined as p-type. Alternatively, the first type of conductivity may be defined as p-type, and the second type of conductivity may be defined as n-type.
En vertikal MOSFET tas som exempel för att beskriva de första och andra utföringsformerna, och en vertikal JBS tas som exempel för att beskriva den tredje utföringsformen. Alternativt kan föreliggande uppfinning tillämpas på ett annat vertikalt strukturelement, såsom IGBT eller PN-diod, så länge som ett djupt skikt kan formas i det vertikala strukturelementet.A vertical MOSFET is taken as an example to describe the first and second embodiments, and a vertical JBS is taken as an example to describe the third embodiment. Alternatively, the present invention can be applied to another vertical structural element, such as IGBT or PN diode, as long as a deep layer can be formed in the vertical structural element.
I ovan beskrivna utföringsformer är området för det djupa skiktet 6 av p-typ uppdelat itvà, och diket har två olika bredder. Föreliggande uppfinning kan emellertid uppnås så länge som genombrottet bringas uppträda i en plan form i cellmittområdet. Därför kan samma fördel uppnås genom gradvis ändring av dikesbredden och djupet av det andra skiktet 6b 533 962 19 Sådana ändringar och modifikationer underförstås ligga inom omfattningen för föreliggande uppfinning som den anges i de bifogade kraven.In the embodiments described above, the area of the deep layer 6 of p-type is divided into two, and the ditch has two different widths. However, the present invention can be achieved as long as the breakthrough is caused to occur in a planar form in the cell center region. Therefore, the same advantage can be obtained by gradually changing the trench width and depth of the second layer. Such changes and modifications are understood to be within the scope of the present invention as set forth in the appended claims.
Claims (12)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008151370A JP4683075B2 (en) | 2008-06-10 | 2008-06-10 | Silicon carbide semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| SE0900780L SE0900780L (en) | 2009-12-11 |
| SE533962C2 true SE533962C2 (en) | 2011-03-15 |
Family
ID=41503561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SE0900780A SE533962C2 (en) | 2008-06-10 | 2009-06-09 | Semiconductor device of silicon carbide and process for making such |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP4683075B2 (en) |
| SE (1) | SE533962C2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102263128A (en) * | 2011-08-12 | 2011-11-30 | 淄博美林电子有限公司 | High voltage-resistant IGBT (Insulated Gate Bipolar Translator) with small volume |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011125274A1 (en) * | 2010-04-06 | 2011-10-13 | 三菱電機株式会社 | Power semiconductor device and method for manufacturing same |
| JP5621340B2 (en) * | 2010-06-16 | 2014-11-12 | 株式会社デンソー | Silicon carbide semiconductor device manufacturing method and silicon carbide semiconductor device |
| WO2012001837A1 (en) * | 2010-06-30 | 2012-01-05 | 三菱電機株式会社 | Power semiconductor device |
| US9318623B2 (en) * | 2011-04-05 | 2016-04-19 | Cree, Inc. | Recessed termination structures and methods of fabricating electronic devices including recessed termination structures |
| JP5482745B2 (en) | 2011-08-10 | 2014-05-07 | 株式会社デンソー | Silicon carbide semiconductor device and manufacturing method thereof |
| JP5812029B2 (en) | 2012-06-13 | 2015-11-11 | 株式会社デンソー | Silicon carbide semiconductor device and manufacturing method thereof |
| CN104241341A (en) * | 2012-07-27 | 2014-12-24 | 俞国庆 | High-frequency low-power dissipation power MOS field-effect tube device |
| JP6164604B2 (en) * | 2013-03-05 | 2017-07-19 | ローム株式会社 | Semiconductor device |
| JP6164636B2 (en) * | 2013-03-05 | 2017-07-19 | ローム株式会社 | Semiconductor device |
| KR102145909B1 (en) * | 2013-12-19 | 2020-08-19 | 엘지이노텍 주식회사 | Power Semiconductor Device and Power semiconductor circuit including the device |
| JP6354525B2 (en) * | 2014-11-06 | 2018-07-11 | 株式会社デンソー | Method for manufacturing silicon carbide semiconductor device |
| DE102015215024B4 (en) | 2015-08-06 | 2019-02-21 | Infineon Technologies Ag | Wide bandgap semiconductor device and method of operating a semiconductor device |
| JP6651894B2 (en) * | 2016-02-23 | 2020-02-19 | 株式会社デンソー | Compound semiconductor device and method of manufacturing the same |
| JP6485383B2 (en) * | 2016-02-23 | 2019-03-20 | 株式会社デンソー | Compound semiconductor device and method of manufacturing the same |
| DE102017127848A1 (en) | 2017-11-24 | 2019-05-29 | Infineon Technologies Ag | Silicon carbide semiconductor device with edge termination structure |
| CN113031752A (en) * | 2021-03-23 | 2021-06-25 | 维沃移动通信有限公司 | Chip voltage adjusting method, performance testing method and device and electronic equipment |
| US20240021478A1 (en) * | 2022-07-13 | 2024-01-18 | Leap Semiconductor Corp. | Method of manufacturing silicon carbide semiconductor power device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2701502B2 (en) * | 1990-01-25 | 1998-01-21 | 日産自動車株式会社 | Semiconductor device |
| JP3785794B2 (en) * | 1998-03-18 | 2006-06-14 | 株式会社デンソー | Silicon carbide semiconductor device and manufacturing method thereof |
| JP3921816B2 (en) * | 1998-06-12 | 2007-05-30 | 株式会社デンソー | Silicon carbide semiconductor device and manufacturing method thereof |
| JP4568929B2 (en) * | 1999-09-21 | 2010-10-27 | 株式会社デンソー | Silicon carbide semiconductor device and manufacturing method thereof |
| JP4736180B2 (en) * | 2000-11-29 | 2011-07-27 | 株式会社デンソー | Semiconductor device and manufacturing method thereof |
-
2008
- 2008-06-10 JP JP2008151370A patent/JP4683075B2/en not_active Expired - Fee Related
-
2009
- 2009-06-09 SE SE0900780A patent/SE533962C2/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102263128A (en) * | 2011-08-12 | 2011-11-30 | 淄博美林电子有限公司 | High voltage-resistant IGBT (Insulated Gate Bipolar Translator) with small volume |
| CN102263128B (en) * | 2011-08-12 | 2014-04-09 | 淄博美林电子有限公司 | High voltage-resistant IGBT |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009302091A (en) | 2009-12-24 |
| SE0900780L (en) | 2009-12-11 |
| JP4683075B2 (en) | 2011-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SE533962C2 (en) | Semiconductor device of silicon carbide and process for making such | |
| JP6475635B2 (en) | Semiconductor device with reduced electric field in gate oxide layer | |
| JP6625673B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP4620075B2 (en) | Power semiconductor device | |
| JP5449094B2 (en) | Semiconductor device | |
| JP4564510B2 (en) | Power semiconductor device | |
| US8421148B2 (en) | Grid-UMOSFET with electric field shielding of gate oxide | |
| JP5739813B2 (en) | Semiconductor device | |
| US20110018004A1 (en) | Semiconductor device with large blocking voltage and manufacturing method thereof | |
| JP2006269720A (en) | Semiconductor device and its fabrication process | |
| US11888057B2 (en) | Semiconductor device | |
| US11145714B2 (en) | Semiconductor device | |
| KR20070101156A (en) | Semiconductor device and manufacturing method thereof | |
| US20180248008A1 (en) | Semiconductor device | |
| US10347714B2 (en) | Semiconductor device | |
| WO2017187856A1 (en) | Semiconductor device | |
| US9613951B2 (en) | Semiconductor device with diode | |
| JP6293380B1 (en) | Semiconductor device | |
| JPWO2017010164A1 (en) | Power semiconductor device | |
| JP3921816B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| JP3785794B2 (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| US11031473B2 (en) | Silicon carbide superjunction power semiconductor device and method for manufacturing the same | |
| WO2020021298A1 (en) | Semiconductor device and manufacturing method therefor | |
| US20220085157A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP2022093084A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| NUG | Patent has lapsed |