JP4282972B2

JP4282972B2 - High voltage diode

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Publication number: JP4282972B2
Application number: JP2002297032A
Authority: JP
Inventors: 良雄下井田; 佐一郎金子; 秀明田中; 正勝星; トロンナムチャイクライソン; 輝儀三原; 哲也林
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2002-02-19
Filing date: 2002-10-10
Publication date: 2009-06-24
Anticipated expiration: 2022-10-10
Also published as: JP2003318413A

Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧ダイオードに関する。
【０００２】
【従来の技術】
【非特許文献】
“パワーデバイス・パワーＩＣハンドブック電気学会高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編コロナ社ｐ．１２〜２１”。
【０００３】
従来の炭化珪素を用いた高耐圧のダイオードを得るための接合としては、上記非特許文献に記載されるＰＮ接合と、ショットキー接合とがある。上記非特許文献では、これらの接合はシリコンを基本に記述してあるが、炭化珪素においても広く適用されている。
【０００４】
【発明が解決しようとする課題】
ＰＮ接合を炭化珪素へ適用し、高耐圧を得るためには、深い拡散領域を形成する必要があり、そのためには高エネルギーのイオン注入による不純物導入が欠かせない。高エネルギーのイオン注入を行うと炭化珪素中に欠陥が発生し、リーク電流の増加の原因となりやすい。
【０００５】
本発明の目的は、上記課題を解決し、高耐圧なダイオードを提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明は、所定のバンドギャップを有し、炭化珪素半導体基体から成る半導体基体と、前記半導体基体のバンドギャップよりも小さいバンドギャップを有し、単結晶シリコンまたは多結晶シリコンから成る半導体層とを有し、前記半導体基体と前記半導体層とがヘテロ接合し、前記ヘテロ接合がショットキー接合のごときダイオード特性を有する高耐圧ダイオードを提供する。
【０００７】
【発明の効果】
本発明によれば、高エネルギーのイオン注入による不純物導入が不要であり、高耐圧な炭化珪素ダイオードを提供することができる。
【０００８】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
実施の形態１
本発明の実施の形態１について図１を用いて説明する。図１は、本実施の形態１における高耐圧炭化珪素ダイオードの断面構造図である。
まず、構成について説明する。
例えば高濃度Ｎ型の炭化珪素（ＳｉＣ）半導体基板１上には、低濃度Ｎ型の炭化珪素エピタキシャル領域２が形成されている。炭化珪素基板１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが２００〜４００μｍ程度のものを用いることができる。エピタキシャル領域２としては、例えばＮ型の不純物濃度が１０^１５〜１０^１８cm^−３、厚みが数〜数１０μｍのものを用いることができる。本実施の形態１では、一例として炭化珪素基板１上にエピタキシャル領域２を形成した基板で説明するが、抵抗率の大きさに関わらず炭化珪素基板１のみで形成された基板を使用してもかまわない。また、ここで用いられる炭化珪素のポリタイプは、４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。エピタキシャル領域２の表面の一部には、第二の半導体層の一例として炭化珪素よりもバンドギャップの小さい多結晶シリコン層３が堆積されている。多結晶シリコン層３には例えば不純物が導入されており、ここではＮ型低濃度にドープされている。他にも多結晶シリコン層３に不純物が導入されていない所謂ノンドープの場合、高濃度にドープされている場合、さらにはＰ型にドープされている場合でも同様の効果を得ることが可能である。本実施の形態においては炭化珪素基板１の裏面側には金属電極４が形成されている。金属電極４は炭化珪素基板１とオーミック接続されており、金属材料としては、例えばＴｉ（チタン）５０００Åとその上にＮｉ（ニッケル）３０００Åを堆積したもの等を用いることができる。このように、本実施の形態１では多結晶シリコン層３をアノード、金属電極４をカソードとした縦型のダイオードを構成する場合について説明する。
【０００９】
次に、本実施の形態１の動作について説明する。
金属電極４をカソード、多結晶シリコン層３をアノードとして両方の間に電圧を印加すると、多結晶シリコン層３と炭化珪素エピタキシャル領域２の接合界面において整流作用が生じ、ダイオード特性が得られる。我々の行った実験により得られた結果から多結晶シリコン層３をＮ型低濃度とし、Ｎ型炭化珪素エピタキシャル領域２を１０^１６cm^−３、厚み１０μｍ程度とすると、特別なエッジターミネーション技術を使っていないにも関わらず、ダイオードの逆方向耐圧として９００Ｖ程度が得られた。
図１５は、本実施の形態１の高耐圧炭化珪素ダイオードにおいて、半導体カーブトレーサを用いて測定した接合の逆方向の電流−電圧特性を示す図である。横軸に逆方向に印加される電圧の値を示し、縦軸に逆方向に流れる電流を示す。逆方向に電圧が印加されても、逆方向の電流はほとんど流れず、リーク電流が少ない特性となっている。本発明者らの実験では、９００Ｖ以上の高電圧を印加した場合に、急激に逆方向電流が流れる結果が得られた。つまり、接合の逆方向耐圧が９００Ｖ以上あることを示している。
また、我々のさらなる実験により、多結晶シリコン層３をＮ型高濃度、炭化珪素側を上記と同一条件とした場合にも良好なダイオード特性が得られた。この場合、ダイオードの逆方向耐圧は１００Ｖ程度となった。
このとき、ダイオードの順方向特性に相当する電圧降下Vfは多結晶シリコン層３の不純物種類並びに不純物濃度によって変化し、約０．２Vから約２．０Vの間の任意の値が得られている。
【００１０】
このように炭化珪素と多結晶シリコンによる接合において、あたかもショットキー接合のごときダイオード特性を示し、１ｋＶ近い高耐圧が得られることを発見したのは我々の実験が最初である。
【００１１】
また、我々のさらなる実験により、多結晶シリコン層３をＮ型高濃度、炭化珪素側を上記と同一条件とした場合にも良好なダイオード特性が得られた。この場合、ダイオードの逆方向耐圧は１００Ｖ程度となった。
以上の実験結果をもとに、本発明の動作について図１１〜図１４を用いて説明する。図１１〜図１４は半導体のバンド構造を示す図である。
図１１中、左側が多結晶シリコン、右側が炭化珪素（４Ｈ−ＳｉＣ）のエネルギーバンドの状態であり、両者が接触していない状態を示している。真空準位１８に対し多結晶シリコンの電子親和力をχ１、バンドギャップをＥ_ｇ１とする。同様に炭化珪素の電子親和力をχ２、バンドギャップをＥ_ｇ２とすると、それぞれの電子親和力およびバンドギャップが異なるため、図１１のようなバンド構造が仮定できる。多結晶シリコンの伝導帯の底Ｅ_ｃ１が炭化珪素の伝導帯の底Ｅ_ｃ２よりも低いエネルギーレベルになり、多結晶シリコンの価電子帯の上限Ｅ_ｖ１が炭化珪素の価電子帯の上限Ｅ_ｖ２より高いエネルギーレベルにある。
ここで両者を接触させると、図１２に示すようになる。図１２は多結晶シリコン中の不純物がＮ型であるとし、炭化珪素の不純物もＮ型であるとする。
多結晶シリコンのフェルミレベルは不純物濃度で決まり、例えば図１２に示すような位置になり、炭化珪素のフェルミレベルも濃度で決まる図１２中のごときレベルとなるとする。両者が接触した場合にはフェルミレベルＥ_ｆが一致する必要があり、それぞれ導電帯の底のレベルは図１２のごとき関係になる。ここで、多結晶シリコンの伝導帯の底Ｅ_ｃ１と同エネルギーバンド図上のピーク値とのエネルギー差がダイオードとしての順方向の障壁１９として存在する。ここで多結晶シリコン側は接合のビルトインポテンシャルにより電子２０が発生し、多結晶シリコン側の界面に溜まる。その様子を示したのが図１３である。
炭化珪素側にはビルトインポテンシャルによる空乏層が広がっている。ここで炭化珪素側に伸張した空乏層に見合う電気力線が多結晶シリコン側に終端する必要があるが、この電子２０がその役目を果たしている。つまり、電気力線は電子２０で終端され、多結晶シリコン側は電界がシールドされる。実質的には多結晶シリコン側にほとんど電界が印加されない。
次に、ダイオードの逆方向特性の説明を行う。アノード側（多結晶シリコン側）に対しカソード側（炭化珪素側）に正の電圧が印加されると、接合の界面から空乏層が炭化珪素側に伸張する。電子２０はカソード側に引き付けられるが、図１２のごとく界面に障壁１９が存在するために、電子２０は界面に溜まる。
図１４にはカソード側に５００Ｖを印加した場合のエネルギーバンド図の計算結果を示す。カソードに高電圧が印加された場合でも多結晶シリコンと炭化珪素の界面の障壁は残る。そのため、かなりの高電圧がカソードに印加された場合でも先に多結晶シリコンでブレークダウンを起こすということは無く、炭化珪素側の機構により耐圧を決めることが可能になる。以上がＮ型多結晶シリコンとＮ型炭化珪素の組み合わせによりショットキー接合のごとき高耐圧が得られる理由である。また、逆方向耐圧が多結晶シリコン中のＮ型不純物の濃度に依存しているのは実験事実であり、本発明の構成を用いれば不純物濃度を変えることで、接合の逆方向耐圧、順方向特性を変えることができるという効果を持つ。
以上、Ｎ型多結晶シリコンとＮ型炭化珪素の場合を代表して説明した。多結晶シリコンがＰ型の場合、または炭化珪素がＰ型の場合にはそれぞれ異なるバンド構造が仮定できる。本実施の別の形態として図２に示すように、Ｐ型高濃度炭化珪素基板１’の上にＰ型低濃度炭化珪素エピタキシャル領域２’を形成し、その上の一部にＰ型多結晶シリコン層３を堆積した構成も考えられる。また、この本実施の別の形態においても、上記Ｎ型炭化珪素の場合と同様に、多結晶シリコン層３に不純物が導入されていない所謂ノンドープの場合、高濃度にドープされている場合、さらにはN型にドープされている場合でも同様の効果を得ることが可能である。
なお、本実施の形態１は、所定のバンドギャップを有する第一の半導体基体（炭化珪素半導体基体１００）と、この第一の半導体基体（炭化珪素半導体基体１００）のバンドギャップよりも小さいバンドギャップを有する第二の半導体層（多結晶シリコン層３）とを有し、前記第一の半導体基体と前記第二の半導体層とがヘテロ接合し、このヘテロ接合がショットキー接合のごときダイオード特性を有するものである。
以上説明したように、このような構成をとることで、簡易な構造で、高耐圧ダイオードを得ることが可能になり、高エネルギーのイオン注入の必要がなく、ダメージによる欠陥等の影響も無く、製造工程が容易にできる。また、結晶性回復のための１６００℃以上の高温アニールも必要無く、表面モフォロジー（凹凸形状）の悪化が起きない。
【００１２】
また、前記第一の半導体基体（炭化珪素半導体基体１００）の第一主面側に前記第二の半導体層（多結晶シリコン層３）とのヘテロ接合１０１を有し、前記第一主面と対向する前記第一の半導体基体（炭化珪素半導体基体１００）の第二主面側に金属電極４が形成されている。
【００１３】
このような構成をとることで、一般的な炭化珪素半導体基板を用いて上記ヘテロ接合１０１を有する集積度の高い縦型の高耐圧ダイオードを実現できる。また、従来例のショットキー接合とは異なり、多結晶シリコン層３中の不純物濃度を変えることで任意に障壁高さが変えられるという特徴を持つ。すなわち、前記第二の半導体層（多結晶シリコン層３）中の不純物濃度を変更することで前記ヘテロ接合のショットキー接合のごときダイオード特性を変更することが可能である。このことは、ダイオードのＶ_ｆを自由に制御できるという利点となり、素子としての応用が広く期待できることは言うまでもない。
【００１４】
本実施の形態１における図１の高耐圧炭化珪素ダイオードの製造方法について、図９を用いて説明する。
図９（ａ）では例えばＮ型高濃度の炭化珪素半導体基板上１にＮ型低濃度の炭化珪素エピタキシャル領域２が形成された半導体基体１００を用意する。まず、エピタキシャル領域２の表面は、例えば薄い犠牲酸化膜の付け剥がしによる洗浄化の後、一般的なＲＣＡ洗浄等の工程により洗浄される。
同（ｂ）には半導体基体１００上に多結晶シリコン層３が堆積される工程が示される。多結晶シリコン層３の厚みとしては例えば数十から数千Åが適当である。
同（ｃ）には多結晶シリコン層３に所望の不純物を導入する工程が示される。この多結晶シリコン層３への不純物導入工程においては、多結晶シリコン層３の上にさらに堆積され、不純物が高濃度にドーピングされた堆積膜（デポジション膜）から９００〜１０００℃程度の熱処理により不純物が多結晶シリコン層３中に拡散導入されても構わない。または薄い堆積膜を介してイオン注入により不純物を直接多結晶シリコン層３中に導入しても構わない。さらに、気相からの不純物の導入も可能である。この場合には、一般的な気相拡散法を用いることができる。具体的には、拡散炉において、不純物をガスとしてキャリアガスとともに導入する。ガスの比率は、マスフローコントローラを用いたガス混合装置により精密に制御できる。キャリアガスは通常アルゴンなどの不活性ガスが用いられる。
同（ｄ）には多結晶シリコン層３上にマスク材１３がパターニングされる工程が示される。
同（ｅ）にはこのマスク材１３でカバーされていない多結晶シリコン層３の部分がエッチングされる工程が示される。
さらに、同（ｆ）には多結晶シリコン層３上のマスク材１３が除去され、半導体基体１００の裏面に金属電極４が形成される。裏面の金属電極４と炭化珪素基板１がオーミック接続となるよう、必要により１０００℃程度のＲＴＡ（Rapid Thermal Anneal）が施される。
なお、本実施の形態１における図９（ａ）〜（ｆ）に示す製造方法は、前記第一の半導体基体（炭化珪素半導体基体１００）の第一主面側を清浄する工程（図９（ａ））と、前記第一主面上に多結晶シリコン層３を堆積する工程（図９（ｂ））と、前記多結晶シリコン層３に不純物を導入する工程（図９（ｃ））と、前記多結晶シリコン層３を選択的にエッチングする工程（図９（ｄ）と（ｅ））とを有する。
このような構成の製造方法によれば、前記のような顕著な効果を有する図１、図２に示した高耐圧炭化珪素ダイオードを簡易に形成できる。
【００１５】
また、図９（ｃ）の前記不純物を導入する工程は、高濃度にドープされた堆積膜からの不純物導入、イオン注入による不純物導入、または気相からの不純物導入により行われ、前記多結晶シリコン層３の所望の領域に異なる種類もしくは濃度の不純物を導入する。
このような構成の製造方法によれば、所望の濃度の多結晶シリコン膜を簡易に形成できる。
以上により炭化珪素と多結晶シリコンの接合を持つダイオードが形成される。本実施の形態１による高耐圧炭化珪素ダイオードの製造方法を用いれば、簡易な製造工程で高耐圧のダイオードが形成可能であり、多結晶シリコンと炭化珪素による接合が形成された後に１０００℃程度の熱処理工程が入ってもダイオード特性が失われることが無いという特有の効果がある。
【００１６】
実施の形態２
本発明の実施の形態２について図３を用いて説明する。図３は本発明の実施の形態２における高耐圧炭化珪素ダイオードの断面構造を示す。
まず、構成について説明する。
例えば高濃度Ｎ型の炭化珪素半導体基板１上には、低濃度Ｎ型の炭化珪素エピタキシャル領域２が形成されている。炭化珪素基板１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが２００〜４００μｍ程度のものを用いることができる。エピタキシャル領域２としては、例えばＮ型の不純物濃度が１０^１５〜１０^１８ｃｍ^−３、厚みが数〜数１０μｍのものを用いることができる。本実施の形態２においても、一例として炭化珪素基板１上にエピタキシャル領域２を形成した基板で説明するが、抵抗率の大きさに関わらず炭化珪素基板１のみで形成された基板を使用してもかまわない。また、ここで用いられる炭化珪素のポリタイプは、４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。エピタキシャル領域２の表面の一部には、第二の半導体層の一例として炭化珪素よりもバンドギャップの小さい多結晶シリコン層３が堆積されている。多結晶シリコン層３には例えば不純物が導入されており、ここではＮ型にドープされている。
【００１７】
炭化珪素基板１の裏面側には金属電極４が形成されている。金属電極４は炭化珪素基板１とオーミック接続されており、金属材料としては、例えばＴｉ（チタン）５０００Åとその上にＮｉ（ニッケル）３０００Åを堆積したものを用いることができる。ここまでは実施の形態１の構成と同等である。本実施の形態２に特徴的なことは、上記多結晶シリコン層３の周囲を取り囲むように不純物種類もしくは不純物濃度の異なる多結晶シリコン層５が形成されていることである。具体的な構成としては、Ｎ型の多結晶シリコン層３の周囲に、多結晶シリコン層３とエピタキシャル領域２とのヘテロ接合よりも耐圧が高くなる、例えば多結晶シリコン層３より低濃度の多結晶シリコン層５が形成されている。すなわち、Ｎ型多結晶シリコン層３と炭化珪素からなるダイオードＤ１と周辺のＮ型低濃度の多結晶シリコン層５と炭化珪素からなるダイオードＤ２が電気的には並列に接続されている構成される。
次に、動作について説明する。
基本的なダイオードとしての動作は、実施の形態１で説明したとおりである。ここでは、本実施の形態２に特徴的な動作のみ説明する。
従来例にあるようなＰＮ接合やショットキー接合におけるダイオードでは素子領域の最外周において、電界が集中しやすく、耐圧の低下やリーク電流の増大の原因になりやすい。しかし、本実施の形態２では、ダイオードの外周部に図１５で示した耐圧の高いＮ型低濃度の多結晶シリコン層５が堆積されているため、端部を有するこの部分での耐圧が高くなる。言い換えると、ダイオードに逆方向の電圧が印加され、特に最外周におけるヘテロ接合界面の電界が顕著に高くなっていく場合でも、もともと端部に形成されたヘテロ接合部の耐圧が高いので、周辺での逆方向リーク電流の増大が抑えられる。結果的に、Ｎ型低濃度の多結晶シリコン層５と炭化珪素とのヘテロ接合がエッジターミネーションの働きを担うことが可能となり、炭化珪素中での形成が必要なＰＮ接合等による外周部の特別なエッジターミネーション技術を必要としないで、簡易に高耐圧のダイオードが得られ、製造工程の簡易化が可能であるという特有の効果がある。なお、本実施の形態では一例として、周辺部のヘテロ接合部にＮ型低濃度の多結晶シリコン層５で説明しているが、中心部のヘテロ接合部と比べて耐圧が大きくなるノンドープ型もしくはP型の多結晶シリコン層を用いても良い。また、本実施の形態は、同一の多結晶シリコン層（３、５）の内部で不純物種類や不純物濃度の異なる領域を任意に設定できるという本発明の利点を生かした例であり、素子の応用範囲を広めることができる。また、本実施の形態で例示した以外にも、用途に応じた所望の耐圧を持つ領域を選択的に形成することが可能であり、例えばそれぞれ任意の不純物種類や不純物濃度を有する複数の多結晶シリコン層を同一の炭化珪素基板上に形成する等、応用範囲の広い製品が製造可能になる。
図４には本実施の形態２の他の構成を示す。
基本的な構成は、図３の構成と同様である。異なる部分を説明すると、Ｎ型低濃度炭化珪素エピタキシャル領域２上に堆積した多結晶シリコン層の周辺部（多結晶シリコン層３よりも低濃度の多結晶シリコン層５）は、酸化膜７上に乗り上げて形成されている。つまり、多結晶シリコン層の周辺部で炭化珪素と直接接続している部分がＮ型低濃度になっている（多結晶シリコン層３よりも低濃度の多結晶シリコン層５）。本発明においては、炭化珪素上に多結晶シリコン層を堆積するだけで特別なエッジターミネーションを必要とせずに高耐圧のダイオードが得られることを特徴としているが、このような構成とすることで、非常に簡易な一種のエッジターミネーションとの組み合わせにより、多結晶シリコン層最外周のエッジ部直下でさらなる電界緩和を行うことも可能である。
本実施の形態２における高耐圧炭化珪素ダイオードの製造方法については、実施の形態１に示した製造方法が適用されるが、図９（ｃ）において、多結晶シリコン層３中に所望の濃度になるよう不純物を導入する工程を設けることで実現できる。具体的には堆積膜または気相からの不純物導入を中心部と周辺部で分けて行うか、イオン注入を多結晶シリコンの中心部と周辺部で打ち分けることで行うことができる。
【００１８】
ここまでは、ローカルに不純物種類もしくは不純物濃度を打ち分けた場合について効果を説明してきたが、図２０に示すように層状に不純物種類もしくは不純物濃度を変えることで別の効果も得ることができる。例えば図２０では、ヘテロ接合界面に接する部分にはＮ型低濃度の多結晶シリコン層２５を配置して、さらにＮ型高濃度の多結晶シリコン層２６を積層している。つまり、耐圧の高いＮ型低濃度の多結晶シリコン層２５でヘテロ接合を形成することで耐圧（逆方向特性）を維持し、外部電極と接続する表面にはオーミック接続が可能なＮ型高濃度の多結晶シリコン層２６を形成することで、オン抵抗（順方向特性）を向上することが可能となる。このように、層状に不純物種類もしくは不純物濃度を打ち分けた場合についても特有の効果を有する。
【００１９】
なお、本実施の形態２は、前記第二の半導体層（多結晶シリコン）が不純物種類もしくは不純物濃度の異なる領域（多結晶シリコン層３および５）を持つ。このような構成により、Ｎ型低濃度の多結晶シリコン層５と炭化珪素との接合がエッジターミネーションの働きを担うことが可能となり、炭化珪素中のＰＮ接合等による周辺の特別なエッジターミネーション技術を必要としないで、簡易に高耐圧のダイオードが得られ、製造工程の簡易化が可能である。また、同一の多結晶シリコン層（３、５）の内部もしくは同一基板上に複数形成された多結晶シリコン層において不純物種類及び不純物濃度の異なる領域を任意に設定できるため、素子の応用範囲を広めることができる。また、不純物種類もしくは不純物濃度を層状に変えた場合には、耐圧耐圧（逆方向特性）を維持しつつ、外部電極との接続はオーミック接続が可能となり、オン抵抗（順方向特性）を向上することができる。
【００２０】
また、前記第二の半導体層（多結晶シリコン）中の不純物種類もしくは不純物濃度が中心部と周辺部とで異なり（多結晶シリコン層３とそれより低濃度の多結晶シリコン層５）、少なくとも前記周辺部（多結晶シリコン層５）のヘテロ接合における耐圧が前記中心部（多結晶シリコン層３）のヘテロ接合に比べて大きくなるべく形成されている。
このような構成により、ダイオードの周辺には例えばＮ型低濃度の多結晶シリコン層５が堆積されているため、この部分でのダイオードとしての耐圧が高くなる。言い換えると、ダイオードに逆方向の電圧が印加され、特に周辺における界面の電界が顕著に高くなっていく場合でも、周辺部のヘテロ接合の耐圧が高いので、周辺での逆方向リーク電流が抑制される。
【００２１】
実施の形態３
本発明の実施の形態３について図５を用いて説明する。図５は本発明の実施の形態３における高耐圧炭化珪素ダイオードの断面構造を示している。
まず、構成について説明する。
本実施の形態３では、例えば高濃度Ｎ型の炭化珪素半導体基板１上には、低濃度Ｎ型の炭化珪素エピタキシャル領域２が形成されている。炭化珪素基板１としては、例えば抵抗率が数ｍから数１０ｍΩｃｍ、厚さが２００〜４００μｍ程度のものを用いることができる。エピタキシャル領域２としては、例えばＮ型の不純物濃度が１０^１５〜１０^１８ｃｍ^−３、厚みが数〜数１０μｍのものを用いることができる。本実施の形態３においても、一例として炭化珪素基板１上にエピタキシャル領域２を形成した基板で説明するが、抵抗率の大きさに関わらず炭化珪素基板１のみで形成された基板を使用してもかまわない。また、ここで用いられる炭化珪素のポリタイプは、４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。ここまでは実施の形態１の構成と変わらない。
本実施の形態３に特有の構成としては、エピタキシャル領域２の表面の一部に溝が形成され、多結晶シリコン層８が溝１４の内部を充填するように堆積されていることである。図５においては１つの溝に多結晶シリコンが充填されている場合を例示しているが、溝が複数形成されていてもかまわないし、また溝の側壁もしくは底部の一部にヘテロ接合が形成されていれば溝が完全に多結晶シリコンで充填されていなくてもかまわない。また多結晶シリコン層８には例えば不純物が導入されている。ここでは多結晶シリコン層８はＮ型低濃度にドープされているものとして説明を行う。炭化珪素基板１の裏面側には金属電極４が形成されている。金属電極４は炭化珪素基板１とオーミック接続されており、金属材料としては、例えばＴｉ（チタン）５０００Åとその上にＮｉ（ニッケル）３０００Åを堆積したもので構わない。
すなわち、本実施の形態３は、前記第一の半導体基体（エピタキシャル領域２）の第一主面側の一部に１つもしくは複数の溝を有し、少なくとも前記溝の底部もしくは側壁に前記ヘテロ接合部１０１が形成されている。
【００２２】
次に、基本動作については実施の形態１と同等であるが、このような構成により、多結晶シリコン層８と炭化珪素２との接合１０１が溝１４の側壁に沿って形成されているために、炭化珪素の深い部分へもダイオードが形成されることである。つまり、実施の形態１で述べた効果に加え、ヘテロ接合面積を効率よく増やすことが容易にできるため、さらに高耐圧ダイオードとしての応用範囲が広がるという特有の効果がある。
本実施の形態３の高耐圧炭化珪素ダイオードの製造方法については図１０に示す。
図１０（ａ）では例えばＮ型高濃度の炭化珪素半導体基板上１にＮ型低濃度の炭化珪素エピタキシャル領域２が形成された半導体基体１００を用意する。
同（ｂ）ではエピタキシャル領域２上の一部分に溝１４を開口する工程を示している。ここで表面を清浄化する工程が行なわれる。
同（ｃ）では多結晶シリコン層１５が堆積される工程を示している。
同（ｄ）では多結晶シリコン層１５に所望の不純物を導入する工程を示している。この工程においては、多結晶シリコン層１５の上にさらに堆積された高濃度にドーピングされた堆積膜から９００〜１０００℃程度の熱処理により不純物が多結晶シリコン層１５中に拡散導入されても構わない。またはイオン注入により不純物を直接多結晶シリコン層１５中に導入しても構わない。
同（ｅ）では多結晶シリコン層１５上にマスク材１６がパターニングされる工程を示している。
同（ｆ）ではこのマスク材でカバーされていない多結晶シリコン層１５の部分がエッチングされる工程を示している。さらに同（ｆ）では多結晶シリコン層１５上のマスク材１６が除去され、半導体基体１００の裏面に金属電極１７が形成される。裏面の金属電極１７と炭化珪素基板１がオーミック接続となるよう、必要により１０００℃程度のＲＴＡが施される。
なお、本実施の形態３における図１０（ａ）〜（ｆ）に示す製造方法は、前記第一の半導体基体（炭化珪素半導体基体１００）の第一主面側を清浄する工程の前に、前記第一の半導体基体（エピタキシャル領域２）の前記第一主面側の一部に溝部（溝１４）を形成する工程を行ない、前記第一の半導体基体（炭化珪素半導体基体１００）の第一主面側を清浄する工程後、前記第二の半導体層（多結晶シリコン層８）を前記溝部（溝１４）の内部に堆積する工程を行う。
このような構成の製造方法によれば、溝に沿って高耐圧のダイオードを簡易な工程で形成できる。
なお、前記多結晶シリコン層を堆積する工程の後に、１３００℃以下の熱処理を行う工程は、実施の形態１の図９（ｃ）や実施の形態３の図１０（ｄ）の工程において、多結晶シリコン層３または１５の上に堆積され、不純物が高濃度にドーピングされた堆積膜からの多結晶シリコン層３または１５への不純物導入工程における９００〜１０００℃程度の熱処理や、裏面の金属電極４または１７と炭化珪素基板１がオーミック接続となるような１０００℃程度のＲＴＡに対応する。
すなわち、接合形成後にも１３００℃程度までの熱処理が可能となり、デバイス応用範囲の広いダイオードが形成可能である。
【００２３】
以上により炭化珪素と多結晶シリコンの接合を持つダイオードが形成される。本実施の形態３による高耐圧炭化珪素ダイオードの製造方法を用いれば、簡易な製造工程で高耐圧のダイオードが形成可能であるという特有の効果がある。
【００２４】
以上述べてきた実施の形態１〜３においては、裏面電極をカソード、多結晶シリコンをアノードとした２端子のダイオードとして説明してきた。多結晶シリコン層の電位を固定するには、さらに該多結晶シリコン層上にオーミック接続となる金属が形成されることが考えられる。本発明の本質にはあまり影響しないが、具体的実施の形態としていくつか例をあげておく。図６はその一例であり、図１の多結晶シリコン層３の上に直接金属層９が形成されている。この場合、多結晶シリコン層３と金属層９が直接オーミック接続となるように、多結晶シリコンが高濃度である必要がある。また、金属層９が直接炭化珪素に接触することが無いよう、金属層９の大きさは多結晶シリコン層３より小さくしておく必要がある。
さらに、図７に示すような構成が考えられる。図７では多結晶シリコン層３の最外周部が酸化膜上に乗り上げた構成になっている。このような構成においては、金属層９が直接炭化珪素と接触することが無いので、多結晶シリコン層３の大きさに対して金属層９の大きさを大きくすることが可能である。
また、図８に示す構成も考えられる。図８はダイオードを上面から見た平面レイアウト図になっており、ダイオードは四角形の多結晶シリコン層３の直下で形成されている。多結晶シリコン層３の形状は円形でも構わない。多結晶シリコン層３は多結晶シリコン層３のランナー部１０により、パッド領域１１に直接接続されている。金属層１２がパッド領域１１上に形成される。パッド領域１１の多結晶シリコン層が高濃度になっていれば、金属層１２と多結晶シリコン層との間で低抵抗なオーミック接続を実現することが可能である。そのため、実際のデバイスにおいて、あるダイオード領域と離れた部分で金属層１２と多結晶シリコン層がオーミック接続されるため、ダイオード部である多結晶シリコン層３の不純物濃度は所望の濃度に自由に設定することが可能になる。なお、図８の構成では、細いランナー部１０にしているが、ダイオードの用途として大きな電流を流す必要がある場合には太くしておくか、別の金属で裏打ちをしておけば良い。
【００２５】
実施の形態４
図１６は、本発明の第４の実施の形態を示している。図１６は、図６で例示した、低濃度Ｎ型炭化珪素エピタキシャル領域２と多結晶シリコン層３が接触し、かつ多結晶シリコン層３の上に第一の表面電極９が形成された部分に対応した断面図である。前記図６との相違点は、炭化珪素半導体基体１００中に、多結晶シリコン層３が形成されているヘテロ接合１０１の近傍に例えばＰ型炭化珪素からなる電界緩和領域２２が形成されており、そのＰ型炭化珪素からなる電界緩和領域２２は多結晶シリコン層３の近傍に配置されている。また、電界緩和領域２２は所定の間隔で配置されている。すなわち、低濃度Ｎ型炭化珪素エピタキシャル領域２の第一主面に接するように電界緩和領域２２を有し、電界緩和領域２２は前記第二の半導体層の周辺に配置されている。本実施の形態においては、電界緩和領域２２をＰ型炭化珪素で形成した場合を例示しているが、酸化ケイ素等の誘電体材料を配置しても以下で説明する効果を得ることができる。
【００２６】
なお、電界緩和領域２２をＰ型炭化珪素で形成する場合には、低濃度Ｎ型炭化珪素エピタキシャル領域２へ高エネルギーのイオン注入によりP型不純物導入をすることで形成することになるが、このP型不純物導入によるリーク電流の増加は生じない。これは、高エネルギーのイオン注入によって炭化珪素に欠陥が発生するものの、形成した高耐圧ダイオードを流れる電流経路（多結晶シリコン層３と低濃度Ｎ型炭化珪素エピタキシャル領域２との接触部分）とは異なる部分にしか炭化珪素の欠陥が発生しないためである。
【００２７】
次に、動作について説明する。例えば第一の表面電極９を接地電位とし、裏面金属電極４に正電位を印加した所謂ダイオードの逆バイアス状態においては、低濃度Ｎ型の炭化珪素エピタキシャル領域２には多結晶シリコン層３との接合１０１界面から空乏層が伸張するとともに、電界緩和領域２２とのＰＮ接合界面からも空乏層が伸張する。このとき、低濃度Ｎ型炭化珪素エピタキシャル領域２を挟んで対面する電界緩和領域２２同士の距離が小さい場合、それぞれの電界緩和領域２２から伸びた空乏層によって、多結晶シリコン層３と接する低濃度Ｎ型炭化珪素エピタキシャル領域２が空乏化される。すなわち、図６で示した第３の実施の形態に比べて、接合１０１界面にかかる電界を電界緩和領域２２から伸びた空乏層によって緩和することができるため、逆バイアス状態における漏れ電流を低減し、さらに遮断性を向上することができる。
【００２８】
なお、図１６では電界緩和領域２２が接合１０１面にて多結晶シリコン層３と全面接触している例を示しているが、例えば図１７に示すように電界緩和領域２２の一部が第一の表面電極と接触していれば、電界緩和領域２２の電位はほぼ第一の表面電極９の電位に固定されるため、より安定した電界緩和効果が発揮される。また、図１６および図１７で例示した実施の形態においては、多結晶シリコン層３が電界緩和領域２２と接している例を示したが、多結晶シリコン層３が電界緩和領域２２とは接していなくても上記と同様の効果を有する。
【００２９】
実施の形態５
図１８は、本発明の第５の実施の形態を示しており、図１７で例示した構造に対応する断面図である。図１７との相違点は、電界緩和領域２２に接して、低濃度Ｎ型炭化珪素エピタキシャル領域２には接しないように、多結晶シリコン層３並びに第一の表面電極９と接触した高濃度多結晶シリコン層２３が形成されている点である。高濃度多結晶シリコン層２３は多結晶シリコン層３より不純物濃度が高く、第一の表面電極９とはオーミック接続している。すなわち、電界緩和領域２２が前記第二の半導体層と接しており、かつ、電界緩和領域２２と接する一部の前記第二の半導体層の不純物濃度が他の部分に比べて高くなっている。
【００３０】
次に、動作について説明する。例えば第一の表面電極９を接地電位とし、裏面金属電極４に正電位を印加した所謂ダイオードの逆バイアス状態において、低濃度Ｎ型炭化珪素エピタキシャル領域２には多結晶シリコン層３との接合１０１界面から空乏層が伸張するとともに、電界緩和領域２２とのＰＮ接合界面からも空乏層が伸張する。このとき、本実施の形態５においては、高濃度多結晶シリコン層２３が炭化珪素エピタキシャル領域２には接しないように形成されているため、高濃度多結晶シリコン層２３には逆バイアス時の電界が直接かからないようになっている。つまり、上記実施の形態１から実施の形態４で例示した場合と同様に、接合１０１での耐圧を維持したまま、第一の表面電極９と多結晶シリコンがオーミック接続している。このことから、ローカルな不純物種類もしくは不純物濃度の打ち分けで、容易に製造工程で順方向導通時の抵抗を低減することができる。
【００３１】
実施の形態６
図１９は、本発明の第６の実施の形態を示しており、図１で例示した構造に対応する断面図である。図１との相違点は、エピタキシャル領域２に接して多結晶シリコン層３に接しないように第二の表面電極２４が形成されており、多結晶シリコン層３をアノード、第二の表面電極２４をカソードとした横型のダイオードの場合を示している。すなわち、前記第一の半導体基体の第一主面側に前記第二の半導体層との接合を有し、さらに、前記第二の半導体層とは接しないように、前記第一の半導体基体の第一主面側に金属電極が形成されている。
【００３２】
動作については、実施の形態１で説明した図１の縦型ダイオードと同様であり、第二の表面電極４をカソード、多結晶シリコン層３をアノードとして両方の間に電圧を印加すると、多結晶シリコン層３と炭化珪素エピタキシャル領域２の接合界面において整流作用が生じ、ダイオード特性が得られる。つまり、本実施の形態のように横型のダイオードの構成としても上記実施の形態１から実施の形態５で例示した構成を実現することが可能であり、それぞれと同様の動作並びに効果を得ることができる。また、本実施の形態のような横型ダイオードとすることで、同一基板上に不純物種類や不純物濃度を変えた多結晶シリコン層３を複数形成することや、同一基板上に他のデバイス構成と併せて複数の構成を形成する所謂インテリジェント化が可能となり、その応用範囲を広げることができる。
【００３３】
上記実施の形態４から実施の形態６においても、炭化珪素のポリタイプは４Ｈタイプ、６Ｈ、３Ｃ等その他のポリタイプでも構わないし、第二の半導体層として多結晶シリコンを用いて説明しているが、単結晶シリコンでもかまわない。さらに、上記実施の形態４から実施の形態６においても、低濃度Ｎ型炭化珪素エピタキシャル領域２としてＮ型の炭化珪素を、多結晶シリコン層３としてＮ型の多結晶シリコンを用いて説明しているが、Ｎ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコン、さらにはノンドープ多結晶シリコンを用いた場合の如何なる組み合わせでもよい。
【００３５】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の実施の形態１のデバイスの断面構造図
【図２】本発明の実施の形態１における他の構成を有するデバイスの断面構造図
【図３】本発明の実施の形態２のデバイスの断面構造図
【図４】本発明の実施の形態２における他の構成を有するデバイスの断面構造図
【図５】本発明の実施の形態３のデバイスの断面構造図
【図６】本発明の各実施の形態に共通した電極形成方法を示す断面構造図
【図７】本発明の各実施の形態に共通した電極形成方法を示す断面構造図
【図８】本発明の各実施の形態に共通した電極形成方法を示す平面レイアウト図
【図９】本発明の実施の形態１、２における製造方法を示す断面構造図
【図１０】本発明の実施の形態３における製造方法を示す断面構造図
【図１１】本発明の動作原理を説明するエネルギーバンド図
【図１２】本発明のＮ型高濃度多結晶シリコンと炭化珪素の接合のエネルギーバンド図
【図１３】本発明のＮ型高濃度多結晶シリコンと炭化珪素の接合のエネルギーバンド図
【図１４】本発明のＮ型低濃度多結晶シリコンと炭化珪素の接合のエネルギーバンド図
【図１５】実験結果で得られたダイオードの逆方向Ｉ−Ｖ特性図
【図１６】本発明の第４の実施の形態を示す断面図
【図１７】本発明の第４の別の実施の形態を示す断面図
【図１８】本発明の第５の実施の形態を示す断面図
【図１９】本発明の第６の実施の形態を示す断面図
【図２０】本発明の第３の別の実施の形態を示す断面図
【符号の説明】
１…高濃度Ｎ型炭化珪素基板
２…低濃度Ｎ型炭化珪素エピタキシャル領域
３…多結晶シリコン層
４…裏面金属電極
５…多結晶シリコン層
６…一部が酸化膜上に乗り上げた多結晶シリコン層
７…酸化膜
８…溝内部の多結晶シリコン層
９…第一の表面電極
１０…多結晶シリコン層のランナー
１１…パッド接続用の多結晶シリコン領域
１２…パッド電極
１３…マスク材
１４…溝（トレンチ）
１５…多結晶シリコン層
１６…マスク材
１７…金属電極
１８…真空準位
１９…障壁
２０…電子
２１…障壁
２２…電界緩和領域
２３…高濃度多結晶シリコン層
２４…第二の金属電極
２５…多結晶シリコン層（下層側）
２６…多結晶シリコン層（上層側）
１００…炭化珪素半導体基体
１０１…ヘテロ接合[0001]
BACKGROUND OF THE INVENTION
The present invention provides a high voltage diode To Related.
[0002]
[Prior art]
[Non-patent literature]
“Power Device / Power IC Handbook Electrical Society of Japan High Performance and High Performance Power Device / Power IC Research Committee, Corona, p. 12-21”.
[0003]
As a conventional junction for obtaining a high breakdown voltage diode using silicon carbide, there are a PN junction and a Schottky junction described in the above non-patent document. In the above non-patent document, these junctions are described on the basis of silicon, but are widely applied to silicon carbide.
[0004]
[Problems to be solved by the invention]
In order to apply a PN junction to silicon carbide and obtain a high breakdown voltage, it is necessary to form a deep diffusion region. For this purpose, introduction of impurities by high energy ion implantation is indispensable. When ion implantation with high energy is performed, defects are generated in silicon carbide, which is likely to cause an increase in leakage current.
[0005]
The object of the present invention is to solve the above problems and to provide a high withstand voltage Do It is to provide.
[0006]
[Means for Solving the Problems]
In order to solve the above problems, the present invention has a predetermined band gap. And comprising a silicon carbide semiconductor substrate Semiconductor substrate and front Half Has a band gap smaller than that of the conductor substrate. And made of single crystal silicon or polycrystalline silicon With a semiconductor layer, front Half Conductor base and front Half Provided is a high voltage diode having a diode characteristic such as a heterojunction with a conductor layer, wherein the heterojunction is a Schottky junction.
[0007]
【The invention's effect】
According to the present invention, it is not necessary to introduce impurities by high energy ion implantation, and a silicon carbide diode having a high withstand voltage is provided. Do Can be provided.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
Embodiment 1
Embodiment 1 of the present invention will be described with reference to FIG. FIG. 1 is a cross-sectional structure diagram of a high voltage silicon carbide diode according to the first embodiment.
First, the configuration will be described.
For example, a low-concentration N-type silicon carbide epitaxial region 2 is formed on a high-concentration N-type silicon carbide (SiC) semiconductor substrate 1. As silicon carbide substrate 1, for example, a substrate having a resistivity of several meters to several tens of mΩcm and a thickness of about 200 to 400 μm can be used. As the epitaxial region 2, for example, an N-type impurity concentration is 10%. ¹⁵ -10 ¹⁸ cm ^-3 A film having a thickness of several to several tens of μm can be used. In the first embodiment, a substrate in which epitaxial region 2 is formed on silicon carbide substrate 1 will be described as an example. However, even if a substrate formed only from silicon carbide substrate 1 is used regardless of the magnitude of resistivity. It doesn't matter. The polytype of silicon carbide used here is typically 4H, but other polytypes such as 6H and 3C may be used. On part of the surface of the epitaxial region 2, a polycrystalline silicon layer 3 having a band gap smaller than that of silicon carbide is deposited as an example of the second semiconductor layer. For example, an impurity is introduced into the polycrystalline silicon layer 3, and here, the polycrystalline silicon layer 3 is doped with an N-type low concentration. In addition, in the case of so-called non-doping in which no impurity is introduced into the polycrystalline silicon layer 3, the same effect can be obtained even when it is doped at a high concentration or even when it is doped P-type. . In the present embodiment, metal electrode 4 is formed on the back side of silicon carbide substrate 1. The metal electrode 4 is ohmically connected to the silicon carbide substrate 1, and as the metal material, for example, Ti (titanium) 5000） and Ni (nickel) 3000Å deposited thereon can be used. As described above, in the first embodiment, a case will be described in which a vertical diode is formed using the polycrystalline silicon layer 3 as an anode and the metal electrode 4 as a cathode.
[0009]
Next, the operation of the first embodiment will be described.
When a voltage is applied between the metal electrode 4 as a cathode and the polycrystalline silicon layer 3 as an anode, a rectifying action occurs at the junction interface between the polycrystalline silicon layer 3 and the silicon carbide epitaxial region 2, and diode characteristics are obtained. From the results obtained by our experiments, the polycrystalline silicon layer 3 is made to have a low N-type concentration, and the N-type silicon carbide epitaxial region 2 is set to 10 ¹⁶ cm ^-3 When the thickness was about 10 μm, a reverse breakdown voltage of about 900 V was obtained even though no special edge termination technique was used.
FIG. 15 is a diagram showing current-voltage characteristics in the reverse direction of the junction measured using a semiconductor curve tracer in the high voltage silicon carbide diode of the first embodiment. The horizontal axis indicates the value of the voltage applied in the reverse direction, and the vertical axis indicates the current flowing in the reverse direction. Even when a voltage is applied in the reverse direction, the reverse current hardly flows and the leakage current is small. In the experiments by the present inventors, when a high voltage of 900 V or higher was applied, a reverse current flowed rapidly. That is, the reverse breakdown voltage of the junction is 900 V or more.
Further, through our further experiments, good diode characteristics were obtained even when the polycrystalline silicon layer 3 was N-type high-concentration and the silicon carbide side was under the same conditions as described above. In this case, the reverse breakdown voltage of the diode was about 100V.
At this time, the voltage drop Vf corresponding to the forward characteristic of the diode varies depending on the impurity type and impurity concentration of the polycrystalline silicon layer 3, and an arbitrary value between about 0.2V and about 2.0V is obtained. .
[0010]
In this way, our experiment is the first to discover that the junction between silicon carbide and polycrystalline silicon shows diode characteristics like a Schottky junction and can obtain a high breakdown voltage close to 1 kV.
[0011]
Further, through our further experiments, good diode characteristics were obtained even when the polycrystalline silicon layer 3 was N-type high-concentration and the silicon carbide side was under the same conditions as described above. In this case, the reverse breakdown voltage of the diode was about 100V.
Based on the above experimental results, the operation of the present invention will be described with reference to FIGS. 11 to 14 are diagrams showing a semiconductor band structure.
In FIG. 11, the left side is an energy band state of polycrystalline silicon and the right side is silicon carbide (4H—SiC), and the two are not in contact with each other. For the vacuum level 18, the electron affinity of polycrystalline silicon is χ1, and the band gap is E. _g1 And Similarly, the electron affinity of silicon carbide is χ2, and the band gap is E. _g2 Then, since each electron affinity and band gap are different, a band structure as shown in FIG. 11 can be assumed. The bottom E of the conduction band of polycrystalline silicon _c1 Is the bottom E of the conduction band of silicon carbide _c2 Lower energy level, the upper limit E of the valence band of polycrystalline silicon _v1 Is the upper limit E of the valence band of silicon carbide _v2 At higher energy levels.
Here, when both are brought into contact with each other, the result is as shown in FIG. In FIG. 12, it is assumed that the impurity in the polycrystalline silicon is N-type, and the impurity of silicon carbide is also N-type.
It is assumed that the Fermi level of polycrystalline silicon is determined by the impurity concentration, for example, as shown in FIG. 12, and the Fermi level of silicon carbide is also at a level as shown in FIG. 12 determined by the concentration. Fermi level E when both are in contact _f Need to coincide with each other, and the bottom level of the conductive band is related as shown in FIG. Here, the bottom E of the conduction band of polycrystalline silicon _c1 The difference in energy from the peak value on the energy band diagram exists as a forward barrier 19 as a diode. Here, on the polycrystalline silicon side, electrons 20 are generated by the built-in potential of the junction, and accumulate at the interface on the polycrystalline silicon side. This is shown in FIG.
A depletion layer due to built-in potential spreads on the silicon carbide side. Here, the electric lines of force corresponding to the depletion layer extending to the silicon carbide side need to be terminated to the polycrystalline silicon side, but this electron 20 plays the role. That is, the lines of electric force are terminated with electrons 20, and the electric field is shielded on the polycrystalline silicon side. Substantially no electric field is applied to the polycrystalline silicon side.
Next, the reverse characteristics of the diode will be described. When a positive voltage is applied to the cathode side (silicon carbide side) with respect to the anode side (polycrystalline silicon side), the depletion layer extends from the junction interface to the silicon carbide side. Although the electrons 20 are attracted to the cathode side, the electrons 20 accumulate at the interface because the barrier 19 exists at the interface as shown in FIG.
FIG. 14 shows a calculation result of an energy band diagram when 500 V is applied to the cathode side. Even when a high voltage is applied to the cathode, the barrier at the interface between polycrystalline silicon and silicon carbide remains. Therefore, even when a considerably high voltage is applied to the cathode, breakdown does not occur in the polycrystalline silicon first, and the breakdown voltage can be determined by the mechanism on the silicon carbide side. The above is the reason why a high breakdown voltage such as a Schottky junction can be obtained by a combination of N-type polycrystalline silicon and N-type silicon carbide. Further, it is an experimental fact that the reverse breakdown voltage depends on the concentration of the N-type impurity in the polycrystalline silicon. By using the structure of the present invention, the reverse breakdown voltage of the junction, the forward direction can be changed. The effect is that the characteristics can be changed.
In the above, the case of N-type polycrystalline silicon and N-type silicon carbide has been described as a representative. When the polycrystalline silicon is P-type or when silicon carbide is P-type, different band structures can be assumed. As another embodiment of the present invention, as shown in FIG. 2, a P-type low-concentration silicon carbide epitaxial region 2 ′ is formed on a P-type high-concentration silicon carbide substrate 1 ′, and a P-type polycrystal is partially formed thereon. A configuration in which the silicon layer 3 is deposited is also conceivable. Also in this other embodiment, as in the case of the N-type silicon carbide, in the case of so-called non-doped in which no impurity is introduced into the polycrystalline silicon layer 3, The same effect can be obtained even when n is doped in the n-type.
In the first embodiment, the first semiconductor substrate (silicon carbide semiconductor substrate 100) having a predetermined band gap and the band gap smaller than the band gap of the first semiconductor substrate (silicon carbide semiconductor substrate 100). A second semiconductor layer (polycrystalline silicon layer 3) having the first semiconductor substrate, the second semiconductor layer, Is heterojunction The heterojunction has a diode characteristic such as a Schottky junction.
As described above, by adopting such a configuration, it becomes possible to obtain a high voltage diode with a simple structure, there is no need for high energy ion implantation, and there is no influence of defects due to damage, The manufacturing process can be facilitated. Further, high temperature annealing at 1600 ° C. or higher for crystallinity recovery is not necessary, and surface morphology (uneven shape) is not deteriorated.
[0012]
In addition, the first main surface of the first semiconductor substrate (silicon carbide semiconductor substrate 100) has a heterojunction 101 with the second semiconductor layer (polycrystalline silicon layer 3), and the first main surface A metal electrode 4 is formed on the second main surface side of the opposing first semiconductor substrate (silicon carbide semiconductor substrate 100).
[0013]
By adopting such a configuration, it is possible to realize a highly integrated vertical high voltage diode having the heterojunction 101 using a general silicon carbide semiconductor substrate. Further, unlike the conventional Schottky junction, the barrier height can be arbitrarily changed by changing the impurity concentration in the polycrystalline silicon layer 3. That is, the heterojunction Schottky junction is obtained by changing the impurity concentration in the second semiconductor layer (polycrystalline silicon layer 3). Diodes It is possible to change the characteristics. This means that the diode V _f Needless to say, it can be freely controlled and can be widely applied as an element.
[0014]
A method of manufacturing the high voltage silicon carbide diode of FIG. 1 in the first embodiment will be described with reference to FIG.
In FIG. 9A, for example, a semiconductor substrate 100 in which an N-type low-concentration silicon carbide epitaxial region 2 is formed on an N-type high-concentration silicon carbide semiconductor substrate 1 is prepared. First, the surface of the epitaxial region 2 is cleaned by, for example, a general RCA cleaning process after cleaning by peeling off a thin sacrificial oxide film.
FIG. 4B shows a process in which the polycrystalline silicon layer 3 is deposited on the semiconductor substrate 100. A suitable thickness of the polycrystalline silicon layer 3 is, for example, several tens to several thousand squares.
FIG. 4C shows a step of introducing a desired impurity into the polycrystalline silicon layer 3. In the step of introducing impurities into the polycrystalline silicon layer 3, the deposited film (deposition film) further deposited on the polycrystalline silicon layer 3 and doped with impurities at a high concentration is subjected to a heat treatment at about 900 to 1000 ° C. Impurities may be diffused and introduced into the polycrystalline silicon layer 3. Alternatively, impurities may be directly introduced into the polycrystalline silicon layer 3 by ion implantation through a thin deposited film. Furthermore, it is possible to introduce impurities from the gas phase. In this case, a general vapor phase diffusion method can be used. Specifically, in a diffusion furnace, impurities are introduced as a gas together with a carrier gas. The gas ratio can be precisely controlled by a gas mixing device using a mass flow controller. The carrier gas is usually an inert gas such as argon.
FIG. 4D shows a step of patterning the mask material 13 on the polycrystalline silicon layer 3.
FIG. 4E shows a process in which the portion of the polycrystalline silicon layer 3 not covered with the mask material 13 is etched.
Further, in (f), the mask material 13 on the polycrystalline silicon layer 3 is removed, and the metal electrode 4 is formed on the back surface of the semiconductor substrate 100. If necessary, RTA (Rapid Thermal Anneal) of about 1000 ° C. is performed so that the metal electrode 4 on the back surface and the silicon carbide substrate 1 are in ohmic connection.
In the manufacturing method shown in FIGS. 9A to 9F in the first embodiment, the first main surface side of the first semiconductor substrate (silicon carbide semiconductor substrate 100) is cleaned (FIG. 9 ( a)), a step of depositing the polycrystalline silicon layer 3 on the first main surface (FIG. 9B), a step of introducing impurities into the polycrystalline silicon layer 3 (FIG. 9C), And a step of selectively etching the polycrystalline silicon layer 3 (FIGS. 9D and 9E).
According to the manufacturing method having such a configuration, the high-breakdown-voltage silicon carbide diode shown in FIG. 1 and FIG.
[0015]
Further, the step of introducing the impurity in FIG. 9C is performed by introducing an impurity from a highly doped deposited film, introducing an impurity by ion implantation, or introducing an impurity from a gas phase. Impurities of different types or concentrations are introduced into desired regions of the layer 3.
According to the manufacturing method having such a configuration, a polycrystalline silicon film having a desired concentration can be easily formed.
Thus, a diode having a junction of silicon carbide and polycrystalline silicon is formed. If the high breakdown voltage silicon carbide diode manufacturing method according to the first embodiment is used, a high breakdown voltage diode can be formed by a simple manufacturing process. After the junction between polycrystalline silicon and silicon carbide is formed, the temperature is about 1000 ° C. There is a specific effect that the diode characteristics are not lost even if a heat treatment step is performed.
[0016]
Embodiment 2
A second embodiment of the present invention will be described with reference to FIG. FIG. 3 shows a cross-sectional structure of the high voltage silicon carbide diode in the second embodiment of the present invention.
First, the configuration will be described.
For example, low-concentration N-type silicon carbide epitaxial region 2 is formed on high-concentration N-type silicon carbide semiconductor substrate 1. As silicon carbide substrate 1, for example, a substrate having a resistivity of several meters to several tens of mΩcm and a thickness of about 200 to 400 μm can be used. As the epitaxial region 2, for example, an N-type impurity concentration is 10%. ¹⁵ -10 ¹⁸ cm ^-3 A film having a thickness of several to several tens of μm can be used. In Embodiment 2 as well, a description will be given of a substrate in which epitaxial region 2 is formed on silicon carbide substrate 1 as an example. However, a substrate formed only of silicon carbide substrate 1 is used regardless of the magnitude of resistivity. It doesn't matter. The polytype of silicon carbide used here is typically 4H, but other polytypes such as 6H and 3C may be used. On part of the surface of the epitaxial region 2, a polycrystalline silicon layer 3 having a band gap smaller than that of silicon carbide is deposited as an example of the second semiconductor layer. For example, an impurity is introduced into the polycrystalline silicon layer 3 and is doped N-type here.
[0017]
Metal electrode 4 is formed on the back side of silicon carbide substrate 1. The metal electrode 4 is ohmically connected to the silicon carbide substrate 1, and as the metal material, for example, Ti (titanium) 5000） and Ni (nickel) 3000Å deposited thereon can be used. Up to this point, the configuration is the same as that of the first embodiment. Characteristic of the second embodiment is that a polycrystalline silicon layer 5 having different impurity types or impurity concentrations is formed so as to surround the polycrystalline silicon layer 3. Specifically, the breakdown voltage is higher around the heterojunction between the polycrystalline silicon layer 3 and the epitaxial region 2 around the N-type polycrystalline silicon layer 3, for example, a lower concentration than the polycrystalline silicon layer 3. A crystalline silicon layer 5 is formed. That is, the N-type polycrystalline silicon layer 3 and the diode D1 made of silicon carbide, the surrounding N-type low-concentration polycrystalline silicon layer 5 and the diode D2 made of silicon carbide are electrically connected in parallel. .
Next, the operation will be described.
The basic operation as a diode is as described in the first embodiment. Here, only operations characteristic of the second embodiment will be described.
In a diode in a PN junction or a Schottky junction as in the conventional example, the electric field tends to concentrate on the outermost periphery of the element region, which tends to cause a decrease in breakdown voltage and an increase in leakage current. However, in the second embodiment, since the N-type low-concentration polycrystalline silicon layer 5 having a high breakdown voltage shown in FIG. 15 is deposited on the outer peripheral portion of the diode, the breakdown voltage at this portion having the end portion is high. Become. In other words, even when a reverse voltage is applied to the diode and the electric field at the heterojunction interface at the outermost periphery is particularly high, the withstand voltage of the heterojunction originally formed at the end is high. The increase in reverse leakage current is suppressed. As a result, the heterojunction between the N-type low-concentration polycrystalline silicon layer 5 and silicon carbide can play a role of edge termination, and the outer peripheral portion is specially formed by PN junction or the like that needs to be formed in silicon carbide. Thus, there is a specific effect that a high-breakdown-voltage diode can be easily obtained without requiring an edge termination technique, and the manufacturing process can be simplified. In the present embodiment, as an example, the N-type low-concentration polycrystalline silicon layer 5 is described in the peripheral heterojunction portion. However, the non-doped type or the breakdown voltage is higher than that in the central heterojunction portion. A P-type polycrystalline silicon layer may be used. Further, the present embodiment is an example that takes advantage of the present invention that regions having different impurity types and impurity concentrations can be arbitrarily set within the same polycrystalline silicon layer (3, 5). Can widen the range. In addition to those exemplified in this embodiment, it is possible to selectively form a region having a desired breakdown voltage according to the application, for example, a plurality of polycrystals each having an arbitrary impurity type and impurity concentration. Products with a wide range of applications, such as forming a silicon layer on the same silicon carbide substrate, can be manufactured.
FIG. 4 shows another configuration of the second embodiment.
The basic configuration is the same as the configuration of FIG. Explaining the different part, the peripheral part of the polycrystalline silicon layer deposited on the N-type low-concentration silicon carbide epitaxial region 2 (polycrystalline silicon layer 5 having a lower concentration than the polycrystalline silicon layer 3) is formed on the oxide film 7. It is formed by riding. That is, the portion directly connected to silicon carbide in the peripheral portion of the polycrystalline silicon layer has an N-type low concentration (polycrystalline silicon layer 5 having a lower concentration than the polycrystalline silicon layer 3). In the present invention, it is characterized in that a high-breakdown-voltage diode can be obtained by simply depositing a polycrystalline silicon layer on silicon carbide without requiring special edge termination. By combining with a very simple kind of edge termination, it is also possible to perform further electric field relaxation directly under the edge portion of the outermost periphery of the polycrystalline silicon layer.
The manufacturing method shown in the first embodiment is applied to the method for manufacturing the high breakdown voltage silicon carbide diode in the second embodiment. In FIG. 9C, the polycrystalline silicon layer 3 has a desired concentration. This can be realized by providing a process for introducing impurities so as to achieve this. Specifically, impurities can be introduced from the deposited film or the gas phase separately at the central portion and the peripheral portion, or ion implantation can be performed separately at the central portion and the peripheral portion of the polycrystalline silicon.
[0018]
Up to this point, the effect has been described for the case where the impurity type or impurity concentration is locally assigned. However, another effect can be obtained by changing the impurity type or impurity concentration in layers as shown in FIG. For example, in FIG. 20, an N-type low-concentration polycrystalline silicon layer 25 is disposed at a portion in contact with the heterojunction interface, and an N-type high-concentration polycrystalline silicon layer 26 is further stacked. That is, by forming a heterojunction with an N-type low-concentration polycrystalline silicon layer 25 having a high withstand voltage, the withstand voltage (reverse characteristics) is maintained, and an N-type high concentration capable of ohmic connection on the surface connected to the external electrode By forming the polycrystalline silicon layer 26, the on-resistance (forward characteristic) can be improved. Thus, there is a specific effect even when the impurity type or impurity concentration is divided into layers.
[0019]
In the second embodiment, the second semiconductor layer (polycrystalline silicon) has regions (polycrystalline silicon layers 3 and 5) having different impurity types or impurity concentrations. With such a configuration, the junction between the N-type low-concentration polycrystalline silicon layer 5 and silicon carbide can play a role of edge termination, and a special edge termination technique in the periphery by PN junction or the like in silicon carbide. A diode having a high withstand voltage can be easily obtained without necessity, and the manufacturing process can be simplified. In addition, since different regions of different impurity types and impurity concentrations can be set in a plurality of polycrystalline silicon layers formed in the same polycrystalline silicon layer (3, 5) or on the same substrate, the application range of the device is widened. be able to. In addition, when the impurity type or impurity concentration is changed to a layer, the ohmic connection can be established with the external electrode while maintaining the breakdown voltage (reverse characteristic), and the on-resistance (forward characteristic) is improved. be able to.
[0020]
Further, the impurity type or impurity concentration in the second semiconductor layer (polycrystalline silicon) differs between the central portion and the peripheral portion (polycrystalline silicon layer 3 and lower-density polycrystalline silicon layer 5), and at least the above-mentioned It is formed so that the breakdown voltage at the heterojunction of the peripheral part (polycrystalline silicon layer 5) is larger than that of the heterojunction of the central part (polycrystalline silicon layer 3).
With such a configuration, for example, an N-type low-concentration polycrystalline silicon layer 5 is deposited around the diode, so that the withstand voltage as the diode in this portion is increased. In other words, even when a reverse voltage is applied to the diode, and especially when the electric field at the interface at the periphery increases remarkably, the breakdown voltage of the peripheral heterojunction is high, so the reverse leakage current at the periphery is suppressed. The
[0021]
Embodiment 3
A third embodiment of the present invention will be described with reference to FIG. FIG. 5 shows a cross-sectional structure of a high voltage silicon carbide diode according to the third embodiment of the present invention.
First, the configuration will be described.
In the present third embodiment, for example, low-concentration N-type silicon carbide epitaxial region 2 is formed on high-concentration N-type silicon carbide semiconductor substrate 1. As silicon carbide substrate 1, for example, a substrate having a resistivity of several meters to several tens of mΩcm and a thickness of about 200 to 400 μm can be used. As the epitaxial region 2, for example, an N-type impurity concentration is 10%. ¹⁵ -10 ¹⁸ cm ^-3 A film having a thickness of several to several tens of μm can be used. In Embodiment 3 as well, an explanation will be given using a substrate in which epitaxial region 2 is formed on silicon carbide substrate 1 as an example. However, a substrate formed only of silicon carbide substrate 1 is used regardless of the magnitude of resistivity. It doesn't matter. The polytype of silicon carbide used here is typically 4H, but other polytypes such as 6H and 3C may be used. Up to this point, the configuration is the same as that of the first embodiment.
A structure unique to the present third embodiment is that a groove is formed in a part of the surface of the epitaxial region 2 and the polycrystalline silicon layer 8 is deposited so as to fill the inside of the groove 14. FIG. 5 illustrates the case where polycrystalline silicon is filled in one groove, but a plurality of grooves may be formed, and a heterojunction is formed on a part of the side wall or bottom of the groove. If so, the grooves need not be completely filled with polycrystalline silicon. For example, impurities are introduced into the polycrystalline silicon layer 8. Here, the description will be made assuming that the polycrystalline silicon layer 8 is doped with N-type low concentration. Metal electrode 4 is formed on the back side of silicon carbide substrate 1. The metal electrode 4 is ohmically connected to the silicon carbide substrate 1, and the metal material may be, for example, Ti (titanium) 5000 Å and Ni (nickel) 3000 堆積 deposited thereon.
That is, the third embodiment has one or a plurality of grooves in a part of the first main surface side of the first semiconductor substrate (epitaxial region 2), and at least the hetero at least at the bottom or side wall of the groove. A joint portion 101 is formed.
[0022]
Next, although the basic operation is the same as that of the first embodiment, the junction 101 between the polycrystalline silicon layer 8 and the silicon carbide 2 is formed along the side wall of the groove 14 by such a configuration. The diode is also formed in the deep part of silicon carbide. In other words, in addition to the effect described in the first embodiment, the heterojunction area can be easily increased efficiently, so that there is a specific effect that the application range as a high voltage diode is further expanded.
A method for manufacturing the high voltage silicon carbide diode of the third embodiment is shown in FIG.
In FIG. 10A, for example, a semiconductor substrate 100 in which an N-type low concentration silicon carbide epitaxial region 2 is formed on an N-type high concentration silicon carbide semiconductor substrate 1 is prepared.
FIG. 4B shows a step of opening the groove 14 in a part on the epitaxial region 2. Here, a process of cleaning the surface is performed.
FIG. 2C shows a process in which the polycrystalline silicon layer 15 is deposited.
FIG. 4D shows a step of introducing a desired impurity into the polycrystalline silicon layer 15. In this step, impurities may be diffused and introduced into the polycrystalline silicon layer 15 by a heat treatment at about 900 to 1000 ° C. from a highly doped deposited film further deposited on the polycrystalline silicon layer 15. . Alternatively, impurities may be directly introduced into the polycrystalline silicon layer 15 by ion implantation.
FIG. 4E shows a process in which the mask material 16 is patterned on the polycrystalline silicon layer 15.
FIG. 4F shows a process of etching the portion of the polycrystalline silicon layer 15 that is not covered with the mask material. Further, in (f), the mask material 16 on the polycrystalline silicon layer 15 is removed, and a metal electrode 17 is formed on the back surface of the semiconductor substrate 100. If necessary, RTA at about 1000 ° C. is performed so that the metal electrode 17 on the back surface and the silicon carbide substrate 1 are in ohmic contact.
10A to 10F in the third embodiment, before the step of cleaning the first main surface side of the first semiconductor substrate (silicon carbide semiconductor substrate 100), A step of forming a groove (groove 14) in a part of the first main surface side of the first semiconductor substrate (epitaxial region 2) is performed, and a first of the first semiconductor substrate (silicon carbide semiconductor substrate 100) is performed. After the step of cleaning the main surface side, a step of depositing the second semiconductor layer (polycrystalline silicon layer 8) inside the groove (groove 14) is performed.
According to the manufacturing method having such a configuration, a high breakdown voltage diode can be formed along the groove in a simple process.
The step of performing heat treatment at 1300 ° C. or lower after the step of depositing the polycrystalline silicon layer is the same as the step of FIG. 9C of Embodiment 1 or FIG. 10D of Embodiment 3. Heat treatment at about 900 to 1000 ° C. in the step of introducing impurities into the polycrystalline silicon layer 3 or 15 from the deposited film deposited on the crystalline silicon layer 3 or 15 and highly doped with impurities, or a metal electrode on the back surface This corresponds to an RTA of about 1000 ° C. in which 4 or 17 and the silicon carbide substrate 1 are in ohmic connection.
That is, heat treatment up to about 1300 ° C. is possible even after the junction is formed, and a diode having a wide device application range can be formed.
[0023]
Thus, a diode having a junction of silicon carbide and polycrystalline silicon is formed. If the manufacturing method of the high voltage | pressure-resistant silicon carbide diode by this Embodiment 3 is used, there exists a peculiar effect that a high voltage | pressure-resistant diode can be formed with a simple manufacturing process.
[0024]
In the first to third embodiments described above, description has been made as a two-terminal diode having a back electrode as a cathode and polycrystalline silicon as an anode. In order to fix the potential of the polycrystalline silicon layer, it is conceivable that a metal that forms an ohmic connection is further formed on the polycrystalline silicon layer. Although the essence of the present invention is not significantly affected, some examples will be given as specific embodiments. FIG. 6 shows an example, in which a metal layer 9 is formed directly on the polycrystalline silicon layer 3 of FIG. In this case, the polycrystalline silicon needs to have a high concentration so that the polycrystalline silicon layer 3 and the metal layer 9 are directly in ohmic contact. Further, the size of the metal layer 9 needs to be smaller than that of the polycrystalline silicon layer 3 so that the metal layer 9 does not directly contact silicon carbide.
Furthermore, a configuration as shown in FIG. 7 is conceivable. In FIG. 7, the outermost peripheral portion of the polycrystalline silicon layer 3 is on the oxide film. In such a configuration, the metal layer 9 is not in direct contact with the silicon carbide, so that the size of the metal layer 9 can be made larger than the size of the polycrystalline silicon layer 3.
Moreover, the structure shown in FIG. 8 is also considered. FIG. 8 is a plan layout view of the diode as viewed from above, and the diode is formed immediately below the rectangular polycrystalline silicon layer 3. The shape of the polycrystalline silicon layer 3 may be circular. Polycrystalline silicon layer 3 is directly connected to pad region 11 by runner portion 10 of polycrystalline silicon layer 3. A metal layer 12 is formed on the pad region 11. If the polycrystalline silicon layer in the pad region 11 has a high concentration, it is possible to realize a low-resistance ohmic connection between the metal layer 12 and the polycrystalline silicon layer. Therefore, in an actual device, the metal layer 12 and the polycrystalline silicon layer are ohmic-connected in a part away from a certain diode region, so that the impurity concentration of the polycrystalline silicon layer 3 which is a diode part can be freely set to a desired concentration. It becomes possible to do. In the configuration of FIG. 8, the thin runner portion 10 is used. However, when a large current needs to flow for the purpose of the diode, it may be thickened or lined with another metal.
[0025]
Embodiment 4
FIG. 16 shows a fourth embodiment of the present invention. FIG. 16 illustrates the portion illustrated in FIG. 6 in which the low-concentration N-type silicon carbide epitaxial region 2 and the polycrystalline silicon layer 3 are in contact with each other and the first surface electrode 9 is formed on the polycrystalline silicon layer 3. It is a corresponding sectional view. The difference from FIG. 6 is that an electric field relaxation region 22 made of, for example, P-type silicon carbide is formed in the vicinity of the heterojunction 101 where the polycrystalline silicon layer 3 is formed in the silicon carbide semiconductor substrate 100. Electric field relaxation region 22 made of P-type silicon carbide is arranged in the vicinity of polycrystalline silicon layer 3. The electric field relaxation regions 22 are arranged at a predetermined interval. That is, it has electric field relaxation region 22 so as to be in contact with the first main surface of low-concentration N-type silicon carbide epitaxial region 2, and electric field relaxation region 22 is arranged around the second semiconductor layer. Although the case where the electric field relaxation region 22 is formed of P-type silicon carbide is illustrated in the present embodiment, the effects described below can be obtained even when a dielectric material such as silicon oxide is disposed.
[0026]
When field relaxation region 22 is formed of P-type silicon carbide, it is formed by introducing P-type impurities into low-concentration N-type silicon carbide epitaxial region 2 by high energy ion implantation. There is no increase in leakage current due to the introduction of P-type impurities. This is because although a defect occurs in silicon carbide due to high-energy ion implantation, the current path (contact portion between polycrystalline silicon layer 3 and low-concentration N-type silicon carbide epitaxial region 2) that flows through the formed high breakdown voltage diode This is because silicon carbide defects occur only in different portions.
[0027]
Next, the operation will be described. For example, in a reverse bias state of a so-called diode in which the first front surface electrode 9 is set to the ground potential and the back surface metal electrode 4 is applied with a positive potential, the low-concentration N-type silicon carbide epitaxial region 2 is connected to the polycrystalline silicon layer 3. The depletion layer extends from the interface of the junction 101, and the depletion layer also extends from the PN junction interface with the electric field relaxation region 22. At this time, when the distance between the electric field relaxation regions 22 facing each other across the low-concentration N-type silicon carbide epitaxial region 2 is small, the low concentration in contact with the polycrystalline silicon layer 3 by the depletion layer extending from each electric field relaxation region 22 N-type silicon carbide epitaxial region 2 is depleted. That is, as compared with the third embodiment shown in FIG. 6, the electric field applied to the interface of the junction 101 can be relaxed by the depletion layer extending from the electric field relaxation region 22, thereby reducing the leakage current in the reverse bias state. Further, the blocking property can be improved.
[0028]
FIG. 16 shows an example in which the electric field relaxation region 22 is in full contact with the polycrystalline silicon layer 3 at the junction 101 surface. For example, as shown in FIG. Since the potential of the electric field relaxation region 22 is substantially fixed to the potential of the first surface electrode 9, a more stable electric field relaxation effect is exhibited. In the embodiments illustrated in FIGS. 16 and 17, the example in which the polycrystalline silicon layer 3 is in contact with the electric field relaxation region 22 is shown, but the polycrystalline silicon layer 3 is in contact with the electric field relaxation region 22. Even if it does not exist, it has the same effect as the above.
[0029]
Embodiment 5
18 shows a fifth embodiment of the present invention, and is a cross-sectional view corresponding to the structure illustrated in FIG. The difference from FIG. 17 is that the high-concentration multi-layer in contact with the polycrystalline silicon layer 3 and the first surface electrode 9 is in contact with the electric field relaxation region 22 and not in contact with the low-concentration N-type silicon carbide epitaxial region 2. The crystalline silicon layer 23 is formed. The high-concentration polycrystalline silicon layer 23 has a higher impurity concentration than the polycrystalline silicon layer 3 and is in ohmic contact with the first surface electrode 9. That is, the electric field relaxation region 22 is in contact with the second semiconductor layer, and the impurity concentration of a part of the second semiconductor layer in contact with the electric field relaxation region 22 is higher than that of other portions.
[0030]
Next, the operation will be described. For example, in a reverse bias state of a so-called diode in which the first front surface electrode 9 is set to the ground potential and a positive potential is applied to the back surface metal electrode 4, the low concentration N-type silicon carbide epitaxial region 2 has a junction 101 with the polycrystalline silicon layer 3. The depletion layer extends from the interface, and the depletion layer also extends from the PN junction interface with the electric field relaxation region 22. At this time, in the fifth embodiment, since the high-concentration polycrystalline silicon layer 23 is formed so as not to contact the silicon carbide epitaxial region 2, the high-concentration polycrystalline silicon layer 23 has an electric field at the time of reverse bias. Is not directly applied. That is, the first surface electrode 9 and the polycrystalline silicon are in ohmic connection while maintaining the withstand voltage at the junction 101 as in the case illustrated in the first to fourth embodiments. From this, it is possible to easily reduce the resistance at the time of forward conduction in the manufacturing process by determining the local impurity type or impurity concentration.
[0031]
Embodiment 6
FIG. 19 shows a sixth embodiment of the present invention and is a cross-sectional view corresponding to the structure illustrated in FIG. The difference from FIG. 1 is that the second surface electrode 24 is formed so as to be in contact with the epitaxial region 2 and not to be in contact with the polycrystalline silicon layer 3, and the polycrystalline silicon layer 3 serves as the anode and the second surface electrode 24. This shows the case of a horizontal diode with the cathode as the cathode. That is, the first semiconductor substrate has a junction with the second semiconductor layer on the first main surface side of the first semiconductor substrate, and further does not contact with the second semiconductor layer. A metal electrode is formed on the first main surface side.
[0032]
The operation is the same as that of the vertical diode of FIG. 1 described in the first embodiment. When a voltage is applied between the second surface electrode 4 as a cathode and the polycrystalline silicon layer 3 as an anode, a polycrystalline structure is obtained. Rectification occurs at the junction interface between the silicon layer 3 and the silicon carbide epitaxial region 2, and diode characteristics are obtained. In other words, the configuration exemplified in the first to fifth embodiments can be realized as the configuration of the horizontal diode as in the present embodiment, and the same operations and effects as those can be obtained. it can. Further, by using the lateral diode as in the present embodiment, a plurality of polycrystalline silicon layers 3 with different impurity types and impurity concentrations can be formed on the same substrate, or combined with other device configurations on the same substrate. Thus, so-called intelligent forming of a plurality of configurations is possible, and the application range can be expanded.
[0033]
Also in Embodiments 4 to 6 described above, the polytype of silicon carbide may be other polytypes such as 4H type, 6H, and 3C, and is described using polycrystalline silicon as the second semiconductor layer. But, Single crystal silicon But it doesn't matter. Further, also in the fourth to sixth embodiments, N-type silicon carbide is used as the low-concentration N-type silicon carbide epitaxial region 2 and N-type polycrystalline silicon is used as the polycrystalline silicon layer 3. N-type silicon carbide and P-type polycrystalline silicon, P-type silicon carbide and P-type polycrystalline silicon, P-type silicon carbide and N-type polycrystalline silicon, and non-doped polycrystalline silicon are used. Any combination is possible.
[0035]
Although the present invention has been specifically described above based on the embodiments, the present invention is not limited to the above-described embodiments, and it is needless to say that various modifications can be made without departing from the scope of the invention.
[Brief description of the drawings]
FIG. 1 is a sectional structural view of a device according to a first embodiment of the present invention.
FIG. 2 is a sectional structural view of a device having another configuration according to the first embodiment of the present invention.
FIG. 3 is a sectional structural view of a device according to a second embodiment of the present invention.
FIG. 4 is a sectional structural view of a device having another configuration according to the second embodiment of the present invention.
FIG. 5 is a sectional structural view of a device according to a third embodiment of the present invention.
FIG. 6 is a sectional structural view showing an electrode forming method common to the respective embodiments of the present invention.
FIG. 7 is a sectional structural view showing an electrode forming method common to the respective embodiments of the present invention.
FIG. 8 is a plan layout view showing an electrode forming method common to each embodiment of the present invention.
FIG. 9 is a sectional structural view showing a manufacturing method in the first and second embodiments of the present invention.
FIG. 10 is a sectional structural view showing a manufacturing method in Embodiment 3 of the present invention.
FIG. 11 is an energy band diagram illustrating the operating principle of the present invention.
FIG. 12 is an energy band diagram of the junction of N-type high-concentration polycrystalline silicon and silicon carbide of the present invention.
FIG. 13 is an energy band diagram of the junction of N-type high-concentration polycrystalline silicon and silicon carbide of the present invention.
FIG. 14 is an energy band diagram of the junction of N-type low-concentration polycrystalline silicon and silicon carbide of the present invention.
FIG. 15 is a reverse direction IV characteristic diagram of a diode obtained by an experimental result.
FIG. 16 is a sectional view showing a fourth embodiment of the present invention.
FIG. 17 is a sectional view showing a fourth alternative embodiment of the present invention.
FIG. 18 is a sectional view showing a fifth embodiment of the present invention.
FIG. 19 is a sectional view showing a sixth embodiment of the present invention.
FIG. 20 is a sectional view showing a third alternative embodiment of the present invention.
[Explanation of symbols]
1. High concentration N-type silicon carbide substrate
2. Low concentration N-type silicon carbide epitaxial region
3. Polycrystalline silicon layer
4 ... Back metal electrode
5 ... Polycrystalline silicon layer
6 ... Polycrystalline silicon layer partially on the oxide film
7 ... Oxide film
8 ... Polycrystalline silicon layer inside the groove
9: First surface electrode
10 ... polycrystalline silicon layer runner
11 ... Polycrystalline silicon region for pad connection
12 ... Pad electrode
13. Mask material
14 ... trench
15 ... polycrystalline silicon layer
16 ... Mask material
17 ... Metal electrode
18 ... Vacuum level
19 ... Barrier
20 ... Electronic
21 ... Barrier
22 ... Electric field relaxation region
23 ... High concentration polycrystalline silicon layer
24 ... Second metal electrode
25 ... polycrystalline silicon layer (lower layer side)
26 ... polycrystalline silicon layer (upper layer side)
100 ... Silicon carbide semiconductor substrate
101 ... Heterojunction

Claims

Have a predetermined band gap, a semiconductor substrate made of silicon carbide semiconductor substrate,
Have a smaller band gap than the band gap of the previous SL semiconductors substrate, and a semiconductor layer made of monocrystalline silicon or polycrystalline silicon,
Before SL and semiconductors substrate and before Symbol semi conductor layers heterojunction,
A high breakdown voltage diode, wherein the heterojunction has a diode characteristic such as a Schottky junction.

High-voltage diode according to claim 1, wherein changing the diode characteristics by changing the impurity concentration before Symbol semiconductors layers.

Before SL has a heterojunction between pre Symbol semi conductor layer on the first main surface side of the semi-conductor substrate, a metal electrode is formed on a second main surface side of the front Symbol semiconductors substrate facing the first major surface 3. The high voltage diode according to claim 1, wherein the high voltage diode is provided.

Before SL has a heterojunction between the first main surface side before Symbol semi conductor layer of the semi-conductor substrate, further, before SL so as not to contact the semi-conductor layer, the first principal face side of the front Symbol semiconductors substrate 3. The high voltage diode according to claim 1, wherein a metal electrode is formed on the high voltage diode.

Before Symbol high voltage diode according to any one of claims 1 to 4, characterized in that with different areas of least impurity type or impurity concentration in a semi-conductor layer.

Before SL differ between impurity type or impurity concentration central portion and the peripheral portion of the semi-conductor layer, that the breakdown voltage of the heterojunction of at least the peripheral portion is larger as much as possible formation compared to the breakdown voltage of the heterojunction of the central portion high-voltage diode according to any one of claims 1 to 5, characterized.

Before SL has a part in one or more grooves of the first main surface side of the semi-conductor substrate claims, characterized in that the heterojunction along the bottom or sidewall of at least the groove is formed 7. A high voltage diode according to any one of 1 to 6 .

Has a field limiting region in contact with said first major surface, wherein the electric field relaxation region of the claims 1 to 7, characterized in that it is disposed in contact with the peripheral or the heterojunction of the hetero-junction Any of the high voltage diodes described.

Claim 8 wherein the electric field relaxation region is in contact with the front Symbol semi conductor layer, and the impurity concentration before Symbol semi conductor layer of some in contact with the field limiting region may be higher than other portions High breakdown voltage diode as described.