JP6048126B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents
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Description
本発明は、温度検知用ダイオードを備える半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device including a temperature detection diode and a method for manufacturing the semiconductor device.
半導体パワーデバイスと、半導体パワーデバイスを保護するための保護用ダイオードとを備える半導体装置が知られている。このような半導体装置において、半導体パワーデバイスと同一チップ上に設けられた保護用ダイオードを、温度検知用の素子として用いる技術が提案されている(特許文献1参照)。 A semiconductor device including a semiconductor power device and a protective diode for protecting the semiconductor power device is known. In such a semiconductor device, a technique has been proposed in which a protective diode provided on the same chip as the semiconductor power device is used as an element for temperature detection (see Patent Document 1).
しかしながら、特許文献1に記載の半導体装置は、保護用ダイオードが、半導体チップ上の絶縁膜上に形成された、多結晶シリコンよりなるpn接合ダイオードであるため、保護用ダイオードの破壊耐圧が低い。よって、ダイオードの耐圧を超えた逆方向サージが印加された場合にダイオードが破壊される可能性が高い。
本発明は、簡単な構成で、破壊耐圧の高い半導体素子及び半導体装置の製造方法を提供することを目的とする。
However, in the semiconductor device described in
An object of the present invention is to provide a semiconductor element and a semiconductor device manufacturing method having a simple configuration and high breakdown voltage.
半導体装置は、半導体基体と、ドリフト領域と、第2導電型の拡散領域と、第1電極と、第2電極と、保護用ダイオードと、温度検知用ダイオードとを備える。ドリフト領域は、第1導電型であり、半導体基体上に形成される。第2導電型の拡散領域はドリフト領域の主面に接するようにドリフト領域中に形成される。第1導電型の拡散領域は、ドリフト領域の主面に接するように第2導電型の拡散領域中に形成される。第1電極は、半導体基体と異なる材料からなり、第2導電型の拡散領域および第1導電型の拡散領域に接合される。第2電極は、第2導電型の拡散領域および第1導電型の拡散領域にオーミック接合される。保護用ダイオードは、第1電極と第2電極との間に接続される。温度検知用ダイオードは、第1電極と第2電極との間に、保護用ダイオードと逆並列に接続される。 The semiconductor device includes a semiconductor substrate, a drift region, a second conductivity type diffusion region, a first electrode, a second electrode, a protection diode, and a temperature detection diode. The drift region is of the first conductivity type and is formed on the semiconductor substrate. The diffusion region of the second conductivity type is formed in the drift region so as to be in contact with the main surface of the drift region. The diffusion region of the first conductivity type is formed in the diffusion region of the second conductivity type so as to contact the main surface of the drift region. The first electrode is made of a material different from that of the semiconductor substrate, and is joined to the second conductivity type diffusion region and the first conductivity type diffusion region. The second electrode is in ohmic contact with the diffusion region of the second conductivity type and the diffusion region of the first conductivity type. The protective diode is connected between the first electrode and the second electrode. The temperature detection diode is connected in reverse parallel to the protection diode between the first electrode and the second electrode.
本発明によれば、温度検知用ダイオードに逆並列に接続された保護用ダイオードが、温度検知用ダイオードを保護することにより、簡単な構成で、破壊耐圧の高い半導体装置及び半導体装置の製造方法を提供することができる。 According to the present invention, a protective diode connected in reverse parallel to a temperature detection diode protects the temperature detection diode, thereby providing a semiconductor device with a high breakdown voltage and a method for manufacturing the semiconductor device with a simple configuration. Can be provided.
次に、図面を参照して、本発明の第1〜第5の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。 Next, first to fifth embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
また、以下に示す第1〜第5の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。 The first to fifth embodiments shown below exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is The material, shape, structure, arrangement, etc. are not specified below. The technical idea of the present invention can be variously modified within the technical scope described in the claims.
(第1の実施の形態)
本発明の第1の実施の形態に係る半導体装置は、図1に示すように、n+型(第1導電型)半導体からなる半導体基体1と、n−型(第1導電型)半導体からなるドリフト領域2と、p型(第2導電型)拡散領域3と、n型(第1導電型)拡散領域4と、第1電極5と、第2電極6とを備える。導電型の記号+,−は、それぞれ、ドーピングされる不純物濃度について高濃度、低濃度であることを示している。
(First embodiment)
As shown in FIG. 1, the semiconductor device according to the first embodiment of the present invention includes a
半導体基体1及びドリフト領域2は、炭化珪素(SiC)からなり、ドリフト領域2は、半導体基体1上に形成される。p型拡散領域3は、ドリフト領域2の、半導体基体1側と反対側の主面に接するように、ドリフト領域2中に形成される。n型拡散領域4は、ドリフト領域2の主面に接するように、p型拡散領域3中に形成される。
The
第1電極5は、多結晶シリコン(Si)からなる。第1電極5は、ドリフト領域2の主面上の、p型拡散領域3とn型拡散領域4との境界上に形成され、p型拡散領域3及びn型拡散領域4にヘテロ接合される。第2電極6は、ドリフト領域2の主面上の、p型拡散領域3とn型拡散領域4との境界上に形成され、p型拡散領域3及びn型拡散領域4にオーミック接合されている。
The
第1の実施の形態に係る半導体装置は、第1電極5と第2電極6との間に接続された第1ダイオードAと、第1電極5と第2電極6との間に、第1ダイオードAと逆並列に接続された第2ダイオードBとを備える。第1ダイオードAは、p型拡散領域3をアノード、第1電極5をカソードとして有するヘテロ接合ダイオードである。第2ダイオードBは、n型拡散領域4をカソード、第1電極5をアノードとして有するヘテロ接合ダイオードであり、第1ダイオードAに内蔵される。
The semiconductor device according to the first embodiment includes a first diode A connected between the
−製造方法−
以下、第1の実施の形態に係る半導体装置の製造方法を、図2〜図5及び図1を用いて説明する。尚、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
先ず、図2に示すように、n+型のSiC基板からなる半導体基体1上に、n−型のSiCからなるドリフト領域2が積層される。
-Manufacturing method-
A method for manufacturing the semiconductor device according to the first embodiment will be described below with reference to FIGS. The semiconductor device manufacturing method described below is merely an example, and it is needless to say that the present invention can be realized by various other manufacturing methods including this modification.
First, as shown in FIG. 2, a
次に、図3に示すように、ドリフト領域2上に、フォトリソグラフィ技術によりパターニングされたマスク層71が形成される。マスク層71をマスクとして、アルミニウム(Al)、ホウ素(B)等のイオンを不純物(アクセプタ)としてドリフト領域2に添加(ドーピング)することにより、p型拡散領域3が形成される。不純物添加の方法は、イオン注入を採用することができる。イオン注入の際、半導体基体1及びドリフト領域2の温度を600℃程度に保つことでSiCの結晶欠陥の発生を抑制することができる。マスク層71は、不純物添加後、除去される。
Next, as shown in FIG. 3, a
次に、図4に示すように、ドリフト領域2上に、フォトリソグラフィ技術によりパターニングされたマスク層72が形成される。マスク層72をマスクとして、窒素(N)、ヒ素(As)、リン(P)等のイオンを不純物(ドナー)としてp型拡散領域3に添加することにより、n型拡散領域4が形成される。不純物添加の方法は、イオン注入を採用することができる。イオン注入の際、半導体基体1及びドリフト領域2の温度を600℃程度に保つことでSiCの結晶欠陥の発生を抑制することができる。マスク層72は、不純物添加後、除去される。
Next, as shown in FIG. 4, a
次に、ドリフト領域2の主面上に多結晶シリコンが堆積されて多結晶シリコン膜が形成され、多結晶シリコン膜に不純物が添加される。更に、多結晶シリコン膜上にレジスト膜が形成され、フォトリソグラフィ技術により、p型拡散領域3とn型拡散領域4との境界の一部を含む領域に対応する領域を残すように、レジスト膜がパターニングされる。パターニングされたレジスト膜をマスクとして、多結晶シリコン膜をドライエッチング法によりエッチングすることより、図5に示すように、p型拡散領域3及びn型拡散領域4にヘテロ接合する第1電極5が形成される。レジスト膜は、多結晶シリコン膜のエッチング後、除去される。
Next, polycrystalline silicon is deposited on the main surface of the
第1電極5の形成に伴い、図1に示すように、第1電極5とp型拡散領域3及びn型拡散領域4との間に、第1ダイオードA及び第2ダイオードBがそれぞれ形成される。第1電極5となる多結晶シリコン膜に添加する不純物は、第1ダイオードA及び第2ダイオードBの特性の設計に応じて決定すればよい。例えば、不純物としてホウ素等のアクセプタを多結晶シリコン膜に添加する場合、第1ダイオードAの立ち上がり電圧を低く、第2ダイオードBの立ち上がり電圧を高くすることができる。一方、不純物としてヒ素、リン等のドナーを多結晶シリコン膜に添加する場合、第1ダイオードAの立ち上がり電圧を高く、第2ダイオードBの立ち上がり電圧を低くすることができる。
As the
次に、ドリフト領域2の主面上に金属が堆積されて金属膜が形成される。更に、金属膜上にレジスト膜が形成され、フォトリソグラフィ技術により、p型拡散領域3とn型拡散領域4との境界の一部を含む領域に対応する領域を残すように、レジスト膜がパターニングされる。パターニングされたレジスト膜をマスクとして、金属膜をドライエッチング法によりエッチングすることより、図1に示すように、p型拡散領域3及びn型拡散領域4にオーミック接合する第2電極6が形成される。レジスト膜は、金属膜のエッチング後、除去される。
Next, metal is deposited on the main surface of the
−動作例−
第1の実施の形態に係る半導体装置は、図6に示すように、第2電極6に基準電位、第1電極5に高電位+Vを接続した場合、第2ダイオードBに順方向電流が流れる。一般に、低電流の場合のダイオードの順方向電圧降下は、温度が上昇すると低下する。従って、第2ダイオードBの順方向電圧降下を測定することで、半導体装置の温度を検知することができ、第2ダイオードBは、温度検知用ダイオードとして機能する。
-Operation example-
In the semiconductor device according to the first embodiment, as shown in FIG. 6, when a reference potential is connected to the
外部からのノイズ等により、第2ダイオードBに逆方向電圧が印加された場合、第1ダイオードAは、順方向電流が流れることにより、第2ダイオードBに印加される電圧の上昇を抑制することができ、第2ダイオードBの破壊を抑制することができる。従って、第1ダイオードAは、温度検知用ダイオードである第2ダイオードBを保護する保護用ダイオードとして機能する。 When a reverse voltage is applied to the second diode B due to external noise or the like, the first diode A suppresses an increase in the voltage applied to the second diode B due to a forward current flowing. And the destruction of the second diode B can be suppressed. Therefore, the first diode A functions as a protective diode that protects the second diode B, which is a temperature detection diode.
図7に示すように、第2電極6に基準電位、第1電極5に低電位−Vを接続した場合、第1ダイオードAに順方向電流が流れる。従って、第1ダイオードAは、温度検知用ダイオードとして機能する。
As shown in FIG. 7, when a reference potential is connected to the
外部からのノイズ等により、第1ダイオードAに逆方向電圧が印加された場合、第2ダイオードBは、順方向電流が流れることにより、第1ダイオードAに印加される電圧の上昇を抑制することができ、第1ダイオードAの破壊を抑制することができる。従って、第2ダイオードBは、温度検知用ダイオードである第1ダイオードAを保護する保護用ダイオードとして機能する。 When a reverse voltage is applied to the first diode A due to external noise or the like, the second diode B suppresses an increase in the voltage applied to the first diode A due to a forward current flowing. And the destruction of the first diode A can be suppressed. Accordingly, the second diode B functions as a protective diode that protects the first diode A that is a temperature detection diode.
図8に示すように、第1電極5に基準電位、第2電極6に低電位−Vを接続した場合、第2ダイオードBに順方向電流が流れる。従って、第2ダイオードBは、温度検知用ダイオードとして機能する。
As shown in FIG. 8, when a reference potential is connected to the
第2ダイオードBに逆方向電圧が印加された場合、第1ダイオードAは、順方向電流が流れることにより、第2ダイオードBに印加される電圧の上昇を抑制することができる。従って、第1ダイオードAは、温度検知用ダイオードである第2ダイオードBを保護する保護用ダイオードとして機能する。 When a reverse voltage is applied to the second diode B, the first diode A can suppress an increase in the voltage applied to the second diode B when a forward current flows. Therefore, the first diode A functions as a protective diode that protects the second diode B, which is a temperature detection diode.
図9に示すように、第1電極5に基準電位、第2電極6に高電位+Vを接続した場合、第1ダイオードAに順方向電流が流れる。従って、第1ダイオードAは、温度検知用ダイオードとして機能する。
As shown in FIG. 9, when a reference potential is connected to the
第1ダイオードAに逆方向電圧が印加された場合、第2ダイオードBは、順方向電流が流れることにより、第1ダイオードAに印加される電圧の上昇を抑制することができる。従って、第2ダイオードBは、温度検知用ダイオードである第1ダイオードAを保護する保護用ダイオードとして機能する。 When a reverse voltage is applied to the first diode A, the second diode B can suppress an increase in the voltage applied to the first diode A due to a forward current flowing therethrough. Accordingly, the second diode B functions as a protective diode that protects the first diode A that is a temperature detection diode.
なお、図9に示す例では、印加される電圧によって、p型拡散領域3とドリフト領域2との間に形成されたpn接合ダイオードがオンする可能性があるが、動作電圧範囲を、pn接合ダイオードがオンしない範囲とすることで問題なく使用できる。
In the example shown in FIG. 9, there is a possibility that the pn junction diode formed between the p-
本発明の第1の実施の形態に係る半導体装置によれば、温度検知用ダイオードに逆並列に接続された保護用ダイオードを備えることにより、温度検知用ダイオードの破壊耐圧を高くすることができる。また、本発明の第1の実施の形態に係る半導体装置は、温度検知用ダイオード及び保護用ダイオードが、p型拡散領域3及びn型拡散領域4の境界上に形成された第1電極5と、ドリフト領域2との界面により形成されるため、構成が簡単である。
According to the semiconductor device of the first embodiment of the present invention, the breakdown voltage of the temperature detection diode can be increased by providing the protection diode connected in antiparallel to the temperature detection diode. The semiconductor device according to the first embodiment of the present invention includes a
また、本発明の第1の実施の形態に係る半導体装置によれば、温度検知用ダイオードがドリフト領域2中に形成されていることにより、温度検知用ダイオードが半導体装置の表面の絶縁膜上に形成されている場合と比べて、半導体装置の温度を正確に検知することができる。
In addition, according to the semiconductor device of the first embodiment of the present invention, the temperature detection diode is formed in the
(第2の実施の形態)
本発明の第2の実施の形態に係る半導体装置は、ドリフト領域2の主面側に形成されたパワーデバイスを更に備える点で第1の実施の形態と異なる。第2の実施の形態において説明しない他の構成は、第1の実施の形態と実質的に同様であるので、重複する説明を省略する。
(Second Embodiment)
The semiconductor device according to the second embodiment of the present invention is different from the first embodiment in that it further includes a power device formed on the main surface side of the
第2の実施の形態に係る半導体装置は、図10に示すように、半導体基体1と、ドリフト領域2と、p型拡散領域3と、n型拡散領域4と、第1電極5と、第2電極6と、ドリフト領域2の主面の一部を含むように形成されたパワーデバイスである絶縁ゲート型電界効果トランジスタ(MOSFET)51とを備える。
As shown in FIG. 10, the semiconductor device according to the second embodiment includes a
MOSFET51は、p型のウェル領域8と、n型のソース領域(第1主電極領域)9と、ゲート絶縁膜10と、ゲート電極(制御電極)11と、ソース電極(第1主電極)12と、ドレイン電極(第2主電極)13とを備える。
The
ウェル領域8は、ドリフト領域2の主面に接するように、ドリフト領域2中に形成される。ソース領域9は、ドリフト領域2の主面に接するように、ウェル領域8中に形成される。ゲート絶縁膜10は、ドリフト領域2、ウェル領域8上及びソース領域9上に形成される。
Well
ゲート電極11は、多結晶シリコンからなり、ゲート絶縁膜10上の、ドリフト領域2、ウェル領域8上及びソース領域9の上方に形成される。ゲート電極11は、少なくとも、ドリフト領域2の主面におけるドリフト領域2とソース領域9との間のウェル領域8の上方に、ゲート絶縁膜10を介して配置される。ゲート電極11は、ゲート電位Gに接続されることにより、ドリフト領域2とソース領域9との間に位置するウェル領域8の上部に、電界を形成することによりチャネルを形成する。
The
ソース電極12は、金属からなる。ソース電極12は、ドリフト領域2の主面上の、ウェル領域8とソース領域9との境界上に形成され、ウェル領域8及びソース領域9にオーミック接合される。ドレイン電極13は、金属からなる。ドレイン電極13は、半導体基体1の、ドリフト領域2と反対側の面にオーミック接合されることにより、ドリフト領域2にオーミック接続される。
The
−製造方法−
以下、第2の実施の形態に係る半導体装置の製造方法を、図11〜図15及び図10を用いて説明する。尚、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
先ず、図11に示すように、n+型のSiC基板からなる半導体基体1上に、n−型のSiCからなるドリフト領域2が積層される。
-Manufacturing method-
Hereinafter, a method for manufacturing a semiconductor device according to the second embodiment will be described with reference to FIGS. The semiconductor device manufacturing method described below is merely an example, and it is needless to say that the present invention can be realized by various other manufacturing methods including this modification.
First, as shown in FIG. 11, a
次に、図12に示すように、ドリフト領域2上にパターニングされたマスクを用いて、Al、B等のイオンを不純物としてドリフト領域2に添加することにより、p型拡散領域3及びウェル領域8が同時に形成される。不純物添加の方法は、イオン注入を採用することができる。イオン注入の際、半導体基体1及びドリフト領域2の温度を600℃程度に保つことでSiCの結晶欠陥の発生を抑制することができる。ドリフト領域2上のマスクは、不純物添加後、除去される。
Next, as shown in FIG. 12, by using a mask patterned on the
次に、図13に示すように、ドリフト領域2上にパターニングされたマスクを用いて、N、As、P等のイオンを不純物としてp型拡散領域3及びウェル領域8に添加することにより、n型拡散領域4及びソース領域9が同時に形成される。不純物添加の方法は、イオン注入を採用することができる。イオン注入の際、半導体基体1及びドリフト領域2の温度を600℃程度に保つことでSiCの結晶欠陥の発生を抑制することができる。ドリフト領域2上のマスクは、不純物添加後、除去される。
Next, as shown in FIG. 13, by using a mask patterned on the
次に、図14に示すように、ドリフト領域2の主面上の、ドリフト領域2、ウェル領域8上及びソース領域9上に、ゲート絶縁膜10及びゲート電極11が形成される。ゲート絶縁膜10は、例えばシリコン酸化膜(SiO2)からなり、熱酸化により形成されることができる。熱酸化は、界面準位を低減するために、亜酸化窒素(N2O)等の各種ガス雰囲気内で行われてよい。ゲート電極11は、例えば多結晶シリコンからなる。
Next, as shown in FIG. 14, the
次に、ドリフト領域2の主面上に多結晶シリコンが堆積されて多結晶シリコン膜が形成され、多結晶シリコン膜に不純物が添加される。更に、多結晶シリコン膜上にレジスト膜が形成され、フォトリソグラフィ技術により、p型拡散領域3とn型拡散領域4との境界の一部を含む領域に対応する領域を残すように、レジスト膜がパターニングされる。パターニングされたレジスト膜をマスクとして、多結晶シリコン膜をドライエッチング法によりエッチングすることより、図15に示すように、p型拡散領域3及びn型拡散領域4にヘテロ接合する第1電極5が形成される。レジスト膜は、多結晶シリコン膜のエッチング後、除去される。
Next, polycrystalline silicon is deposited on the main surface of the
第1電極5の形成に伴い、図10に示すように、第1電極5とp型拡散領域3及びn型拡散領域4との間に、第1ダイオードA及び第2ダイオードBがそれぞれ形成される。第1電極5となる多結晶シリコン膜に添加する不純物は、第1ダイオードA及び第2ダイオードBの特性の設計に応じて決定すればよい。例えば、不純物としてホウ素等のアクセプタを多結晶シリコン膜に添加する場合、第1ダイオードAの立ち上がり電圧を低く、第2ダイオードBの立ち上がり電圧を高くすることができる。一方、不純物としてヒ素、リン等のドナーを多結晶シリコン膜に添加する場合、第1ダイオードAの立ち上がり電圧を高く、第2ダイオードBの立ち上がり電圧を低くすることができる。
With the formation of the
次に、ドリフト領域2の主面上に金属が堆積されて金属膜が形成される。更に、金属膜上にレジスト膜が形成され、フォトリソグラフィ技術により、p型拡散領域3とn型拡散領域4との境界の一部を含む領域に対応する領域を残すように、レジスト膜がパターニングされる。パターニングされたレジスト膜をマスクとして、金属膜をドライエッチング法によりエッチングすることより、図10に示すように、p型拡散領域3及びn型拡散領域4にオーミック接合する第2電極6が形成される。レジスト膜は、金属膜のエッチング後、除去される。
Next, metal is deposited on the main surface of the
また、第2電極6の形成と同時に、ドレイン電極13を形成することができる。ドレイン電極13は、半導体基体1の、ドリフト領域2と反対側の面に金属を堆積することにより、半導体基体1とオーミック接合をなして形成される。
In addition, the
−動作例−
第2の実施の形態に係る半導体装置は、図16に示すように、第2電極6及びソース電極12に基準電位、第1電極5に高電位+Vを接続した場合、第2ダイオードBが温度検知用ダイオード、第1ダイオードAが保護用ダイオードとして機能する。第2電極6及びソース電極12は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
-Operation example-
In the semiconductor device according to the second embodiment, when the reference potential is connected to the
図17に示すように、第2電極6及びソース電極12に基準電位、第1電極5に低電位−Vを接続した場合、第1ダイオードAが温度検知用ダイオード、第2ダイオードBが保護用ダイオードとして機能する。第2電極6及びソース電極12は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 17, when the reference potential is connected to the
図18に示すように、第1電極5及びソース電極12に基準電位、第2電極6に低電位−Vを接続した場合、第2ダイオードBが温度検知用ダイオード、第1ダイオードAが保護用ダイオードとして機能する。第1電極5及びソース電極12は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 18, when the reference potential is connected to the
図19に示すように、第1電極5及びソース電極12に基準電位、第2電極6に高電位+Vを接続した場合、第1ダイオードAが温度検知用ダイオード、第2ダイオードBが保護用ダイオードとして機能する。第1電極5及びソース電極12は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 19, when the reference potential is connected to the
なお、図19に示す例では、印加される電圧によって、p型拡散領域3とドリフト領域2との間に形成されたpn接合ダイオードがオンする可能性があるが、動作電圧範囲を、pn接合ダイオードがオンしない範囲とすることで問題なく使用できる。
In the example shown in FIG. 19, there is a possibility that the pn junction diode formed between the p-
図16〜図19に示す例では、ソース電極12と、第1電極5、第2電極6のいずれかとが電気的に接続されることにより、外部回路との配線を兼用することができる。この為、外部回路との接続部を削減することができ、製造コストを低減することができる。
In the example shown in FIGS. 16 to 19, the
例えば、図16に示す例について、第2の実施の形態に係る半導体装置は、図20に示すように、ソース電極パッド14と、外周領域15と、ゲート電極パッド16と、第1電極パッド17とを備える。ソース電極パッド14、ゲート電極パッド16及び第1電極パッド17は、それぞれ、外部回路に接続するための接続部である。ソース電極パッド14は、ソース電極12に電気的に接続される。ゲート電極パッド16は、ゲート電極11と第2電極6とにそれぞれ電気的に接続される。第1電極パッド17は、第1電極5に電気的に接続される。外周領域15は、耐圧構造やスクライブライン等である。
For example, in the example shown in FIG. 16, the semiconductor device according to the second embodiment has a
ソース電極12と、第1電極5または第2電極6とが電気的に接続されない場合、温度検知のためには、図21に示すように、ソース電極パッド(第1種電極パッド)14、ゲート電極パッド16、第1電極パッド17に加え、第2電極6に電気的に接続する第2電極パッド18が必要になる。このように、第2の実施の形態に係る半導体装置は、図20に示すように、外部回路との接続部を削減することができ、チップ面積を削減することができるので、製造コストを低減できる。
When the
なお、図17に示す例の場合、ソース電極パッド14は、ソース電極12と第2電極6とにそれぞれ電気的に接続され、ゲート電極パッド16は、ゲート電極11に電気的に接続される。
In the example shown in FIG. 17, the
本発明の第2の実施の形態に係る半導体装置によれば、温度検知用ダイオードに逆並列に接続された保護用ダイオードを備えることにより、破壊耐圧を高くすることができる。また、本発明の第2の実施の形態に係る半導体装置は、温度検知用ダイオード及び保護用ダイオードが、p型拡散領域3及びn型拡散領域4の境界上に形成された第1電極5と、ドリフト領域2との界面により形成されるため、構成が簡単である。
According to the semiconductor device of the second embodiment of the present invention, the breakdown voltage can be increased by providing the protective diode connected in antiparallel to the temperature detection diode. The semiconductor device according to the second embodiment of the present invention includes a
また、本発明の第2の実施の形態に係る半導体装置によれば、温度検知用ダイオードがドリフト領域2中に形成されていることにより、温度検知用ダイオードが半導体装置の表面の絶縁膜上に形成されている場合と比べて、半導体装置の温度を正確に検知することができる。
Also, according to the semiconductor device of the second embodiment of the present invention, the temperature detection diode is formed in the
また、本発明の第2の実施の形態に係る半導体装置によれば、p型拡散領域3及びウェル領域8、n型拡散領域4及びソース領域9が、それぞれ同時に形成可能であるため、工程を簡略化し、製造コストを低減することができる。
In addition, according to the semiconductor device of the second embodiment of the present invention, the p-
また、本発明の第2の実施の形態に係る半導体装置によれば、ソース電極12と、第1電極5、第2電極6のいずれかとを電気的に接続することにより、外部回路との配線を兼用し、接続部を削減することができ、製造コストを低減することができる。
In addition, according to the semiconductor device of the second embodiment of the present invention, the
(第2の実施の形態の第1変形例)
第2の実施の形態の第1変形例に係る半導体装置は、図22に示すように、n型拡散領域4及びソース領域9が、p型拡散領域3a中に形成されている点で、上述の第2の実施の形態と異なる。p型拡散領域3aは、ドリフト領域2の、半導体基体1側と反対側の主面に接するように、ドリフト領域2中に形成される。p型拡散領域3aは、上述の第2の実施の形態のp型拡散領域3と、ウェル領域8とが接することにより、互いに電気的に接続された構成と同等である。
(First modification of the second embodiment)
As shown in FIG. 22, the semiconductor device according to the first modification example of the second embodiment is the above-mentioned in that the n-
第2の実施の形態の第1変形例に係る半導体装置によれば、p型拡散領域3と、ウェル領域8とが互いに接することにより、チップ面積を低減させることができ、製造コストを低減することができる。
According to the semiconductor device according to the first modification of the second embodiment, the p-
(第2の実施の形態の第2変形例)
第2の実施の形態の第2変形例に係る半導体装置は、図23に示すように、p型拡散領域3aに形成されたn型拡散領域4a、第2電極6が、それぞれ、MOSFET51のソース領域9、ソース電極12を兼ねる点で、上述の第1変形例と異なる。n型拡散領域4aは、ドリフト領域2の、半導体基体1側と反対側の主面に接するように、p型拡散領域3a中に形成される。n型拡散領域4aは、上述の第2の実施の形態のn型拡散領域4aと、ウェル領域8とが接することにより、互いに電気的に接続された構成と同等である。
(Second modification of the second embodiment)
As shown in FIG. 23, in the semiconductor device according to the second modification of the second embodiment, the n-
第2電極6は、ドリフト領域2の主面上の、n型拡散領域4a上に形成され、n型拡散領域4aにオーミック接合されている。第2電極6は、ソース電極12と接することにより、互いに電気的に接続されている。ソース電極12は、ドリフト領域2の主面上の、ウェル領域8とソース領域9との境界上に形成され、ウェル領域8及びソース領域9にオーミック接合される。
The
第2の実施の形態の第2変形例に係る半導体装置によれば、第2電極6及びソース電極12、n型拡散領域4a及びソース領域9が、それぞれ互いに接することにより、チップ面積を更に低減させることができ、製造コストを更に低減することができる。
According to the semiconductor device according to the second modification of the second embodiment, the
(第3の実施の形態)
本発明の第3の実施の形態に係る半導体装置は、ドリフト領域2の主面側に形成されたパワーデバイスが接合型電界効果トランジスタ(JFET)である点で第2の実施の形態と異なる。第3の実施の形態において説明しない他の構成は、第1及び第2の実施の形態と実質的に同様であるので、重複する説明を省略する。
(Third embodiment)
The semiconductor device according to the third embodiment of the present invention differs from the second embodiment in that the power device formed on the main surface side of the
第3の実施の形態に係る半導体装置は、図24に示すように、半導体基体1と、ドリフト領域2と、p型拡散領域3と、n型拡散領域4と、第1電極5と、第2電極6と、ドリフト領域2の主面の一部を含むように形成されたパワーデバイスであるJFET52とを備える。
As shown in FIG. 24, the semiconductor device according to the third embodiment includes a
JFET52は、p型のゲート領域(制御電極領域)19と、ゲート電極(制御電極)11aと、ソース電極(第1主電極)12aと、ドレイン電極(第2主電極)13とを備える。
The
ゲート領域19は、ドリフト領域2の主面に接するように、ドリフト領域2中に形成される。ゲート領域19は、ドリフト領域2の主面において、ドリフト領域2の一部を囲むように形成される。ゲート電極11aは、ドリフト領域2の主面上の、ゲート領域19上に形成され、ゲート領域19にオーミック接合される。ゲート電極11aは、ゲート電位Gに接続されることにより、ドリフト領域2の、ソース電極12aとドレイン電極13との間に形成されるチャネルを制御する。
ソース電極12aは、ドリフト領域2の主面における、ゲート領域19に囲まれたドリフト領域2上に形成され、ドリフト領域2にオーミック接合される。ドレイン電極13は、半導体基体1の、ドリフト領域2と反対側の面にオーミック接合されることにより、ドリフト領域2にオーミック接続される。
The source electrode 12 a is formed on the
なお、ゲート領域19は、第2の実施の形態のウェル領域8と同様に、p型拡散領域と同時に形成可能であり、これにより、製造工程を簡略化し、製造コストを低減することができる。
The
−動作例−
第3の実施の形態に係る半導体装置は、図25に示すように、第2電極6及びソース電極12aに基準電位、第1電極5に高電位+Vを接続した場合、第2ダイオードBが温度検知用ダイオード、第1ダイオードAが保護用ダイオードとして機能する。第2電極6及びソース電極12aは、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
-Operation example-
In the semiconductor device according to the third embodiment, when the reference potential is connected to the
図26に示すように、第2電極6及びソース電極12aに基準電位、第1電極5に低電位−Vを接続した場合、第1ダイオードAが温度検知用ダイオード、第2ダイオードBが保護用ダイオードとして機能する。第2電極6及びソース電極12aは、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 26, when the reference potential is connected to the
図27に示すように、第1電極5及びソース電極12aに基準電位、第2電極6に低電位−Vを接続した場合、第2ダイオードBが温度検知用ダイオード、第1ダイオードAが保護用ダイオードとして機能する。第1電極5及びソース電極12aは、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 27, when the reference potential is connected to the
図28に示すように、第1電極5及びソース電極12aに基準電位、第2電極6に高電位+Vを接続した場合、第1ダイオードAが温度検知用ダイオード、第2ダイオードBが保護用ダイオードとして機能する。第1電極5及びソース電極12aは、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 28, when a reference potential is connected to the
なお、図28に示す例では、印加される電圧によって、p型拡散領域3とドリフト領域2との間に形成されたpn接合ダイオードがオンする可能性があるが、動作電圧範囲を、pn接合ダイオードがオンしない範囲とすることで問題なく使用できる。
In the example shown in FIG. 28, there is a possibility that the pn junction diode formed between the p-
図25〜図28に示す例では、ソース電極12aと、第1電極5、第2電極6のいずれかとが電気的に接続されることにより、外部回路との配線を兼用することができる。この為、外部回路との接続部を削減することができ、製造コストを低減することができる。
In the example shown in FIGS. 25 to 28, the
例えば、図25に示す例について、第3の実施の形態に係る半導体装置は、図20に示すように、ソース電極パッド14と、外周領域15と、ゲート電極パッド16と、第1電極パッド17とを備える。ソース電極パッド14、ゲート電極パッド16及び第1電極パッド17は、それぞれ、外部回路に接続するための接続部である。ソース電極パッド14は、ソース電極12aと第2電極6とにそれぞれに電気的に接続される。ゲート電極パッド16は、ゲート電極11と電気的に接続される。このように、第2の実施の形態に係る半導体装置は、外部回路との接続部を削減することができ、チップ面積を削減することができるので、製造コストを低減できる。
For example, in the example shown in FIG. 25, the semiconductor device according to the third embodiment has a
なお、図26に示す例の場合、ソース電極パッド14は、ソース電極12aと第2電極6とにそれぞれ電気的に接続され、ゲート電極パッド16は、ゲート電極11aに電気的に接続される。
In the example shown in FIG. 26, the
本発明の第3の実施の形態に係る半導体装置によれば、温度検知用ダイオードに逆並列に接続された保護用ダイオードを備えることにより、破壊耐圧を高くすることができる。また、本発明の第3の実施の形態に係る半導体装置は、温度検知用ダイオード及び保護用ダイオードが、p型拡散領域3及びn型拡散領域4の境界上に形成された第1電極5と、ドリフト領域2との界面により形成されるため、構成が簡単である。
According to the semiconductor device of the third embodiment of the present invention, the breakdown voltage can be increased by providing the protection diode connected in antiparallel to the temperature detection diode. The semiconductor device according to the third embodiment of the present invention includes a
また、本発明の第3の実施の形態に係る半導体装置によれば、温度検知用ダイオードがドリフト領域2中に形成されていることにより、温度検知用ダイオードが半導体装置の表面の絶縁膜上に形成されている場合と比べて、半導体装置の温度を正確に検知することができる。
In addition, according to the semiconductor device of the third embodiment of the present invention, the temperature detecting diode is formed in the
また、本発明の第3の実施の形態に係る半導体装置によれば、ゲート領域19が、p型拡散領域3と同時に形成可能であるため、工程を簡略化し、製造コストを低減することができる。
Further, according to the semiconductor device of the third embodiment of the present invention, since the
また、本発明の第3の実施の形態に係る半導体装置によれば、ソース電極12aと、第1電極5、第2電極6のいずれかとを電気的に接続することにより、外部回路との配線を兼用し、接続部を削減することができ、製造コストを低減することができる。
In addition, according to the semiconductor device of the third embodiment of the present invention, the
(第4の実施の形態)
本発明の第4の実施の形態に係る半導体装置は、ドリフト領域2の主面側に形成されたパワーデバイスがバイポーラトランジスタである点で第2及び第3の実施の形態と異なる。第4の実施の形態において説明しない他の構成は、第1〜第3の実施の形態と実質的に同様であるので、重複する説明を省略する。
(Fourth embodiment)
The semiconductor device according to the fourth embodiment of the present invention differs from the second and third embodiments in that the power device formed on the main surface side of the
第4の実施の形態に係る半導体装置は、図29に示すように、半導体基体1と、ドリフト領域2と、p型拡散領域3と、n型拡散領域4と、第1電極5と、第2電極6と、ドリフト領域2の主面の一部を含むように形成されたパワーデバイスであるバイポーラトランジスタ53とを備える。
As shown in FIG. 29, the semiconductor device according to the fourth embodiment includes a
バイポーラトランジスタ53は、p型のベース領域(制御電極領域)20と、n型のエミッタ領域(第1主電極領域)21と、ベース電極(制御電極)22と、エミッタ電極(第1主電極)23と、コレクタ電極(第2主電極)30とを備える。
The
ベース領域20は、ドリフト領域2の主面に接するように、ドリフト領域2中に形成される。エミッタ領域21は、ドリフト領域2の主面に接するように、ベース領域20中に形成される。
ベース電極22は、ドリフト領域2の主面上の、ベース領域20上に形成され、ベース領域20にオーミック接合される。ベース電極22は、ベース電位Bに接続され、電流が流れることにより、エミッタ電極23とコレクタ電極30との間に流れる電流を制御する。
エミッタ電極23は、ドリフト領域2の主面上の、エミッタ領域21上に形成され、エミッタ領域21にオーミック接合される。コレクタ電極30は、半導体基体1の、ドリフト領域2と反対側の面にオーミック接合されることにより、ドリフト領域2にオーミック接続される。
The
なお、ベース領域20、エミッタ領域21は、それぞれ、第2の実施の形態のウェル領域8、ソース領域9と同様に、ウェル領域8、ソース領域9と同時に形成可能であり、これにより、製造工程を簡略化し、製造コストを低減することができる。また、第2電極6、ベース電極22及びエミッタ電極23を同時に形成することも可能である。
The
−動作例−
第4の実施の形態に係る半導体装置は、図30に示すように、第2電極6及びエミッタ電極23に基準電位、第1電極5に高電位+Vを接続した場合、第2ダイオードBが温度検知用ダイオード、第1ダイオードAが保護用ダイオードとして機能する。第2電極6及びエミッタ電極23は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
-Operation example-
In the semiconductor device according to the fourth embodiment, as shown in FIG. 30, when the reference potential is connected to the
図31に示すように、第2電極6及びエミッタ電極23に基準電位、第1電極5に低電位−Vを接続した場合、第1ダイオードAが温度検知用ダイオード、第2ダイオードBが保護用ダイオードとして機能する。第2電極6及びエミッタ電極23は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 31, when a reference potential is connected to the
図32に示すように、第1電極5及びエミッタ電極23に基準電位、第2電極6に低電位−Vを接続した場合、第2ダイオードBが温度検知用ダイオード、第1ダイオードAが保護用ダイオードとして機能する。第1電極5及びエミッタ電極23は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 32, when a reference potential is connected to the
図33に示すように、第1電極5及びエミッタ電極23に基準電位、第2電極6に高電位+Vを接続した場合、第1ダイオードAが温度検知用ダイオード、第2ダイオードBが保護用ダイオードとして機能する。第1電極5及びエミッタ電極23は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 33, when a reference potential is connected to the
なお、図33に示す例では、印加される電圧によって、p型拡散領域3とドリフト領域2との間に形成されたpn接合ダイオードがオンする可能性があるが、動作電圧範囲を、pn接合ダイオードがオンしない範囲とすることで問題なく使用できる。
In the example shown in FIG. 33, the pn junction diode formed between the p-
図30〜図31に示す例では、第2及び第3の実施の形態と同様に、エミッタ電極23と、第1電極5、第2電極6のいずれかとが電気的に接続されることにより、外部回路との接続部を削減することができ、製造コストを低減することができる。
In the example shown in FIGS. 30 to 31, as in the second and third embodiments, the
本発明の第4の実施の形態に係る半導体装置によれば、温度検知用ダイオードに逆並列に接続された保護用ダイオードを備えることにより、破壊耐圧を高くすることができる。また、本発明の第4の実施の形態に係る半導体装置は、温度検知用ダイオード及び保護用ダイオードが、p型拡散領域3及びn型拡散領域4の境界上に形成された第1電極5と、ドリフト領域2との界面により形成されるため、構成が簡単である。
According to the semiconductor device of the fourth embodiment of the present invention, the breakdown voltage can be increased by providing the protection diode connected in antiparallel to the temperature detection diode. The semiconductor device according to the fourth embodiment of the present invention includes a
また、本発明の第4の実施の形態に係る半導体装置によれば、温度検知用ダイオードがドリフト領域2中に形成されていることにより、温度検知用ダイオードが半導体装置の表面の絶縁膜上に形成されている場合と比べて、半導体装置の温度を正確に検知することができる。
In addition, according to the semiconductor device of the fourth embodiment of the present invention, the temperature detection diode is formed in the
また、本発明の第4の実施の形態に係る半導体装置によれば、ベース領域20、エミッタ領域21が、それぞれ、p型拡散領域3、n型拡散領域4と同時に形成可能であるため、工程を簡略化し、製造コストを低減することができる。
Also, according to the semiconductor device of the fourth embodiment of the present invention, the
また、本発明の第4の実施の形態に係る半導体装置によれば、エミッタ電極23と、第1電極5、第2電極6のいずれかとを電気的に接続することにより、外部回路との配線を兼用し、接続部を削減することができ、製造コストを低減することができる。
Further, according to the semiconductor device of the fourth embodiment of the present invention, the wiring between the
(第5の実施の形態)
本発明の第5の実施の形態に係る半導体装置は、ドリフト領域2の主面側に形成されたパワーデバイスが高耐圧ダイオードであり、第1ダイオードA及び第2ダイオードBがショットキーダイオードである点で第2〜第4の実施の形態と異なる。第5の実施の形態において説明しない他の構成は、第1〜第4の実施の形態と実質的に同様であるので、重複する説明を省略する。
(Fifth embodiment)
In the semiconductor device according to the fifth embodiment of the present invention, the power device formed on the main surface side of the
第5の実施の形態に係る半導体装置は、図34に示すように、半導体基体1と、ドリフト領域2と、p型拡散領域3と、n型拡散領域4と、第1電極5aと、第2電極6と、ドリフト領域2の主面の一部を含むように形成されたパワーデバイスである高耐圧ダイオード54とを備える。
As shown in FIG. 34, the semiconductor device according to the fifth embodiment includes a
第1電極5aは、金属からなる。第1電極5aは、ドリフト領域2の主面上の、p型拡散領域3とn型拡散領域4との境界上に形成され、p型拡散領域3及びn型拡散領域4にショットキー接合される。
The
高耐圧ダイオード54は、p型の電界緩和領域24、アノード電極(第3電極)25と、カソード電極(第4電極)27とを備える。電界緩和領域24は、ドリフト領域2の主面に接するように、ドリフト領域2中に形成される。電界緩和領域24は、ドリフト領域2の上部における電界の集中を緩和する。高耐圧ダイオード54は、アノード電極25とドリフト領域2との間に形成される。図34において図示されないが、電界緩和領域24は、p型拡散領域3と接することにより、電気的に接続された構成となっている。
The high
アノード電極25は、金属からなり、ドリフト領域2の主面上に形成される。アノード電極25は、ドリフト領域2の主面における、p型拡散領域3a、ドリフト領域2、及び電界緩和領域24上に形成され、p型拡散領域3a、ドリフト領域2、及び電界緩和領域24にそれぞれショットキー接合される。高耐圧ダイオード54は、アノード電極25とカソード電極27との間に接続されたショットキーバリアダイオードである。
The
カソード電極27は、金属からなる。カソード電極27は、半導体基体1の、ドリフト領域2と反対側の面にオーミック接合されることにより、ドリフト領域2にオーミック接続される。
The
第5の実施の形態に係る半導体装置は、第1電極5aと第2電極6との間に接続された第1ダイオードAaと、第1電極5aと第2電極6との間に、第1ダイオードAaと逆並列に接続された第2ダイオードBaとを備える。第1ダイオードAaは、p型拡散領域3をアノード、第1電極5aをカソードとして有するショットキーバリアダイオードである。第2ダイオードBaは、n型拡散領域4をカソード、第1電極5aをアノードとして有するショットキーバリアダイオードであり、第1ダイオードAaに内蔵される。
The semiconductor device according to the fifth embodiment includes a first diode Aa connected between the
−製造方法−
以下、第5の実施の形態に係る半導体装置の製造方法を、図35〜図38及び図34を用いて説明する。尚、以下に述べる半導体装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
先ず、図35に示すように、n+型のSiC基板からなる半導体基体1上に、n−型のSiCからなるドリフト領域2が積層される。
-Manufacturing method-
A method for manufacturing a semiconductor device according to the fifth embodiment will be described below with reference to FIGS. 35 to 38 and FIG. The semiconductor device manufacturing method described below is merely an example, and it is needless to say that the present invention can be realized by various other manufacturing methods including this modification.
First, as shown in FIG. 35, a
次に、図36に示すように、ドリフト領域2上にパターニングされたマスクを用いて、Al、B等のイオンを不純物としてドリフト領域2に添加することにより、p型拡散領域3及び電界緩和領域24が同時に形成される。不純物添加の方法は、イオン注入を採用することができる。イオン注入の際、半導体基体1及びドリフト領域2の温度を600℃程度に保つことでSiCの結晶欠陥の発生を抑制することができる。ドリフト領域2上のマスクは、不純物添加後、除去される。
Next, as shown in FIG. 36, by using a mask patterned on the
次に、図37に示すように、ドリフト領域2上にパターニングされたマスクを用いて、N、As、P等のイオンを不純物としてp型拡散領域3に添加することにより、n型拡散領域4が形成される。不純物添加の方法は、イオン注入を採用することができる。イオン注入の際、半導体基体1及びドリフト領域2の温度を600℃程度に保つことでSiCの結晶欠陥の発生を抑制することができる。ドリフト領域2上のマスクは、不純物添加後、除去される。
Next, as shown in FIG. 37, by using a mask patterned on the
次に、ドリフト領域2の主面上に金属が堆積されて金属膜が形成される。更に、金属膜上にレジスト膜が形成され、フォトリソグラフィ技術により、p型拡散領域3とn型拡散領域4との境界の一部を含む領域に対応する領域を残すように、レジスト膜がパターニングされる。パターニングされたレジスト膜をマスクとして、金属膜をドライエッチング法によりエッチングすることより、図38に示すように、p型拡散領域3及びn型拡散領域4にオーミック接合する第2電極6が形成される。レジスト膜は、金属膜のエッチング後、除去される。
Next, metal is deposited on the main surface of the
次に、ドリフト領域2の主面上に金属が堆積されて金属膜が形成される。更に、金属膜上にレジスト膜が形成され、フォトリソグラフィ技術により、p型拡散領域3とn型拡散領域4との境界の一部を含む領域に対応する領域を残すように、レジスト膜がパターニングされる。パターニングされたレジスト膜をマスクとして、金属膜をドライエッチング法によりエッチングすることより、図34に示すように、p型拡散領域3及びn型拡散領域4にショットキー接合する第1電極5aが形成される。レジスト膜は、金属膜のエッチング後、除去される。第1電極5aの形成に伴い、第1電極5aとp型拡散領域3及びn型拡散領域4との間に、第1ダイオードAa及び第2ダイオードBaがそれぞれ形成される。
次に、半導体基体1の、ドリフト領域2と反対側の面に金属を堆積することにより、カソード電極27が、半導体基体1とオーミック接合をなして形成される。
Next, metal is deposited on the main surface of the
Next, by depositing a metal on the surface of the
本発明の第5の実施の形態に係る半導体装置によれば、温度検知用ダイオードに逆並列に接続された保護用ダイオードを備えることにより、破壊耐圧を高くすることができる。また、本発明の第5の実施の形態に係る半導体装置は、温度検知用ダイオード及び保護用ダイオードが、p型拡散領域3及びn型拡散領域4の境界上に形成された第1電極5aと、ドリフト領域2との界面により形成されるため、構成が簡単である。
According to the semiconductor device of the fifth embodiment of the present invention, the breakdown voltage can be increased by providing the protection diode connected in antiparallel to the temperature detection diode. In addition, the semiconductor device according to the fifth embodiment of the present invention includes a
また、本発明の第5の実施の形態に係る半導体装置によれば、温度検知用ダイオードがドリフト領域2中に形成されていることにより、温度検知用ダイオードが半導体装置の表面の絶縁膜上に形成されている場合と比べて、半導体装置の温度を正確に検知することができる。
Further, according to the semiconductor device of the fifth embodiment of the present invention, the temperature detection diode is formed in the
また、本発明の第5の実施の形態に係る半導体装置によれば、電界緩和領域24及びp型拡散領域3、第1電極5及びアノード電極26が、それぞれ同時に形成可能であるため、工程を簡略化し、製造コストを低減することができる。
In addition, according to the semiconductor device of the fifth embodiment of the present invention, the electric
また、本発明の第5の実施の形態に係る半導体装置によれば、電界緩和領域24と、p型拡散領域3とを電気的に接続することにより、外部回路との配線を兼用し、接続部を削減することができ、製造コストを低減することができる。
In addition, according to the semiconductor device of the fifth embodiment of the present invention, the electric
(第5の実施の形態の変形例)
第5の実施の形態において、半導体装置が、金属からなる第1電極5a及びアノード電極25を備える例を説明したが、第1電極5a及びアノード電極25は、例えば多結晶シリコンから構成されてもよい。
(Modification of the fifth embodiment)
In the fifth embodiment, the example in which the semiconductor device includes the
第5の実施の形態の変形例に係る半導体装置は、図39に示すように、半導体基体1と、ドリフト領域2と、p型拡散領域3と、n型拡散領域4と、第1電極5と、第2電極6と、ドリフト領域2の主面の一部を含むように形成されたパワーデバイスである高耐圧ダイオード55とを備える。
As shown in FIG. 39, the semiconductor device according to the modification of the fifth embodiment includes a
第1電極5は、多結晶からなる。第1電極5は、ドリフト領域2の主面上の、p型拡散領域3とn型拡散領域4との境界上に形成され、p型拡散領域3及びn型拡散領域4にヘテロ接合される。
The
高耐圧ダイオード55は、p型の電界緩和領域24、アノード電極26と、カソード電極(第4電極)27とを備える。アノード電極26は、多結晶シリコンからなり、ドリフト領域2の主面上に形成される。アノード電極26は、ドリフト領域2の主面における、p型拡散領域3a、ドリフト領域2、及び電界緩和領域24上に形成され、p型拡散領域3a、ドリフト領域2、及び電界緩和領域24にそれぞれヘテロ接合される。高耐圧ダイオード55は、アノード電極26とカソード電極27との間に接続されたヘテロ接合ダイオードである。
The high
第5の実施の形態の変形例に係る半導体装置は、第1電極5と第2電極6との間に接続された第1ダイオードAと、第1電極5と第2電極6との間に、第1ダイオードAと逆並列に接続された第2ダイオードBとを備える。第1ダイオードAは、p型拡散領域3をアノード、第1電極5aをカソードとして有するヘテロ接合ダイオードである。第2ダイオードBは、n型拡散領域4をカソード、第1電極5をアノードとして有する背テロ接合ダイオードであり、第1ダイオードAに内蔵される。
The semiconductor device according to the modification of the fifth embodiment includes a first diode A connected between the
−製造方法−
以下、第5の実施の形態の変形例に係る半導体装置の製造方法を、図35〜図37、図39及び図40を用いて説明する。図35〜図37についての工程の説明は、上述の第5の実施の形態に係る半導体装置の製造方法の説明と同様であるので、重複する説明を省略する。
-Manufacturing method-
Hereinafter, a method for manufacturing a semiconductor device according to a modification of the fifth embodiment will be described with reference to FIGS. 35 to 37, 39, and 40. The description of the steps with respect to FIGS. 35 to 37 is the same as the description of the method of manufacturing the semiconductor device according to the fifth embodiment described above, and thus the overlapping description is omitted.
図37に示すようにn型拡散領域4が形成された後、ドリフト領域2の主面上に多結晶シリコンが堆積されて多結晶シリコン膜が形成され、多結晶シリコンに不純物が添加される。更に、多結晶シリコン膜上にレジスト膜が形成され、フォトリソグラフィ技術によりパターニングされたレジスト膜をマスクとして、多結晶シリコン膜がドライエッチング法によりエッチングされる。これにより、図40に示すように、p型拡散領域3及びn型拡散領域4にヘテロ接合する第1電極5と、p型拡散領域3、ドリフト領域2及び電界緩和領域24にヘテロ接合するアノード電極26とが同時に形成される。レジスト膜は、多結晶シリコン膜のエッチング後、除去される。
As shown in FIG. 37, after the n-
第1電極5となる多結晶シリコン膜に添加する不純物は、第1ダイオードA及び第2ダイオードBの特性の設計に応じて決定すればよい。例えば、不純物としてホウ素等のアクセプタを多結晶シリコン膜に添加する場合、第1ダイオードAの立ち上がり電圧を低く、第2ダイオードBの立ち上がり電圧を高くすることができる。一方、不純物としてヒ素、リン等のドナーを多結晶シリコン膜に添加する場合、第1ダイオードAの立ち上がり電圧を高く、第2ダイオードBの立ち上がり電圧を低くすることができる。
The impurities added to the polycrystalline silicon film to be the
次に、ドリフト領域2の主面上に金属が堆積されて金属膜が形成され、金属膜上にレジスト膜が形成される。フォトリソグラフィ技術によりパターニングされたレジスト膜をマスクとして、金属膜がドライエッチング法によりエッチングされることより、図39に示すように、p型拡散領域3及びn型拡散領域4にオーミック接合する第2電極6が形成される。レジスト膜は、金属膜のエッチング後、除去される。
Next, metal is deposited on the main surface of the
−動作例−
第5の実施の形態に係る半導体装置は、図41に示すように、第2電極6及びアノード電極26に基準電位、第1電極5に高電位+Vを接続した場合、第2ダイオードBが温度検知用ダイオード、第1ダイオードAが保護用ダイオードとして機能する。第2電極6及びアノード電極26は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
-Operation example-
In the semiconductor device according to the fifth embodiment, as shown in FIG. 41, when the reference potential is connected to the
図42に示すように、第2電極6及びアノード電極26に基準電位、第1電極5に低電位−Vを接続した場合、第1ダイオードAが温度検知用ダイオード、第2ダイオードBが保護用ダイオードとして機能する。第2電極6及びアノード電極26は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 42, when a reference potential is connected to the
図43に示すように、第1電極5及びアノード電極26に基準電位、第2電極6に低電位−Vを接続した場合、第2ダイオードBが温度検知用ダイオード、第1ダイオードAが保護用ダイオードとして機能する。第1電極5及びアノード電極26は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 43, when the reference potential is connected to the
図44に示すように、第1電極5及びアノード電極26に基準電位、第2電極6に高電位+Vを接続した場合、第1ダイオードAが温度検知用ダイオード、第2ダイオードBが保護用ダイオードとして機能する。第1電極5及びアノード電極26は、互いに電気的に接続されていることにより、外部回路との配線を兼用することができる。
As shown in FIG. 44, when the reference potential is connected to the
なお、図44に示す例では、印加される電圧によって、p型拡散領域3とドリフト領域2との間に形成されたpn接合ダイオードがオンする可能性があるが、動作電圧範囲を、pn接合ダイオードがオンしない範囲とすることで問題なく使用できる。
In the example shown in FIG. 44, there is a possibility that the pn junction diode formed between the p-
図41〜図44に示す例では、第2〜第4の実施の形態と同様に、アノード電極26と、第1電極5、第2電極6のいずれかとが電気的に接続されることにより、外部回路との接続部を削減することができ、製造コストを低減することができる。
In the example shown in FIGS. 41 to 44, as in the second to fourth embodiments, the
本発明の第5の実施の形態の変形例に係る半導体装置によれば、一般的に多結晶シリコンが金属材料と比べて耐熱性が高いため、熱処理が必要な第2電極6の形成前に、アノード電極26を形成できる。アノード電極26により、高耐圧ダイオード55の形成面が、第2電極6形成時の金属汚染から保護され、高耐圧ダイオード55の特性を向上することができる。
According to the semiconductor device according to the modification of the fifth embodiment of the present invention, since polycrystalline silicon generally has higher heat resistance than a metal material, before forming the
また、本発明の第5の実施の形態の変形例に係る半導体装置によれば、電界緩和領域24及びp型拡散領域3、第1電極5及びアノード電極26が、それぞれ同時に形成可能であるため、工程を簡略化し、製造コストを低減することができる。
In addition, according to the semiconductor device of the modification of the fifth embodiment of the present invention, the electric
(その他の実施の形態)
上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
(Other embodiments)
As mentioned above, although this invention was described by embodiment, it should not be understood that the description and drawing which form a part of this indication limit this invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.
既に述べた第1〜第5の実施の形態の説明においては、第1導電型をn型、第2導電型をp型として説明したが、第1導電型をp型、第2導電型をn型としても、電気的な極性を反対にすれば同様の効果を発揮することが出来る。 In the description of the first to fifth embodiments already described, the first conductivity type is n-type and the second conductivity type is p-type. However, the first conductivity type is p-type and the second conductivity type is second-type. Even in the case of the n-type, the same effect can be exhibited if the electrical polarity is reversed.
また、既に述べた第1〜第4の実施の形態においては、第1電極5の材料を多結晶シリコンとして説明したが、例示であり、例えば金属で形成されていてもよい。その場合、第1ダイオードA及び第2ダイオードBはショットキーダイオードとなる。
In the first to fourth embodiments already described, the material of the
また、既に述べた第2の実施の形態においては、半導体装置が備えるパワーデバイスは、所謂プレーナ型MOSFETとして説明したが、所謂トレンチ型MOSFETであっても同様の効果を発揮することが出来る。 In the second embodiment already described, the power device included in the semiconductor device has been described as a so-called planar MOSFET. However, even if it is a so-called trench MOSFET, the same effect can be exhibited.
また、既に述べた第1〜第5の実施の形態においては、半導体基体1及びドリフト領域の材料は、SiCに限るものでなく、窒化ガリウム(GaN)、ダイヤモンド等であってもよい。
In the first to fifth embodiments already described, the material of the
また、既に述べた第1〜第5の実施の形態においては、ヘテロ結合をなす第1電極5及びアノード電極26の材料は、半導体基体1と異なるバンドギャップを有する半導体材料であれば多結晶シリコンに限るものでなく、アモルファスシリコン、単結晶シリコンゲルマニウム(SiGe)、多結晶シリコンゲルマニウム、アモルファスシリコンゲルマニウム等であってもよい。その他、ヘテロ結合をなす第1電極5及びアノード電極26の材料として、単結晶ゲルマニウム(Ge)、多結晶ゲルマニウム、アモルファスゲルマニウム、単結晶ガリウムヒ素(GaAs)、多結晶ガリウムヒ素、アモルファスガリウムヒ素等を採用可能である。
In the first to fifth embodiments already described, if the material of the
この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.
A,Aa 第1ダイオード(温度検知用ダイオード、保護用ダイオード)
B,Ba 第2ダイオード(温度検知用ダイオード、保護用ダイオード)
1 半導体基体
2 ドリフト領域
3,3a p型拡散領域(第2導電型の拡散領域)
4,4a n型拡散領域(第1導電型の拡散領域)
5,5a 第1電極
6 第2電極
8 ウェル領域
9 ソース領域(第1主電極領域)
10 ゲート絶縁膜
11,11a ゲート電極
12,12a ソース電極(第1主電極)
13 ドレイン電極(第2主電極)
17 第1電極パッド(第1電極パッド)
18 第2電極パッド(第2電極パッド)
19 ゲート領域
20 ベース領域(第1主電極領域)
21 エミッタ領域(第1主電極領域)
22 ベース電極
23 エミッタ電極(第1主電極)
25,26 アノード電極(第3電極)
30 コレクタ電極(第2主電極)
51 MOSFET(絶縁ゲート型バイポーラトランジスタ)
52 JFET(接合型電界効果トランジスタ)
53 バイポーラトランジスタ
54,55 高耐圧ダイオード(ダイオード)
A, Aa 1st diode (temperature detection diode, protection diode)
B, Ba Second diode (temperature detection diode, protection diode)
DESCRIPTION OF
4,4a n-type diffusion region (diffusion region of first conductivity type)
5,
10
13 Drain electrode (second main electrode)
17 First electrode pad (first electrode pad)
18 Second electrode pad (second electrode pad)
19
21 Emitter region (first main electrode region)
22
25, 26 Anode electrode (third electrode)
30 Collector electrode (second main electrode)
51 MOSFET (Insulated Gate Bipolar Transistor)
52 JFET (junction field effect transistor)
53
Claims (17)
前記半導体基体上に形成された第1導電型のドリフト領域と、
前記ドリフト領域の主面に接するように前記ドリフト領域中に形成された第2導電型の拡散領域と、
前記ドリフト領域の主面に接するように前記第2導電型の拡散領域中に形成された第1導電型の拡散領域と、
前記半導体基体と異なる材料からなり、前記第2導電型の拡散領域および前記第1導電型の拡散領域に接合された第1電極と、
前記第2導電型の拡散領域および前記第1導電型の拡散領域にオーミック接合された第2電極と、
前記第1電極と前記第2電極との間に接続された保護用ダイオードと、
前記第1電極と前記第2電極との間に、前記保護用ダイオードと逆並列に接続された温度検知用ダイオードと
を備えることを特徴とする半導体装置。 A semiconductor substrate;
A first conductivity type drift region formed on the semiconductor substrate;
A diffusion region of a second conductivity type formed in the drift region so as to be in contact with the main surface of the drift region;
A first conductivity type diffusion region formed in the second conductivity type diffusion region so as to be in contact with the main surface of the drift region;
A first electrode made of a different material from the semiconductor substrate and bonded to the second conductive type diffusion region and the first conductive type diffusion region;
A second electrode in ohmic contact with the diffusion region of the second conductivity type and the diffusion region of the first conductivity type;
A protective diode connected between the first electrode and the second electrode;
A semiconductor device comprising: a temperature detecting diode connected in antiparallel with the protective diode between the first electrode and the second electrode.
前記半導体基体上に形成された第1導電型のドリフト領域と、
前記ドリフト領域の主面の一部を含むように形成されたパワーデバイスと、
前記ドリフト領域の主面に接するように前記ドリフト領域中に形成された第2導電型の拡散領域と、
前記ドリフト領域の主面に接するように前記第2導電型の拡散領域中に形成された第1導電型の拡散領域と、
前記半導体基体と異なる材料からなる半導体材料からなり、前記第2導電型の拡散領域および前記第1導電型の拡散領域にヘテロ接合された第1電極と、
前記第2導電型の拡散領域および前記第1導電型の拡散領域にオーミック接合された第2電極と、
前記第1電極と前記第2電極との間に接続された保護用ダイオードと、
前記第1電極と前記第2電極との間に、前記保護用ダイオードと逆並列に接続された温度検知用ダイオードと
を備えることを特徴とする半導体装置。 A semiconductor substrate;
A first conductivity type drift region formed on the semiconductor substrate;
A power device formed to include a part of the main surface of the drift region;
A diffusion region of a second conductivity type formed in the drift region so as to be in contact with the main surface of the drift region;
A first conductivity type diffusion region formed in the second conductivity type diffusion region so as to be in contact with the main surface of the drift region;
A first electrode made of a semiconductor material made of a different material from the semiconductor substrate and heterojunctioned to the second conductive type diffusion region and the first conductive type diffusion region;
A second electrode in ohmic contact with the diffusion region of the second conductivity type and the diffusion region of the first conductivity type;
A protective diode connected between the first electrode and the second electrode;
A semiconductor device comprising: a temperature detecting diode connected in antiparallel with the protective diode between the first electrode and the second electrode.
前記ドリフト領域の主面に接するように前記ドリフト領域中に形成された第2導電型のウェル領域と、
前記ドリフト領域の主面に接するように前記ウェル領域中に形成された第1導電型の第1主電極領域と、
前記ドリフト領域、前記ウェル領域および前記第1主電極領域の上方に、絶縁膜を介して形成されたゲート電極と、
前記ウェル領域および前記第1主電極領域にオーミック接続された第1主電極と、
前記ドリフト領域にオーミック接続された第2主電極と
を備える絶縁ゲート型電界効果トランジスタであり、
前記第1電極、前記第2電極のいずれかが、前記第1主電極領域と電気的に接続されている
ことを特徴とする請求項2に記載の半導体装置。 The power device is
A second conductivity type well region formed in the drift region so as to be in contact with the main surface of the drift region;
A first conductivity type first main electrode region formed in the well region so as to be in contact with the main surface of the drift region;
A gate electrode formed above the drift region, the well region and the first main electrode region via an insulating film;
A first main electrode ohmically connected to the well region and the first main electrode region;
An insulated gate field effect transistor comprising: a second main electrode ohmically connected to the drift region;
3. The semiconductor device according to claim 2, wherein one of the first electrode and the second electrode is electrically connected to the first main electrode region.
前記ドリフト領域の主面に接するように前記ドリフト領域中に形成された第2導電型のゲート領域と、
前記ゲート領域にオーミック接合されたゲート電極と、
前記ドリフト領域の主面において、前記ゲート領域に囲まれた前記ドリフト領域にオーミック接合された第1主電極と、
前記ドリフト領域にオーミック接続された第2主電極と
を備える接合型電界効果トランジスタであり、
前記第1電極、前記第2電極のいずれかが、前記第1主電極と電気的に接続されている
ことを特徴とする請求項2に記載の半導体装置。 The power device is
A second conductivity type gate region formed in the drift region so as to be in contact with the main surface of the drift region;
A gate electrode in ohmic contact with the gate region;
A first main electrode that is in ohmic contact with the drift region surrounded by the gate region on the main surface of the drift region;
A junction field effect transistor comprising: a second main electrode ohmically connected to the drift region;
3. The semiconductor device according to claim 2, wherein one of the first electrode and the second electrode is electrically connected to the first main electrode.
前記ドリフト領域の主面に接するように前記ドリフト領域中に形成された第2導電型のベース領域と、
前記ドリフト領域の主面に接するように前記ベース領域中に形成された第1導電型の第1主電極領域と、
前記ベース領域にオーミック接合されたゲート電極と、
前記第1主電極領域にオーミック接合された第1主電極と、
前記ドリフト領域にオーミック接続された第2主電極と
を備えるバイポーラトランジスタであり、
前記第1電極、前記第2電極のいずれかが、前記第1主電極領域と電気的に接続されている
ことを特徴とする請求項2に記載の半導体装置。 The power device is
A base region of a second conductivity type formed in the drift region so as to be in contact with the main surface of the drift region;
A first main electrode region of a first conductivity type formed in the base region so as to be in contact with the main surface of the drift region;
A gate electrode in ohmic contact with the base region;
A first main electrode ohmically joined to the first main electrode region;
A bipolar transistor comprising: a second main electrode ohmically connected to the drift region;
3. The semiconductor device according to claim 2, wherein one of the first electrode and the second electrode is electrically connected to the first main electrode region.
前記第2電極に電気的に接続され、外部回路に接続する第2電極パッドと
を更に備え、前記第1主電極が、前記第1電極パッド、前記第2電極パッドのいずれかと電気的に接続されていることを特徴とする請求項3〜7のいずれか1項に記載の半導体装置。 A first electrode pad electrically connected to the first electrode and connected to an external circuit;
A second electrode pad electrically connected to the second electrode and connected to an external circuit, wherein the first main electrode is electrically connected to either the first electrode pad or the second electrode pad The semiconductor device according to claim 3, wherein the semiconductor device is formed.
前記第1電極と同一の材料からなり、前記ドリフト領域の主面上に形成された第3電極を備え、前記第3電極と前記ドリフト領域との間に形成されたダイオードであり、
前記第3電極の少なくとも一部は、前記第2導電型の拡散領域上に形成されていることを特徴とする請求項2に記載の半導体装置。 The power device is
A diode made of the same material as the first electrode, including a third electrode formed on a main surface of the drift region, and formed between the third electrode and the drift region;
The semiconductor device according to claim 2, wherein at least a part of the third electrode is formed on the diffusion region of the second conductivity type.
前記温度検知用ダイオード及び前記保護用ダイオードはヘテロ接合ダイオードであることを特徴とする請求項1〜9のいずれか1項に記載の半導体装置。 The first electrode is made of a semiconductor material having a narrower band cap than the semiconductor substrate,
The semiconductor device according to claim 1, wherein the temperature detection diode and the protection diode are heterojunction diodes.
前記ドリフト領域の主面に接するように前記ドリフト領域中に第2導電型の拡散領域を形成するステップと、
前記ドリフト領域の主面に接するように前記第2導電型の拡散領域中に第1導電型の拡散領域するステップと、
前記半導体基体と異なる材料からなり、前記第2導電型の拡散領域および前記第1導電型の拡散領域に第1電極を接合するステップと、
前記第2導電型の拡散領域および前記第1導電型の拡散領域に第2電極をオーミック接合するステップと、
前記第1電極と前記第2電極との間に接続された保護用ダイオードと、前記第1電極と前記第2電極との間に、前記保護用ダイオードと逆並列に接続された温度検知用ダイオードとを形成するステップと
を含むことを特徴とする半導体装置の製造方法。 Forming a drift region of a first conductivity type on a semiconductor substrate;
Forming a diffusion region of a second conductivity type in the drift region so as to be in contact with the main surface of the drift region;
A first conductivity type diffusion region in the second conductivity type diffusion region so as to be in contact with the main surface of the drift region;
Joining the first electrode to the diffusion region of the second conductivity type and the diffusion region of the first conductivity type, made of a material different from that of the semiconductor substrate;
Ohmic bonding a second electrode to the diffusion region of the second conductivity type and the diffusion region of the first conductivity type;
A protective diode connected between the first electrode and the second electrode, and a temperature detecting diode connected in reverse parallel to the protective diode between the first electrode and the second electrode And a step of forming the semiconductor device.
前記ドリフト領域の主面の一部を含むようにパワーデバイスを形成するステップと、
前記ドリフト領域の主面に接するように前記ドリフト領域中に第2導電型の拡散領域を形成するステップと、
前記ドリフト領域の主面に接するように前記第2導電型の拡散領域中に第1導電型の拡散領域を形成するステップと、
前記半導体基体と異なる材料からなる半導体材料からなり、前記第2導電型の拡散領域および前記第1導電型の拡散領域に第1電極をヘテロ接合するステップと、
前記第2導電型の拡散領域および前記第1導電型の拡散領域に第2電極をオーミック接合するステップと、
前記第1電極と前記第2電極との間に接続された保護用ダイオードと、前記第1電極と前記第2電極との間に、前記保護用ダイオードと逆並列に接続された温度検知用ダイオードを形成するステップと
を含むことを特徴とする請求項11に記載の半導体装置の製造方法。 Forming a drift region of a first conductivity type on a semiconductor substrate;
Forming a power device to include a portion of the main surface of the drift region;
Forming a diffusion region of a second conductivity type in the drift region so as to be in contact with the main surface of the drift region;
Forming a first conductivity type diffusion region in the second conductivity type diffusion region so as to be in contact with a main surface of the drift region;
Heterojunction of a first electrode to the second conductivity type diffusion region and the first conductivity type diffusion region, comprising a semiconductor material made of a material different from the semiconductor substrate;
Ohmic bonding a second electrode to the diffusion region of the second conductivity type and the diffusion region of the first conductivity type;
A protective diode connected between the first electrode and the second electrode, and a temperature detecting diode connected in reverse parallel to the protective diode between the first electrode and the second electrode The method of manufacturing a semiconductor device according to claim 11, further comprising:
前記ドリフト領域の主面に接するように前記ドリフト領域中に第2導電型のウェル領域を形成するステップと、
前記ドリフト領域の主面に接するように前記ウェル領域中に第1導電型の第1主電極領域を形成するステップと、
前記ドリフト領域、前記ウェル領域および前記第1主電極領域の上方に、絶縁膜を介してゲート電極を形成するステップと、
前記ウェル領域および前記第1主電極領域に第1主電極をオーミック接続するステップと、
前記ドリフト領域に第2主電極をオーミック接続するステップと、
前記第1電極、前記第2電極のいずれかを、前記第1主電極領域と電気的に接続するステップと
を含む請求項12に記載の半導体装置の製造方法。 Forming the power device comprises:
Forming a second conductivity type well region in the drift region so as to be in contact with the main surface of the drift region;
Forming a first main electrode region of a first conductivity type in the well region so as to be in contact with the main surface of the drift region;
Forming a gate electrode via an insulating film above the drift region, the well region, and the first main electrode region;
Ohmic connecting a first main electrode to the well region and the first main electrode region;
Ohmic connecting a second main electrode to the drift region;
The method for manufacturing a semiconductor device according to claim 12, further comprising a step of electrically connecting either the first electrode or the second electrode to the first main electrode region.
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