KR20150064286A - 반도체 장치 - Google Patents

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KR20150064286A
KR20150064286A KR1020130148511A KR20130148511A KR20150064286A KR 20150064286 A KR20150064286 A KR 20150064286A KR 1020130148511 A KR1020130148511 A KR 1020130148511A KR 20130148511 A KR20130148511 A KR 20130148511A KR 20150064286 A KR20150064286 A KR 20150064286A
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Abstract

본 발명의 실시 예에 따른 반도체 장치의 클럭 생성 회로는 공급 전압의 레벨과 설정 전압의 레벨 사이에서 스윙하는 제1 신호를 출력하도록 구성된 제1 클럭 생성부, 상기 설정 전압의 레벨과 접지 전압의 레벨 사이에서 스윙하는 제2 신호를 출력하도록 구성된 제2 클럭 생성부 및 상기 제1 클럭 생성부 및 상기 제2 클럭 생성부로 상기 설정 전압을 공급하도록 구성된 레귤레이터를 포함한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 전력 소모량이 저감된 반도체 장치의 클럭 생성 회로에 관한 것이다.
반도체 장치는 데이터를 저장하는 용도로 사용될 수 있다. 데이터를 저장하는 용도로 사용되는 경우, 반도체 장치의 타입을 불휘발성과 휘발성으로 구분할 수 있다.
불휘발성인 경우, 반도체 장치에 전원이 인가되지 않더라도 저장된 데이터는 소실되지 않고 유지될 수 있다. 그 예로서, 플래시 메모리 장치, FRAM(ferroelectrics Random Access Memory), PRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 RRAM(Resistive Random Access Memory) 등이 해당될 수 있다.
반면에 휘발성인 경우, 반도체 장치에 전원이 인가되지 않는다면 전원이 인가되는 동안 저장되었던 데이터는 소실될 수 있다. 그 예로서, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등이 해당될 수 있다.
반도체의 동작 성능을 판단하기 위해서, 예를 들어, 처리 속도, 전력 소모량 등을 기준으로 들 수 있다. 반도체 장치는 더 높은 처리 속도와 더 낮은 전력 소모량이 만족될 수 있도록 개발되는 추세에 있다.
본 발명의 실시 예는 전력 소모량이 저감된 반도체 장치의 클럭 생성 회로를 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 장치의 클럭 생성 회로는 공급 전압의 레벨과 설정 전압의 레벨 사이에서 스윙하는 제1 신호를 출력하도록 구성된 제1 클럭 생성부, 상기 설정 전압의 레벨과 접지 전압의 레벨 사이에서 스윙하는 제2 신호를 출력하도록 구성된 제2 클럭 생성부 및 상기 제1 클럭 생성부 및 상기 제2 클럭 생성부로 상기 설정 전압을 공급하도록 구성된 레귤레이터를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 클럭 생성 회로는 공급 전압 단자와 제1 노드 사이에 연결되고, 제1 클럭이 내부 회로들에 의해 지연되는 양을 보상하여 제1 지연 클럭을 생성하도록 구성된 제1 지연 고정 루프, 상기 제1 노드와 접지 단자 사이에 연결되고, 제2 클럭이 상기 내부 회로들에 의해 지연되는 양을 보상하여 제2 지연 클럭을 생성하도록 구성된 제2 지연 고정 루프, 상기 제1 노드의 전압의 레벨을 설정 전압의 레벨로 유지하도록 구성된 레귤레이터를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 클럭 생성 회로는 전력 소모량이 저감될 수 있다.
도1은 본 발명의 실시 예에 따른 반도체 장치의 클럭 생성 회로를 예시적으로 도시한 블록도,
도2는 도1의 레귤레이터를 예시적으로 도시한 회로도,
도3은 도1의 제1 클럭 생성부 및 제2 클럭 생성부에 의해 출력되는 신호들의 파형을 예시적으로 도시한 파형도,
도4는 본 발명의 다른 실시 예에 따른 반도체 장치의 클럭 생성 회로를 예시적으로 도시한 블록도,
도5는 도4의 제1 지연 고정 루프를 예시적으로 도시한 블록도,
도6은 도4의 클럭 생성 회로에서 전송되는 클럭들을 도시한 파형도,
도7은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 클럭 생성 회로를 예시적으로 도시한 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 반도체 장치의 클럭 생성 회로를 예시적으로 도시한 블록도이다.
도1의 클럭 생성 회로(10)는 레귤레이터(11), 제1 클럭 생성부(12) 및 제2 클럭 생성부(13)를 포함할 수 있다.
레귤레이터(11)는 제1 노드(nd)에 연결될 수 있다. 레귤레이터(11)는 제1 노드(nd)의 전압의 레벨을 설정 전압(Vset)의 레벨로 일정하게 유지하도록 구성될 수 있다. 레귤레이터(11)는 제1 클럭 생성부(12) 및 제2 클럭 생성부(13)로 설정 전압(Vset)을 공급하도록 구성될 수 있다. 설정 전압(Vset)의 레벨은 접지 전압(Vss)의 레벨 및 공급 전압(Vdd)의 레벨 사이의 값일 수 있다. 예를 들어, 설정 전압(Vset)의 레벨은 공급 전압(Vdd)의 하프 레벨일 수 있다.
제1 클럭 생성부(12)는 공급 전압 단자(14) 및 제1 노드(nd) 사이에 연결될 수 있다. 제1 클럭 생성부(12)는 제1 제어 신호(ctr1)에 응답하여, 공급 전압(Vdd)의 레벨과 설정 전압(Vset)의 레벨 사이에서 구동하도록 구성될 수 있다. 즉, 제1 클럭 생성부(12)는 제1 제어 신호(ctr1)에 응답하여, 공급 전압(Vdd)의 레벨과 설정 전압(Vset)의 레벨 사이에서 스윙하는 제1 신호(drv1)를 출력할 수 있다.
제2 클럭 생성부(13)는 제1 노드(nd) 및 접지 단자(15) 사이에 연결될 수 있다. 제2 클럭 생성부(13)는 제2 제어 신호(ctr2)에 응답하여, 설정 전압(Vset)의 레벨과 접지 전압(Vss)의 레벨 사이에서 구동하도록 구성될 수 있다. 즉, 제2 클럭 생성부(13)는 제2 제어 신호(ctr2)에 응답하여, 설정 전압(Vset)의 레벨과 접지 전압(Vss)의 레벨 사이에서 스윙하는 제2 신호(drv2)를 출력할 수 있다.
도2는 도1의 레귤레이터를 예시적으로 도시한 회로도이다. 도2는, 예를 들어, 설정 전압(Vset)의 레벨이 공급 전압(Vdd)의 하프 레벨인 경우를 도시한다.
레귤레이터(11)는 비교부(16) 및 커패시터(17)를 포함할 수 있다.
비교부(16)는 하프 공급 전압(Vdd/2)을 공급받을 수 있고 제1 노드(nd)로 연결된 출력을 입력 단자로 피드백 받음으로써, 제1 노드(nd)의 전압의 레벨을 공급 전압(Vdd)의 하프 레벨로 유지시킬 수 있다.
커패시터(17)는 레귤레이터(11)에 포함된 커패시턴스 성분을 의미할 수 있다. 커패시터(17)는 제1 노드(nd)의 전압의 레벨을 공급 전압(Vdd)의 하프 레벨로 유지하도록 충방전될 수 있다.
도3은 도1의 제1 클럭 생성부 및 제2 클럭 생성부에 의해 출력되는 신호들의 파형을 예시적으로 도시한 파형도이다.
설정 전압(Vset)의 레벨이, 예를 들어, 공급 전압(Vdd)의 하프 레벨인 경우, 제1 클럭 생성부(도1의 12)에서 출력되는 제1 신호(도1의 drv1)는 공급 전압(Vdd)의 레벨과 공급 전압(Vdd)의 하프 레벨 사이에서 스윙할 수 있다. 그리고, 제2 클럭 생성부(도1의 13)에서 출력되는 제2 신호(도1의 drv2)는 공급 전압(Vdd)의 하프 레벨과 접지 전압(Vss)의 레벨 사이에서 스윙할 수 있다.
본 발명에서 제1 클럭 생성부 및 제2 클럭 생성부들은 반도체 회로의 어떤 내부 회로들일 수 있다. 제1 신호 및 제2 신호가 스윙폭이, 예를 들어, 하프 공급 전압(Vdd/2)의 크기이도록 생성되는 경우, 스윙폭이 공급 전압(Vdd)의 크기이도록 생성되는 경우보다 클럭 생성 회로의 전력 소모량이 저감될 수 있다.
도4는 본 발명의 다른 실시 예에 따른 반도체 장치의 클럭 생성 회로를 예시적으로 도시한 블록도이다.
도4의 클럭 생성 회로(100)는 레귤레이터(101), 제1 분주기(102), 제1 지연 고정 루프(103), 제1 스플리터(104), 제2 분주기(105), 제2 지연 고정 루프(106) 및 제2 스플리터(107)를 포함할 수 있다.
레귤레이터(101)는 제1 지연 고정 루프(103)와 제2 지연 고정 루프(106)에 연결된 제1 노드(nd)에 연결될 수 있다. 레귤레이터(101)는 제1 노드(nd)의 전압의 레벨을 설정 전압(Vset)의 레벨로 일정하게 유지시킬 수 있다. 레귤레이터(101)는 제1 지연 고정 루프(103) 및 제2 지연 고정 루프(106)로 설정 전압(Vset)을 공급할 수 있다. 설정 전압(Vset)의 레벨은 접지 전압(Vss)의 레벨 및 공급 전압(Vdd)의 레벨 사이의 값일 수 있다. 예를 들어, 설정 전압(Vset)의 레벨은 공급 전압(Vdd)의 하프 레벨일 수 있다.
제1 분주기(102)는 외부 클럭(ex_c1)을 2분주하여 제1 클럭(cv1)을 생성하고 출력할 수 있다.
제1 지연 고정 루프(103)는 제1 클럭(cv1)을 수신할 수 있다. 제1 지연 고정 루프(103)는 제1 클럭(cv1)을 지연시켜 제1 지연 클럭(cv1_d)을 생성할 수 있다. 구체적으로, 제1 지연 고정 루프(103)는 제1 클럭(cv1)이 메모리 내부 회로들에 의해 지연되는 양을 보상하여 제1 지연 클럭(cv1_d)을 생성할 수 있다. 이때, 제1 지연 고정 루프(103)는 공급 전압 단자(108)와 제1 노드(nd) 사이에 연결될 수 있다. 따라서, 제1 지연 고정 루프(103)는 공급 전압(Vdd)의 레벨과 설정 전압(Vset)의 레벨 사이에서 스윙하는 제1 지연 클럭(cv1_d)을 생성할 수 있다.
제1 스플리터(104)는 제1 지연 클럭(cv1_d)을 수신하여 제1 정 지연 클럭(cv1_d_t) 및 제1 정 지연 클럭(cv1_d_t)이 반전된 제1 부 지연 클럭(cv1_d_f)으로 출력할 수 있다.
제2 분주기(105)는 반전된 외부 클럭(ex_c2)을 2분주하여 제2 클럭(cv2)을 생성하고 출력할 수 있다.
제2 지연 고정 루프(106)는 제2 클럭(cv2)을 수신할 수 있다. 제2 지연 고정 루프(106)는 제2 클럭(cv2)을 지연시켜 제2 지연 클럭(cv2_d)을 생성할 수 있다. 구체적으로, 제2 지연 고정 루프(106)는 제2 클럭(cv2)이 메모리 내부 회로들에 의해 지연되는 양을 보상하여 제2 지연 클럭(cv2_d)을 생성할 수 있다. 이때, 제2 지연 고정 루프(106)는 제1 노드(nd)와 접지 전압 단자(109) 사이에 연결될 수 있다. 따라서, 제2 지연 고정 루프(106)는 설정 전압(Vset)의 레벨과 접지 전압(Vss)의 레벨 사이에서 스윙하는 제2 지연 클럭(cv2_d)을 생성할 수 있다.
제2 스플리터(107)는 제2 지연 클럭(cv2_d)을 수신하여 제2 정 지연 클럭(cv2_d_t) 및 제2 정 지연 클럭(cv2_d_t)이 반전된 제2 부 지연 클럭(cv2_d_f)으로 출력할 수 있다.
메모리는, 예를 들어, 데이터를 출력하는 경우, 제1 정 지연 클럭(cv1_d_t), 제1 부 지연 클럭(cv1_d_f), 제2 정 지연 클럭(cv2_d_t) 및 제2 부 지연 클럭(cv2_d_f)에 동기시켜 데이터를 출력함으로써, 출력되는 데이터가 외부 클럭(ex_c1)에 동기되도록 할 수 있다.
도5는 도4의 제1 지연 고정 루프를 예시적으로 도시한 블록도이다.
제1 지연 고정 루프(103)는 제1 지연 라인(121), 제1 지연 모델링부(122), 제1 위상 비교부(123) 및 제1 제어부(124)를 포함할 수 있다. 제1 지연 라인(121)은 제1 제어 신호(ctr1)에 응답하여 제1 클럭(cv1)을 설정된 지연량만큼 지연시켜 제1 지연 클럭(cv1_d)으로 출력할 수 있다. 제1 지연 모델링부(122)는 클럭들의 전송 경로에서 발생되는 지연량인 모델 지연량만큼 제1 지연 클럭(cv1_d)을 지연시켜 제1 지연 모델링 클럭(cv1_d_m)으로 출력할 수 있다. 제1 위상 비교부(123)는 제1 클럭(cv1)과 제1 지연 모델링 클럭(cv1_d_m)의 위상을 비교하여 비교 신호(det)를 출력할 수 있다. 제1 제어부(124)는 비교 신호(det)에 응답하여, 제1 클럭(cv1)이 메모리 내부 회로들에 의해 지연되는 양을 보상하기 위한 지연량이 설정되도록 제1 제어 신호(ctr1)를 출력할 수 있다.
제2 지연 고정 루프(도4의 106)는 제1 지연 고정 루프(103)와 그 구성 및 동작 방법이 유사할 수 있다. 따라서, 상세한 설명은 생략될 것이다.
도6은 도4의 클럭 생성 회로에서 전송되는 클럭들을 도시한 파형도이다. 도6은 설정 전압(Vset)의 레벨이 공급 전압(Vdd)의 하프 레벨인 경우를 가정하고 도시되었다.
스윙폭이 Vdd인 외부 클럭(ex_c1)은 제1 분주기(도4의 102)에 의해 2분주될 수 있고, 제1 클럭(cv1)이 생성될 수 있다. 제1 클럭(cv1)은 제1 지연 고정 루프(도4의 103)에 의해 설정된 지연량만큼 지연될 수 있고, 스윙폭이 Vdd/2인 제1 지연 클럭(cv1_d)이 생성될 수 있다. 그리고, 스윙폭이 Vdd/2인 제1 정 지연 클럭(cv1_d_t) 및 제1 부 지연 클럭(cv1_d_f)은 제1 지연 클럭(cv1_d)으로부터 제1 스플리터(도4의 104)에 의해 생성될 수 있다.
스윙폭이 Vdd인 반전된 외부 클럭(ex_c2)은 제2 분주기(도4의 105)에 의해 2분주될 수 있고, 제2 클럭(cv2)이 생성될 수 있다. 제2 클럭(cv2)은 제2 지연 고정 루프(도4의 106)에 의해 설정된 지연량만큼 지연될 수 있고, 스윙폭이 Vdd/2인 제2 지연 클럭(cv2_d)이 생성될 수 있다. 그리고, 스윙폭이 Vdd/2인 제2 정 지연 클럭(cv2_d_t) 및 제2 부 지연 클럭(cv2_d_f)은 제2 지연 클럭(cv2_d)으로부터 제2 스플리터(도4의 107)에 의해 생성될 수 있다.
본 발명의 실시 예에 따르면, 주파수가 ω이고 스윙폭이 a인 외부 클럭에 대해 주파수가 ω/2이고 스윙폭이 a/2인 서로 다른 4개의 위상, 예를 들어, 0°, 90°, 180°, 270°를 가진 내부 클럭들이 생성될 수 있다.
본 발명의 실시 예에 따라, 클럭들의 스윙폭이, 예를 들어, 하프 공급 전압(Vdd/2)의 크기이도록 클럭들이 생성되는 경우, 스윙폭이 공급 전압(Vdd)의 크기이도록 생성되는 경우보다 클럭 생성 회로의 전력 소모량이 저감될 수 있다.
우선, 예를 들어, 클럭들의 스윙폭이 공급 전압(Vdd)의 크기이도록 생성되는 경우, 제1 지연 고정 루프(도4의 103)에서 소비되는 전력은 아래의 식(1)로 표현될 수 있다.
(1) P 1 =(ω/2)＊C＊( Vdd ) 2
여기에서, ω는 외부 클럭(ex_c1)의 주파수이다. C 는 제1 지연 고정 루프(103)에 형성된 리액턴스 값일 수 있다.
클럭들의 스윙폭이 공급 전압(Vdd)의 크기이도록 생성되는 경우, 제2 지연 고정 루프(도4의 106)에서 소비되는 전력도 위의 수학식과 유사하게 표현될 수 있다.
따라서, 클럭들의 스윙폭이 공급 전압(Vdd)의 크기이도록 생성되는 경우, 제1 지연 고정 루프(103) 및 제2 지연 고정 루프(106)에서 소모되는 전력은 아래의 식(2)와 같다.
(2) 전력 2 =2＊(ω/2)＊C＊( Vdd ) 2
이와 달리, 본 발명의 실시 예에 따라서, 클럭들의 스윙폭이 하프 공급 전압(Vdd/2)의 크기이도록 생성되는 경우, 제1 지연 고정 루프(103) 및 제2 지연 고정 루프(106)에서 소모되는 전력은 아래의 식(3)과 같다.
(3) 전력 3 =2＊(ω/2)＊C＊( Vdd /2) 2
여기에서, 식(2)와 비교하여 인수로 1/4이 추가된 것을 확인할 수 있다. 즉, 본 발명의 실시 예에 따르면, 전력 소모량이 저감될 수 있다.
한편, 높은 주파수의 클럭의 스윙폭을 작게 하는 경우, 노이즈나 지터 등에 취약해 질 수 있다. 본 발명의 실시 예에 따르면, 높은 주파수의 외부 클럭(ex_c1)이 분주된 보다 낮은 주파수의 클럭들에 대해 스윙폭을 조정하므로 상기와 같은 우려를 덜 수 있다.
도7은 본 발명의 또 다른 실시 예에 따른 반도체 장치의 클럭 생성 회로를 예시적으로 도시한 블록도이다.
도4의 클럭 생성 회로(100)는 제1 지연 고정 루프(도4의 103) 및 제2 지연 고정 루프(도4의 106)가 각각 동작함으로써, 제1 지연 고정 루프(103) 및 제2 지연 고정 루프(106) 각각에 대해 지연량이 설정될 수 있다. 도7의 클럭 생성 회로(300)는 하나의 제어부(307)에 의해 제1 지연 라인(303) 및 제2 지연 라인(309)에 대해 동일한 지연량이 설정될 수 있다.
도7의 클럭 생성 회로(300)는 레귤레이터(301), 제1 분주기(302), 제1 지연 라인(303), 제1 스플리터(304), 지연 모델링부(305), 위상 비교부(306), 제어부(307), 제2 분주기(308), 제2 지연 라인(309) 및 제2 스플리터(310)를 포함할 수 있다.
레귤레이터(301), 제1 분주기(302), 제1 스플리터(304), 제2 분주기(308) 및 제2 스플리터(310)의 구성 및 동작 방법은 도4에서 설명한 구성 및 동작 방법과 유사할 수 있다.
제1 지연 라인(303)은 제어 신호(ctr)에 응답하여 제1 클럭(cv1)을 설정된 지연량만큼 지연시켜 제1 지연 클럭(cv1_d)으로 출력할 수 있다. 지연 모델링부(305)는 클럭들의 전송 경로에서 발생되는 지연량인 모델 지연량만큼 제1 지연 클럭(cv1_d)을 지연시켜 지연 모델링 클럭(cv_d_m)으로 출력할 수 있다. 위상 비교부(306)는 제1 클럭(cv1)과 지연 모델링 클럭(cv_d_m)의 위상을 비교하여 비교 신호(det)를 출력할 수 있다. 제어부(307)는 비교 신호(det)에 응답하여, 제1 지연 라인(303)과 제2 지연 라인(309)을 동일하게 제어하도록 제어 신호(ctr)를 출력할 수 있다. 즉, 제어부(307)는 비교 신호(det)에 응답하여, 제1 지연 라인(303) 및 제2 지연 라인(309)에 대해 동일한 지연량이 설정되도록 제어 신호(ctr)를 출력할 수 있다.
도7을 참조하여 설명한 본 발명의 실시 예에 따르면, 지연 모델링부는 제1 지연 클럭을 수신하여 지연 모델링 클럭으로 출력할 수 있다. 이와 달리, 본 발명의 또 다른 실시 예에 따르면, 지연 모델링부는 제1 지연 클럭을 수신하지 않고 제2 지연 클럭을 수신하여 지연 모델링 클럭으로 출력할 수도 있다. 이러한 경우, 지연 모델링부가 제2 지연 클럭을 수신할 수 있는 점을 제외하면, 나머지 구성 요소들의 구성 및 동작 방법은 도7을 참조하여 설명한 바와 유사하다. 따라서, 상세한 설명은 생략될 것이다.
한편, 도4에서 제1 지연 고정 루프(103)와 제2 지연 고정 루프(106)가 각각 소비하는 전력이 다른 경우가 존재할 수 있다. 도4의 제1 지연 고정 루프(103)와 제2 지연 고정 루프(106)는 각각 동작하여 각각의 지연량을 설정할 수 있기 때문에, 동작 중에 소비하는 전력이 서로 다를 수 있다. 마찬가지로, 도7에서 제1 지연 라인(303)과 제2 지연 라인(309)이 각각 소비하는 전력이 다른 경우가 존재할 수 있다. 도7의 클럭 생성 회로(300)는, 지연량을 설정하기 위해 제1 지연 라인(303)과 제2 지연 라인(309) 중 제1 지연 라인(303)의 출력만을 지연 모델링부(305)로 수신하여 지연량을 설정할 수 있기 때문에, 제1 지연 라인(303)과 제2 지연 라인(309)이 소비하는 전력이 서로 다를 수 있다.
다만, 이와 같이, 제1 지연 고정 루프(103)와 제2 지연 고정 루프(106), 또는, 제1 지연 라인(303)과 제2 지연 라인(309)이 각각 소비하는 전력이 서로 다른 경우가 존재하더라도, 그 차이는 크지 않을 것이므로 레귤레이터(도4의 101 또는 도7의 301)가 전력을 공급해야 하는 부담 역시 그리 크지 않을 것이다. 따라서, 레귤레이터(도4의 101 또는 도7의 301)는 제1 노드(도4의 nd 또는 도7의 nd)의 전압의 레벨을 설정 전압(Vset)의 레벨로 효과적으로 유지할 수 있다.
이상에서 설명된 본 발명의 실시 예에 따른 반도체 장치의 클럭 생성 회로는, 공급 전압 단자 및 접지 전압 단자 사이의 제1 노드의 전압 레벨을 설정 전압의 레벨로 유지하도록 구성된 하나의 레귤레이터를 포함할 수 있다. 그리고, 공급 전압의 레벨과 설정 전압의 레벨 사이에서 스윙하는 신호 및 설정 전압의 레벨과 접지 전압의 레벨 사이에서 스윙하는 신호를 생성하도록 구성된 두 개의 클럭 생성부들 또는 두 개의 지연 고정 루프들을 포함할 수 있다. 그러나, 본 발명의 다른 실시 예에 따른 반도체 장치의 클럭 생성 회로는 공급 전압 단자 및 접지 전압 단자 사이의 제1 노드 및 제2 노드들 각각에 연결된 두 개의 레귤레이터들을 포함할 수 있다. 이러한 경우, 두 개의 레귤레이터들 각각은 제1 및 제2 노드들의 전압 레벨들을 각각의 설정 전압의 레벨들로 유지하도록 구성될 수 있다. 이러한 경우, 공급 전압의 레벨과 제1 노드의 전압 레벨 사이에서 스윙하는 신호, 제1 노드의 전압 레벨과 제2 노드의 전압 레벨 사이에서 스윙하는 신호 및 제2 노드의 전압 레벨과 접지 전압의 레벨 사이에서 스윙하는 신호를 각각 생성하도록 구성된 세 개의 클럭 생성부들 또는 세 개의 지연 고정 루프들을 포함할 수 있다. 본 발명의 또 다른 실시 예에 따른 반도체 장치의 클럭 생성 회로는 이 이상의 복수의 레귤레이터들 및 복수의 클럭 생성부들 또는 지연 고정 루프들을 포함하도록 구성될 수 있고, 상술한 동작 방법과 유사하게 동작할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 클럭 생성 회로
11: 레귤레이터
12: 제1 클럭 생성부
13: 제2 클럭 생성부
16: 비교부
17: 커패시터

Claims (17)

  1. 공급 전압의 레벨과 설정 전압의 레벨 사이에서 스윙하는 제1 신호를 출력하도록 구성된 제1 클럭 생성부;
    상기 설정 전압의 레벨과 접지 전압의 레벨 사이에서 스윙하는 제2 신호를 출력하도록 구성된 제2 클럭 생성부; 및
    상기 제1 클럭 생성부 및 상기 제2 클럭 생성부로 상기 설정 전압을 공급하도록 구성된 레귤레이터를 포함하는 반도체 장치의 클럭 생성 회로.
  2. 제1항에 있어서,
    상기 제1 클럭 생성부는 공급 전압 단자와 제1 노드 사이에 연결되고,
    상기 제2 클럭 생성부는 상기 제1 노드와 접지 단자 사이에 연결되는 반도체 장치의 클럭 생성 회로.
  3. 제2항에 있어서,
    상기 레귤레이터는 상기 제1 노드에 연결되고, 상기 제1 노드의 전압 레벨을 상기 설정 전압의 레벨로 유지시키는 반도체 장치의 클럭 생성 회로.
  4. 제1항에 있어서,
    상기 설정 전압의 레벨은 상기 공급 전압의 하프 레벨인 반도체 장치의 클럭 생성 회로.
  5. 공급 전압 단자와 제1 노드 사이에 연결되고, 제1 클럭이 내부 회로들에 의해 지연되는 양을 보상하여 제1 지연 클럭을 생성하도록 구성된 제1 지연 고정 루프;
    상기 제1 노드와 접지 단자 사이에 연결되고, 제2 클럭이 상기 내부 회로들에 의해 지연되는 양을 보상하여 제2 지연 클럭을 생성하도록 구성된 제2 지연 고정 루프;
    상기 제1 노드의 전압의 레벨을 설정 전압의 레벨로 유지하도록 구성된 레귤레이터를 포함하는 반도체 장치의 클럭 생성 회로.
  6. 제5항에 있어서,
    상기 제1 지연 고정 루프는 공급 전압의 레벨과 설정 전압의 레벨 사이에서 스윙하는 상기 제1 지연 클럭을 생성하고,
    상기 제2 지연 고정 루프는 상기 설정 전압의 레벨과 접지 전압의 레벨 사이에서 스윙하는 상기 제2 지연 클럭을 생성하는 반도체 장치의 클럭 생성 회로.
  7. 제6항에 있어서,
    외부 클럭을 2분주하여 상기 제1클럭을 생성하도록 구성된 제1 분주기; 및
    반전된 외부 클럭을 2분주하여 상기 제2 클럭을 생성하도록 구성된 제2 분주기를 더 포함하는 반도체 장치의 클럭 생성 회로.
  8. 제7항에 있어서,
    상기 제1 지연 클럭을 수신하여 제1 정 지연 클럭 및 상기 제1 정 지연 클럭이 반전된 제1 부 지연 클럭으로 출력하도록 구성된 제1 스플리터; 및
    상기 제2 지연 클럭을 수신하여 제2 정 지연 클럭 및 상기 제2 정 지연 클럭이 반전된 제2 부 지연 클럭으로 출력하도록 구성된 제2 스플리터를 더 포함하는 반도체 장치의 클럭 생성 회로.
  9. 제5항에 있어서,
    상기 제1 지연 고정 루프는,
    제1 제어 신호에 응답하여, 상기 제1 클럭을 설정된 지연량만큼 지연시켜 상기 제1 지연 클럭으로 출력하도록 구성된 제1 지연 라인;
    상기 제1 지연 클럭을 모델 지연량만큼 지연시켜 제1 지연 모델링 클럭으로 출력하도록 구성된 제1 지연 모델링부;
    상기 제1 클럭과 상기 제1 지연 모델링 클럭의 위상을 비교하여 비교 신호를 출력하도록 구성된 제1 위상 비교부; 및
    상기 비교 신호에 응답하여, 상기 지연량이 설정되도록 상기 제1 제어 신호를 출력하도록 구성된 제1 제어부를 포함하는 반도체 장치의 클럭 생성 회로.
  10. 제5항에 있어서,
    상기 제2 지연 고정 루프는,
    제2 제어 신호에 응답하여, 상기 제2 클럭을 설정된 지연량만큼 지연시켜 상기 제2 지연 클럭으로 출력하도록 구성된 제2 지연 라인;
    상기 제2 지연 클럭을 모델 지연량만큼 지연시켜 제2 지연 모델링 클럭으로 출력하도록 구성된 제2 지연 모델링부;
    상기 제2 클럭과 상기 제2 지연 모델링 클럭의 위상을 비교하여 비교 신호를 출력하도록 구성된 제2 위상 비교부; 및
    상기 비교 신호에 응답하여, 상기 지연량이 설정되도록 상기 제2 제어 신호를 출력하도록 구성된 제2 제어부를 포함하는 반도체 장치의 클럭 생성 회로.
  11. 제어 신호에 응답하여, 제1 클럭을 지연시켜 공급 전압의 레벨과 설정 전압의 레벨 사이에서 스윙하는 제1 지연 클럭을 생성하도록 구성된 제1 지연 라인;
    상기 제어 신호에 응답하여, 제2 클럭을 지연시켜 상기 설정 전압의 레벨과 접지 전압의 레벨 사이에서 스윙하는 제2 지연 클럭을 생성하도록 구성된 제2 지연 라인; 및
    상기 제1 지연 라인 및 상기 제2 지연 라인으로 상기 설정 전압을 공급하도록 구성된 레귤레이터를 포함하는 반도체 장치의 클럭 생성 회로.
  12. 제11항에 있어서,
    상기 레귤레이터는,
    상기 제1 지연 라인 및 상기 제2 지연 라인과 연결된 제1 노드의 전압의 레벨을 상기 설정 전압의 레벨로 유지시키는 반도체 장치의 클럭 생성 회로.
  13. 제12항에 있어서,
    상기 제1 지연 라인은 공급 전압 단자와 상기 제1 노드 사이에 연결되고,
    상기 제2 지연 라인은 상기 제1 노드와 접지 단자 사이에 연결되는 반도체 장치의 클럭 생성 회로.
  14. 제11항에 있어서,
    상기 설정 전압의 레벨은 상기 공급 전압의 하프 레벨인 반도체 장치의 클럭 생성 회로.
  15. 제11항에 있어서,
    상기 제1 지연 클럭을 모델 지연량만큼 지연시켜 제1 지연 모델링 클럭으로 출력하도록 구성된 지연 모델링부;
    상기 제1 클럭과 상기 제1 지연 모델링 클럭의 위상을 비교하여 비교 신호를 출력하도록 구성된 위상 비교부; 및
    상기 비교 신호에 응답하여, 상기 제1 지연 라인 및 상기 제2 지연 라인에 대해 동일한 지연량이 설정되도록 상기 제어 신호를 출력하도록 구성된 제어부를 포함하는 반도체 장치의 클럭 생성 회로.
  16. 제15항에 있어서,
    외부 클럭을 2분주하여 상기 제1클럭을 생성하도록 구성된 제1 분주기; 및
    반전된 외부 클럭을 2분주하여 상기 제2 클럭을 생성하도록 구성된 제2 분주기를 더 포함하는 반도체 장치의 클럭 생성 회로.
  17. 제16항에 있어서,
    상기 제1 지연 클럭을 수신하여 제1 정 지연 클럭 및 상기 제1 정 지연 클럭이 반전된 제1 부 지연 클럭으로 출력하도록 구성된 제1 스플리터; 및
    상기 제2 지연 클럭을 수신하여 제2 정 지연 클럭 및 상기 제2 정 지연 클럭이 반전된 제2 부 지연 클럭으로 출력하도록 구성된 제2 스플리터를 더 포함하는 반도체 장치의 클럭 생성 회로.
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