KR20150059835A - 관통전극을 갖는 반도체 소자 - Google Patents

관통전극을 갖는 반도체 소자 Download PDF

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KR20150059835A
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Abstract

관통전극을 갖는 반도체 소자는, 소자 몸체의 내부를 관통하는 관통전극과, 관통전극 위에 배치되고, 관통전극의 중심부 및 가장자리부와 각각 중첩되는 제1 중첩영역 및 제2 중첩영역을 갖는 패드와, 그리고 패드의 제1 중첩영역과는 컨택되지 않고 제2 중첩영역과 컨택되도록 배치되는 범프를 포함한다.

Description

관통전극을 갖는 반도체 소자{Semiconductor device having TSV}
본 출원은 반도체 소자에 관한 것으로서, 특히 관통전극을 갖는 반도체 소자 에 관한 것이다.
최근 전자시스템의 경쟁력은 고성능화 뿐만 아니라 동시에 소형화 및 경량화에 의해 좌우되고 있다. 그런데 반도체 집적도의 증가로 칩의 크기는 줄어드는 반면에 입/출력(I/O; Input/Output) 수는 증가하고 있으며, 이에 따라 기존의 패키지로는 고성능의 패키지 구현이 어려우며, 또한 전자시스템의 소형화 및 경량화를 기대할 수 없다. 이와 같은 추세에 따라 경박 단소한 패키지 제조방법에 대한 개발이 활발하게 진행되어 왔으며, 그 결과 최근에는 웨이퍼상에 소자들을 형성한 후 적절한 크기로 절단한 후에 패키징을 수행하는 기존의 패키지 제조방식 대신에 웨이퍼상에 소자들을 형성한 후 웨이퍼 단위로 패키징을 수행하고, 패키징이 이루어진 웨이퍼를 적절한 크기로 절단하는 웨이퍼 레벨 패키지 방식이 크게 각광받고 있다.
이와 같은 웨이퍼 레벨 패키지의 도입과 함께 반도체 칩들을 수직방향으로 적층하여 집적도를 높이는 적층형 패키지도 함께 각광받고 있다. 최근에는 특히 적층된 반도체 칩을 관통하는 관통전극(TSV; Through Silicon Via)을 이용하여 칩들간의 전기적인 연결 구조를 구성하는 방법에 대한 관심이 크게 증가하고 있다.
본 출원이 해결하고자 하는 과제는, 열팽창계수의 차이로 인해 관통전극의 중심부에서 발생되는 외력을 보상할 수 있도록 하여 소자의 신뢰성을 향상시킬 수 있는 관통전극을 갖는 반도체 소자를 제공하는 것이다.
일 예에 따른 관통전극을 갖는 반도체 소자는, 소자 몸체의 내부를 관통하는 관통전극과, 관통전극 위에 배치되고, 관통전극의 중심부 및 가장자리부와 각각 중첩되는 제1 중첩영역 및 제2 중첩영역을 갖는 패드와, 그리고 패드의 제1 중첩영역과는 컨택되지 않고 제2 중첩영역과 컨택되도록 배치되는 범프를 포함한다.
일 예에서, 관통전극은 구리 성분을 포함할 수 있다.
일 예에서, 제1 중첩영역은 원형의 단면 구조로 이루어지고, 제2 중첩영역은 제1 중첩영역을 둘러싸는 원형 고리의 단면 구조로 이루어질 수 있다.
일 예에서, 범프는, 상호 이격되면서 패드의 제2 중첩영역과 컨택되도록 배치되는 복수개의 범프 레그들과, 그리고 범프 레그들의 상부면 위에 배치되는 범프 바디를 포함한다. 범프 레그들의 각각은 상하 및 좌우로 상호 대칭이 되도록 배치될 수 있다. 범프 레그들의 각각은, 제2 중첩영역의 일부와 컨택되도록 배치될 수 있다. 제2 중첩영역에서 범프 레그들 사이에 배치되는 절연층을 더 포함할 수 있다. 제1 중첩영역에서 패드의 상부면 및 상기 범프 바디의 하부면 사이에 배치되는 절연층을 더 포함할 수도 있다. 절연층은 폴리머 재질을 포함할 수 있다.
일 예에서, 범프는, 제1 중첩영역과는 컨택되지 않도록 제2 중첩영역 위에서 제1 중첩영역을 둘러싸는 원형 고리의 단면 형상으로 배치되는 범프 레그와, 그리고 범프 레그의 상부면 위에 배치되는 범프 바디를 포함할 수 있다. 제1 중첩영역에서 패드의 상부면 및 상기 범프 바디의 하부면 사이에 배치되는 절연층을 더 포함할 수 있다. 절연층은 폴리머 재질을 포함할 수 있다.
일 예에 따른 관통전극을 갖는 반도체 소자는, 소자 몸체의 내부를 관통하는 관통전극과, 관통전극 위에 배치되며 관통전극의 중앙에 중첩되는 중첩부분을 갖는 패드와, 그리고 패드의 중첩부분과는 컨택되지 않도록 패드 위에 배치되는 범프를 포함한다.
일 예에서, 범프는, 중첩부분과는 컨택되지 않도록 패드 위에 배치되는 범프 레그와, 그리고 범프 레그의 상부면 위에 배치되는 범프 바디를 포함할 수 있다. 중첩부분에서 패드의 상부면 및 상기 범프 바디의 하부면 사이에 배치되는 절연층을 더 포함할 수 있다. 절연층은 폴리머 재질을 포함할 수 있다.
일 예에 따른 관통전극을 갖는 반도체 소자는, 소자 몸체의 내부를 관통하는 관통전극과, 관통전극 위에 배치되고, 관통전극과 중첩되는 중첩영역 및 중첩영역을 둘러싸는 비중첩영역을 갖는 패드와, 그리고 패드의 중첩영역에 배치되는 중앙 범프 레그와, 비중첩영역에 배치되는 복수개의 가장자리 범프 레그들과, 그리고 중앙 범프 레그 및 가장자리 범프 레그들 위에 배치되는 범프 바디로 이루어지는 범프를 포함한다.
일 예에 따른 관통전극을 갖는 반도체 소자는, 소자 몸체의 내부를 관통하는 관통전극과, 그리고 관통전극의 중심부와는 컨택되지 않고 가장자리부에 컨택되도록 배치되는 범프를 포함한다.
일 예에서, 범프는, 상호 이격되면서 상기 관통전극의 가장자리부에 컨택되도록 배치되는 복수개의 범프 레그들과, 그리고 범프 레그들의 상부면 위에 배치되는 범프 바디를 포함할 수 있다. 관통전극의 중심부에서 상기 관통전극의 상부면과 상기 범프 바디의 하부면 사이에 배치되는 절연층을 더 포함할 수 있다. 절연층은 폴리머 재질을 포함할 수 있다.
일 예에서, 범프는, 관통전극의 중심부와는 컨택되지 않도록 가장자리부에서 상기 중심부를 둘러싸는 원형 고리의 단면 형상으로 배치되는 범프 레그와, 그리고 범프 레그의 상부면 위에 배치되는 범프 바디를 포함할 수 있다. 관통전극의 중심부에서 관통전극의 상부면과 상기 범프 바디의 하부면 사이에 배치되는 절연층을 더 포함할 수 있다. 절연층은 폴리머 재질을 포함할 수 있다.
본 출원에 따르면, 열팽창계수의 차이로 인해 관통전극의 중심부에서 발생하는 외력을 폴리머와 같은 재질의 절연층이 보상해 줌에 따라 관통전극 또는 패드와 범프 사이의 컨택 상태를 양호하게 유지할 수 있다는 이점에 제공된다.
도 1은 일 예에 따른 관통전극을 갖는 반도체 소자를 나타내 보인 평면도이다.
도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 1의 관통전극을 갖는 반도체 소자에서 관통전극 및 패드의 상호간의 배치 구조를 나타내 보인 평면도이다.
도 5는 도 1의 관통전극을 갖는 반도체 소자에서 관통전극, 패드, 및 제1 절연층의 상호간의 배치 구조를 나타내 보인 평면도이다.
도 6은 도 1의 관통전극을 갖는 반도체 소자에서 관통전극, 패드, 제1 절연층, 및 범프의 상호간의 배치 구조를 나타내 보인 평면도이다.
도 7은 다른 예에 따른 관통전극을 갖는 반도체 소자에서 관통전극 및 패드의 상호간의 배치 구조를 나타내 보인 평면도이다.
도 8은 도 7의 반도체 소자에서 관통전극, 패드, 및 절연층의 상호간의 배치 구조를 나타내 보인 평면도이다.
도 9는 도 7의 반도체 소자에서 관통전극, 패드, 절연층, 및 범프의 상호간의 배치 구조를 나타내 보인 평면도이다.
도 10은 다른 예에 따른 관통전극을 갖는 반도체 소자를 나타내 보인 평면도이다.
도 11은 도 10의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 12는 도 10 및 도 11의 관통전극을 갖는 반도체 소자에서 관통전극 및 패드의 상호간의 배치 구조를 나타내 보인 평면도이다.
도 13은 도 10 및 도 11의 관통전극을 갖는 반도체 소자에서 관통전극, 패드 및 제1 절연층의 상호간의 배치 구조를 나타내 보인 평면도이다.
도 14는 도 10 및 도 11의 관통전극을 갖는 반도체 소자에서 관통전극, 패드, 제1 절연층, 및 범프의 상호간의 배치 구조를 나타내 보인 평면도이다.
도 15는 또 다른 예에 따른 관통전극을 갖는 반도체 소자를 나타내 보인 평면도이다.
도 16은 도 15의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다.
도 17는 도 15 및 도 16의 관통전극을 갖는 반도체 소자의 관통전극 및 제1 절연층 사이의 배치 관계를 나타내 보인 평면도이다.
도 18는 도 15 및 도 16의 관통전극을 갖는 반도체 소자의 관통전극, 제1 절연층, 및 범프 사이의 배치 관계를 나타내 보인 평면도이다.
도 19는 또 다른 예에 따른 관통전극을 갖는 반도체 소자를 나타내 보인 평면도이다.
도 20은 도 19의 선 V-V'를 따라 절단하여 나타내 보인 단면도이다.
도 21은 도 19 및 도 20의 관통전극을 갖는 반도체 소자의 관통전극 및 제1 절연층 사이의 배치 관계를 나타내 보인 평면도이다.
도 22는 도 19 및 도 20의 관통전극을 갖는 반도체 소자의 관통전극, 제1 절연층, 및 범프 사이의 배치 관계를 나타내 보인 평면도이다.
도 23은 또 다른 예에 따른 관통전극을 갖는 반도체 소자를 나타내 보인 평면도이다.
도 24은 도 23의 선 VI-VI'을 따라 절단하여 나타내 보인 단면도이다.
도 25는 도 23의 선 VII-VII'를 따라 절단하여 나타내 보인 단면도이다.
도 26은 도 23 내지 도 25의 관통전극을 갖는 반도체 소자에서 관통전극 및 패드의 상호 배치 구조를 나타내 보인 평면도이다.
도 27은 도 23 내지 도 25의 관통전극을 갖는 반도체 소자에서 관통전극, 패드, 및 제1 절연층의 상호 배치 구조를 나타내 보인 평면도이다.
도 28은 도 23 내지 도 25의 관통전극을 갖는 반도체 소자에서 관통전극, 패드, 제1 절연층, 및 범프의 상호 배치 구조를 나타내 보인 평면도이다.
도 29 내지 도 31은 일 예에 따른 관통전극을 갖는 반도체 소자를 제조하는 방법을 설명하기 위해 나타내 보인 단면도들이다.
도 32 내지 도 33은 다른 예 따른 관통전극을 갖는 반도체 소자를 제조하는 방법을 설명하기 위해 나타내 보인 단면도들이다.
도 1은 일 예에 따른 관통전극을 갖는 반도체 소자를 나타내 보인 평면도이다. 그리고 도 2 및 도 3은 각각 도 1의 선 I-I' 및 선 II-II'를 따라 절단하여 나타내 보인 단면도들이다. 먼저 도 1을 참조하면, 본 예에 따른 반도체 소자(100)는, 제1 절연층(150) 위에 범프(160)가 배치되는 구조로 이루어진다. 범프(160)는, 복수개의 범프 레그들(bump legs)(161, 162, 163, 164)과, 범프 레그들(161, 162, 163, 164) 및 제1 절연층(150) 위에 배치되는 범프 바디(bump body)(169)를 포함한다. 범프 레그들(161, 162, 163, 164)의 각각은, 범프 바디(169)의 하부면으로부터 연장되는 구조로 이루어진다. 범프 레그들(161, 162, 163, 164)의 각각은, 상호 이격되도록 배치된다. 범프 레그들(161, 162, 163, 164)의 각각은, 비록 평면 구조에서는 나타나지 않지만, 제1 절연층(150)이 갖는 개구부들의 각각에 배치된다.
도 1과 함께 도 2 및 도 3을 참조하면, 반도체 소자(100)는, 서로 반대되는 제1 표면(111) 및 제2 표면(112)을 갖는 소자 몸체(110)를 포함한다. 비록 도면에 나타내지는 않았지만, 소자 몸체(110) 내에는 트랜지스터와 같은 액티브소자가 배치될 수 있으며, 액티브 소자와 함께 레지스터, 커패시터와 같은 패시브소자가 배치될 수 있다. 소자 몸체(110)는 실리콘 웨이퍼 자체이거나 실리콘 웨이퍼로부터 소잉되어 분리된 일 단위의 구조체일 수 있다. 경우에 따라서 실리콘 외의 다른 반도체 재질로 이루어질 수도 있다. 소자 몸체(110) 내에는 소자 몸체(110)를 관통하는 관통전극(120)이 배치된다. 관통전극(120)은 적어도 하나 이상의 금속층으로 이루어진다. 일 예에서 관통전극(120)은 구리(Cu) 재질로 이루어진다. 비록 도면에 나타내지는 않았지만, 관통전극(120)과 소자 몸체(110) 사이의 접합면에는 절연층이 배치되어, 관통전극(120)과 소자 몸체(110)가 전기적으로 절연된다. 또한 관통전극(120) 내의 금속 성분이 소자 몸체(110)로 확산되는 것을 억제하기 위한 배리어층이 배치될 수도 있다.
소자 몸체(110)의 제1 표면(111) 쪽으로 관통전극(120) 위에는 패드(130)가 배치된다. 패드(130)의 상부면은 소자 몸체(110)의 제1 표면(111)에 의해 노출된다. 소자 몸체(110)의 제1 표면(111) 및 패드(130)의 상부 일부 표면 위에는 제1 절연층(150)이 배치된다. 일 예에서 제1 절연층(150)은 폴리머 재질로 이루어진다. 다른 예에서 제1 절연층(150)은 나이트라이드층이나 옥사이드층을 포함할 수도 있다. 제1 절연층(150)은 패드(130)의 일부 표면을 노출시키는 적어도 1개 이상의 개구부들를 갖는다. 제1 절연층(150)이 갖는 개구부들의 개수 및 형상은 범프 레그들의 개수 및 형상과 일치한다. 패드(130)의 하부면은 관통전극(120)의 일 단부 표면과 접촉된다. 본 예에서 패드(130)의 하부면에 접촉되는 관통전극(120)의 일 단부 표면을 "제1 단부 표면"으로 정의하고, 관통 전극(120)의 반대 단부 표면을 "제2 단부 표면"으로 정의하기로 한다.
제1 절연층(150)이 갖는 개구부들에 의해 노출되는 패드(130)의 상부면 및 제1 절연층(150) 위에는 범프(160)가 배치된다. 일 예에서 범프(160)는 구리와 같은 금속 재질로 이루어진다. 범프(160)는, 도 1을 참조하여 설명한 바와 같이, 하부에 배치되는 범프 레그들(161, 162, 163, 164) 및 상부에 배치되는 범프 바디(169)로 이루어진다. 범프 레그들(161, 162, 163, 164)의 각각은 제1 절연층(150)이 갖는 개구부들의 각각을 채우면서 개구부들의 각각에 의해 노출되는 패드(130) 표면과 컨택된다. 범프 레그들(161, 162, 163, 164)이 범프 바디(169)의 하부면으로부터 연장됨에 따라, 범프 레그들(161, 162, 163, 164)의 상부면 및 범프 바디(169)의 하부면은 제1 절연층(150)의 상부면과 동일한 수평 레벨상에 위치한다. 비록 본 예에서는 4개의 범프 레그들(161, 162, 163, 164)만이 도시되어 있지만, 범프 레그들의 개수는 4개보다 더 적거나, 또는 더 많을 수도 있다. 범프 바디(169)는 범프 레그들(161, 162, 163, 164)의 각각의 상부면과 제1 절연층(150) 위에 배치된다. 도 2에 나타낸 바와 같이, 범프 레그들(161, 162, 163, 164)이 있는 영역에서 범프 바디(169)와 패드(130) 사이에는 범프 레그들(161, 162, 163, 164)이 배치된다. 반면에, 도 3에 나타낸 바와 같이, 범프 레그들(161, 162, 163, 164)이 없는 영역에서 범프 바디(169)와 패드(130) 사이에는 제1 절연층(150)이 배치된다.
소자 몸체(110)의 제2 표면(112)에는 관통전극(120)의 제2 단부 표면을 노출시키는 제2 절연층(170)이 배치될 수 있다. 일 예에서 제2 절연층(170)은 나이트라이드층이나 옥사이드층을 포함할 수 있다. 관통전극(120)의 제2 단부 표면 위에는 후면 범프(180)가 배치될 수 있다. 일 예에서 후면 범프(180)는 관통전극(120)과 일체형 구조일 수도 있다. 경우에 따라서 후면 범프(180) 대신에 다른 전기적 접속 수단이 관통전극(120)의 제2 단부 표면 위에 배치될 수도 있다.
도 4는 도 1 내지 도 3의 관통전극을 갖는 반도체 소자에서 관통전극 및 패드의 상호간의 배치 구조를 나타내 보인 평면도이다. 도 2 및 도 3은 각각 도 4의 선 I-I' 및 선 II-II'를 따라 절단한 단면 구조와 일치한다. 도 4를 도 1 내지 도 3과 함께 참조하면, 패드(130)는 사각 형태의 단면 형상을 가지며, 관통전극(120)은 원 형태의 단면 형상을 갖는다. 그러나 이는 하나의 예시로서, 경우에 따라서 패드(130) 및 관통전극(120)은 다른 형태의 단면 형상을 가질 수도 있다. 관통전극(120)의 제1 단부 표면은 패드(130)와 접촉된다. 패드(130)의 단면적은 관통전극(120)의 제1 단부 표면의 면적보다 크며, 이에 따라 관통전극(120)의 제1 단부 표면의 전 면적은 패드(130)의 일부 영역과 중첩된다. 제조과정에서 의미있는 미스얼라인(misalign)이 발생하지 않을 경우, 관통전극(120)의 제1 단부 표면은 패드(130)의 중심부와 중첩된다. 그러나 경우에 따라서는 의도적으로 관통전극(120)의 제1 단부 표면과 패드(130)의 중첩 영역이 패드(130)의 어느 한 쪽으로 치우치도록 할 수도 있으며, 이 경우에도 본 발명은 동일하게 적용된다.
패드(130)는, 관통전극(120)의 제1 단부 표면과 중첩되는 영역과, 관통전극(120)의 제1 단부 표면에 중첩되지 않는 영역으로 구분될 수 있다. 본 예에서 관통전극(120)의 제1 단부 표면에 중첩되는 패드(130)의 영역을 "중첩 영역(131, 132)"으로 정의하기로 한다. 중첩 영역(131, 132)은 제1 중첩 영역(131) 및 제2 중첩 영역(132)으로 구분된다. 제1 중첩 영역(131)은, 관통전극(120)의 제1 단부 표면의 중심부와 중첩되는 부분으로서 원형의 단면 구조를 갖는다. 제2 중첩 영역(132)은, 관통전극(120)의 제1 단부 표면의 가장자리부와 중첩되는 부분으로서, 제1 중첩 영역(131)을 둘러싸는 원형 고리 형태의 단면 구조를 갖는다. 제1 중첩 영역(131) 및 제2 중첩 영역(132)의 구분은, 관통전극(120)의 제1 단부 표면의 중심부 및 가장자리의 구분에 의해 결정된다. 본 예에서 제1 중첩 영역(131)에 대응되는 관통전극(120)의 제1 단부 표면의 중심부는, 열팽창계수의 차이로 인해 발생되는 외력의 영향이 상대적으로 큰 부분이다. 따라서 제1 중첩 영역(131)은, 열팽창계수의 차이로 인해 발생되는 외력의 영향이 가장 큰 관통전극(120)의 제1 단부 표면의 중심을 포함한다. 관통전극(120)의 중심부 및 가장자리의 구분은, 관통전극(120)의 재질 등에 따라 다양하게 변동될 수 있다.
도 5는 도 1 내지 도 3의 관통전극을 갖는 반도체 소자에서 관통전극, 패드 및 제1 절연층의 상호간의 배치 구조를 나타내 보인 평면도이다. 도 2 및 도 3은 도 5에서 각각 선 I-I' 및 선 II-II'를 따라 절단한 단면 구조와 일치한다. 도 5를 도 1 내지 도 3과 함께 참조하면, 제1 절연층(150)은 패드(130)의 일부 표면을 노출시키는 복수개의 개구부들(151, 152, 153, 154)을 갖는다. 본 예에서 개구부들(151, 152, 153, 154)의 각각의 단면 형상은 원형이지만, 이는 단지 일 예로서 원형 외의 다른 다양한 형상으로 이루어질 수도 있다. 개구부들(151, 152, 153, 154)에 의해 노출되는 영역을 제외한 패드(130)의 나머지 표면은 모두 제1 절연층(150)에 의해 덮인다. 제1 절연층(150)이 갖는 개구부들(151, 152, 153, 154)에 의한 패드(130)의 노출 표면은, 도 1 내지 도 3을 참조하여 설명한 바와 같이, 범프(160), 특히 범프 레그들(161, 162, 163, 164)과 직접 컨택되는데, 이에 대해서는 아래에서 상세히 설명하기로 한다. 제1 절연층(150)이 갖는 개구부들(151, 152, 153, 154)은 상호 이격되도록 배치된다. 본 예에서 개구부들(151, 152, 153, 154)은 상하 및 좌우로 상호 대칭이 되도록 배치되지만, 이는 단지 일 예로서 개구부들(151, 152, 153, 154)은 상호 비대칭으로 배치될 수도 있다. 또한 본 예에서 개구부들(151, 152, 153, 154)의 개수는 4개이지만, 이 또한 단지 일 예로서 개구부들(151, 152, 153, 154)의 개수는 4개보다 적거나 많을 수도 있다. 어느 경우이던지 개구부들(151, 152, 153, 154) 중 어느 것도 패드(130)의 제1 중첩영역(131)과는 중첩되지 않는다. 따라서 패드(130)의 제1 중첩영역(131)은 제1 절연층(150)으로 덮여 있다. 또한 개구부들(151, 152, 153, 154)의 각각은 제2 중첩영역(132)의 적어도 일부와 중첩된다. 따라서 패드(130)의 제2 중첩영역(132) 중 일부 표면만 개구부들(151, 152, 153, 154)에 의해 노출된다.
도 6은 도 1 내지 도 3의 관통전극을 갖는 반도체 소자에서 관통전극, 패드, 제1 절연층, 및 범프의 상호간의 배치 구조를 나타내 보인 평면도이다. 도 2 및 도 3은 도 6에서 각각 선 I-I' 및 선 II-II'를 따라 절단한 단면 구조와 일치한다. 도 6을 도 1 내지 도 3과 함께 참조하면, 범프(160)는, 제1 절연층(150) 및 패드(130)의 노출 표면 위에 배치된다. 범프(160)는, 도 1 내지 도 3을 참조하여 설명한 바와 같이, 제1 절연층(150)이 갖는 개구부들(151, 152, 153, 154)에 의한 패드(130)의 노출 표면 위에 배치되는 범프 레그들(161, 162, 163, 164)과, 범프 레그들(161, 162, 163, 164) 및 제1 절연층(150) 위에 배치되는 범프 바디(169)로 이루어진다. 일 예에서 범프 레그들(161, 162, 163, 164)의 각각은 상하 및 좌우로 상호 대칭이 되도록 배치될 수 있다. 다른 예에서 개구부들(151, 152, 153, 154) 및 범프 레그들(161, 162, 163, 164)은 상호 비대칭으로 배치될 수도 있다. 또한 본 예에서 개구부들(151, 152, 153, 154) 및 범프 레그들(161, 162, 163, 164)의 개수는 4개이지만, 이 또한 단지 일 예로서 개구부들(151, 152, 153, 154) 및 범프 레그들(161, 162, 163, 164)의 개수는 4개보다 적거나 많을 수도 있다. 범프 레그들(161, 162, 163, 164)은 범프 바디(169)의 하부면으로부터 연장되는 구조로 이루어진다. 본 예에서 범프 바디(169)의 단면 형상은 원형이지만, 경우에 따라서 다른 형태로 이루어질 수도 있다. 또한 범프 레그들(161, 162, 163, 164)의 경우 제1 절연층(150)이 갖는 개구부들(151, 152, 153, 154)의 형상에 의해 한정되는 형상을 갖는다. 따라서 개구부들(151, 152, 153, 154)이 원통 구조를 경우, 범프 레그들(161, 162, 163, 164) 또한 원통 구조를 갖는다. 범프 레그들(161, 162, 163, 164)의 각각의 하부면은, 제1 절연층(150)이 갖는 개구부들(151, 152, 153, 154)의 각각에 의해 노출되는 패드(130)의 노출 표면과 접촉된다. 범프 레그들(161, 162, 163, 164)의 각각의 측면은 제1 절연층(150)이 갖는 개구부들(151, 152, 153, 154)의 내벽에 접촉된다. 범프 레그들(161, 162, 163, 164)은 범프 바디(169)의 하부면으로부터 연장되는 구조로 이루어지므로, 관통전극(120)으로부터의 전기적 신호는 패드(130), 범프 레그들(161, 162, 163, 164), 및 범프 바디(169)로 연결되는 경로를 통해 전달된다.
도 5를 참조하여 설명한 바와 같이, 개구부들(151, 152, 153, 154) 중 어느 것도 패드(130)의 제1 중첩영역(131)과는 중첩되지 않는 반면에, 개구부들(151, 152, 153, 154)의 각각은 제2 중첩영역(132)의 적어도 일부와 중첩된다. 따라서 개구부들(151, 152, 153, 154)에 의해 노출되는 패드(130) 표면에 컨택되는 범프 레그들(161, 162, 163, 164)의 각각은, 패드(130)의 제1 중첩영역(131)과는 중첩되지 않는 반면, 제2 중첩영역(132)의 적어도 일부와는 중첩된다. 즉 범프(120)의 중심부에 대응되는 패드(130)의 제1 중첩영역(131) 위에는 범프 레그가 존재하지 않고 제1 절연층(150)이 배치된다. 반면에 범프(120)의 가장자리부에 대응되는 패드(130)의 제2 중첩영역(132) 위에는 제1 절연층(150) 및 범프 레그들(161, 162, 163, 164)이 모두 배치된다. 본 예에서 제1 절연층(150)은 폴리머 재질로 이루어지며, 범프 레그들(161, 162, 163, 164)은 금속 재질로 이루어짐에 따라, 관통전극(120)의 중심부에서 열팽창 계수 차이로 인한 외력이 발생하더라도 제1 중첩영역(131) 위에 배치되는 제1 절연층(150)이 외력에 대한 완충 역할을 하게 된다. 또한 관통전극(120)의 가장자리에서 열팽창 계수 차이로 인해 외력이 발생되더라도, 중심부에 비해 외력이 크기가 상대적으로 작으므로, 범프 레그들(161, 162, 163, 164) 사이의 제1 절연층(150)만으로도 충분한 완충 작용이 이루어질 수 있다.
도 7은 다른 예에 따른 관통전극을 갖는 반도체 소자에서 관통전극 및 패드의 상호간의 배치 구조를 나타내 보인 평면도이다. 도 7을 참조하면, 본 예에 따른 반도체 소자(100')에서 패드(130)는 사각 형태의 단면 형상을 가지며, 관통전극(120)은 원 형태의 단면 형상을 갖는다. 그러나 이는 하나의 예시로서, 경우에 따라서 패드(130) 및 관통전극(120)은 다른 형태의 단면 형상을 가질 수도 있다. 관통전극(120)은 소자 내부를 관통하도록 배치될 수 있다. 관통전극(120)의 표면은 패드(130)의 하부면에 접촉된다. 패드(130)의 단면적은 관통전극(120)의 표면 면적보다 크며, 이에 따라 관통전극(120)의 표면의 전 면적은 패드(130)의 일부 영역과 중첩된다. 제조과정에서 의미있는 미스얼라인이 발생하지 않을 경우, 관통전극(120)의 표면은 패드(130)의 중심부와 중첩된다. 그러나 경우에 따라서는 의도적으로 관통전극(120)의 표면과 패드(130)의 중첩 영역이 패드(130)의 어느 한 쪽으로 치우치도록 할 수도 있으며, 이 경우에도 본 발명은 동일하게 적용된다. 패드(130)는, 관통전극(120)의 중심과 중첩되는 중첩부분(135)을 갖는다. 관통전극(120)의 중심은, 열팽창계수의 차이로 인해 발생되는 외력의 영향이 가장 큰 부분이다. 본 예에서 중첩부분(135)은 작은 반경을 갖는 원형의 단면 형상을 갖지만, 관통전극(120)의 중앙에 대응되는 점의 형태로 이루어질 수도 있다.
도 8은 도 7의 반도체 소자에서 관통전극, 패드, 및 절연층의 상호간의 배치 구조를 나타내 보인 평면도이다. 도 8을 참조하면, 절연층(150')은 패드(130)의 일부 표면을 노출시키는 제1 개구부(151') 및 제2 개구부(152')를 갖는다. 제1 개구부(151') 및 제2 개구부(152')는 중첩부분(135)과 중첩되지 않는다. 제1 개구부(151') 및 제2 개구부(152')가 위치하는 영역을 제외한 패드(130)의 나머지 표면은 모두 제1 절연층(150')에 의해 덮인다. 제1 개구부(151') 및 제2 개구부(152')은 도면에서 좌우로 상호 대칭이 되도록 배치된다. 그러나 이는 단지 하나의 예시로서, 제1 개구부(151') 및 제2 개구부(152')는 비대칭적으로 배치될 수도 있다. 또한 중첩부분(135)과 중첩되지 않는 범위 내에서 제1 개구부(151') 및 제2 개구부(152')는 다양한 단면 형태로 이루어질 수도 있다. 더욱이 2개보다 많은 개수의 개구부들이 배치될 수도 있고, 또는 하나의 개구부만이 배치될 수도 있다.
도 9는 도 7의 반도체 소자에서 관통전극, 패드, 절연층, 및 범프의 상호간의 배치 구조를 나타내 보인 평면도이다. 도 9를 참조하면, 범프는, 절연층(150')이 갖는 제1 개구부(151') 및 제2 개구부(152') 내에 배치되는 제1 범프 레그(161') 및 제2 범프 레그(162')와, 제1 범프 레그(161') 및 제2 범프 레그(162')의 상부면을 덮는 범프 바디(169')를 포함하여 구성된다. 제1 범프 레그(161') 및 제2 범프 레그(162')는, 범프 바디(169')의 하부면으로부터 연장되는 구조로 이루어진다. 제1 범프 레그(161') 및 제2 범프 레그(162')가 절연층(150')이 갖는 제1 개구부(151') 및 제2 개구부(152') 내에 배치됨에 따라, 제1 범프 레그(161') 및 제2 범프 레그(162')의 형태 및 개수는 제1 절연층(150')이 갖는 제1 개구부(151') 및 제2 개구부(152')가 갖는 형태 및 개수에 일치된다. 제1 범프 레그(161') 및 제2 범프 레그(162')가 배치되는 않는 영역에서 패드(130) 위에는 절연층(150')이 배치된다. 따라서 중첩부분(135)에서 패드(130) 위에는 절연층(150')이 배치된다. 일 예에서 절연층(150')은 폴리머 재질로 이루어질 수 있다. 다른 예에서 제1 절연층(150')은 나이트라이드층이나 옥사이드층을 포함할 수도 있다. 이 절연층(150')은 중첩부분(135)에서 열팽창 계수 차이로 인해 발생되는 외력을 완충시키는 역할을 수행한다. 본 예에서 범프 바디(169')의 단면 형상은 원형이지만, 경우에 따라서 다른 형태로 이루어질 수도 있다.
도 10은 다른 예에 따른 관통전극을 갖는 반도체 소자를 나타내 보인 평면도이다. 그리고 도 11은 도 10의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다. 먼저 도 10을 참조하면, 본 예에 따른 관통전극을 갖는 반도체 소자(200)는, 제1 절연층(250) 위에 범프(260)가 배치되는 구조로 이루어진다. 범프(260)는, 범프 레그(261)와, 범프 레그(261) 및 제1 절연층(250) 위에 배치되는 범프 바디(269)를 포함한다. 범프 레그(261)는, 범프 바디(269)의 하부 일부 표면으로부터 연장되는 구조로 이루어진다. 본 예에 따른 반도체 소자(200)에서 범프 레그(261)는 단일 구조로 이루어진다. 즉 도 10에서 점선으로 나타낸 바와 같이, 범프 레그(261)는 폐곡선 고리인 단면 형상을 갖는다. 비록 평면 구조에서 나타나지는 않지만, 범프 레그(261)는 제1 절연층(250)이 갖는 개구부 내에 배치된다.
도 10과 함께 도 11을 참조하면, 반도체 소자(200)는, 서로 반대되는 제1 표면(211) 및 제2 표면(212)을 갖는 소자 몸체(210)를 포함한다. 비록 도면에 나타내지는 않았지만, 소자 몸체(210) 내에는 트랜지스터와 같은 액티브소자가 배치될 수 있으며, 액티브 소자와 함께 레지스터, 커패시터와 같은 패시브소자가 배치될 수 있다. 소자 몸체(210)는 실리콘 웨이퍼 자체이거나 실리콘 웨이퍼로부터 소잉되어 분리된 일 단위의 구조체일 수 있다. 경우에 따라서 실리콘 외의 다른 반도체 재질로 이루어질 수도 있다. 소자 몸체(210) 내에는 소자 몸체(210)를 관통하는 관통전극(220)이 배치된다. 관통전극(220)은 적어도 하나 이상의 금속층으로 이루어진다. 일 예에서 관통전극(220)은 구리(Cu) 재질로 이루어진다. 비록 도면에 나타내지는 않았지만, 관통전극(220)과 소자 몸체(210) 사이의 접합면에는 절연층이 배치되어, 관통전극(220)과 소자 몸체(210)가 전기적으로 절연된다. 또한 관통전극(220) 내의 금속 성분이 소자 몸체(210)로 확산되는 것을 억제하기 위한 배리어층이 배치될 수도 있다.
소자 몸체(210)의 제1 표면(211)에는 패드(230)가 배치된다. 소자 몸체(210)의 제1 표면 및 패드(230)의 상부 일부 표면 위에는 제1 절연층(250)이 배치된다. 일 예에서 제1 절연층(250)은 폴리머 재질로 이루어진다. 다른 예에서 제1 절연층(250)은 나이트라이드층이나 옥사이드층을 포함할 수도 있다. 제1 절연층(250)은 패드(230)의 일부 표면을 노출시키는 개구부를 갖는다. 제1 절연층(250)이 갖는 개구부의 형상은 범프 레그(261)의 형상과 일치한다. 패드(230)의 하부면은 관통전극(220)의 일 단부 표면과 접촉된다. 본 예에서 패드(230)의 하부면에 접촉되는 관통전극(220)의 일 단부 표면을 "제1 단부 표면"으로 정의하고, 관통 전극(220)의 반대 단부 표면을 "제2 단부 표면"으로 정의하기로 한다.
제1 절연층(250)이 갖는 개구부에 의해 노출되는 패드(230)의 상부면 및 제1 절연층(250) 위에는 범프(260)가 배치된다. 일 예에서 범프(260)는 구리와 같은 금속 재질로 이루어진다. 범프(260)는, 하부에 배치되는 범프 레그(261) 및 상부에 배치되는 범프 바디(269)로 이루어진다. 범프 레그(261)는 제1 절연층(250)이 갖는 개구부를 채우면서 개구부에 의해 노출되는 패드(230) 표면과 컨택된다. 범프 레그(261)의 상부면은 제1 절연층(250)의 상부면과 동일한 수평 레벨상에 위치한다. 범프 바디(269)는 범프 레그(261)의 상부면과 제1 절연층(250) 위에 배치된다. 따라서 범프 레그(261)가 있는 영역에서 범프 바디(269)와 패드(250) 사이에는 범프 레그(261)가 배치된다. 반면에, 범프 레그(261)가 없는 영역에서 범프 바디(269)와 패드(230) 사이에는 제1 절연층(250)이 배치된다.
소자 몸체(210)의 제2 표면(212)에는 관통전극(220)의 제2 단부 표면을 노출시키는 제2 절연층(270)이 배치될 수 있다. 일 예에서 제2 절연층(270)은 나이트라이드층이나 옥사이드층을 포함할 수 있다. 관통전극(220)의 제2 단부 표면 위에는 후면 범프(280)가 배치될 수 있다. 일 예에서 후변 범프(280)는 관통전극(220)과 일체형 구조일 수도 있다. 경우에 따라서 후면 범프(280) 대신에 다른 전기적 접속 수단이 관통전극(220)의 제2 단부 표면 위에 배치될 수도 있다.
도 12는 도 10 및 도 11의 관통전극을 갖는 반도체 소자에서 관통전극 및 패드의 상호간의 배치 구조를 나타내 보인 평면도이다. 도 11은 도 12의 선 III-III'를 따라 절단한 단면 구조와 일치한다. 도 12를 도 10 및 도 11과 함께 참조하면, 패드(230)는 사각 형태의 단면 형상을 가지며, 관통전극(220)은 원 형태의 단면 형상을 갖는다. 그러나 이는 하나의 예시로서, 경우에 따라서 패드(230) 및 관통전극(220)은 다른 형태의 단면 형상을 가질 수도 있다. 관통전극(220)은 패드(230)와 중첩된다. 패드(230)의 단면적은 관통전극(220)의 제1 단부 표면의 면적보다 크므로, 관통전극(220)의 제1 단부 표면의 전 면적은 패드(230)의 일부 영역과 중첩된다. 제조과정에서 의미있는 미스얼라인이 발생하지 않을 경우, 관통전극(220)의 제1 단부 표면은 패드(230)의 중심부와 중첩된다. 그러나 경우에 따라서는 의도적으로 관통전극(220)의 제1 단부 표면과 패드(230)의 중첩 영역이 패드(230)의 어느 한 쪽으로 치우치도록 할 수도 있으며, 이 경우에도 본 발명은 동일하게 적용된다.
이와 같이, 패드(230)는, 관통전극(220)과 중첩되는 영역과, 관통전극(220)과는 중첩되지 않는 영역으로 구분된다. 본 예에서 관통전극(220)의 제1 단부 표면에 중첩되는 패드(230)의 영역을 "중첩 영역(231, 232)"으로 정의하기로 한다. 중첩 영역(231, 232)은 제1 중첩 영역(231) 및 제2 중첩 영역(232)으로 구분된다. 제1 중첩 영역(231)은, 관통전극(220)의 제1 단부 표면의 중심부와 중첩되는 부분으로서 원형의 단면 구조로 이루어진다. 제2 중첩 영역(232)은, 관통전극(220)의 제1 단부 표면의 가장자리부와 중첩되는 부분으로서, 제1 중첩 영역(231)을 둘러싸는 폐곡선 고리의 형태로 이루어진다. 제1 중첩 영역(231) 및 제2 중첩 영역(232)의 구분은, 관통전극(220)의 제1 단부 표면의 중심부 및 가장자리의 구분에 의해 결정된다. 본 예에서 제1 중첩 영역(231)에 대응되는 관통전극(220)의 제1 단부 표면의 중심부는, 열팽창계수의 차이로 인해 발생되는 외력의 영향이 상대적으로 큰 부분이다. 따라서 제1 중첩 영역(231)은, 열팽창계수의 차이로 인해 발생되는 외력의 영향이 가장 큰 관통전극(220)의 제1 단부 표면의 중심을 포함한다. 관통전극(220)의 중심부 및 가장자리의 구분은, 관통전극(220)의 재질 등에 따라 다양하게 변동될 수 있다.
도 13은 도 10 및 도 11의 관통전극을 갖는 반도체 소자에서 관통전극, 패드 및 제1 절연층의 상호간의 배치 구조를 나타내 보인 평면도이다. 도 11은 도 13에서 선 III-III'를 따라 절단한 단면 구조와 일치한다. 도 13을 도 10 및 도 11과 함께 참조하면, 패드(230)를 덮는 제1 절연층(250)은 패드(230)의 일부 표면을 노출시키는 개구부(251)를 갖는다. 개구부(251)는 폐곡선의 고리 형상의 단면 형상을 가지며, 이에 따라 개구부(251)에 의한 패드(230)의 노출 부분 또한 폐곡선의 고리 형상의 단면 형상을 갖는다. 개구부(251)에 의해 노출되는 영역을 제외한 패드(230)의 나머지 표면은 모두 제1 절연층(250)에 의해 덮인다. 제1 절연층(250)이 갖는 개구부(251)에 의한 패드(230)의 노출 표면은, 범프(260), 특히 범프 레그(261)와 직접 컨택된다. 개구부(251)의 어느 부분도 패드(230)의 제1 중첩영역(231)과는 중첩되지 않는다. 따라서 패드(230)의 제1 중첩영역(231)은 제1 절연층(250)으로 덮인다. 또한 개구부(251)는 제2 중첩영역(432)의 적어도 일부와 중첩된다. 따라서 패드(230)의 제2 중첩영역(232) 중 일부 표면만 개구부(251)에 의해 노출된다. 다른 예에서 패드(230)의 제2 중첩영역(232)은 모두 개구부(251)에 의해 노출될 수도 있다. 이 경우 제1 절연층(250)이 갖는 개구부(251)의 내주(251a)는, 제1 중첩영역(231)의 외주와 실질적으로 일치된다.
도 14는 도 10 및 도 11의 관통전극을 갖는 반도체 소자에서 관통전극, 패드, 제1 절연층, 및 범프의 상호간의 배치 구조를 나타내 보인 평면도이다. 도 11은 도 14에서 선 III-III'를 따라 절단한 단면 구조와 일치한다. 도 14를 도 19 및 도 11과 함께 참조하면, 범프(260)는, 제1 절연층(250) 및 패드(230)의 노출 표면 위에 배치된다. 범프(260)는, 도 10 및 도 ``을 참조하여 설명한 바와 같이, 제1 절연층(250)이 갖는 개구부(251)에 의한 패드(230)의 노출 표면 위에 배치되는 범프 레그(261)와, 범프 레그(261) 및 제1 절연층(250) 위에 배치되는 범프 바디(269)로 이루어진다. 범프 레그(261)는 범프 바디(269)의 하부 일부 표면으로부터 연장되는 구조로 이루어진다. 본 예에서 범프 바디(269)의 단면 형상은 원형이지만, 경우에 따라서 다른 형태로 이루어질 수도 있다. 범프 레그(261)의 경우 제1 절연층(250)이 갖는 개구부(251)의 형상에 의해 한정되는 형상을 갖는다. 따라서 범프 레그(261)는, 개구부(251)의 폐곡선의 고리 형상과 동일하게 폐곡선의 고리 형상을 갖는다. 범프 레그(261)의 하부면은, 제1 절연층(250)이 갖는 개구부(251)에 의해 노출되는 패드(230)의 노출 표면과 접촉된다. 범프 레그(261)의 내주 및 외주 측면은 제1 절연층(250)이 갖는 개구부(251)의 내벽에 접촉된다. 범프 레그(261)가 범프 바디(269)의 하부면으로부터 연장되는 구조로 이루어짐에 따라, 관통전극(220)으로부터의 전기적 신호는 패드(230), 범프 레그(261), 및 범프 바디(269)로 연결되는 경로를 통해 전달된다.
도 13을 참조하여 설명한 바와 같이, 개구부(251)의 어느 영역도 패드(230)의 제1 중첩영역(231)과는 중첩되지 않는 반면에, 개구부(251)는 제2 중첩영역(232)의 적어도 일부와 중첩된다. 따라서 개구부(251)에 의해 노출되는 패드(230) 표면에 컨택되는 범프 레그(261)는, 패드(230)의 제1 중첩영역(231)과는 중첩되지 않는 반면, 제2 중첩영역(232)의 적어도 일부와는 중첩된다. 즉 범프(220)의 중심부에 대응되는 패드(230)의 제1 중첩영역(231) 위에는 범프 레그가 존재하지 않고 제1 절연층(250)이 배치된다. 범프(220)의 가장자리부에 대응되는 패드(230)의 제2 중첩영역(232) 위에는 제1 절연층(250) 및 범프 레그(261)가 모두 배치될 수 있다. 본 예에서 제1 절연층(250)이 폴리머 재질로 이루어지고, 범프 레그(261)가 금속 재질로 이루어짐에 따라, 관통전극(220)의 중심부에서 열팽창 계수 차이로 인한 외력이 발생하더라도 제1 중첩영역(231) 위에 배치되는 제1 절연층(250)이 외력에 대한 완충 역할을 하게 된다.
도 15는 다른 예에 따른 관통전극을 갖는 반도체 소자를 나타내 보인 평면도이다. 그리고 도 16은 도 15의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다. 먼저 도 15를 참조하면, 본 예에 따른 관통전극을 갖는 반도체 소자(300)는, 제1 절연층(350) 위에 범프(360)가 배치되는 구조로 이루어진다. 범프(360)는, 복수개의 범프 레그들(361, 362, 363, 364)과, 범프 레그들(361, 362, 363, 364) 및 제1 절연층(350) 위에 배치되는 범프 바디(369)를 포함한다. 범프 레그들(361, 362, 363, 364)의 각각은, 범프 바디(369)의 하부 일부 표면으로부터 연장되는 구조로 이루어진다. 범프 레그들(361, 362, 363, 364)의 각각은, 상호 이격되도록 배치된다. 범프 레그들(361, 362, 363, 364)의 각각은, 비록 평면 구조에서는 나타나지 않지만, 제1 절연층(350)이 갖는 개구부들의 각각의 내부에 배치된다.
도 15와 함께 도 16을 참조하면, 본 예에 따른 반도체 소자(300)는, 서로 반대되는 제1 표면(311) 및 제2 표면(312)을 갖는 소자 몸체(310)를 포함한다. 비록 도면에 나타내지는 않았지만, 소자 몸체(310) 내에는 트랜지스터와 같은 액티브소자가 배치될 수 있으며, 액티브 소자와 함께 레지스터, 커패시터와 같은 패시브소자가 배치될 수 있다. 소자 몸체(310)는 실리콘 웨이퍼 자체이거나 실리콘 웨이퍼로부터 소잉되어 분리된 일 단위의 구조체일 수 있다. 경우에 따라서 실리콘 외의 다른 반도체 재질로 이루어질 수도 있다. 소자 몸체(310)의 제1 표면(311) 위에는 보호층패턴(340)이 배치된다. 소자 몸체(310) 내에는 소자 몸체(310) 및 보호층패턴(340)을 관통하는 관통전극(320)이 배치된다. 관통전극(320)은 적어도 하나 이상의 금속층으로 이루어진다. 일 예에서 관통전극(320)은 구리(Cu) 재질로 이루어진다. 비록 도면에 나타내지는 않았지만, 관통전극(320)과 소자 몸체(310) 사이의 접합면에는 절연층이 배치되어, 관통전극(320)과 소자 몸체(310)가 전기적으로 절연된다. 또한 관통전극(320) 내의 금속 성분이 소자 몸체(310)로 확산되는 것을 억제하기 위한 배리어층이 배치될 수도 있다.
관통전극(320)의 제1 단부 표면은 보호층패턴(340)에 의해 노출된다. 보호층패턴(340)의 상부면 및 관통전극(320)의 제1 단부 표면 중 일부 표면 위에는 제1 절연층(350)이 배치된다. 일 예에서 제1 절연층(350)은 폴리머 재질로 이루어진다. 다른 예에서 제1 절연층(350)은 나이트라이드층이나 옥사이드층을 포함할 수도 있다. 제1 절연층(350), 보호막패턴(340), 및 관통전극(320)의 노출 표면 위에는 범프(360)가 배치된다. 도 15를 참조하여 설명한 바와 같이, 범프(360)는 복수개의 범프 레그들(361, 362, 363, 364) 및 범프 바디(369)로 이루어진다. 복수개의 범프 레그들(361, 362, 363, 364)의 각각은 제1 절연층(350)을 관통하여 관통전극(320)의 제1 단부 표면의 일부와 컨택된다. 일 예에서 범프(360)는 구리와 같은 금속 재질로 이루어진다.
범프(360)는, 도 15를 참조하여 설명한 바와 같이, 하부에 배치되는 범프 레그들(361, 362, 363, 364) 및 상부에 배치되는 범프 바디(369)로 이루어진다. 범프 레그들(361, 362, 363, 364)의 각각은 제1 절연층(450)이 갖는 개구부들의 각각을 채우면서 개구부에 의해 노출되는 관통전극(320)의 노출 표면과 컨택된다. 범프 레그들(361, 362, 363, 364)의 상부면은 제1 절연층(350)의 상부면과 동일한 수평 레벨상에 위치한다. 범프 바디(369)는 범프 레그들(361, 362, 363, 364)의 상부면과 제1 절연층(350) 위에 배치된다. 따라서 범프 레그들(361, 362, 363, 364)이 있는 영역에서 범프 바디(369)와 관통전극(320) 사이에는 범프 레그들(361, 362, 363, 364)가 배치된다. 반면에, 범프 레그들(361, 362, 363, 364)이 없는 영역에서 범프 바디(369)와 관통전극(320) 사이에는 제1 절연층(350)이 배치된다. 비록 도면상에서 범프 레그들(361, 362, 363, 364)의 하부면의 일부는 보호층패턴(320)의 노출표면과도 컨택되지만, 이는 선택적인 사항으로서, 범프 레그들(361, 362, 363, 364)의 하부면은 관통전극(320)의 노출 표면에만 컨택될 수 있다.
소자 몸체(310)의 제2 표면(312)에는 관통전극(320)의 제2 단부 표면을 노출시키는 제2 절연층(370)이 배치될 수 잇다. 일 예에서 제2 절연층(370)은 나이트라이드층이나 옥사이드층을 포함할 수 있다. 관통전극(320)의 제2 단부 표면 위에는 후면 범프(380)가 배치될 수 있다. 일 예에서 후면 범프(380)는 관통전극(320)과 일체형 구조일 수도 있다. 경우에 따라서 후면 범프(380) 대신에 다른 전기적 접속 수단이 관통전극(320)의 제2 단부 표면 위에 배치될 수도 있다.
도 17는 도 15 및 도 16의 관통전극을 갖는 반도체 소자(300)의 관통전극 및 제1 절연층 사이의 배치 관계를 나타내 보인 평면도이다. 도면의 일치를 위해, 도 15는 도 17의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다. 도 17에 나타낸 바와 같이, 관통전극(320)의 제1 단부 표면의 단면 형상은 원형의 형상으로 이루어진다. 그러나 이는 일 예로서 원형 이외의 다른 형태의 형상일 수도 있다. 관통전극(320)의 제1 단부 표면은 중심영역(321) 및 가장자리영역(322)으로 구분된다. 중심영역(321)은 관통전극(320)의 제1 단부 표면의 중심을 포함하는 원형의 단면 형상으로 이루어진 영역이며, 가장자리영역(322)은 중심영역(321)을 둘러싸는 폐곡선의 고리 형상으로 이루어진 영역이다. 제1 절연층(350)은, 상호 이격되도록 배치되는 복수개의 개구부들(351, 352, 353, 354)을 갖는다. 본 예에서 개구부들(351, 352, 353, 354)의 각각의 단면 형상은 원형이지만, 이는 단지 일 예로서 다양한 형상으로 이루어질 수도 있다. 개구부들(351, 352, 353, 354)의 각각은, 관통전극(320)의 중심영역(321)과 중첩되지 않으며, 관통전극의 가장자리영역(322)의 일부 표면 및 보호층패턴(340)의 일부 표면을 노출시킨다. 이에 따라 개구부들(351, 352, 353, 354)과 중첩되지 않는 관통전극(320)의 중심영역(321)은 제1 절연층(350)으로 덮인다. 그리고 관통전극(320)의 가장자리영역(322) 중 개구부들(351, 352, 353, 354)이 존재하지 않는 영역도 제1 절연층(350)에 의해 덮인다. 본 예에서 개구부들(351, 352, 353, 354)은 상하 및 좌우로 상호 대칭이 되도록 배치되지만, 이는 단지 일 예로서 개구부들(351, 352, 353, 354)은 상호 비대칭으로 배치될 수도 있다. 또한 본 예에서 개구부들(351, 352, 353, 354)의 개수는 4개이지만, 이 또한 단지 일 예로서 개구부들(351, 352, 353, 354)의 개수는 4개보다 적거나 많을 수도 있다.
도 18은 도 15 및 도 16의 관통전극을 갖는 반도체 소자(300)의 관통전극, 제1 절연층, 및 범프 사이의 배치 관계를 나타내 보인 평면도이다. 도 15는 도 18의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다. 도 18에 나타낸 바와 같이, 범프(360)는, 제1 절연층(350)이 갖는 개구부들(351, 352, 353, 354)에 의한 보호막패턴(340) 및 관통전극(320)의 노출 표면 위에 배치되는 범프 레그들(361, 362, 363, 364)과, 범프 레그들(361, 362, 363, 364) 및 제1 절연층(350) 위에 배치되는 범프 바디(369)로 이루어진다. 범프 레그들(361, 362, 363, 364)은 범프 바디(369)의 하부 일부 표면으로부터 연장되는 구조로 이루어진다. 범프 레그들(361, 362, 363, 364)은 제1 절연층(350)이 갖는 개구부들(351, 352, 353, 354)의 형상에 의해 한정되는 형상을 갖는다. 따라서 개구부들(351, 352, 353, 354)이 원통 구조를 경우, 범프 레그들(361, 362, 363, 364) 또한 원통 구조를 갖는다. 범프 레그들(361, 362, 363, 364)의 각각의 하부면은, 제1 절연층(350)이 갖는 개구부들(351, 352, 353, 354)의 각각에 의해 노출되는 보호막패턴(340) 및 관통전극(320)의 노출 표면과 접촉된다. 범프 레그들(361, 362, 363, 364)의 각각의 측면은 제1 절연층(350)이 갖는 개구부들(351, 352, 353, 354)의 내벽에 접촉된다. 범프 레그들(361, 362, 363, 364)의 각각은은 범프 바디(369)의 하부면으로부터 연장되는 구조로 이루어짐에 따라, 관통전극(320)으로부터의 전기적 신호는 범프 레그들(361, 362, 363, 364) 및 범프 바디(369)로 연결되는 경로를 통해 전달된다.
도 17를 참조하여 설명한 바와 같이, 개구부들(631, 62, 633, 634) 중 어느 것도 관통전극(320)의 중심영역(321)과는 중첩되지 않는 반면에, 개구부들(351, 352, 353, 354)의 각각은 관통전극(320)의 가장자리영역(322)의 적어도 일부와 중첩된다. 따라서 개구부들(351, 352, 353, 354)의 각각의 내부에 배치되는 범프 레그들(361, 362, 363, 364)의 각각은, 관통전극(320)의 중심영역(321)에 컨택되지 않는 반면, 관통전극(320)의 가장자리영역(322)의 적어도 일부에 컨택된다. 즉 관통전극(320)의 중심영역(321) 위에는 범프 레그가 존재하지 않고 제1 절연층(350)이 배치된다. 반면에 관통전극(320)의 가장자리영역(322) 위에는 제1 절연층(350) 및 범프 레그들(361, 362, 363, 364)이 모두 배치된다. 본 예에서 제1 절연층(350)이 폴리머 재질로 이루어지고, 범프 레그들(361, 362, 363, 364)이 금속 재질로 이루어짐에 따라, 관통전극(320)의 중심영역(321)에서 열팽창 계수 차이로 인한 외력이 발생하더라도 관통전극(320)의 중심영역(321) 위에 배치되는 제1 절연층(350)이 외력에 대한 완충 역할을 하게 된다. 또한 관통전극(320)의 가장자리영역(322)에서 열팽창 계수 차이로 인해 외력이 발생되더라도, 중심영역(321)에 비해 외력이 크기가 상대적으로 작으므로, 범프 레그들(361, 362, 363, 364) 사이의 제1 절연층(350)만으로도 충분한 완충 작용이 이루어질 수 있다.
도 19는 또 다른 예에 따른 관통전극을 갖는 반도체 소자를 나타내 보인 평면도이다. 도 20은 도 19의 선 V-V'를 따라 절단하여 나타내 보인 단면도이다. 먼저 도 19를 참조하면, 본 예에 따른 관통전극을 갖는 반도체 소자(400)는, 제1 절연층(450) 위에 범프(460)가 배치되는 구조로 이루어진다. 범프(460)는, 범프 레그(461)와, 범프 레그(461) 및 제1 절연층(450) 위에 배치되는 범프 바디(469)를 포함한다. 범프 레그(461)는, 범프 바디(469)의 하부 일부 표면으로부터 연장되는 구조로 이루어진다. 본 예에 따른 반도체 소자(400)에서 범프 레그(461)는 단일 구조로 이루어진다. 즉 도 19에서 점선으로 나타낸 바와 같이, 범프 레그(461)는 폐곡선의 고리인 단면 형상을 갖는다. 비록 평면 구조에서 나타나지는 않지만, 범프 레그(461)는 제1 절연층(450)이 갖는 개구부 내에 배치되며, 그 하단부는 관통전극에 직접 컨택된다.
도 19과 함께 도 20을 참조하면, 반도체 소자(400)는, 서로 반대되는 제1 표면(411) 및 제2 표면(412)을 갖는 소자 몸체(410)를 포함한다. 비록 도면에 나타내지는 않았지만, 소자 몸체(410) 내에는 트랜지스터와 같은 액티브소자가 배치될 수 있으며, 액티브 소자와 함께 레지스터, 커패시터와 같은 패시브소자가 배치될 수 있다. 소자 몸체(410)는 실리콘 웨이퍼 자체이거나 실리콘 웨이퍼로부터 소잉되어 분리된 일 단위의 구조체일 수 있다. 경우에 따라서 실리콘 외의 다른 반도체 재질로 이루어질 수도 있다. 소자 몸체(410)의 제1 표면(411) 위에는 보호층패턴(750)이 배치된다. 소자 몸체(410) 내에는 소자 몸체(410) 및 보호층패턴(750)을 관통하는 관통전극(420)이 배치된다. 관통전극(420)은 적어도 하나 이상의 금속층으로 이루어진다. 일 예에서 관통전극(420)은 구리(Cu) 재질로 이루어진다. 비록 도면에 나타내지는 않았지만, 관통전극(420)과 소자 몸체(410) 사이의 접합면에는 절연층이 배치되어, 관통전극(420)과 소자 몸체(410)가 전기적으로 절연된다. 또한 관통전극(420) 내의 금속 성분이 소자 몸체(410)로 확산되는 것을 억제하기 위한 배리어층이 배치될 수도 있다.
관통전극(420)의 제1 단부 표면은 보호층패턴(750)에 의해 노출된다. 보호층패턴(750)의 상부면 및 관통전극(750)의 제1 단부 표면 중 일부 표면 위에는 제1 절연층(450)이 배치된다. 일 예에서 제1 절연층(450)은 폴리머 재질로 이루어진다. 다른 예에서 제1 절연층(450)은 나이트라이드층이나 옥사이드층을 포함할 수도 있다. 제1 절연층(450), 보호막패턴(750), 및 관통전극(420)의 노출 표면 위에는 범프(460)가 배치된다. 도 20을 참조하여 설명한 바와 같이, 범프(460)는 범프 레그(461) 및 범프 바디(469)로 이루어진다. 범프 레그(461)는 제1 절연층(450)을 관통하여 관통전극(420)의 제1 단부 표면의 일부와 컨택된다. 일 예에서 범프(460)는 구리와 같은 금속 재질로 이루어진다. 다른 예에서 범프(460)는 표면에 금 도금된 니켈 재질로 이루어질 수도 있다.
범프(460)는, 도 19를 참조하여 설명한 바와 같이, 하부에 배치되는 범프 레그(461) 및 상부에 배치되는 범프 바디(469)로 이루어진다. 범프 레그(461)는 제1 절연층(450)이 갖는 개구부를 채우면서 개구부에 의해 노출되는 관통전극(420)의 노출 표면과 컨택된다. 범프 레그(461)의 상부면은 제1 절연층(450)의 상부면과 동일한 수평 레벨상에 위치한다. 범프 바디(469)는 범프 레그(461)의 상부면과 제1 절연층(450) 위에 배치된다. 따라서 범프 레그(461)가 있는 영역에서 범프 바디(469)와 관통전극(420) 사이에는 범프 레그(461)가 배치된다. 반면에, 범프 레그(461)가 없는 영역에서 범프 바디(469)와 관통전극(420) 사이에는 제1 절연층(450)이 배치된다. 비록 도면상에서 범프 레그(411)의 하부면의 일부는 보호층패턴(420)의 노출표면과도 컨택되지만, 이는 선택적인 사항으로서, 범프 레그(461)의 하부면은 관통전극(420)의 노출 표면에만 컨택될 수 있다.
소자 몸체(410)의 제2 표면(412)에는 관통전극(420)의 제2 단부 표면을 노출시키는 제2 절연층(470)이 배치될 수 있다. 일 예에서 제2 절연층(470)은 나이트라이드층이나 옥사이드층을 포함할 수 있다. 관통전극(420)의 제2 단부 표면 위에는 후면 범프(480)가 배치될 수 있다. 일 예에서 후면 범프(480)는 관통전극(420)과 일체형 구조일 수도 있다. 경우에 따라서 후면 범프(480) 대신에 다른 전기적 접속 수단이 관통전극(420)의 제2 단부 표면 위에 배치될 수도 있다.
도 21은 도 19 및 도 20의 관통전극을 갖는 반도체 소자(400)에서 관통전극(420) 및 제1 절연층(450)의 상호간의 배치 구조를 나타내 보인 평면도이다. 도 20은 도 21의 선 V-V'를 따라 절단한 단면 구조와 일치한다. 도 21을 도 19 및 도 20과 함께 참조하면, 관통전극(420)의 제1 단부 표면의 단면 형상은 원형의 형상으로 이루어진다. 그러나 이는 일 예로서 원형 이외의 다른 형태의 단면 형상일 수도 있다. 관통전극(420)의 제1 단부 표면은 중심영역(421) 및 가장자리영역(422)으로 구분된다. 중심영역(421)은 관통전극(420)의 제1 단부 표면의 중심을 포함하는 원형의 단면 형상으로 이루어진 영역이다. 가장자리영역(422)은 중심영역(421)을 둘러싸는 폐곡선의 고리 형상으로 이루어진 영역이다. 제1 절연층(450)은 개구부(451)를 갖는다. 개구부(451)는 폐곡선의 고리 형상의 단면 형상을 가지지만, 이는 단지 일 예로서 다양한 단면 형상으로 이루어질 수 있다. 개구부(451)는 광통전극(420)의 중심영역(421)과는 중첩되지 않으며, 관통전극(420)의 가장자리영역(422)의 일부 표면 및 보호층패턴(750)의 일부 표면만을 노출시킨다. 이에 따라 개구부(451)와 중첩되지 않는 관통전극(420)의 중심영역(421)은 제1 절연층(450)으로 덮인다. 그리고 관통전극(420)의 가장자리영역(422) 중 개구부(451)가 존재하지 않는 영역도 제1 절연층(450)에 의해 덮인다. 본 예에서 개구부(451)에 의해 관통전극(420)의 가장자리영역(422)의 일부 표면만 노출되지만, 다른 예에서 관통전극(420)의 가장자리영역(422)의 모든 표면이 개구부(451)에 의해 노출될 수도 있다. 이 경우 개구부(451)의 내주(451a)는, 관통전극(420)의 중심영역(421)의 외주(421a)와 실질적으로 일치된다.
도 22는 도 19 및 도 20의 관통전극을 갖는 반도체 소자(400)에서 관통전극(420), 제1 절연층(450), 및 범프(460)의 상호간의 배치 구조를 나타내 보인 평면도이다. 도 20은 도 22에서 선 V-V'를 따라 절단한 단면 구조와 일치한다. 도 22를 도 19 및 도 20과 함께 참조하면, 범프(460)는, 제1 절연층(450)이 갖는 개구부(451)에 의한 관통전극(420)의 노출 표면 위에 배치되는 범프 레그(461)와, 범프 레그(461) 및 제1 절연층(450) 위에 배치되는 범프 바디(469)로 이루어진다. 범프 레그(461)는 범프 바디(469)의 하부 일부 표면으로부터 연장되는 구조로 이루어진다. 본 예에서 범프 바디(469)의 단면 형상은 원형이지만, 경우에 따라서 다른 형태로 이루어질 수도 있다. 범프 레그(461)의 경우 제1 절연층(450)이 갖는 개구부(451)의 형상에 의해 한정되는 형상을 갖는다. 따라서 범프 레그(461)는, 개구부(451)의 폐곡선의 고리 형상과 동일하게 폐곡선의 고리 형상을 갖는다. 범프 레그(461)의 하부면은, 제1 절연층(450)이 갖는 개구부(451)에 의해 노출되는 관통전극(420)의 가장자리영역(422)의 일부 표면과 컨택된다. 범프 레그(461)의 내주 및 외주 측면은 제1 절연층(450)이 갖는 개구부(451)의 내벽에 접촉된다. 범프 레그(461)의 상부면은 범프 바디(469)의 하부면에 접촉된다. 따라서 관통전극(420)으로부터의 전기적 신호는 범프 레그(461), 및 범프 바디(469)로 연결되는 경로를 통해 전달된다.
도 21을 참조하여 설명한 바와 같이, 개구부(451)의 어느 영역도 관통전극(420)의 중심영역(421)과는 중첩되지 않는 반면에, 개구부(451)는 관통전극(420)의 가장자리영역(422)의 적어도 일부와 중첩된다. 따라서 개구부(451) 내에 배치되는 범프 레그(461)는, 관통전극(420)의 중심영역(421)에 컨택되지 않는 반면, 관통전극(420)의 가장자리영역(422)의 적어도 일부에 컨택된다. 즉 관통전극(420)의 중심영역(421) 위에는 범프 레그가 존재하지 않고 제1 절연층(450)이 배치된다. 반면에 관통전극(420)의 가장자리영역(422) 위에는 제1 절연층(450) 및 범프 레그(261)가 모두 배치된다. 본 예에서 제1 절연층(450)이 폴리머 재질로 이루어지고, 범프 레그(461)가 금속 재질로 이루어짐에 따라, 관통전극(420)의 중심영역(421)에서 열팽창 계수 차이로 인한 외력이 발생하더라도 관통전극(420)의 중심영역(421) 위에 배치되는 제1 절연층(450)이 외력에 대한 완충 역할을 하게 된다.
도 23은 또 다른 예에 따른 관통전극을 갖는 반도체 소자를 나타내 보인 평면도이다. 그리고 도 24 및 도 25는 각각 도 23의 선 VI-VI' 및 VII-VII'를 따라 절단하여 나타내 보인 단면도들이다. 먼저 도 23을 참조하면, 본 예에 따른 반도체 소자(500)는, 제1 절연층(550) 위에 범프(560)가 배치되는 구조로 이루어진다. 범프(560)는 복수개의 범프 레그들(561, 562, 563, 564, 565)과, 범프 레그들(561, 562, 563, 564, 565) 및 제1 절연층(550) 위에 배치되는 범프 바디(569)를 포함한다. 범프 레그들(561, 562, 563, 564, 565)은, 중앙에 배치되는 중앙 범프 레그(561)와, 중앙 범프 레그(561) 둘레에 배치되는 복수개의 가장자리 범프 레그들(562, 563, 564, 565)로 이루어진다. 범프 레그들(561, 562, 563, 564, 565)의 각각은, 범프 바디(569)의 하부 일부 표면으로부터 연장되는 구조로 이루어진다. 범프 레그들(561, 562, 563, 564, 565)의 각각은, 상호 이격되도록 배치된다. 범프 레그들(561, 562, 563, 564, 565)의 각각은, 비록 평면 구조에서는 나타나지 않지만, 제1 절연층(550)이 갖는 개구부들의 각각에 배치된다.
도 23과 함께 도 24 및 도 25를 참조하면, 반도체 소자(500)는, 서로 반대되는 제1 표면(511) 및 제2 표면(512)을 갖는 소자 몸체(510)를 포함한다. 비록 도면에 나타내지는 않았지만, 소자 몸체(510) 내에는 트랜지스터와 같은 액티브소자가 배치될 수 있으며, 액티브소자와 함게 레지스터, 커패시터와 같은 패시브소자가 배치될 수 있다. 소자 몸체(510)는 실리콘 웨이퍼 자체이거나 실리콘 웨이퍼로부터 소잉되어 분리된 일 단위의 구조체일 수 있다. 경우에 따라서 실리콘 외의 다른 반도체 재질로 이루어질 수도 있다. 소자 몸체(510) 내에는 소자 몸체(510)를 관통하는 관통전극(520)이 배치된다. 관통전극(520)은 적어도 하나 이상의 금속층으로 이루어진다. 일 예에서 관통전극(520)은 구리(Cu) 재질로 이루어진다. 비록 도면에 나타내지는 않았지만, 관통전극(520)과 소자 몸체(510) 사이의 접합면에는 절연층이 배치되어, 관통전극(520)과 소자 몸체(510)를 전기적으로 절연시킨다. 또한 관통전극(520) 내의 금속 성분이 소자 몸체(510)로 확산되는 것을 억제하기 위한 배리어층이 더 배치될 수도 있다.
소자 몸체(510)의 제1 표면(511)에는 패드(530)가 배치된다. 소자 몸체(510)의 제1 표면 및 패드(530)의 상부 일부 표면 위에는 제1 절연층(550)이 배치된다. 일 에에서 제1 절연층(550)은 폴리머 재질로 이루어진다. 다른 예에서 제1 절연층(550)은 나이트라이드층이나 옥사이드층을 포함할 수도 있다. 제1 절연층(550)은 패드(530)의 일부 표면을 노출시키는 적어도 1개 이상의 개구부들을 갖는다. 제1 절연층(550)이 갖는 개구부들의 개수는 범프 레그들(561, 562, 563, 564, 565)의 개수와 일치한다. 패드(530)의 하부면은 관통전극(520)의 일 단부 표면과 접촉된다. 본 예에서 패드(530)의 하부면에 접촉되는 관통전극(520)의 단부 표면을 "제1 단부 표면"으로 정의하고, 관통전극(520)의 반대쪽 단부 표면을 "제2 단부 표면"으로 정의하기로 한다. 비록 도면에 나타내지는 않았지만, 관통전극(520)의 제1 단부 표면과 패드(530)는 그 사이의 배선층에 의해 전기적으로 상호 연결될 수 있다. 이때 배선층은 다층의 금속배선 구조를 포함할 수 있다.
제1 절연층(550)이 갖는 개구부들에 의해 노출되는 패드(530)의 상부면 및 제1 절연층(550) 위에는 범프(560)가 배치된다. 일 예에서 범프(510)는 구리와 같은 금속 재질로 이루어진다. 범프(560)는, 도 23을 참조하여 설명한 바와 같이, 하부에 배치되는 범프 레그들(561, 562, 563, 564, 565) 및 상부에 배치되는 범프 바디(569)로 이루어진다. 범프 레그들(561, 562, 563, 564, 565)의 각각은, 제1 절연층(550)이 갖는 개구부들의 각각을 채우면서, 그 하부면은 개구부들의 각각에 의해 노출되는 패드(530) 표면과 컨택된다. 범프 레그들(561, 562, 563, 564, 565)의 상부면은 제1 절연층(550)의 상부면과 동일한 수평 레벨상에 위치한다. 범프 레그들(561, 562, 563, 564, 565)의 개수는 예시적인 것으로서, 범프 레그들의 개수는 다양하게 설정될 수 있다. 범프 바디(569)는, 범프 레그들(561, 562, 563, 564, 565)의 각각의 상부면과 제1 절연층(550) 위에 배치된다. 도 21에 나타낸 바와 같이, 범프 레그들(561, 562, 563, 564, 565)이 있는 영역에서 범프 바디(569)와 패드(530) 사이에는 범프 레그들(561, 562, 563, 564, 565)이 배치된다. 반면에 도 24 및 도 25에 나타낸 바와 같이, 범프 레그들(561, 562, 563, 564, 565)이 없는 영역에서 범프 바디(569)와 패드(530) 사이에는 제1 절연층(550)이 배치된다.
소자 몸체(510)의 제2 표면(512)에는 관통전극(520)의 제2 단부 표면을 노출시키는 제2 절연층(570)이 배치될 수 있다. 일 예에서 제2 절연층(570)은 나이트라이드층이나 옥사이드층을 포함할 수 있다. 관통전극(520)의 제2 단부 표면 위에는 후면 범프(580)가 배치될 수 있다. 일 예에서 후면 범프(580)는 관통전극(520)과 일체형 구조일 수도 있다. 경우에 따라서 후면 범프(580) 대신에 다른 전기적 접속 수단이 관통전극(520)의 제2 단부 표면 위에 배치될 수도 있다.
도 26은 도 23 내지 도 25의 관통전극을 갖는 반도체 소자(500)에서 관통전극(520) 및 패드(530)의 상호 배치 구조를 나타내 보인 평면도이다. 도 24 및 도 25는 각각 도 26의 선 VI-VI' 및 VII-VII'를 따라 절단한 단면 구조와 일치한다. 도 26을 도 23 내지 도 25와 함께 참조하면, 패드(530)는 사각 형태의 단면 형상을 가지며, 관통전극(520)은 원 형태의 단면 형상을 갖는다. 그러나 이는 하나의 예시로서, 경우에 따라서 관통전극(520) 및 패드(530)는 다른 형태의 단면 형상을 가질 수도 있다. 관통전극(520)의 제1 단부 표면은 패드(530)와 중첩된다. 패드(530)의 단면적은 관통전극(520)의 제1 단부 표면의 면적보다 크며, 이에 따라 관통전극(520)의 제1 단부 표면의 전 면적은 패드(530)의 일부 영역과 중첩된다. 제조과정에서 의미있는 미스얼라인이 발생하지 않을 경우, 관통전극(520)의 제1 단부 표면은 패드(530)의 중심부와 중첩된다. 그러나 경우에 따라서는 의도적으로 관통전극(520)의 제1 단부 표면과 패드(530)의 중첩 영역이 패드(530)의 어느 한 쪽으로 치우치도록 할 수도 있으며, 이 경우에도 본 발명은 동일하게 적용된다.
패드(530)는, 관통전극(520)의 제1 단부 표면에 중첩되는 영역과, 관통전극(520)의 제1 단부 표면에 중첩되지 않는 영역으로 구분될 수 있다. 본 예에서 관통전극(520)의 제1 단부 표면에 중첩되는 패드(530) 영역을 "중첩영역(531)"으로 정의하고, 관통전극(520)의 제1 단부 표면에 중첩되지 않는 패드(530) 영역을 "비중첩영역(532)"으로 정의하기로 한다. 일 예에서 중첩 영역(531)에서 패드(530)의 하부면은 관통전극(520)의 제1 단부 표면에 직접 컨택된다. 다른 예에서, 관통전극(520)의 제1 단부 표면은, 중첩 영역(531)에서 패드(530)의 하부면과 그 사이의 배선층에 의해 전기적으로 상호 연결될 수도 있다. 이 경우 배선층은 다층의 금속배선 구조를 포함할 수 있다. 패드(531)의 중첩 영역(531)의 단면 형상은 관통전극(520)의 제1 단부 표면의 단면 형상과 동일하다.
도 27은 도 23 내지 도 25의 관통전극을 갖는 반도체 소자(500)에서 관통전극(520), 패드(530), 및 제1 절연층(550)의 상호 배치 구조를 나타내 보인 평면도이다. 도 24 및 도 25는 각각 도 27의 선 VI-VI' 및 VII-VII'를 따라 절단한 단면 구조와 일치한다. 도 27을 도 23 내지 도 25와 함께 참조하면, 제1 절연층(550)은 패드(530)의 일부 표면을 노출시키는 복수개의 개구부들(551, 552, 553, 554, 555)을 갖는다. 본 예에서 복수개의 개구부들(551, 552, 553, 554, 555)의 단면 형상은 원형이지만, 이는 단지 일 예로서 원형 외의 다른 다양한 단면 형상일 수 있다. 개구부들(551, 552, 553, 554, 555)에 의해 노출되는 영역을 제외한 패드(530)의 나머지 표면은 모두 제1 절연층(550)에 의해 덮인다. 복수개의 개구부들(551, 552, 553, 554, 555) 중 개구부(551)는 중첩영역(531) 내에 배치되며, 나머지 개구부들(552, 553, 554, 555)은 비중첩영역(532) 내에 배치된다. 경우에 따라서 개구부들(552, 553, 554, 555)의 일부는 중첩영역(531) 내에 배치될 수도 있다.
도 28은 도 23 내지 도 25의 관통전극을 갖는 반도체 소자(500)에서 관통전극(520), 패드(530), 제1 절연층(550), 및 범프(560)의 상호 배치 구조를 나타내 보인 평면도이다. 도 24 및 도 25는 각각 도 28의 선 VI-VI' 및 VII-VII'를 따라 절단한 단면 구조와 일치한다. 도 28을 도 23 내지 도 25와 함께 참조하면, 범프(560)는, 패드(530)의 노출 표면 및 제1 절연층(550)의 일부 표면 위에 배치된다. 범프(560)는, 도 23 내지 도 25를 참조하여 설명한 바와 같이, 제1 절연층(550)이 갖는 개구부들(551, 552, 553, 554, 555) 내에 배치되어 패드(530)의 노출 표면에 컨택되는 중앙 범프 레그(561) 및 가장자리 범프 레그들(562, 563, 564, 565)과, 중앙 범프 레그(561), 가장자리 범프 레그들(562, 563, 564, 565), 및 제1 절연층(550) 위에 배치되는 범프 바디(569)로 이루어진다. 본 예에서 범프 바디(569)의 단면 형상은 원형이지만, 이는 단지 일 예로서 원형 외의 다른 단면 형상일 수도 있다.
범프 레그들(561, 562, 563, 564, 565)의 각각은, 제1 절연층(550)이 갖는 개구부들(551, 552, 553, 554, 555)의 각각을 채우도록 배치되며, 이에 따라 범프 레그들(561, 562, 563, 564, 565)의 각각의 형상은 개구부들(551, 552, 553, 554, 555)의 형상에 의해 결정된다. 따라서 개구부들(551, 552, 553, 554, 555)이 원기둥 형태로 이루어질 경우, 범프 레그들(561, 562, 563, 564, 565) 또한 원기둥 구조를 갖는다. 또한 범프 레그들(561, 562, 563, 564, 565)의 각각의 측면은 개구부들(551, 552, 553, 554, 555) 각각의 내벽에 접촉된다. 범프 레그들(561, 562, 563, 564, 565)의 각각의 하부면은, 제1 절연층(550)이 갖는 개구부들(551, 552, 553, 554, 555)의 각각에 의해 노출되는 패드(530)의 노출 표면에 컨택된다. 특히 중앙 범프 레그(561)의 하부면은 중첩영역(531) 내에서 패드(530)에 컨택되며, 가장자리 범프 레그들(562, 563, 564, 565) 각각의 하부면은 비중첩영역(532) 내에서 패드(530)에 컨택된다. 다른 예에서 가장자리 범프 레그들(562, 563, 564, 565) 각각의 하부면 중 일부는 중첩영역(531) 내의 패드(530)에 컨택될 수도 있다. 본 예에 따른 반도체 소자(500)에 있어서, 열팽창 계수 차이로 인해 관통전극(520)의 제1 단부 표면에서 외력이 발생되어 중앙 범프 레그(561)와 패드(530) 사이의 계면에 균열이 발생하는 것과 같이 컨택 상태가 불량해지더라도, 외력에 의한 영향력이 적은 위치에 배치되는 가장자리 범프 레그들(562, 563, 564, 565)에 의해 범프(560)와 패드(530) 사이의 신호 전송 경로를 안정적으로 유지할 수 있다.
도 29 내지 도 31은 일 예에 따른 관통전극을 갖는 반도체 소자를 제조하는 방법을 설명하기 위해 나타내 보인 단면도들이다. 먼저 도 29에 나타낸 바와 같이, 서로 반대되는 제1 표면(111) 및 제2 표면(112)을 갖는 소자 몸체(110)를 준비한다. 이 소자 몸체(110) 내에는 트랜지스터와 같은 액티브소자가 배치될 수 있으며, 액티브소자와 함께 레지스터, 커패시터와 같은 패시브소자가 함께 배치될 수도 있다. 소자 몸체(110)는 실리콘 웨이퍼 자체이거나 실리콘 웨이퍼로부터 소잉되어 분리된 일 단위의 구조체일 수 있다. 경우에 따라서 실리콘 외의 다른 반도체 재질로 이루어질 수도 있다. 다음에 소자 몸체(110)를 관통하는 관통전극(120)을 형성한다. 관통전극(120)은 적어도 하나 이상의 금속층으로 형성할 수 있다. 일 예에서 관통전극(120)은 구리층으로 형성한다. 관통전극(120)을 형성한 후에는 관통전극(120)의 일 단부 표면 위에 패드(130)를 형성한다. 일 예에서 패드(130)는 금속층으로 형성할 수 있다. 비록 도면에 나타내지는 않았지만, 패드(130)를 형성하기 전에, 관통전극(120)의 일 단부 표면 및 소자 몸체(110)의 제1 표면 위에 배선층을 형성할 수 있으며, 이 경우 패드(130)는 배선층의 최상부에 배치되도록 할 수도 있다. 패드(130)를 형성한 후에는, 소자 몸체(110)의 제1 표면과 패드(130)의 상부면 위에 절연층(150')을 형성한다. 일 예에서 절연층(150')은 폴리머층으로 형성할 수 있다. 다른 예에서 절연층(150')은 나이트라이드층이나 옥사이드층으로 형성할 수도 있다.
다음에 도 30에 나타낸 바와 같이, 절연층(도 26의 150')의 일부를 제거하여, 패드(130)의 일부 표면을 노출시키는 개구부(151, 152)를 갖도록 패터닝된 절연층(150)을 형성한다. 패터닝된 절연층(150)이 갖는 개구부는 다양한 형태로 구성될 수 있다. 본 예에서는 도 5를 참조하여 설명한 바와 같이, 복수개의 개구부들(도 5의 151, 152, 153, 154)이 관통전극(120)의 중심부와 중첩되지 않는 위치의 패드(130) 표면을 노출시키는 형태로 개구부(151, 152)를 형성한다. 그러나 다른 예에서 도 13을 참조하여 설명한 바와 같이, 관통전극(120)의 중심부와 중첩되지 않는 위치의 패드(130) 표면을 노출시키는 원형 고리 형태의 개구부(도 13의 251)로 형성할 수도 있다. 또 다른 예에서 도 27을 참조하여 설명한 바와 같이, 관통전극(120)과 중첩되는 패드(130) 영역에 배치되는 개구부(도 27의 551)와, 관통전극(120)과 중첩되지 않는 패드(130) 영역에 배치되는 개구부들(도 27의 552, 553, 554, 555)로 형성할 수도 있다.
다음에 도 31에 나타낸 바와 같이, 개구부(151, 152)를 채우면서 절연층(150)의 일부 표면을 덮는 범프(160)를 형성한다. 일 예에서 범프(160)는 구리와 같은 금속 재질로 형성할 수 있다. 범프(160)는 도금방법을 사용하여 형성할 수 있다. 이와 같이 형성된 범프(160)는, 하부에서 패터닝된 절연층(150)이 갖는 개구부(151, 152) 내부를 채우는 범프 레그(161, 162)와, 범프 레그(161, 162) 및 절연층(150) 위에 배치되는 범프 바디(169)를 포함한다.
도 32 내지 도 34는 다른 예 따른 관통전극을 갖는 반도체 소자를 제조하는 방법을 설명하기 위해 나타내 보인 단면도들이다. 먼저 도 33에 나타낸 바와 같이, 서로 반대되는 제1 표면(311) 및 제2 표면(312)을 갖는 소자 몸체(310)를 준비한다. 이 소자 몸체(310) 내에는 트랜지스터와 같은 액티브소자가 배치될 수 있으며, 액티브소자와 함께 레지스터, 커패시터와 같은 패시브소자가 함께 배치될 수도 있다. 소자 몸체(310)는 실리콘 웨이퍼 자체이거나 실리콘 웨이퍼로부터 소잉되어 분리된 일 단위의 구조체일 수 있다. 경우에 따라서 실리콘 외의 다른 반도체 재질로 이루어질 수도 있다. 다음에 소자 몸체(310)의 제1 표면(311) 위에 보호층(340)을 형성하고, 이어서 소자 몸체(310) 및 보호층(340)을 관통하는 관통전극(320)을 형성한다. 관통전극(320)은 적어도 하나 이상의 금속층으로 형성할 수 있다. 일 예에서 관통전극(320)은 구리층으로 형성한다. 관통전극(320)을 형성한 후에는 관통전극(320)의 일 단부 표면 및 보호층(340) 위에 절연층(350')을 형성한다. 일 예에서 절연층(350')은 폴리머층으로 형성할 수 있다. 다른 예에서 절연층(350')은 나이트라이드층이나 옥사이드층으로 형성할 수도 있다.
다음에 도 33에 나타낸 바와 같이, 절연층(도 32의 350')의 일부를 제거하여, 관통전극(320)의 일부 표면을 노출시키는 개구부(351, 352)를 갖도록 패터닝된 절연층(350)을 형성한다. 패터닝된 절연층(350)이 갖는 개구부는 다양한 형태로 구성될 수 있다. 일 예에서 도 17을 참조하여 설명한 바와 같이, 복수개의 개구부들(도 17의 351, 352, 353, 354)이 관통전극(320)의 중심영역 둘레의 가장자리 표면을 노출시키는 형태로 형성될 수 있다. 다른 예에서 도 21을 참조하여 설명한 바와 같이, 관통전극(320)의 중심영역 둘레의 가장자리를 노출시키는 원형 고리 형태의 개구부(도 21의 451)로 형성될 수도 있다.
다음에 도 34에 나타낸 바와 같이, 개구부(351, 352)를 채우면서 절연층(350)의 일부 표면을 덮는 범프(360)를 형성한다. 일 예에서 범프(360)는 구리와 같은 금속 재질로 형성할 수 있다. 범프(360)는 도금방법을 사용하여 형성할 수 있다. 이와 같이 형성된 범프(360)는, 하부에서 패터닝된 절연층(350)이 갖는 개구부(351, 352) 내부를 채우는 범프 레그(361, 362)와, 범프 레그(361, 362) 및 절연층(350) 위에 배치되는 범프 바디(369)를 포함한다.
110...소자 몸체 120...관통전극
130...패드 131...제1 중첩영역
132...제2 중첩영역 150...제1 절연층
151, 152, 153, 154...개구부 161, 162, 163, 164...범프레그
169...범프 바디 160...범프
170...제2 절연층 180...후면 범프

Claims (24)

  1. 소자 몸체의 내부를 관통하는 관통전극;
    상기 관통전극 위에 배치되고, 상기 관통전극의 중심부 및 가장자리부와 각각 중첩되는 제1 중첩영역 및 제2 중첩영역을 갖는 패드; 및
    상기 패드의 제1 중첩영역과는 컨택되지 않고 상기 제2 중첩영역과 컨택되도록 배치되는 범프를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 관통전극은 구리 성분을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 중첩영역은 원형의 단면 구조로 이루어지고, 상기 제2 중첩영역은 상기 제1 중첩영역을 둘러싸는 원형 고리의 단면 구조로 이루어지는 반도체 소자.
  4. 제1항에 있어서, 상기 범프는,
    상호 이격되면서 상기 패드의 제2 중첩영역과 컨택되도록 배치되는 복수개의 범프 레그들; 및
    상기 범프 레그들의 상부면 위에 배치되는 범프 바디를 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 범프 레그들의 각각은 상하 및 좌우로 상호 대칭이 되도록 배치되는 반도체 소자.
  6. 제4항에 있어서,
    상기 범프 레그들의 각각은, 상기 제2 중첩영역의 일부와 컨택되도록 배치되는 반도체 소자.
  7. 제4항에 있어서,
    상기 제2 중첩영역에서 상기 범프 레그들 사이에 배치되는 절연층을 더 포함하는 반도체 소자.
  8. 제4항에 있어서,
    상기 제1 중첩영역에서 상기 패드의 상부면 및 상기 범프 바디의 하부면 사이에 배치되는 절연층을 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 절연층은 폴리머 재질을 포함하는 반도체 소자.
  10. 제1항에 있어서, 상기 범프는,
    상기 제1 중첩영역과는 컨택되지 않도록 상기 제2 중첩영역 위에서 상기 제1 중첩영역을 둘러싸는 원형 고리의 단면 형상으로 배치되는 범프 레그; 및
    상기 범프 레그의 상부면 위에 배치되는 범프 바디를 포함하는 반도체 소자.
  11. 제10항에 있어서,
    상기 제1 중첩영역에서 상기 패드의 상부면 및 상기 범프 바디의 하부면 사이에 배치되는 절연층을 더 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 절연층은 폴리머 재질을 포함하는 반도체 소자.
  13. 소자 몸체의 내부를 관통하는 관통전극;
    상기 관통전극 위에 배치되며 상기 관통전극의 중앙에 중첩되는 중첩부분을 갖는 패드; 및
    상기 패드의 중첩부분과는 컨택되지 않도록 상기 패드 위에 배치되는 범프를 포함하는 반도체 소자.
  14. 제13항에 있어서, 상기 범프는,
    상기 중첩부분과는 컨택되지 않도록 상기 패드 위에 배치되는 범프 레그; 및
    상기 범프 레그의 상부면 위에 배치되는 범프 바디를 포함하는 반도체 소자.
  15. 제14항에 있어서,
    상기 중첩부분에서 상기 패드의 상부면 및 상기 범프 바디의 하부면 사이에 배치되는 절연층을 더 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 절연층은 폴리머 재질을 포함하는 반도체 소자.
  17. 소자 몸체의 내부를 관통하는 관통전극;
    상기 관통전극 위에 배치되고, 상기 관통전극과 중첩되는 중첩영역 및 상기 중첩영역을 둘러싸는 비중첩영역을 갖는 패드; 및
    상기 패드의 중첩영역에 배치되는 중앙 범프 레그와, 상기 비중첩영역에 배치되는 복수개의 가장자리 범프 레그들과, 그리고 상기 중앙 범프 레그 및 가장자리 범프 레그들 위에 배치되는 범프 바디로 이루어지는 범프를 포함하는 반도체 소자.
  18. 소자 몸체의 내부를 관통하는 관통전극; 및
    상기 관통전극의 중심부와는 컨택되지 않고 가장자리부에 컨택되도록 배치되는 범프를 포함하는 반도체 소자.
  19. 제18항에 있어서, 상기 범프는,
    상호 이격되면서 상기 관통전극의 가장자리부에 컨택되도록 배치되는 복수개의 범프 레그들; 및
    상기 범프 레그들의 상부면 위에 배치되는 범프 바디를 포함하는 반도체 소자.
  20. 제19항에 있어서,
    상기 관통전극의 중심부에서 상기 관통전극의 상부면과 상기 범프 바디의 하부면 사이에 배치되는 절연층을 더 포함하는 반도체 소자.
  21. 제20항에 있어서,
    상기 절연층은 폴리머 재질을 포함하는 반도체 소자.
  22. 제18항에 있어서, 상기 범프는,
    상기 관통전극의 중심부와는 컨택되지 않도록 상기 가장자리부에서 상기 중심부를 둘러싸는 원형 고리의 단면 형상으로 배치되는 범프 레그; 및
    상기 범프 레그의 상부면 위에 배치되는 범프 바디를 포함하는 반도체 소자.
  23. 제22항에 있어서,
    상기 관통전극의 중심부에서 상기 관통전극의 상부면과 상기 범프 바디의 하부면 사이에 배치되는 절연층을 더 포함하는 반도체 소자.
  24. 제23항에 있어서,
    상기 절연층은 폴리머 재질을 포함하는 반도체 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220223549A1 (en) * 2021-01-12 2022-07-14 Maggy HSU Conductive structure and electronic device comprising the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8715066B2 (en) 2010-06-14 2014-05-06 Automated Cash Systems, Llc System and method for electronic fund transfers for use with gaming systems
US10223866B2 (en) 2010-06-14 2019-03-05 Automated Cashless Systems, Inc. Electronic transaction systems and methods for gaming or amusement credit purchases
US9455220B2 (en) 2014-05-31 2016-09-27 Freescale Semiconductor, Inc. Apparatus and method for placing stressors on interconnects within an integrated circuit device to manage electromigration failures
US9466569B2 (en) * 2014-11-12 2016-10-11 Freescale Semiconductor, Inc. Though-substrate vias (TSVs) and method therefor
CN109785756B (zh) * 2019-03-15 2022-07-05 昆山国显光电有限公司 显示面板及显示装置
US11908790B2 (en) * 2021-01-06 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Chip structure with conductive via structure and method for forming the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7034402B1 (en) * 2000-06-28 2006-04-25 Intel Corporation Device with segmented ball limiting metallurgy
US7667335B2 (en) * 2007-09-20 2010-02-23 Stats Chippac, Ltd. Semiconductor package with passivation island for reducing stress on solder bumps
DE102008012859B4 (de) * 2007-12-21 2023-10-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Laserlichtquelle mit einer Filterstruktur
JP5764300B2 (ja) * 2009-04-15 2015-08-19 富士フイルム株式会社 感活性光線または感放射線樹脂組成物及びそれを用いたパターン形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220223549A1 (en) * 2021-01-12 2022-07-14 Maggy HSU Conductive structure and electronic device comprising the same
US11488916B2 (en) * 2021-01-12 2022-11-01 Innolux Corporation Conductive structure and electronic device comprising the same

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