KR20150043389A - 증착 프로세스 동기화를 위한 방법 및 장치 - Google Patents

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Abstract

프로세스 챔버에서 기판을 프로세싱하기 위한 방법들 및 장치는, 제 1 챔버 프로세스를 수행하기 위해 프로세스 제어기로부터 하나 또는 그 초과의 디바이스들을 위한 프로세스 제어 파라미터들을 수신하는 단계; 하나 또는 그 초과의 디바이스들에 프로세스 제어 파라미터들 각각을 전송하기 위한 시간을 결정하는 단계; 하나 또는 그 초과의 디바이스들 각각에 대해, 하나 또는 그 초과의 디바이스들 각각과 연관된 특정 신호 프로세스 지연들을 사용하여, 프로세스 제어 파라미터들 각각을 전송하기 위한 결정된 시간을 조정하는 단계; 및 제 1 챔버 프로세스를 수행하기 위해, 조정된 시간들에서 하나 또는 그 초과의 디바이스들 각각에 프로세스 제어 파라미터들을 전송하는 단계를 포함하며, 동기화 제어기는 하나 또는 그 초과의 출력 채널들을 포함하고, 각각의 채널은 하나 또는 그 초과의 디바이스들 중 하나에 직접적으로 커플링된다.

Description

증착 프로세스 동기화를 위한 방법 및 장치{METHOD AND APPARATUS DEPOSITION PROCESS SYNCHRONIZATION}
본 발명의 실시예들은 일반적으로, 물리 기상 증착 프로세스들 동안에 프로세싱 조건들(processing conditions)을 제어하는 것에 관한 것이다.
집적 회로들은, 단일 칩 상에 수백만 개의 컴포넌트들(예컨대, 트랜지스터들, 캐패시터들, 및 레지스터들)을 포함할 수 있는 복잡한 디바이스들로 진화하였다. 칩 설계들의 진화(evolution)는 계속해서, 더 빠른 회로 및 더 큰 회로 밀도(density)를 요구한다. 더 큰 회로 밀도를 위한 요구들은 집적 회로 컴포넌트들의 치수들에서의 감소를 필요로 한다. 치수들이 감소됨에 따라, 집적 칩 기판들의 프로세싱은 점점 더 어렵게 된다.
예컨대, 종래의 기판 프로세싱에서, 피쳐(feature)를 전도성 재료로 충전(filling)하기 전에, 기판 피쳐들의 내측 표면들에 재료의 얇은 층들이 적용된다(applied). 이상적으로, 얇은 층은, 피쳐 개구(opening)의 사이즈를 감소시킬 수 있거나, 또는 개구를 완전히 폐쇄(close)할 수 있는(바람직하지 않게, 피쳐 내에 트랩핑되는(trapped) 에어 갭(air gap) 또는 공극(void)을 남기는) 오버행(overhang)(피쳐의 개구의 표면들 상의 과잉한(excessive) 재료)을 최소화하면서, 피쳐 전반에 걸쳐 일관(consistent)될 것이다. 집적 회로 컴포넌트들의 치수들이 감소됨에 따라, 피쳐의 높이 대 피쳐의 폭의 종횡비(aspect ratio)가 증가되어, 얇은 층의 일관된 증착의 어려움을 더 악화시킨다(exacerbating).
그러한 고 종횡비 피쳐들을 갖는 집적 회로들을 제조하기 위해 통상적으로 사용되는 전형적인 프로세스들은, 피쳐들의 바닥에 재료를 증착하고, 재료를 리-스퍼터링(re-sputtering)하여, 피쳐의 바닥으로부터 측벽들로의 재분배(redistribution)를 용이하게 하는 것을 포함한다. 이는, 기판을 향하여 지향되는(directed) 고 에너지 이온들을 사용하여 이루어진다. 불행하게도, 이러한 방법은, 아래놓인(underlying) 층들 및 기판 그 자체, 특히, 피쳐의 코너(코너)들 또는 베벨(베벨) 및 바닥에서의 기판에 대한 손상을 야기할 수 있다. 이러한 손상은 상당한 라인 저항 증가 및 신뢰성 저하를 초래한다. 부가하여, 전형적인 프로세스들의 바람직하지 않은 결과들은, 피쳐를 막을(close up) 수 있는 오버행 구축을 포함하며, 그 효과는 더 작은 피쳐 기하형상들(geometries)(예컨대, 더 높은 종횡비들)에서 더 유효하게(prevalent) 된다.
더욱이, 본 발명자들은, DC, RF 전력들 및 전자석 전류(전자석 current)를 제어하는 것을 통해 이온 밀도 및 에너지를 변화시킴으로써, 전술된 문제들을 해소하기 위한 시도들이, 전력 공급부들에 대한 신호 프로세싱에서의 지연들로 인해, 웨이퍼에 걸쳐 그리고 웨이퍼마다(from wafer-to-wafer) 막 두께 변화들을 초래한다는 것을 관찰하였다.
따라서, 본 발명자들은, 고 종횡비 피쳐들의 내측 표면들에 재료의 얇은 층들을 형성하기 위한 개선된 방법들을 제공하였다.
기판을 프로세싱하기 위한 방법들 및 장치가 본원에서 제공된다. 몇몇 실시예들에서, 프로세스 챔버에서 기판을 프로세싱하기 위한 방법, 프로세스 챔버에서 기판을 프로세싱하기 위한 방법들 및 장치는, 동기화 제어기에 의해, 제 1 챔버 프로세스를 수행하기 위해, 프로세스 제어기로부터 하나 또는 그 초과의 디바이스들을 위한 프로세스 제어 파라미터들을 수신하는 단계; 동기화 제어기에 의해, 하나 또는 그 초과의 디바이스들에 프로세스 제어 파라미터들 각각을 전송하기 위한 시간을 결정하는 단계; 하나 또는 그 초과의 디바이스들 각각에 대해, 동기화 제어기에 의해, 하나 또는 그 초과의 디바이스들 각각과 연관된 특정 신호 프로세스 지연들을 사용하여, 프로세스 제어 파라미터들 각각을 전송하기 위한 결정된 시간을 조정하는 단계; 및 동기화 제어기에 의해, 제 1 챔버 프로세스를 수행하기 위해, 조정된 시간들에서 하나 또는 그 초과의 디바이스들 각각에 프로세스 제어 파라미터들을 전송하는 단계를 포함하며, 동기화 제어기는 하나 또는 그 초과의 출력 채널들을 포함하고, 각각의 채널은 하나 또는 그 초과의 디바이스들 중 하나에 직접적으로 커플링된다.
몇몇 실시예들에서, 기판 프로세싱 시스템은, 프로세스 제어기로부터 하나 또는 그 초과의 디바이스들의 프로세스 제어 파라미터들을 수신하기 위한 하나 또는 그 초과의 입력들, 및 하나 또는 그 초과의 출력 채널들을 갖는 동기화 제어기를 포함하며, 각각의 출력 채널은 하나 또는 그 초과의 디바이스들 중 하나에 직접적으로 커플링되고, 동기화 제어기는, (a) 프로세스 제어 파라미터들을 수신하고, (b) 제 1 챔버 프로세스를 수행하기 위해, 하나 또는 그 초과의 디바이스들 각각이 실질적으로 동시에 프로세스 제어 파라미터들을 수신하도록, 하나 또는 그 초과의 디바이스들에 프로세스 제어 파라미터들을 전송하도록 구성된다.
몇몇 실시예들에서, 하나 또는 그 초과의 피쳐들을 갖는 기판 상에 층들을 형성하기 위한 방법은, 하나 또는 그 초과의 피쳐들의 바닥 부분을 제 1 재료로 구축(build up)하기 위해, 제 1 에너지 프로세스 체제(regime)를 사용하여, 제 1 층 상에서 제 1 기판 프로세스를 수행하는 단계; 및 하나 또는 그 초과의 피쳐들의 바닥 부분으로부터 하나 또는 그 초과의 피쳐들의 측벽으로 제 1 재료를 재분배(redistribute)하기 위해, 제 2 에너지 프로세스 체제를 사용하여, 제 1 층 상에서 제 2 기판 프로세스를 수행하는 단계를 포함하며, 제 2 에너지 프로세스 체제는 제 1 에너지 프로세스 체제보다 더 높다.
앞서 간략히 요약되고 아래에서 더 상세히 논의되는, 본 발명의 실시예들은, 첨부된 도면들에서 도시된 본 발명의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 도시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
도 1은 본 발명의 몇몇 실시예들에 따른, 반도체 기판의 프로세싱을 위한 방법을 도시한다.
도 2a 내지 도 2f는 본 발명의 몇몇 실시예들에 따른, 프로세싱 시퀀스의 상이한 스테이지들 동안의 기판의 예시적인 단면도들이다.
도 3은 본 발명의 몇몇 실시예들에 따른, 반도체 기판들을 프로세싱하는데 적합한 장치를 도시한다.
도 4a는 기판 프로세싱에서 지지 시스템들을 제어하기 위한 종래의 제어 시스템의 개략도이다.
도 4b는 기판 프로세싱에서 지지 시스템들을 제어하기 위한 종래의 제어 시스템들과 연관된 예시적인 신호 지연을 나타내는 차트(chart)이다.
도 5는 본 발명의 몇몇 실시예들에 따른, 별개의 동기화 제어기를 포함하는 예시적인 제어 시스템의 개략도이다.
도 6은 본 발명의 몇몇 실시예들에 따른, 반도체 기판의 프로세싱과 연관된 지지 시스템들의 제어를 동기화(synchronizing)시키기 위한 방법을 도시한다.
이해를 용이하게 하기 위하여, 도면들에 대해 공통인 동일한 엘리먼트들을 지시하기 위해 가능한 경우에 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 도시된 것이 아니고, 명료함을 위해 간략화될 수 있다. 일 실시예의 엘리먼트들 및 피쳐들이 추가적인 언급 없이 다른 실시예들에 유익하게 포함될 수 있다는 것이 고려된다.
이온화된 물리 기상 증착(PVD) 구리 프로세스들에서, 금속 이온들은 타겟 소스 재료로부터 가속되고(accelerated), 기판 상에 형성된 비아(via) 및 트렌치(trench) 구조들(즉, 피쳐들) 내로 증착된다. 본 발명자들은, 이온 밀도 및 에너지를 변화시킴으로써, 피쳐의 스텝 커버리지(step coverage)(예컨대, 수직 표면들 상의 증착된 재료의 두께에 비한 수평 표면들 상의 증착된 재료의 두께)가, 이온/중성(neutral) 금속 비율, 궤도(궤도), 및 스퍼터 수율(yield)을 조정함으로써 테일러링될(tailored) 수 있다는 것을 발견하였다. 전형적으로, PVD 구리 증착 프로세스는, 변화하는 이온 에너지들에서 고 금속 이온 비율 체제(regime)에서 동작된다. 인입하는 이온들의 에너지를 변화시킴으로써, 별개의 프로세스 체제들이 실현된다. 중간(medium) 이온 에너지 프로세스 체제들에서, 고 바닥 증착 프로세스가 기판 상의 최소의 리스퍼터링(resputtering)을 갖는 것으로 관찰된다. 더 높은 에너지 프로세스 체제들에서, 이온들은 기판을 물리적으로 에칭할 수 있다. 본 발명자들은, 다중-단계 프로세스에서, 중간 에너지 및 고 에너지 프로세스들을 조합하여, 피쳐 또는 기판에 대한 손상을 최소화하거나 또는 방지하면서, 구리 이온 리플로우(reflow) 또는 전기화학 증착, 또는 플레이팅(plating)(ECP) 갭 필(gap fill)을 위한 바람직한 스텝 커버리지가 실현될 수 있다는 것을 발견하였다.
부가하여, 본 발명자들은 또한, 프로세스 파라미터들(예컨대, 마그네트론 위치, 전자석 전류, DC 및 RF 전력들)의 전송(sending)을 동기화시킴으로써, 증착 성능(스텝 커버리지, 균일성), 프로세스 결과들의 반복성(repeatability), 및 하드웨어 컴포넌트들의 신뢰성(reliability)에서 개선들이 실현될 수 있다는 것을 관찰하였다. 프로세스 파라미터들의 전송을 동기화시키기 위해 별개의 프로그래머블(programmable) 로직 제어기를 사용함으로써, 예컨대, 전력 공급부들을 제어하기 위한 지연 시간들이 크게 감소될 수 있다. 구체적으로, 실시예들에서, DC 및 RF 전력 공급 응답 시간들의 동기화는, 예컨대, 300 ms 지연에서 30 ms 지연으로 개선되었다. 본 발명자들은 또한, DC 및 RF 전력 공급 응답 시간들을 동기화시킴으로써, 기판 웨이퍼 에지 균일성이, 예컨대, 7 %에서 2.5 %로 개선되었다는 것을 관찰하였다. 부가하여, 적어도 몇몇 실시예들에서, 웨이퍼-대-웨이퍼 반복성이 또한, 유사한 마진(margin)만큼 개선된다. 더욱이, 프로세스 디바이스들로의 프로세스 파라미터들의 전송을 동기화시킴으로써, 프로세스 챔버 내의 아킹(arcing)이, 특정 디바이스들이 턴 온 및 오프되는 때를 더 정확하게 제어함으로써 방지될 수 있다.
도 1은 본 발명의 몇몇 실시예들에 따른, 기판들의 프로세싱을 위한 방법(100)을 도시한다. 도 2a 내지 도 2f는 도 1에서 도시된 방법의 상이한 스테이지들 동안의 기판의 예시적인 단면도들이다. 방법(100)은, 도 3에서 도시되고 아래에서 설명되는 프로세스 챔버(300)와 같은, DC 및 무선 주파수(RF) 전력 소스들 양자 모두를 갖는 임의의 적합한 기판 프로세스 챔버에서 수행될 수 있다.
방법(100)은 102에서 시작되며, 여기에서, 도 2a에서 도시된 바와 같이, 내부에 형성된 개구(212)와 같은 피쳐를 갖는 기판(200)이 제공된다. 기판(200)은, 실리콘 기판, a III-V 화합물 기판, 실리콘 게르마늄(SiGe) 기판, 에피(epi)-기판, 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 기판, 디스플레이 기판, 예컨대 액정 디스플레이(LCD), 플라즈마 디스플레이, EL(electro luminescence) 램프 디스플레이, 발광 다이오드(LED) 기판, 솔라 셀 어레이, 솔라 패널 등과 같은 임의의 적합한 기판일 수 있다. 몇몇 실시예들에서, 기판(200)은 반도체 웨이퍼(예컨대, 200 mm, 300 mm, 450 mm 등의 실리콘 웨이퍼)일 수 있다.
몇몇 실시예들에서, 기판(200)은, 예컨대, 도 2a에서 도시된 바와 같이, 유전체 층(202) 위에 형성된 벌크 유전체 층(206)과 같은 하나 또는 그 초과의 층들을 포함할 수 있다. 전도성 피쳐(204)는, 벌크 유전체 층(206)에 형성된 개구(212)에 의해 전도성 피쳐(204)의 상부 표면이 노출될 수 있도록, 유전체 층(202)의 상부 구역에 형성될 수 있다. 벌크 유전체 층(206)에 개구(212)를 정의함으로써, 전도성 피쳐(204)의 상부 표면을 노출시키기 위해, 비아/트렌치 에칭 프로세스가 수행될 수 있다. 전도성 피쳐(204)는 임의의 적합한 전도성 재료로부터 제조될 수 있다. 예컨대, 구리 인터커넥트(interconnect)에 대해, 전도성 피쳐(204)는 유전체 층(202)에 매립된(embedded) 구리 층일 수 있다. 몇몇 실시예들에서, 전도성 피쳐(204)는, 구리, 알루미늄, 텅스텐 등, 이들의 합금들, 또는 이들의 조합들과 같은 금속으로부터 제조될 수 있다.
벌크 유전체 층(206) 및 유전체 층(202)은 동일한 또는 상이한 유전체 재료들로부터 제조될 수 있다. 몇몇 실시예들에서, 유전체 재료들은, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 저-k 재료 등을 포함할 수 있다. 저-k 재료는, 탄소-도핑된 유전체 재료들(예컨대, 탄소-도핑된 실리콘 산화물(SiOC), 캘리포니아, 산타 클라라의 Applied 재료s, Inc.로부터 입수가능한 BLACK DIAMOND® 유전체 재료 등), 유기 폴리머(organic polymer)(예컨대, 폴리이미드(polyimide), 파릴렌(parylene) 등), 유기물 도핑된 실리콘 글래스(organic doped silicon glass)(OSG), 불소 도핑된 실리콘 글래스(fluorine doped silicon glass)(FSG) 등일 수 있다. 여기에서 사용되는 바와 같이, 저-k 재료들은, 약 3.9인 대략 실리콘 산화물의 유전 상수 미만의 유전 상수(dielectric constant)를 갖는 재료들이다.
개구(212)는 일반적으로, 하나 또는 그 초과의 측벽들(214), 바닥 표면(216), 및 상부 코너들(베벨)(218)에 의해 정의된다. 개구(212)는, 예컨대 비아, 트렌치, 듀얼 다마신 피쳐와 같은 기판 제조에 대해 적합한 임의의 피쳐일 수 있고, 에칭과 같은 임의의 적합한 프로세스 또는 프로세스들에 의해 형성될 수 있다. 하나의 개구(212)만이 도시되어 있지만, 다수의 피쳐들이, 여기에서 개시되는 교시들에 따라 동시에 프로세싱될 수 있다. 개구(212)는 일반적으로, 임의의 치수들을 가질 수 있다. 예컨대, 몇몇 실시예들에서, 개구(212)는, 적어도 약 2:1의 피쳐의 높이 대 피쳐의 폭의 비율을 가질 수 있다. 몇몇 실시예들에서, 개구(212)는 고 종횡비 피쳐일 수 있다. 그러한 실시예들에서, 개구(212)는, 적어도 약 4:1의 피쳐의 높이 대 피쳐의 폭의 비율을 가질 수 있다. 몇몇 실시예들에서, 개구(212)는, 약 5 내지 약 50 nm의 폭을 가질 수 있다.
기판(200)이 유전체 층(202) 위에 형성된 벌크 유전체 층(206)을 갖는 것으로 도시되어 있지만, 기판(200)은 또한, 상이한 그리고/또는 부가적인 재료 층들을 포함할 수 있다. 부가하여, 트렌치들, 비아들 등과 같은 다른 피쳐들이 상이한 그리고/또는 부가적인 재료 층들에 형성될 수 있다.
다음으로, 104에서, 기판(200) 위에 배리어 층(208)이 선택적으로 증착될 수 있다. 존재하는 경우에, 배리어 층(208)은, 개구에 후속적으로 증착될 층들과 기판 사이의 전기적인 그리고/또는 물리적인 배리어로서 역할할 수 있고, 그리고/또는 아래에서 논의되는 증착 프로세스 동안의 부착에 대해, 기판의 네이티브(native) 표면보다 더 우수한 표면으로서 기능할 수 있다. 배리어 층(208)은 위에서 논의된 기능들을 수행하기에 적합한 임의의 재료들을 포함할 수 있다. 예컨대, 몇몇 실시예들에서, 배리어 층(208)은, 티타늄(Ti), 탄탈룸(Ta), 이들의 산화물들 또는 질화물들 등 중 하나 또는 그 초과를 포함할 수 있다. 배리어 층(208)은, 예컨대 약 0.5 내지 약 10 nm의 임의의 적합한 두께로 증착될 수 있다.
배리어 층(208)은, 예컨대 화학 기상 증착(CVD), 물리 기상 증착(PVD) 등과 같은 임의의 적합한 방법에 의해 증착될 수 있다. 예컨대, 몇몇 실시예들에서, 배리어 층(208)은, 도 3에 대하여 아래에서 설명되는 프로세스 챔버(300)와 같은 적합한 프로세스 챔버에서 PVD 프로세스를 통해 증착될 수 있다. 그러한 실시예들에서, 프로세스 챔버는 기판(200) 위에 증착될 소스 재료를 포함하는 내부에 배치된 타겟(예컨대, 타겟(342))을 가질 수 있다. 예컨대, 배리어 층이 탄탈룸 질화물(TaNx)을 포함하는 실시예들에서, 타겟은 탄탈룸(Ta)을 포함할 수 있다.
몇몇 실시예들에서, 배리어 층(208)을 증착하는 것은, 프로세스 챔버에 프로세스 가스를 제공하고, 프로세스 가스로부터 플라즈마를 형성하여, 타겟으로부터의 소스 재료와 반응시키는 것을 포함할 수 있다. 반응은, 타겟으로 하여금, 이후 기판(200)을 향하여 지향되는, 타겟 재료의 원자들을 배출(eject)하게 한다. 몇몇 실시예들에서, 프로세스 가스는, 아르곤(Ar), 헬륨(He), 크립톤(Kr), 네온(Ne), 크세논(Xe) 등과 같은 비활성 가스(inert gas)를 포함할 수 있다. 프로세스 가스는 약 2 내지 약 200 sccm의 유량으로 제공될 수 있다. 몇몇 실시예들에서, 약 5 내지 약 40 kW의 DC 전력이, 프로세스 가스를 점화(ignite)하고 플라즈마를 유지하기 위해 타겟에 인가될 수 있다.
몇몇 실시예들에서, 타겟으로부터 기판(200)을 향하여 배출된 원자들을 지향시키는 것을 용이하게 하기 위해, 기판(200)을 지지하는 기판 지지 페데스탈(예컨대, 위에서 논의된 기판 지지 페데스탈(252))에 RF 전력의 형태의 바이어스 전력이 인가될 수 있다. 그러한 실시예들에서, 약 50 내지 약 2000 W의 RF 전력이, 2 내지 약 60 MHz 또는 약 13.56 MHz의 주파수로 공급될 수 있다.
상기된 바에 부가하여, 배리어 층(208)을 증착하는 것을 용이하게 하기 위해, 부가적인 프로세스 파라미터들이 활용될 수 있다. 예컨대, 몇몇 실시예들에서, 프로세스 챔버는 약 0.2 내지 약 50 mTorr의 압력에서 유지될 수 있다. 부가하여, 몇몇 실시예들에서, 프로세스 챔버는, 약 섭씨 -20 도 내지 약 섭씨 +400 도의 온도에서 유지될 수 있다.
다음으로, 106에서, 도 2c에서 도시된 바와 같이, 개구(212) 내에, 초기 시드 층(210)(즉, 제 1 재료 층)이 증착될 수 있다. 시드 층(210)은, 부착을 위한 더 우수한 표면을 제공하고, 예컨대 아래에서 논의되는 전도성 재료들과 같은 후속적으로 증착되는 재료들을 위한 템플레이트(template)로서 작용할 수 있다. 시드 층(210)은 전술된 기능들을 제공하기에 적합한 임의의 재료들을 포함할 수 있다. 예컨대, 몇몇 실시예들에서, 시드 층은, 구리(Cu), 루테늄(Ru), 코발트(Co) 등, 및 이들의 합금들, 예컨대 구리-알루미늄(Cu-Al), 구리-망간(Cu-Mn), 구리-마그네슘(Cu-Mg) 등 중 하나를 포함할 수 있다.
초기 시드 층(210)(예컨대, 제 1 재료 층)을 형성하기 위해, 몇몇 실시예들에서, 다중-단계 증착 및/또는 에칭 프로세스가 사용될 수 있다. 먼저, 108에서, 시드 층(210)을 형성하기 위해, 기판(200) 상에서 제 1 챔버 프로세스가 수행될 수 있다. 몇몇 실시예들에서, 저 대 중간(low to medium) 에너지 프로세스 체제를 사용하여, 도 2c에서 도시된 바와 같이, 개구(212) 내에(그리고, 기판(200) 위에), 초기 시드 층(210)이 증착될 수 있다. 시드 층(210)은, 예컨대 PVD, CVD 등과 같은, 원하는 프로파일을 갖는 시드 층을 형성하기에 적합한 임의의 증착 프로세스를 통해 증착될 수 있다. 예컨대, 몇몇 실시예들에서, 시드 층(210)은, 도 3에 대하여 아래에서 설명되는 프로세스 챔버(300)와 같은 적합한 프로세스 챔버에서 PVD 프로세스를 통해 증착될 수 있다. 그러한 실시에들에서, 프로세스 챔버는, 기판(200) 위에 증착될 소스 재료를 포함하는 내부에 배치된 타겟(예컨대, 타겟(342))을 가질 수 있다. 예컨대, 시드 층(210)이 구리(Cu)를 포함하는 실시예들에서, 타겟은 구리(Cu) 소스 재료를 포함할 수 있다.
몇몇 실시예들에서, 시드 층(210)을 증착하는 것은, 타겟으로부터 소스 재료를 물리적으로 스퍼터링하기 위해, 예컨대, 타겟으로 하여금, 이후 기판(200)을 향하여 지향되는 타겟 재료의 원자들을 배출하게 하기 위해, 프로세스 챔버에 프로세스 가스를 제공하는 것을 포함할 수 있다. 몇몇 실시예들에서, 프로세스 가스는, 아르곤(Ar), 헬륨(He), 크립톤(Kr), 네온(Ne), 크세논(Xe) 등과 같은 비활성 가스를 포함할 수 있다. 프로세스 가스는, 약 4 내지 약 300 sccm, 또는 몇몇 실시예들에서는 약 4 sccm의 유량으로 제공될 수 있다. 몇몇 실시예들에서, 타겟으로부터 소스 재료를 스퍼터링하는 것을 용이하게 하기 위해, 프로세스 가스로부터 플라즈마가 형성될 수 있다. 그러한 실시예들에서, 약 5 kW 내지 약 60 kW의 DC 전력, 또는 몇몇 실시예들에서는 약 30 kW의 DC 전력이, 프로세스 가스를 점화하고 플라즈마를 유지하기 위해 타겟에 인가될 수 있다. -300 v 내지 -1400 v의 타겟 전압(즉, 스퍼터 전압)이, 스퍼터링을 유도(induce)하기 위해 타겟에 인가될 수 있다. 몇몇 실시예들에서, -750 v의 예시적인 타겟 전압이 타겟에 인가된다. RF 바이어스 에너지를 인가하는 것과 조합하여, 타겟 재료를 스퍼터링하기 위해 저/중간 DC 에너지 프로세스 체제를 사용함으로써, 타겟 소스 재료 이온들(예컨대, Cu 이온들)은 거의 수직한 궤도로 기판의 피쳐(예컨대, 비아 및/또는 트렌치)에 진입한다. 타겟 소스 재료 이온들의 저 에너지로 인해, 피쳐(230)의 바닥 부분은, 기판의 다른 부분들로 리스퍼터링하지 않는 타겟 소스 재료 이온들로 구축된다.
몇몇 실시예들에서, 타겟으로부터 기판(200)을 향하여 배출된 원자들을 지향시키는 것을 용이하게 하기 위해, RF 전력의 형태의 바이어스 전력이, 기판(200)을 지지하는 기판 지지 페데스탈(예컨대, 기판 지지 페데스탈(352))에 인가될 수 있다. 그러한 실시예들에서, 약 50 W 내지 약 2000 W의 RF 전력, 또는 몇몇 실시예들에서는 약 120 W의 RF 전력이, 2 MHz 내지 약 60 MHz, 또는 약 13.56 MHz의 주파수로 공급될 수 있다. 부가하여, 몇몇 실시예들에서, +150 v 내지 -750 v의 기판 페데스탈 전압이 인가될 수 있다. 예시적인 다중단계 증착/에칭 프로세스에서, -120 v 내지 -240 v, 그리고 반대로(back to) -50 v의 기판 페데스탈 전압이 인가될 수 있다.
상기된 바에 부가하여, 시드 층(210)을 증착하는 것을 용이하게 하기 위해, 부가적인 프로세스 파라미터들이 활용될 수 있다. 예컨대, 몇몇 실시예들에서, 프로세스 챔버는, 약 0.1 내지 약 50 mTorr의 압력에서 유지될 수 있다. 부가하여, 몇몇 실시예들에서, 프로세스 챔버는 약 섭씨 20 도 내지 약 섭씨 200 도의 온도에서 유지될 수 있다.
몇몇 실시예들에서, 본 발명자들은, 바닥 기판 피쳐들(230)을 구축하기 위해 단계(108)에 대하여 위에서 설명된 바와 같이 저/중간 에너지 증착 프로세스들을 통해 시드 층(210)을 증착하는 경우에, 도 2c에서 도시된 바와 같이, 개구(212)의 코너들(218) 근처에 시드 층 재료가 축적(accumulate)될 수 있다. 종래의 프로세싱에서, 시드 층 재료의 축적은 개구(212)를 부분적으로 또는 완전히 폐쇄할 수 있고 공극을 생성할 수 있다.
따라서, 110에서, 기판(200) 상에 제 2 챔버 프로세스가 수행될 수 있다. 110에서, (예컨대, 에칭된 시드 층을 제공하기 위해) 도 2d에서 도시된 바와 같이, 개구(212)의 상부 코너들(218) 근처에서 시드 층(210)의 적어도 일부를 제거하기 위해, 고 에너지 프로세스 체제에서 시드 층(210)이 에칭/리스퍼터링된다. 시드 층(210)의 적어도 일부를 에칭/리스퍼터링함으로써, 도 2d에서 도시된 바와 같이, 내측으로 경사진 시드 층 프로파일(예컨대, 개구(212)의 상부 부분(226, 228)으로부터 개구(212)의 바닥(216)을 향하여 평균 시드 층 두께가 증가함)을 제공하기 위해, 개구(212)의 상부 코너들(218) 근처에서 그리고 측벽들(214)을 따르는 원하는 위치들에서, 시드 층(210)의 두께가 제어될 수 있다. 예컨대, 몇몇 실시예들에서, 개구(212)의 바닥(216) 근처의 측벽들(232) 상에 형성된 시드 층(210)의 두께는 약 2 내지 약 10 nm일 수 있고, 개구(212)의 상부 부분 근처의 측벽들(232) 상에 형성된 시드 층(210)의 두께는 약 1 내지 약 5 nm일 수 있다. 몇몇 실시예들에서, 시드 층(210)은 연속적인 층이 아닐 수 있다. 예컨대, 몇몇 실시예들에서, 개구(212)의 상부 코너들(218) 또는 개구(212)의 상부 부분(226, 228) 근처의 측벽들(214)의 부분들 상에, 시드 층(210) 재료가 배치되지 않을 수 있다. 시드 층의 두께는 피쳐 사이즈에 따라 변화할 수 있다. 몇몇 실시예들에서, 측벽(232)의 하부 부분에서의 시드 층 두께는 측벽(232)의 상부 부분에서의 시드 층 두께의 2배보다 더 두꺼울 수 있다.
프로세스 가스는, 예컨대 아르곤(Ar), 헬륨(He), 크립톤(Kr), 네온(Ne), 크세논(Xe) 등과 같은 비활성 가스와 같은, 시드 층(210)을 에칭하기 위한 플라즈마를 형성하기에 적합한 임의의 가스를 포함할 수 있다. 프로세스 가스는, 약 10 내지 약 300 sccm, 또는 몇몇 실시예에서는 약 100 sccm의 유량으로 제공될 수 있다. 프로세스 가스는, 플라즈마를 확립(establish)하고 유지하기에 적합한 조건들 하에서, 프로세스 챔버 내의 프로세스 가스에 소스 전력을 커플링시킴으로써 플라즈마로 형성될 수 있다. 예컨대, 몇몇 실시예들에서, 약 5 kW 내지 약 60 kW의 DC 전력, 또는 몇몇 실시예들에서는 약 20 kW의 DC 전력이, 프로세스 가스를 점화하고 플라즈마를 유지하기 위해 제공될 수 있다. 몇몇 실시예들에서, 플라즈마로부터 기판을 향하여 이온들을 지향시키는 것을 용이하게 함으로써, 에칭 프로세스를 용이하게 하기 위해, 기판에 바이어스 전력이 인가될 수 있다. 몇몇 실시예들에서, 고 에너지 프로세스 체제를 위한 기판에 인가되는 바이어스 전력은 -240 v 내지 -750 v일 수 있다. 예컨대, 몇몇 실시예들에서, 바이어스 전력은, 약 2 MHz 내지 약 60 MHz, 또는 약 13.56 MHz의 주파수에서 약 50 W 내지 약 2000 W, 또는 몇몇 실시예들에서는 약 600 W일 수 있다.
상기된 바에 부가하여, 시드 층(210)을 에칭/리스퍼터링하는 것을 용이하게 하기 위해, 부가적인 프로세스 파라미터들이 활용될 수 있다. 예컨대, 몇몇 실시예들에서, 프로세스 챔버는 약 1 내지 약 50 mTorr의 압력에서 유지될 수 있다. 부가하여, 몇몇 실시예들에서, 프로세스 챔버는 약 섭씨 20 도 내지 약 섭씨 200 도의 온도에서 유지될 수 있다.
다음으로, 112에서, 도 2e에서 도시된 바와 같이, 개구(212)를 충전하기 위해, 시드 층(210) 위에 전도성 재료(222)가 증착될 수 있다. 시드 층(210)이 연속적인 층(위에서 설명됨)을 형성하지 않는 실시예들에서, 전도성 재료(222)의 부분들은 배리어 층(208) 위에 직접적으로 증착될 수 있다. 전도성 재료(222)는 전기화학 증착 또는 전기화학 플레이팅(ECP) 등과 같은 임의의 방식으로 증착될 수 있다. 전도성 재료(222)는, 알루미늄(Al), 구리(Cu) 등과 같은 임의의 적합한 전도성 재료일 수 있다.
몇몇 실시예들에서, 본 발명자들은, 증착 동안의 전도성 재료(222)의 성장 레이트는 시드 층(210)의 두께가 증가됨에 따라 증가될 수 있다는 것을 관찰하였다. 예컨대, 몇몇 실시예들에서, 전도성 재료(222)의 성장 레이트는, 더 낮은 두께를 갖는 시드 층(210)의 부분들(예컨대, 개구(212)의 상단 근처의 측벽들 상에 배치된 시드 층(210)의 부분들, 및 상부 코너들(218) 상에 증착된 시드 층의 부분들) 위에 증착되는 경우의 전도성 재료(222)의 성장 레이트와 비교하여, 더 큰 두께를 갖는 시드 층(210)의 부분들(예컨대, 개구(212)의 바닥(216) 근처의 측벽들 상에 증착된 시드 층(210)의 부분들, 및 바닥 그 자체 상에 증착된 시드 층의 부분들) 위에 증착되는 경우에 더 높을 수 있다. 따라서, (위에서 논의된 바와 같은) 경사진(sloped) 프로파일을 갖는 시드 층(210)을 제공함으로써, 전도성 재료(222)의 성장 레이트가 개구(212)의 바닥(216) 근처에서 유리하게 더 클 수 있고, 그에 의해, 개구(212)가 바닥(216)으로부터 상단으로 충전되게 허용할 수 있다. 바닥(216)으로부터 상단으로 피쳐를 충전하는 것은, 과잉한 양의 전도성 재료(222)가 피쳐의 상부 코너들(218) 근처에 형성되는 것을 방지할 수 있고, 그에 의해, 전도성 재료(222)로 개구(212)를 완전히 충전하기 전에 개구(212)가 폐쇄되는 것을 방지할 수 있다.
전도성 재료(222)로 개구(212)를 충전한 후에, 도 2f에서 도시된 바와 같이, 개구(212)(그리고, 비아들, 트렌치들, 듀얼 다마신 구조들 등과 같은 임의의 다른 피쳐들) 외부의 과잉한 전도성 재료(222)를 제거하기 위해, 화학적 기계적 폴리싱(CMP) 또는 다른 적합한 기법이 사용될 수 있다.
개구(212)를 충전하기 위해 전도성 재료(222)를 증착한 후에, 방법은 일반적으로 종료되고, 기판(200)은 증착, 에칭, 어닐링 등과 같은 추가적인 프로세싱을 위해 진행할 수 있다. 예컨대, 몇몇 실시예들에서, 예컨대 부가적인 유전체 층들과 같은 부가적인 층들이 증착될 수 있고, 그리고/또는 충전된 개구(212) 위에 금속화(metallization) 구조들이 형성될 수 있다.
여기에서 설명된 본 발명의 방법들은 아래에서 설명되는 바와 같은 프로세스 챔버에서 수행될 수 있다. 도 3은 본 발명의 몇몇 실시예들에 따른, 기판들을 프로세싱하기에 적합한 프로세스 챔버를 예시한다. 적합한 프로세스 챔버들의 예들은, 캘리포니아, 산타 클라라의 Applied materials, Inc.로부터 양자 모두 상업적으로 입수가능한, ENDURA® EXTENSA TTN 및 ENDURA® ENCORE 프로세싱 챔버들을 포함한다. 다른 제조자들로부터의 것들을 포함하는 다른 프로세싱 챔버들이 또한 본 발명을 수행하기 위해 활용될 수 있다는 것이 고려된다.
몇몇 실시예들에서, 프로세싱 챔버(300)는, 기판(200)을 위에 수용하기 위한 기판 지지 페데스탈(352), 및 타겟(342)과 같은 스퍼터링 소스를 포함한다. 기판 지지 페데스탈(352)은, 접지된(grounded) 실드(shield)(미도시) 또는 챔버 벽(미도시)일 수 있는 접지된 엔클로저(enclosure) 챔버 벽(350) 내에 위치될 수 있다. 기판 지지 페데스탈(352)은, 예컨대 저항성 가열 엘리먼트, 복사 캐비티(radiant cavity) 및 광 소스 등과 같은, 기판(200)에 열을 제공하는 임의의 적합한 수단(미도시)을 포함할 수 있다.
타겟(342)은 유전체 아이솔레이터(dielectric isolator)(346)를 통해 접지된 전도성 알루미늄 어댑터(adapter)(344) 상에 지지될 수 있다. 타겟(342)은, 본 발명의 실시예들에 따른, 티타늄 질화물 막을 증착하는 경우에 티타늄과 같은, 스퍼터링 동안에 기판(200) 상에 증착될 재료를 포함한다.
기판 지지 페데스탈(352)은, 타겟(342)의 주(principal) 표면과 대면하는 재료-수용 표면을 갖고, 타겟(342)의 주 표면과 대향하는 평면 위치에, 스퍼터 코팅될 기판(200)을 지지한다. 기판 지지 페데스탈(352)은 프로세싱 챔버(300)의 중앙 구역(340)에서 기판(200)을 지지할 수 있다. 중앙 구역(340)은, (예컨대, 프로세싱 위치에 있는 경우에 기판 지지 페데스탈(352)과 타겟(342) 사이의) 프로세싱 동안의 기판 지지 페데스탈(352) 위의 구역으로서 정의된다.
도 3에서 도시된 바와 같이, 기판 지지 페데스탈(352)은, 기판(200)이, 프로세싱 챔버(300)의 하부 부분에서 로드 락 밸브(미도시)를 통해 기판 지지 페데스탈(352) 상으로 이송되게 허용하고, 그 후에, 증착 또는 프로세싱 위치로 상승되게 허용하기 위해, 바닥 챔버 벽(360)에 연결된 벨로즈(bellows)(358)를 통해 수직으로 이동가능하다. 하나 또는 그 초과의 프로세싱 가스들은 챔버(300)의 하부 부분 내로 질량 유동 제어기(mass flow controller)(364)를 통해 가스 소스(362)로부터 공급될 수 있다. 프로세싱 챔버(300)의 내부를 배기(exhausting)하고, 프로세싱 챔버(300) 내부에서 원하는 압력을 유지하는 것을 용이하게 하기 위해 배기 포트(368)가 제공될 수 있고, 밸브(366)를 통해 펌프(미도시)에 커플링될 수 있다.
네거티브(negative) 전압 또는 바이어스를 타겟(342)에 인가하기 위해, 제어가능한 DC 전력 소스(348)가 챔버(300)에 커플링될 수 있다. 기판(200) 상에 네거티브 DC 바이어스를 유도하기 위해, RF 전력 공급부(356)가 기판 지지 페데스탈(352)에 커플링될 수 있다. 부가하여, 몇몇 실시예들에서, 네거티브 DC 자기-바이어스(self-bias)가 프로세싱 동안에 기판(200) 상에 형성될 수 있다. 다른 애플리케이션들에서, 기판 지지 페데스탈(352)은 접지될 수 있거나, 또는 전기적으로 플로팅(electrically floating)하게 남아 있을 수 있다.
회전가능 마그네트론(370)이, 타겟(342)의 배면 표면 근처에 위치될 수 있다. 마그네트론(370)은 베이스 플레이트(374)에 의해 지지되는 복수의 자석들(372)을 포함한다. 베이스 플레이트(374)는 기판(200) 및 챔버(300)의 중심 축과 일치하는 회전 샤프트(376)에 연결된다. 자석들(372)은, 결국 스퍼터링 레이트를 증가시키는, 로컬 플라즈마 밀도를 증가시키고 전자들을 트랩핑하기 위해 타겟(342)의 표면에 대해 대체로 평행하고 그 표면에 근접하게, 챔버(300) 내에 자기장을 생성한다. 자석들(372)은 챔버(300)의 상단 주위에 전자기장(electromagnetic field)을 생성하고, 자석들(372)은, 타겟(342)을 더 균일하게 스퍼터링하기 위해 프로세스의 플라즈마 밀도에 영향을 미치는 전자기장을 회전시키도록 회전된다.
챔버(300)는 어댑터(344)의 레지(ledge)(384)에 연결된 접지된 바닥 실드(380)를 더 포함한다. 다크 스페이스 실드(dark space shield)(386)는, 바닥 실드(380) 상에 지지되고, 스크류들(screws) 또는 다른 적합한 방식에 의해 실드(380)에 체결된다(fastened). 다크 스페이스 실드(386)와 바닥 실드(380) 사이의 금속성 스레디드 연결(metallic threaded connection)은, 2개의 실드들(380, 386)이 어댑터(344)에 대해 접지되게 허용한다. 어댑터(344)는 결국, 알루미늄 챔버 벽(350)에 대해 밀봉되고(sealed) 접지된다. 실드들(380, 386) 양자 모두는 단단한 비-자성 스테인리스 스틸로부터 형성된다.
바닥 실드(380)는 제 2 직경의 하부 튜브형(tubular) 부분(396) 및 제 1 직경의 상부 튜브형 부분(394)에서 아래쪽으로 연장된다. 바닥 실드(380)는, 기판 지지 페데스탈(352)의 상단 표면 아래로 아래쪽으로 챔버벽(350) 및 어댑터(344)의 벽들을 따라 연장되고, 기판 지지 페데스탈(352)의 상단 표면에 도달할 때까지 위쪽으로 리턴(return)한다(예컨대, 바닥에서 u-형상 부분(398)을 형성한다). 커버 링(302)은, 기판 지지 페데스탈(352)이 그것의 하부 로딩 위치에 있는 경우에 바닥 실드(380)의 위쪽으로 연장되는 내측 부분의 상단 상에 놓이지만, 스퍼터 증착으로부터 기판 지지 페데스탈(352)을 보호하기 위해 기판 지지 페데스탈(352)이 그것의 상부 증착 위치에 있는 경우에 기판 지지 페데스탈(352)의 외측 주변부 상에 놓인다. 증착으로부터 기판(200)의 주변부를 보호하기 위해, 부가적인 증착 링(미도시)이 사용될 수 있다.
RF 코일(304)은, 기판 지지 페데스탈(352)과 타겟(342) 사이의 공간의 하부 절반 또는 삼분의일(third)에서 기판(200)의 주변부 바로 외측에 배치될 수 있다. 바닥 실드(380)에서의 다수의 절연성 지지부들(미도시)은 RF 코일(304)을 지지하고, 또한, RF 코일(304)에 RF 전력 및 접지를 공급한다. 코일(304)은, 전력 및 접지를 위한 근접하게 이격된 전기 리드(lead)들 사이의 작은 갭을 갖고 구리로 구성된 싱글-턴(single-turn)의 거의 튜브형인 코일일 수 있다. RF 전력 공급부(308)는, 타겟(342)으로부터 제거되는 구역에서 아르곤 플라즈마를 생성하기 위해, RF 코일(304)에 RF 전력을 공급하도록 제공될 수 있다. 타겟(342)은 스퍼터 증착을 위해 DC 전력공급될 수 있고, RF 코일(304)은 기판(200)의 스퍼터 에칭을 위해 활용될 수 있다. 그러나, 몇몇 실시예들에서, DC 및 RF 전력의 임의의 조합이 2개의 단계의 DCE 프로세스들에 전력공급할 수 있다.
챔버(300)는 또한, 기판 상으로의 재료의 더 지향적인(directional) 스퍼터링을 제공하도록 적응될 수 있다. 몇몇 실시예들에서, 지향적인 스퍼터링은, 기판(200)에 증착 재료의 더 균일하고 대칭적인(symmetrical) 플럭스를 제공하기 위해, 기판 지지 페데스탈(352)과 타겟(342) 사이에 선택적인 콜리메이터(collimator)(310)를 위치시킴으로써 달성될 수 있다.
콜리메이터(310)는, 존재하는 경우에, 바닥 실드(380)의 레지 위치 상에 놓일 수 있고, 그에 의해, 콜리메이터(310)를 접지시킬 수 있다. 콜리메이터(310)는 금속 링일 수 있고, 외측 튜브형 섹션 및 적어도 하나의 내측 동심(concentric) 튜브형 섹션, 예컨대, 크로스 스트럿(cross strut)들(320, 318)에 의해 링크된 3개의 동심 튜브형 섹션들(312, 314, 316)을 포함할 수 있다. 외측 튜브형 섹션(316)은 바닥 실드(380)의 레지 부분(306) 상에 놓인다. 콜리메이터(310)를 지지하기 위한 바닥 실드(380)의 사용은 챔버(300)의 설계 및 유지보수를 단순하게 한다. 적어도 2개의 내측 튜브형 섹션들(312, 314)은, 스퍼터링된 입자들을 부분적으로 콜리메이팅(collimate)하는 고 종횡비 구멍들을 정의하기에 충분한 높이로 이루어진다. 추가로, 콜리메이터(310)의 상부 표면은, 플라즈마 전자들을 기판(200)으로부터 떨어지게 유지하는 것을 용이하게 하는, 바이어스된 타겟(342)과 대향하는 접지 평면으로서 작용한다.
몇몇 실시예들에서, 자석(354)은, 타겟(342)과 기판 지지 페데스탈(352) 사이에 자기장을 선택적으로 제공하기 위해 챔버(300) 주위에 배치될 수 있다. 예컨대, 도 3에서 도시된 바와 같이, 자석(354)은, 프로세싱 위치에 있는 경우에 기판 지지 페데스탈(352) 바로 위의 구역에서 챔버 벽(350)의 외부 주위에 배치될 수 있다. 자석(354)은 전자석일 수 있고, 전자석에 의해 생성되는 자기장의 크기를 제어하기 위한 전력 소스(미도시)에 커플링될 수 있다.
프로세스 제어기(330)는, 프로세스 챔버(300)의 다양한 컴포넌트들의 동작을 제어하기 위해 프로세스 챔버(300)의 다양한 컴포넌트들에 커플링되고, 중앙 프로세싱 유닛(CPU)(332), 메모리(334), 및 CPU(332)를 위한 지지 회로들(336)을 포함한다. 프로세스 제어기(330)는, 기판 프로세싱 장치를, 직접적으로, 또는 특정한 프로세스 챔버 및/또는 지지 시스템 컴포넌트들과 연관된 컴퓨터들(또는 제어기들)을 통해 제어할 수 있다. 프로세스 제어기(330)는, 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 세팅(industrial setting)에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서 중 하나일 수 있다. CPU(332)의 메모리 또는 컴퓨터-판독가능 매체(334)는, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 플로피 디스크, 하드 디스크, 플래시, 또는 로컬 또는 원격인 임의의 다른 형태의 디지털 스토리지(storage)와 같은 용이하게 입수가능한 메모리 중 하나 또는 그 초과일 수 있다. 지지 회로들(336)은, 종래의 방식으로 프로세서를 지원하기 위해 CPU(332)에 커플링된다. 이들 회로들은, 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로 및 서브시스템들 등을 포함한다. 여기에서 설명되는 바와 같은 본 발명의 방법들은, 여기에서 설명되는 방식으로 프로세스 챔버(300)의 동작을 제어하기 위해, 실행 또는 인보크될(invoked) 수 있는 소프트웨어 루틴으로서 메모리(334)에 저장될 수 있다. 소프트웨어 루틴은 또한, CPU(332)에 의해 제어되는 하드웨어로부터 원거리에 위치된 제 2 CPU(미도시)에 의해 저장 및/또는 실행될 수 있다.
(도 5에 대하여 아래에서 더 상세히 설명되는) 동기화 제어기(322)는, 프로세스 챔버(300)의 다양한 컴포넌트들의 동작을 제어하기 위해 프로세스 챔버(300)의 다양한 컴포넌트들에 커플링되고, 중앙 프로세싱 유닛(CPU)(324), 메모리(326), 및 CPU(324)를 위한 지지 회로들(328)을 포함한다. 동기화 제어기(322)는, 프로세스 제어기(330)로부터 기판 프로세싱 지지 시스템들의 서브-세트를 위한 프로세스 파라미터들을 수신할 수 있다. 예컨대, 동기화 제어기(322)는, 프로세스 제어기(330)로부터, RF 전력 공급부들(308 및 356), DC 전력 공급 소스(348), 및 선택적으로 마그네트론(370)을 위한 프로세스 파라미터들을 수신할 수 있다. 동기화 제어기(322)는, 이러한 시스템들을, 직접적으로, 또는 지지 시스템 컴포넌트들과 연관된 컴퓨터들(또는 제어기들)을 통해 제어할 수 있다. 동기화 제어기(322)는, 다양한 지지 시스템들 및 서브-프로세서들을 제어하기 위해 산업 세팅에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세스 중 하나일 수 있다. CPU(324)의 메모리 또는 컴퓨터-판독가능 매체(326)는, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 플로피 디스크, 하드 디스크, 플래시, 또는 로컬 또는 원격인 임의의 다른 형태의 디지털 스토리지와 같은 용이하게 입수가능한 메모리 중 하나 또는 그 초과일 수 있다. 지지 회로들(328)은, 종래의 방식으로 프로세서를 지원하기 위해 CPU(324)에 커플링된다. 이러한 회로들은, 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로 및 서브시스템들 등을 포함한다. 여기에서 설명되는 바와 같은 본 발명의 방법들은, 예컨대 방법들(100 및 600)에 대하여 위에서 설명된 바와 같이, 여기에서 설명되는 방식으로, 프로세스 챔버(300)와 연관된 선택된 지지 디바이스들(예컨대, 전력 공급부들)의 동작을 제어하기 위해, 실행 또는 인보크될 수 있는 소프트웨어 루틴으로서 메모리(326)에 저장될 수 있다. 소프트웨어 루틴은 또한, CPU(324)에 의해 제어되는 하드웨어로부터 원거리에 위치된 제 2 CPU(미도시)에 의해 저장 및/또는 실행될 수 있다.
위에서 논의된 바와 같이, 본 발명자들은, 제어 신호 송신 지연들을 감소시키기 위해 프로세스 파라미터들(예컨대, 마그네트론 위치, 전자석 전류, DC 및 RF 전력들)의 전송을 동기화시킴으로써, 증착 성능(스텝 커버리지, 균일성), 프로세스 결과들의 반복성, 및 하드웨어 컴포넌트들의 신뢰성에서 개선들이 실현될 수 있다는 것을 관찰하였다. 구체적으로, 본 발명자들은, 프로세스 제어기를 통해 DC 및 RF 전력들 및 전자석 전류를 제어하는 현재의 방법들은, 프로세스 결과들의 반복성 및 증착 성능에 크게 영향을 미치는 상당한 신호 지연들을 부여한다는 것을 관찰하였다. 기판 프로세싱 툴은, 전력 공급부들 및 디바이스들과 통신하기 위한 네트워크 노드들 및 다수의 프로세스 챔버들을 가질 수 있다. 전형적으로, 중앙 "실시간(real time)" 프로세스 제어기(402)는, 도 4a에서 도시된 바와 같이, 공유된 네트워크 연결(410)을 통해 모든 디바이스들(406a)로의 신호들을 조정(coordinate)하기 위해 사용된다. 도 4a에서 도시된 바와 같은 시스템에서, 본 발명자들은, 프로세스 제어기(402)가 진정으로 "실시간"이 아니고, 제어되고 있는 프로세스 컴포넌트들(406a-n) 사이의 신호 프로세싱에서 100 ms까지의 지연들을 갖는다는 것을 관찰하였다. 본 발명자들은, 네트워크(410) 상의 임의의 주어진 디바이스에 대한 더 느린 총 응답 시간에 또한 기여하는, 네트워크 지연들 및 통신 코딩/디코딩 시간들이 존재한다는 것을 입증하였다. 구체적으로, 프로세스 제어기(402)는, 예컨대, 공유된 네트워크(410)를 통해, 디바이스 랙(404)에서의 디바이스들(406a-n)로, 챔버(408)에서 특정 증착 프로세스를 수행하도록 요구되는 디바이스들(406a-n)을 위한 모든 프로세스 파라미터들을 전송할 수 있다. 그러나, 공유된 네트워크 상의 네트워크 혼잡(congestion)으로 인해, 디바이스들은, 특정 증착 프로세스를 수행하기 위한 이들의 동작 명령들을 수용하는데 있어서 지연될 수 있다. 더욱이, 그 지연들에 부가하여, 각각의 디바이스와 연관된 본질적인(intrinsic) 지연들(예컨대, 전력 공급부의 전력 사이클링 시간 및 내부 신호 프로세싱)이 존재한다. 몇몇 경우들에서, 이러한 지연들의 합은 300 ms 초과인 것으로 나타났다. 예컨대, 도 4b는, t = 15 초에서 시작되고 t = 17 초에서 모든 전력을 제거하는, 증착 프로세스를 실시하기 위한 전력을 인가하기 위한 이상적인(idealized) 세트포인트를 나타낸다. 그러나, 시그널링 지연들은 실제 전력이 상이한 시간들에서 인가되고 제거되는 것을 나타낸다. 이러한 지연들은 또한, 프로세스 제어기에 얼마나 많은 시스템들이 부착될 수 있는지에 따라 변화한다. 따라서, 얇은 기판 막들에 대해, 위에서 설명된 개별적인 프로세스 레시피들은 지속기간이 2 내지 5 초일 수 있다. 지연 시간들이 있는 경우에, 실제 결과들은, 타이밍이 정밀하지 않기 때문에, 웨이퍼에 걸친 그리고 웨이퍼 마다의 막 두께 변화들에 의해 입증된 바와 같이, 상당히 변화할 수 있다.
본 발명자들은, 디바이스들 각각에 대한 직접적인 통신 라인들을 사용하고, 각각의 디바이스와 연관된 본질적인 지연들을 고려하여, 프로세스 파라미터들(예컨대, 마그네트론 위치, 전자석 전류, DC 및 RF 전력들, 온도, 압력 등)의 전송을 동기화시킴으로써, 증착 성능(스텝 커버리지, 균일성), 프로세스 결과들의 반복성, 및 하드웨어 컴포넌트들의 신뢰성에서 개선들이 실현될 수 있다는 것을 관찰하였다. 프로세스 파라미터들의 전송을 동기화시키기 위해, 도 5의 제어 시스템(500)에서 도시된 바와 같이, 별개의 프로그래머블 동기화 제어기(504)를 사용함으로써, 예컨대, 전력 공급부들을 제어하기 위한 지연 지간들이 크게 감소될 수 있다. 여기에서 설명되는 동기화 제어기(504)는, 도 3에 대하여 위에서 설명된 동기화 제어기(322)로서 사용될 수 있다. 도 6은, 도 3에 대하여 위에서 설명된 동기화 제어기(322) 및 도 5에서의 동기화 제어기(504)에 의해 수행될 수 있는 예시적인 방법(600)을 도시한다. 방법(600)은, 예컨대 챔버(508)에서 제 1 증착 챔버 프로세스를 수행하기 위해, 동기화 제어기(504)가, 링크(510)를 통해 프로세스 제어기(502)로부터 하나 또는 그 초과의 디바이스들(5061-n)을 위한 프로세스 제어 파라미터들을 수용하는 602에서 시작된다.
동기화 제어기(504)가, 제 1 증착 챔버 프로세스를 수행하기 위한 프로세스 파라미터들을 수용한 후에, 단계(604)에서, 동기화 제어기(504)는, 프로세스 제어 파라미터들에 포함된 정보를 사용하여, 하나 또는 그 초과의 디바이스들(5061-n)에 프로세스 제어 파라미터들 각각을 전송하기 위한 시간을 결정한다. 단계(606)에서, 하나 또는 그 초과의 디바이스들(5061-n) 각각에 대해, 동기화 제어기(504)는, 하나 또는 그 초과의 디바이스들(5061-n) 각각과 연관된 특정 신호 프로세스 지연들(예컨대, 본질적인 지연들)을 사용하여, 프로세스 제어 파라미터들 각각을 전송하기 위한 결정된 시간을 조정할 것이다. 단계(608)에서, 동기화 제어기는, 제 1 챔버 프로세스를 수행하기 위한 조정된 시간들에서, 하나 또는 그 초과의 디바이스들(5061-n) 각각에 프로세스 제어 파라미터들을 전송할 것이다. 몇몇 실시예들에서, 단계(610)에서, 하나 또는 그 초과의 디바이스들(5061-n)의 각각의 디바이스는, 디바이스의 아날로그 제어 포트에 직접적으로 커플링된 출력 채널을 통해 전송된 프로세스 제어 파라미터들을 사용하여, 동기화 제어기(504)에 의해 제어된다. 몇몇 실시예들에서, 프로세스 제어 파라미터들은, 프로세스 제어기로부터 디지털 포맷으로 수신되고, 동기화 제어기(504)는, 각각의 디바이스에 대한 디지털 프로세스 제어 파라미터들을, 하나 또는 그 초과의 디바이스들(5061-n) 각각에 전송되고 제어하기 위한 아날로그 신호들로 변환시킨다. 몇몇 실시예들에서, 조정된 시간에서 하나 또는 그 초과의 디바이스들에 프로세스 제어 파라미터들을 전송하는 동작은, 하나 또는 그 초과의 디바이스들 중 하나에 직접적으로 커플링된 각각의 채널을 통해 하나 또는 그 초과의 디바이스들 각각에 별도로 프로세스 제어 파라미터들에 대응하는 아날로그 신호를 전송하는 것을 포함한다.
몇몇 실시예들에서, 동기화 제어기(504)는, 모든 프로세스 제어 파라미터들이 수신될 때까지 대기할 것이고, 하나 또는 그 초과의 디바이스들(5061-n) 각각으로의 프로세스 제어 파라미터들의 전송을 동기화시킬 것이다. 하나 또는 그 초과의 디바이스들(5061-n) 각각으로의 프로세스 제어 파라미터들의 전송을 동기화시키는 것은, 하나 또는 그 초과의 출력 채널들(5121-n)을 통해 동시에(병렬로) 하나 또는 그 초과의 디바이스들(5061-n) 각각에 제어 신호들을 정송하는 것을 포함하며, 여기에서, 각각의 채널은 하나 또는 그 초과의 디바이스들(5061-n) 각각 상의 아날로그 제어 포트들에 직접적으로 커플링된 하나 또는 그 초과의 디바이스 채널 중 하나에 직접적으로 커플링된다. 다른 실시예들에서, 출력 채널들(5121-n)은, 동일한 기판 프로세스 챔버 프로세스에서 동시에 사용되지 않는 하나 초과의 디바이스에 커플링될 수 있다. 몇몇 실시예들에서, 하나 또는 그 초과의 디바이스들(5061-n) 각각에 대한 신호 전도체들의 길이는 동일한 길이일 필요가 없다.
몇몇 실시예들에서, 하나 또는 그 초과의 디바이스들 각각은, 디바이스의 제어 포트에 직접적으로 커플링된 출력 채널(5121-n)을 통해 전송된 프로세스 제어 파라미터들을 사용하여, 단계(606)에서, 동기화 제어기(504)에 의해 제어될 수 있다. 그 후에, 하나 또는 그 초과의 디바이스들(5061-n) 각각은, 적절하게, 특정된 전력 또는 기판 지지 프로세스를 챔버(508)에 공급할 수 있다.
도 3에서의 동기화 제어기(322) 및 도 5에서의 동기화 제어기(504)에 의해 수행될 수 있는 방법(600)의 예가 아래에서 설명된다. 예컨대, 몇몇 실시예들에서, 제 1 증착 프로세스는, 기판 상에 피쳐의 바닥을 구축하기 위해 저 에너지 프로세스 체제를 사용하여 금속(예컨대, Cu) 이온들이 기판 상에 증착되는 제 1 DCE 프로세스일 수 있다. 동기화 제어기(504)는, 프로세스 제어기(502)로부터, 제 1 챔버 프로세스에서 사용되는 하나 또는 그 초과의 디바이스들(5061-n)을 위한 모든 필요한 프로세스 파라미터들을 수신할 것이다. 예컨대, 제 1 챔버 프로세스는, 2 초 동안, 챔버(508)에 -120 V를 공급하기 위해 t = 15 초에서 2개의 DC 전력 공급부들을 활성화하고, 3 초 동안, 챔버(508)에 -240을 공급하기 위해 t = 17에서 2개의 RF 전력 공급부들을 활성화하는 것을 요구할 수 있다. 동기화 제어기(504)는, 요구되는 전력을 제공하기 위해, t = 15에서 동시에(병렬로) 출력 채널들(5121 및 5122)을 통해 DC 전력 공급부들(5061 및 5062) 상의 제어 포트들로 직접적으로 필요한 프로세스 파라미터들을 전송할 것이다. t = 17에서, 동기화 제어기(504)는, 차단(shut off)시키기 위해 출력 채널들(5121 및 5122)을 통해 DC 전력 공급부들(5061 및 5062) 상의 제어 포트들로, 그리고 턴 온시키기 위해 출력 채널들(5123 및 5124)을 통해 RF 전력 공급부들(5063 및 5064) 상의 제어 포트들로, 직접적으로 필요한 프로세스 파라미터들을 동시에(병렬로) 전송할 것이다. 본 발명자들은, 위에서 논의된 본 발명의 실시예들에서, DC 및 RF 전력 공급 응답 시간들의 동기화가 300 ms 지연으로부터 30 ms 지연으로 개선되었다는 것을 발견하였다. 따라서, 각각의 디바이스는 본질적으로, 실질적으로 동시에(즉, 최소의 지연들로) 요구되는 프로세싱 파라미터들을 수신할 것이고, 요구되는 전력에 대한 이상적인 세트포인트에 더 근접하게 매칭(match)될 것이다.
몇몇 실시예들에서, 동기화 제어기(504)에 의해 수신된 프로세스 파라미터들은, 각각의 디바이스(5061-n)를 제어하기 위한 패킷 데이터의 형태일 수 있다. 각각의 디바이스(5061-n)는 디바이스와 인터페이싱하기 위한 상이한 데이터/시그널링 포맷을 요구할 수 있다. 각각의 디바이스(5061-n)를 제어하기 위한 프로세스 파라미터들의 변환들은, 동기화 제어기(504)에 의해 또는 프로세스 제어기(502)에 의해 수행될 수 있다.
몇몇 실시예들에서, 증착 프로세스들 이외의 프로세스들이 제어 시스템(500)에 의해 수행될 수 있다. 부가하여, 동기화 제어기(504)는, 압력 시스템들, 온도 시스템들, 마그네트론 어셈블리들, 또는 기판 프로세싱에서 사용하기 위해 제어될 수 있는 임의의 다른 디바이스들을 제어하기 위해 사용될 수 있다.
전술한 바가 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 그리고 추가적인 실시예들이 본 발명의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있으며, 본 발명의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 프로세스 챔버에서 기판을 프로세싱하기 위한 방법으로서,
    동기화(synchronization) 제어기에 의해, 제 1 챔버 프로세스를 수행하기 위해 프로세스 제어기로부터 하나 또는 그 초과의 디바이스들을 위한 프로세스 제어 파라미터들을 수신하는 단계;
    상기 동기화 제어기에 의해, 상기 하나 또는 그 초과의 디바이스들에 상기 프로세스 제어 파라미터들 각각을 전송하기 위한 시간을 결정하는 단계;
    상기 하나 또는 그 초과의 디바이스들 각각에 대해, 상기 동기화 제어기에 의해, 상기 하나 또는 그 초과의 디바이스들 각각과 연관된 특정 신호 프로세스 지연들을 사용하여, 상기 프로세스 제어 파라미터들 각각을 전송하기 위한 결정된 시간을 조정하는 단계; 및
    상기 동기화 제어기에 의해, 상기 제 1 챔버 프로세스를 수행하기 위해, 조정된 시간들에서 상기 하나 또는 그 초과의 디바이스들 각각에 상기 프로세스 제어 파라미터들을 전송하는 단계
    를 포함하며,
    상기 동기화 제어기는 하나 또는 그 초과의 출력 채널들을 포함하고, 각각의 채널은 상기 하나 또는 그 초과의 디바이스들 중 하나에 직접적으로 커플링되는,
    프로세스 챔버에서 기판을 프로세싱하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 하나 또는 그 초과의 디바이스들 중 각각의 디바이스는, 상기 디바이스의 제어 포트에 직접적으로 커플링된 출력 채널을 통해 전송된 프로세스 제어 파라미터들을 사용하여, 상기 동기화 제어기에 의해 제어되는,
    프로세스 챔버에서 기판을 프로세싱하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 프로세스 제어 파라미터들은 상기 프로세스 제어기로부터 디지털 포맷으로 수신되고, 상기 동기화 제어기는, 각각의 디바이스에 대한 상기 디지털 프로세스 제어 파라미터들을, 상기 하나 또는 그 초과의 디바이스들 각각으로 전송되고 상기 하나 또는 그 초과의 디바이스들 각각을 제어하기 위한 아날로그 신호들로 변환시키는,
    프로세스 챔버에서 기판을 프로세싱하기 위한 방법.
  4. 제 3 항에 있어서,
    상기 조정된 시간에서 상기 하나 또는 그 초과의 디바이스들에 상기 프로세스 제어 파라미터들을 전송하는 단계는, 상기 하나 또는 그 초과의 디바이스들 중 하나에 직접적으로 커플링된 각각의 채널을 통해, 상기 하나 또는 그 초과의 디바이스들 각각으로, 개별적으로, 상기 프로세스 제어 파라미터들에 대응하는 아날로그 신호들을 전송하는 단계를 포함하는,
    프로세스 챔버에서 기판을 프로세싱하기 위한 방법.
  5. 제 1 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 챔버 프로세스는, 상기 기판 상에 형성된 하나 또는 그 초과의 피쳐(feature)들의 바닥 부분을 제 1 재료로 구축(build up)하기 위해, 제 1 에너지 프로세스 체제(regime)를 사용하여 수행되는 증착 프로세스인,
    프로세스 챔버에서 기판을 프로세싱하기 위한 방법.
  6. 제 5 항에 있어서,
    상기 동기화 제어기에 의해, 제 2 챔버 프로세스를 수행하기 위해, 상기 프로세스 제어기로부터, 하나 또는 그 초과의 디바이스들의 제 2 세트를 위한 프로세스 제어 파라미터들의 제 2 세트를 수신하는 단계;
    상기 동기화 제어기에 의해, 상기 하나 또는 그 초과의 디바이스들의 제 2 세트에 상기 프로세스 제어 파라미터들의 제 2 세트 각각을 전송하기 위한 시간을 결정하는 단계;
    상기 하나 또는 그 초과의 디바이스들의 제 2 세트 각각에 대해, 상기 동기화 제어기에 의해, 상기 하나 또는 그 초과의 디바이스들의 제 2 세트 각각과 연관된 특정 신호 프로세스 지연들을 사용하여, 상기 프로세스 제어 파라미터들의 제 2 세트 각각을 전송하기 위한 결정된 시간을 조정하는 단계; 및
    상기 동기화 제어기에 의해, 상기 제 2 챔버 프로세스를 수행하기 위해, 조정된 시간들에서 상기 하나 또는 그 초과의 디바이스들의 제 2 세트 각각에 상기 프로세스 제어 파라미터들의 제 2 세트를 전송하는 단계
    를 더 포함하며,
    상기 동기화 제어기는, 상기 하나 또는 그 초과의 디바이스들의 제 2 세트 각각에 직접적으로 커플링된 출력 채널을 포함하는,
    프로세스 챔버에서 기판을 프로세싱하기 위한 방법.
  7. 제 6 항에 있어서,
    상기 제 2 챔버 프로세스는, 상기 하나 또는 그 초과의 피쳐들의 바닥 부분으로부터 상기 하나 또는 그 초과의 피쳐들의 측벽으로 상기 제 1 재료를 재분배(redistribute)하기 위해, 제 2 에너지 프로세스 체제를 사용하여 수행되는 리스퍼터링(resputtering) 프로세스이며, 상기 제 2 에너지 프로세스 체제는 상기 제 1 에너지 프로세스 체제보다 더 높은,
    프로세스 챔버에서 기판을 프로세싱하기 위한 방법.
  8. 제 7 항에 있어서,
    상기 하나 또는 그 초과의 피쳐들의 측벽을 따라 배치된 제 1 재료는, 상기 제 1 챔버 프로세스 후에, 제 1 두께를 갖고, 상기 하나 또는 그 초과의 피쳐들의 측벽을 따라 배치된 제 1 재료는, 상기 제 2 챔버 프로세스 후에, 제 2 두께를 가지며, 상기 제 2 두께는 상기 제 1 두께보다 더 두꺼운,
    프로세스 챔버에서 기판을 프로세싱하기 위한 방법.
  9. 제 7 항에 있어서,
    상기 제 1 챔버 프로세스는 증착 프로세스이고, 상기 제 2 챔버 프로세스는 리스퍼터링 프로세스인,
    프로세스 챔버에서 기판을 프로세싱하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 제 1 챔버 프로세스의 상기 제 1 에너지 프로세스 체제는 +150 볼트 dc 내지 -90 볼트 dc이고, 상기 제 2 챔버 프로세스의 상기 제 2 에너지 프로세스 체제는 -120 볼트 dc 내지 -750 볼트 dc인,
    프로세스 챔버에서 기판을 프로세싱하기 위한 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 하나 또는 그 초과의 디바이스들 중 적어도 하나는 전력 공급부이고, 상기 전력 공급부를 위해 상기 동기화 제어기에 의해 수신된 프로세스 파라미터는, (a) 에너지 레벨, 및 (b) 상기 에너지 레벨을 인가할 시간 파라미터를 포함하는,
    프로세스 챔버에서 기판을 프로세싱하기 위한 방법.
  12. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 하나 또는 그 초과의 디바이스들 각각이 실질적으로 동시에 상기 프로세스 제어 파라미터들을 수신하도록, 프로세스 제어 파라미터들은, 상기 제 1 챔버 프로세스를 수행하기 위해, 조정된 시간들에서 상기 하나 또는 그 초과의 디바이스들 각각에 대한 것인,
    프로세스 챔버에서 기판을 프로세싱하기 위한 방법.
  13. 기판 프로세싱 시스템으로서,
    프로세스 제어기로부터 하나 또는 그 초과의 디바이스들의 프로세스 제어 파라미터들을 수신하기 위한 하나 또는 그 초과의 입력들, 및 하나 또는 그 초과의 출력 채널들을 갖는 동기화 제어기
    를 포함하며,
    각각의 출력 채널은 상기 하나 또는 그 초과의 디바이스들 중 하나에 직접적으로 커플링되고,
    상기 동기화 제어기는, (a) 상기 프로세스 제어 파라미터들을 수신하고, (b) 상기 하나 또는 그 초과의 디바이스들에 상기 프로세스 제어 파라미터들 각각을 전송하기 위한 시간을 결정하고, (c) 상기 하나 또는 그 초과의 디바이스들 각각에 대해, 상기 하나 또는 그 초과의 디바이스들 각각과 연관된 특정 신호 프로세스 지연들을 사용하여, 상기 프로세스 제어 파라미터들 각각을 전송하기 위한 결정된 시간을 조정하며, (d) 제 1 챔버 프로세스를 수행하기 위해, 조정된 시간들에서 상기 하나 또는 그 초과의 디바이스들 각각에 상기 프로세스 제어 파라미터들을 전송하도록 구성되는,
    기판 프로세싱 시스템.
  14. 제 13 항에 있어서,
    상기 하나 또는 그 초과의 디바이스들 중 각각의 디바이스는, 상기 디바이스의 제어 포트에 직접적으로 커플링된 출력 채널을 통해 전송된 프로세스 제어 파라미터들을 사용하여, 상기 동기화 제어기에 의해 제어되는,
    기판 프로세싱 시스템.
  15. 하나 또는 그 초과의 피쳐들을 갖는 기판 상에 층들을 형성하기 위한 방법으로서,
    상기 하나 또는 그 초과의 피쳐들의 바닥 부분을 제 1 재료로 구축하기 위해, 제 1 에너지 프로세스 체제를 사용하여, 제 1 층을 형성하기 위한 제 1 기판 프로세스를 수행하는 단계; 및
    상기 하나 또는 그 초과의 피쳐들의 바닥 부분으로부터 상기 하나 또는 그 초과의 피쳐들의 측벽으로 상기 제 1 재료를 재분배하기 위해, 제 2 에너지 프로세스 체제를 사용하여, 상기 제 1 층 상에서 제 2 기판 프로세스를 수행하는 단계
    를 포함하며,
    상기 제 2 에너지 프로세스 체제는 상기 제 1 에너지 프로세스 체제보다 더 높고,
    상기 제 1 층은, 상기 제 1 기판 프로세스 후에, 상기 하나 또는 그 초과의 피쳐들의 측벽을 따라 배치된 제 1 두께를 포함하고, 상기 제 1 층은, 상기 제 2 기판 프로세스 후에, 상기 하나 또는 그 초과의 피쳐들의 측벽을 따라 배치된 제 2 두께를 포함하며, 상기 제 2 두께는 상기 제 1 두께보다 더 두꺼운,
    하나 또는 그 초과의 피쳐들을 갖는 기판 상에 층들을 형성하기 위한 방법.
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