JP2015533928A - 堆積プロセスの同期のための方法および装置 - Google Patents

堆積プロセスの同期のための方法および装置 Download PDF

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Abstract

プロセスチャンバ内で基板を処理する方法および装置は、第１のチャンバプロセスを実行するための１つまたは複数のデバイスに対するプロセス制御パラメータを、プロセスコントローラから受け取るステップと、プロセス制御パラメータのそれぞれを１つまたは複数のデバイスへ送る時間を決定するステップと、１つまたは複数のデバイスのそれぞれに対して、１つまたは複数のデバイスのそれぞれに関連する特有の信号プロセス遅延を使用してプロセス制御パラメータのそれぞれを送るように、決定した時間を調整するステップと、調整した時間に、第１のチャンバプロセスを実行するためのプロセス制御パラメータを１つまたは複数のデバイスのそれぞれへ送るステップとを含み、同期コントローラは、１つまたは複数の出力チャネルを含み、各チャネルは、１つまたは複数のデバイスの１つに直接結合される。

Description

本発明の実施形態は、一般に、物理的気相堆積プロセス中の処理条件を制御することに関する。
集積回路は、単一のチップ上に数百万個の構成要素（たとえば、トランジスタ、キャパシタ、および抵抗器）を含むことができる複雑なデバイスに進化してきた。チップ設計の進化により、より速い回路およびより大きい回路密度が絶えず必要とされている。より大きい回路密度に対する要求に応えるには、集積回路の構成要素の寸法を低減する必要がある。寸法が減少するにつれて、集積チップ基板の処理はますます困難になる。
たとえば、従来の基板処理では、基板の特徴の内面に薄い材料層を施してから、特徴を導電性材料で充填する。理論上は、この薄い層は、特徴全体にわたって一貫しているはずであり、オーバーハング（特徴の開口部の表面上に過度の材料が残ること）を最小にし、それによって、特徴開口部のサイズを低減させることができ、または開口部を完全に閉じることができる（空隙もしくはボイドを特徴の中に閉じ込めたまま残すことは望ましくない）。集積回路の構成要素の寸法が減少するにつれて、特徴の高さと特徴の幅とのアスペクト比も増大し、薄い層を一貫して堆積させるという難題がさらに難しくなる。
そのような高アスペクト比の特徴を有する集積回路の製造に一般に使用される典型的なプロセスは、特徴の底部に材料を堆積させることと、材料を再スパッタリングして特徴の底部から側壁への再分布を容易にすることとを含む。これは、高エネルギーのイオンを基板の方へ誘導することによって行われる。しかし残念ながら、この方法は、特に特徴のコーナーまたは斜角および底部で、下層および基板自体に損傷を引き起こすことがある。この損傷の結果、著しく線抵抗が増大し、信頼性が低下する。加えて、典型的なプロセスの好ましくない結果には、特徴を塞ぐことがあるオーバーハングの蓄積が含まれ、その影響は、特徴の形状寸法がより小さい場合（たとえば、アスペクト比が高い場合）により顕著になる。
さらに、本発明者らは、ＤＣ電力、ＲＦ電力、および電磁石の電流の制御を通じてイオン密度およびエネルギーを変動させることによって前述の問題を解決しようとする試みの結果、電力供給に対する信号処理の遅延のため、ウエハ全体にわたって、またウエハごとに、膜の厚さが変動することを観察した。
したがって、本発明者らは、高アスペクト比の特徴の内面へ薄い材料層を形成するための改善された方法を提供する。
基板を処理する方法および装置が本明細書に提供される。いくつかの実施形態では、プロセスチャンバ内で基板を処理する方法、プロセスチャンバ内で基板を処理する方法および装置は、同期コントローラによって、第１のチャンバプロセスを実行するための１つまたは複数のデバイスに対するプロセス制御パラメータを、プロセスコントローラから受け取るステップと、同期コントローラによって、プロセス制御パラメータのそれぞれを１つまたは複数のデバイスへ送る時間を決定するステップと、１つまたは複数のデバイスのそれぞれに対して、同期コントローラによって、１つまたは複数のデバイスのそれぞれに関連する特有の信号プロセス遅延を使用してプロセス制御パラメータのそれぞれを送るように、決定した時間を調整するステップと、同期コントローラによって、調整した時間に、第１のチャンバプロセスを実行するためのプロセス制御パラメータを１つまたは複数のデバイスのそれぞれへ送るステップとを含み、同期コントローラは、１つまたは複数の出力チャネルを含み、各チャネルは、１つまたは複数のデバイスの１つに直接結合される。
いくつかの実施形態では、基板処理システムは、プロセスコントローラから１つまたは複数のデバイスのプロセス制御パラメータを受け取る１つまたは複数の入力と、１つまたは複数の出力チャネルとを有する同期コントローラを含み、各出力チャネルは、１つまたは複数のデバイスの１つに直接結合され、同期コントローラは、（ａ）プロセス制御パラメータを受け取り、（ｂ）プロセス制御パラメータを１つまたは複数のデバイスへ送るように構成され、したがって、１つまたは複数のデバイスはそれぞれ、第１のチャンバプロセスを実行するためのプロセス制御パラメータを実質上同時に受け取る。
いくつかの実施形態では、１つまたは複数の特徴を有する基板上に層を形成する方法は、第１のエネルギープロセス状態を使用して第１の層上で第１の基板プロセスを実行し、１つまたは複数の特徴の底部部分に第１の材料を蓄積させるステップと、第２のエネルギープロセス状態を使用して第１の層上で第２の基板プロセスを実行し、１つまたは複数の特徴の底部部分から１つまたは複数の特徴の側壁へ第１の材料を再分布させるステップとを含み、第２のエネルギープロセス状態は、第１のエネルギープロセス状態より高い。
上記で簡単に要約し、以下でより詳細に論じる本発明の実施形態は、添付の図面に示す本発明の例示的な実施形態を参照することによって理解することができる。しかし、本発明は他の等しく有効な実施形態も許容しうるため、添付の図面は本発明の典型的な実施形態のみを示すものであり、したがって本発明の範囲を限定すると見なされるべきではないことに留意されたい。
本発明のいくつかの実施形態による半導体基板を処理する方法を示す図である。 本発明のいくつかの実施形態による処理シーケンスの異なる段階中の基板の例示的な横断面図である。 本発明のいくつかの実施形態による処理シーケンスの異なる段階中の基板の例示的な横断面図である。 本発明のいくつかの実施形態による処理シーケンスの異なる段階中の基板の例示的な横断面図である。 本発明のいくつかの実施形態による処理シーケンスの異なる段階中の基板の例示的な横断面図である。 本発明のいくつかの実施形態による処理シーケンスの異なる段階中の基板の例示的な横断面図である。 本発明のいくつかの実施形態による処理シーケンスの異なる段階中の基板の例示的な横断面図である。 本発明のいくつかの実施形態による半導体基板を処理するのに適した装置を示す図である。 基板処理の際に支持システムを制御する従来の制御システムの概略図である。 基板処理の際に支持システムを制御する従来の制御システムに関連する例示的な信号遅延を示すグラフである。 本発明のいくつかの実施形態による別個の同期コントローラを含む例示的な制御システムの概略図である。 本発明のいくつかの実施形態による半導体基板の処理に関連する支持システムの制御を同期させる方法を示す図である。
理解を容易にするために、可能な場合、複数の図に共通の同一の要素を指すのに同一の参照番号を使用した。これらの図は、原寸に比例して描かれたものではなく、見やすいように簡略化されていることがある。一実施形態の要素および特徴は、さらなる記述がなくても、他の実施形態に有益に組み込むことができることが企図される。
イオン化物理的気相堆積（ＰＶＤ）銅プロセスでは、ターゲットソース材料から金属イオンを加速させ、基板上に形成されたビアおよびトレンチ構造（すなわち、特徴）内へ堆積させる。本発明者らは、イオン密度およびエネルギーを変動させることによって、イオン／中性金属の比、軌道、およびスパッタ収率を調整することにより、特徴のステップカバレッジ（たとえば、水平面上に堆積させた材料の厚さと垂直面上に堆積させた材料の厚さとを比較した値）を調節することができることを発見した。典型的には、ＰＶＤ銅堆積プロセスは、イオンエネルギーを変動させて、金属イオン比の高い状態で行われる。入ってくるイオンのエネルギーを変動させることによって、別個のプロセス状態が実現される。中間のイオンエネルギープロセス状態では、高い底部堆積プロセスが観察され、基板上の再スパッタリングは最小になる。より高いエネルギープロセス状態では、イオンは基板を物理的にエッチングすることができる。本発明者らは、複数のステップからなるプロセスにおいて、中間のエネルギープロセスと高いエネルギープロセスとを組み合わせることで、基板または特徴の損傷を最小にし、または防止しながら、銅イオンのリフローまたは電気化学堆積もしくはめっき（ＥＣＰ）による間隙充填に対して好ましいステップカバレッジを実現することができることを発見した。
加えて、本発明者らはまた、プロセスパラメータ（たとえば、マグネトロンの位置、電磁石の電流、ＤＣ電力、およびＲＦ電力）を送ることを同期させることによって、堆積性能（ステップカバレッジ、均一性）、プロセス結果の再現性、およびハードウェア構成要素の信頼性の改善を実現することができることを観察した。別個のプログラム可能な論理コントローラを使用して、プロセスパラメータを送ることを同期させることによって、たとえば、電力供給を制御するための遅延時間を大幅に減少させることができる。具体的には、実施形態で、ＤＣ電力供給とＲＦ電力供給の応答時間の同期は、たとえば３００ミリ秒の遅延から３０ミリ秒の遅延に改善された。本発明者らはまた、ＤＣ電力供給とＲＦ電力供給の応答時間を同期させることによって、基板ウエハのエッジの均一性がたとえば７％から２．５％に改善されることを観察した。加えて、少なくともいくつかの実施形態では、ウエハごとの再現性もまた、同様の範囲だけ改善される。さらに、プロセスパラメータをプロセスデバイスへ送ることを同期させることによって、特定のデバイスをいつオンおよびオフにするかをより正確に制御することで、プロセスチャンバ内のアークの発生を防止することができる。
図１は、本発明のいくつかの実施形態による基板を処理する方法１００を示す。図２Ａ〜Ｆは、図１に示す方法の異なる段階中の基板の例示的な横断面図である。方法１００は、図３に示す後述のプロセスチャンバ３００など、ＤＣ電源と高周波（ＲＦ）電源の両方を有する任意の適した基板プロセスチャンバ内で実行することができる。
方法１００は１０２から始まり、１０２で、図２Ａに示すように、開口部２１２などの特徴が形成された基板２００が設けられる。基板２００は、シリコン基板、第ＩＩＩ〜Ｖ族化合物の基板、シリコンゲルマニウム（ＳｉＧｅ）基板、エピ基板、絶縁体上シリコン（ＳＯＩ）基板、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、エレクトロルミネッセンス（ＥＬ）ランプディスプレイ、発光ダイオード（ＬＥＤ）基板などのディスプレイ基板、太陽電池アレイ、ソーラーパネルなど、任意の適した基板とすることができる。いくつかの実施形態では、基板２００は、半導体ウエハ（たとえば、２００ｍｍ、３００ｍｍ、４５０ｍｍなどのシリコンウエハ）とすることができる。
いくつかの実施形態では、基板２００は、図２Ａに示すように、たとえば誘電体層２０２の上に形成されたバルク誘電体層２０６など、１つまたは複数の層を備えることができる。誘電体層２０２の上部領域内に、導電性の特徴２０４を形成することができ、したがって、バルク誘電体層２０６内に形成された開口部２１２によって、導電性の特徴２０４の上面を露出させることができる。たとえば、ビア／トレンチのエッチングプロセスを実行して、バルク誘電体層２０６内に開口部２１２を画定し、それによって導電性の特徴２０４の上面を露出させることができる。導電性の特徴２０４は、任意の適した導電性材料から製造することができる。たとえば、銅の相互接続の場合、導電性の特徴２０４は、誘電体層２０２内に埋め込まれた銅層とすることができる。いくつかの実施形態では、導電性の特徴２０４は、銅、アルミニウム、タングステンなど、これらの合金、またはこれらの組合せなどの金属から製造することができる。
バルク誘電体層２０６および誘電体層２０２は、同じまたは異なる誘電体材料から製造することができる。いくつかの実施形態では、誘電体材料は、酸化ケイ素（ＳｉＯ2）、窒化ケイ素（ＳｉＮ）、低誘電率材料などを含むことができる。低誘電率材料は、炭素がドープされた誘電体材料（炭素がドープされた酸化ケイ素（ＳｉＯＣ）、カリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から入手可能なブラックダイアモンド（登録商標）という誘電体材料など）、有機ポリマー（ポリイミド、パリレンなど）、有機物がドープされたシリコンガラス（ＯＳＧ）、フッ素がドープされたシリコンガラス（ＦＳＧ）などとすることができる。本明細書では、低誘電率材料とは、約３．９である酸化ケイ素の誘電率より低い誘電率を有する材料である。
開口部２１２は、概して、１つまたは複数の側壁２１４、底面２１６、および上部コーナー（斜角）２１８によって画定される。開口部２１２は、たとえばビア、トレンチ、デュアルダマシンの特徴など、基板の製造に適した任意の特徴とすることができ、エッチングなど、任意の適した１つまたは複数のプロセスによって形成することができる。１つの開口部２１２のみを示すが、本明細書に開示する教示によれば、複数の特徴を同時に処理することができる。開口部２１２は、概して、任意の寸法を有することができる。たとえば、いくつかの実施形態では、開口部２１２の特徴の高さと特徴の幅との比は、少なくとも約２：１とすることができる。いくつかの実施形態では、開口部２１２は、高アスペクト比の特徴とすることができる。そのような実施形態では、開口部２１２の特徴の高さと特徴の幅との比は、少なくとも約４：１とすることができる。いくつかの実施形態では、開口部２１２の幅は、約５〜約５０ｎｍとすることができる。
誘電体層２０２の上に形成されたバルク誘電体層２０６を有する基板２００を示すが、基板２００はまた、異なる材料層および／または追加の材料層を含むこともできる。加えて、異なる材料層および／または追加の材料層内に、トレンチ、ビアなどの他の特徴を形成することができる。
次に、１０４で、基板２００の上にバリア層２０８を任意選択で堆積させることができる。バリア層２０８が存在する場合は、基板と後に開口部内に堆積させるべき層との間の電気的および／もしくは物理的バリアとして働くことができ、かつ／または以下で論じる堆積プロセス中の取付けにとって、基板の本来の表面より良好な表面として機能することができる。バリア層２０８は、上記で論じた機能を実行するのに適した任意の材料を含むことができる。たとえば、いくつかの実施形態では、バリア層２０８は、チタン（Ｔｉ）、タンタル（Ｔａ）、これらの酸化物または窒化物などの１つまたは複数を含むことができる。バリア層２０８は、任意の適した厚さ、たとえば約０．５〜約１０ｎｍまで堆積させることができる。
バリア層２０８は、たとえば化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）などの任意の適した方法によって堆積させることができる。たとえば、いくつかの実施形態では、バリア層２０８は、図３に関して後述するプロセスチャンバ３００などの適したプロセスチャンバ内で、ＰＶＤプロセスを介して堆積させることができる。そのような実施形態では、基板２００の上に堆積させるべきソース材料を含むターゲット（たとえば、ターゲット３４２）を、プロセスチャンバ内に配置することができる。たとえば、バリア層が窒化タンタル（ＴａＮx）を含む実施形態では、ターゲットはタンタル（Ｔａ）を含むことができる。
いくつかの実施形態では、バリア層２０８を堆積させることは、プロセスチャンバにプロセスガスを提供することと、プロセスガスからプラズマを形成してターゲットからのソース材料と反応させることとを含むことができる。この反応により、ターゲットはターゲット材料の原子を放出し、次いでこれらの原子は基板２００の方へ誘導される。いくつかの実施形態では、プロセスガスは、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、クリプトン（Ｋｒ）、ネオン（Ｎｅ）、キセノン（Ｘｅ）などの不活性ガスを含むことができる。プロセスガスは、約２〜約２００ｓｃｃｍの流量で提供することができる。いくつかの実施形態では、約５〜約４０ｋＷのＤＣ電力をターゲットに印加してプロセスガスを着火し、プラズマを維持することができる。
いくつかの実施形態では、放出された原子をターゲットから基板２００の方へ誘導することを容易にするために、基板２００を支持する基板支持ペデスタル（たとえば、上記で論じた基板支持ペデスタル２５２）に、ＲＦ電力の形でバイアス電力を印加することができる。そのような実施形態では、約５０〜約２０００ＷのＲＦ電力を、２〜約６０ＭＨｚまたは約１３．５６ＭＨｚの周波数で供給することができる。
上記に加えて、追加のプロセスパラメータを利用して、バリア層２０８の堆積を容易にすることができる。たとえば、いくつかの実施形態では、プロセスチャンバは、約０．２〜約５０ミリトルの圧力で維持することができる。加えて、いくつかの実施形態では、プロセスチャンバは、摂氏約−２０度〜摂氏約＋４００度の温度で維持することができる。
次に、１０６で、図２Ｃに示すように、開口部２１２内に最初のシード層２１０（すなわち、第１の材料層）を堆積させることができる。シード層２１０は、取付けにとってより良好な表面を提供し、たとえば以下で論じる導電性材料など、後に堆積させる材料に対するテンプレートとして作用することができる。シード層２１０は、前述の機能を提供するのに適した任意の材料を含むことができる。たとえば、いくつかの実施形態では、シード層は、銅（Ｃｕ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）など、および銅−アルミニウム（Ｃｕ−Ａｌ）、銅−マンガン（Ｃｕ−Ｍｎ）、銅−マグネシウム（Ｃｕ−Ｍｇ）などのこれらの合金の１つを含むことができる。
最初のシード層２１０（たとえば、第１の材料層）を形成するために、いくつかの実施形態では、複数のステップからなる堆積および／またはエッチングプロセスを使用することができる。まず、１０８で、基板２００上で第１のチャンバプロセスを実行して、シード層２１０を形成することができる。いくつかの実施形態では、最初のシード層２１０は、低いエネルギープロセス状態から中間のエネルギープロセス状態を使用して、図２Ｃに示すように、開口部２１２内（および基板２００上）に堆積させることができる。シード層２１０は、たとえばＰＶＤ、ＣＶＤなど、所望のプロファイルを有するシード層を形成するのに適した任意の堆積プロセスを介して堆積させることができる。たとえば、いくつかの実施形態では、シード層２１０は、図３に関して後述するプロセスチャンバ３００などの適したプロセスチャンバ内で、ＰＶＤプロセスを介して堆積させることができる。そのような実施形態では、基板２００の上に堆積させるべきソース材料を含むターゲット（たとえば、ターゲット３４２）を、プロセスチャンバ内に配置することができる。たとえば、シード層２１０が銅（Ｃｕ）を含む実施形態では、ターゲットは、銅（Ｃｕ）のソース材料を含むことができる。
いくつかの実施形態では、シード層２１０を堆積させることは、プロセスチャンバにプロセスガスを提供して、ターゲットからのソース材料を物理的にスパッタリングすることを含むことができ、たとえばその結果、ターゲットはターゲット材料の原子を放出し、次いでこれらの原子は基板２００の方へ誘導される。いくつかの実施形態では、プロセスガスは、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、クリプトン（Ｋｒ）、ネオン（Ｎｅ）、キセノン（Ｘｅ）などの不活性ガスを含むことができる。プロセスガスは、約４〜約３００ｓｃｃｍ、またはいくつかの実施形態では約４ｓｃｃｍの流量で提供することができる。いくつかの実施形態では、プロセスガスからプラズマを形成して、ターゲットからのソース材料のスパッタリングを容易にすることができる。そのような実施形態では、約５ｋＷ〜約６０ｋＷのＤＣ電力、またはいくつかの実施形態では約３０ｋＷのＤＣ電力をターゲットに印加してプロセスガスを着火し、プラズマを維持することができる。スパッタリングを引き起こすために、−３００ｖ〜−１４００ｖのターゲット電圧（すなわち、スパッタ電圧）をターゲットに印加することができる。いくつかの実施形態では、−７５０ｖの例示的なターゲット電圧がターゲットに印加される。低い／中間のＤＣエネルギープロセス状態を使用してターゲット材料をスパッタリングするとともに、ＲＦバイアスエネルギーを印加することによって、ターゲットソース材料のイオン（たとえば、Ｃｕイオン）が、垂直に近い軌道で基板の特徴（たとえば、ビアおよび／またはトレンチ）に入る。ターゲットソース材料のイオンのエネルギーが低いため、特徴２３０の底部部分にはターゲットソース材料のイオンが蓄積され、これらのイオンは、基板の他の部分へ再スパッタリングされない。
いくつかの実施形態では、放出された原子をターゲットから基板２００の方へ誘導することを容易にするために、基板２００を支持する基板支持ペデスタル（たとえば、基板支持ペデスタル３５２）に、ＲＦ電力の形のバイアス電力を印加することができる。そのような実施形態では、約５０Ｗ〜約２０００ＷのＲＦ電力、またはいくつかの実施形態では約１２０ＷのＲＦ電力を、２ＭＨｚ〜約６０ＭＨｚまたは約１３．５６ＭＨｚの周波数で供給することができる。加えて、いくつかの実施形態では、＋１５０ｖ〜−７５０ｖの基板ペデスタル電圧を印加することができる。例示的な複数のステップからなる堆積／エッチングプロセスでは、−１２０ｖから−２４０ｖになり、次いで−５０ｖまで戻る基板ペデスタル電圧を印加することができる。
上記に加えて、追加のプロセスパラメータを利用して、シード層２１０の堆積を容易にすることができる。たとえば、いくつかの実施形態では、プロセスチャンバは、約０．１〜約５０ミリトルの圧力で維持することができる。加えて、いくつかの実施形態では、プロセスチャンバは、摂氏約２０〜約２００度の温度で維持することができる。
いくつかの実施形態では、本発明者らは、ステップ１０８に関して上述した低い／中間のエネルギー堆積プロセスを介してシード層２１０を堆積させて、底部基板特徴２３０を蓄積させるとき、シード層材料は、図２Ｃに示すように、開口部２１２の上部コーナー２１８付近に積もることがあることを観察した。従来の処理では、シード層材料が積もることで、開口部２１２を部分的または完全に塞いでボイドを生じさせることがある。
したがって、１１０で、第２のチャンバプロセスを基板２００上で実行することができる。１１０で、図２Ｄに示すように、シード層２１０を高いエネルギープロセス状態でエッチング／再スパッタリングして、開口部２１２の上部コーナー２１８近傍に位置するシード層２１０の少なくとも一部分を除去する（たとえば、エッチングされたシード層を提供する）。シード層２１０の少なくとも一部分をエッチング／再スパッタリングすることによって、側壁２１４に沿って所望の箇所および開口部２１２の上部コーナー２１８近傍で、シード層２１０の厚さを制御して、図２Ｄに示すように、内方へ傾斜したシード層プロファイル（たとえば、シード層の平均の厚さは、開口部２１２の上部部分２２６、２２８から開口部２１２の底部２１６の方へ増大する）を提供することができる。たとえば、いくつかの実施形態では、開口部２１２の底部２１６近傍で側壁２３２上に形成されるシード層２１０の厚さは、約２〜約１０ｎｍとすることができ、開口部２１２の上部部分近傍で側壁２３２上に形成されるシード層２１０の厚さは、約１〜約５ｎｍとすることができる。いくつかの実施形態では、シード層２１０は、連続する層でなくてもよい。たとえば、いくつかの実施形態では、側壁２１４のうち、開口部２１２の上部部分２２６、２２８近傍の部分上、または開口部２１２の上部コーナー２１８に、シード層２１０の材料を配置しなくてもよい。シード層の厚さは、特徴のサイズに応じて変化することができる。いくつかの実施形態では、側壁２３２の下部部分のシード層の厚さは、側壁２３２の上部部分のシード層の厚さの２倍より大きくすることができる。
プロセスガスは、たとえばアルゴン（Ａｒ）、ヘリウム（Ｈｅ）、クリプトン（Ｋｒ）、ネオン（Ｎｅ）、キセノン（Ｘｅ）などの不活性ガスなど、シード層２１０をエッチングするためのプラズマを形成するのに適した任意のガスを含むことができる。プロセスガスは、約１０〜約３００ｓｃｃｍ、またはいくつかの実施形態では約１００ｓｃｃｍの流量で提供することができる。プラズマを確立および維持するのに適した条件下でプロセスチャンバ内のプロセスガスにソース電力を結合することによって、プロセスガスからプラズマを形成することができる。たとえば、いくつかの実施形態では、約５ｋＷ〜約６０ｋＷのＤＣ電力、またはいくつかの実施形態では約２０ｋＷのＤＣ電力を提供してプロセスガスを着火し、プラズマを維持することができる。いくつかの実施形態では、基板にバイアス電力を印加して、イオンをプラズマから基板の方へ誘導することを容易にし、それによってエッチングプロセスを容易にすることができる。いくつかの実施形態では、高いエネルギープロセス状態で基板に印加されるバイアス電力は、−２４０Ｖ〜−７５０Ｖとすることができる。たとえば、いくつかの実施形態では、バイアス電力は、約２ＭＨｚ〜約６０ＭＨｚまたは約１３．５６ＭＨｚの周波数で、約５０Ｗ〜約２０００Ｗ、またはいくつかの実施形態では約６００Ｗとすることができる。
上記に加えて、追加のプロセスパラメータを利用して、シード層２１０のエッチング／再スパッタリングを容易にすることができる。たとえば、いくつかの実施形態では、プロセスチャンバは、約１〜約５０ミリトルの圧力で維持することができる。加えて、いくつかの実施形態では、プロセスチャンバは、摂氏約２０〜約２００度の温度で維持することができる。
次に、１１２で、図２Ｅに示すように、シード層２１０の上に導電性材料２２２を堆積させて、開口部２１２を充填することができる。シード層２１０が連続する層を形成しない実施形態（上述）では、導電性材料２２２の一部分をバリア層２０８の上に直接堆積させることができる。導電性材料２２２は、電気化学堆積または電気化学めっき（ＥＣＰ）などの任意の方法で堆積させることができる。導電性材料２２２は、アルミニウム（Ａｌ）、銅（Ｃｕ）などの任意の適した導電性材料とすることができる。
いくつかの実施形態では、本発明者らは、シード層２１０の厚さが増大するにつれて、堆積中の導電性材料２２２の成長速度も増大することができることを観察した。たとえば、いくつかの実施形態では、導電性材料２２２の成長速度は、シード層２１０のうち、より小さい厚さを有する部分（たとえば、シード層２１０のうち、開口部２１２の上部近傍で側壁上に配置された部分、およびシード層のうち、上部コーナー２１８上に堆積させた部分）の上に堆積させたときの導電性材料２２２の成長速度と比較すると、シード層２１０のうち、より大きい厚さを有する部分（たとえば、シード層２１０のうち、開口部２１２の底部２１６近傍で側壁上に配置された部分、およびシード層のうち、底部自体の上に堆積させた部分）の上に堆積させたときにより速くすることができる。したがって、有利には、傾斜したプロファイル（上記で論じた）を有するシード層２１０を提供することによって、導電性材料２２２の成長速度は、開口部２１２の底部２１６近傍でより大きくすることができ、それによって底部２１６から上部へ開口部２１２を充填することが可能になる。底部２１６から上部へ特徴を充填することで、余分の量の導電性材料２２２が特徴の上部コーナー２１８付近で形成されるのを防止することができ、それによって開口部２１２を導電性材料２２２で完全に充填する前に開口部２１２が塞がれるのを防止することができる。
開口部２１２を導電性材料２２２で充填した後、図２Ｆに示すように、化学機械研磨（ＣＭＰ）または他の適した技法を使用して、開口部２１２（および他のビア、トレンチ、デュアルダマシン構造などの任意の他の特徴）の外側にある余分の導電性材料２２２を除去することができる。
導電性材料２２２を堆積させて開口部２１２を充填した後、この方法は、概して終了し、基板２００は、堆積、エッチング、アニーリングなどのさらなる処理へ進むことができる。たとえば、いくつかの実施形態では、追加の層を堆積させることができ、たとえば、充填された開口部２１２の上に、追加の誘電体層および／または金属化構造を形成することができる。
本明細書に記載する本発明の方法は、後述するプロセスチャンバ内で実行することができる。図３は、本発明のいくつかの実施形態による基板を処理するのに適したプロセスチャンバを示す。適したプロセスチャンバの例には、どちらもカリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から市販されている、ＥＮＤＵＲＡ（登録商標）ＥＸＴＥＮＳＡ ＴＴＮおよびＥＮＤＵＲＡ（登録商標）ＥＮＣＯＲＥという処理チャンバが含まれる。他の製造者のものを含む他の処理チャンバを利用して本発明を実行することもできることが企図される。
いくつかの実施形態では、処理チャンバ３００は、基板２００を受け取るための基板支持ペデスタル３５２と、ターゲット３４２などのスパッタリングソースとを収容する。基板支持ペデスタル３５２は、接地囲壁３５０内に配置することができ、接地囲壁３５０は、チャンバ壁（図示せず）または接地シールド（図示せず）とすることができる。基板支持ペデスタル３５２は、たとえば抵抗性加熱要素、放射空胴および光源など、基板２００に熱を提供する任意の適した手段（図示せず）を含むことができる。
ターゲット３４２は、誘電体アイソレータ３４６を介して、接地された導電性のアルミニウムアダプタ３４４上に支持することができる。ターゲット３４２は、本発明の実施形態による窒化チタン膜を堆積させるときのチタンなど、スパッタリング中に基板２００上に堆積させるべき材料を含む。
基板支持ペデスタル３５２は、ターゲット３４２の主表面の方を向いている材料受取り表面を有し、ターゲット３４２の主表面に対向する平面の位置でスパッタコーティングすべき基板２００を支持する。基板支持ペデスタル３５２は、処理チャンバ３００の中心領域３４０内で基板２００を支持することができる。中心領域３４０は、処理中に基板支持ペデスタル３５２の上（たとえば、処理位置にあるときにターゲット３４２と基板支持ペデスタル３５２との間）に位置する領域として画定される。
基板支持ペデスタル３５２は、底部チャンバ壁３６０に連結されたベローズ３５８を通って垂直方向に可動であり、それによって、処理チャンバ３００の下部部分内に位置するロードロックバルブ（図示せず）を通って基板２００を基板支持ペデスタル３５２上へ移送し、その後、図３に示す堆積または処理位置へ持ち上げることが可能になる。ガス源３６２から質量流量コントローラ３６４を通ってチャンバ３００の下部部分内へ、１つまたは複数の処理ガスを供給することができる。処理チャンバ３００の内部を排気し、処理チャンバ３００内で所望の圧力を維持するのを容易にするために、排気口３６８を設け、バルブ３６６を介してポンプ（図示せず）に結合することができる。
チャンバ３００に制御可能なＤＣ電源３４８を結合して、負の電圧またはバイアスをターゲット３４２に印加することができる。基板支持ペデスタル３５２にＲＦ電力供給３５６を結合して、負のＤＣバイアスを基板２００にかけることができる。加えて、いくつかの実施形態では、処理中に負のＤＣ自己バイアスを基板２００上に形成することができる。他の適用分野では、基板支持ペデスタル３５２は、接地させることができ、または電気的に浮動したままとすることができる。
ターゲット３４２の裏面近傍に、回転可能なマグネトロン３７０を位置決めすることができる。マグネトロン３７０は、底板３７４によって支持された複数の磁石３７２を含む。底板３７４は、チャンバ３００および基板２００の中心軸に一致する回転シャフト３７６に連結される。磁石３７２は、チャンバ３００内で、ターゲット３４２の表面に対して略平行に近接する磁場をもたらし、電子を閉じ込めて局所的なプラズマ密度を増大させ、それによってスパッタリング速度を増大させる。磁石３７２によってチャンバ３００の上部の周りに電磁場をもたらし、磁石３７２を回転させてその電磁場を回転させ、プロセスのプラズマ密度に影響を与えて、ターゲット３４２をより均一にスパッタリングする。
チャンバ３００は、アダプタ３４４の突起３８４に連結された底部接地シールド３８０をさらに含む。底部シールド３８０上に暗黒部シールド３８６が支持され、ねじまたは他の適した方法によってシールド３８０に締め付けられる。底部シールド３８０と暗黒部シールド３８６との間の金属ねじ連結により、２つのシールド３８０、３８６をアダプタ３４４に接地させることが可能になる。アダプタ３４４は、アルミニウムのチャンバ側壁３５０に密閉および接地される。シールド３８０、３８６はどちらも、典型的には、硬質の非磁性ステンレス鋼から形成される。
底部シールド３８０は、第１の直径の上部管状部分３９４および第２の直径の下部管状部分３９６内を下方へ延びる。底部シールド３８０は、アダプタ３４４の壁およびチャンバ壁３５０に沿って基板支持ペデスタル３５２の頂面の下まで下方へ延び、上方へ戻った後、基板支持ペデスタル３５２の頂面に到達する（たとえば、底部にｕ字状部分３９８を形成する）。基板支持ペデスタル３５２が下部のローディング位置にあるときは、底部シールド３８０の上方へ延びる内側部分の上部にカバーリング３０２が載置されるが、基板支持ペデスタル３５２が上部の堆積位置にあるときは、カバーリング３０２は基板支持ペデスタル３５２の外周部上に載置されて、基板支持ペデスタル３５２をスパッタ堆積から守る。追加の堆積リング（図示せず）を使用して、基板２００の周辺部を堆積から保護することもできる。
基板２００の周辺部のすぐ外側で、ターゲット３４２と基板支持ペデスタル３５２との間の空間の下部２分の１または３分の１の部分に、ＲＦコイル３０４を配置することができる。底部シールド３８０内の複数の絶縁支持体（図示せず）が、ＲＦコイル３０４を支持し、またＲＦ電力および接地をＲＦコイル３０４に供給する。コイル３０４は、銅から構成された単巻きのほぼ管状のコイルとすることができ、このコイルは、電力および接地のための密接に隔置された電気リード間に小さい間隙を有する。ＲＦ電力供給３０８を設けて、ＲＦコイル３０４にＲＦ電力を供給し、ターゲット３４２から取り外された領域内にアルゴンプラズマを生成することができる。ターゲット３４２には、スパッタ堆積のためにＤＣ電力を供給することができ、基板２００のスパッタエッチングには、ＲＦコイル３０４を利用することができる。しかし、いくつかの実施形態では、ＤＣ電力とＲＦ電力の任意の組合せで、２つのステップからなるＤＣＥプロセスに電力供給することができる。
チャンバ３００はまた、より指向性の高い材料のスパッタリングを基板上へ提供するように適合することができる。いくつかの実施形態では、指向性のスパッタリングは、より均一性および対称性の高い堆積材料の流束を基板２００に提供するように、ターゲット３４２と基板支持ペデスタル３５２との間に任意選択のコリメータ３１０を位置決めすることによって実現することができる。
コリメータ３１０が存在するときは、底部シールド３８０の突起部分上に載置することができ、それによってコリメータ３１０を接地することができる。コリメータ３１０は、金属のリングとすることができ、外側の管状区間と、少なくとも１つの内側の同心円状の管状区間、たとえばクロスストラット３２０、３１８によってつながれた３つの同心円状の管状区間３１２、３１４、３１６とを含むことができる。外側の管状区間３１６は、底部シールド３８０の突起部分３０６上に載置される。底部シールド３８０を使用してコリメータ３１０を支持することで、チャンバ３００の設計および保守が簡略化される。少なくとも２つの内側の管状区間３１２、３１４は、スパッタリングされた粒子を部分的にコリメートする高アスペクト比の開孔を画定するのに十分な高さである。さらに、コリメータ３１０の上面は、バイアスされたターゲット３４２に対向する接地面として作用し、それによってプラズマ電子を基板２００から離れて保つことを容易にする。
いくつかの実施形態では、基板支持ペデスタル３５２とターゲット３４２との間に磁場を選択的に提供するように、チャンバ３００の周りに磁石３５４を配置することができる。たとえば、図３に示すように、磁石３５４は、処理位置にあるときの基板支持ペデスタル３５２の真上の領域内でチャンバ壁３５０の外側の周りに配置することができる。磁石３５４は、電磁石とすることができ、電磁石によって生成される磁場の大きさを制御するように電源（図示せず）に結合することができる。
プロセスチャンバ３００の様々な構成要素に、プロセスチャンバ３００の動作を制御するためのプロセスコントローラ３３０が結合され、プロセスコントローラ３３０は、中央処理装置（ＣＰＵ）３３２と、メモリ３３４と、ＣＰＵ３３２に対する支持回路３３６とを備える。プロセスコントローラ３３０は、基板処理装置を直接制御することができ、または特定のプロセスチャンバおよび／もしくは支持システムの構成要素に付随するコンピュータ（もしくはコントローラ）を介して制御することができる。プロセスコントローラ３３０は、様々なチャンバおよびサブプロセッサを制御するために産業用の設定で使用することができる任意の形態の汎用コンピュータプロセッサの１つとすることができる。ＣＰＵ３３２のメモリまたはコンピュータ可読媒体３３４は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、フラッシュ、または任意の他の形態のローカルもしくは遠隔のデジタルストレージなど、容易に利用可能なメモリの１つまたは複数とすることができる。支持回路３３６は、プロセッサを従来の方法で支持するようにＣＰＵ３３２に結合される。これらの回路には、キャッシュ、電力供給、クロック回路、入出力回路、およびサブシステムなどが含まれる。本明細書に記載する本発明の方法は、ソフトウェアルーチンとしてメモリ３３４内に記憶することができ、このソフトウェアルーチンを実行または起動して、本明細書に記載する方法でプロセスチャンバ３００の動作を制御することができる。ソフトウェアルーチンはまた、ＣＰＵ３３２によって制御されているハードウェアから遠隔に位置する第２のＣＰＵ（図示せず）によって記憶および／または実行することもできる。
プロセスチャンバ３００の様々な構成要素に、プロセスチャンバ３００の動作を制御するための同期コントローラ３２２（図５に関してより詳細に後述する）が結合され、同期コントローラ３２２は、中央処理装置（ＣＰＵ）３２４と、メモリ３２６と、ＣＰＵ３２４に対する支持回路３２８とを備える。同期コントローラ３２２は、基板処理支持システムのサブセットに対するプロセスパラメータを、プロセスコントローラ３３０から受け取ることができる。たとえば、同期コントローラ３２２は、ＲＦ電力供給３０８および３５６、ＤＣ電力供給３４８、ならびに任意選択でマグネトロン３７０に対するプロセスパラメータを、プロセスコントローラ３３０から受け取ることができる。同期コントローラ３２２は、これらのシステムを直接制御することができ、または支持システムの構成要素に付随するコンピュータ（もしくはコントローラ）を介して制御することができる。同期コントローラ３２２は、様々な支持システムおよびサブプロセッサを制御するために産業用の設定で使用することができる任意の形態の汎用コンピュータプロセッサの１つとすることができる。ＣＰＵ３２４のメモリまたはコンピュータ可読媒体３２６は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、フラッシュ、または任意の他の形態のローカルもしくは遠隔のデジタルストレージなど、容易に利用可能なメモリの１つまたは複数とすることができる。支持回路３２８は、プロセッサを従来の方法で支持するようにＣＰＵ３２４に結合される。これらの回路には、キャッシュ、電力供給、クロック回路、入出力回路、およびサブシステムなどが含まれる。本明細書に記載する本発明の方法は、ソフトウェアルーチンとしてメモリ３２６内に記憶することができ、このソフトウェアルーチンを実行または起動して、たとえば方法１００および６００に関して上述した方法など、本明細書に記載する方法で、プロセスチャンバ３００に付随する選択された支持デバイス（たとえば、電力供給）の動作を制御することができる。ソフトウェアルーチンはまた、ＣＰＵ３２４によって制御されているハードウェアから遠隔に位置する第２のＣＰＵ（図示せず）によって記憶および／または実行することもできる。
上記で論じたように、本発明者らは、プロセスパラメータ（たとえば、マグネトロンの位置、電磁石の電流、ＤＣ電力、およびＲＦ電力）を送ることを同期させて制御信号伝送遅延を低減させることによって、堆積性能（ステップカバレッジ、均一性）、プロセス結果の再現性、およびハードウェア構成要素の信頼性の改善を実現することができることを観察した。具体的には、本発明者らは、プロセスコントローラを介してＤＣ電力およびＲＦ電力ならびに電磁石の電流を制御する現在の方法では著しい信号遅延が生じ、それによって堆積性能およびプロセス結果の再現性に大きな影響が及ぼされることを観察した。基板処理ツールは、デバイスおよび電力供給との通信のために多数のプロセスチャンバおよびネットワークノードを有することがある。典型的には、図４Ａに示すように、中央の「実時間」プロセスコントローラ４０２を使用して、共用ネットワーク接続４１０を介してデバイス４０６a-nのすべてに信号を整合させる。図４Ａに示すシステムでは、本発明者らは、プロセスコントローラ４０２が実際には「実時間」ではなく、制御されているプロセス構成要素４０６a-n間の信号処理において最大１００ミリ秒の遅延を有することを観察した。
本発明者らは、ネットワーク遅延および通信符号化／復号化時間もまた、ネットワーク４１０上の任意の所与のデバイスの総応答時間がより遅くなることに寄与することを実証した。具体的には、プロセスコントローラ４０２は、チャンバ４０８内で特有の堆積プロセスを実行するのに必要なデバイス４０６a-nに対するすべてのプロセスパラメータを、たとえばデバイスラック４０４内のデバイス４０６a-nへ、共用ネットワーク４１０を介して送ることがある。しかし、共用ネットワーク上のネットワーク輻輳のため、特有の堆積プロセスを実行するための動作命令を受け取る際に、デバイスが遅延することがある。さらに、これらの遅延には、各デバイスに関連する固有の遅延（たとえば、電力供給の内部信号処理および電力サイクル時間）が加算される。場合によっては、これらの遅延の和が３００ミリ秒を上回ることが示されている。たとえば、図４Ｂは、ｔ＝１５秒で始まってｔ＝１７秒ですべての電力を除去する堆積プロセスを実行するように電力を印加する理想化された設定点を示す。しかし、信号の遅延は、実際の電力が、異なる時間に印加および除去されたことを示す。これらの遅延はまた、プロセスコントローラにどれだけ多くのシステムを取り付けることができるかに応じて変動する。したがって、薄い基板膜の場合、上述した個々のプロセス方策は、２〜５秒の持続時間とすることができる。遅延時間がある場合、タイミングが正確ではないため、ウエハ全体にわたって、またウエハごとに、膜の厚さの変動によって実証される実際の結果は、大幅に変動する可能性がある。
本発明者らは、プロセスパラメータ（たとえば、マグネトロンの位置、電磁石の電流、ＤＣ電力およびＲＦ電力、温度、圧力など）を送ることを同期させることによって、デバイスのそれぞれへの直接通信線を使用し、各デバイスに関連する固有の遅延を考慮することで、堆積性能（ステップカバレッジ、均一性）、プロセス結果の再現性、およびハードウェア構成要素の信頼性の改善を実現することができることを観察した。図５の制御システム５００内に示すように別個のプログラム可能な同期コントローラ５０４を使用して、プロセスパラメータを送ることを同期させることによって、たとえば、電力供給を制御するための遅延時間を大幅に減少させることができる。ここに記載する同期コントローラ５０４は、図３に関して上述した同期コントローラ３２２として使用することができる。図６は、図５の同期コントローラ５０４および図３に関して上述した同期コントローラ３２２によって実行することができる例示的な方法６００を示す。方法６００は６０２から始まり、６０２で、同期コントローラ５０４は、たとえば第１の堆積チャンバプロセスをチャンバ５０８内で実行するための１つまたは複数のデバイス５０６1-nに対するプロセス制御パラメータを、リンク５１０を介してプロセスコントローラ５０２から受け取る。
同期コントローラ５０４が第１の堆積チャンバプロセスを実行するためのプロセスパラメータを受け取った後、ステップ６０４で、同期コントローラ５０４は、プロセス制御パラメータ内に含まれる情報を使用して、プロセス制御パラメータのそれぞれを１つまたは複数のデバイス５０６1-nへ送る時間を決定する。ステップ６０６で、１つまたは複数のデバイス５０６1-nのそれぞれに対して、同期コントローラ５０４は、１つまたは複数のデバイス５０６1-nのそれぞれに関連する特有の信号プロセス遅延（たとえば、固有の遅延）を使用してプロセス制御パラメータのそれぞれを送るように、決定した時間を調整する。ステップ６０８で、同期コントローラは、調整した時間に、第１のチャンバプロセスを実行するためのプロセス制御パラメータを１つまたは複数のデバイス５０６1-nのそれぞれへ送る。いくつかの実施形態では、ステップ６１０で、１つまたは複数のデバイス５０６1-nの各デバイスは、同期コントローラ５０４によって、デバイスのアナログ制御ポートに直接結合された出力チャネル上で送られるプロセス制御パラメータを使用して制御される。いくつかの実施形態では、プロセス制御パラメータは、プロセスコントローラからデジタル形式で受け取られ、同期コントローラ５０４は、各デバイスに対するデジタルプロセス制御パラメータをアナログ信号に変換し、このアナログ信号は、１つまたは複数のデバイス５０６1-nのそれぞれへ送られて、１つまたは複数のデバイス５０６1-nのそれぞれを制御する。いくつかの実施形態では、調整した時間にプロセス制御パラメータを１つまたは複数のデバイスへ送る動作は、１つまたは複数のデバイスの１つに直接結合された各チャネルを介して、１つまたは複数のデバイスのそれぞれへ、プロセス制御パラメータに対応するアナログ信号を別個に送ることを含む。
いくつかの実施形態では、同期コントローラ５０４は、すべてのプロセス制御パラメータを受け取るまで待機し、プロセス制御パラメータを１つまたは複数のデバイス５０６1-nのそれぞれへ送ることを同期させる。プロセス制御パラメータを１つまたは複数のデバイス５０６1-nのそれぞれへ送ることを同期させることは、１つまたは複数の出力チャネル５１２1-nを介して、１つまたは複数のデバイス５０６1-nのそれぞれへ制御信号を同時に（並列に）送ることを含むことができ、各チャネルは、１つまたは複数のデバイス５０６1-nのそれぞれの上のアナログ制御ポートに直接結合された１つまたは複数のデバイスチャネルの１つに直接結合される。他の実施形態では、出力チャネル５１２1-nは、同じ基板プロセスチャンバプロセスで同時に使用されない２つ以上のデバイスに結合することができる。いくつかの実施形態では、１つまたは複数のデバイス５０６1-nのそれぞれに対する信号導体の長さは、同じ長さである必要はない。
いくつかの実施形態では、ステップ６０６で、１つまたは複数のデバイスはそれぞれ、同期コントローラ５０４によって、デバイスの制御ポートに直接結合された出力チャネル５１２1-n上で送られるプロセス制御パラメータを使用して制御することができる。次いで、１つまたは複数のデバイス５０６1-nはそれぞれ、適宜指定の電力または基板支持プロセスをチャンバ５０８へ供給することができる。
図３の同期コントローラ３２２および図５の同期コントローラ５０４によって実行することができる方法６００の一例について、以下に説明する。たとえば、いくつかの実施形態では、第１の堆積プロセスは、低いエネルギーのプロセス状態を使用して金属（たとえば、Ｃｕ）のイオンを基板上に堆積させて基板上に特徴の底部に蓄積させる第１のＤＣＥプロセスとすることができる。同期コントローラ５０４は、第１のチャンバプロセスで使用される１つまたは複数のデバイス５０６1-nに必要なプロセスパラメータのすべてを、プロセスコントローラ５０２から受け取る。たとえば、第１のチャンバプロセスでは、ｔ＝１５秒で２つのＤＣ電力供給を起動して、２秒間にわたって−１２０Ｖをチャンバ５０８に供給することと、ｔ＝１７で２つのＲＦ電力供給を起動して、３秒間にわたって−２４０をチャンバ５０８に供給することとが必要とされることがある。同期コントローラ５０４は、ｔ＝１５で、出力チャネル５１２1および５１２2を介して、ＤＣ電力供給５０６1および５０６2上の制御ポートへ直接、必要なプロセスパラメータを同時に（並列に）送り、必要な電力を提供する。ｔ＝１７で、同期コントローラ５０４は、同時に（並列に）、出力チャネル５１２1および５１２2を介してＤＣ電力供給５０６1および５０６2上の制御ポートへ直接、必要なプロセスパラメータを送って遮断し、かつ出力チャネル５１２3および５１２4を介してＲＦ電力供給５０６3および５０６4上の制御ポートへ直接、必要なプロセスパラメータを送ってオンにする。本発明者らは、上記で論じた本発明の実施形態では、ＤＣ電力供給とＲＦ電力供給の応答時間の同期が３００ミリ秒の遅延から３０ミリ秒の遅延に改善されたことを発見した。したがって、各デバイスは、本質的に、必要な処理パラメータを実質上同時に（すなわち、最小の遅延で）受け取り、必要な電力にとって理想的な設定点により密接に一致する。
いくつかの実施形態では、同期コントローラ５０４が受け取るプロセスパラメータは、各デバイス５０６1-nを制御するパケットデータの形態とすることができる。各デバイス５０６1-nは、デバイスとのインターフェース接続のために、異なるデータ／信号形式を必要とすることがある。プロセスパラメータを変換して各デバイス５０６1-nを制御することは、プロセスコントローラ５０２または同期コントローラ５０４によって実行することができる。
いくつかの実施形態では、堆積プロセス以外のプロセスを制御システム５００によって実行することができる。加えて、同期コントローラ５０４を使用して、圧力システム、温度システム、マグネトロンアセンブリ、または基板処理で使用するために制御することができる任意の他のデバイスを制御することができる。
上記は本発明の実施形態を対象とするが、本発明の基本的な範囲から逸脱することなく、本発明の他のさらなる実施形態を考案することもでき、本発明の範囲は、以下の特許請求の範囲によって決定される。
いくつかの実施形態では、放出された原子をターゲットから基板２００の方へ誘導することを容易にするために、基板２００を支持する基板支持ペデスタル（たとえば、上記で論じた基板支持ペデスタル３５２）に、ＲＦ電力の形でバイアス電力を印加することができる。そのような実施形態では、約５０〜約２０００ＷのＲＦ電力を、２〜約６０ＭＨｚまたは約１３．５６ＭＨｚの周波数で供給することができる。
上記に加えて、追加のプロセスパラメータを利用して、バリア層２０８の堆積を容易にすることができる。たとえば、いくつかの実施形態では、プロセスチャンバは、約０．２〜約５０ミリトルの圧力で維持することができる。加えて、いくつかの実施形態では、プロセスチャンバは、摂氏約−２０度〜摂氏約＋４００度の温度で維持することができる。
本明細書に記載する本発明の方法は、後述するプロセスチャンバ内で実行することができる。図３は、本発明のいくつかの実施形態による基板を処理するのに適したプロセスチャンバを示す。適したプロセスチャンバの例には、どちらもカリフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から市販されている、ＥＮＤＵＲＡ（登録商標）ＥＸＴＥＮＳＡ ＴＴＮおよびＥＮＤＵＲＡ（登録商標）ＥＮＣＯＲＥという処理チャンバが含まれる。他の製造者のものを含む他の処理チャンバを利用して本発明を実行することもできることが企図される。
いくつかの実施形態では、処理チャンバ３００は、基板２００を受け取るための基板支持ペデスタル３５２と、ターゲット３４２などのスパッタリングソースとを収容する。基板支持ペデスタル３５２は、接地チャンバ壁３５０内に配置することができ、接地チャンバ壁３５０は、チャンバ壁（図示せず）または接地シールド（図示せず）とすることができる。基板支持ペデスタル３５２は、たとえば抵抗性加熱要素、放射空胴および光源など、基板２００に熱を提供する任意の適した手段（図示せず）を含むことができる。
ターゲット３４２は、誘電体アイソレータ３４６を介して、接地された導電性のアルミニウムアダプタ３４４上に支持することができる。ターゲット３４２は、本発明の実施形態による窒化チタン膜を堆積させるときのチタンなど、スパッタリング中に基板２００上に堆積させるべき材料を含む。
ターゲット３４２の裏面近傍に、回転可能なマグネトロン３７０を位置決めすることができる。マグネトロン３７０は、底板３７４によって支持された複数の磁石３７２を含む。底板３７４は、チャンバ３００および基板２００の中心軸に一致する回転シャフト３７６に連結される。磁石３７２は、チャンバ３００内で、ターゲット３４２の表面に対して略平行に近接する磁場をもたらし、電子を閉じ込めて局所的なプラズマ密度を増大させ、それによってスパッタリング速度を増大させる。磁石３７２によってチャンバ３００の上部の周りに電磁場をもたらし、磁石３７２を回転させてその電磁場を回転させ、プロセスのプラズマ密度に影響を与えて、ターゲット３４２をより均一にスパッタリングする。
チャンバ３００は、アダプタ３４４の突起３８４に連結された底部接地シールド３８０をさらに含む。底部シールド３８０上に暗黒部シールド３８６が支持され、ねじまたは他の適した方法によってシールド３８０に締め付けられる。底部シールド３８０と暗黒部シールド３８６との間の金属ねじ連結により、２つのシールド３８０、３８６をアダプタ３４４に接地させることが可能になる。アダプタ３４４は、アルミニウムのチャンバ壁３５０に密閉および接地される。シールド３８０、３８６はどちらも、典型的には、硬質の非磁性ステンレス鋼から形成される。
プロセスチャンバ３００の様々な構成要素に、プロセスチャンバ３００の動作を制御するための同期コントローラ３２２（図５に関してより詳細に後述する）が結合され、同期コントローラ３２２は、中央処理装置（ＣＰＵ）３２４と、メモリ３２６と、ＣＰＵ３２４に対する支持回路３２８とを備える。同期コントローラ３２２は、基板処理支持システムのサブセットに対するプロセスパラメータを、プロセスコントローラ３３０から受け取ることができる。たとえば、同期コントローラ３２２は、ＲＦ電力供給３０８および３５６、ＤＣ電源３４８、ならびに任意選択でマグネトロン３７０に対するプロセスパラメータを、プロセスコントローラ３３０から受け取ることができる。同期コントローラ３２２は、これらのシステムを直接制御することができ、または支持システムの構成要素に付随するコンピュータ（もしくはコントローラ）を介して制御することができる。同期コントローラ３２２は、様々な支持システムおよびサブプロセッサを制御するために産業用の設定で使用することができる任意の形態の汎用コンピュータプロセッサの１つとすることができる。ＣＰＵ３２４のメモリまたはコンピュータ可読媒体３２６は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、フロッピーディスク、ハードディスク、フラッシュ、または任意の他の形態のローカルもしくは遠隔のデジタルストレージなど、容易に利用可能なメモリの１つまたは複数とすることができる。支持回路３２８は、プロセッサを従来の方法で支持するようにＣＰＵ３２４に結合される。これらの回路には、キャッシュ、電力供給、クロック回路、入出力回路、およびサブシステムなどが含まれる。本明細書に記載する本発明の方法は、ソフトウェアルーチンとしてメモリ３２６内に記憶することができ、このソフトウェアルーチンを実行または起動して、たとえば方法１００および６００に関して上述した方法など、本明細書に記載する方法で、プロセスチャンバ３００に付随する選択された支持デバイス（たとえば、電力供給）の動作を制御することができる。ソフトウェアルーチンはまた、ＣＰＵ３２４によって制御されているハードウェアから遠隔に位置する第２のＣＰＵ（図示せず）によって記憶および／または実行することもできる。

Claims (15)

  1. プロセスチャンバ内で基板を処理する方法であって、
    同期コントローラによって、第１のチャンバプロセスを実行するための１つまたは複数のデバイスに対するプロセス制御パラメータを、プロセスコントローラから受け取るステップと、
    前記同期コントローラによって、前記プロセス制御パラメータのそれぞれを前記１つまたは複数のデバイスへ送る時間を決定するステップと、
    前記１つまたは複数のデバイスのそれぞれに対して、前記同期コントローラによって、前記１つまたは複数のデバイスのそれぞれに関連する特有の信号プロセス遅延を使用して前記プロセス制御パラメータのそれぞれを送るように、前記決定した時間を調整するステップと、
    前記同期コントローラによって、前記調整した時間に、前記第１のチャンバプロセスを実行するための前記プロセス制御パラメータを前記１つまたは複数のデバイスのそれぞれへ送るステップとを含み、前記同期コントローラが、１つまたは複数の出力チャネルを含み、各チャネルが、前記１つまたは複数のデバイスの１つに直接結合される、方法。
  2. 前記１つまたは複数のデバイスの各デバイスが、前記同期コントローラによって、前記デバイスの制御ポートに直接結合された前記出力チャネル上で送られるプロセス制御パラメータを使用して制御される、請求項１に記載の方法。
  3. 前記プロセス制御パラメータが、前記プロセスコントローラからデジタル形式で受け取られ、前記同期コントローラが、各デバイスに対する前記デジタルプロセス制御パラメータをアナログ信号に変換し、前記アナログ信号が、前記１つまたは複数のデバイスのそれぞれへ送られて、前記１つまたは複数のデバイスのそれぞれを制御する、請求項１に記載の方法。
  4. 前記調整した時間に前記プロセス制御パラメータを前記１つまたは複数のデバイスへ送る前記動作が、前記１つまたは複数のデバイスの１つに直接結合された各チャネルを介して、前記１つまたは複数のデバイスのそれぞれへ、前記プロセス制御パラメータに対応する前記アナログ信号を別個に送ることを含む、請求項３に記載の方法。
  5. 前記第１のチャンバプロセスが、前記基板上に形成された１つまたは複数の特徴の底部部分に第１の材料を蓄積させるために、第１のエネルギープロセス状態を使用して実行される堆積プロセスである、請求項１から４までのいずれか１項に記載の方法。
  6. 前記同期コントローラによって、第２のチャンバプロセスを実行するための第２の組の１つまたは複数のデバイスに対する第２の組のプロセス制御パラメータを、前記プロセスコントローラから受け取るステップと、
    前記同期コントローラによって、前記第２の組のプロセス制御パラメータのそれぞれを前記第２の組の１つまたは複数のデバイスへ送る時間を決定するステップと、
    前記第２の組の１つまたは複数のデバイスのそれぞれに対して、前記同期コントローラによって、前記第２の組の１つまたは複数のデバイスのそれぞれに関連する特有の信号プロセス遅延を使用して前記第２の組のプロセス制御パラメータのそれぞれを送るように、前記決定した時間を調整するステップと、
    前記同期コントローラによって、前記調整した時間に、前記第２のチャンバプロセスを実行するための前記第２の組のプロセス制御パラメータを前記第２の組の１つまたは複数のデバイスのそれぞれへ送るステップとをさらに含み、前記同期コントローラが、前記第２の組の１つまたは複数のデバイスのそれぞれに直接結合された出力チャネルを含む、
    請求項５に記載の方法。
  7. 前記第２のチャンバプロセスが、前記１つまたは複数の特徴の前記底部部分から前記１つまたは複数の特徴の側壁へ前記第１の材料を再分布させるために、第２のエネルギープロセス状態を使用して実行される再スパッタリングプロセスであり、前記第２のエネルギープロセス状態が、前記第１のエネルギープロセス状態より高い、請求項６に記載の方法。
  8. 前記第１のチャンバプロセス後、前記１つまたは複数の特徴の前記側壁に沿って配置された前記第１の材料が第１の厚さを有し、前記第２のチャンバプロセス後、前記１つまたは複数の特徴の前記側壁に沿って配置された前記第１の材料が第２の厚さを有し、前記第２の厚さが、前記第１の厚さより大きい、請求項７に記載の方法。
  9. 前記第１のチャンバプロセスが堆積プロセスであり、前記第２のチャンバプロセスが再スパッタリングプロセスである、請求項７に記載の方法。
  10. 前記第１のチャンバプロセスの前記第１のエネルギープロセス状態が、直流＋１５０ボルト〜直流−９０ボルトであり、前記第２のチャンバプロセスの前記第２のエネルギープロセス状態が、直流−１２０ボルト〜直流−７５０ボルトである、請求項９に記載の方法。
  11. 前記１つまたは複数のデバイスの少なくとも１つが電力供給であり、前記同期コントローラによって受け取られる前記電力供給に対する前記プロセスパラメータが、（ａ）エネルギーレベルと、（ｂ）前記エネルギーレベルを印加するときの時間パラメータとを含む、請求項１から４までのいずれか１項に記載の方法。
  12. プロセス制御パラメータが、前記調整した時間に、前記第１のチャンバプロセスを実行するために前記１つまたは複数のデバイスのそれぞれへ送られ、したがって、前記１つまたは複数のデバイスのそれぞれが、前記プロセス制御パラメータを実質上同時に受け取る、請求項１から４までのいずれか１項に記載の方法。
  13. プロセスコントローラから１つまたは複数のデバイスのプロセス制御パラメータを受け取るための１つまたは複数の入力と、１つまたは複数の出力チャネルとを有する同期コントローラを備え、各出力チャネルが、前記１つまたは複数のデバイスの１つに直接結合され、前記同期コントローラが、（ａ）前記プロセス制御パラメータを受け取り、（ｂ）前記プロセス制御パラメータのそれぞれを前記１つまたは複数のデバイスへ送る時間を決定し、（ｃ）前記１つまたは複数のデバイスのそれぞれに対して、前記１つまたは複数のデバイスのそれぞれに関連する特有の信号プロセス遅延を使用して前記プロセス制御パラメータのそれぞれを送るように、前記決定した時間を調整し、（ｄ）前記調整した時間に、第１のチャンバプロセスを実行するための前記プロセス制御パラメータを前記１つまたは複数のデバイスのそれぞれへ送るように構成される、
    基板処理システム。
  14. 前記１つまたは複数のデバイスの各デバイスが、前記同期コントローラによって、前記デバイスの制御ポートに直接結合された前記出力チャネル上で送られるプロセス制御パラメータを使用して制御される、請求項１３に記載の基板処理システム。
  15. １つまたは複数の特徴を有する基板上に層を形成する方法であって、
    第１のエネルギープロセス状態を使用して第１の層を形成する第１の基板プロセスを実行し、前記１つまたは複数の特徴の底部部分に第１の材料を蓄積させるステップと、
    第２のエネルギープロセス状態を使用して前記第１の層上で第２の基板プロセスを実行し、前記１つまたは複数の特徴の前記底部部分から前記１つまたは複数の特徴の側壁へ前記第１の材料を再分布させるステップとを含み、前記第２のエネルギープロセス状態が、前記第１のエネルギープロセス状態より高く、
    前記第１の層が、前記第１の基板プロセス後、前記１つまたは複数の特徴の前記側壁に沿って配置された第１の厚さを含み、前記第１の層が、前記第２の基板プロセス後、前記１つまたは複数の特徴の側壁に沿って配置された第２の厚さを含み、前記第２の厚さが前記第１の厚さより大きい、方法。
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