KR20150042716A - 멀티 하전 입자빔의 블랭킹 장치 및 멀티 하전 입자빔 묘화 장치 - Google Patents

멀티 하전 입자빔의 블랭킹 장치 및 멀티 하전 입자빔 묘화 장치 Download PDF

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Abstract

본 발명의 일태양의 멀티 하전 입자빔의 블랭킹 장치는, 2 차원으로 배열되고, 직렬로 접속된 복수의 조를 구성하는 복수의 시프트 레지스터와, 복수의 시프트 레지스터 중 대응하는 시프트 레지스터를 개재하여 각각 제어되는, 멀티빔의 대응 빔을 각각 블랭킹 편향하는 복수의 블랭커와, 복수의 시프트 레지스터 전체를 둘러싸는 직사각형 영역의 4 변을 따라 배치되고, 복수의 시프트 레지스터에 의해 구성되는 복수의 조 중 적어도 1 개에 패럴렐 배선으로 접속된 복수의 시리얼-패럴렐 변환부와, 직사각형 영역의 4 변을 따라 배치되고, 복수의 시리얼-패럴렐 변환부의 1 개와 각각 조가 되고, 조가 된 시리얼-패럴렐 변환부와 단일 배선으로 접속된 복수의 패드를 구비한 것을 특징으로 한다.

Description

멀티 하전 입자빔의 블랭킹 장치 및 멀티 하전 입자빔 묘화 장치{MULTI CHARGED PARTICLE BEAM BLANKIING DEVICE AND MULTI CHARGED PARTICLE BEAM DRAWING DEVICE}
본 발명은 멀티 하전 입자빔의 블랭킹 장치 및 멀티 하전 입자빔 묘화 장치에 관한 것이다.
반도체 디바이스의 미세화의 진전을 담당하는 리소그래피 기술은 반도체 제조 프로세스 중에서도 유일하게 패턴을 생성하는 매우 중요한 프로세스이다. 최근, LSI의 고집적화에 수반하여, 반도체 디바이스에 요구되는 회로 선폭은 해마다 미세화되고 있다. 여기서, 전자선(전자빔) 묘화 기술은 본질적으로 뛰어난 해상성을 가지고 있어, 웨이퍼 등에 전자선을 사용하여 묘화하는 것이 행해지고 있다.
예를 들면, 멀티빔을 사용한 묘화 장치가 있다. 1 개의 전자빔으로 묘화할 경우에 비해, 멀티빔을 이용함으로써 한 번에 많은 빔을 조사할 수 있으므로 스루풋을 큰 폭으로 향상시킬 수 있다. 이러한 멀티빔 방식의 묘화 장치에서는, 예를 들면 전자총으로부터 방출된 전자빔을 복수의 홀을 가진 마스크에 통과시켜 멀티빔을 형성하고, 각각 블랭킹 제어되어 차폐되지 않은 각 빔이 광학계로 축소되고, 편향기로 편향되어 시료 상의 원하는 위치로 조사된다.
여기서, 멀티빔 묘화에서는, 개개의 빔의 조사량을 조사 시간에 의해 개별로 제어한다. 이러한 각 빔의 조사량을 고정밀도로 제어하기 위해서는, 빔의 ON / OFF를 행하는 블랭킹 제어를 고속으로 행할 필요가 있다. 멀티빔 방식의 묘화 장치에서는, 멀티빔의 각 블랭커를 배치한 블랭킹 플레이트에 각 빔용의 블랭킹 제어 회로를 탑재한다. 그리고, 이러한 각 빔용의 제어 회로에는 각각 시프트 레지스터가 탑재되고, 행렬 형상으로 배열되는 복수의 블랭커의 행마다 직렬로 접속된 시프트 레지스터에 패드로부터 신호를 출력하는 것이 검토되고 있다. 이러한 내용을 실시하기 위해서는, 복수의 블랭커의 행 수와 동일 수의 패드가 블랭킹 플레이트에 배치될 필요가 있다. 한편, 신호 지연을 억제하기 위해서는, 패드로부터, 대응하는 직렬 접속하는 시프트 레지스터의 단부(端部)의 시프트 레지스터에의 배선의 길이가 동일한 정도의 길이가 되는 것이 바람직하다. 이 때문에, 각 패드는, 행렬 형상으로 배열되는 복수의 블랭커를 배치하는 직사각형 영역의 4 변 중 1 변에 빔 피치를 따라 배치되는 것이 검토되어 왔다. 여기서, 블랭킹 플레이트에 배치되는 각 블랭커 및 제어 회로는, LSI의 제조 기술을 이용하여 작성되기 때문에, 칩 사이즈는 20 mm 정도가 상한이 된다. 이 때문에, 빔 개수가 증가하고, 행 수가 증가하면, 행 수에 맞춘 패드를 블랭킹 플레이트의 이러한 1 변에 배치하는 것이 곤란해진다. 예를 들면, 빔 배열을 512 × 512로 하면, 빔 피치는 32 μm 정도가 되어, 패드 간격이 너무 좁아져 배치하는 것이 곤란해진다.
또한 빔 개수가 증가하면, 1 행에 배치되는 시프트 레지스터 수가 증가한다. 이 때문에, 데이터 전송에 시간이 걸리게 된다. 고속 동작시키기 위해서는, 직렬 접속하는 시프트 레지스터 수를 줄이는 것이 필요하지만, 시프트 레지스터 수를 줄이면, 그 만큼 패드 수가 증가한다. 이에 의해, 패드를 배치하는 것이 더 곤란해진다.
또한 시프트 레지스터를 이용하여 데이터 전송하는 경우와는 상이하지만, 종래, 멀티빔의 각 블랭커(블랭킹 전극)의 주위에 블랭커의 수만큼 전극 패드를 배치한 블랭킹 플레이트가 고안되고 있었다(예를 들면, 일본특허공개공보 평11-176719호 참조). 이러한 기술에서는, 패드로부터 직접 편향 전압을 각 블랭커의 전극에 인가하는 것이 행해지고 있었다.
본 발명은, 보다 많은 패드를 배치 가능하게 한 멀티 하전 입자빔의 블랭킹 장치 및 멀티 하전 입자빔 묘화 장치를 제공한다.
본 발명의 일태양의 멀티 하전 입자빔의 블랭킹 장치는,
2 차원으로 배열되고, 멀티빔을 통과시키는 복수의 개구부가 형성된 기판과,
상기 기판 내로서 상기 복수의 개구부 중 대응하는 개구부의 근방에 형성됨으로써 2 차원으로 배열되고, 직렬로 접속된 복수의 조를 구성하는 복수의 시프트 레지스터와,
상기 복수의 개구부 중 대응하는 개구부를 사이에 두고 대향하도록 상기 기판 상에 배치된 전극쌍을 가지고, 상기 전극 쌍 중 적어도 하나가 상기 복수의 시프트 레지스터 중 대응하는 시프트 레지스터를 개재하여 각각 제어됨으로써 편향 전기장을 발생시켜, 멀티빔의 대응 빔을 각각 블랭킹 편향하는 복수의 블랭커와,
복수의 시프트 레지스터 전체를 둘러싸는 직사각형 영역의 4 변을 따라 배치되고, 복수의 시프트 레지스터에 의해 구성되는 복수의 조 중 적어도 1 개에 패럴렐 배선으로 접속된 복수의 시리얼-패럴렐 변환부와,
직사각형 영역의 4 변을 따라 배치되고, 복수의 시리얼-패럴렐 변환부 중 1 개와 각각 조가 되고, 조가 된 시리얼-패럴렐 변환부와 단일 배선으로 접속된 복수의 패드
를 구비한 것을 특징으로 한다.
본 발명의 일태양의 멀티 하전 입자빔 묘화 장치는,
시료를 재치(載置)하는, 연속 이동 가능한 스테이지와,
하전 입자빔을 방출하는 방출부와,
복수의 개구부가 형성되고, 상기 복수의 개구부 전체가 포함되는 영역에 상기 하전 입자빔의 조사를 받아, 상기 복수의 개구부를 상기 하전 입자빔의 일부가 각각 통과함으로써 멀티빔을 형성하는 애퍼처 부재와,
2 차원으로 배열되고, 멀티빔을 통과시키는 복수의 개구부가 형성된 기판과,
상기 기판 내로서 상기 복수의 개구부 중 대응하는 개구부의 근방에 형성됨으로써 2 차원으로 배열되고, 직렬로 접속된 복수의 조를 구성하는 복수의 시프트 레지스터와,
상기 복수의 개구부 중 대응하는 개구부를 사이에 두고 대향하도록 상기 기판 상에 배치된 전극쌍을 가지고, 상기 전극쌍 중 적어도 하나가 상기 복수의 시프트 레지스터 중 대응하는 시프트 레지스터를 개재하여 각각 제어됨으로써 편향 전기장을 발생시켜, 상기 애퍼처 부재의 복수의 개구부를 통과한 멀티빔 중 대응 빔을 각각 블랭킹 편향하는 복수의 블랭커와,
상기 복수의 시프트 레지스터 전체를 둘러싸는 직사각형 영역의 4 변을 따라 배치되고, 상기 복수의 시프트 레지스터에 의해 구성되는 복수의 조 중 적어도 1 개에 패럴렐 배선으로 접속된 복수의 시리얼-패럴렐 변환부와,
상기 직사각형 영역의 4 변을 따라 배치되고, 상기 복수의 시리얼-패럴렐 변환부의 1 개와 각각 조가 되고, 조가 된 시리얼-패럴렐 변환부와 단일 배선으로 접속된 복수의 패드
를 구비한 것을 특징으로 한다.
도 1은 실시예 1에서의 묘화 장치의 구성을 도시한 개념도이다.
도 2a와 도 2b는 실시예 1에서의 애퍼처 부재의 구성을 도시한 개념도이다.
도 3은 실시예 1에서의 블랭킹 플레이트의 구성을 도시한 단면도이다.
도 4는 실시예 1에서의 블랭킹 플레이트의 멤브레인 영역 내의 구성의 일부를 도시한 상면 개념도이다.
도 5a는 실시예 1에서의 블랭킹 플레이트의 구성을 도시한 상면도이다.
도 5b는 실시예 1에서의 시프트 레지스터군의 접속 상태의 일례를 도시한 도이다.
도 6a와 도 6b는 실시예 1의 비교예 A가 되는 블랭킹 플레이트의 구성을 도시한 상면도이다.
도 7a와 도 7b는 실시예 1의 비교예 B가 되는 블랭킹 플레이트의 구성을 도시한 상면도이다.
도 8a와 도 8b는 실시예 1의 비교예 C가 되는 블랭킹 플레이트의 구성을 도시한 상면도이다.
도 9a와 도 9b는 실시예 1의 변형예가 되는 블랭킹 플레이트의 구성을 도시한 상면도이다.
도 10은 실시예 1에서의 개별 블랭킹 제어 회로의 내부 구성을 도시한 개념도이다.
도 11은 실시예 1에서의 묘화 방법의 주요부 공정을 나타낸 순서도이다.
도 12는 실시예 1에서의 묘화 동작의 일례를 설명하기 위한 개념도이다.
도 13a ~ 도 13c는 실시예 1에서의 스트라이프 내의 묘화 동작의 일례를 설명하기 위한 개념도이다.
도 14a ~ 도 14c는 실시예 1에서의 스트라이프 내의 묘화 동작의 일례를 설명하기 위한 개념도이다.
도 15a ~ 도 15c는 실시예 1에서의 스트라이프 내의 묘화 동작의 다른 일례를 설명하기 위한 개념도이다.
도 16a ~ 도 16c는 실시예 1에서의 스트라이프 내의 묘화 동작의 다른 일례를 설명하기 위한 개념도이다.
이하, 실시예에서는, 하전 입자빔의 일례로서, 전자빔을 이용한 구성에 대하여 설명한다. 단, 하전 입자빔은 전자빔에 한정되지 않고, 이온빔 등의 하전 입자를 이용한 빔이어도 상관없다.
이하, 실시예에서는, 시프트 레지스터를 이용하여 멀티빔의 블랭킹 제어를 행하는 블랭킹 장치로서, 보다 많은 패드가 배치 가능한 블랭킹 장치에 대하여 설명한다.
실시예 1.
도 1은, 실시예 1에서의 묘화 장치의 구성을 도시한 개념도이다. 도 1에서 묘화 장치(100)는 묘화부(150)와 제어부(160)를 구비하고 있다. 묘화 장치(100)는 멀티 하전 입자빔 묘화 장치의 일례이다. 묘화부(150)는 전자 경통(102)과 묘화실(103)을 구비하고 있다. 전자 경통(102) 내에는 전자총(201), 조명 렌즈(202), 애퍼처 부재(203), 블랭킹 플레이트(204), 축소 렌즈(205), 제한 애퍼처 부재(206), 대물 렌즈(207) 및 편향기(208)가 배치되어 있다. 묘화실(103) 내에는 XY 스테이지(105)가 배치된다. XY 스테이지(105) 상에는, 묘화 시에는 묘화 대상 기판이 되는 마스크 등의 시료(101)가 배치된다. 시료(101)에는 반도체 장치를 제조할 시의 노광용 마스크, 혹은 반도체 장치가 제조되는 반도체 기판(실리콘 웨이퍼) 등이 포함된다. 또한 시료(101)에는, 레지스터가 도포된, 아직 아무것도 묘화되지 않은 마스크 블랭크스가 포함된다. XY 스테이지(105) 상에는, 또한 XY 스테이지(105)의 위치 측정용의 미러(210)가 배치된다.
제어부(160)는 제어 계산기(110), 메모리(112), 편향 제어 회로(130), 스테이지 위치 검출기(139) 및 자기 디스크 장치 등의 기억 장치(140, 142)를 가지고 있다. 제어 계산기(110), 메모리(112), 편향 제어 회로(130), 스테이지 위치 검출기(139) 및 기억 장치(140, 142)는, 도시하지 않은 버스를 개재하여 서로 접속되어 있다. 기억 장치(140)(기억부)에는 묘화 데이터가 외부로부터 입력되고, 저장되어 있다.
제어 계산기(110) 내에는 면적 밀도 산출부(60), 조사 시간(T) 산출부(62), 데이터 가공부(64), 묘화 제어부(72) 및 전송 처리부(68)가 배치되어 있다. 면적 밀도 산출부(60), 조사 시간(T) 산출부(62), 데이터 가공부(64), 묘화 제어부(72) 및 전송 처리부(68)와 같은 각 기능은 전기 회로 등의 하드웨어로 구성되어도 되고, 이들의 기능을 실행하는 프로그램 등의 소프트웨어로 구성되어도 된다. 혹은, 하드웨어와 소프트웨어의 조합에 의해 구성되어도 된다. 면적 밀도 산출부(60), 조사 시간(T) 산출부(62), 데이터 가공부(64), 묘화 제어부(72) 및 전송 처리부(68)에 입출력되는 정보 및 연산중의 정보는 메모리(112)에 그때마다 저장된다.
여기서 도 1에서는, 실시예 1을 설명함에 있어 필요한 구성을 기재하고 있다. 묘화 장치(100)에 있어, 통상, 필요한 그 외의 구성을 구비하고 있어도 상관없다.
도 2a와 도 2b는, 실시예 1에서의 애퍼처 부재의 구성을 도시한 개념도이다. 도 2a에서, 애퍼처 부재(203)에는, 종(y 방향) m 열 × 횡(x 방향) n 열(m, n ≥ 2)의 홀(개구부)(22)이 소정의 배열 피치로 매트릭스 형상으로 형성되어 있다. 도 2a에서는, 예를 들면 512 × 8 열의 홀(22)이 형성된다. 각 홀(22)은, 모두 동일 치수 형상의 직사각형으로 형성된다. 혹은, 동일 외경의 원형이어도 상관없다. 여기서는, y 방향의 각 열에 대하여, x 방향으로 A부터 H까지의 8 개의 홀(22)이 각각 형성되는 예가 나타나 있다. 이들 복수의 홀(22)을 전자빔(200)의 일부가 각각 통과함으로써, 멀티빔(20)이 형성되게 된다. 여기서는, 종횡(x, y 방향)이 모두 2 열 이상의 홀(22)이 배치된 예를 나타냈지만, 이에 한정되지 않는다. 예를 들면, 종횡(x, y 방향) 어느 일방이 복수 열이고 타방은 1 열 뿐이어도 상관없다. 또한, 홀(22)의 배열의 방법은, 도 2a와 같이, 종횡이 격자 형상으로 배치되는 경우에 한정되지 않는다. 도 2b에 도시한 바와 같이, 예를 들면 종 방향(y 방향) 1 단째의 열과 2 단째의 열의 홀끼리가, 횡 방향(x 방향)으로 치수(a)만큼 어긋나 배치되어도 된다. 마찬가지로, 종 방향(y 방향) 2 단째의 열과 3 단째의 열의 홀끼리가, 횡 방향(x 방향)으로 치수(b)만큼 어긋나 배치되어도 된다.
도 3은 실시예 1에서의 블랭킹 플레이트의 구성을 도시한 단면도이다.
도 4는 실시예 1에서의 블랭킹 플레이트의 멤브레인 영역 내의 구성의 일부를 도시한 상면 개념도이다. 또한 도 3과 도 4에서, 전극(24, 26)과 제어 회로(41)의 위치 관계는 일치시켜 기재하고 있지 않다. 블랭킹 플레이트(204)(블랭킹 장치)는, 도 3에 도시한 바와 같이, 지지대(33) 상에 실리콘 등으로 이루어지는 반도체 기판(31)이 배치된다. 기판(31)의 중앙부는 이면측으로부터 얇게 깎여, 얇은 막 두께(h)의 멤브레인 영역(30)(제1 영역)으로 가공되어 있다. 멤브레인 영역(30)을 둘러싸는 주위는, 두꺼운 막 두께(h)의 외주 영역(32)(제2 영역)이 된다. 멤브레인 영역(30)의 상면과 외주 영역(32)의 상면은, 동일 높이 위치, 혹은 실질적으로 높이 위치가 되도록 형성된다. 기판(31)은, 외주 영역(32)의 이면에서 지지대(33) 상에 보지(保持)된다. 지지대(33)의 중앙부는 개구되어 있고, 멤브레인 영역(30)의 위치는 지지대(33)의 개구된 영역에 위치하고 있다.
멤브레인 영역(30)에는, 도 2a와 도 2b에 도시한 애퍼처 부재(203)의 각 홀(22)에 대응하는 위치에 멀티빔의 각각 빔의 통과용의 통과 홀(25)(개구부)이 개구된다. 환언하면, 기판(31)의 멤브레인 영역(30)에는 2 차원으로 배열되고, 멀티빔을 통과시키는 복수의 통과홀(25)이 형성된다. 그리고, 멤브레인 영역(30) 상에는, 도 3 및 도 4에 도시한 바와 같이, 각 통과 홀(25)의 근방 위치에 해당하는 통과 홀(25)을 사이에 두고 블랭킹 편향용의 전극쌍이 되는 전극(24, 26)의 조에 의해 구성되는 블랭커(27)(블랭킹 편향기)가 각각 배치된다. 또한, 멤브레인 영역(30) 상의 각 통과 홀(25)의 근방에는, 각 통과 홀(25)용의 예를 들면 전극(24)에 편향 전압을 인가하는 제어 회로(41)(로직 회로)가 배치된다. 각 빔용의 2 개의 전극(24, 26)의 타방(예를 들면, 전극(26))은 접지된다. 또한 도 4에 도시한 바와 같이, 각 제어 회로(41)는 제어 신호용의 예를 들면 10 비트의 패럴렐 배선이 접속된다. 각 제어 회로(41)는 예를 들면 10 비트의 패럴렐 배선 외에, 전원용, 제어 클록 등의 배선이 접속된다. 전원용의 배선은 패럴렐 배선의 일부의 배선을 유용해도 상관없다. 멀티빔을 구성하는 각각의 빔마다, 전극(24, 26)과 제어 회로(41)에 의한 개별 블랭킹 기구(47)가 구성된다. 또한, 각 빔용의 제어 회로(41) 내에는 각각 후술하는 시프트 레지스터가 배치된다. 따라서, 복수의 시프트 레지스터와 복수의 블랭커는 기판(31)의 막 두께가 얇은 멤브레인 영역(30)에 배치된다.
또한, 막 두께가 두꺼운 외주 영역(32) 상에는, 도 3에 도시한 바와 같이 시리얼-패럴렐 변환부(28)와 패드(29)에 의해 구성되는 복수의 조가 배치된다.
각 통과 홀을 통과하는 전자빔(20)은, 각각 독립으로 이러한 쌍이 되는 2 개의 전극(24, 26)에 인가되는 전압에 의해 편향된다. 이러한 편향에 의해 블랭킹 제어된다. 환언하면, 복수의 블랭커(27)는, 복수의 통과홀(25) 중 대응하는 통과홀(25)을 사이에 두고 대향하도록 기판(31) 상에 배치된 전극쌍(전극(24, 26))을 가지고, 전극쌍 중 적어도 하나가 복수의 시프트 레지스터 중 대응하는 빔용의 시프트 레지스터를 개재하여 각각 제어됨으로써 편향 전기장을 발생시켜, 멀티빔 중 대응 빔을 각각 블랭킹 편향한다. 이와 같이, 복수의 블랭커가, 애퍼처 부재(203)의 복수의 홀(22)(개구부)을 통과한 멀티빔 중, 각각 대응하는 빔의 블랭킹 편향을 행한다.
도 5a는 실시예 1에서의 블랭킹 플레이트의 구성을 도시한 상면도이다. 시프트 레지스터 기판(31)은 상방에서 봤을 때 직사각형으로 형성되고, 중앙부의 멤브레인 영역(30)도 직사각형으로 형성된다. 그리고, 멤브레인 영역(30) 내에, 복수의 개별 블랭킹 기구(47)가 2 차원으로 배열된다. 예를 들면 행렬 형상으로 배치된다. 도 5a의 예에서는, 예를 들면 8 행 × 8 열로 배열된 복수의 개별 블랭킹 기구(47)가 도시되어 있다. 각 개별 블랭킹 기구(47)의 제어 회로(41) 내에는, 각각, 후술하는 시프트 레지스터가 배치된다. 그리고, 멤브레인 영역(30) 내의 모든 빔용의 복수의 시프트 레지스터는 직렬로 접속된 복수의 조를 구성한다.
도 5a의 예에서는, 행마다, 각 행에 배열되는(횡으로 배열되는) 복수의 개별 블랭킹 기구(47) 중, 1 개 간격으로 배치된 복수의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 예를 들면 도 5a에 도시한 바와 같이, 상측으로부터 1 행째의 'A'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 2 행째의 'B'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 3 행째의 'C'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 4 행째의 'D'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 5 행째의 'E'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 6 행째의 'F'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 7 행째의 'G'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 8 행째의 'H'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다.
또한 도 5a의 예에서는, 행마다 1 열 이동시킨 예를 들면 4 개의 개별 블랭킹 기구(47)에 의해 조가 구성된다. 예를 들면 도 5a에 도시한 바와 같이, 1 행째, 3 행째, 5 행째, 7 행째의 조의 4 개의 개별 블랭킹 기구(47)는, 예를 들면 1 열째, 3 열째, 5 열째, 7 열째의 개별 블랭킹 기구(47)에 의해 구성된다. 2 행째, 4 행째, 6 행째, 8 행째의 조의 4 개의 개별 블랭킹 기구(47)는 예를 들면 2 열째, 4 열째, 6 열째, 8 열째의 개별 블랭킹 기구(47)에 의해 구성된다.
또한 도 5a의 예에서는, 또한 열마다, 각 열에 배열되는(횡으로 배열되는) 복수의 개별 블랭킹 기구(47) 중, 1 개 간격으로 배치된 복수의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 예를 들면 도 5a에 도시한 바와 같이, 좌측으로부터 1 열째의 'a'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 2 열째의 'b'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 3 열째의 'c'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 4 열째의 'd'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 5 열째의 'e'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 6 열째의 'f'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 7 열째의 'g'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다. 마찬가지로 8 열째의 'h'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터에 의해, 직렬로 접속되는 1 개의 조가 구성된다.
또한 도 5a의 예에서는, 열마다 1 행 이동시킨 예를 들면 4 개의 개별 블랭킹 기구(47)에 의해 조가 구성된다. 예를 들면 도 5a에 도시한 바와 같이, 1 열째, 3 열째, 5 열째, 7 열째의 조의 4 개의 개별 블랭킹 기구(47)는, 2 행째, 4 행째, 6 행째, 8 행째의 개별 블랭킹 기구(47)에 의해 구성된다. 2 열째, 4 열째, 6 열째, 8 열째의 조의 4 개의 개별 블랭킹 기구(47)는, 1 행째, 3 행째, 5 행째, 7 행째의 개별 블랭킹 기구(47)에 의해 구성된다. 이와 같이, 복수의 조의 각 조는, 2 차원의 배열에서의 행 혹은 열로 배열되는 복수의 시프트 레지스터 중 상이한 조의 시프트 레지스터를 사이에 개재하여 배열된 시프트 레지스터군에 의해 구성된다.
이상과 같이 구성함으로써, 행마다의 조(도 5a의 예에서는 8 조)와 열마다의 조(도 5a의 예에서는 8 조)의 상호 간에서 개별 블랭킹 기구(47)(내부의 시프트 레지스터)가 중복 적용되지 않도록(중첩되지 않도록) 조합하고 있다.
그리고, 직렬로 접속된 복수의 시프트 레지스터에 의해 구성되는 복수의 조의 각 조에서는, 조를 구성하는 복수의 시프트 레지스터가 패럴렐 배선으로 직렬로 접속된이다. 그리고, 직렬로 접속된 복수의 시프트 레지스터에 의해 구성되는 복수의 조의 각 조에는, 시리얼-패럴렐 변환부(28)가 패럴렐 배선으로 접속된다. 복수의 시리얼-패럴렐 변환부(28)는 복수의 시프트 레지스터 전체를 둘러싸는 멤브레인 영역(30)(직사각형 영역)의 4 변을 따라 배치된다.
복수의 시리얼-패럴렐 변환부(28)의 각 시리얼-패럴렐 변환부(28)에는, 각각 패드(29)가 단일 배선으로 접속된다. 환언하면, 복수의 패드(29)는, 복수의 시리얼-패럴렐 변환부(28)의 1 개와 각각 조가 되고, 조가 된 시리얼-패럴렐 변환부(28)와 단일 배선으로 접속된다. 또한, 복수의 패드(29)는 멤브레인 영역(30)의 4 변을 따라 배치된다.
도 5a의 예에서는, 멤브레인 영역(30)의 4 변 중 좌변을 따라, 'A'로 나타내는 시리얼-패럴렐 변환부(28A)와 패드(29A)의 조와, 'C'로 나타내는 시리얼-패럴렐 변환부(28C)와 패드(29C)의 조와, 'E'로 나타내는 시리얼-패럴렐 변환부(28E)와 패드(29E)의 조와, 'G'로 나타내는 시리얼-패럴렐 변환부(28G)와 패드(29G)의 조가 배치된다. 멤브레인 영역(30)의 4 변 중 우변을 따라, 'B'로 나타내는 시리얼-패럴렐 변환부(28B)와 패드(29B)의 조와, 'D'로 나타내는 시리얼-패럴렐 변환부(28D)와 패드(29D)의 조와, 'F'로 나타내는 시리얼-패럴렐 변환부(28F)와 패드(29F)의 조와, 'H'로 나타내는 시리얼-패럴렐 변환부(28H)와 패드(29H)의 조가 배치된다.
또한, 멤브레인 영역(30)의 4 변 중 상변을 따라, 'b'로 나타내는 시리얼-패럴렐 변환부(28b)와 패드(29b)의 조와, 'd'로 나타내는 시리얼-패럴렐 변환부(28d)와 패드(29d)의 조와, 'f'로 나타내는 시리얼-패럴렐 변환부(28f)와 패드(29f)의 조와, 'h'로 나타내는 시리얼-패럴렐 변환부(28h)와 패드(h)의 조가 배치된다. 멤브레인 영역(30)의 4 변 중 하변을 따라, 'a'로 나타내는 시리얼-패럴렐 변환부(28a)와 패드(29a)의 조와, 'c'로 나타내는 시리얼-패럴렐 변환부(28c)와 패드(29c)의 조와, 'e'로 나타내는 시리얼-패럴렐 변환부(28e)와 패드(29e)의 조와, 'g'로 나타내는 시리얼-패럴렐 변환부(28g)와 패드(29g)의 조가 배치된다.
그리고, 시리얼-패럴렐 변환부(28A)는, 상측으로부터 1 행째의 'A'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 좌단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28B)는, 상측으로부터 2 행째의 'B'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 우단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28C)는, 상측으로부터 3 행째의 'C'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 좌단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28D)는, 상측으로부터 4 행째의 'D'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 우단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28E)는, 상측으로부터 5 행째의 'E'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 좌단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28F)는, 상측으로부터 6 행째의 'F'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 우단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28G)는, 상측으로부터 7 행째의 'G'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 좌단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28H)는, 상측으로부터 8 행째의 'H'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 우단의 시프트 레지스터에 패럴렐 배선으로 접속된다.
그리고 시리얼-패럴렐 변환부(28a)는, 좌측으로부터 1 열째의 'a'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 하단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28b)는, 좌측으로부터 2 열째의 'b'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 상단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28c)는, 좌측으로부터 3 열째의 'c'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 하단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28d)는, 좌측으로부터 4 열째의 'd'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 상단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28e)는, 좌측으로부터 5 열째의 'e'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 하단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28f)는, 좌측으로부터 6 열째의 'f'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 상단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28g)는, 좌측으로부터 7 열째의 'g'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 하단의 시프트 레지스터에 패럴렐 배선으로 접속된다. 시리얼-패럴렐 변환부(28h)는, 좌측으로부터 8 열째의 'h'로 나타내는 예를 들면 4 개의 개별 블랭킹 기구(47) 내의 시프트 레지스터의 조의 상단의 시프트 레지스터에 패럴렐 배선으로 접속된다.
도 5a의 예에서는, 시리얼-패럴렐 변환부(28)와 시프트 레지스터와의 접속으로 간략화하여 4 비트의 패럴렐 배선이 도시되어 있지만, 도 4와 동일한 비트 수의 배선, 예를 들면 10 비트의 패럴렐 배선으로 접속된다.
도 5b는 실시예 1에서의 시프트 레지스터군의 접속 상태의 일례를 도시한 도이다. 도 5b에서는, 제어 회로(41) 내의 시프트 레지스터(40) 이외의 회로에 대하여 도시를 생략하고 있다. 도 5b의 예에서는, 예를 들면 도 5a에 도시한 상측으로부터 1 행째의 'A'로 나타낸 예를 들면 4 개의 개별 블랭킹 기구(47)의 시프트 레지스터(40)의 전부가 10 비트의 패럴렐 배선으로 직렬로 접속된 경우를 나타낸다. 시리얼-패럴렐 변환부(28)는, 10 비트의 패럴렐 배선으로 행마다의 그룹의 시프트 레지스터군의 하나(시리얼-패럴렐 변환부(28)측의 단부의 시프트 레지스터(40))에 접속된다. 또한 도 5b의 예에서는, 1 행째의 'A'로 나타낸 예를 들면 4 개의 개별 블랭킹 기구(47)를 통과하는 각 빔을, 예를 들면 시리얼-패럴렐 변환부(28)에 가까운 쪽으로부터 빔 1, 빔 2, ···로 정의하고 있다. 도 5b에 도시한 구성에서는, 1 행째의 'A'에 예를 들면 4 개의 개별 블랭킹 기구(47)가 배치되는 경우, 시프트 레지스터(40)를 사용하여 빔(4)까지 블랭킹 신호를 전달시키기 위해서는, 4 회의 클록 동작이 필요해진다. 따라서 도 5b의 예에서는, 1 회의 빔 샷에 예를 들면 4 회의 클록 동작이 필요해진다. 이와 같이, 복수의 시프트 레지스터(40)가, 기판(31) 내로서 복수의 통과홀(25) 중 대응하는 통과홀(25)의 근방에 형성됨으로써 2 차원으로 배열되고, 직렬로 접속된 복수의 조를 구성한다.
이상과 같이 실시예 1에서는, 직렬로 접속되는 시프트 레지스터의 조를, 시프트 레지스터가 중복하지 않게 하면서 행의 조와 열의 조로 나눔으로써, 시리얼-패럴렐 변환부(28)와 패드(29)의 복수의 조를, 멤브레인 영역(30)(직사각형 영역)의 4 변을 따라 배치할 수 있다. 이상과 같이, 멤브레인 영역(30)(직사각형 영역)의 4 변을 이용할 수 있으므로, 1 변을 이용할 경우, 혹은 2 변을 이용할 경우에 비해 배치 가능 영역을 넓힐 수 있다. 따라서, 멀티빔의 빔 개수가 증가했을 경우에도, 시리얼-패럴렐 변환부(28)와 패드(29)의 복수의 조를 배치 가능하게 할 수 있다.
또한 실시예 1에서는, 각 조의 시리얼-패럴렐 변환부(28)와 패드(29)의 사이의 거리를 동일한 거리로 맞출 수 있다. 따라서, 시리얼-패럴렐 변환부(28)와 패드(29)의 조 마다의 신호 전송 속도를 맞출 수 있어, 신호 지연을 회피할 수 있다.
또한 실시예 1에서는, 시리얼-패럴렐 변환부(28)와, 대응하는 시프트 레지스터의 조의 단부의 시프트 레지스터와의 사이의 거리를 대략 동일 거리로 맞출 수 있다. 따라서, 시리얼-패럴렐 변환부(28)로부터 대응하는 직렬 접속된 시프트 레지스터에의 신호 전송 속도를 조마다 맞출 수 있어, 신호 지연을 회피할 수 있다.
또한 각 블랭커 및 제어 회로는, LSI의 제조 기술을 이용하여 작성된다. 멤브레인 영역(30) 내에서, 패럴렐 배선이 교차하는데, 행마다의 조(도 5a의 예에서는 8 조)와 열마다의 조(도 5a의 예에서는 8 조)로 다른 층에 패럴렐 배선을 형성하면 된다.
또한 도 5a에 도시한 바와 같이, 멤브레인 영역(30)의 4 변의 각 변에서, 패드(29)와 시리얼-패럴렐 변환부(28)에 의해 구성되는 복수의 조가 동일 피치로 배치된다. 4 변의 각 변에서, 패드(29)와 시리얼-패럴렐 변환부(28)에 의해 구성되는 복수의 조는, 멀티빔의 각 빔 간의 배치 피치가 되는 빔 피치의 2n 배(n은 자연수)의 피치로 배치된다. 도 5a의 예에서는, 빔 피치의 2 배의 피치로 배치된다. 각 변에서 배치 피치를 맞춤으로써, 보다 많은 패드(29)와 시리얼-패럴렐 변환부(28)에 의해 구성되는 복수의 조를 배치 가능하게 할 수 있다. 그 결과, 멀티빔의 빔 개수가 증가했을 경우에도, 시리얼-패럴렐 변환부(28)와 패드(29)의 복수의 조를 배치 가능하게 할 수 있다.
또한 도 5a에 도시한 바와 같이, 멤브레인 영역(30)의 4 변의 각 변에서, 패드(29)와 시리얼-패럴렐 변환부(28)에 의해 구성되는 복수의 조가 동일 수만큼 배치된다. 각 변에서 배치 수를 맞춤으로써, 보다 많은 패드(29)와 시리얼-패럴렐 변환부(28)에 의해 구성되는 복수의 조를 배치 가능하게 할 수 있다. 그 결과, 멀티빔의 빔 개수가 증가했을 경우에도, 시리얼-패럴렐 변환부(28)와 패드(29)의 복수의 조를 배치 가능하게 할 수 있다.
도 6a와 도 6b는, 실시예 1의 비교예 A가 되는 블랭킹 플레이트의 구성을 도시한 상면도이다. 도 6a에는, 도 3과 마찬가지로, 기판이 상방에서 봤을 때 직사각형으로 형성되고, 중앙부의 멤브레인 영역도 직사각형으로 형성된 블랭킹 플레이트의 일례가 도시되어 있다. 도 6b의 비교예 A에서는, 행렬 형상으로 배치된, 복수의 개별 블랭킹 기구의 시프트 레지스터에 대하여, 행마다, 해당하는 행에 배열되는 모든 시프트 레지스터를 직렬 접속한 예를 도시하고 있다. 그리고 도 6b의 비교예 A에서는, 각 행의 시프트 레지스터의 조용으로, 멤브레인 영역의 4 변 중 예를 들면 좌변의 1 변에만, 시리얼-패럴렐 변환 회로와 패드의 조를 배치한 예를 도시하고 있다. 이러한 비교예 A의 구성에서는, 빔 개수가 증가하고, 행 수가 증가하면, 행 수에 맞춘 시리얼-패럴렐 변환부와 패드의 조를 블랭킹 플레이트의 이러한 1 변에 배치하는 것이 곤란해진다. 예를 들면, 빔 배열을 512 × 512로 하면, 빔 피치는 32 μm 정도가 되어, 패드 간격이 너무 좁아져 배치하는 것이 곤란해진다. 또한 도 6b의 비교예 A에서는, 각 행에 배열되는 모든 시프트 레지스터를 직렬 접속하고 있으므로, 빔 개수가 증가하면, 1 행에 배치되는 시프트 레지스터 수가 증가한다. 이 때문에, 데이터 전송에 시간이 걸리게 된다.
이에 대하여 실시예 1에서는, 멤브레인 영역(30)의 4 변에 시리얼-패럴렐 변환부와 패드의 조를 배치하고 있으므로, 패드 간격이 너무 좁아져 배치하는 것이 곤란해진다고 하는 문제를 해소할 수 있다. 또한 실시예 1에서는, 각 행에 배열되는 모든 시프트 레지스터를 직렬 접속하지 않고, 그 중의 일부의 시프트 레지스터를 직렬 접속하고 있으므로, 빔 개수가 증가하여, 1 행에 배치되는 시프트 레지스터 수가 증가해도, 직렬 접속하는 각 조의 시프트 레지스터 수의 증가를 저감할 수 있다. 이 때문에, 데이터 전송에 걸리는 시간을 단축할 수 있다. 따라서, 고속 동작시킬 수 있다.
도 7a와 도 7b는, 실시예 1의 비교예 B가 되는 블랭킹 플레이트의 구성을 도시한 상면도이다. 도 7a의 비교예 B에서는, 행렬 형상으로 배치된, 복수의 개별 블랭킹 기구의 시프트 레지스터에 대하여, 행마다, 해당하는 행에 배열되는 모든 시프트 레지스터를 직렬 접속한 예를 도시하고 있다. 그리고 도 7a의 비교예 B에서는, 도 7b에 도시한 바와 같이, 2 행의 시프트 레지스터의 조마다, 1 조의 시리얼-패럴렐 변환 회로와 패드의 조를 접속하는 예를 도시하고 있다. 그리고 2 행마다, 멤브레인 영역의 4 변 중 좌우의 2 변에 교호로 시리얼-패럴렐 변환 회로와 패드의 조를 배치한 예를 도시하고 있다. 도 7a의 비교예 B에서는, 2 행분의 시프트 레지스터의 각 조를 1 조의 시리얼-패럴렐 변환 회로와 패드의 조로 접속하는 만큼, 시리얼-패럴렐 변환 회로와 패드의 조 수를 줄일 수 있다. 또한, 멤브레인 영역의 4 변 중 좌우의 2 변을 이용함으로써 시리얼-패럴렐 변환 회로와 패드의 조끼리 간의 배치 간격에 여유를 갖게 할 수 있다. 그러나, 각 행에 배열되는 모든 시프트 레지스터를 직렬 접속하고 있으므로, 빔 개수가 증가하면, 1 행에 배치되는 시프트 레지스터 수가 증가한다. 또한, 2 행분의 시프트 레지스터의 각 조의 데이터를 1 개의 패드로부터 시리얼 송신에 의해 전송시키기 때문에, 패드로부터 시리얼-패럴렐 변환 회로에의 신호의 전송에 시간이 걸리게 된다. 이 때문에, 데이터 전송에 시간이 걸리게 된다.
이에 대하여 실시예 1에서는, 멤브레인 영역(30)의 4 변에 시리얼-패럴렐 변환부와 패드의 조를 배치하고 있으므로, 도 7a의 비교예 B보다, 여유를 더 갖게 할 수 있다. 또한 실시예 1에서는, 각 행에 배열되는 모든 시프트 레지스터를 직렬 접속하지 않고, 그 중의 일부의 시프트 레지스터를 직렬 접속하고 있으므로, 빔 개수가 증가하여, 1 행에 배치되는 시프트 레지스터 수가 증가해도, 직렬 접속하는 각 조의 시프트 레지스터 수의 증가를 저감할 수 있다. 또한 실시예 1에서는, 1 개의 패드가 담당하는 시프트 레지스터 수가 도 7a의 비교예 B보다 큰 폭으로 적으므로(예를 들면 1 / 4), 패드로부터 시리얼 송신에 의해 전송시키는 데이터 수가 적다. 이 때문에, 데이터 전송에 걸리는 시간을 단축할 수 있다. 따라서, 고속 동작시킬 수 있다.
도 8a와 도 8b는 실시예 1의 비교예 C가 되는 블랭킹 플레이트의 구성을 도시한 상면도이다. 도 8a의 비교예 C에서는, 행렬 형상으로 배치된, 복수의 개별 블랭킹 기구의 시프트 레지스터에 대하여, 행마다, 해당하는 행으로 배열되는 모든 시프트 레지스터를 직렬 접속한 예를 도시하고 있다. 그리고, 도 8a의 비교예 C에서는, 도 8b에 도시한 바와 같이, 1 행의 시프트 레지스터의 조마다, 1 조의 시리얼-패럴렐 변환 회로와 패드의 조를 접속하는 예를 도시하고 있다. 그리고, 멤브레인 영역의 4 변에 패드를 배치한 예를 도시하고 있다. 시리얼-패럴렐 변환 회로와 패드의 조의 배치 피치는 도 7a와 도 7b와 동일하게 하고 있다. 도 8a의 비교예 C에서는, 행마다의 조 밖에 존재하지 않기 때문에, 멤브레인 영역의 4 변 중 특히 상변과 하변에 배치되는 패드로부터 대응하는 시리얼-패럴렐 변환 회로에의 싱글 배선의 길이가 길어져, 시프트 레지스터의 조마다 패드로부터의 배선 길이가 통일되지 않게 된다. 이는 신호 지연을 일으키는 원인이 된다. 이와 같이 도 8a의 비교예 C에서는, 패드마다 배선 길이와 신호 지연량이 상이하다. 따라서, 고속 동작시키는 것이 곤란하다.
이에 대하여 실시예 1에서는, 멤브레인 영역(30)의 4 변 중, 상변과 하변을 따라 배치된 시리얼-패럴렐 변환부와 패드의 조는, 시프트 레지스터의 열마다의 조에 접속되고, 좌변과 우변을 따라 배치된 시리얼-패럴렐 변환부와 패드의 조는, 시프트 레지스터의 행마다의 조에 접속된다. 따라서, 패드(29)로부터 대응하는 시리얼-패럴렐 변환부(28)에의 싱글 배선을 길게 배치할 필요가 없다. 또한, 패드(29)로부터 대응하는 시리얼-패럴렐 변환부(28)에의 싱글 배선의 길이를 짧게 할 수 있다. 따라서, 신호 지연을 보다 저감할 수 있다. 또한 실시예 1에서는, 멤브레인 영역(30)의 4 변에 시리얼-패럴렐 변환부와 패드의 조를 배치하면서, 패드로부터 대응하는 시리얼-패럴렐 변환 회로에의 싱글 배선의 길이를 통일할 수 있으므로, 신호 지연량의 불균일을 억제할 수 있다. 따라서, 고속 동작시킬 수 있다.
도 9a와 도 9b는 실시예 1의 변형예가 되는 블랭킹 플레이트의 구성을 도시한 상면도이다. 도 9a의 변형예에서는, 도 5a와 마찬가지로, 직렬 접속되는 시프트 레지스터의 행마다의 조(도 9a의 예에서는 16 조)와 열마다의 조(도 9a의 예에서는 16 조)로 나누어져 있다. 그리고 도 5a와 마찬가지로, 행마다의 조와 열마다의 조의 상호 간에서 시프트 레지스터가 중복 적용되지 않도록(중첩되지 않도록) 조합하고 있다. 여기서 도 9a의 변형예에서는, 도 5a와 달리, 멤브레인 영역(30)의 4 변 중 상변과 하변의 시리얼-패럴렐 변환부(28)와 패드(29)의 조가, 도 9b에 도시한 바와 같이, 각각, 열마다의 복수의 조의 2 개의 조에 접속된다. 이에 의해 도 9a의 변형예에서는, 도 5a에 도시한 형태에 비해, 시리얼-패럴렐 변환부(28)와 패드(29)의 조 수를 반으로 할 수 있다. 따라서, 빔 개수의 증가에 더 대응할 수 있다. 단, 1 개의 패드(29)에 할당된 시프트 레지스터 수가 2 배가 되므로, 도 5a에 도시한 형태에 비해 데이터 전송 속도는 느려진다.
그러나, 도 7a의 비교예 B에 비해 1 개의 패드(29)에 할당된 시프트 레지스터 수가 적기 때문에, 도 7a의 비교예 B에 비해 데이터 전송 속도를 빠르게 할 수 있다. 또한 도 9a의 변형예에서는, 도 5a에 도시한 형태와 마찬가지로, 멤브레인 영역(30)의 4 변 중, 상변과 하변을 따라 배치된 시리얼-패럴렐 변환부와 패드의 조는, 시프트 레지스터의 열마다의 조에 접속되고, 좌변과 우변을 따라 배치된 시리얼-패럴렐 변환부와 패드의 조는, 시프트 레지스터의 행마다의 조에 접속된다. 따라서, 패드(29)로부터 대응하는 시리얼-패럴렐 변환부(28)에의 싱글 배선을 길게 배치할 필요가 없다. 도 9a에 도시한 바와 같이, 패드(29)로부터 대응하는 시리얼-패럴렐 변환부(28)까지의 거리(M)를, 블랭킹 플레이트(204)의 기판(31)의 단부로부터 멤브레인 영역(30)의 단(변)까지의 거리(L)보다 짧게 할 수 있다. 또한, 패드(29)로부터 대응하는 시리얼-패럴렐 변환부(28)에의 싱글 배선의 길이를 짧게 할 수 있다. 따라서, 신호 지연을 보다 저감할 수 있다. 또한 실시예 1에서는, 멤브레인 영역(30)의 4 변에 시리얼-패럴렐 변환부와 패드의 조를 배치하면서, 패드로부터 대응하는 시리얼-패럴렐 변환 회로에의 싱글 배선의 길이를 통일할 수 있으므로, 신호 지연량의 불균일을 억제할 수 있다. 따라서, 고속 동작시킬 수 있다.
도 10은 실시예 1에서의 개별 블랭킹 제어 회로의 내부 구성을 도시한 개념도이다. 도 10에서, 묘화 장치(100) 본체 내의 블랭킹 플레이트(204)에 배치된 개별 블랭킹 제어용의 각 제어 회로(41)에는, 시프트 레지스터(40), 레지스터(42), 카운터(48) 및 앰프(46)가 배치된다. 복수의 블랭커(27)는, 복수의 통과홀(25) 중 대응하는 통과홀(25)을 사이에 두고 대향하도록 기판(31) 상에 배치된 전극쌍(전극(24, 26))을 가지고, 전극쌍 중 적어도 하나가 복수의 시프트 레지스터 중 대응하는 빔용의 시프트 레지스터(40)를 개재하여 각각 제어됨으로써 편향 전기장을 발생시켜, 멀티빔 중 대응 빔을 각각 블랭킹 편향한다. 실시예 1에서는, 각 빔용의 개별 블랭킹 제어를, 예를 들면 10 비트의 제어 신호에 의해 제어한다. 또한 도 10에 도시한 바와 같이, 도 3에 도시한 블랭킹 플레이트(204)를 묘화 장치(100)에 탑재할 시에는, 제어 회로(41) 또는 전극(24, 26)이 형성된 면을 상향이 되도록 배치하면 적합하다.
도 11은 실시예 1에서의 묘화 방법의 주요부 공정을 나타낸 순서도이다. 도 11에서 실시예 1에서의 묘화 방법은, 패턴 면적 밀도 산출 공정(S102)과, 샷 시간(조사 시간)(T) 산출 공정(S104)과, 조사 시간 배열 데이터 가공 공정(S109)과, 조사 시간 배열 데이터 출력 공정(S110)과, 데이터 전송 공정(S112)과, 묘화 공정(S114)과, 판정 공정(S124)이라고 하는 일련의 공정을 실시한다.
패턴 면적 밀도 산출 공정(S102)으로서, 면적 밀도 산출부(60)는, 기억 장치(140)로부터 묘화 데이터를 독출하고, 시료(101)의 묘화 영역, 혹은 묘화되는 칩 영역이 메시 형상으로 가상 분할된 복수의 메시 영역의 메시 영역마다 그 내부에 배치되는 패턴의 면적 밀도를 산출한다. 예를 들면, 우선 시료(101)의 묘화 영역, 혹은 묘화되는 칩 영역을 소정의 폭으로 직사각형 형상의 스트라이프 영역으로 분할한다. 그리고, 각 스트라이프 영역을 상술한 복수의 메시 영역으로 가상 분할한다. 메시 영역의 사이즈는, 예를 들면 빔 사이즈, 혹은 그 이하의 사이즈이면 적합하다. 예를 들면, 10 nm정도의 사이즈로 하면 적합하다. 면적 밀도 산출부(60)는, 예를 들면 스트라이프 영역마다 기억 장치(140)로부터 대응하는 묘화 데이터를 독출하고, 묘화 데이터 내에 정의된 복수의 도형 패턴을 메시 영역에 할당한다. 그리고, 메시 영역마다 배치되는 도형 패턴의 면적 밀도를 산출하면 된다.
샷 시간(조사 시간)(T) 산출 공정(S104)으로서, 조사 시간 산출부(62)는, 소정의 사이즈의 메시 영역마다, 1 샷당 전자빔의 조사 시간(T)(샷 시간 혹은 노광 시간이라고도 함. 이하 동일)을 산출한다. 다중 묘화를 행할 경우에는, 각 계층에서의 1 샷당 전자빔의 조사 시간(T)을 산출하면 된다. 기준이 되는 조사 시간(T)은, 산출된 패턴의 면적 밀도에 비례하여 구하면 적합하다. 또한, 최종적으로 산출되는 조사 시간(T)은, 도시하지 않은 근접 효과, 포깅 효과, 로딩 효과 등의 치수 변동을 일으키는 현상에 대한 치수 변동분을 조사량에 의해 보정한 보정 후의 조사량에 상당하는 시간으로 하면 적합하다. 조사 시간(T)을 정의하는 복수의 메시 영역과 패턴의 면적 밀도를 정의한 복수의 메시 영역은 동일 사이즈여도 되고, 상이한 사이즈로 구성되어도 상관없다. 상이한 사이즈로 구성되어 있을 경우에는, 선형 보간 등에 의해 면적 밀도를 보간한 후, 각 조사 시간(T)을 구하면 된다. 메시 영역마다의 조사 시간(T)은 조사 시간 맵에 정의되고, 조사 시간 맵이 예를 들면 기억 장치(142)에 저장된다.
조사 시간 배열 데이터 가공 공정(S109)에서, 데이터 가공부(64)는, 기억 장치(142)에 저장된 각 빔이 조사하는 메시 영역의 조사 시간을 독출하고, 직렬 접속되는 복수의 시프트 레지스터의 조마다, 대응하는 빔의 조사 시간의 데이터를 10 비트의 데이터로 변환하고, 대응하는 조의 복수의 시프트 레지스터(40)에 의해 전송되는 순으로 배열하도록 가공한다. 직렬 접속되는 복수의 시프트 레지스터의 조 중, 후단측의 시프트 레지스터용의 데이터로부터 차례로 배치되도록 배열 가공한다.
조사 시간 배열 데이터 출력 공정(S110)으로서, 전송 처리부(68)는, 각 빔의 샷마다, 직렬 접속되는 복수의 시프트 레지스터의 조에 순서가 가공된 조사 시간 배열 데이터를 편향 제어 회로(130)에 출력한다.
데이터 전송 공정(S112)으로서, 편향 제어 회로(130)는, 샷마다, 각 조의 직렬 접속된 시프트 레지스터가 각각 배치되는 각 조에 대응하는 제어 회로(41)에 조사 시간 배열 데이터를 출력한다. 조사 시간 배열 데이터는 시리얼 전송된다.
실시예 1에서는, 도 10에 도시한 바와 같이, 제어 회로(41)에 시프트 레지스터(40)를 이용하고 있으므로, 데이터 전송 시, 편향 제어 회로(130)는, 동일한 조를 구성하는 각 10 비트의 데이터를 직렬 접속된 시프트 레지스터(40)의 배열순(혹은 식별 번호순)으로 블랭킹 플레이트(204)의 각 조의 패드(29)에 데이터 전송한다. 각 패드(29)는, 시리얼 전송된 신호를 대응하는 시리얼-패럴렐 변환부(28)에 출력한다. 각 시리얼-패럴렐 변환부(28)는, 시리얼 전송된 신호를 빔마다의 10 비트의 패럴렐 신호로 변환하여, 10 비트의 패럴렐 신호를 대응하는 제어 회로(41)에 데이터 전송한다. 또한, 동기용의 클록 신호(CLK1), 및 데이터 독출용의 리드 신호(read)를 출력한다. 각 빔의 시프트 레지스터(40)는, 클록 신호(CLK1)에 따라, 상위측으로부터 차례로 데이터를 10 비트씩 다음의 시프트 레지스터(40)에 전송한다.
이어서, 각 빔의 레지스터(42)가, 리드 신호(read)를 입력하면, 각 빔의 레지스터(42)가, 시프트 레지스터(40)로부터 각각의 빔의 데이터를 판독한다. 각 빔의 개별 레지스터(42)는, 10 비트의 데이터를 입력하면, 그 데이터에 따라, ON / OFF 신호를 카운터(48)에 출력한다. 그리고 카운터(48)에서는, 레지스터(42)의 신호가 ON이면, 조사 시간을 카운트하고, 조사 시간의 동안, 앰프(46)에 ON 신호를 출력한다. 그리고 앰프(46)는, ON 신호를 수신하고 있는 동안, ON 전압을 개별 블랭킹 편향기의 전극(24)에 인가한다. 그 이외에서는, 카운터(48)는 앰프(46)에 OFF 신호를 출력하고, 앰프(46)는 OFF 전압을 개별 블랭킹 편향기의 전극(24)에 인가한다.
묘화 공정(S114)으로서, 묘화부(150)는, 각 빔의 샷마다, 해당하는 조사 시간의 묘화를 실시한다. 구체적으로는 이하와 같이 동작한다.
전자총(201)(방출부)으로부터 방출된 전자빔(200)은, 조명 렌즈(202)에 의해 대략 수직으로 애퍼처 부재(203) 전체를 조명한다. 애퍼처 부재(203)에는, 직사각형의 복수의 홀(개구부)이 형성되고, 전자빔(200)은 모든 복수의 홀이 포함되는 영역을 조명한다. 복수의 홀의 위치에 조사된 전자빔(200)의 각 일부가, 이러한 애퍼처 부재(203)의 복수의 홀을 각각 통과함으로써, 예를 들면 직사각형 형상의 복수의 전자빔(멀티빔)(20a ~ e)이 형성된다. 이러한 멀티빔(20a ~ e)은, 블랭킹 플레이트(204)의 각각 대응하는 블랭커(제1 편향기 : 개별 블랭킹 기구) 내를 통과한다. 이러한 블랭커는, 각각, 개별적으로 통과하는 전자빔(20)을 편향한다(블랭킹 편향을 행한다).
블랭킹 플레이트(204)를 통과한 멀티빔(20a ~ e)은, 축소 렌즈(205)에 의해 축소되고, 제한 애퍼처 부재(206)에 형성된 중심의 홀을 향해 나아간다. 여기서, 블랭킹 플레이트(204)의 블랭커에 의해 편향된 전자빔(20)은, 제한 애퍼처 부재(206)(블랭킹 애퍼처 부재)의 중심의 홀로부터 위치가 벗어나, 제한 애퍼처 부재(206)에 의해 차폐된다. 한편, 블랭킹 플레이트(204)의 블랭커에 의해 편향되지 않은 전자빔(20)은, 도 1에 도시한 바와 같이 제한 애퍼처 부재(206)의 중심의 홀을 통과한다. 이러한 개별 블랭킹 기구의 ON / OFF에 의해 블랭킹 제어가 행해지고, 빔의 ON / OFF가 제어된다. 이와 같이, 제한 애퍼처 부재(206)는, 개별 블랭킹 기구에 의해 빔 OFF의 상태가 되도록 편향된 각 빔을 차폐한다. 그리고, 빔 ON이 되고 나서 빔 OFF가 될 때까지 형성된, 제한 애퍼처 부재(206)를 통과한 빔에 의해, 1 회분의 샷의 빔이 형성된다. 제한 애퍼처 부재(206)를 통과한 멀티빔(20)은, 대물 렌즈(207)에 의해 초점이 맞춰지고, 원하는 축소율의 패턴 상(像)이 되고, 편향기(208)에 의해, 제한 애퍼처 부재(206)를 통과한 각 빔(멀티빔(20) 전체)이 동일 방향으로 모아 편향되고, 각 빔의 시료(101) 상의 각각의 조사 위치에 조사된다. 또한, 예를 들면 XY 스테이지(105)가 연속 이동하고 있을 때, 빔의 조사 위치가 XY 스테이지(105)의 이동에 추종하도록 편향기(208)에 의해 제어된다. XY 스테이지(105)의 위치는, 스테이지 위치 검출기(139)로부터 레이저를 XY 스테이지(105) 상의 미러(210)를 향해 조사하고, 그 반사광을 이용하여 측정된다. 한 번에 조사되는 멀티빔(20)은, 이상적으로는 애퍼처 부재(203)의 복수의 홀의 배열 피치에 상술한 원하는 축소율을 곱한 피치로 배열되게 된다. 묘화 장치(100)는, 샷 빔을 연속하여 차례로 조사해 가는 래스터 스캔 방식으로 묘화 동작을 행하고, 원하는 패턴을 묘화할 시, 패턴에 따라 필요한 빔이 블랭킹 제어에 의해 빔 ON으로 제어된다.
판정 공정(S124)으로서, 묘화 제어부(72)는, 모든 샷이 종료되었는지 여부를 판정한다. 그리고, 모든 샷이 종료되어 있으면 종료하고, 아직 모든 샷이 종료되어 있지 않을 경우에는 조사 시간 배열 데이터 가공 공정(S109)으로 돌아와, 모든 샷이 종료될 때까지, 조사 시간 배열 데이터 가공 공정(S109)부터 판정 공정(S124)을 반복한다.
도 12는 실시예 1에서의 묘화 동작의 일례를 설명하기 위한 개념도이다. 도 12에 도시한 바와 같이, 시료(101)의 묘화 영역(30)은, 예를 들면 y 방향을 향해 소정의 폭으로 직사각형 형상의 복수의 스트라이프 영역(32)으로 가상 분할된다. 이러한 각 스트라이프 영역(32)은 묘화 단위 영역이 된다. 우선, XY 스테이지(105)를 이동시켜, 제1 번째의 스트라이프 영역(32)의 좌단, 혹은 더 좌측의 위치에 1 회의 멀티빔(20)의 조사로 조사 가능한 조사 영역이 위치하도록 조정하고, 묘화가 개시된다. 제1 번째의 스트라이프 영역(32)을 묘화할 시에는, XY 스테이지(105)를 예를 들면 -x 방향으로 이동시킴으로써, 상대적으로 x 방향으로 묘화를 진행시킨다. XY 스테이지(105)는 소정의 속도로 예를 들면 연속 이동시킨다. 제1 번째의 스트라이프 영역(32)의 묘화 종료 후, 스테이지 위치를 -y 방향으로 이동시켜, 제2 번째의 스트라이프 영역(32)의 우단, 혹은 더 우측의 위치에 조사 영역이 상대적으로 y 방향에 위치하도록 조정하고, 이번에는 XY 스테이지(105)를 예를 들면 x 방향으로 이동시킴으로써, －x 방향을 향해 마찬가지로 묘화를 행한다. 제3 번째의 스트라이프 영역(32)에서는 x 방향을 향해 묘화하고, 제4 번째의 스트라이프 영역(32)에서는 －x 방향을 향해 묘화하는 것과 같이, 교호로 방향을 변경하면서 묘화함으로써 묘화 시간을 단축할 수 있다. 단, 이러한 교호로 방향을 변경하면서 묘화할 경우에 한정되지 않고, 각 스트라이프 영역(32)을 묘화할 시, 동일한 방향을 향해 묘화를 진행시키도록 해도 상관없다. 1 회의 샷으로는, 애퍼처 부재(203)의 각 홀(22)을 통과함으로써 형성된 멀티빔에 의해, 각 홀(22)과 동일 수의 복수의 샷 패턴이 한 번에 형성된다.
도 13a ~ 도 13c는, 실시예 1에서의 스트라이프 내의 묘화 동작의 일례를 설명하기 위한 개념도이다. 도 13a ~ 도 13c의 예에서는, 예를 들면 x, y 방향으로 4 × 4의 멀티빔을 이용하여 스트라이프 내를 묘화하는 예를 도시하고 있다. 도 13a ~ 도 13c의 예에서는, 예를 들면 y 방향으로 멀티빔 전체의 조사 영역의 약 2 배의 폭으로 스트라이프 영역을 분할한 경우를 도시하고 있다. 그리고, x 방향 혹은 y 방향으로 1 메시씩 조사 위치를 이동시키면서 4 회의 샷(1 샷은 복수의 조사 단계의 합계)으로 멀티빔 전체의 하나의 조사 영역이 노광(묘화) 종료되는 경우를 나타내고 있다. 우선, 스트라이프 영역의 상측의 영역에 대하여 묘화한다. 도 13a에서는, 1 회의 샷(1 샷은 복수의 조사 단계의 합계)으로 조사한 메시 영역을 나타내고 있다. 이어서 도 13b에 도시한 바와 같이, y 방향으로, 아직 조사되어 있지 않은 메시 영역으로 위치를 이동시켜, 2 회째의 샷(복수의 조사 단계의 합계)을 행한다. 이어서 도 13c에 도시한 바와 같이, x 방향으로, 아직 조사되어 있지 않은 메시 영역으로 위치를 이동시켜, 3 회째의 샷(복수의 조사 단계의 합계)을 행한다.
도 14a ~ 도 14c는, 실시예 1에서의 스트라이프 내의 묘화 동작의 일례를 설명하기 위한 개념도이다. 도 14a ~ 도 14c에서는 도 13c의 연속을 나타내고 있다. 이어서 도 14a에 도시한 바와 같이, y 방향으로, 아직 조사되어 있지 않은 메시 영역으로 위치를 이동시켜, 4 회째의 샷(1 샷은 복수의 조사 단계의 합계)을 행한다. 이러한 4 회의 샷(1 샷은 복수의 조사 단계의 합계)으로 멀티빔 전체의 하나의 조사 영역이 노광(묘화) 종료된다. 이어서, 스트라이프 영역의 하측의 영역에 대하여 묘화한다. 도 14b에 도시한 바와 같이, 스트라이프 영역의 하측의 영역에 대하여, 1 회째의 샷(1 샷은 복수의 조사 단계의 합계)을 행한다. 이어서 y 방향으로, 아직 조사되어 있지 않은 메시 영역으로 위치를 이동시켜, 2 회째의 샷(1 샷은 복수의 조사 단계의 합계)을 행한다. 이어서 x 방향으로, 아직 조사되어 있지 않은 메시 영역으로 위치를 이동시켜, 3 회째의 샷(1 샷은 복수의 조사 단계의 합계)을 행한다. 이어서 y 방향으로, 아직 조사되어 있지 않은 메시 영역으로 위치를 이동시켜, 4 회째의 샷(1 샷은 복수의 조사 단계의 합계)을 행한다. 이상의 동작에 의해, 스트라이프 영역 중, 멀티빔의 조사 영역의 1 열째의 묘화가 종료된다. 그리고 도 14c에 도시한 바와 같이, x 방향으로 이동하여, 멀티빔의 조사 영역의 2 열째에 대하여, 마찬가지로 묘화를 행하면 된다. 이상의 동작을 반복하여 행함으로써, 스트라이프 영역 전체를 묘화할 수 있다.
도 15a ~ 도 15c는, 실시예 1에서의 스트라이프 내의 묘화 동작의 다른 일례를 설명하기 위한 개념도이다. 도 15a ~ 도 15c의 예에서는, 예를 들면 x, y 방향으로 4 × 4의 멀티빔을 이용하여 스트라이프 내를 묘화하는 예를 도시하고 있다. 도 15a ~ 도 15c의 예에서는, 각 빔 간의 거리를 이격하여, 예를 들면 y 방향으로 멀티빔 전체의 조사 영역과 동등, 혹은 약간 넓은 폭으로 스트라이프 영역을 분할한 경우를 도시하고 있다. 그리고, x 방향 혹은 y 방향으로 1 메시씩 조사 위치를 이동시키면서 16 회의 샷(1 샷은 복수의 조사 단계의 합계)으로 멀티빔 전체의 하나의 조사 영역이 노광(묘화) 종료되는 경우를 도시하고 있다. 도 15a에서는, 1 회의 샷(1 샷은 복수의 조사 단계의 합계)으로 조사한 메시 영역을 도시하고 있다. 이어서 도 15b에 도시한 바와 같이, y 방향으로, 아직 조사되어 있지 않은 메시 영역에 1 메시씩 위치를 이동시키면서, 2, 3, 4 회째의 샷(1 샷은 복수의 조사 단계의 합계)을 차례로 행한다. 이어서 도 15c에 도시한 바와 같이, x 방향으로 아직 조사되어 있지 않은 메시 영역에 1 메시씩 위치를 이동시켜, 5 회째의 샷(1 샷은 복수의 조사 단계의 합계)을 행한다. 이어서 y 방향으로, 아직 조사되어 있지 않은 메시 영역에 1 메시씩 위치를 이동시키면서, 6, 7, 8 회째의 샷(1 샷은 복수의 조사 단계의 합계)을 차례로 행한다.
도 16a ~ 도 16c는, 실시예 1에서의 스트라이프 내의 묘화 동작의 다른 일례를 설명하기 위한 개념도이다. 도 16a ~ 도 16c에서는 도 15c의 연속을 나타내고 있다. 도 16a에 도시한 바와 같이, 도 14a ~ 도 14c에서 설명한 동작과 마찬가지로, 반복하여, 나머지의 9 ~ 16 회째의 샷(1 샷은 복수의 조사 단계의 합계)을 차례로 행하면 된다. 도 15a ~ 도 15c, 도 16a ~ 도 16c의 예에서는, 예를 들면 다중 묘화(다중도 = 2)를 행하는 경우를 도시하고 있다. 이러한 경우에는, 멀티빔 전체의 조사 영역의 약 1 / 2의 사이즈만큼 x 방향으로 이동하고, 도 16b에 도시한 바와 같이, 다중 묘화 2층째의 1 회째의 샷(1 샷은 복수의 조사 단계의 합계)을 행한다. 이하, 도 15b 및 도 15c에서 설명한 바와 같이, 순차적으로 다중 묘화 2 층째의 2 ~ 8 회째의 각 샷(1 샷은 복수의 조사 단계의 합계)을 행하고, 도 16c에 도시한 바와 같이, 도 15b 및 도 15c에서 설명한 동작과 마찬가지로, 반복하여, 나머지의 9 ~ 16 회째의 샷(1 샷은 복수의 조사 단계의 합계)을 차례로 행하면 된다.
이상과 같이, 실시예 1에 따르면, 시프트 레지스터를 이용하여 멀티빔의 블랭킹 제어를 행하는 블랭킹 장치이면서, 보다 많은 패드를 배치할 수 있다. 따라서, 보다 많은 빔 개수의 블랭킹 제어를 할 수 있다.
이상, 구체예를 참조하여 실시예에 대하여 설명했다. 그러나, 본 발명은 이들 구체예에 한정되지 않는다. 상술한 예에서는, 시프트 레지스터(40)에 10 비트의 제어 신호가 입력되는 경우를 나타냈지만, 비트 수는 적절히 설정하면 된다. 예를 들면, 2 비트 혹은 3 비트 ~ 9 비트의 제어 신호를 이용해도 된다. 이러한 경우에는, 직렬 접속되는 시프트 레지스터(40)끼리 사이, 및 직렬 접속되는 시프트 레지스터(40)의 단부의 시프트 레지스터(40)와 시리얼-패럴렐 변환부(28)의 사이는, 설정된 비트 수의 패럴렐 배선에 의해 접속되면 된다. 또한, 11 비트 이상의 제어 신호를 이용해도 된다.
또한 장치 구성 또는 제어 방법 등, 본 발명의 설명에 직접 필요하지 않는 부분 등에 대해서는 기재를 생략했지만, 필요로 하는 장치 구성 또는 제어 방법을 적절히 선택하여 이용할 수 있다. 예를 들면, 묘화 장치(100)를 제어하는 제어부 구성에 대해서는 기재를 생략했지만, 필요로 하는 제어부 구성을 적절히 선택하여 이용하는 것은 말할 필요도 없다.
그 외에, 본 발명의 요소를 구비하고, 당업자가 적절히 설계 변경할 수 있는 모든 멀티 하전 입자빔 묘화 장치 및 방법은 본 발명의 범위에 포함된다.
본 발명의 몇 개의 실시예를 설명했지만, 이들 실시예는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규 실시예는, 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 각종 생략, 치환, 변경을 행할 수 있다. 이들 실시예 또는 그 변형은 발명의 범위 또는 요지에 포함되고, 또한 특허 청구의 범위에 기재된 발명과 그 균등의 범위에 포함된다.

Claims (12)

  1. 2 차원으로 배열되고, 멀티빔을 통과시키는 복수의 개구부가 형성된 기판과,
    상기 기판 내로서 상기 복수의 개구부 중 대응하는 개구부의 근방에 형성됨으로써 2 차원으로 배열되고, 직렬로 접속된 복수의 조를 구성하는 복수의 시프트 레지스터와,
    상기 복수의 개구부 중 대응하는 개구부를 사이에 두고 대향하도록 상기 기판 상에 배치된 전극쌍을 가지고, 상기 전극 쌍 중 적어도 하나가 상기 복수의 시프트 레지스터 중 대응하는 시프트 레지스터를 개재하여 각각 제어됨으로써 편향 전기장을 발생시켜, 멀티빔의 대응 빔을 각각 블랭킹 편향하는 복수의 블랭커와,
    상기 복수의 시프트 레지스터 전체를 둘러싸는 직사각형 영역의 4 변을 따라 배치되고, 상기 복수의 시프트 레지스터에 의해 구성되는 복수의 조 중 적어도 1 개에 패럴렐 배선으로 접속된 복수의 시리얼-패럴렐 변환부와,
    상기 직사각형 영역의 4 변을 따라 배치되고, 상기 복수의 시리얼-패럴렐 변환부 중 1 개와 각각 조가 되고, 조가 된 시리얼-패럴렐 변환부와 단일 배선으로 접속된 복수의 패드
    를 구비한 것을 특징으로 하는 멀티 하전 입자빔의 블랭킹 장치.
  2. 제1항에 있어서,
    상기 4 변의 각 변에 있어서, 상기 패드와 상기 시리얼-패럴렐 변환부에 의해 구성되는 복수의 조가 동일 피치로 배치되는 것을 특징으로 하는 장치.
  3. 제1항에 있어서,
    상기 4 변의 각 변에 있어서, 상기 패드와 상기 시리얼-패럴렐 변환부에 의해 구성되는 복수의 조가 동일 수만큼 배치되는 것을 특징으로 하는 장치.
  4. 제2항에 있어서,
    상기 4 변의 각 변에 있어서, 상기 복수의 조는, 상기 멀티빔의 빔 피치의 2n 배(n은 자연수)의 피치로 배치되는 것을 특징으로 하는 장치.
  5. 제1항에 있어서,
    막 두께가 얇은 제1 영역과, 막 두께가 두꺼운 제2 영역을 가지는 기판을 더 구비하고,
    상기 복수의 시프트 레지스터와 상기 복수의 블랭커는 상기 기판의 막 두께가 얇은 상기 제1 영역에 배치되고,
    상기 패드와 상기 시리얼-패럴렐 변환부에 의해 구성되는 복수의 조는, 상기 기판의 막 두께가 두꺼운 상기 제2 영역에 배치되는 것을 특징으로 하는 장치.
  6. 제5항에 있어서,
    상기 복수의 조의 각 조를 구성하는 상기 패드와 상기 시리얼-패럴렐 변환부와의 사이의 거리는, 상기 조가 배치되는 직사각형 영역의 변과 상기 기판의 단과의 거리보다 작은 것을 특징으로 하는 장치.
  7. 제1항에 있어서,
    상기 제1 영역 내에서 2 차원으로 배열되고, 상기 복수의 블랭커의 각각 대응하는 블랭커를 제어하는 복수의 제어 회로를 더 구비한 것을 특징으로 하는 장치.
  8. 제7항에 있어서,
    상기 복수의 제어 회로의 각각에는, 상기 복수의 시프트 레지스터 중 대응하는 시프트 레지스터가 각각 배치되는 것을 특징으로 하는 장치.
  9. 제1항에 있어서,
    상기 복수의 조는, 2 차원의 배열에서의 행 혹은 열로 배열되는 복수의 시프트 레지스터 중 상이한 조의 시프트 레지스터를 개재하여 배열된 시프트 레지스터군에 의해 구성되는 것을 특징으로 하는 장치.
  10. 제1항에 있어서,
    상기 복수의 조는, 2 차원의 배열에서의 행마다의 조와 열마다의 조를 가지고, 상기 행마다의 조와 상기 열마다의 조와의 상호 간에서 시프트 레지스터가 중복 적용되지 않도록 조합되는 것을 특징으로 하는 장치.
  11. 시료를 재치하는, 연속 이동 가능한 스테이지와,
    하전 입자빔을 방출하는 방출부와,
    복수의 개구부가 형성되고, 상기 복수의 개구부 전체가 포함되는 영역에 상기 하전 입자빔의 조사를 받아, 상기 복수의 개구부를 상기 하전 입자빔의 일부가 각각 통과함으로써 멀티빔을 형성하는 애퍼처 부재와,
    2 차원으로 배열되고, 멀티빔을 통과시키는 복수의 개구부가 형성된 기판과,
    상기 기판 내로서 상기 복수의 개구부 중 대응하는 개구부의 근방에 형성됨으로써 2 차원으로 배열되고, 직렬로 접속된 복수의 조를 구성하는 복수의 시프트 레지스터와,
    상기 복수의 개구부 중 대응하는 개구부를 사이에 두고 대향하도록 상기 기판 상에 배치된 전극쌍을 가지고, 상기 전극쌍 중 적어도 하나가 상기 복수의 시프트 레지스터 중 대응하는 시프트 레지스터를 개재하여 각각 제어됨으로써 편향 전기장을 발생시켜, 상기 애퍼처 부재의 복수의 개구부를 통과한 멀티빔 중 대응 빔을 각각 블랭킹 편향하는 복수의 블랭커와,
    상기 복수의 시프트 레지스터 전체를 둘러싸는 직사각형 영역의 4 변을 따라 배치되고, 상기 복수의 시프트 레지스터에 의해 구성되는 복수의 조 중 적어도 1 개에 패럴렐 배선으로 접속된 복수의 시리얼-패럴렐 변환부와,
    상기 직사각형 영역의 4 변을 따라 배치되고, 상기 복수의 시리얼-패럴렐 변환부의 1 개와 각각 조가 되고, 조가 된 시리얼-패럴렐 변환부와 단일 배선으로 접속된 복수의 패드
    를 구비한 것을 특징으로 하는 멀티 하전 입자빔 묘화 장치.
  12. 2 차원으로 배열되고, 멀티빔을 통과시키는 복수의 개구부가 형성된 기판과,
    상기 기판 내로서 상기 복수의 개구부 중 대응하는 개구부의 근방에 형성됨으로써 2 차원으로 배열되고, 직렬로 접속된 복수의 조를 구성하는 복수의 시프트 레지스터와,
    상기 복수의 개구부 중 대응하는 개구부를 사이에 두고 대향하도록 상기 기판 상에 배치된 전극쌍을 가지고, 상기 전극쌍 중 적어도 하나가 상기 복수의 시프트 레지스터 중 대응하는 시프트 레지스터를 개재하여 각각 제어됨으로써 편향 전기장을 발생시켜, 멀티빔의 대응 빔을 각각 블랭킹 편향하는 복수의 편향 수단과,
    상기 복수의 시프트 레지스터 전체를 둘러싸는 직사각형 영역의 4 변을 따라 배치되고, 상기 복수의 시프트 레지스터에 의해 구성되는 복수의 조 중 적어도 1 개에 패럴렐 배선으로 접속된 복수의 시리얼-패럴렐 변환 수단과,
    상기 직사각형 영역의 4 변을 따라 배치되고, 상기 복수의 시리얼-패럴렐 변환부의 1 개와 각각 조가 되고, 조가 된 시리얼-패럴렐 변환부와 단일 배선으로 접속된 복수의 패드
    를 구비한 것을 특징으로 하는 멀티 하전 입자빔의 블랭킹 장치.
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