JP6147642B2 - マルチ荷電粒子ビームのブランキング装置 - Google Patents

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Description

本発明は、マルチ荷電粒子ビームのブランキング装置に係り、例えば、マルチビーム描画におけるブランキング装置に関する。
半導体デバイスの微細化の進展を担うリソグラフィ技術は半導体製造プロセスのなかでも唯一パターンを生成する極めて重要なプロセスである。近年、ＬＳＩの高集積化に伴い、半導体デバイスに要求される回路線幅は年々微細化されてきている。ここで、電子線（電子ビーム）描画技術は本質的に優れた解像性を有しており、ウェハ等へ電子線を使って描画することが行われている。
例えば、マルチビームを使った描画装置がある。１本の電子ビームで描画する場合に比べて、マルチビームを用いることで一度に多くのビームを照射できるのでスループットを大幅に向上させることができる。かかるマルチビーム方式の描画装置では、例えば、電子銃から放出された電子ビームを複数の穴を持ったマスクに通してマルチビームを形成し、各々、ブランキング制御され、遮蔽されなかった各ビームが光学系で縮小され、偏向器で偏向され試料上の所望の位置へと照射される。
ここで、マルチビーム描画では、個々のビームの照射量を照射時間により個別に制御する。かかる各ビームの照射量を高精度に制御するためには、ビームのＯＮ／ＯＦＦを行うブランキング制御を高速で行う必要がある。マルチビーム方式の描画装置では、マルチビームの各ブランカーを配置したブランキングプレートに各ビーム用のブランキング制御回路を搭載する。そして、かかる各ビーム用の制御回路にはそれぞれシフトレジスタが組み込まれ、行列状に配列される複数のブランカーの行毎に直列に接続されたシフトレジスタにパッドから信号を出力することが検討されている。かかる内容を実施するためには、複数のブランカーの行数と同じ数のパッドがブランキングプレートに配置される必要がある。一方、信号遅延を抑制するためには、パッドから、対応する直列接続するシフトレジスタの端部のシフトレジスタへの配線の長さが同じ程度の長さになることが望ましい。そのため、各パッドは、行列状に配列される複数のブランカーを配置する矩形領域の４辺のうちの１辺にビームピッチに沿って配置されることが検討されてきた。ここで、ブランキングプレートに配置される各ブランカー及び制御回路は、ＬＳＩの製造技術を用いて作成されるため、チップサイズは２０ｍｍ程度が上限となる。そのため、ビーム本数が増加し、行数が増えると、行数に合わせたパッドをブランキングプレートのかかる１辺に配置することが困難になる。例えば、ビーム配列を５１２×５１２とすると、ビームピッチは３２μｍ程度になり、パッド間隔が狭くなりすぎて配置することが困難となる。
さらに、ビーム本数が増加すると、１行に配置されるシフトレジスタ数が増加する。そのため、データ転送に時間がかかることになる。高速動作させるためには、直列接続するシフトレジスタ数を減らすことが必要となるが、シフトレジスタ数を減らすと、その分、パッド数が増加してしまう。これにより、さらに、パッドを配置することが困難になる。
なお、シフトレジスタを用いてデータ伝送する場合とは異なるが、従来、マルチビームの各ブランカー（ブランキング電極）の周囲にブランカーの数だけ電極パッドを配置したブランキングプレートが考案されていた（例えば、特許文献１参照）。かかる技術では、パッドから直接偏向電圧を各ブランカーの電極に印加することがおこなわれていた。
特開平１１−１７６７１９号公報
そこで、本発明は、上述した問題点を克服し、シフトレジスタを用いてマルチビームのブランキング制御を行うブランキング装置であって、より多くのパッドが配置可能なブランキング装置を提供することを目的とする。
本発明の一態様のマルチ荷電粒子ビームのブランキング装置は、
２次元に配列され、直列に接続された複数の組を構成する複数のシフトレジスタと、
複数のシフトレジスタのうち対応するシフトレジスタを介してそれぞれ制御される、マルチビームの対応ビームをそれぞれブランキング偏向する複数のブランカーと、
複数のシフトレジスタ全体を取り囲む矩形領域の４辺に沿って配置され、複数のシフトレジスタにより構成される複数の組の少なくとも１つにパラレル配線で接続された複数のシリアル・パラレル変換部と、
矩形領域の４辺に沿って配置され、複数のシリアル・パラレル変換部の１つとそれぞれ組みとなり、組となったシリアル・パラレル変換部と単一配線で接続された複数のパッドと、
を備えたことを特徴とする。
また、４辺の各辺において、パッドとシリアル・パラレル変換部とにより構成される複数の組が同じピッチで配置されると好適である。
また、４辺の各辺において、パッドとシリアル・パラレル変換部とにより構成される複数の組が同じ数だけ配置されると好適である。
また、４辺の各辺において、複数の組は、マルチビームのビームピッチの２ｎ倍（ｎは自然数）のピッチで配置されると好適である。
また、膜厚が薄い第１の領域と、膜厚が厚い第２の領域と、を有する基板をさらに備え、
複数のシフトレジスタと複数のブランカーは、基板の膜厚が薄い第1の領域に配置され、
パッドとシリアル・パラレル変換部とにより構成される複数の組は、基板の膜厚が厚い第２の領域に配置されると好適である。
また、複数の組の各組を構成するパッドとシリアル・パラレル変換部との間の距離は、当該組が配置される矩形領域の辺と基板の端との距離よりも小さいように構成すると好適である。
本発明の一態様によれば、シフトレジスタを用いてマルチビームのブランキング制御を行うブランキング装置でありながら、より多くのパッドが配置できる。よって、より多くのビーム本数のブランキング制御ができる。
実施の形態１における描画装置の構成を示す概念図である。 実施の形態１におけるアパーチャ部材の構成を示す概念図である。 実施の形態１におけるブランキングプレートの構成を示す断面図である。 実施の形態１におけるブランキングプレートのメンブレン領域内の構成の一部を示す上面概念図である。 実施の形態１におけるブランキングプレートの構成を示す上面図である。 実施の形態１の比較例Ａとなるブランキングプレートの構成を示す上面図である。 実施の形態１の比較例Ｂとなるブランキングプレートの構成を示す上面図である。 実施の形態１の比較例Ｃとなるブランキングプレートの構成を示す上面図である。 実施の形態１の変形例となるブランキングプレートの構成を示す上面図である。 実施の形態１における個別ブランキング制御回路の内部構成を示す概念図である。 実施の形態１における描画方法の要部工程を示すフローチャート図である。 実施の形態１における描画動作の一例を説明するための概念図である。 実施の形態１におけるストライプ内の描画動作の一例を説明するための概念図である。 実施の形態１におけるストライプ内の描画動作の一例を説明するための概念図である。 実施の形態１におけるストライプ内の描画動作の他の一例を説明するための概念図である。 実施の形態１におけるストライプ内の描画動作の他の一例を説明するための概念図である。
以下、実施の形態では、荷電粒子ビームの一例として、電子ビームを用いた構成について説明する。但し、荷電粒子ビームは、電子ビームに限るものではなく、イオンビーム等の荷電粒子を用いたビームでも構わない。
実施の形態１．
図１は、実施の形態１における描画装置の構成を示す概念図である。図１において、描画装置１００は、描画部１５０と制御部１６０を備えている。描画装置１００は、マルチ荷電粒子ビーム描画装置の一例である。描画部１５０は、電子鏡筒１０２と描画室１０３を備えている。電子鏡筒１０２内には、電子銃２０１、照明レンズ２０２、アパーチャ部材２０３、ブランキングプレート２０４、縮小レンズ２０５、制限アパーチャ部材２０６、対物レンズ２０７、及び偏向器２０８が配置されている。描画室１０３内には、ＸＹステージ１０５が配置される。ＸＹステージ１０５上には、描画時には描画対象基板となるマスク等の試料１０１が配置される。試料１０１には、半導体装置を製造する際の露光用マスク、或いは、半導体装置が製造される半導体基板（シリコンウェハ）等が含まれる。また、試料１０１には、レジストが塗布された、まだ何も描画されていないマスクブランクスが含まれる。ＸＹステージ１０５上には、さらに、ＸＹステージ１０５の位置測定用のミラー２１０が配置される。
制御部１６０は、制御計算機１１０、メモリ１１２、偏向制御回路１３０、ステージ位置検出器１３９及び磁気ディスク装置等の記憶装置１４０，１４２を有している。制御計算機１１０、メモリ１１２、偏向制御回路１３０、ステージ位置検出器１３９及び記憶装置１４０，１４２は、図示しないバスを介して互いに接続されている。記憶装置１４０（記憶部）には、描画データが外部から入力され、格納されている。
制御計算機１１０内には、面積密度算出部６０、照射時間Ｔ算出部６２、データ加工部６４、描画制御部７２、及び転送処理部６８が配置されている。面積密度算出部６０、照射時間Ｔ算出部６２、データ加工部６４、描画制御部７２、及び転送処理部６８といった各機能は、電気回路等のハードウェアで構成されてもよいし、これらの機能を実行するプログラム等のソフトウェアで構成されてもよい。或いは、ハードウェアとソフトウェアの組み合わせにより構成されてもよい。面積密度算出部６０、照射時間Ｔ算出部６２、データ加工部６４、描画制御部７２、及び転送処理部６８に入出力される情報および演算中の情報はメモリ１１２にその都度格納される。
ここで、図１では、実施の形態１を説明する上で必要な構成を記載している。描画装置１００にとって、通常、必要なその他の構成を備えていても構わない。
図２は、実施の形態１におけるアパーチャ部材の構成を示す概念図である。図２（ａ）において、アパーチャ部材２０３には、縦（ｙ方向）ｍ列×横（ｘ方向）ｎ列（ｍ，ｎ≧２）の穴（開口部）２２が所定の配列ピッチでマトリクス状に形成されている。図２（ａ）では、例えば、５１２×８列の穴２２が形成される。各穴２２は、共に同じ寸法形状の矩形で形成される。或いは、同じ外径の円形であっても構わない。ここでは、ｙ方向の各列について、ｘ方向にＡからＨまでの８つの穴２２がそれぞれ形成される例が示されている。これらの複数の穴２２を電子ビーム２００の一部がそれぞれ通過することで、マルチビーム２０が形成されることになる。ここでは、縦横（ｘ，ｙ方向）が共に２列以上の穴２２が配置された例を示したが、これに限るものではない。例えば、縦横（ｘ，ｙ方向）どちらか一方が複数列で他方は１列だけであっても構わない。また、穴２２の配列の仕方は、図２（ａ）のように、縦横が格子状に配置される場合に限るものではない。図２（ｂ）に示すように、例えば、縦方向（ｙ方向）１段目の列と、２段目の列の穴同士が、横方向（ｘ方向）に寸法ａだけずれて配置されてもよい。同様に、縦方向（ｙ方向）２段目の列と、３段目の列の穴同士が、横方向（ｘ方向）に寸法ｂだけずれて配置されてもよい。
図３は、実施の形態１におけるブランキングプレートの構成を示す断面図である。
図４は、実施の形態１におけるブランキングプレートのメンブレン領域内の構成の一部を示す上面概念図である。なお、図３と図４において、電極２４，２６と制御回路４１の位置関係は一致させて記載していない。ブランキングプレート２０４は、図３に示すように、支持台３３上にシリコン等からなる半導体基板３１が配置される。基板３１の中央部は、裏面側から薄く削られ、薄い膜厚ｈのメンブレン領域３０（第１の領域）に加工されている。メンブレン領域３０を取り囲む周囲は、厚い膜厚Ｈの外周領域３２（第２の領域）となる。メンブレン領域３０の上面と外周領域３２の上面とは、同じ高さ位置、或いは、実質的に高さ位置になるように形成される。基板３１は、外周領域３２の裏面で支持台３３上に保持される。支持台３３の中央部は開口しており、メンブレン領域３０の位置は、支持台３３の開口した領域に位置している。
メンブレン領域３０には、図２に示したアパーチャ部材２０３の各穴２２に対応する位置にマルチビームのそれぞれビームの通過用の通過孔２５（開口部）が開口される。そして、メンブレン領域３０上には、図３及び図４に示すように、各通過孔２５の近傍位置に該当する通過孔２５を挟んでブランキング偏向用の電極２４，２６の組（ブランカー：ブランキング偏向器）がそれぞれ配置される。また、メンブレン領域３０上の各通過孔２５の近傍には、各通過孔２５用の例えば電極２４に偏向電圧を印加する制御回路４１（ロジック回路）が配置される。各ビーム用の２つの電極２４，２６の他方（例えば、電極２６）は、接地される。また、図３に示すように、各制御回路４１は、制御信号用の例えば１０ビットのパラレル配線が接続される。各制御回路４１は、例えば１０ビットのパラレル配線の他、電源用、制御クロック等の配線が接続される。電源用の配線はパラレル配線の一部の配線を流用しても構わない。マルチビームを構成するそれぞれのビーム毎に、電極２４，２６と制御回路４１とによる個別ブランキング機構４７が構成される。また、各ビーム用の制御回路４１内にはそれぞれ後述するシフトレジスタが配置される。よって、複数のシフトレジスタと複数のブランカーは、基板３１の膜厚が薄いメンブレン領域３０に配置される。
また、膜厚の厚い外周領域３２上には、図３に示すように、シリアル・パラレル変換部２８とパッド２９により構成される複数の組が配置される。
各通過孔を通過する電子ビーム２０は、それぞれ独立にかかる対となる２つの電極２４，２６に印加される電圧によって偏向される。かかる偏向によってブランキング制御される。言い換えれば、複数のブランカーは、複数のシフトレジスタのうち対応するビーム用のシフトレジスタを介してそれぞれ制御される、マルチビームのうちの対応ビームをそれぞれブランキング偏向する。このように、複数のブランカーが、アパーチャ部材２０３の複数の穴２２（開口部）を通過したマルチビームのうち、それぞれ対応するビームのブランキング偏向を行う。
図５は、実施の形態１におけるブランキングプレートの構成を示す上面図である。基板３１は上方から見て矩形に形成され、中央部のメンブレン領域３０も矩形に形成される。そして、メンブレン領域３０内に、複数の個別ブランキング機構４７が２次元に配列される。例えば行列状に配置される。図５の例では、例えば、８行×８列に配列された複数の個別ブランキング機構４７が示されている。各個別ブランキング機構４７の制御回路４１内には、それぞれ、後述するシフトレジスタが配置される。そして、メンブレン領域３０内の全ビーム用の複数のシフトレジスタは、直列に接続された複数の組を構成する。
図５の例では、行毎に、各行に並ぶ（横に並ぶ）複数の個別ブランキング機構４７のうち、１つおきに配置された複数の個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。例えば、図５に示すように、上側から１行目の「Ａ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、２行目の「Ｂ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、３行目の「Ｃ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、４行目の「Ｄ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、５行目の「Ｅ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、６行目の「Ｆ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、７行目の「Ｇ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、８行目の「Ｈ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。
また、図５の例では、行毎に１列ずらした例えば４つの個別ブランキング機構４７によって組が構成される。例えば、図５に示すように、１行目、３行目、５行目、７行目の組の４つの個別ブランキング機構４７は、例えば１列目、３列目、５列目、７列目の個別ブランキング機構４７によって構成される。２行目、４行目、６行目、８行目の組の４つの個別ブランキング機構４７は、例えば２列目、４列目、６列目、８列目の個別ブランキング機構４７によって構成される。
また、図５の例では、さらに、列毎に、各列に並ぶ（縦に並ぶ）複数の個別ブランキング機構４７のうち、１つおきに配置された複数の個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。例えば、図５に示すように、左側から１列目の「ａ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、２列目の「ｂ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、３列目の「ｃ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、４列目の「ｄ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、５列目の「ｅ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、６列目の「ｆ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、７列目の「ｇ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。同様に、８列目の「ｈ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタによって、直列に接続される１つの組が構成される。
また、図５の例では、列毎に１行ずらした例えば４つの個別ブランキング機構４７によって組が構成される。例えば、図５に示すように、１列目、３列目、５列目、７列目の組の４つの個別ブランキング機構４７は、２行目、４行目、６行目、８行目の個別ブランキング機構４７によって構成される。２列目、４列目、６列目、８列目の組の４つの個別ブランキング機構４７は、１行目、３行目、５行目、７行目の個別ブランキング機構４７によって構成される。
以上のように構成することで、行毎の組（図５の例では８組）と列毎の組（図５の例では８組）との相互間で個別ブランキング機構４７（内部のシフトレジスタ）が重複適用されないように（重ならないように）組み合わせている。
そして、直列に接続された複数のシフトレジスタによって構成される複数の組の各組では、組を構成する複数のシフトレジスタがパラレル配線で直列に接続される。そして、直列に接続された複数のシフトレジスタによって構成される複数の組の各組には、シリアル・パラレル変換部２８がパラレル配線で接続される。複数のシリアル・パラレル変換部２８は、複数のシフトレジスタ全体を取り囲むメンブレン領域３０（矩形領域）の４辺に沿って配置される。
複数のシリアル・パラレル変換部２８の各シリアル・パラレル変換部２８には、それぞれパッド２９が単一配線で接続される。言い換えれば、複数のパッド２９は、複数のシリアル・パラレル変換部２８の１つとそれぞれ組みとなり、組となったシリアル・パラレル変換部２８と単一配線で接続される。また、複数のパッド２９は、メンブレン領域３０の４辺に沿って配置される。
図５の例では、メンブレン領域３０の４辺のうちの左辺に沿って、「Ａ」で示すシリアル・パラレル変換部２８Ａとパッド２９Ａの組と、「Ｃ」で示すシリアル・パラレル変換部２８Ｃとパッド２９Ｃの組と、「Ｅ」で示すシリアル・パラレル変換部２８Ｅとパッド２９Ｅの組と、「Ｇ」で示すシリアル・パラレル変換部２８Ｇとパッド２９Ｇの組と、が配置される。メンブレン領域３０の４辺のうちの右辺に沿って、「Ｂ」で示すシリアル・パラレル変換部２８Ｂとパッド２９Ｂの組と、「Ｄ」で示すシリアル・パラレル変換部２８Ｄとパッド２９Ｄの組と、「Ｆ」で示すシリアル・パラレル変換部２８Ｆとパッド２９Ｆの組と、「Ｈ」で示すシリアル・パラレル変換部２８Ｈとパッド２９Ｈの組と、が配置される。
また、メンブレン領域３０の４辺のうちの上辺に沿って、「ｂ」で示すシリアル・パラレル変換部２８ｂとパッド２９ｂの組と、「ｄ」で示すシリアル・パラレル変換部２８ｄとパッド２９ｄの組と、「ｆ」で示すシリアル・パラレル変換部２８ｆとパッド２９ｆの組と、「ｈ」で示すシリアル・パラレル変換部２８ｈとパッド２９ｈの組と、が配置される。メンブレン領域３０の４辺のうちの下辺に沿って、「ａ」で示すシリアル・パラレル変換部２８ａとパッド２９ａの組と、「ｃ」で示すシリアル・パラレル変換部２８ｃとパッド２９ｃの組と、「ｅ」で示すシリアル・パラレル変換部２８ｅとパッド２９ｅの組と、「ｇ」で示すシリアル・パラレル変換部２８ｇとパッド２９ｇの組と、が配置される。
そして、シリアル・パラレル変換部２８Ａは、上側から１行目の「Ａ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の左端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８Ｂは、上側から２行目の「Ｂ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の右端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８Ｃは、上側から３行目の「Ｃ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の左端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８Ｄは、上側から４行目の「Ｄ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の右端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８Ｅは、上側から５行目の「Ｅ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の左端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８Ｆは、上側から６行目の「Ｆ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の右端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８Ｇは、上側から７行目の「Ｇ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の左端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８Ｈは、上側から８行目の「Ｈ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の右端のシフトレジスタにパラレル配線で接続される。
そして、シリアル・パラレル変換部２８ａは、左側から１列目の「ａ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の下端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８ｂは、左側から２列目の「ｂ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の上端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８ｃは、左側から３列目の「ｃ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の下端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８ｄは、左側から４列目の「ｄ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の上端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８ｅは、左側から５列目の「ｅ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の下端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８ｆは、左側から６列目の「ｆ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の上端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８ｇは、左側から７列目の「ｇ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の下端のシフトレジスタにパラレル配線で接続される。シリアル・パラレル変換部２８ｈは、左側から８列目の「ｈ」で示す例えば４つの個別ブランキング機構４７内のシフトレジスタの組の上端のシフトレジスタにパラレル配線で接続される。
図５の例では、シリアル・パラレル変換部２８とシフトレジスタとの接続に簡略化して４ビットのパラレル配線が示されているが、図４と同様のビット数の配線、例えば、１０ビットのパラレル配線で接続される。
以上のように実施の形態１では、直列に接続されるシフトレジスタの組を、シフトレジスタが重複しないようにしながら行の組と列の組に分けることで、シリアル・パラレル変換部２８とパッド２９の複数の組を、メンブレン領域３０（矩形領域）の４辺に沿って配置できる。以上のように、メンブレン領域３０（矩形領域）の４辺を利用できるので、１辺を利用する場合、或いは２辺を利用する場合に比べて配置可能領域を広げることができる。よって、マルチビームのビーム本数が増えた場合でも、シリアル・パラレル変換部２８とパッド２９の複数の組を配置可能にできる。
また、実施の形態１では、各組のシリアル・パラレル変換部２８とパッド２９の間の距離を同じ距離に合わせることができる。よって、シリアル・パラレル変換部２８とパッド２９の組毎の信号伝送速度を合わせることができ、信号遅延を回避できる。
また、実施の形態１では、シリアル・パラレル変換部２８と、対応するシフトレジスタの組の端部のシフトレジスタとの間の距離を略同一距離に合わせることができる。よって、シリアル・パラレル変換部２８から対応する直列接続されたシフトレジスタへの信号伝送速度を組毎に合わせることができ、信号遅延を回避できる。
なお、各ブランカー及び制御回路は、ＬＳＩの製造技術を用いて作成される。メンブレン領域３０内で、パラレル配線が交差するが、行毎の組（図５の例では８組）と列毎の組（図５の例では８組）で別の層にパラレル配線を形成すればよい。
また、図５に示すように、メンブレン領域３０の４辺の各辺において、パッド２９とシリアル・パラレル変換部２８とにより構成される複数の組が同じピッチで配置される。４辺の各辺において、パッド２９とシリアル・パラレル変換部２８とにより構成される複数の組は、マルチビームの各ビーム間の配置ピッチとなるビームピッチの２ｎ倍（ｎは自然数）のピッチで配置される。図５の例では、ビームピッチの２倍のピッチで配置される。各辺で配置ピッチを合わせることで、より多くのパッド２９とシリアル・パラレル変換部２８とにより構成される複数の組を配置可能にできる。その結果、マルチビームのビーム本数が増えた場合でも、シリアル・パラレル変換部２８とパッド２９の複数の組を配置可能にできる。
また、図５に示すように、メンブレン領域３０の４辺の各辺において、パッド２９とシリアル・パラレル変換部２８とにより構成される複数の組が同じ数だけ配置される。各辺で配置数を合わせることで、より多くのパッド２９とシリアル・パラレル変換部２８とにより構成される複数の組を配置可能にできる。その結果、マルチビームのビーム本数が増えた場合でも、シリアル・パラレル変換部２８とパッド２９の複数の組を配置可能にできる。
図６は、実施の形態１の比較例Ａとなるブランキングプレートの構成を示す上面図である。図６（ａ）には、図３と同様、基板が上方から見て矩形に形成され、中央部のメンブレン領域も矩形に形成されたブランキングプレートの一例が示されている。図６（ｂ）の比較例Ａでは、行列状に配置された、複数の個別ブランキング機構のシフトレジスタについて、行毎に、該当する行に並ぶすべてのシフトレジスタを直列接続した例を示している。そして、図６（ｂ）の比較例Ａでは、各行のシフトレジスタの組用に、メンブレン領域の４辺のうちの例えば左辺の１辺にだけ、シリアル・パラレル変換回路とパッドの組を配置した例を示している。かかる比較例Ａの構成では、ビーム本数が増加し、行数が増えると、行数に合わせたシリアル・パラレル変換部とパッドの組をブランキングプレートのかかる１辺に配置することが困難になる。例えば、ビーム配列を５１２×５１２とすると、ビームピッチは３２μｍ程度になり、パッド間隔が狭くなりすぎて配置することが困難となる。また、図６（ｂ）の比較例Ａでは、各行に並ぶすべてのシフトレジスタを直列接続しているので、ビーム本数が増加すると、１行に配置されるシフトレジスタ数が増加する。そのため、データ転送に時間がかかることになる。
これに対して、実施の形態１では、メンブレン領域３０の４辺にシリアル・パラレル変換部とパッドの組を配置しているので、パッド間隔が狭くなりすぎて配置することが困難となるといった問題を解消できる。また、実施の形態１では、各行に並ぶすべてのシフトレジスタを直列接続せずに、その内の一部のシフトレジスタを直列接続しているので、ビーム本数が増加して、１行に配置されるシフトレジスタ数が増加しても、直列接続する各組のシフトレジスタ数の増加を低減できる。そのため、データ転送にかかる時間を短縮できる。よって、高速動作させることができる。
図７は、実施の形態１の比較例Ｂとなるブランキングプレートの構成を示す上面図である。図７（ａ）の比較例Ｂでは、行列状に配置された、複数の個別ブランキング機構のシフトレジスタについて、行毎に、該当する行に並ぶすべてのシフトレジスタを直列接続した例を示している。そして、図７（ａ）の比較例Ｂでは、図７（ｂ）に示すように、２行のシフトレジスタの組毎に、１組のシリアル・パラレル変換回路とパッドの組を接続する例を示している。そして、２行毎に、メンブレン領域の４辺のうちの左右の２辺に交互にシリアル・パラレル変換回路とパッドの組を配置した例を示している。図７（ａ）の比較例Ｂでは、２行分のシフトレジスタの各組を１組のシリアル・パラレル変換回路とパッドの組で接続する分、シリアル・パラレル変換回路とパッドの組数を減らすことができる。また、メンブレン領域の４辺のうちの左右の２辺を用いることでシリアル・パラレル変換回路とパッドの組同士間の配置間隔に余裕を持たせることができる。しかし、各行に並ぶすべてのシフトレジスタを直列接続しているので、ビーム本数が増加すると、１行に配置されるシフトレジスタ数が増加する。また、２行分のシフトレジスタの各組のデータを１つのパッドからシリアル送信により伝送させるため、パッドからシリアル・パラレル変換回路への信号の転送に時間がかかることになる。そのため、データ転送に時間がかかることになる。
これに対して、実施の形態１では、メンブレン領域３０の４辺にシリアル・パラレル変換部とパッドの組を配置しているので、図７（ａ）の比較例Ｂよりも、さらに、余裕を持たせることができる。また、実施の形態１では、各行に並ぶすべてのシフトレジスタを直列接続せずに、その内の一部のシフトレジスタを直列接続しているので、ビーム本数が増加して、１行に配置されるシフトレジスタ数が増加しても、直列接続する各組のシフトレジスタ数の増加を低減できる。さらに、実施の形態１では、１つのパッドが受け持つシフトレジスタ数が図７（ａ）の比較例Ｂよりも大幅に少ない（例えば１／４）ので、パッドからシリアル送信により伝送させるデータ数が少ない。そのため、データ転送にかかる時間を短縮できる。よって、高速動作させることができる。
図８は、実施の形態１の比較例Ｃとなるブランキングプレートの構成を示す上面図である。図８（ａ）の比較例Ｃでは、行列状に配置された、複数の個別ブランキング機構のシフトレジスタについて、行毎に、該当する行に並ぶすべてのシフトレジスタを直列接続した例を示している。そして、図８（ａ）の比較例Ｃでは、図８（ｂ）に示すように、１行のシフトレジスタの組毎に、１組のシリアル・パラレル変換回路とパッドの組を接続する例を示している。そして、メンブレン領域の４辺にパッドを配置した例を示している。シリアル・パラレル変換回路とパッドの組の配置ピッチは、図７と同様にしている。図８（ａ）の比較例Ｃでは、行毎の組しか存在しないため、メンブレン領域の４辺のうちの特に上辺と下辺に配置されるパッドから対応するシリアル・パラレル変換回路へのシングル配線の長さが長くなり、シフトレジスタの組毎にパッドからの配線長さが不統一になってしまう。これは信号遅延を引き起こす原因となる。このように、図８（ａ）の比較例Ｃでは、パッド毎に配線長さと信号遅延量が異なってしまう。よって、高速動作させることが困難である。
これに対して、実施の形態１では、メンブレン領域３０の４辺のうち、上辺と下辺に沿って配置されたシリアル・パラレル変換部とパッドの組は、シフトレジスタの列毎の組に接続され、左辺と右辺に沿って配置されたシリアル・パラレル変換部とパッドの組は、シフトレジスタの行毎の組に接続される。よって、パッド２９から対応するシリアル・パラレル変換部２８へのシングル配線を長く引き回す必要がない。さらに、パッド２９から対応するシリアル・パラレル変換部２８へのシングル配線の長さを短くできる。よって、信号遅延をより低減できる。また、実施の形態１では、メンブレン領域３０の４辺にシリアル・パラレル変換部とパッドの組を配置しながら、さらに、パッドから対応するシリアル・パラレル変換回路へのシングル配線の長さを統一できるので、信号遅延量のばらつきを抑制できる。よって、高速動作させることができる。
図９は、実施の形態１の変形例となるブランキングプレートの構成を示す上面図である。図９（ａ）の変形例では、図５と同様、直列接続されるシフトレジスタの行毎の組（図９（ａ）の例では１６組）と列毎の組（図９（ａ）の例では１６組）とに分けている。そして、図５と同様、行毎の組と列毎の組との相互間でシフトレジスタが重複適用されないように（重ならないように）組み合わせている。ここで、図９（ａ）の変形例では、図５と異なり、メンブレン領域３０の４辺のうちの上辺と下辺のシリアル・パラレル変換部２８とパッド２９の組が、図９（ｂ）に示すように、それぞれ、列毎の複数の組の２つの組に接続される。これにより、図９（ａ）の変形例では、図５に示した形態に比べて、シリアル・パラレル変換部２８とパッド２９の組数を半分にできる。よって、さらに、ビーム本数の増加に対応できる。但し、１つのパッド２９に割り当てられたシフトレジスタ数が２倍になるので、図５に示した形態に比べて、データ伝送速度は遅くなる。
しかし、図７（ａ）の比較例Ｂに比べて、１つのパッド２９に割り当てられたシフトレジスタ数が少ないため、図７（ａ）の比較例Ｂに比べてデータ伝送速度を速くすることができる。また、図９（ａ）の変形例では、図５に示した形態と同様、メンブレン領域３０の４辺のうち、上辺と下辺に沿って配置されたシリアル・パラレル変換部とパッドの組は、シフトレジスタの列毎の組に接続され、左辺と右辺に沿って配置されたシリアル・パラレル変換部とパッドの組は、シフトレジスタの行毎の組に接続される。よって、パッド２９から対応するシリアル・パラレル変換部２８へのシングル配線を長く引き回す必要がない。図９（ａ）に示すように、パッド２９から対応するシリアル・パラレル変換部２８までの距離Ｍを、ブランキングプレート２０４の基板３１の端部からメンブレン領域３０の端（辺）までの距離Ｌよりも短くできる。さらに、パッド２９から対応するシリアル・パラレル変換部２８へのシングル配線の長さを短くできる。よって、信号遅延をより低減できる。また、実施の形態１では、メンブレン領域３０の４辺にシリアル・パラレル変換部とパッドの組を配置しながら、さらに、パッドから対応するシリアル・パラレル変換回路へのシングル配線の長さを統一できるので、信号遅延量のばらつきを抑制できる。よって、高速動作させることができる。
図１０は、実施の形態１における個別ブランキング制御回路の内部構成を示す概念図である。図１０において、描画装置１００本体内のブランキングプレート２０４に配置された個別ブランキング制御用の各制御回路４１には、シフトレジスタ４０、レジスタ４２、カウンタ４８、及びアンプ４８が配置される。実施の形態１では、各ビーム用の個別ブランキング制御を、例えば、１０ビットの制御信号によって制御する。なお、図１０に示すように、図３に示したブランキングプレート２０４を描画装置１００に搭載する際には、制御回路４１や電極２４，２６が形成された面を上向きになるように配置すると好適である。
図１１は、実施の形態１における描画方法の要部工程を示すフローチャート図である。図１１において、実施の形態１における描画方法は、パターン面積密度算出工程（Ｓ１０２）と、ショット時間（照射時間）Ｔ算出工程（Ｓ１０４）と、照射時間配列データ加工工程（Ｓ１０９）と、照射時間配列データ出力工程（Ｓ１１０）と、データ転送工程（Ｓ１１２）と、描画工程（Ｓ１１４）と、判定工程（Ｓ１２４）と、いう一連の工程を実施する。
パターン面積密度算出工程（Ｓ１０２）として、面積密度算出部６０は、記憶装置１４０から描画データを読み出し、試料１０１の描画領域、或いは描画されるチップ領域がメッシュ状に仮想分割された複数のメッシュ領域のメッシュ領域毎にその内部に配置されるパターンの面積密度を算出する。例えば、まず、試料１０１の描画領域、或いは描画されるチップ領域を所定の幅で短冊上のストライプ領域に分割する。そして、各ストライプ領域を上述した複数のメッシュ領域に仮想分割する。メッシュ領域のサイズは、例えば、ビームサイズ、或いは、それ以下のサイズであると好適である。例えば、１０ｎｍ程度のサイズにすると好適である。面積密度算出部６０は、例えば、ストライプ領域毎に記憶装置１４０から対応する描画データを読み出し、描画データ内に定義された複数の図形パターンをメッシュ領域に割り当てる。そして、メッシュ領域毎に配置される図形パターンの面積密度を算出すればよい。
ショット時間（照射時間）Ｔ算出工程（Ｓ１０４）として、照射時間算出部６２は、所定のサイズのメッシュ領域毎に、１ショットあたりの電子ビームの照射時間Ｔ（ショット時間、或いは露光時間ともいう。以下、同じ）を算出する。多重描画を行う場合には、各階層における１ショットあたりの電子ビームの照射時間Ｔを算出すればよい。基準となる照射時間Ｔは、算出されたパターンの面積密度に比例して求めると好適である。また、最終的に算出される照射時間Ｔは、図示しない近接効果、かぶり効果、ローディング効果等の寸法変動を引き起こす現象に対する寸法変動分を照射量によって補正した補正後の照射量に相当する時間にすると好適である。照射時間Ｔを定義する複数のメッシュ領域とパターンの面積密度を定義した複数のメッシュ領域とは同一サイズであってもよいし、異なるサイズで構成されても構わない。異なるサイズで構成されている場合には、線形補間等によって面積密度を補間した後、各照射時間Ｔを求めればよい。メッシュ領域毎の照射時間Ｔは、照射時間マップに定義され、照射時間マップが例えば記憶装置１４２に格納される。
照射時間配列データ加工工程（Ｓ１０９）において、データ加工部６４は、記憶装置１４２に格納された各ビームが照射するメッシュ領域の照射時間を読み出し、直列接続される複数のシフトレジスタの組毎に、対応するビームの照射時間のデータを１０ビットのデータに変換し、対応する組の複数のシフトレジスタ４０によって転送される順に並ぶように加工する。直列接続される複数のシフトレジスタの組のうち、後段側のシフトレジスタ用のデータから順に並ぶように配列加工する。
照射時間配列データ出力工程（Ｓ１１０）として、転送処理部６８は、各ビームのショット毎に、直列接続される複数のシフトレジスタの組に順序が加工された照射時間配列データを偏向制御回路１３０に出力する。
データ転送工程（Ｓ１１２）として、偏向制御回路１３０は、ショット毎に、各組の直列接続されたシフトレジスタがそれぞれ配置される各組に対応する制御回路４１に照射時間配列データを出力する。照射時間配列データは、シリアル伝送される。
実施の形態１では、図１０に示したように、制御回路４１にシフトレジスタ４０を用いているので、データ転送の際、偏向制御回路１３０は、同じ組を構成する各１０ビットのデータを直列接続されたシフトレジスタ４０の配列順（或いは識別番号順）にブランキングプレート２０４の各組のパッド２９にデータ転送する。各パッド２９は、シリアル伝送された信号を対応するシリアル・パラレル変換部２８に出力する。各シリアル・パラレル変換部２８は、シリアル伝送された信号をビーム毎の１０ビットのパラレル信号に変換して、１０ビットのパラレル信号を対応する制御回路４１にデータ転送する。また、同期用のクロック信号（ＣＬＫ１）、及びデータ読み出し用のリード信号（ｒｅａｄ）を出力する。各ビームのシフトレジスタ４０は、クロック信号（ＣＬＫ１）に従って、上位側から順にデータを１０ビットずつ次のシフトレジスタ４０に転送する。
次に、各ビームのレジスタ４２が、リード信号（ｒｅａｄ）を入力すると、各ビームのレジスタ４２が、シフトレジスタ４０からそれぞれのビームのデータを読み込む。各ビームの個別レジスタ４２は、１０ビットのデータを入力すると、そのデータに従って、ＯＮ／ＯＦＦ信号を、カウンタ４８に出力する。そして、カウンタ４８では、レジスタ４２の信号がＯＮであれば、照射時間をカウントし、照射時間の間、アンプ４６にＯＮ信号を出力する。そして、アンプ４６は、ＯＮ信号を受信している間、ＯＮ電圧を個別ブランキング偏向器の電極２４に印加する。それ以外では、カウンタ４８は、アンプ４６にＯＦＦ信号を出力し、アンプ４６は、ＯＦＦ電圧を個別ブランキング偏向器の電極２４に印加する。
描画工程（Ｓ１１４）として、描画部１５０は、各ビームのショット毎に、該当する照射時間の描画を実施する。具体的には以下のように動作する。
電子銃２０１（放出部）から放出された電子ビーム２００は、照明レンズ２０２によりほぼ垂直にアパーチャ部材２０３全体を照明する。アパーチャ部材２０３には、矩形の複数の穴（開口部）が形成され、電子ビーム２００は、すべての複数の穴が含まれる領域を照明する。複数の穴の位置に照射された電子ビーム２００の各一部が、かかるアパーチャ部材２０３の複数の穴をそれぞれ通過することによって、例えば矩形形状の複数の電子ビーム（マルチビーム）２０ａ〜ｅが形成される。かかるマルチビーム２０ａ〜ｅは、ブランキングプレート２０４のそれぞれ対応するブランカー（第１の偏向器：個別ブランキング機構）内を通過する。かかるブランカーは、それぞれ、個別に通過する電子ビーム２０を偏向する（ブランキング偏向を行う）。
ブランキングプレート２０４を通過したマルチビーム２０ａ〜ｅは、縮小レンズ２０５によって、縮小され、制限アパーチャ部材２０６に形成された中心の穴に向かって進む。ここで、ブランキングプレート２０４のブランカーによって偏向された電子ビーム２０は、制限アパーチャ部材２０６（ブランキングアパーチャ部材）の中心の穴から位置がはずれ、制限アパーチャ部材２０６によって遮蔽される。一方、ブランキングプレート２０４のブランカーによって偏向されなかった電子ビーム２０は、図１に示すように制限アパーチャ部材２０６の中心の穴を通過する。かかる個別ブランキング機構のＯＮ／ＯＦＦによって、ブランキング制御が行われ、ビームのＯＮ／ＯＦＦが制御される。このように、制限アパーチャ部材２０６は、個別ブランキング機構によってビームＯＦＦの状態になるように偏向された各ビームを遮蔽する。そして、ビームＯＮになってからビームＯＦＦになるまでに形成された、制限アパーチャ部材２０６を通過したビームにより、１回分のショットのビームが形成される。制限アパーチャ部材２０６を通過したマルチビーム２０は、対物レンズ２０７により焦点が合わされ、所望の縮小率のパターン像となり、偏向器２０８によって、制限アパーチャ部材２０６を通過した各ビーム（マルチビーム２０全体）が同方向にまとめて偏向され、各ビームの試料１０１上のそれぞれの照射位置に照射される。また、例えばＸＹステージ１０５が連続移動している時、ビームの照射位置がＸＹステージ１０５の移動に追従するように偏向器２０８によって制御される。ＸＹステージ１０５の位置は、ステージ位置検出器１３９からレーザをＸＹステージ１０５上のミラー２１０に向けて照射し、その反射光を用いて測定される。一度に照射されるマルチビーム２０は、理想的にはアパーチャ部材２０３の複数の穴の配列ピッチに上述した所望の縮小率を乗じたピッチで並ぶことになる。描画装置１００は、ショットビームを連続して順に照射していくラスタースキャン方式で描画動作を行い、所望のパターンを描画する際、パターンに応じて必要なビームがブランキング制御によりビームＯＮに制御される。
判定工程（Ｓ１２４）として、描画制御部７２は、全ショットが終了したかどうかを判定する。そして、全ショットが終了していれば終了し、まだ全ショットが終了していない場合には照射時間配列データ加工工程（Ｓ１０９）に戻り、全ショットが終了するまで、照射時間配列データ加工工程（Ｓ１０９）から判定工程（Ｓ１２４）を繰り返す。
図１２は、実施の形態１における描画動作の一例を説明するための概念図である。図１２に示すように、試料１０１の描画領域３０は、例えば、ｙ方向に向かって所定の幅で短冊状の複数のストライプ領域３２に仮想分割される。かかる各ストライプ領域３２は、描画単位領域となる。まず、ＸＹステージ１０５を移動させて、第１番目のストライプ領域３２の左端、或いはさらに左側の位置に一回のマルチビーム２０の照射で照射可能な照射領域３４が位置するように調整し、描画が開始される。第１番目のストライプ領域３２を描画する際には、ＸＹステージ１０５を例えば−ｘ方向に移動させることにより、相対的にｘ方向へと描画を進めていく。ＸＹステージ１０５は所定の速度で例えば連続移動させる。第１番目のストライプ領域３２の描画終了後、ステージ位置を−ｙ方向に移動させて、第２番目のストライプ領域３２の右端、或いはさらに右側の位置に照射領域３４が相対的にｙ方向に位置するように調整し、今度は、ＸＹステージ１０５を例えばｘ方向に移動させることにより、−ｘ方向にむかって同様に描画を行う。第３番目のストライプ領域３２では、ｘ方向に向かって描画し、第４番目のストライプ領域３２では、−ｘ方向に向かって描画するといったように、交互に向きを変えながら描画することで描画時間を短縮できる。但し、かかる交互に向きを変えながら描画する場合に限らず、各ストライプ領域３２を描画する際、同じ方向に向かって描画を進めるようにしても構わない。１回のショットでは、アパーチャ部材２０３の各穴２２を通過することによって形成されたマルチビームによって、各穴２２と同数の複数のショットパターンが一度に形成される。
図１３は、実施の形態１におけるストライプ内の描画動作の一例を説明するための概念図である。図１３の例では、例えば、ｘ，ｙ方向に４×４のマルチビームを用いてストライプ内を描画する例を示している。図１３の例では、例えば、ｙ方向にマルチビーム全体の照射領域の約２倍の幅でストライプ領域を分割した場合を示している。そして、ｘ方向或いはｙ方向に１メッシュずつ照射位置をずらしながら４回のショット（１ショットは複数の照射ステップの合計）でマルチビーム全体の１つの照射領域が露光（描画）終了する場合を示している。まず、ストライプ領域の上側の領域について描画する。図１３（ａ）では、１回のショット（１ショットは複数の照射ステップの合計）で照射したメッシュ領域を示している。次に、図１３（ｂ）に示すように、ｙ方向に、まだ照射されていないメッシュ領域に位置をずらして、２回目のショット（複数の照射ステップの合計）を行う。次に、図１３（ｃ）に示すように、ｘ方向に、まだ照射されていないメッシュ領域に位置をずらして、３回目のショット（複数の照射ステップの合計）を行う。
図１４は、実施の形態１におけるストライプ内の描画動作の一例を説明するための概念図である。図１４では、図１３の続きを示している。次に、図１４（ｄ）に示すように、ｙ方向に、まだ照射されていないメッシュ領域に位置をずらして、４回目のショット（１ショットは複数の照射ステップの合計）を行う。かかる４回のショット（１ショットは複数の照射ステップの合計）でマルチビーム全体の１つの照射領域が露光（描画）終了する。次に、ストライプ領域の下側の領域について描画する。図１４（ｅ）に示すように、ストライプ領域の下側の領域について、１回目のショット（１ショットは複数の照射ステップの合計）を行う。次に、ｙ方向に、まだ照射されていないメッシュ領域に位置をずらして、２回目のショット（１ショットは複数の照射ステップの合計）を行う。次に、ｘ方向に、まだ照射されていないメッシュ領域に位置をずらして、３回目のショット（１ショットは複数の照射ステップの合計）を行う。次に、ｙ方向に、まだ照射されていないメッシュ領域に位置をずらして、４回目のショット（１ショットは複数の照射ステップの合計）を行う。以上の動作により、ストライプ領域のうち、マルチビームの照射領域の１列目の描画が終了する。そして、図１４（ｆ）に示すように、ｘ方向に移動して、マルチビームの照射領域の２列目について、同様に、描画を行えばよい。以上の動作を繰り返し行うことで、ストライプ領域全体を描画できる。
図１５は、実施の形態１におけるストライプ内の描画動作の他の一例を説明するための概念図である。図１５の例では、例えば、ｘ，ｙ方向に４×４のマルチビームを用いてストライプ内を描画する例を示している。図１５の例では、各ビーム間の距離を離して、例えば、ｙ方向にマルチビーム全体の照射領域と同等、或いは若干広いの幅でストライプ領域を分割した場合を示している。そして、ｘ方向或いはｙ方向に１メッシュずつ照射位置をずらしながら１６回のショット（１ショットは複数の照射ステップの合計）でマルチビーム全体の１つの照射領域が露光（描画）終了する場合を示している。図１５（ａ）では、１回のショット（１ショットは複数の照射ステップの合計）で照射したメッシュ領域を示している。次に、次に、図１５（ｂ）に示すように、ｙ方向に、まだ照射されていないメッシュ領域に１メッシュずつ位置をずらしながら、２，３，４回目のショット（１ショットは複数の照射ステップの合計）を順に行う。次に、図１５（ｃ）に示すように、ｘ方向にまだ照射されていないメッシュ領域に１メッシュずつ位置をずらし、５回目のショット（１ショットは複数の照射ステップの合計）を行う。次に、ｙ方向に、まだ照射されていないメッシュ領域に１メッシュずつ位置をずらしながら、６，７，８回目のショット（１ショットは複数の照射ステップの合計）を順に行う。
図１６は、実施の形態１におけるストライプ内の描画動作の他の一例を説明するための概念図である。図１６では、図１５の続きを示している。図１６（ｄ）に示すように、図１４で説明した動作と同様に、繰り返し、残りの９〜１６回目のショット（１ショットは複数の照射ステップの合計）を順に行えばよい。図１５，図１６の例では、例えば、多重描画（多重度＝２）を行う場合を示している。かかる場合には、マルチビーム全体の照射領域の約１／２のサイズだけｘ方向に移動し、図１６（ｅ）に示すように、多重描画２層目の１回目のショット（１ショットは複数の照射ステップの合計）を行う。以下、図１５（ｂ）及び図１５（ｃ）で説明したように、順次、多重描画２層目の２〜８回目の各ショット（１ショットは複数の照射ステップの合計）を行い、図１６（ｆ）に示すように、図１５（ｂ）及び図１５（ｃ）で説明した動作と同様に、繰り返し、残りの９〜１６回目のショット（１ショットは複数の照射ステップの合計）を順に行えばよい。
以上のように、実施の形態１によれば、シフトレジスタを用いてマルチビームのブランキング制御を行うブランキング装置でありながら、より多くのパッドが配置できる。よって、より多くのビーム本数のブランキング制御ができる。
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。上述した例では、シフトレジスタ４０に１０ビットの制御信号が入力される場合を示したが、ビット数は、適宜設定すればよい。例えば、２ビット、或いは３ビット〜９ビットの制御信号を用いてもよい。かかる場合には、直列接続されるシフトレジスタ４０同士間、および直列接続されるシフトレジスタ４０の端部のシフトレジスタ４０とシリアル・パラレル変換部２８との間は、設定されたビット数のパラレル配線により接続されればよい。なお、１１ビット以上の制御信号を用いてもよい。
また、装置構成や制御手法等、本発明の説明に直接必要しない部分等については記載を省略したが、必要とされる装置構成や制御手法を適宜選択して用いることができる。例えば、描画装置１００を制御する制御部構成については、記載を省略したが、必要とされる制御部構成を適宜選択して用いることは言うまでもない。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全てのマルチ荷電粒子ビーム描画装置及び方法は、本発明の範囲に包含される。
２０ マルチビーム
２２ 穴
２４，２６ 電極
３０ 描画領域
３２ ストライプ領域
４０ シフトレジスタ
４１ 制御回路
４２ レジスタ
４６ アンプ
４８ カウンタ
６０ 面積密度算出部
６２ 照射時間算出部
６４ データ加工部
６８ 転送処理部
７２ 描画制御部
１００ 描画装置
１０１，３４０ 試料
１０２ 電子鏡筒
１０３ 描画室
１０５ ＸＹステージ
１１０ 制御計算機
１１２ メモリ
１３０ 偏向制御回路
１３９ ステージ位置検出器
１４０，１４２ 記憶装置
１５０ 描画部
１６０ 制御部
２００ 電子ビーム
２０１ 電子銃
２０２ 照明レンズ
２０３ アパーチャ部材
２０４ ブランキングプレート
２０５ 縮小レンズ
２０６ 制限アパーチャ部材
２０７ 対物レンズ
２０８ 偏向器
２１０ ミラー

Claims (6)

  1. ２次元に配列され、直列に接続された複数の組を構成する複数のシフトレジスタと、
    前記複数のシフトレジスタのうち対応するシフトレジスタを介してそれぞれ制御される、マルチビームの対応ビームをそれぞれブランキング偏向する複数のブランカーと、
    前記複数のシフトレジスタ全体を取り囲む矩形領域の４辺に沿って配置され、前記複数のシフトレジスタにより構成される複数の組の少なくとも１つにパラレル配線で接続された複数のシリアル・パラレル変換部と、
    前記矩形領域の４辺に沿って配置され、前記複数のシリアル・パラレル変換部の１つとそれぞれ組みとなり、組となったシリアル・パラレル変換部と単一配線で接続された複数のパッドと、
    を備えたことを特徴とするマルチ荷電粒子ビームのブランキング装置。
  2. 前記４辺の各辺において、前記パッドと前記シリアル・パラレル変換部とにより構成される複数の組が同じピッチで配置されることを特徴とする請求項１記載のマルチ荷電粒子ビームのブランキング装置。
  3. 前記４辺の各辺において、前記パッドと前記シリアル・パラレル変換部とにより構成される複数の組が同じ数だけ配置されることを特徴とする請求項１又は２記載のマルチ荷電粒子ビームのブランキング装置。
  4. 前記４辺の各辺において、前記複数の組は、前記マルチビームのビームピッチの２ｎ倍（ｎは自然数）のピッチで配置されることを特徴とする請求項２又は３記載のマルチ荷電粒子ビームのブランキング装置。
  5. 膜厚が薄い第１の領域と、膜厚が厚い第２の領域と、を有する基板をさらに備え、
    前記複数のシフトレジスタと前記複数のブランカーは、前記基板の膜厚が薄い前記第1の領域に配置され、
    前記パッドと前記シリアル・パラレル変換部とにより構成される複数の組は、前記基板の膜厚が厚い前記第２の領域に配置されることを特徴とする請求項１〜４いずれか記載のマルチ荷電粒子ビームのブランキング装置。
  6. 前記複数の組の各組を構成する前記パッドと前記シリアル・パラレル変換部との間の距離は、当該組が配置される矩形領域の辺と前記基板の端との距離よりも小さいことを特徴とする請求項５記載のマルチ荷電粒子ビームのブランキング装置。
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