KR20150037063A - 반도체 메모리 - Google Patents

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Abstract

본 기술은 페이지 사이즈 신호 및 복수의 제 1 제어 신호에 응답하여 복수의 제 2 제어 신호를 생성하도록 구성된 제어부; 복수의 단위 메모리 블록; 상기 복수의 단위 메모리 블록 각각과 연결되며, 상기 복수의 제 2 제어 신호에 응답하여 활성화되는 복수의 입/출력 스위치; 및 상기 페이지 사이즈 신호에 응답하여 상기 복수의 단위 메모리 블록을 한 쌍 단위로 그 데이터 라인을 서로 연결시키도록 구성된 복수의 페이지 변경 스위치를 포함할 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 메모리에 관한 것이다.
반도체 메모리는 페이지 사이즈(Page Size)에 대한 스펙(Specification)에 맞도록 설계된다.
이때 페이지 사이즈는 반도체 메모리의 액티브 동작 시 동시에 동작하는 비트 라인의 수로 정의될 수 있다.
예를 들어, 도 1은 2KB의 페이지 사이즈에 맞도록 설계된 반도체 메모리(10)의 코어(Core) 구조를 나타낸다.
이때 코어는 메모리 블록인 뱅크(Bank)를 포함할 수 있다.
뱅크는 상부 뱅크(BK_UP)와 하부 뱅크(BK_DN)로 구분될 수 있다.
페이지 사이즈가 2KB라는 것은 뱅크의 컬럼(Column)이 2KB라는 것이다.
이와 같은 구조에서는 하나의 워드 라인(WL)이 활성화됨에 따라 2KB의 비트 라인이 동시에 동작하게 된다.
도 2에 도시된 바와 같이, 도 1의 코어 내부 구조를 살펴보면, 단위 메모리 블록 즉, 매트(MAT) 별로 상/하에 각각 4개의 세그먼트 입/출력 라인(SIO)이 연결된다.
세그먼트 입/출력 라인(SIO)은 입/출력 스위치(IOSW)를 통해 로컬 입/출력 라인(LIO)과 연결되어, 상부 뱅크(BK_UP) 또는 하부 뱅크(BK_DN)에서 각 매트(MAT) 별로 8개씩 총 16개의 데이터가 출력된다.
한편, 도 3은 4KB의 페이지 사이즈에 맞도록 설계된 반도체 메모리(20)의 코어 구조를 나타낸다.
이와 같은 구조에서는 상부 뱅크(BK_UP)와 하부 뱅크(BK_DN) 각각에서 하나씩 동시에 두 개의 워드 라인(WL)이 활성화됨에 따라 4KB의 비트 라인이 동시에 동작하게 된다.
도 4에 도시된 바와 같이, 도 3의 코어 내부 구조를 살펴보면, 2개의 매트(MAT)가 세그먼트 입/출력 라인(SIO)을 공유한다.
세그먼트 입/출력 라인(SIO)은 입/출력 스위치(IOSW)를 통해 로컬 입/출력 라인(LIO)과 연결되어, 상부 뱅크(BK_UP)와 하부 뱅크(BK_DN) 각각에서 8개씩 총 16개의 데이터가 출력된다.
상술한 바와 같이 종래의 기술에 따른 반도체 메모리는 페이지 사이즈 별로 코어 구조가 다르다.
따라서 반도체 메모리를 페이지 사이즈에 따라 별도의 칩으로 제작해야 하는 문제가 있다.
본 발명의 실시예는 하나의 코어 구조로 서로 다른 페이지 사이즈를 구현할 수 있는 반도체 메모리를 제공한다.
본 발명의 실시예는 페이지 사이즈 신호 및 복수의 제 1 제어 신호에 응답하여 복수의 제 2 제어 신호를 생성하도록 구성된 제어부; 복수의 단위 메모리 블록; 상기 복수의 단위 메모리 블록 각각과 연결되며, 상기 복수의 제 2 제어 신호에 응답하여 활성화되는 복수의 입/출력 스위치; 및 상기 페이지 사이즈 신호에 응답하여 상기 복수의 단위 메모리 블록을 한 쌍 단위로 그 데이터 라인을 서로 연결시키도록 구성된 복수의 페이지 변경 스위치를 포함할 수 있다.
본 발명의 실시예는 제 1 세그먼트 입/출력 라인과 제 2 세그먼트 입/출력 라인에 각각 연결되고 제 1 로컬 입/출력 라인을 공유하는 제 1 및 제 2 단위 메모리 블록; 및 제 3 세그먼트 입/출력 라인과 제 4 세그먼트 입/출력 라인에 각각 연결되고 제 2 로컬 입/출력 라인을 공유하는 제 3 및 제 4 단위 메모리 블록을 포함하며, 페이지 사이즈 신호에 응답하여 제 1 세그먼트 입/출력 라인과 제 2 세그먼트 입/출력 라인, 제 3 세그먼트 입/출력 라인과 제 4 세그먼트 입/출력 라인을 연결 또는 분리함으로써 서로 다른 페이지 사이즈로 동작하도록 구성될 수 있다.
본 기술에 따른 반도체 메모리는 하나의 코어 구조로 서로 다른 페이지 사이즈로 동작할 수 있다.
도 1 및 도 2는 종래의 기술에 따른 페이지 사이즈가 2KB인 반도체 메모리(10)의 구조를 나타낸 블록도,
도 3 및 도 4는 종래의 기술에 따른 페이지 사이즈가 4KB인 반도체 메모리(20)의 구조를 나타낸 블록도,
도 5는 본 발명의 실시예에 따른 반도체 메모리(100)의 구조를 나타낸 블록도,
도 6은 도 5의 입/출력 스위치 제어부(IOSWCTRLU)의 구성을 나타낸 회로도이고,
도 7은 도 5의 입/출력 스위치 제어부(IOSWCTRLD)의 구성을 나타낸 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리(100)는 메모리 블록인 뱅크(Bank) 및 복수의 제어부(IOSWCTRLU, IOSWCTRLD)를 포함할 수 있다.
뱅크는 제 1 메모리 블록 즉, 상부 뱅크(BK_UP)와 제 2 메모리 블록 즉, 하부 뱅크(BK_DN)로 구분될 수 있다.
상부 뱅크(BK_UP)는 복수의 단위 메모리 블록, 복수의 입/출력 스위칭부(IOSW) 및 복수의 페이지 변경 스위치(110)를 포함할 수 있다.
이때 단위 메모리 블록은 매트(MAT)가 될 수 있다.
복수의 매트(MAT) 각각에 대하여 입/출력 스위칭부(IOSW)가 연결될 수 있다.
복수의 입/출력 스위칭부(IOSW)는 제 1 신호 라인(SIO)과 제 2 신호 라인(LIO) 사이에 각각 연결될 수 있다.
복수의 입/출력 스위칭부(IOSW)는 복수의 제 2 제어 신호 쌍(IOSWENU0/IOSWEND0 - IOSWENUn+1/IOSWENDn+1)에 응답하여 제 1 신호 라인(SIO)과 제 2 신호 라인(LIO)을 연결 또는 분리시키도록 구성될 수 있다.
이때 제 1 신호 라인(SIO)은 세그먼트(Segment) 입/출력 라인으로서, 매트(MAT)의 비트 라인과 연결될 수 있다.
제 2 신호 라인(LIO)은 로컬 입/출력 라인이 될 수 있다.
입/출력 스위칭부(IOSW)는 자신과 연결되는 제 1 신호 라인(SIO) 수만큼의 입/출력 스위치를 포함할 수 있다.
제 1 신호 라인(SIO0<0:3>)의 예를 들면, 입/출력 스위칭부(IOSW)는 4개의 입/출력 스위치를 포함할 수 있다.
각 매트(MAT)의 상부와 하부에 대하여 각각 입/출력 스위칭부(IOSW)가 연결될 수 있다.
복수의 페이지 변경 스위칭부(110)는 각각 한 쌍의 매트(MAT)에 각각 연결된 두 입/출력 스위칭부(IOSW) 사이에 연결될 수 있다.
복수의 페이지 변경 스위칭부(110)는 각각 복수의 트랜지스터(예를 들어, NMOS 트랜지스터)로 구성할 수 있다.
각 트랜지스터는 게이트에 페이지 사이즈 신호(4KEN)를 입력 받고, 소오스가 두 입/출력 스위칭부(IOSW) 중에서 어느 하나에 연결되며, 드레인이 두 입/출력 스위칭부(IOSW) 중에서 다른 하나에 연결될 수 있다.
한 쌍의 매트(MAT)는 인접한 두 매트(MAT)가 될 수 있다.
복수의 페이지 변경 스위칭부(110)는 각각 페이지 사이즈 신호(4KEN)에 응답하여 한 쌍의 매트(MAT)에 각각 연결된 두 입/출력 스위칭부(IOSW)를 연결 또는 분리하도록 구성될 수 있다.
이때 페이지 사이즈 신호(4KEN)는 모드 레지스터 또는 테스트 모드 등을 통하여 그 값을 변경할 수 있으며, 필요에 따라 퓨즈 또는 본딩 패드 등을 이용하여 특정 값(하이 레벨 또는 로우 레벨)로 고정시킬 수도 있다.
하부 뱅크(BK_DN)는 복수의 매트(MAT), 복수의 입/출력 스위칭부(IOSW) 및 복수의 페이지 변경 스위치(110)를 포함할 수 있다.
복수의 매트(MAT) 각각에 대하여 입/출력 스위칭부(IOSW)가 연결될 수 있다.
입/출력 스위칭부(IOSW)는 제 1 신호 라인(SIO)과 제 2 신호 라인(LIO) 사이에 연결될 수 있다.
입/출력 스위칭부(IOSW)는 자신과 연결되는 제 1 신호 라인(SIO) 수만큼의 입/출력 스위치를 포함할 수 있다.
제 1 신호 라인(SIO0<0:3>)인 경우, 입/출력 스위칭부(IOSW)는 4개의 입/출력 스위치를 포함할 수 있다.
각 매트(MAT)의 상부와 하부에 대하여 각각 입/출력 스위칭부(IOSW)가 연결될 수 있다.
복수의 페이지 변경 스위칭부(110)는 각각 한 쌍의 매트(MAT)에 각각 연결된 두 입/출력 스위칭부(IOSW) 사이에 연결될 수 있다.
이때 한 쌍의 매트(MAT)는 인접한 두 매트(MAT)가 될 수 있다.
복수의 페이지 변경 스위칭부(110)는 각각 페이지 사이즈 신호(4KEN)에 응답하여 한 쌍의 매트(MAT)에 각각 연결된 두 입/출력 스위칭부(IOSW)를 연결 또는 분리하도록 구성될 수 있다.
복수의 제어부(IOSWCTRLU, IOSWCTRLD)는 페이지 사이즈 신호(4KEN) 및 복수의 제 1 제어 신호(IOSWEN0 - IOSWENn+1)에 응답하여 한 쌍의 매트(MAT)에 각각 연결된 두 입/출력 스위칭부(IOSW) 모두 또는 그 중에서 하나를 선택하기 위한 복수의 제 2 제어 신호 쌍(IOSWENU0/IOSWEND0 - IOSWENUn+1/IOSWENDn+1)을 생성하도록 구성될 수 있다.
이때 복수의 제 1 제어 신호(IOSWEN0 - IOSWENn+1) 즉, 입/출력 스위치 활성화 신호는 로우 액티브(Row Active) 신호의 활성화에 응답하여 활성화될 수 있다.
예를 들어, 로우 액티브 신호에 의해 하나의 워드 라인이 활성화됨에 따라, 활성화된 워드 라인에 해당하는 매트(MAT)와 연관된 한 쌍의 제 1 제어 신호가 활성화될 수 있다.
도 6에 도시된 바와 같이, 복수의 제어부(IOSWCTRLU) 각각은 복수의 로직 게이트(121 - 125)를 포함할 수 있다.
복수의 제어부(IOSWCTRLU) 각각은 페이지 사이즈 신호(4KEN)가 제 1 페이지 사이즈(예를 들어, 2KB)를 정의하는 레벨(예를 들어, 로우 레벨)인 경우, 제 1 제어 신호(IOSWEN)를 제 2 제어 신호 쌍(IOSWENU/IOSWEND)으로서 출력하도록 구성될 수 있다.
복수의 제어부(IOSWCTRLU) 각각은 페이지 사이즈 신호(4KEN)가 제 2 페이지 사이즈(예를 들어, 4KB)를 정의하는 레벨(예를 들어, 하이 레벨)인 경우, 제 1 제어 신호(IOSWEN)와 상관없이 제 2 제어 신호(IOSWEND)를 로우 레벨로 비 활성화시키고, 제 1 제어 신호(IOSWEN)를 제 2 제어 신호(IOSWENU)로서 출력하도록 구성될 수 있다.
도 7에 도시된 바와 같이, 복수의 제어부(IOSWCTRLD) 각각은 복수의 로직 게이트(131 - 135)를 포함할 수 있다.
복수의 제어부(IOSWCTRLD) 각각은 페이지 사이즈 신호(4KEN)가 제 1 페이지 사이즈(예를 들어, 2KB)를 정의하는 레벨(예를 들어, 로우 레벨)인 경우, 제 1 제어 신호(IOSWEN)를 제 2 제어 신호 쌍(IOSWENU/IOSWEND)으로서 출력하도록 구성될 수 있다.
복수의 제어부(IOSWCTRLD) 각각은 페이지 사이즈 신호(4KEN)가 제 2 페이지 사이즈(예를 들어, 4KB)를 정의하는 레벨(예를 들어, 하이 레벨)인 경우, 제 1 제어 신호(IOSWEN)와 상관없이 제 2 제어 신호(IOSWENU)를 로우 레벨로 비 활성화시키고, 제 1 제어 신호(IOSWEN)를 제 2 제어 신호(IOSWEND)로서 출력하도록 구성될 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리의 동작을 도 5 내지 도 7을 참조하여 설명하면 다음과 같다.
먼저, 페이지 사이즈 신호(4KEN)가 제 1 페이지 사이즈(2KB)를 정의하는 하이 레벨인 경우의 동작을 설명하기로 한다.
페이지 사이즈 신호(4KEN)가 제 1 페이지 사이즈(2KB)를 정의하는 경우, 하나의 워드 라인이 활성화될 수 있다.
예를 들어, 상부 뱅크(BK_UP)에서 하나의 워드 라인이 활성화됨에 따라 복수의 제 1 제어 신호(IOSWEN0 - IOSWENn+1) 중에서 제 1 제어 신호 쌍(IOSWEN0/IOSWEN1)이 하이 레벨로 활성화되는 것으로 가정한다.
페이지 사이즈 신호(4KEN)가 로우 레벨이므로 복수의 페이지 변경 스위칭부(110)가 턴 오프 되고, 그에 따라 서로 다른 제 1 신호 라인들은 모두 분리된다.
페이지 사이즈 신호(4KEN)가 로우 레벨이므로 제 1 제어 신호 쌍(IOSWEN0/IOSWEN1)을 입력 받는 제어부들(IOSWCTRLU)은 제 2 제어 신호들(IOSWENU0, IOSWEND0, IOSWENU1, IOSWENU1)을 모두 하이 레벨로 활성화시킨다.
제 1 제어 신호 쌍(IOSWEN0/IOSWEN1)을 제외한 나머지 제 1 제어 신호들(IOSWEN2 - IOSWENn+1)을 입력 받는 제어부들(IOSWCTRLU, IOSWCTRLD)은 제 2 제어 신호들(IOSWENU2, IOSWEND2 - IOSWENUn+1, IOSWENUn+1)을 모두 로우 레벨로 비 활성화시킨다.
활성화된 제 2 제어 신호들 제 2 제어 신호들(IOSWENU0, IOSWEND0, IOSWENU1, IOSWENU1)에 의해 턴 온된 상부 뱅크(BK_UP)의 입/출력 스위칭부들(IOSW)이 제 1 신호 라인들(SIO0<0:3>, SIO0<4:7>, SIO1<0:3>, SIO1<4:7>)과 제 2 신호 라인들(LIO<0:3><4:7><8:11><12:15>)을 연결한다.
따라서 상부 뱅크(BK_UP)의 각 매트(MAT)에서 8개씩 총 16개의 데이터가 제 2 신호 라인들(LIO<0:3><4:7><8:11><12:15>)을 통해 출력될 수 있다.
다음으로, 페이지 사이즈 신호(4KEN)가 제 2 페이지 사이즈(4KB)를 정의하는 하이 레벨인 경우의 동작을 설명하기로 한다.
페이지 사이즈 신호(4KEN)가 제 2 페이지 사이즈(4KB)인 경우, 두 개의 워드 라인이 동시에 활성화될 수 있다.
두 개의 워드 라인이 동시에 활성화됨에 따라, 활성화된 워드 라인 각각에 해당하는 매트(MAT)와 연관된 한 쌍의 제 1 제어 신호가 활성화된다.
예를 들어, 상부 뱅크(BK_UP)와 하부 뱅크(BK_DN) 각각에서 하나씩의 워드 라인이 활성화됨에 따라 복수의 제 1 제어 신호(IOSWEN0 - IOSWENn+1) 중에서 두 쌍의 제 1 제어 신호 IOSWEN0/IOSWEN1와 IOSWENn/IOSWENn+1이 하이 레벨로 활성화되는 것으로 가정한다.
페이지 사이즈 신호(4KEN)가 하이 레벨이므로 복수의 페이지 변경 스위칭부(110)가 턴 온 되고, 그에 따라 서로 다른 제 1 신호 라인들 즉, SIO0<0:3>과 SIO1<0:3>이 연결되고, SIO0<4:7>과 SIO1<4:7>이 연결된다.
페이지 사이즈 신호(4KEN)가 하이 레벨이므로 제 1 제어 신호 쌍(IOSWEN0/IOSWEN1)을 입력 받는 제어부들(IOSWCTRLU)은 제 2 제어 신호들(IOSWEND0, IOSWEND1)을 로우 레벨로 비 활성화시키고, 제 2 제어 신호들(IOSWENU0, IOSWENU1)을 하이 레벨로 활성화시킨다.
제 1 제어 신호 쌍(IOSWENn/IOSWENn+1)을 입력 받는 제어부들(IOSWCTRLD)은 제 2 제어 신호들(IOSWENUn, IOSWENUn+1)을 로우 레벨로 비 활성화시키고, 제 2 제어 신호들(IOSWENDn, IOSWENDn+1)을 하이 레벨로 활성화시킨다.
활성화된 제 2 제어 신호들(IOSWENU0, IOSWENU1, IOSWENDn, IOSWENDn+1)에 의해 턴 온된 입/출력 스위칭부들(IOSW)이 제 1 신호 라인들(SIO0<0:3>, SIO0<4:7>, SIO1<0:3>, SIO1<4:7>)과 제 2 신호 라인들(LIO<0:3><4:7><8:11><12:15>)을 연결한다.
따라서 상부 뱅크(BK_UP)와 하부 뱅크(BK_DN) 각각의 매트(MAT)에서 8개씩 총 16개의 데이터가 제 2 신호 라인들(LIO<0:3><4:7><8:11><12:15>)을 통해 출력될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 페이지 사이즈 신호 및 복수의 제 1 제어 신호에 응답하여 복수의 제 2 제어 신호를 생성하도록 구성된 제어부;
    복수의 단위 메모리 블록;
    상기 복수의 단위 메모리 블록 각각과 연결되며, 상기 복수의 제 2 제어 신호에 응답하여 활성화되는 복수의 입/출력 스위치; 및
    상기 페이지 사이즈 신호에 응답하여 상기 복수의 단위 메모리 블록을 한 쌍 단위로 그 데이터 라인을 서로 연결시키도록 구성된 복수의 페이지 변경 스위치를 포함하는 반도체 메모리.
  2. 제 1 항에 있어서,
    상기 반도체 메모리는
    상기 페이지 사이즈 신호가 제 1 페이지 사이즈를 정의하는 경우,
    상기 복수의 단위 메모리 블록 서로 간의 데이터 라인을 분리하도록 구성되는 반도체 메모리.
  3. 제 2 항에 있어서,
    상기 반도체 메모리는
    상기 복수의 단위 메모리 블록 중에서 제 1 그룹에 속하는 단위 메모리 블록들에 대하여 한 쌍 단위로 데이터 출력이 이루어지도록 하거나,
    상기 복수의 단위 메모리 블록 중에서 제 2 그룹에 속하는 단위 메모리 블록들에 대하여 한 쌍 단위로 데이터 출력이 이루어지도록 하는 반도체 메모리.
  4. 제 1 항에 있어서,
    상기 반도체 메모리는
    상기 페이지 사이즈 신호가 제 2 페이지 사이즈를 정의하는 경우,
    상기 복수의 단위 메모리 블록을 한 쌍 단위로 그 데이터 라인을 서로 연결시키도록 구성되는 반도체 메모리.
  5. 제 4 항에 있어서,
    상기 반도체 메모리는
    상기 복수의 단위 메모리 블록 중에서 제 1 그룹에 속하는 단위 메모리 블록들에 대하여 한 쌍 단위의 어느 하나와,
    상기 복수의 단위 메모리 블록 중에서 제 2 그룹에 속하는 단위 메모리 블록들에 대하여 한 쌍 단위의 어느 하나의 데이터 출력이 이루어지도록 하는 반도체 메모리.
  6. 제 1 항에 있어서,
    상기 복수의 제 1 제어 신호는 로우 액티브 신호에 의해 선택적으로 활성화되는 반도체 메모리.
  7. 제 1 세그먼트 입/출력 라인과 제 2 세그먼트 입/출력 라인에 각각 연결되고 제 1 로컬 입/출력 라인을 공유하는 제 1 및 제 2 단위 메모리 블록; 및
    제 3 세그먼트 입/출력 라인과 제 4 세그먼트 입/출력 라인에 각각 연결되고 제 2 로컬 입/출력 라인을 공유하는 제 3 및 제 4 단위 메모리 블록을 포함하며,
    페이지 사이즈 신호에 응답하여 제 1 세그먼트 입/출력 라인과 제 2 세그먼트 입/출력 라인, 제 3 세그먼트 입/출력 라인과 제 4 세그먼트 입/출력 라인을 연결 또는 분리함으로써 서로 다른 페이지 사이즈로 동작하도록 구성되는 반도체 메모리.
  8. 제 7 항에 있어서,
    상기 반도체 메모리는
    상기 페이지 사이즈 신호에 응답하여 상기 제 1 세그먼트 입/출력 라인과 상기 제 3 세그먼트 입/출력 라인 중에서 하나를 상기 제 1 로컬 입/출력 라인과 연결하고,
    상기 제 2 세그먼트 입/출력 라인과 상기 제 4 세그먼트 입/출력 라인 중에서 하나를 상기 제 2 로컬 입/출력 라인과 연결하도록 구성되는 반도체 메모리.
  9. 제 7 항에 있어서,
    상기 반도체 메모리는
    상기 페이지 사이즈 신호가 제 1 페이지 사이즈를 정의하는 경우,
    제 1 세그먼트 입/출력 라인과 제 2 세그먼트 입/출력 라인, 제 3 세그먼트 입/출력 라인과 제 4 세그먼트 입/출력 라인을 분리하도록 구성되는 반도체 메모리.
  10. 제 9 항에 있어서,
    상기 반도체 메모리는
    상기 제 1 세그먼트 입/출력 라인과 상기 제 1 로컬 입/출력 라인을 연결하고 상기 제 2 세그먼트 입/출력 라인과 상기 제 2 로컬 입/출력 라인을 연결하거나,
    상기 제 3 세그먼트 입/출력 라인과 상기 제 1 로컬 입/출력 라인을 연결하고 상기 제 4 세그먼트 입/출력 라인과 상기 제 2 로컬 입/출력 라인을 연결하도록 구성되는 반도체 메모리.
  11. 제 7 항에 있어서,
    상기 반도체 메모리는
    상기 페이지 사이즈 신호가 제 2 페이지 사이즈를 정의하는 경우,
    제 1 세그먼트 입/출력 라인과 제 2 세그먼트 입/출력 라인, 제 3 세그먼트 입/출력 라인과 제 4 세그먼트 입/출력 라인을 연결하도록 구성되는 반도체 메모리.
  12. 제 11 항에 있어서,
    상기 반도체 메모리는
    상기 제 1 세그먼트 입/출력 라인 또는 상기 제 2 세그먼트 입/출력 라인과 상기 제 1 로컬 입/출력 라인과 연결하고,
    상기 제 4 세그먼트 입/출력 라인 또는 상기 제 3 세그먼트 입/출력 라인과 상기 제 2 로컬 입/출력 라인과 연결하도록 구성되는 반도체 메모리.
  13. 제 7 항에 있어서,
    상기 페이지 사이즈 신호에 응답하여 상기 제 1 세그먼트 입/출력 라인과 상기 제 2 세그먼트 입/출력 라인을 연결 또는 분리하고, 상기 제 3 세그먼트 입/출력 라인과 상기 제 4 세그먼트 입/출력 라인을 연결 또는 분리하기 위한 복수의 페이지 변경 스위치를 더 포함하는 반도체 메모리.
  14. 제 7 항에 있어서,
    상기 제 1 세그먼트 입/출력 라인 및 상기 제 3 세그먼트 입/출력 라인 각각을 상기 제 1 로컬 입/출력 라인과 연결하고, 상기 제 2 세그먼트 입/출력 라인 및 상기 제 4 세그먼트 입/출력 라인 각각을 상기 제 2 로컬 입/출력 라인과 연결하기 위한 복수의 입/출력 스위치를 더 포함하는 반도체 메모리.
  15. 제 14 항에 있어서,
    제 1 제어 신호 및 상기 페이지 사이즈 신호에 응답하여 상기 복수의 입/출력 스위치를 제어하기 위한 제 2 제어 신호를 생성하도록 구성된 제어부를 더 포함하는 반도체 메모리.
  16. 제 15 항에 있어서,
    상기 제 1 제어 신호는 로우 액티브 신호에 의해 활성화되는 반도체 메모리.
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