KR20150036050A - 광전자 반도체 칩, 그리고 광전자 반도체 칩의 제조 방법 - Google Patents
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Abstract
하나 이상의 실시예에서, 광전자 반도체 칩(1)은 캐리어(2)를 포함한다. n형 층(31)과 p형 층(35) 사이에 위치되어 전자기 방사선을 생성하기 위한 활성층(33)을 포함하는 반도체 층 시퀀스(3)는 캐리어 상면(20) 상에 부착된다. 반도체 칩(1)은 전기 접촉을 위한 n형 접촉점(51) 및 p형 접촉점(55)을 포함한다. 또한, 반도체 칩(1)은 2개 또는 3개 이상의 전기 스트립 도체(4)를 포함한다. 상면도로 볼 때, 반도체 층 시퀀스(3)는 서로 나란히 배열되는 2개 이상의 이미터 영역(36)으로 구조화된다. 이미터 영역들(36)은 스트립 도체들(4)을 통해 직렬로 전기 연결된다. 스트립 도체들(4)은 캐리어(2)의 반대 방향으로 향해 있는 반도체 층 시퀀스(3)의 면 상에 위치된다.
Description
본 발명은 광전자 반도체 칩에 관한 것이다. 그 밖에도, 본 발명은 상기 광전자 반도체 칩을 제조하기 위한 방법에도 관한 것이다.
본 발명의 해결할 과제는, 비교적 높은 동작 전압으로 동작될 수 있는 광전자 반도체 칩을 명시하는 것에 있다.
상기 과제는 특히 특허 독립 청구항의 특징들을 갖는 광전자 반도체 칩을 통해 해결된다. 바람직한 개선예들은 종속 청구항들의 대상이다.
하나 이상의 실시예에 따라서, 반도체 칩은 전자기 방사선을 생성하도록 구성된다. 예컨대 반도체 칩의 동작 중에 자외선 방사선, 청색광, 녹색광 및/또는 적색광이 생성된다. 바람직하게 반도체 칩은 발광다이오드 칩 또는 레이저 다이오드 칩이다.
하나 이상의 실시예에 따라서, 반도체 칩은 캐리어를 포함한다. 캐리어는 캐리어 상면과 이 캐리어 상면에 대향하여 위치하는 전면(front face)을 포함한다. 캐리어는 반도체 칩을 기계적으로 지지하면서 기계적으로 지탱하는 컴포넌트이다. 캐리어는 최대 두께를 갖는 반도체 칩의 컴포넌트일 수 있다. 예컨대 캐리어의 두께는 75㎛를 포함하여 그 이상과 500㎛ 사이, 또는 100㎛를 포함하여 그 이상과 300㎛ 사이의 범위이다. 대체되거나 추가되는 방식으로, 캐리어의 두께는 바람직하게는, 캐리어 상면에 대한 상면도로 볼 때, 반도체 칩의 평균 측면 치수의 최소 5%이거나, 또는 최소 7.5%이고, 그리고/또는 최고 35%이거나, 또는 최고 25%이다. 특히 캐리어는 전기 절연성 재료로 형성된다. 그 밖에도, 캐리어는 바람직하게는 일체형으로 형성되고 단일의 응집성 재료로 형성된다.
하나 이상의 실시예에 따라서, 반도체 칩은 반도체 층 시퀀스를 포함한다. 반도체 층 시퀀스는 전자기 방사선을 생성하기 위한 하나 이상의 활성층을 포함한다. 또한, 반도체 층 시퀀스는 n 전도성 n형 층과 p 전도성 p형 층을 포함한다. 활성층은 n형 층과 p형 층 사이의 경계면을 통해 형성될 수 있다. 똑같은 정도로, 활성층은 단일 양자 우물 구조로서, 또는 다중 양자 우물 구조로서 형성될 수 있다.
반도체 층 시퀀스는 바람직하게는 III-V 화합물 반도체 재료를 기반으로 한다. 반도체 재료는 예컨대 AlnIn1 -n- mGamN과 같은 질화물 화합물 반도체 재료이거나, 또는 AlnIn1 -n- mGamP와 같은 인화물 화합물 반도체 재료이거나, 또는 AlnIn1 -n- mGamAs와 같은 비소화물 화합물 반도체 재료이며, 각각 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 및 n + m ≤ 1이다. 이 경우, 반도체 층 시퀀스는 도펀트 및 추가 성분들을 함유할 수 있다. 그러나 단순화를 위해, 비록 명시된 성분들이 부분적으로 적은 양의 추가 물질들을 통해 대체되고, 그리고/또는 보충될 수 있다고 하더라도, 반도체 층 시퀀스의 결정 격자(crystal lattice)의 실질적인 성분들만이, 다시 말해 Al, As, Ga, In, N 또는 P만이 명시되어 있다. 바람직하게 반도체 층 시퀀스는 AlnIn1 -n- mGamN을 기반으로 한다.
하나 이상의 실시예에 따라서, 반도체 칩은 하나 또는 그 이상의 n형 접촉점과 하나 또는 그 이상의 p형 접촉점을 포함한다. 접촉점들은 반도체 칩을 전기 접촉하도록 구성된다. 예컨대 접촉점들은, 반도체 칩이 납땜에 의해 접촉점들을 통해 전기 및 기계적으로 고정될 수 있도록 구성된다. 바람직하게 반도체 칩은 정확히 하나의 n형 접촉점과 정확히 하나의 p형 접촉점을 포함한다. 바람직하게 n형 접촉점은 n형 층과 직접 전기 연결되고 p형 접촉점은 p형 층과 직접 전기 연결된다.
하나 이상의 실시예에 따라서, 반도체 칩은 복수의 전기 스트립 도체, 바람직하게는 2개 이상, 또는 3개 이상, 또는 4개 이상의 스트립 도체를 포함한다. 스트립 도체들은 특히 금속 또는 금속 합금을 포함하거나, 또는 이들로 구성된다. 똑같은 정도로, 스트립 도체는 부분적으로 아연 산화물과 같은 전기 전도성 산화물로 형성될 수 있다. 스트립 도체는 연속되고 전기적으로 끊김 없는 저항성 도체일 수 있다.
하나 이상의 실시예에 따라서, 반도체 층 시퀀스는, 캐리어 상면에 대한 상면도로 볼 때, 서로 나란히 배열된 2개 이상의 이미터 영역으로 구조화된다. 바람직하게 이미터 영역들 각각은, 반도체 칩의 규정에 따른 사용 중에 방사선을 방출하도록 구성된다. 상면도로 볼 때, 이미터 영역들은 바람직하게는 중첩되지 않는다. 동일한 반도체 층 시퀀스에서의 모든 이미터 영역은 구조화된다. 캐리어 상면에 대해 평행한 방향으로 이미터 영역들의 이격 간격은 바람직하게는 작다. '작다'란, 이격 간격이 최고 5㎛이거나, 또는 최고 2㎛인 것을 의미할 수 있다.
하나 이상의 실시예에 따라서, 스트립 도체들은 캐리어의 반대 방향으로 향해 있는 반도체 층 시퀀스의 면 상에 위치된다. 달리 말하면, 이 경우, 반도체 층 시퀀스는 캐리어와 스트립 도체들 사이에 위치된다.
하나 이상의 실시예에 따라서, 모든 이미터 영역, 또는 이미터 영역들 중 적어도 일부분은 스트립 도체들을 통해 직렬로 전기 연결된다. 특히 이미터 영역들 중 하나의 이미터 영역의 n형 층은 전류 방향으로 인접한 이미터 영역의 p형 층과 연결된다. 전류 방향은 전기 직렬 회로로부터 발생한다. 이미터 영역의 내부에서 전류 흐름은 분기될 수 있다. 인접한 이미터 영역들 사이에서 전류 흐름은 바람직하게는 분기되지 않고 분명하다.
하나 이상의 실시예에서, 광전자 반도체 칩은 캐리어 상면을 갖는 캐리어를 포함한다. n 전도성 n형 층과 p 전도성 p형 층 사이에 위치되어 전자기 방사선을 생성하기 위한 하나 이상의 활성층을 포함한 반도체 층 시퀀스는 캐리어 상면 상에 부착된다. 반도체 칩은 반도체 칩의 전기 접촉을 위해 n형 접촉점과 p형 접촉점을 포함한다. 또한, 반도체 칩은 2개 이상, 또는 3개 이상의 전기 스트립 도체를 포함한다. 캐리어 상면에 대한 상면도로 볼 때, 반도체 층 시퀀스는 서로 나란히 배열된 2개 이상의 이미터 영역으로 구조화된다. 이미터 영역들은 스트립 도체들을 통해 직렬로 전기 연결된다. 스트립 도체들은 캐리어의 반대 방향으로 향해 있는 반도체 층 시퀀스의 면 상에 위치된다.
이미터 영역들의 상호 간 직렬 연결을 통해, 단일의 이미터 영역을 포함한 발광다이오드 칩에 대해 통상적인 경우보다 앞서 명시한 반도체 칩의 수 배만큼 더 높은 동작 전압이 달성될 수 있다. 상대적으로 더 높은 동작 전압은 강하게 전압 변환하는 안정기의 배제를 허용한다. 그 결과, 상대적으로 더 높은 시스템 효율성이 실현될 수 있다.
상기 반도체 칩의 경우, 이미터 영역들의 직렬 연결은 칩 평면 상에서 수행될 수 있다. 다시 말하면, 직렬 회로의 구성을 위해, 예컨대 인쇄회로기판 상에 외부 스트립 도체들은 필요하지 않다. 이는 이미터 영역들의 직렬 회로의 조립을 단순화하고 반도체 칩의 정렬 비용을 감소시킨다.
하나 이상의 실시예에 따라서, 직렬 회로의 전류 방향을 따라서 연속되는 2개의 스트립 도체는 관통된다. 관통은 특히 캐리어 상면에 대해 수직인 방향에 관련된다. '관통'이란, 캐리어 상면에 대해 평행한 일 평면에서 일측 스트립 도체의 둘레가 타측 스트립 도체의 재료에 의해 에워싸이는 것을 의미할 수 있다. 관통하는 스트립 도체는 바람직하게는 관통되는 스트립 도체의 부분 영역보다 부분적으로 캐리어 상면에 더 가깝게, 그리고 부분적으로는 캐리어 상면으로부터 더 멀리 이격되어 위치된다. 적어도 접촉점들과 직접 전기 연결되지 않는 스트립 도체들의 경우, 상기 스트립 도체들 각각은 정확히 하나의 다른 스트립 도체를 관통할 수 있고, 접촉점들에 직접 전기 접촉하지 않는 상기 스트립 도체들 각각은 정확히 하나의 다른 스트립 도체에 의해 관통될 수 있다. 접촉점들과 직접 전기 접촉하는 스트립 도체들은 다른 스트립 도체들과 다르게 형성될 수 있다.
하나 이상의 실시예에 따라서, 접촉점들과 직접 전기 연결되지 않는 모든 스트립 도체는 제조 공차의 범위에서 동일하게 형성된다. 이런 스트립 도체들은 병진 및 회전의 기하학적 연산을 통해 합동이 되는 방식으로 서로 조합될 수 있다.
하나 이상의 실시예에 따라서, 적어도 접촉점들과 직접 전기 연결되지 않는 스트립 도체들은 하나 또는 그 이상의 접촉면을 포함한다. 바람직하게 정확히 하나의 접촉면은 p형 층 상에 위치된다. 특히 접촉면은 p형 층과 직접 전기 연결된다. p형 층과 접촉면 사이에는 바람직하게는 추가 층이 위치되지 않거나, 또는 전기 접촉의 향상을 위한 기껏해야 하나의 층이 위치된다. 접촉면은 예컨대, 상면도로 볼 때, p형 층의 50% 이상, 또는 70% 이상, 또는 85% 이상을 덮는다. 따라서 p형 층은 접촉면에 의해 거의 완전히 덮일 수 있다.
하나 이상의 실시예에 따라서, 접촉면은 하나 또는 그 이상의 개구부를 포함한다. 개구부들은 바람직하게 그 둘레가 접촉면의 재료에 의해 에워싸인다. 이 경우, 개구부들은 접촉면 내의 구멍들일 수 있다.
하나 이상의 실시예에 따라서, 스트립 도체들 중 하나의 스트립 도체의 접촉면의 하나 이상의 개구부를 통해 추가의 스트립 도체의 부분 영역이 통과한다. 접촉면을 관통하는 상기 추가 스트립 도체는 바람직하게는 상응하는 이미터 영역의 n형 층 내에까지 도달하면서 하나 이상의 활성층을 관통한다.
하나 이상의 실시예에 따라서, 적어도 접촉점들과 직접 전기 연결되지 않는 스트립 도체들은 전기 전도성 브리지를 포함한다. 브리지는, 2개의 인접한 전기 이미터 영역을 서로 전기 연결하도록 구성된다. 브리지는 스트립 도체 유형으로, 또는 바람직하게는 평면으로 형성될 수 있다.
하나 이상의 실시예에 따라서, 스트립 도체의 브리지는, 캐리어 상면에 대한 상면도로 볼 때, 브리지를 통해 상호 간에 전기 연결되는 2개의 이미터 영역을 각각 부분적으로 덮는다. 또한, 상기 이미터 영역들 중 하나 이상의 이미터 영역은 브리지에 의해 적어도 50%까지, 또는 적어도 80%까지 덮일 수 있다. 따라서 이미터 영역들은 스트립 도체들의 브리지들에 의해 거의 완전히 덮일 수 있다.
하나 이상의 실시예에 따라서, 스트립 도체들의 접촉면들 중 각각 정확히 하나의 접촉면은 이미터 영역들 중 각각 정확히 하나의 이미터 영역 상에 부착된다. 상기 스트립 도체들의 상기 접촉면들 각각은 전류 방향으로 인접한 정확히 하나의 스트립 도체의 브리지(들)에 의해 관통된다. 이는 접촉점들과 직접 전기 연결되는 스트립 도체들에는 적용되지 않을 수 있다.
하나 이상의 실시예에 따라서, 모든 접촉면은 하나의 공통 평면에 위치한다. 이런 공통 평면은 바람직하게는 캐리어 상면에 대해 평행하게 배향된다. 이런 평면에 대해 평행하게 연장되는 브리지들의 부분 영역들은, 바람직하게는 접촉면들보다 캐리어 상면으로부터 더 멀리 이격되어 위치된다. 상기 평면에 대해 수직으로 배향되는 브리지들의 부분 영역들은, 부분적으로 접촉면들보다 캐리어 상면에 더 가깝게 위치될 수 있다.
하나 이상의 실시예에 따라서, 접촉면들을 통해 범위 한정되는 평면에 대해 평행하게 연장되는 n형 접촉점 및/또는 p형 접촉점의 부분 영역들은 접촉면들보다 캐리어 상면으로부터 더 멀리 이격된다. 특히 접촉점들은, 적어도 반도체 층 시퀀스가 그 내부에 위치되는 캐리어 상면 상부의 반공간부(half-space)를 위해, 캐리어 상면으로부터 가장 멀리 이격되어 위치하는 반도체 칩의 부분들을 형성할 수 있다.
하나 이상의 실시예에 따라서, 스트립 도체들 또는 이들 스트립 도체의 부분 영역은 활성층 내에서 생성되는 방사선을 위한 반사판으로서 형성된다. 이런 경우에, 스트립 도체들은 바람직하게는 은 또는 알루미늄과 같은 반사성 금속을 포함하거나, 또는 그 반사성 금속으로 구성된다.
하나 이상의 실시예에 따라서, 캐리어는 반도체 층 시퀀스를 위한 성장 기판이다. 다시 말하면, 이 경우, 반도체 층 시퀀스는 캐리어의 캐리어 상면 상에 직접 성장된다. 캐리어는 특히 사파이어 기판이다.
하나 이상의 실시예에 따라서, 반도체 칩은 플립 칩이다. 반도체 칩은 바람직하게는 표면 실장 가능하다. 또한, 접촉점들은 바람직하게는 캐리어 상면에 대해 평행한 하나의 공통 평면에 위치된다. 반도체 칩은 특히 본딩 와이어 없이 접촉될 수 있다. 이 경우, 외부 인쇄회로기판과 직접 접촉하여 위치되는 반도체 칩의 유일한 부분들은 n형 접촉점 및 p형 접촉점일 수 있다.
하나 이상의 실시예에 따라서, 반도체칩의 주방사면은 캐리어 상면에 대향하여 위치하는 캐리어의 전면을 통해 형성된다. 이 경우, 반도체 칩 내에서 동작 중에 생성되는 방사선은 오로지 또는 대부분 캐리어를 통해 방출된다. 이를 위해, 캐리어는 구조화부, 특히 거친 처리부(roughening)를 구비하거나, 또는 반사 방지층을 구비할 수 있다. 똑같은 정도로, 캐리어 상에는, 렌즈 또는 발광 변환 물질과 같은 광학 활성 요소들이 부착될 수 있다.
하나 이상의 실시예에 따라서, 캐리어 상면에 대한 상면도로 볼 때, 전류 방향으로 인접하는 스트립 도체들은 중첩된다. 다시 말하면, 상면도로 볼 때, 스트립 도체들은 적어도 부분적으로 서로 적층되어 연장될 수 있다. 이런 서로 적층되어 연장되는 스트립 도체들은 반도체 층 시퀀스를 통해서만 상호 간에 전기 연결될 수 있다. 이런 고려의 경우, ESD 보호 다이오드처럼 정전기 방전을 통한 손상으로부터 보호하기 위한 반도체 칩의 소자들이 배제될 수 있다.
하나 이상의 실시예에 따라서, 인접한 이미터 영역들 사이에서 반도체 층 시퀀스는 완전히 제거된다. 이 경우, 인접한 이미터 영역들 사이에 반도체 층 시퀀스의 반도체 재료로 이루어진 연속적인 연결부는 존재하지 않는다. 이 경우, 스트립 반도체들을 통한 전기 연결부를 제외함과 더불어, 이미터 영역들은 완전히 상호 간에 전기 절연될 수 있다. 이런 고려에서도, 정전기 방전에 대한 보호를 위한 요소들은 무시될 수 있다.
하나 이상의 실시예에 따라서, 인접한 이미터 영역들 사이의 트렌치 또는 중간 공간은 특히 캐리어 상면에 대해 평행한 방향으로 부분적으로 또는 완전히 재료로 충전된다. 이런 재료는 전기 절연성 재료이다. 또한, 상기 재료는 바람직하게는 반도체 칩의 동작 중에 생성되는 방사선에 대해 반사성이거나, 또는 아무런 작용을 하지 않거나, 또는 무시될 수 있는 비율로만 흡수하는 방식으로 작용한다.
하나 이상의 실시예에 따라서, 반도체 칩은 정확히, 또는 최소 2개, 3개, 4개 또는 6개의 이미터 영역을 포함한다. 대체되거나 추가되는 방식으로, 반도체 칩은 최고 24개, 또는 최고 16개, 또는 최고 8개의 이미터 영역을 포함한다.
그 밖에도, 앞서 언급한 실시예들 중 하나 또는 그 이상의 실시예와 결부되어 기술된 것과 같은 광전자 반도체 칩을 제조하기 위한 방법도 명시된다. 그러므로 반도체 칩의 특징들은 방법에 대해서도 개시되며, 그리고 그 반대의 경우도 성립된다.
하나 이상의 실시예에 따라서, 본원의 방법은 적어도, 또는 정확히 하기 단계들을 포함한다.
- 캐리어를 제공하는 단계,
- 캐리어 상면 상에 반도체 층 시퀀스를 에피택셜 성장시키는 단계,
- 캐리어의 반대 방향으로 향해 있는 반도체 층 시퀀스의 상면 상에 스트립 도체들을 위한 하나 이상의 접촉층을 도포하는 단계,
- 하나 이상의 접촉층을 스트립 도체들의 접촉면들로 구조화하는 단계,
- 반도체 층 시퀀스를 이미터 영역들로 구조화하는 단계,
- 상면 상에 하나 이상의 전기 절연성 보호층을 도포하는 단계,
- 스트립 도체들의 전기 전도성 브리지들이 인접한 이미터 영역들을 서로 전기 연결하도록 하면서 상기 브리지들을 도포하는 단계, 및
- n형 접촉점 및 p형 접촉점을 도포하는 단계.
바람직하게 방법 단계들은 명시된 순서로 실행된다. 대체되는 방식으로, 기술적 측면에서 중요한 점에 한해, 상이한 순서도 똑같은 정도로 가능하다.
하기에는 본원에 기술한 광전자 반도체 칩과 본원에 기술한 방법이 도면을 참조하여 실시예들에 따라서 더 상세히 설명된다. 이 경우, 동일한 도면 부호들은 개별 도면들에서 동일한 소자들을 지시한다. 그러나 그와 동시에 일정한 축적 비율의 관계는 도시되어 있는지 않다. 오히려 개별 소자들은 더 나은 이해를 위해 과장된 방식으로 크게 도시되어 있을 수 있다.
도 1 내지 도 12는 본원에서 기술되는 광전자 반도체 칩을 위한 제조 방법의 일 실시예의 개략적 단면도들이다.
도 13 내지 도 15는 본원에서 기술되는 광전자 반도체 칩의 실시예들을 위한 스트립 도체들의 개략도들이다.
도 16은 본원에서 기술되는 광전자 반도체 칩의 실시예들에 대한 개략적 상면도이다.
도 13 내지 도 15는 본원에서 기술되는 광전자 반도체 칩의 실시예들을 위한 스트립 도체들의 개략도들이다.
도 16은 본원에서 기술되는 광전자 반도체 칩의 실시예들에 대한 개략적 상면도이다.
도 1 내지 도 12에는, 광전자 반도체 칩(1)을 제조하기 위한 방법 단계들이 단면도로 각각 도시되어 있다. 단면 평면의 외부에 위치하는 부분들, 특히 도면 평면 뒤쪽에 위치하는 재료들은 도면의 단순화를 위해 도 1 내지 도 12에는 각각 도시되어 있지 않다.
도 1에 따라서, 캐리어(2)가 제공된다. 캐리어(2)는 성장 기판이며, 특히 사파이어이다. 캐리어(2)는 캐리어 상면(20)과 이 캐리어 상면에 대향하여 위치하는 전면(22)을 포함한다.
캐리어 상면(20) 상에는 반도체 층 시퀀스(3)가 에피택셜 증착된다. 반도체 층 시퀀스(3)는, 캐리어(2)에 가장 가깝게 위치되는 n 전도성 n형 층(31)을 포함한다. 또한, 반도체 층 시퀀스(3)는 p 전도성 p형 층(35)을 포함한다. 캐리어(2)의 반대 방향으로 향해 있는 반도체 층 시퀀스(3)의 상면(38)은 p형 층(35)을 통해 형성된다.
n형 층(31)과 p형 층(35) 사이에는 하나 이상의 활성층(33)이 위치된다. 활성층(33)은 pn 접합을 통해, 또는 양자 우물 구조를 통해 형성될 수 있다. n형 층(31) 및 p형 층(35)의 경우에서도, 이들 층이 복수의 층으로 구성될 수 있다. 이는 도들의 단순화된 도면에 각각 도시되어 있지 않다.
n형 층(31)은 예컨대 약 5㎛의 두께를 보유하고 p형 층(35)은 약 120㎚의 두께를 보유한다. 언급한 수치 값들은 하기에 언급되는 모든 수치 값과 마찬가지로 모든 다른 실시예에서도 적용될 수 있고 예컨대 최고 50%의 공차로, 또는 최고 25%의 공차로 적용된다.
도 2에는, 상면(38) 상에 접촉층(40)이 증착되는 점이 도시되어 있다. 접촉층(40)은 예컨대 은으로 형성되어 약 600㎚의 두께를 보유할 수 있는 제1 층(40a)을 포함한다. 대체되는 방식으로, 하나 또는 그 이상의 추가 금속층, 예컨대 구리층을 통해 후막화되는 훨씬 더 얇은 은 층에 관계될 수도 있다.
선택에 따라, 캐리어(2)의 반대 방향으로 향해 있는 제1 층(40a)의 면 상에 접촉층(40)의 제2 층(40b)이 위치된다. 이런 제2 층(40b)은 바람직하게는 ZnO와 같은 전도성 산화물로 형성된다. 제2 층(40b)을 통해서는, 차후 인접하는 유전체 재료에 대한 접착성이 향상될 수 있다. 제2 층(40b)은 예컨대 약 70㎚의 두께를 보유한다. 접촉층(40)을 형성하는 층들(40a, 40b)은 바람직하게는 상면(38) 상에 전체 표면에 걸쳐서 증착된다.
도 3에는, 접촉층(40)이 특히 포토리소그래피 방식으로 부분적으로 상면(38)으로부터 제거되는 점이 확인된다. 그 결과, 스트립 도체들(4)을 위한 접촉면들(41)로 구조화가 수행되고 개구부들(44)이 형성된다. 접촉면들(41)은 결과적으로 형성되는 개구부들(44)을 각각 환형으로, 또는 프레임 형태로 에워싼다. 개구부들(44)의 면적은, 상면도로 볼 때, 접촉면(41)의 나머지 면적에 비해 작다. 도 3의 단면도를 통해 암시되는 것과 달리, 접촉면들(41)은 바람직하게는 반도체 층 시퀀스(3)의 상면(38)의 대부분을 덮는다.
도 4에는, p형 층(35)이 일부 위치에서 n형 층(31)으로부터 제거되며, 그럼으로써 n형 층(31)이 일부 위치에서 노출된다. p형 층(35)의 남아 있는 영역들은 측면으로, 캐리어 상면(20)에 대해 평행한 방향으로 접촉면(41)보다 더 돌출될 수 있다. 또한, n형 층(31)의 재료도 부분적으로 제거되며, 그럼으로써 활성층(33)은 분리된다.
도 5에 따라서, 반도체 층 시퀀스(3)는 개별 이미터 영역들(36)로 구조화된다. 인접한 이미터 영역들(36) 사이에서 반도체 층 시퀀스(3)의 반도체 재료는 완전히 제거된다. 따라서 이미터 영역들(36)은 모두 공통 캐리어(2) 상에 위치된다. 다른 기판 상으로의 리본딩(re-bonding)은 개시되지 않는다. 캐리어 상면(20)에까지 이미터 영역들(36)의 기계적 연결은 지속적으로 유지된다. 이런 방법 단계에서 인접한 이미터 영역들(36) 사이의 전기 연결은 존재하지 않는다.
도 6에는, 도 5에 따라 제조된 구조들 상에 그 둘레에 보호층들(61, 62)이 도포되는 점이 도시되어 있다. 캐리어(2)에 가장 가깝게 위치하는 제1 보호층(61)은 예컨대 알루미늄 산화물층, 알루미늄 질화물층, 규소 산화물층, 또는 규소 질화물층이다. SiO2:Al 층도 이용될 수 있다.
제1 보호층(61) 상에는 제2 보호층(62)이 증착된다. 제2 보호층(62)은 예컨대 규소 이산화물/규소 질화물 다중층이다. 제2 보호층(62)은 예컨대 화학 기상 증착(영어: Chemical Vapor Deposition; 약어: CVD)에 의해 제조된다. 제2 보호층(62)은 특히 약 400㎚의 두께를 보유한다.
도 7에 따른 방법 단계에서, 보호층들(61, 62)은 부분적으로 제거되며, 접촉면들(41)은 일부 위치에서 노출된다. 똑같은 정도로, 개구부들(44) 내에서 n형 층(31)도 부분적으로 노출된다.
도 8에 따라서, 개구부들(44) 내로, 스트립 도체들(4)의 브리지들(42)을 위한 전기 전도성 재료가 삽입된다. 전기 접점의 향상을 위해, 선택에 따라, 접촉층, 예컨대 ZnO 층이 n형 층(31) 상에 스퍼터링될 수 있다. 이어서, 개구부들(44)은 바람직하게는 실질적으로 완전히 금속으로, 예컨대 은으로 채워진다. 브리지들(42)의 재료의 삽입 후에, 어닐링(영어: annealing)이 수행될 수 있다.
도 9에 따른 방법 단계에서는 브리지들(42)이 완성되고 스트립 도체들(4)이 형성된다. 이런 방법 단계에서 특히 캐리어 상면(20)에 대해 실질적으로 평행하게 연장되는 스트립 도체들(4)의 부분 영역들이 제조된다. 이 경우, 스트립 도체들(4) 각각은 접촉면들(41) 중 하나와 브리지들(42) 중 하나를 포함한다. 그 결과에 따른 전류 경로들(C)은 도 9에 화살표들을 통해 개략적으로 도시되어 있다. 이미터 영역들(36) 중 하나의 이미터 영역의 내부에서 접촉면들(41) 사이의 파선 화살표들은, 접촉면들(41)이 개구부들(44)의 둘레에 환형으로 형성되어 있는 것을 지시한다.
브리지들(42)을 위한 재료는 바람직하게는 실질적으로 전체 표면에 도포된다. 그 다음, 브리지들(42)을 위한 층 내에는, 인접한 스트립 도체들(4)을 상호 간에 전기 절연된 상태로 유지하기 위해, 비교적 작은 리세스들만이 존재한다.
캐리어 상면(20)에 대해 평행하게 연장되는 브리지들(42)의 부분 영역들에 대한 재료는 바람직하게는 은과 같은 반사성 재료이다. 접착 촉진을 위해, 접촉면들(41)에까지 선택에 따라 티타늄 또는 ZnO로 이루어진 박층이 위치될 수 있다. 캐리어(2)로부터 이격되는 방향으로, 브리지들(42)은, 마찬가지로 후속하는 층들에 대한 접착 향상을 위해, 얇은 백금층 및/또는 얇은 티타늄층에 의해 덮일 수 있다. 따라서 브리지들(42)의 일측 면 또는 양측 면 상에, 캐리어 상면(20)에 대해 수직인 방향으로 접착 촉진층이 위치될 수 있다. 캐리어 상면(20)에 대해 평행하게 연장되는 브리지들(42)의 부분 영역들은 예컨대 약 150㎚ 또는 약 350㎚의 두께를 보유한다.
도 10에 따라서, 제3 보호층(63)은, 예컨대 CVD에 의해, 전체 표면에 증착된다. 제3 보호층(63)의 재료는 예컨대 규소 질화물이다. 제3 보호층(63)의 두께는 약 500㎚ 안팎의 범위일 수 있다.
도 11에는, 제3 보호층(63) 내에 2개의 리세스가 형성됨으로써, 접촉면들(41) 중 하나와 브리지들(42) 중 하나가 노출되는 점이 도시되어 있다.
도 12에 따라서는, n형 접촉점(51) 및 p형 접촉점(55)이 형성됨으로써 반도체 칩(1)이 완성된다. 선택에 따라, 접촉점들(51, 55)은 다층으로 구성된다. 선택에 따른 제1 층(51b)은 예컨대 티타늄 및/또는 티타늄-텅스텐-질화물로 형성되어 배리어 층, 확산 정지층 및/또는 접착 촉진층으로서 기능할 수 있다. 제1 층(51b, 55b) 상에는 제2 층(51a, 55b)이 형성된다. 제2 층(51a, 55a)은 바람직하게는 납땜 가능하고 AuSn으로 형성될 수 있다. 접촉점들(51, 55)의 두께는 예컨대 200㎚을 포함하여 그 이상과 3㎛ 사이이다.
도 12에 따른 반도체 칩(1)은 이미터 영역들(36) 중 2개의 이미터 영역만을 포함한다. 도시된 것과 달리, 더 많은 개수의 이미터 영역(36)이 제공될 수 있다. 이미터 영역들(36) 중 각각의 이미터 영역 상에서는 약 3V의 전압 강하가 수행된다. 이 경우, 이미터 영역(36)이 예컨대 4개인 경우, 반도체 칩(1)은 약 12V의 전압으로 동작될 수 있다. 이미터 영역(36)이 그에 상응하게 많은 경우, 그에 상응하게 더 높은 동작 전압이 달성될 수 있다.
도 13 내지 도 15에는, 스트립 도체들(4)의 가능한 구성들이 개략적으로 도시되어 있으며, 부분도 a)는 각각의 개략적 측면도에 관한 것이고, 부분도 b)는 각각의 개략적 상면도에 관한 것이다. 도 13 내지 도 15에는 스트립 도체들(4)의 다양한 양태들이 도시되어 있다. 이 경우, 도 13 내지 도 15에 도시된 스트립 도체들 간의 혼합 형태들도 반도체 칩에서 예컨대 도 12에 따라서 발생할 수 있다.
도 13에 따라서, 스트립 도체(4)의 접촉면(41)은 정확히 하나의 개구부(44)를 포함하며, 브리지(42)는 상면도로 볼 때 스트립 형태로 형성되고 측면도로 볼 때에는 U자 형태로 형성된다. 접촉면(41)에 대해 수직으로 연장되는 브리지(42)의 영역은 접촉면(41)을 통해 범위 한정되는 평면과 교차한다.
도 14에 따라서, 접촉면(41)은 복수의 개구부(44)를 포함한다. 개구부들(44)은 바람직하게 규칙적으로 격자 패턴으로 배열된다. 브리지(42)는 평면으로 형성되며, 그럼으로써 접촉면(41)과 함께, 이미터 영역(36)을 위한 실질적으로 전체 표면의 반사판이 형성된다. 측면도로 볼 때, 브리지(42)는 F자 형태로, 또는 π 형태로 형성될 수 있다.
모든 다른 실시예에서처럼, 개구부들(44)의 지름은 예컨대 최소 5㎛이고, 그리고/또는 최고 25㎛이다. 개구부들(44)은 바람직하게 최대한 작은 크기를 보유한다.
도 15에 도시된 것과 같은 스트립 도체(4)의 경우, 개구부(44)는 접촉면(41)의 가장자리에 위치된다. 개구부(44)는 러그(lug)로서 형성된다. 브리지(42)는 평면으로 형성되어, 인접한 스트립 도체(미도시)의 접촉면(41)을 바람직하게는 거의 완전히 덮는다.
도 16에는, 반도체 칩들(1)의 추가 실시예들이, 전면(22)에 대한 상면도로 도시되어 있다. 전면(22)은 주방사면으로서 형성된다. 반도체 칩들(1)은 예컨대 최소 0.25㎜, 또는 최소 0.5㎜, 또는 최소 0.75㎜의 에지 길이를 보유한다. 에지 길이는 대체되거나 추가되는 방식으로 최고 3㎜이거나, 또는 최고 2㎜이다.
전면들(22)은 각각 스트립 도체들 또는 층간 연결부들에 의해 분리되지 않는다. 다시 말하면, 캐리어(2)는 바람직하게는 전기 및/또는 기계적 접촉을 위한 구멍들, 관통구들, 또는 리세스들을 포함하지 않는다. 캐리어(2)는 모든 이미터 영역(36)에 걸쳐서 연속해서, 그리고 끊김 없이 연장된다.
도 16a에 따라서, 반도체 칩(1)은, 정방형 패턴으로 배열되고 모두 직렬로 전기 연결되는[화살표들을 통해 식별 표시된 전류 방향(C) 참조] 4개의 이미터 영역(36)을 포함한다.
도 16b에서, 반도체 칩(1)은 규칙적인 격자 패턴으로 배열되는 9개의 이미터 영역(36)을 포함하며, 이들 이미터 영역은 마찬가지로 단일의 전기 직렬 회로에 통합된다.
이와 달리, 도 16c에 따른 반도체 칩(1)은 2개의 분리된 직렬 회로를 포함하고, 이들 직렬 회로는 각각 예컨대 4개의 이미터 영역(36)을 포함한다. 이에 상응하게, 도 16에 따른 반도체 칩(1)은 직렬 회로의 개수에 상응하는 개수의 n형 접촉점 및 p형 접촉점(미도시)을 포함한다.
본원에서 기술한 발명은 실시예들에 따른 기술 내용을 통해 국한되지 않는다. 오히려, 비록 대응하는 특징들 또는 대응하는 조합 자체가 특허청구범위 또는 실시예들에 분명하게 명시되어 있지 않다고 하더라도, 본 발명은 각각의 새로운 특징 및 특징들의 각각의 조합을 포함하며, 이는 특히 특허청구범위 내 특징들의 각각의 조합을 포함한다.
본 특허 출원은, 그 공개 내용이 본원으로써 참조를 통해 수용되는 독일 특허 출원 10 2012 106 364.8의 우선권을 청구하는 것이다.
Claims (15)
- 광전자 반도체 칩(1)이며,
- 캐리어 상면(20)을 구비한 캐리어(2)와,
- 전자기 방사선을 생성하기 위한 하나 이상의 활성층(33)을 구비한 반도체 층 시퀀스이며, 상기 활성층(33)은 반도체 층 시퀀스(3)의 n 전도성 n형 층(31)과 그 p 전도성 p형 층(35) 사이에 위치되는, 상기 반도체 층 시퀀스(3)와,
- 반도체 칩(1)의 전기 접촉을 위한 n형 접촉점(51) 및 p형 접촉점(55)과,
- 2개 이상, 또는 3개 이상의 전기 스트립 도체(4)를 포함하는
상기 광전자 반도체 칩에 있어서,
- 반도체 층 시퀀스(3)는, 캐리어 상면(20)에 대한 상면도로 볼 때, 서로 나란히 배열되는 2개의 이미터 영역(36)으로 구조화되고,
- 스트립 도체들(4)은 캐리어(2)의 반대 방향으로 향해 있는 반도체 층 시퀀스(3)의 면 상에 위치되며,
- 이미터 영역들(26)은 스트립 도체들(4)을 통해 직렬로 전기 연결되는,
광전자 반도체 칩. - 제1항에 있어서,
- 상기 접촉면(41)은 하나 이상의 개구부(44)를 포함하고, 이 개구부를 통해서는 추가 스트립 도체(4)가 n형 층(31) 내에까지 도달하고,
- 적어도 상기 n형 접촉점(51) 또는 상기 p형 접촉점(55)과 직접 전기 연결되지 않는 스트립 도체들(4)은 전기 전도성 브리지(42)를 포함하고,
- 상기 브리지(42)는 2개의 인접한 이미터 영역(36)을 서로 전기 연결하면서, 상기 이미터 영역들(36)을, 캐리어 상면(20)에 대한 상면도로 볼 때, 각각 부분적으로 덮고,
- 모든 접촉면(41)은 캐리어 상면(20)에 대해 평행한 하나의 공통 평면에 위치하고,
- 상기 평면에 대해 평행하게 연장되는 브리지들(42)의 부분 영역들은, 접촉면들(41)보다 캐리어 상면(20)으로부터 더 멀리 이격되어 위치되고,
- 상기 평면에 대해 평행하게 연장되는 n형 접촉점(51) 및 p형 접촉점(55)의 부분 영역들은, 접촉면들(41) 및 브리지들(42)보다 캐리어 상면(20)으로부터 더 멀리 이격되며,
- 브리지들(42)은 평면으로 형성되며, 그럼으로써 접촉면들(41)과 함께, 이미터 영역들(36)을 위한 전체 표면의 반사판이 형성되는, 광전자 반도체 칩(1). - 제1항 또는 제2항에 있어서, 직렬 회로의 전류 방향(C)을 따라서 연속되는 2개의 스트립 도체(4)는 관통되는, 광전자 반도체 칩(1).
- 제3항에 있어서, 적어도 n형 접촉점(51) 또는 p형 접촉점(55)과 직접 전기 연결되지 않는 스트립 도체들(4)은 p형 층(35) 상에 위치되는 접촉면(41)을 포함하며, 상기 접촉면(41)은 하나 이상의 개구부(44)를 포함하고, 이 개구부를 통해 추가 스트립 도체(4)는 n형 층(31) 내에까지 도달하는, 광전자 반도체 칩(1).
- 제1항 내지 제4항 중 어느 한 항에 있어서, 적어도 n형 접촉점(51) 또는 p형 접촉점(55)과 직접 전기 연결되지 않는 스트립 도체들(4)은 전기 전도성 브리지(42)를 포함하며, 상기 브리지(42)는 2개의 인접하는 이미터 영역(36)을 서로 전기 연결하면서, 상기 이미터 영역들(36)을, 캐리어 상면(20)에 대한 상면도로 볼 때, 각각 부분적으로 덮는, 광전자 반도체 칩(1).
- 제4항 및 제5항에 있어서, 스트립 도체들(4)의 접촉면들(41) 중 각각 정확히 하나의 접촉면은 이미터 영역들(36) 중 각각 정확히 하나의 이미터 영역 상에 부착되며, 상기 접촉면들(41) 각각은 전류 방향(C)으로 인접하는 스트립 도체(4)의 브리지(42)에 의해 관통되는, 광전자 반도체 칩(1).
- 제1항 내지 제6항 중 어느 한 항에 있어서, 모든 접촉면(41)은 캐리어 상면(20)에 대해 평행한 하나의 공통 평면에 위치하고, 상기 평면에 대해 평행하게 연장되는 브리지들(42)의 부분 영역들은, 접촉면들(41)보다 캐리어 상면(20)으로부터 더 멀리 이격되어 위치되며, 상기 평면에 대해 평행하게 연장되는 n형 접촉점(51) 및 p형 접촉점(55)의 부분 영역들은, 접촉면들(41) 및 브리지들(42)보다 캐리어 상면(20)으로부터 더 멀리 이격되는, 광전자 반도체 칩(1).
- 제1항 내지 제7항 중 어느 한 항에 있어서, 스트립 도체들(4)의 하나 이상의 부분 영역은 활성층(33) 내에서 생성되는 방사선을 위한 반사판으로서 형성되는, 광전자 반도체 칩(1).
- 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 캐리어(2)는 반도체 층 시퀀스(3)를 위한 성장 기판인, 광전자 반도체 칩(1).
- 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 광전자 반도체 칩은 플립 칩이며, 주방사면은 캐리어 상면(20)에 대향하여 위치하는 캐리어(2)의 전면(22)을 통해 형성되는, 광전자 반도체 칩(1).
- 제1항 내지 제10항 중 어느 한 항에 있어서, 캐리어 상면(20)에 대한 상면도로 볼 때, 전류 방향(C)으로 인접하는 스트립 도체들(4)은 중첩되며, 상기 스트립 도체들(4)은 반도체 층 시퀀스(3)를 통해서만 상호 간에 전기 연결되는, 광전자 반도체 칩(1).
- 제1항 내지 제11항 중 어느 한 항에 있어서, 인접한 이미터 영역들(36) 사이에서 반도체 층 시퀀스(3)는 완전히 제거되며, 그럼으로써 인접한 이미터 영역들(36) 사이에 반도체 층 시퀀스(3)의 반도체 재료로 이루어진 연속적인 연결부는 존재하지 않게 되는, 광전자 반도체 칩(1).
- 제12항에 있어서, 인접한 이미터 영역들(36) 사이의 트렌치는 하나 이상의 전기 절연성 재료(61, 62)로 완전히 채워지는, 광전자 반도체 칩(1).
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 광전자 반도체 칩은 4개 내지 24개의 이미터 영역(36)을 포함하는, 광전자 반도체 칩(1).
- 제1항 내지 제14항 중 어느 한 항에 따른 광전자 반도체 칩(1)을 제조하기 위한 방법이며,
- 캐리어(2)를 제공하는 단계와,
- 캐리어 상면(20) 상에 반도체 층 시퀀스(3)를 에피택셜 성장시키는 단계와,
- 캐리어(2)의 반대 방향으로 향해 있는 반도체 층 시퀀스(3)의 상면(38) 상에 스트립 도체들(4)을 위한 접촉층(40)을 도포하는 단계와,
- 접촉층(40)을 스트립 도체들(4)의 접촉면들(41)로 구조화하는 단계와,
- 반도체 층 시퀀스(3)를 이미터 영역들(36)로 구조화하는 단계와,
- 상면(38) 상에 하나 이상의 전기 절연성 보호층(61, 62)을 도포하는 단계와,
- 스트립 도체들(4)의 전기 전도성 브리지들(42)이 인접한 이미터 영역들(36)을 서로 전기 연결하도록 하면서 상기 브리지들(42)을 도포하는 단계와,
- n형 접촉점(51) 및 p형 접촉점(52)을 도포하는 단계를 포함하는 광전자 반도체 칩의 제조 방법.
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