KR20150021690A - 고효율 발광층을 갖는 발광 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 고효율 발광층을 갖는 발광 소자 및 그 제조 방법에 있어서 에피(epi) 웨이퍼(wafer) 단계에서 N층과 p층을 접합함에 있어서 우선 N층에 나노(nano) 홀 형태의 미세 구멍을 다수 형성하고 다시 2차 증착을 하여 P를 N의 표면 나노(nano) 홀이 형성된 곳에 증착함으로 PN접합부분 표면적을 넓힘으로 고효율 LED칩을 제조 하는 것이다.
본 발명의 일 실시예에 따르면, 상기 에피덱셀 과정에서 N층을 형성한 후 피라미드 형태의 나노(nano) 식각을 N 층의 표면에 형성하여 표면적을 넓히고 다시 N층 위에 P층을 형성할 때 N층에 형성 되어진 피라미드 나노(nano) 음곽 패턴에 p층이 증착 과정을 통하여 피라미드 음곽 패턴 홀이 채워지면서 활성층, P층이 형성 되게 함므로 활성층의 표면적을 넓혀 고효율 LED 칩을 제조하는 것에 관한 것이다.

Description

고효율 발광층을 갖는 발광 소자 및 그 제조 방법{LIGHT EMITTING DEVICE HAVING HIGHLY EFFICIENT BRIGHTNESS LAYER AND METHOD FOR MANUFACTURING THEREOF}

본 발명은 LED 칩을 제조하는 방법에 있어서 pn접합 부분에 나노(nano) 식각 가공을 하여 발광 표면적을 최대로 형성함에 있어서 n층을 먼저 성장 및 나노(nano) 식각한 후 p층을 형성하는 LED 칩 및 이의 제조 방법에 관한 것이다

최근 LED 발광 다이오드(light emitting diode, LED)는 산업 전반에 걸쳐 광원으로서 크게 각광을 받고 있다.

특히 LED는 반도체 소자로서 P-N 접합의 오믹 컨텍층을 형성하여 순방향의 전류를 인가하여 광을 방출하도록 하는 광전 변환 소자로서 반도체 공정이 필수적으로 필요하며 거게에 주로 사용되는 장비가 MOCVD(metal-organic chemical vapor deposition-유기금속화학증착 장비)로 고온에서 증착하는 장비를 사용하고 있다.

LED를 이용한 조명등 및 광원을로 사용하기 까지는 에피 웨이퍼 제조 공정, 칩 생산 공정, 패키징 공정 및 모듈 공정을 거쳐 상용 제품으로 출시된다.

특히 LED 소자가 고출력을 요구하는 장치에 적용되면서, LED 소자의 연구는 내부양자효율, 광추출효율 등과 같은 LED의 효율을 증가시키는 분야에서 활발하게 진행되고 있다.

이러한 LED의 효율을 증가시키는 기술은 날로 발전하여 에피 웨이퍼 제조 공정 과정에서, 비발광 중심으로 작용하는 결정 결함을 감소시키는 기술, 활성층 내에서 전자와 정공의 효율적인 재결합을 촉진시키는 기술, PN접합 수직 구조 등이 연구되고 있다.

특히, LED 소자의 활성층 영역에서 PN접합 방법에서 표면적을 최대로 형성함에 따라 광전가 발생한 광자의 량이 확대 되며 외부로 방출되는 비율을 의미하는 광 추출 효율 또한 매우 뛰어나다.

상기 광자는 활성층의 구조를 최대한 최대 면적을 확보함으로 외부로 방출되는 광자의 양이 많을 뿐 만 아니라 높은 광효율을 만들 수 있다.

일반적으로 LED칩은 상부 표면으로부터 방출되는 양이 약 8∼9％, 칩 하부의 기판으로 나가는 양이 약 20∼30％, 칩내부에서 가이드 되는 양이 약 70∼80％ 정도로 알려져 있다.

예를 들어서 광 추출 효율의 저하를 방지하기 위해 현재 다양한 기술들이 시도되고 있는데, LED 소자가 빛이 방출되기 위한 구조를 형성하는 기술, 반사판 역할을 하는 기판을 에피층과 분리시키는 기술, 표면 거칠기를 증가시켜 전반사를 방지하는 기술 등 여러 가지 기술들을 들 수 있다.

상술한 바와 같은 LED의 효율을 증가시키기 위한 연구로 말미암아 최근 업계에서는 120lm/W 정도의 광변환 효율을 획득할 수 있었으며, 이와 같은 LED의 효율을 증가시키기 위한 다양한 노력은 업계의 요청에 따라 향후에도 꾸준히 계속될 것으로 예측된다.

본 발명이 이루고자 하는 기술적 과제는 LED칩을 제조함에 있어서 MOCVD(metal-organic chemical vapor deposition-유기금속화착증착 장비)고열 증착 과정에서 결정질 웨이퍼에 N층을 먼저 증착한 후 광 효율을 높이기 위하여 활성층을 만드는 과정에서 먼저 N층에 나노(nano) 식각공정을 한 후 다시P층을 증착하는 방법으로 높은 광 효율을 갖는 LED칩을 제조하는 방법을 제공하는 것이다.

상기의 기술적 과제를 이루기 위한 본 발명의 일 측면에 따르는 LED 칩의 제조 방법이 개시된다. 상기 LED 칩 제조 방법에 있어서, 우선 결정질 웨이퍼 상에 N층을 형성한다.

상기 고온 증착과정에서 N층이 형성되면 냉각후 N층 표면에 나노(nano)식각을 한다. 식각후 다시 MOCVD(metal-organic chemical vapor deposition-유기금속화학증착 장비)장비를 P층을 형성하여 활성층의 표면적을 넓혀 광효율이 향상되도록 한다.

상기의 기술적 과제를 이루기 위한 본 발명은 다른 측면에 따른 LED 칩이 개시된다.

상기 LED칩은, N층 형성후 N층에 나노(nano) 패던을 만든 후 P층을 증착하여 완성함으로 상기 LED칩 증착과정에서 활성층의 영역을 최대한 확보하고 N층의 단면과 P층의 단면을 최대한 크게 만드는 것이 포함된다.

본 발명의 일 실시예에 따르면, LED 칩 N층과 p층 접합함에 있어서 우선 N층을 나노(nano) 홀 형태의 미세 구멍을 다수 N층에 형성하고 다시 2차 증착을 하여 P를 N의 표면에 증착함으로 PN접합부분 표면적을 넓힘으로 고효율 LED칩을 제조할 수 있다.

본 발명의 일 실시예에 따르면, 상기 에피덱셀 과정에서 N층을 형성한 후 피라미드 형태의 나노(nano) 식각을 N 층의 표면에 형성하여 표면적을 넓히고 다시 N층 위에 P층을 형성할 때 N층에 형성 되어진 피라미드 홀로 p층이 형성될 때 피라미드 홀이 채워지면서 P층이 형성 되므로 표면적을 용이하게 넓힐 수 있다.

[도 1]은 본 발명의 일 실시 예에 따르는 웨이퍼 상에서 칩 패던을 개략적으로 나타내는 도면이다.
[도 2]는 본 발명의 일 실시 예에 따르는 웨이퍼 상에서 칩 패던 중 한 개의 칩을 개략적으로 나타내는 구조도이다.
[도 3]은 본 발명의 일 실시 예에 따르는 에피웨이퍼 단계에서 n형을 형성하는 단계를 나타내는 단면도이다.
[도 4]는 본 발명의 일 실시 예에 따르는 에피웨이퍼 단계에서 n형을 형성하는 단계에서 n층 표면에 나노(nano) 식각을 한 표면적을 나타내는 단면도이다.
[도 5]는 본 발명의 일 실시 예에 따르는 에피웨이퍼 단계에서 p형을 형성하는 단계에서 n형에 형성되어진 피라미드 형태의 홀에 p형을 증착 하는 과정에서 채워지면서 p을 형성하는 구조도이다.
[도 6]은 나노(nano) 패턴을 n층에 증착하는 예시도
[도 7]은 순서도를 나타낸다.
*도면의 주요 부분에 사용된 부호의 설명
A: LED 칩, a: 결정질 웨이퍼, b: n형 반도체, c: 활성층 및 p형 반도체, b-1: 나노(nano) 음곽 패턴, a-1 나노(nano)패턴이 형성된 n형 반도체

이하, 첨부한 도면들을 참조하여, 본 발명의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다.

단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 또한, 해당 분야에서 통상 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명의 사상을 다양한 다른 형태로 구현할 수 있을 것이다.

그리고, 복수의 도면들 상에서 동일부호는 실질적으로 서로 동일한 요소를 지내에서 본 발명의 사상을 다양한 다른 형태로 구현할 수 있을 것이다. 그리고, 복수의 도면들 상에서 동일부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 한다.

일반적으로, LED 칩의 제조 공정은 사파이어 또는 실리콘 계열의 결정질 웨이퍼를 기판으로 사용하여 고온 증착 장비인 MOCVD장비를 이용하여 에피단계인 성장 단계 즉 에피(epi) 웨이퍼 제조 과정단계와, 칩 패턴 및 사파이어를 분리과정을 통하여 칩 생산 과정, 마이크로 크기의 칩을 패키징 하는 패키징 공정 과정 및 조명등이나 다른 등 구조물을 만들기 위하여 모듈 공정 과정을 포함한다.

본 발명의 일 실시 예에 있어서, 상기 에피 웨이퍼 제조 과정에서는 기판으로 사용되는 결정질 웨이퍼 상에 화합물 반도체를 에피(epi)로 성장시켜 전자를 제공하는 N형 반도체층, 활성층 및 정공을제공하는 P형 반도체층을 형성한다.

상기 활성층은 상기 전자 및 정공을 결합시킴으로써 광을 방출시킨다. 본 발명의 일 실시예에 있어서, 상기 칩 생산 과정에서는 상기 N형 반도체층 및 상기 P형 반도체층에 전기적으로 연결되는 N형 전극 및 P형 전극을 형성하고, 상기 에피 웨이퍼 상에 형성되는 LED 소자를 개별 칩으로 절단한다.

상기 패키징 공정 과정에서는 제조된 개별 칩과 리드(lead)를 연결하고 빛이 최대한 외부로 방출되도록 상기 개별 칩을 패키징한다. 상기 모듈 공정 단계에서는 패키징이 완료된 LED 칩을 PCB와 같은 소정의 프레임에 부착시킨다. 본 발명의 실시 예들은 주로 상기 칩 생산 과정에서 LED 칩의 광효율을 증가시키는 기술에 대하여 개시하지만, 본 실시 예들의 기술들이 LED 칩의 제조 공정의 다른 과정에서 적용되는 것을 배제하는 것은 아니다.

본 명세서에서 설명하는 pn접합 부분에 나노(nano) 식각 가공을 하여 발광 표면적을 최대로 형성함에 있어서 서로 다른 두 물질층 사이에 배치되고, 상기 두 물질층중 n형 반도체에 나노(nano)공법으로 홈 예컨대 피라미드 구조를 만들고 활성층, 정공을제공하는 P형 반도체층을 그 위에 증착과정을 통하여 활성층의 표면적을 넓히고 광효율을 증대 시키는 것이다.

[도 1]은 본 발명의 일 실시 예에 따르는 LED 칩을 생산하는 과정에서 웨이퍼 상태에서 에피성장후 칩 패턴을 개략적으로 나타내는 도면이다. 구체적으로 [도 2]는 웨이퍼상에서 형성된 칩 (A)의 단면도를 확대하여 보여주는 것으로 [도 1]의 n층(b)과 p층(c)을 에피 웨이퍼에서 전극을 형성하지 않고 단일 칩으로 분리 했을 때 일반적으로 볼 수 있는 칩 구조도이다. [도 3]는 사파이어 기판(a)에 에피단계에서 n층(b)만 형성한 단계를 나타내는 구조도이다. [도 3]은 n층(b)을 성장 한 후 n층 위에 나노(nano) 식각공정(b-1)을 나타내는 구조도이다. [도 4]는 n층(b)을 성장 한 후 n층 위에 나노(nano) 식각공정후(b-1) p층(c)을 형성한 구조도이다.

[도 1]의 (A)를 참조하면, 상기에서 설명한 에피 웨이퍼 제조 과정을 통하여, 결정질 웨이퍼 [도 2] (a) 상에 형성되는 복수의 LED 칩 패턴 (A)이 배치된다. 구체적으로, 결정질 웨이퍼(a) 상에는 활성층(미도시), 상기 활성층에 전자를 제공하는 N형 반도체층(미도시) 및 상기 활성층에 정공을 제공하는 P형 반도체층(미도시)이 형성되며, 상기 N형 반도체층 및 상기 P형 반도체층에 전기적으로 연결되는 N형 전극 및 P형 전극(미도시)이 형성된다. 이와 같이,복수의 LED 칩(A)이 결정질 웨이퍼(A) 상에 위치한다. 일 실시예로서, 상기 결정질 웨이퍼가 사파이어계 단결정 웨이퍼인 경우, N형 반도체층, 활성층 및 P형 반도체층은 도핑 수준이 서로 상이한 질화갈륨(GaN)계 화합물 반도체로부터 이루어질 수 있다. 다른 실시예로서, 결정질 웨이퍼가 GaP 단결정 웨이퍼인 경우, N형 반도체층, 활성층 및 P형 반도체층은 도핑 수준이 서로 상이한 알루미늄갈륨인듐인(AlGalnP) 화합물 반도체로부터 이루어질 수 있다.

이와 같이, 본 발명의 실시 예들에 있어서는 결정질 웨이퍼, N형 반도체층, 활성층 및 P형 반도체층은 발광 소자를 구성하는 공지의 다양한 물질이 적용될 수 있다.

[도 3]을 참조하면, 본 발명의 일 실시 예에 의하여, 결정질 웨이퍼(a)로부터 N층(b)이 형성되고 형성된 n층에 다양한 모양의 패턴 홀 예컨대, 다이아몬드, 파라미드, 원뿔, 원추 등을 형성하게 하는 과정으로 이때 적용되는 공법은 나노(nano)공법으로 나노(nano)크기의 홀을 형성하는 것이다.

계속해서 n층이 형성 하기전 나노(nano)패턴을 사파이어 기판위에 형성한 후 n층을 증착한 후에 사파이어 기판을 분리 시켜 나노(nano) 패턴을 형성 할 수도 있다.

계속해서 n형을 완성 시킨 후에 나노(nano) 패턴 [도 6]을 n형에 다시 증착한후 p형을 형성 하는 방법등을 예시로 들 수가 있다.

이렇게 형성된 n형 반도체에 표면 즉 p형이 증착될 곳 표면에 나노(nano)홀 형태의 구멍을 만들고 그 구멍 사이에 p층이 증착됨으로 높은 광효율을 낼 수 있는 표면적을 확보하는 것이다.

또한 본 명세서의 LED 칩 구조도를 설명하는 곳 [도3 4]에는 N형 반도체층, 활성층(미도시), P형 반도체층, 상기 N형 반도체층 및 상기 P형 반도체층에 전기적으로 연결되는 N형 전극 및 P형 전극(미도시)을 포함한다.

[도 7]은 은 본 발명의 일 실시 예에 따르는 고효율 LED 칩의 제조 방법을 나타내는 흐름도이다. [도 7]을 참조하면, 결정질 웨이퍼 상에 n층을 형성한다. 일실시 예에 따르면, 결정질 웨이퍼 상에 화합물반도체를 에피 로 성장시켜 전자를 제공하는 N형 반도체층을 형성한다(100).

이어서 n층에 나노(nano) 음곽 패턴을 형성 한다(200).

음곽 패턴이 형성 된 후 2차 증착 과정을 통해서 활성층 및 P형 반도체층을 형성한다(300).

상기 N형 반도체층 및 상기 P형 반도체층에 전기적으로 연결되는 N형 전극 및 P형 전극을 형성한다. 일 실시예로서, 상기결정질 웨이퍼가 사파이어계 단결정 웨이퍼인 경우, N형 반도체층, 활성층 및 P형 반도체층은 도핑 수준이 서로 상이한 질화갈륨(GaN)계 화합물 반도체로부터 이루어질 수 있다. 다른 실시예로서, 결정질 웨이퍼가 GaP단결정 웨이퍼인 경우, N형 반도체층, 활성층 및 P형 반도체층은 도핑 수준이 서로 상이한 알루미늄갈륨인듐인(AlGalnP) 화합물 반도체로부터 이루어질 수 있다

이와 같이, 본 발명의 실시 예들에 있어서는 결정질 웨이퍼, N형 반도체층, 활성층 및 P형 반도체층은 발광 소자를 구성하는 공지의 다양한 물질이 적용될 수 있다.

상기로부터, 본 개시의 다양한 실시 예들이 예시를 위해 기술되었으며, 아울러 본 개시의 범주 및 사상으로부터 벗어나지 않고 가능한 다양한 변형 예들이 존재함을 이해할 수 있을 것이다. 그리고, 개시되고 있는 상기다양한 실시 예들은 본 개시된 사상을 한정하기 위한 것이 아니며, 진정한 사상 및 범주는 하기의 청구항으로부터 제시될 것이다

Claims (9)

1. LED 칩의 제조 방법에 있어서,
   (a) 결정질 웨이퍼 상에 LED 소자를 형성하는 공정에서 n층 먼저 증착 한 후 ;
   (b) 상기 LED 소자를 형성하는 과정에서 결정질 웨이퍼에 n층과 p층을 형성하는 과정에서 n층을 형성한 후 n층에 나노(nano) 크기의 피라미드 형태 또는 원추 형태 등 나노(nano) 홀을 형성시키는 공정;
   (c)상기 결정질 웨이퍼로부터 n층을 형성한 후 n층에 나노(nano)공정을 통하여 나노(nano) 홀, 피라미드, 원추 형태의 식각을 한 후 2차 증착 공정을 통하여 p층을 증착하여 광 표면적을 최대한 확장하는 LED 칩 제조 방법.
2. 제1 항에 있어서,
   (b) 공정은,
   상기 결정질 웨이퍼의 성장된 n층에 p층을 형성하기전에 n층에 나노(nano)공정으로 피라미드 형태 또는 원추 홀 등을 형성하는 공정을 포함하는 LED 칩 제조 방법.
3. 제1 항에 있어서,
   상기 n층에 나노(nano)공정으로 피라미드 형태 또는 원추 홀 등을 형성하는 공정을 포함하는 LED 칩의 제조 방법에 있어서 표면적을 확대하기 위해서 나노(nano)공정 방법으로 가공하는 크기는 상기 결정질 웨이퍼의 굴절률보다 작고, 공기의 굴절률보다 큰 LED 칩 제조 방법.
4. 제1 항에 있어서,
   (b) 공정은 상기 결정질 웨이퍼에 증착된 n층을 국부적으로 프라즈마 나노(nano) 에칭 과정을 통하여 n층 패턴을 형성하는 공정을 포함하는 LED 칩 제조 방법.
5. 제4 항에 있어서,
   상기 n층에 나노(nano)공정으로 피라미드 형태 또는 원추 홀 등을 형성하는 공정을 포함하는 LED 칩의 제조 방법에 있어서 패턴의 특성은 상기 플라즈마 및 레이저 또한 화학적 에칭을 함에 있어서 상기 결정질 웨이퍼에 증착 되어진 n층의 면적, 출력, 조사시간, 간격, 깊이, 회수 중 적어도 하나 이상에 따라 결정되는 LED 칩 제조 방법.
6. 제1 항에 있어서,
   상기 결정질 웨이퍼는 단결정 사파이어로 이루어지며, 상기 패턴이 형성 되는 곳은 결정질 웨이퍼는 단결정 사파이어 위에 성장된 n층에 형성되는 LED칩제조 방법.
7. 제1 항에 있어서,
   (c)공정은 상기 결정질 웨이퍼에 1차 공정에서 n층만 형성되는 LED 칩에 있어서,
   p층을 형성하는 단계에서 n층의 식각 부분에도 p층의 형성 과정에서 p층에 식각 부분에 채워지도록 증착을 하는 LED칩 제조방법
8. 제7 항에 있어서,
   (c)공정에 있어서,
   PN접합을 가지는 에피택셜 웨이퍼에 있어서, 에피택셜층이 GaAsP 또는 GaP이고, P형층은 제1P형층과 제2P형층으로 이루어지고, 제1P형층과 제2P형층은 인접하고, 또한 제1P형층은 PN접합에, 제2P형층은 에피택셜층 표면에 접하고 있는것을 특징으로 하는 LED칩 제조방법
9. 제7 항에 있어서,
   (c)공정에 있어서,
   결정질 웨이퍼 상에 LED 칩를 제조하는 공정에서 n층 증착 된 후 n형의 화합물 반도체로 이루어진 나노(nano) 패턴 성형을 n층에 올려놓고 용융시켜 n층의 나노(nano) 패턴을 형성하는 것을 특징으로 하는 LED칩 제조방법

Images