KR20150020058A - 멀티칩 구조물 및 이의 형성 방법 - Google Patents

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Abstract

디바이스는 멀티칩 구조물을 형성하도록 함께 적층된 제1 칩 및 제2 칩을 포함하며, 멀티칩 구조물은 봉지 층 내에 매립된다. 디바이스는 봉지 층의 제1 측의 상부 표면 상에 형성된 재배선 층을 더 포함하며, 재배선 층은 제1 칩 및 제2 칩의 활성 회로에 접속되고, 재배선 층은 제1 칩 및 제2 칩의 적어도 하나의 에지를 넘어 연장한다.

Description

멀티칩 구조물 및 이의 형성 방법{MULTI-CHIP STRUCTURE AND METHOD OF FORMING SAME}
본 출원은 2013년 8월 13일 출원되고 발명의 명칭이 "멀티칩 구조물 및 이의 형성 방법(Multi-Ship Structure and Method of Forming Same)"인 미국 가출원 번호 제61/865,411호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 개선으로 급속한 성장을 경험하였다. 대개, 집적 밀도의 이 개선은 반도체 프로세스 노드를 축소한 것으로부터 온 것이다(예를 들어, 20nm 이하(sub-20nm) 노드를 향해 프로세스 노드를 축소함). 소형화, 더 높은 속도 및 더 큰 대역폭 뿐만 아니라, 더 낮은 전력 소비 및 지연에 대한 요구가 최근 늘어남에 따라, 반도체 다이의 더 작고 보다 생산적인 패키징 기술에 대한 필요성이 증가하였다.
반도체 기술이 발전함에 따라, 웨이퍼 레벨 패키지 기반의 반도체 디바이스는 반도체 칩의 물리적 크기를 더 감소시키기 위한 효과적인 대안으로서 부상하였다. 웨이퍼 레벨 패키지 기반의 반도체 디바이스에서는 2가지 신호 라우팅 메커니즘이 존재할 수 있는데, 즉 팬인(fan-in) 신호 라우팅 메커니즘 및 팬아웃(fan-out) 신호 라우팅 메커니즘이 있다. 팬인 신호 라우팅 메커니즘을 갖는 반도체 디바이스에서, 각각의 다이의 입력 및 출력 패드는 반도체 다이의 풋프린트(footprint) 내의 면적으로 한정된다. 다이의 한정된 면적과 함께, 입력 및 출력 패드의 수는 입력 및 출력 패드의 피치의 제한으로 인해 한정된다.
팬아웃 신호 라우팅 메커니즘을 갖는 반도체 디바이스에 있어서, 다이의 입력 및 출력 패드는 다이의 영역 밖의 영역으로 재분배될 수 있다. 그리하여, 입력 및 출력 패드는 다이의 영역보다 더 큰 영역으로 신호를 확산하고 상호접속을 위한 추가의 공간을 제공할 수 있다. 그 결과, 반도체 디바이스의 입력 및 출력 패드의 수가 증가될 수 있다.
팬아웃 구조에서, 신호 재분배는 재배선 층(redistribution layer)을 사용함으로써 구현될 수 있다. 재배선 층은 다이 영역 내의 입력 및 출력 패드와 다이 영역 외부의 또다른 입력 및 출력 패드를 연결할 수 있으며, 그리하여 반도체 다이로부터의 신호가 반도체 다이의 풋프린트 외부로 확산될 수 있다.
몰딩 컴파운드 층이 반도체 다이 위에 형성될 수 있다. 몰딩 컴파운드 층은 에폭시계 수지 등으로 형성될 수 있다. 다이의 에지로부터 반도체 디바이스의 에치까지 위치된 몰딩 컴파운드 층의 일부는 일반적으로 반도체 디바이스의 팬아웃 영역으로 지칭된다.
디바이스는 멀티칩 구조물을 형성하도록 함께 적층된 제1 칩 및 제2 칩을 포함하며, 멀티칩 구조물은 봉지 층 내에 매립된다. 디바이스는 봉지 층의 제1 측의 상부 표면 상에 형성된 재배선 층을 더 포함하며, 재배선 층은 제1 칩 및 제2 칩의 활성 회로에 접속되고, 재배선 층은 제1 칩 및 제2 칩의 적어도 하나의 에지를 넘어 연장한다.
본 개시 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1은 본 개시의 다양한 실시예에 따른 멀티칩 반도체 디바이스의 단면도를 예시한다.
도 2 내지 도 9는 본 개시의 다양한 실시예에 따라 도 1에 도시된 멀티칩 반도체 디바이스를 제조하는 중간 단계들을 예시한다.
도 2는 본 개시의 다양한 실시예에 따라 제1 칩이 캐리어 상에 실장된 후의 반도체 디바이스의 단면도를 예시한다.
도 3은 본 개시의 다양한 실시예에 따라, 제2 칩이 제1 칩 상에 실장된 후의, 도 2에 도시된 반도체 디바이스의 단면도를 예시한다.
도 4는 본 개시의 다양한 실시예에 따라, 봉지 층이 캐리어 위에 형성된 후의, 도 3에 도시된 반도체 디바이스의 단면도를 예시한다.
도 5는 본 개시의 다양한 실시예에 따라, 봉지 층의 상부 표면에 그라인딩 프로세스가 적용된 후의, 도 4에 도시된 반도체 디바이스의 단면도를 예시한다.
도 6은 본 개시의 다양한 실시예에 따라, 재배선 층이 봉지 층의 상부 상에 형성된 후의, 도 5에 도시된 반도체 디바이스의 단면도를 예시한다.
도 7은 본 개시의 다양한 실시예에 따라, 유전체 층이 봉지 층의 상부 상에 형성된 후의, 도 6에 도시된 반도체 디바이스의 단면도를 예시한다.
도 8은 본 개시의 다양한 실시예에 따라, 복수의 UBM 구조물 및 상호접속 범프가 형성된 후의, 도 7에 도시된 반도체 디바이스의 단면도를 예시한다.
도 9는 본 개시의 다양한 실시예에 따라 반도체 디바이스로부터 캐리어를 제거하는 프로세스를 예시한다.
도 10 내지 도 20은 본 개시의 다양한 실시예에 따른 멀티칩 반도체 디바이스의 다른 예시적인 실시예를 예시한다.
다양한 도면들에서 대응하는 번호 및 부호는 달리 나타내지 않는 한 일반적으로 대응하는 부분을 지칭한다. 도면은 다양한 실시예의 관련 양상을 명확하게 예시하고자 도시된 것이며 반드시 축척대로 도시된 것은 아니다.
본 실시예를 형성하고 사용하는 것이 아래에 상세하게 설명되어 있다. 그러나, 본 개시는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 많은 적용가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 단지 본 개시를 형성하고 사용하기 위한 구체적 방식을 예시한 것이며, 본 개시의 범위를 한정하지 않는다.
본 개시는 구체적 상황의 실시예, 즉 팬아웃 구조를 갖는 멀티칩 반도체 디바이스에 관련하여 기재될 것이다. 그러나 본 개시의 실시예는 또한 다양한 반도체 디바이스 및 패키지에도 적용될 수 있다. 이하, 다양한 실시예는 첨부 도면을 참조하여 상세하게 설명될 것이다.
도 1은 본 개시의 다양한 실시예에 따른 멀티칩 반도체 디바이스의 단면도를 예시한다. 멀티칩 반도체 디바이스(100)는 제1 칩(102) 및 제2 칩(104)을 포함할 수 있다. 특히, 제1 칩(102)은 제2 칩(104) 상의 상부 상에 적층된다. 도 1에 도시된 바와 같이, 제1 칩(102)과 제2 칩(104)은 전도성 범프(111)에 의해 형성되는 조인트(joint) 구조를 통해 함께 본딩된다. 조인트 구조는 리플로우 프로세스에 의해 생성될 수 있다.
제1 칩(102)은 함께 적층된 복수의 반도체 다이를 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 칩(102)은 적층된 반도체 다이(110, 120, 130 및 140)에 의해 형성된다. 각각의 적층된 반도체 다이에는 복수의 쓰루 비아(through vias)(예를 들어, 다이(120)에 쓰루 비아(122), 다이(130)에 쓰루 비아(132), 및 다이(140)에 쓰루 비아(142))가 있을 수 있다. 쓰루 비아(122, 132, 및 142)는 구리 등과 같은 전도성 재료로 채워진다. 2개의 인접한 적층된 다이 사이에 배치된 쓰루 비아 및 전도성 범프는 다양한 전도성 채널을 형성하며, 이를 통해 적층된 반도체 다이 내의 전자 회로가 서로 연결될 수 있다.
제1 칩(102)의 적층된 반도체 다이는 메모리 다이, 로직 다이, 프로세서 다이 및/또는 기타를 포함할 수 있다. 도 1은 제1 칩(102)에 4개의 적층된 반도체 다이를 예시하고 있지만, 이는 단지 예일 뿐임을 유의하여야 한다. 마찬가지로, 도 1에 도시된 쓰루 비아의 위치 및 각각의 적층된 반도체 다이 내의 쓰루 비아의 수는 단지 예시적인 것이며, 적층된 다이들을 전기적으로 접속하기 위한 다른 구성도 본 개시의 생각해볼 수 있는 범위 내에 속한다.
실시예에 따르면, 제2 칩(104)은 중앙 프로세싱 유닛(CPU; central processing unit), 그래픽 프로세싱 유닛(GPU; graphics processing unit) 등과 같은 복수의 로직 회로를 포함할 수 있다. 대안으로서, 제2 칩(104)은 SRAM(static random access memory) 및 DRAM(dynamic random access memory) 등과 같은 복수의 메모리 회로를 포함할 수 있다. 또한, 제2 칩(104)은 무선 주파수 애플리케이션, 이미지 센서, 이들의 임의의 조합 및/또는 기타와 같은 다른 적합한 애플리케이션에 대한 집적 회로를 포함할 수 있다. 제2 칩(104)은 본 개시의 범위 내에 또한 속하는 많은 실시예를 가질 수 있다는 것을 유의하여야 한다.
다양한 실시예의 발명의 양상의 기본 이해를 제공하기 위하여, 제2 칩(104)은 세부사항 없이 도시되어 있다. 그러나, 제2 칩(104)은 활성 회로 층, 기판 층, 층간 유전체(ILD; inter-layer dielectric) 층, 금속간 유전체(IMD; inter-metal dielectric) 층(각각 도시되지 않음) 및/또는 기타와 같은 기본적인 반도체 층을 포함할 수 있다는 것을 유의하여야 한다.
제2 칩(104)은 기판을 포함할 수 있다. 기판은 실리콘 기판일 수 있다. 대안으로서, 기판은 SOI(silicon-on-insulator) 기판일 수 있다. SOU 기판은 실리콘 기판에 형성된 절연체 층(예를 들어, 매립 산화물 등) 위에 형성된 반도체 재료(예를 들어, 실리콘, 게르마늄 및/또는 기타)의 층을 포함할 수 있다. 또한, 사용될 수 있는 다른 기판은 다층 기판, 구배 기판, 하이브리드 배향 기판 및/또는 기타를 포함한다.
기판은 다양한 전기 회로(도시되지 않음)를 더 포함할 수 있다. 기판 상에 형성된 전기 회로는 로직 회로와 같은 다양한 애플리케이션에 적합한 임의의 유형의 회로일 수 있다. 일부 실시예에서, 전기 회로는 트랜지스터, 커패시터, 저항, 다이오드, 포토다이오드, 퓨즈 등과 같은 다양한 n 타입 금속 산화물 반도체(NMOS; n-type metal-oxide semiconductor) 및/또는 p 타입 금속 산화물 반도체(PMOS; p-type metal-oxide semiconductor) 디바이스를 포함할 수 있다. 전기 회로는 하나 이상의 기능을 수행하도록 상호접속될 수 있다. 기능은 메모리 구조, 프로세싱 구조, 센서, 증폭기, 전력 분배, 입력/출력 회로 등을 포함할 수 있다.
당해 기술 분야에서의 숙련자라면, 상기 예는 단지 본 개시의 적용을 더 설명하기 위해 예시적인 목적으로만 제공된 것이며 어떠한 방식으로든 본 개시를 한정함을 의미하는 것이 아님을 알 수 있을 것이다.
제2 칩(104)은 복수의 쓰루 비아(106)를 더 포함할 수 있다. 일부 실시예에서, 쓰루 비아(106)는 TSV(through-substrate vias) 또는 TSV(Through-silicon vias)이다. 쓰루 비아(106)는 구리, 텅스텐 및/또는 기타와 같은 전도성 재료로 채워질 수 있다. 제2 칩(104)의 활성 회로 층(도시되지 않음)은 쓰루 비아(106)를 통해 제1 칩(102)의 활성 회로 및 외부 회로(도시되지 않음)에 연결될 수 있다.
도 1에 도시된 바와 같이, 제1 칩(102)과 제2 칩(104)은 둘 다 봉지 층(encapsulation layer)(101) 내에 매립된다. 일부 실시예에서, 제1 칩(102)의 적어도 하나의 에지(예를 들어, 제1 칩(102)의 좌측 에지)는 제2 칩(104)의 대응하는 에지(예를 들어, 제2 칩(104)의 좌측 에지)와 수직으로 정렬되지 않는다.
도 1은 제1 칩(102)의 상부 표면이 봉지 층(101) 외부로 노출되는 것을 더 예시한다. 일부 실시예에 따르면, 봉지 층(101)은 적합한 언더필(underfill) 재료로 형성된 몰딩 컴파운드 층일 수 있다. 기재 전반에 걸쳐, 봉지 층(101)은 대안으로서 몰딩 컴파운드 층(101)으로도 지칭될 수 있다.
몰딩 컴파운드 층(101)은 제1 칩(102)과 제2 칩(104) 사이의 갭을 채울 수 있다. 제2 칩(104)의 에지를 넘는 영역은 일반적으로 팬아웃 영역으로 지칭된다. 도 1에 도시된 바와 같이, 2개의 팬아웃 영역이 있을 수 있다. 제1 팬아웃 영역은 제2 칩(104)의 좌측 에지 너머의 몰딩 컴파운드 영역이다. 마찬가지로, 제2 팬아웃 영역은 제2 칩(104)의 우측 에지 너머의 몰딩 컴파운드 영역이다.
일부 실시예에서, 몰딩 컴파운드 층(101)은 에폭시와 같은 적합한 재료로 형성될 수 있다. 에폭시는 액상 형태로 도포될 수 있고, 경화 프로세스 후에 경화될 수 있다. 대안의 실시예에서, 몰딩 컴파운드 층(101)은 폴리머계 재료, 수지계 재료, 폴리이미드, 에폭시 및 이들의 임의의 조합과 같은 경화성 재료로 형성될 수 있다. 몰딩 컴파운드 층(101)은 임의의 적합한 디스펜스 기술에 의해 형성될 수 있다.
도 1에 도시된 팬아웃 영역은 단지 예라는 것을 더 유의하여야 한다. 제1 칩(102) 및/또는 제2 칩(104)을 시프트(shift)함으로써, 멀티칩 반도체 디바이스(100)는 상이한 팬아웃 영역들로 이루어질 수 있다. 이러한 팬아웃 영역들의 상세한 구조는 도 13 내지 도 20에 관련하여 아래에 기재될 것이다.
멀티칩 반도체 디바이스(100)는 팬아웃 구조(105)를 더 포함할 수 있다. 도 1에 도시된 바와 같이, 팬아웃 구조(105)는 몰딩 컴파운드 층(101) 위에 형성된 재배선 층(107), 재배선 층(107) 위에 형성된 유전체 층(112) 및 복수의 범프(109)를 포함한다.
기재 전반에 걸쳐, 재배선 층(107)을 갖는 팬아웃 구조(105)의 측은 대안으로서 팬아웃 구조(105)의 제1 측으로 지칭된다. 반면에, 재배선 층(107)을 갖지 않는 팬아웃 구조(105)의 측은 팬아웃 구조(105)의 제2 측으로 지칭된다.
도 1에 도시된 바와 같이, 재배선 층(107)은 제2 칩(104)의 전방측 상에 형성된다. 구체적으로, 재배선 층(107)은 봉지 층(101)의 상부 표면 상에 제2 칩(104)의 에지를 넘어 연장한다. 재배선 층(107)은 팬아웃 구조(105)의 제2 측 위에 후속 형성되는 범프와 TSV(예를 들어, 쓰루 비아(106)) 사이에 전도성 경로를 제공한다. 제2 칩(104)의 활성 회로 층(도시되지 않음)은, 반도체 다이(예를 들어, 제2 칩(104))의 활성 회로 층이 외부 회로에 전기적으로 연결될 수 있도록, 재배선 층에 의해 브릿징될(bridged) 수 있다. 재배선 층(107)은 알루미늄, 알루미늄 합금, 구리 또는 구리 합금 등과 같은 금속 재료로 형성될 수 있다.
유전체 층(112)은 재배선 층(107) 위에 형성된다. 일부 실시예에서, 유전체 층(112)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene), 이들의 임의의 조합 및/또는 기타와 같은 감광성 재료로 형성되며, 이들은 리소그래피 마스크를 사용하여 용이하게 패터닝될 수 있다. 대안의 실시예에서, 유전체 층(112)은 실리콘 질화물과 같은 질화물, 실리콘 산화물과 같은 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass), 이들의 임의의 조합 및/또는 기타로 형성될 수 있다.
유전체 층(112)은 스피닝, 화학적 기상 증착(CVD; chemical vapor deposition), 및 플라즈마 강화 CVD(PECVD; plasma enhanced CVD) 및/또는 기타와 같은 적합한 제조 기술에 의해 형성될 수 있다. 당해 기술 분야에서의 숙련자라면, 유전체 층(112)은 복수의 유전체 층을 더 포함할 수 있다는 것을 알 수 있을 것이다.
범프(109)는 팬아웃 구조(105)의 제2 측에 형성된다. 범프(109) 아래에 형성된 복수의 UBM(under bump metallization) 구조(108)가 존재할 수 있다. 범프(109) 및 UBM 구조(108)의 상세한 형성 프로세스는 도 8에 관련하여 아래에 기재될 것이다.
도 1에 도시된 멀티칩 반도체 디바이스(100)의 하나의 이로운 특징은, 팬아웃 구조(105)는 멀티칩 반도체 디바이스(100)가 더 나은 열적 성능, 낮은 수축 및 왜곡, 더 작은 폼 팩터, 그리고 감소된 수의 범프를 사용하는 것에 대한 비용 절감을 달성하는 것을 돕는다는 것이다.
도 2 내지 도 9는 본 개시의 다양한 실시예에 따라 도 1에 도시된 멀티칩 반도체 디바이스를 제조하는 중간 단계들을 예시한다. 제조 단계들 뿐 아니라 도 2 내지 도 9에 도시된 멀티칩 반도체 디바이스는 단지 예라는 것을 유의하여야 한다. 당해 기술 분야에서의 숙련자라면, 많은 대안, 변형, 및 수정이 존재할 수 있다는 것을 알 수 있을 것이다.
도 2는 본 개시의 다양한 실시예에 따라 제1 칩이 캐리어 상에 실장된 후의 반도체 디바이스의 단면도를 예시한다. 캐리어(202)는 반도체 디바이스를 크랙, 왜곡, 파손 등으로부터 막도록 채용될 수 있다. 또한, 캐리어(202)는 캐리어(202) 위에 형성되는 몰딩 컴파운드 층을 통해 팬아웃 구조를 형성하도록 도울 수 있다.
보조 층(204)이 캐리어(202)의 상부 상에 형성된다. 일부 실시예에서, 보조 층(204)은 이형(release) 층 및 접착 층(각각 도시되지 않음)을 포함할 수 있다. 이형 층은 폴리머 및/또는 기타와 같은 적합한 재료로 형성될 수 있다. 이형 층은 UV 경화형일 수 있다. 일부 실시예에서, 이형 층은 캐리어(202) 상에 스핀코팅될 수 있다.
접착 층은 이형 층 상에 스핀 코팅될 수 있다. 접착 층은 폴리머 및/또는 기타와 같은 적합한 재료로 형성될 수 있다. 대안의 실시예에서, 접착 층은 DAF(die attach film), NCF(non-conductive film) 및/또는 기타와 같은 적합한 테이프일 수 있다. 접착 층은 화학 용매, 화학 기계적 연마(CMP; chemical mechanical polishing) 및/또는 기타에 의해 제거될 수 있다.
제1 칩(102)은 픽앤플레이스(pick-and-place) 프로세스를 통해 캐리어 상에 실장될 수 있다. 구체적으로, 제1 칩(102)이 잡히고 캐리어(202)의 상부 상에 배치된다. 제1 칩(102)은 접착 층을 통해 캐리어(202) 상에 본딩된다. 도 2는 제1 칩(102)이 4개의 반도체 다이를 포함할 수 있다고 예시하고 있지만, 제1 칩(102)은 임의의 수의 반도체 다이를 수용할 수 있다는 것을 유의하여야 한다.
도 3은 본 개시의 다양한 실시예에 따라, 제2 칩이 제1 칩 상에 실장된 후의, 도 2에 도시된 반도체 디바이스의 단면도를 예시한다. 제2 칩(104)은 리플로우 프로세스를 통해 제1 칩(102) 상에 본딩될 수 있다. 리플로우 프로세스는 제1 칩(102)과 제2 칩(104) 사이의 조인트 구조를 형성하도록 채용된다.
도 3은 제1 칩(102)의 상부 상에 적층된 하나의 반도체 다이(예를 들어, 제2 칩(104))를 예시하고 있지만, 이는 단지 예라는 것을 유의하여야 한다. 당해 기술 분야에서의 숙련자라면, 많은 변형, 대안 및 수정이 존재할 수 있다는 것을 알 수 있을 것이다. 예를 들어, 추가적인 다이가 제2 칩(104)의 상부 상에 적층될 수 있다.
도 4는 본 개시의 다양한 실시예에 따라, 봉지 층이 캐리어 위에 형성된 후의, 도 3에 도시된 반도체 디바이스의 단면도를 예시한다. 봉지 층(101)은 도 4에 도시된 바와 같이 캐리어(202) 위에 형성된다. 그 결과, 제1 칩(102) 및 제2 칩(104)의 상부 표면이 봉지 층(101)에 의해 커버된다.
일부 실시예에 따르면, 봉지 층(101)은 적합한 언더필 재료로 형성된 몰딩 컴파운드 층일 수 있다. 일부 실시예에서, 언더필 재료 층은 에폭시로 형성될 수 있다. 에폭시는 액상 형태로 도포될 수 있고, 경화 프로세스 후에 경화될 수 있다. 대안의 실시예에서, 언더필 재료 층은 폴리머계 재료, 수지계 재료, 폴리이미드, 에폭시 및 이들의 임의의 조합과 같은 경화성 재료로 형성될 수 있다. 봉지 층(101)은 임의의 적합한 디스펜스 기술에 의해 형성될 수 있다.
도 5는 본 개시의 다양한 실시예에 따라, 봉지 층의 상부 표면에 그라인딩 프로세스가 적용된 후의, 도 4에 도시된 반도체 디바이스의 단면도를 예시한다. 봉지 층(101)의 상부 표면은 그라인딩 프로세스를 받는다. 그라인딩 프로세스는 기계적 그라인딩 프로세스, 화학적 연마 프로세스, 에칭 프로세스, 이들의 임의의 조합 및/또는 기타를 채용할 수 있다.
도 5에 도시된 바와 같이, 그라인딩 프로세스는 제2 칩(104)의 상부 표면이 노출되게 될 때까지 봉지 층(101)의 상부 표면에 적용된다. 일부 실시예에서, 제2 칩(104)의 상호접속 구조의 상부 표면은 봉지 층(101)의 상부 표면과 실질적으로 평면에 있을 수 있다. 따라서, 재배선 층, 범프 및/또는 기타와 같은 전기적 컨택이 제2 칩(104)의 상호접속 구조 상에 형성될 수 있도록, 상호접속 구조는 봉지 층(101) 외부로 노출될 수 있다.
도 6은 본 개시의 다양한 실시예에 따라, 재배선 층이 봉지 층의 상부 상에 형성된 후의, 도 5에 도시된 반도체 디바이스의 단면도를 예시한다. 일부 실시예에서, 재배선 층(107)은 제2 칩(104)의 에지를 넘어 연장할 수 있다. 따라서, 결과적인 구조는 팬아웃 구조이다.
일부 실시예에서, 재배선 층(107)은 금속 층을 증착하고 이어서 금속 층을 패터닝함으로써 형성될 수 있다. 대안의 실시예에서, 재배선 층(107)은 다마신 프로세스를 사용하여 형성될 수 있다. 또한, 재배선 층(107)은 예를 들어 물리적 기상 증착(PVD)과 같은 증착 방법을 사용하여 형성될 수 있다. 재배선 층(107)은 알루미늄, 구리, 텅스텐 및/또는 이들의 합금을 포함할 수 있다.
도 7은 본 개시의 다양한 실시예에 따라, 유전체 층이 봉지 층의 상부 상에 형성된 후의, 도 6에 도시된 반도체 디바이스의 단면도를 예시한다. 일부 실시예에서, 유전체 층(112)은 PBO, 몰리이미드, BCB, 이들의 임의의 조합 및/또는 기타와 같은 감광성 재료로 형성된다.
대안의 실시예에서, 유전체 층(112)은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물과 같은 로우-k(low-k) 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저(extremely low) k 유전체, 폴리머 및/또는 기타와 같은 하나 이상의 적합한 유전체 재료로 제조될 수 있다. 유전체 층(112)은 CVD와 같은 프로세스를 통해 형성될 수 있지만, 임의의 적합한 프로세스가 이용될 수 있다.
도 8은 본 개시의 다양한 실시예에 따라, 복수의 UBM 구조 및 상호접속 범프가 형성된 후의, 도 7에 도시된 반도체 디바이스의 단면도를 예시한다. 복수의 UBM 구조(108)는 유전체 층(112)에 그리고 재배선 층(107) 위에 형성된다. UBM 구조(108)는 반도체 디바이스의 집적 회로와 솔더 볼 사이의 확산을 막는 것을 도우면서, 낮은 저항의 전기적 접속을 제공한다.
범프(109)는 반도체 디바이스의 입력/출력(I/O) 패드 및 상호접속 범프이다. 일부 실시예에서, 범프(109)는 구리로 형성될 수 있다. 다른 실시예에 따르면, 범프(109)는 복수의 솔더 볼(109)일 수 있다. 일부 실시예에서, 솔더 볼(109)은 SAC405를 포함할 수 있다. SAC405는 95.5% Sn, 4.0% Ag 및 0.5% Cu를 포함한다. 대안으로서, 범프(109)는 복수의 LGA(land grid array) 패드일 수 있다.
도 9는 본 개시의 다양한 실시예에 따라 반도체 디바이스로부터 캐리어를 제거하는 프로세스를 예시한다. 실시예에 따르면, 캐리어(202)는 멀티칩 반도체 디바이스(100)로부터 분리될 수 있다. 캐리어(202)로부터 멀티칩 반도체 디바이스(100)를 분리하는 데에 다양한 분리 프로세스가 채용될 수 있다. 다양한 분리 프로세스는 화학 용매, UV 노출, 레이저 연삭 프로세스 및/또는 기타를 포함할 수 있다.
도 10은 본 개시의 다양한 실시예에 따른 팬아웃 구조를 갖는 또다른 멀티칩 반도체 디바이스의 단면도를 예시한다. 멀티칩 반도체 디바이스(1000)는, 제1 칩(102)의 길이가 팬아웃 구조(105)의 길이와 같다는 점을 제외하고는, 도 1에 도시된 멀티칩 반도체 디바이스(100)와 유사하다. 그리하여, 봉지 층(101)은 제1 칩(102)과 팬아웃 구조(105) 사이에 위치된다. 멀티칩 반도체 디바이스(1000)의 제조 프로세스는 멀티칩 반도체 디바이스(100)의 제조 프로세스와 유사하며, 따라서 반복을 피하기 위해 여기에서 설명되지 않는다.
도 11은 본 개시의 다양한 실시예에 따른 팬아웃 구조를 갖는 또다른 멀티칩 반도체 디바이스의 단면도를 예시한다. 멀티칩 반도체 디바이스(1100)는, 제2 칩(104)의 길이가 팬아웃 구조(105)의 길이와 같다는 점을 제외하고는, 도 1에 도시된 멀티칩 반도체 디바이스(100)와 유사하다. 멀티칩 반도체 디바이스(1100)의 제조 프로세스는 멀티칩 반도체 디바이스(100)의 제조 프로세스와 유사하며, 따라서 반복을 피하기 위해 여기에서 설명되지 않는다.
도 12는 본 개시의 다양한 실시예에 따른 팬아웃 구조를 갖는 또다른 멀티칩 반도체 디바이스의 단면도를 예시한다. 멀티칩 반도체 디바이스(1200)는, 제2 칩(104)의 길이가 제1 칩(102)의 길이보다 크다는 점을 제외하고는, 도 1에 도시된 멀티칩 반도체 디바이스(100)와 유사하다. 멀티칩 반도체 디바이스(1200)의 제조 프로세스는 멀티칩 반도체 디바이스(100)의 제조 프로세스와 유사하며, 따라서 반복을 피하기 위해 여기에서 설명되지 않는다.
도 13은 본 개시의 다양한 실시예에 따른 팬아웃 구조를 갖는 또다른 멀티칩 반도체 디바이스의 단면도를 예시한다. 멀티칩 반도체 디바이스(1300)는, 제1 칩(102)과 제2 칩(104) 사이의 시프트가 존재한다는 점을 제외하고는, 도 1에 도시된 멀티칩 반도체 디바이스(100)와 유사하다. 구체적으로, 제1 칩(102)의 중앙선은 제2 칩(104)의 중앙선과 정렬되지 않는다.
도 13에 도시된 바와 같이, 도 1에 도시된 멀티칩 반도체 디바이스(100)와 비교하면, 제1 칩(102)은 팬아웃 구조(105)의 우측 에지로 시프트되어 있다. 그 결과, 하나의 팬아웃 영역이 존재할 수 있으며, 이는 팬아웃 구조(105)와 제1 칩(102) 사이에 위치된 몰딩 컴파운드 영역이다.
도 13에 도시된 바와 같이, 제1 칩(102)의 우측 에지는 팬아웃 구조(105)의 우측 에지와 정렬된다. 마찬가지로, 제2 칩(104)은 팬아웃 구조(105)의 좌측 에지로 시프트된다. 제2 칩(104)의 좌측 에지는 팬아웃 구조(105)의 좌측 에지와 정렬된다. 멀티칩 반도체 디바이스(1300)의 제조 프로세스는 멀티칩 반도체 디바이스(100)의 제조 프로세스와 유사하며, 따라서 반복을 피하기 위해 여기에서 설명되지 않는다.
도 14는 본 개시의 다양한 실시예에 따른 팬아웃 구조를 갖는 또다른 멀티칩 반도체 디바이스의 단면도를 예시한다. 멀티칩 반도체 디바이스(1400)는, 제1 칩(102)과 제2 칩(104) 둘 다 팬아웃 구조(105)의 에지로 시프트되지 않는다는 점을 제외하고는, 도 13에 도시된 멀티칩 반도체 디바이스(1300)와 유사하다. 멀티칩 반도체 디바이스(1300)의 제조 프로세스는 멀티칩 반도체 디바이스(100)의 제조 프로세스와 유사하며, 따라서 반복을 피하기 위해 여기에서 설명되지 않는다.
도 15는 본 개시의 다양한 실시예에 따른 팬아웃 구조를 갖는 또다른 멀티칩 반도체 디바이스의 단면도를 예시한다. 멀티칩 반도체 디바이스(1500)는, 제2 칩(104)이 팬아웃 구조(105)의 에지로 시프트되지 않는다는 점을 제외하고는, 도 13에 도시된 멀티칩 반도체 디바이스(1300)와 유사하다. 멀티칩 반도체 디바이스(1300)의 제조 프로세스는 멀티칩 반도체 디바이스(100)의 제조 프로세스와 유사하며, 따라서 반복을 피하기 위해 여기에서 설명되지 않는다.
도 16은 본 개시의 다양한 실시예에 따른 팬아웃 구조를 갖는 또다른 멀티칩 반도체 디바이스의 단면도를 예시한다. 멀티칩 반도체 디바이스(1600)는, 제1 칩(102)이 팬아웃 구조(105)의 에지로 시프트되지 않는다는 점을 제외하고는, 도 13에 도시된 멀티칩 반도체 디바이스(1300)와 유사하다. 멀티칩 반도체 디바이스(1300)의 제조 프로세스는 멀티칩 반도체 디바이스(100)의 제조 프로세스와 유사하며, 따라서 반복을 피하기 위해 여기에서 설명되지 않는다.
도 17은 본 개시의 다양한 실시예에 따른 팬아웃 구조를 갖는 또다른 멀티칩 반도체 디바이스의 단면도를 예시한다. 멀티칩 반도체 디바이스(1700)는, 제1 칩(102)과 제2 칩(104) 사이에 하나의 쓰루 비아 접속이 존재한다는 점을 제외하고는, 도 13에 도시된 멀티칩 반도체 디바이스(1300)와 유사하다.
제1 칩(102)과 제2 칩(104) 사이의 시프트는 다양한 변화를 포함할 수 있다. 제1 칩(102)의 적어도 하나의 쓰루 비아가 전도성 범프를 통해 제2 칩(104)의 대응하는 쓰루 비아에 접속되도록, 제1 칩(102)과 제2 칩(104) 간의 오버랩이 요구된다. 멀티칩 반도체 디바이스(1700)의 제조 프로세스는 멀티칩 반도체 디바이스(100)의 제조 프로세스와 유사하며, 따라서 반복을 피하기 위해 여기에서 설명되지 않는다. 도 18 내지 도 20에 도시된 실시예는, 제1 칩(102)과 제2 칩(104) 사이에 하나의 접속 경로가 존재한다는 점을 제외하고는, 각각 도 14 내지 도 16의 실시예와 유사하다.
실시예에 따르면, 디바이스는, 팬아웃 구조물로서, 팬아웃 구조물의 제1 측에 배치된 재배선 층, 재배선 층 위에 배치된 유전체 층, 및 유전체 층 위에 그리고 팬아웃 구조물의 제2 측에 배치된 복수의 제1 범프를 포함하는, 팬아웃 구조물과, 팬아웃 구조물의 제1 측 위에 배치된 제1 칩 - 제1 칩은 재배선 층에 접속된 복수의 제1 쓰루 비아를 포함함 - 과, 제1 칩 위에 배치된 제2 칩 - 제2 칩은 복수의 제2 범프를 통해 제1 칩에 접속됨 - 과, 팬아웃 구조물의 제1 측 위에 배치된 몰딩 컴파운드 층을 포함하고, 제1 칩 및 제2 칩은 몰딩 컴파운드 층 내에 매립되고, 제1 칩의 적어도 하나의 에지는 제2 칩의 대응하는 에지와 수직으로 정렬되지 않는다.
실시예에 따르면, 디바이스는, 멀티칩 구조물을 형성하도록 함께 적층된 제1 칩 및 제2 칩으로서, 멀티칩 구조물은 봉지 층 내에 매립되고, 제1 칩의 적어도 하나의 에지는 제2 칩의 대응하는 에지와 수직으로 정렬되지 않는 것인, 제1 칩 및 제2 칩과, 봉지 층의 제1 측의 상부 표면 상에 배치된 재배선 층으로서, 재배선 층은 제1 칩 및 제2 칩의 활성 회로에 접속되고, 재배선 층은 제1 칩 및 제2 칩의 적어도 하나의 에지를 넘어 연장하는 것인, 재배선 층과, 재배선 층 위에 배치되고 재배선 층에 접속된 복수의 전도성 범프를 포함한다.
실시예에 따르면, 방법은, 접착 층을 통해 캐리어 상에 복수의 적층된 반도체 다이를 부착하는 단계, 복수의 적층된 반도체 다이의 상부 표면 상에 반도체 칩을 실장하는 단계, 캐리어 위에 몰딩 컴파운드 층을 형성하는 단계로서, 복수의 적층된 반도체 다이 및 반도체 칩이 몰딩 컴파운드 층 내에 매립되고, 적층된 반도체 다이의 적어도 하나의 에지가 반도체 칩의 대응하는 에지와 수직으로 정렬되지 않는 것인, 몰딩 컴파운드 층 형성 단계, 반도체 칩의 표면이 노출될 때까지 몰딩 컴파운드 층을 그라인딩하는 단계, 반도체 칩의 표면 상에 재배선 층을 형성하는 단계 및 재배선 층 위에 복수의 전도성 범프를 형성하는 단계를 포함한다.
본 개시의 실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 본 개시의 사상 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안이 이에 행해질 수 있다는 것을 이해하여야 한다.
더욱이, 본 출원의 범위는 본 명세서에 기재된 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되는 것으로 의도되지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 또는 나중에 개발될, 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계가 본 개시에 따라 이용될 수 있다는 것을 용이하게 알 수 있을 것이다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하는 것으로 의도된다.

Claims (10)

  1. 디바이스에 있어서,
    팬아웃(fan-out) 구조물로서, 상기 팬아웃 구조물의 제1 측에 배치된 재배선 층, 상기 재배선 층 위에 배치된 유전체 층, 및 상기 유전체 층 위에 그리고 상기 팬아웃 구조물의 제2 측에 배치된 복수의 제1 범프를 포함하는, 상기 팬아웃 구조물과;
    상기 팬아웃 구조물의 제1 측 위에 배치된 제1 칩 - 상기 제1 칩은 상기 재배선 층에 접속된 복수의 제1 쓰루 비아(through vias)를 포함함 - 과;
    상기 제1 칩 위에 배치된 제2 칩 - 상기 제2 칩은 복수의 제2 범프를 통해 상기 제1 칩에 접속됨 - 과;
    상기 팬아웃 구조물의 제1 측 위에 배치된 몰딩 컴파운드 층
    을 포함하고,
    상기 제1 칩 및 상기 제2 칩은 상기 몰딩 컴파운드 층 내에 매립되고, 상기 제1 칩의 적어도 하나의 에지는 상기 제2 칩의 대응하는 에지와 수직으로 정렬되지 않는 것인 디바이스.
  2. 청구항 1에 있어서, 상기 제2 칩의 상부 표면은 상기 몰딩 컴파운드 층 외부로 노출되는 것인 디바이스.
  3. 청구항 1에 있어서, 상기 제2 칩은 함께 적층된 복수의 반도체 다이를 포함하는 것인 디바이스.
  4. 청구항 1에 있어서,
    상기 제1 칩의 제1 중앙선과 상기 제2 칩의 제2 중앙선 사이의 시프트(shift)를 더 포함하는 디바이스.
  5. 청구항 4에 있어서, 상기 시프트는,
    상기 제1 칩의 에지가 상기 팬아웃 구조물의 제1 에지와 정렬되고;
    상기 제2 칩의 에지가 상기 팬아웃 구조물의 제2 에지와 정렬되도록,
    구성되고, 상기 제1 에지와 상기 제2 에지는 상기 팬아웃 구조물의 대향 측에 있는 것인 디바이스.
  6. 디바이스에 있어서,
    멀티칩 구조물을 형성하도록 함께 적층된 제1 칩 및 제2 칩으로서, 상기 멀티칩 구조물은 봉지 층(encapsulation layer) 내에 매립되고, 상기 제1 칩의 적어도 하나의 에지는 상기 제2 칩의 대응하는 에지와 수직으로 정렬되지 않는 것인, 상기 제1 칩 및 제2 칩과;
    상기 봉지 층의 제1 측의 상부 표면 상에 배치된 재배선 층으로서, 상기 재배선 층은 상기 제1 칩 및 상기 제2 칩의 활성 회로에 접속되고, 상기 재배선 층은 상기 제1 칩 및 상기 제2 칩의 적어도 하나의 에지를 넘어 연장하는 것인, 상기 재배선 층과;
    상기 재배선 층 위에 배치되고 상기 재배선 층에 접속된 복수의 전도성 범프
    를 포함하는 디바이스.
  7. 청구항 6에 있어서,
    복수의 전도성 범프와 상기 봉지 층의 제1 측의 상부 표면 사이에 배치된 유전체 층을 더 포함하는 디바이스.
  8. 방법에 있어서,
    접착 층을 통해 캐리어 상에 복수의 적층된 반도체 다이를 부착하는 단계;
    상기 복수의 적층된 반도체 다이의 상부 표면 상에 반도체 칩을 실장하는 단계;
    상기 캐리어 위에 몰딩 컴파운드 층을 형성하는 단계로서, 상기 복수의 적층된 반도체 다이 및 상기 반도체 칩이 상기 몰딩 컴파운드 층 내에 매립되고, 상기 적층된 반도체 다이의 적어도 하나의 에지가 상기 반도체 칩의 대응하는 에지와 수직으로 정렬되지 않는 것인, 상기 몰딩 컴파운드 층 형성 단계;
    상기 반도체 칩의 표면이 노출될 때까지 상기 몰딩 컴파운드 층을 그라인딩하는 단계;
    상기 반도체 칩의 표면 상에 재배선 층을 형성하는 단계; 및
    상기 재배선 층 위에 복수의 전도성 범프를 형성하는 단계
    를 포함하는 방법.
  9. 청구항 8에 있어서,
    상기 반도체 칩의 표면 상에 재배선 층을 형성하는 단계로서, 상기 재배선 층은 상기 반도체 칩의 하나의 에지를 넘어 연장하고, 상기 재배선 층은 상기 복수의 적층된 반도체 다이의 하나의 에지를 넘어 연장하는 것인, 상기 재배선 층 형성 단계를 더 포함하는 방법.
  10. 청구항 8에 있어서,
    상기 복수의 적층된 반도체 다이 상에 상기 반도체 칩을 부착하는 단계; 및
    상기 반도체 칩이 상기 복수의 적층된 반도체 다이의 상부 표면 상에 본딩되어 멀티칩 구조물을 형성하도록 리플로우 프로세스를 적용하는 단계를 더 포함하는 방법.
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