KR20150019410A - 비휘발성 메모리 장치의 독출 시퀀스 제어 방법 및 이를 수행하는 메모리 시스템 - Google Patents

비휘발성 메모리 장치의 독출 시퀀스 제어 방법 및 이를 수행하는 메모리 시스템 Download PDF

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Abstract

비휘발성 메모리 장치의 독출 시퀀스의 적응적 제어를 위하여, 서로 다른 동작 환경들에 각각 상응하는 복수의 독출 시퀀스들을 설정하고, 각각의 시퀀스 선택 비율들에 기초하여 상기 독출 시퀀스들을 선택적으로 수행한다. 상기 독출 시퀀스들의 각각에 대한 독출 레이턴시들을 모니터링하고, 상기 독출 레이턴시들의 모니터링 결과에 기초하여 상기 시퀀스 선택 비율들을 조절한다.

Description

비휘발성 메모리 장치의 독출 시퀀스 제어 방법 및 이를 수행하는 메모리 시스템{Method of controlling read sequence of nov-volatile memory device and memory system performing the same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법 및 상기 방법을 수행하는 메모리 시스템에 관한 것이다.
플래시 메모리 장치, 저항성 메모리 장치와 같은 비휘발성 메모리 장치의 메모리 셀들은 서로 다른 논리 상태들을 나타내는 문턱 전압 분포들 또는 저항 분포들을 가지도록 프로그램됨으로써 데이터를 저장할 수 있다. 상기 소정의 문턱 전압 또는 저항을 가지는 메모리 셀에 소정의 독출 전압을 인가하여 상기 메모리 셀이 턴-온되는지 또는 턴-오프되는지 여부를 확인함으로써 상기 메모리 셀에 저장된 상기 데이터가 독출될 수 있다. 한편, 상기 메모리 셀들이 상기 문턱 전압 분포들을 가지도록 프로그램되는 도중 또는 프로그램된 후, 전하 누설, 독출 디스터브, 프로그램 디스터브, 커플링, 온도 변화, 전압 변화, 반복되는 프로그램 및 소거에 따른 상기 메모리 셀의 열화 등의 동작 환경의 변화에 의해 각 문턱 전압 분포가 왜곡될 수 있다. 예를 들어, 상기 문턱 전압 분포들이 넓어지거나 쉬프트되면, 상기 데이터가 부정확하게 독출되는 독출 페일(Read Fail)이 발생할 수 있다. 상기 독출 페일이 발생한 경우, 종래의 비휘발성 메모리 장치는 기설정된 독출 시퀀스에 따라서 다른 방법으로 독출을 시도한다. 변화하는 동작환경에 대하여 적합한 독출 시퀀스를 설정하는 것은 용이하지 않으며, 동작 환경의 변화에 따라서 독출 레이턴시가 증가하여 비휘발성 메모리 장치의 성능이 저하된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 동작 환경의 변화에 따라서 적응적으로 독출 시퀀스를 적용할 수 있는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법을 제공하는 것이다.
본 발명의 일 목적은, 동작 환경의 변화에 따라서 적응적으로 독출 시퀀스를 적용할 수 있는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 시퀀스 제어 방법은, 서로 다른 동작 환경들에 각각 상응하는 복수의 독출 시퀀스들을 설정하는 단계; 각각의 시퀀스 선택 비율들에 기초하여 상기 독출 시퀀스들을 선택적으로 수행하는 단계; 상기 독출 시퀀스들의 각각에 대한 독출 레이턴시들을 모니터링하는 단계; 및 상기 독출 레이턴시들의 모니터링 결과에 기초하여 상기 시퀀스 선택 비율들을 조절하는 단계를 포함한다.
상기 독출 시퀀스들의 각각은, 서로 다른 독출 시간들을 갖는 복수의 독출 동작들을 포함할 수 있다.
상기 독출 동작들의 각각은 독출된 데이터의 에러 체크 및 정정(ECC: error checking and correction)을 위한 ECC 디코딩을 포함하고, 상기 ECC 디코딩의 결과로서 유효한 데이터가 구해질 때까지 상기 선택된 독출 시퀀스에 포함되는 상기 독출 동작들을 우선순위에 따라 순차적으로 수행하고, 상기 각각의 독출 레이턴시는 상기 유효한 데이터가 독출될 때까지 수행되는 독출 동작들의 독출 시간들의 합일 수 있다.
상기 독출 시퀀스들의 각각은, 상대적으로 작은 독출 시간을 갖는 독출 동작이 선순위로 수행되고 상대적으로 큰 독출 시간을 갖는 독출 동작이 후순위로 수행되도록 설정될 수 있다.
상기 독출 레이턴시들을 모니터링하는 단계는, 상기 독출 레이턴시들에 기초하여 상기 독출 시퀀스들의 각각에 대한 평균 레이턴시들을 계산하는 단계를 포함할 수 있다.
상기 시퀀스 선택 비율을 조절하는 단계는, 상기 독출 시퀀스들 중에서 상기 평균 레이턴시들의 최소값에 상응하는 메인 독출 시퀀스를 결정하는 단계; 및 다른 독출 시퀀스에 대한 시퀀스 선택 비율보다 상기 메인 독출 시퀀스에 대한 시퀀스 선택 비율을 크게 설정하는 단계를 포함할 수 있다.
상기 메인 독출 시퀀스에 대한 시퀀스 선택 비율을 최대값으로 설정하고, 나머지 독출 시퀀스들에 대한 시퀀스 선택 비율들은 상기 독출 레이턴시들의 모니터링을 위해 필요한 최소값으로 모두 동일하게 설정할 수 있다.
상기 각각의 평균 레이턴시는 상기 각각의 독출 시퀀스에 대하여 최근에 검출된 일정 개수의 독출 레이턴시들의 평균값일 수 있다.
상기 각각의 평균 레이턴시는 상기 각각의 독출 시퀀스에 대하여 직전에 계산된 평균 레이턴시와 현재 검출된 독출 레이턴시의 평균값일 수 있다.
상기 복수의 독출 시퀀스들을 설정하는 단계는, 제1 독출 시간을 갖는 제1 독출 동작을 가장 먼저 수행하는 제1 독출 시퀀스를 설정하는 단계; 및 상기 제1 독출 시간보다 큰 제2 독출 시간을 갖는 제2 독출 동작을 가장 먼저 수행하는 제2 독출 시퀀스를 설정하는 단계를 포함할 수 있다.
상기 제1 독출 시퀀스는, 상기 제1 독출 동작에 의해 유효 데이터가 구해지지 않는 경우 상기 제2 독출 동작을 수행하도록 설정될 수 있다.
상기 제1 독출 동작 및 상기 제2 독출 동작의 각각은 기설정된 독출 전압을 이용하여 경판정(hard decision) 데이터를 독출하고 상기 경판정 데이터에 기초하여 ECC 디코딩을 수행하는 경판정 독출 동작일 수 있다.
상기 제1 독출 동작의 프리차지 시간과 디벨롭 시간의 합은 상기 제2 독출 동작의 프리차지 시간과 디벨롭 시간의 합보다 작을 수 있다.
상기 제1 독출 동작은 기설정된 독출 전압을 이용하여 경판정 데이터를 독출하고 상기 경판정 데이터에 기초하여 ECC 디코딩을 수행하는 경판정 독출 동작이고, 상기 제2 독출 동작은 상기 기설정된 독출 전압을 이용하여 상기 경판정 데이터를 독출하고 상기 기설정된 독출 전압 주위의 복수의 독출 전압들을 이용하여 상기 경판정 데이터에 대한 신뢰성 정보를 제공하고 상기 경판정 데이터 및 상기 신뢰성 정보에 기초하여 ECC 디코딩을 수행하는 연판정(soft decision) 독출 동작일 수 있다.
상기 복수의 독출 시퀀스들을 설정하는 단계는, 상기 제2 독출 시간보다 큰 제3 독출 시간을 갖는 제3 독출 동작을 가장 먼저 수행하는 제3 독출 시퀀스를 설정하는 단계를 더 포함할 수 있다.
상기 제1 독출 동작 및 상기 제2 독출 동작의 각각은 기설정된 독출 전압을 이용하여 경판정 데이터를 독출하고 상기 경판정 데이터에 기초하여 ECC 디코딩을 수행하는 경판정 독출 동작이고, 상기 제3 독출 동작은 상기 기설정된 독출 전압을 이용하여 상기 경판정 데이터를 독출하고 상기 기설정된 독출 전압 주위의 복수의 독출 전압들을 이용하여 상기 경판정 데이터에 대한 신뢰성 정보를 제공하고 상기 경판정 데이터 및 상기 신뢰성 정보에 기초하여 ECC 디코딩을 수행하는 연판정 독출 동작일 수 있다.
상기 독출 시퀀스들의 각각은, 기설정된 독출 전압에 기초한 선순위의 독출 동작들에 의해 유효한 데이터가 구해지지 않는 경우 최적의 독출 전압을 검출하기 위한 밸리 검색 동작 및 상기 검출된 최적의 독출 전압에 기초한 독출 동작을 수행하는 적어도 하나의 전압 보정 독출 동작을 더 포함할 수 있다.
상기 최적의 독출 전압에 기초한 독출 동작은 상기 최적의 독출 전압을 이용하여 경판정 데이터를 독출하고 상기 최적의 독출 전압 주위의 복수의 독출 전압들을 이용하여 상기 경판정 데이터에 대한 신뢰성 정보를 제공하고 상기 경판정 데이터 및 상기 신뢰성 정보에 기초하여 ECC 디코딩을 수행하는 연판정 독출 동작일 수 있다.
상기 비휘발성 메모리 장치는 메모리 셀마다 2N (N은 2 이상의 자연수)개의 상태들 중 하나로 프로그램되어 N 비트 데이터를 저장하는 멀티 레벨 셀들을 포함할 수 있다.
상기 독출 레이턴시들을 모니터링하는 단계 및 상기 시퀀스 선택 비율을 조절하는 단계는, 상기 2N 개의 상태들 사이의 2N-1 개의 경계 영역들 중 적어도 두 개의 경계 영역들에 대하여 독립적으로 수행될 수 있다.
상기 비휘발성 메모리 장치는 복수의 메모리 칩들을 포함하고, 상기 독출 레이턴시들을 모니터링하는 단계 및 상기 시퀀스 선택 비율을 조절하는 단계는, 상기 메모리 칩들의 각각에 대하여 독립적으로 수행될 수 있다.
상기 독출 시퀀스들은 난수(random number) 및 상기 시퀀스 선택 비율들에 기초하여 불규칙적으로 선택될 수 있다.
상기 독출 시퀀스들은 상기 시퀀스 선택 비율들에 기초하여 규칙적으로 선택될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 비휘발성 메모리 장치 및 메모리 콘트롤러를 포함한다. 상기 비휘발성 메모리 장치는 복수의 비휘발성 메모리 셀들이 배열된 메모리 셀 어레이를 포함한다. 상기 메모리 콘트롤러는 서로 다른 동작 환경들에 각각 상응하도록 설정된 복수의 독출 시퀀스들을 저장하고, 각각의 시퀀스 선택 비율들에 기초하여 상기 독출 시퀀스들을 선택적으로 수행하고, 상기 독출 시퀀스들의 각각에 대한 독출 레이턴시들을 모니터링하고, 상기 독출 레이턴시들의 모니터링 결과에 기초하여 상기 시퀀스 선택 비율을 조절한다.
상기 비휘발성 메모리 셀들은 메모리 셀마다 2N (N은 2 이상의 자연수)개의 상태들 중 하나로 프로그램되어 N 비트 데이터를 저장하는 멀티 레벨 셀들을 포함할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 시퀀스 제어 방법 및 이를 수행하는 메모리 시스템은, 동작 환경의 변화에 따라서 가장 적합한 독출 시퀀스를 적응적으로 선택함으로써 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다. 또한 적합한 독출 시퀀스의 선택에 의해 유효 데이터를 얻기까지의 독출 동작들의 개수를 감소함으로써 전력 소모를 감소하고 비휘발성 메모리 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 시퀀스 제어 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 독출 시퀀스를 나타내는 도면이다.
도 3은 도 2의 독출 시퀀스에 상응하는 독출 방법을 나타내는 순서도이다.
도 4는 본 발명의 실시예들에 따른 복수의 독출 시퀀스들을 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 메모리 콘트롤러를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 6은 도 5의 메모리 시스템에 포함되는 독출 시퀀스 제어부의 일 예를 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 독출 시퀀스 제어 방법을 나타내는 순서도이다.
도 8은 기설정된 독출 전압과 최적의 독출 전압의 관계를 설명하기 위한 도면이다.
도 9, 도 10 및 도 11은 본 발명의 일 실시예에 따른 독출 시퀀스들을 나타내는 도면들이다.
도 12는 저항성 메모리 장치의 데이터 독출 과정의 일 예를 나타내는 타이밍도이다.
도 13은 도 12의 데이터 독출 과정에 따른 독출 시간을 설명하기 위한 도면이다.
도 14, 도 15 및 도 16은 본 발명의 실시예들에 따른 밸리 검색 방법들을 나타내는 도면들이다.
도 17은 2-비트 연판정 독출 동작의 일 예를 설명하기 위한 도면이다.
도 18은 3-비트 연판정 독출 동작의 일 예를 설명하기 위한 도면이다.
도 19, 도 20 및 도 21은 3-비트 멀티 레벨 셀에 대한 연판정 독출 동작의 일 예를 설명하기 위한 도면들이다.
도 22 및 도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 시퀀스 제어 방법에 의한 레이턴시 감소 효과를 설명하기 위한 도면들이다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 25, 도 26, 도 27 및 도 28은 도 24의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 29는 도 28의 저항성 메모리 셀들에 포함되는 단극성 저항성 소자의 일 예를 나타내는 도면이다.
도 30은 도 28의 저항성 메모리 셀들에 포함되는 양극성 저항성 소자의 일 예를 나타내는 도면이다.
도 31은 도 28의 저항성 메모리 셀들이 STT-MRAM 셀로 구현되는 일 예를 나타내는 입체도이다.
도 32는 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 메모리 콘트롤러를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 33은 도 32의 메모리 콘트롤러에 저장되는 레이턴시 테이블의 일 예를 나타내는 도면이다.
도 34는 본 발명의 실시예들에 따른 메모리 시스템이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 35는 본 발명의 실시예들에 따른 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 36 및 도 37은 본 발명의 실시예들에 따른 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 시퀀스 제어 방법을 나타내는 순서도이다.
도 1을 참조하면, 비휘발성 메모리 장치의 데이터 독출을 위하여 서로 다른 동작 환경들에 각각 상응하는 복수의 독출 시퀀스들을 설정한다(S100). 상기 복수의 독출 시퀀스들은 적어도 두 개의 독출 시퀀스들을 포함한다. 상기 동작 환경은 비활성 메모리 장치의 동작에 영향을 미치는 다양한 요인들에 의해 변화될 수 있다. 예를 들어, 상기 동작 환경은 동작 온도, 메모리 셀의 열화 정도, 사용자의 시나리오 등의 다양한 요인들에 의해 변화될 수 있다. 일반적으로 동작 환경은 독출되는 데이터의 비트 에러율(BER: bit error rate)로 표현될 수 있다. 상기 독출 시퀀스들은 서로 다른 범위의 비트 에러율에 각각 적합하도록 설정될 수 있다.
각각의 시퀀스 선택 비율들에 기초하여 상기 독출 시퀀스들을 선택적으로 수행한다(S300). 독출 시퀀스들이 선택적으로 수행된다는 것은 하나의 독출이 요구될 때마다 하나의 독출 시퀀스가 선택되고, 선택된 독출 시퀀스에 따라서 데이터 독출을 위한 일련의 동작들이 수행되는 것을 나타낸다. 상기 시퀀스 선택 비율은 상응하는 독출 시퀀스의 선택 빈도를 나타낸다. 예를 들어, 시퀀스 선택 비율이 0.1 이라면 열 번 중 한 번의 빈도로 상응하는 독출 시퀀스가 선택되는 것을 나타낸다.
상기 독출 시퀀스들의 각각에 대한 독출 레이턴시들을 모니터링한다(S500). 상기 독출 레이턴시의 모니터링은 계속적으로 그리고 실시간으로 수행될 수 있다. 예를 들어, 상기 모니터링의 결과는 상기 독출 시퀀스들의 각각에 대한 평균 레이턴시들로서 표현될 수 있다. 독출 시퀀스가 수행될 때마다 상응하는 평균 레이턴시를 갱신함으로써 독출 시퀀스의 실시간 제어가 구현될 수 있다.
상기 독출 레이턴시들의 모니터링 결과에 기초하여 상기 시퀀스 선택 비율을 조절한다(S700). 예를 들어, 동작 환경이 변화에 따라서 최적의 독출 시퀀스가 달라질 수 있다. 이러한 동작 환경의 변화는 독출 레이턴시들의 변화로 표현될 수 있고, 최적의 독출 시퀀스에 의해 대부분의 데이터 독출이 수행될 수 있도록 상기 시퀀스 선택 비율들을 조절할 수 있다.
플래시 메모리와 같은 비휘발성 메모리에서 독출을 수행할 때 실패하는 경우가 발생될 수 있다. 이러한 경우에 대비하여 유효한 데이터가 구해질 때까지 다양한 독출 동작들이 순차적으로 수행되도록 독출 시퀀스가 설정될 수 있다. 종래에는 하나의 독출 시퀀스만이 설정되기 때문에 동작 환경의 변화에 대처할 수 없다. 이를 해결하기 위하여 본 발명의 실시예들에 따라서 복수의 독출 시퀀스들이 설정된다. 독출 레이턴시들의 모니터링 결과에 기초하여 동작 환경의 변화에 따라서 독출 시퀀스를 적응적으로 제어 함으로써 비휘발성 메모리 장치의 성능을 향상시킬 수 있다. 즉 가장 적합한 독출 시퀀스를 적응적으로 선택하고 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 독출 시퀀스를 나타내는 도면이다.
도 2를 참조하면, 각각의 독출 시퀀스(RSEQ)는 서로 다른 독출 시간들(tRD1~tRDk)을 갖는 복수의 독출 동작들(ROP1~ROPk)을 포함할 수 있다. 일반적으로 독출 시간과 독출 정밀도는 상보적인(trade-off) 관계에 있다. 다시 말해, 작은 독출 시간이 소요되는 독출 동작은 상대적으로 독출 실패의 가능성이 높고 큰 독출 시간이 소요되는 독출 동작은 상대적으로 독출 성공의 가능성이 높다. 따라서, 도 2에 도시된 바와 같이, 각각의 독출 시퀀스(RSEQ)는 상대적으로 작은 독출 시간을 갖는 독출 동작이 선순위로 수행되고 상대적으로 큰 독출 시간을 갖는 독출 동작이 후순위로 수행되도록 설정될 수 있다. 즉 가장 작은 제1 독출 시간(tRD1)을 갖는 제1 독출 동작(ROP1)이 가장 먼저 수행되고, 제1 독출 시간(tRD1)보다 큰 제2 독출 시간(tRD2)을 갖는 제2 독출 동작(ROP2)이 그 다음으로 수행되고, 제2 독출 시간(tRD2)보다 큰 제3 독출 시간(tRD3)을 갖는 제3 독출 동작(ROP3)이 그 다음으로 수행되고, 이와 같은 방식으로 가장 큰 제k 독출 시간(tRDk)을 갖는 제k 독출 동작(ROPk)이 마지막으로 수행되도록 각각의 독출 시퀀스(RSEQ)가 설정될 수 있다.
독출 동작들(ROP1~ROPk)의 각각은 독출된 데이터의 에러 체크 및 정정(ECC: error checking and correction)을 위한 ECC 디코딩을 포함할 수 있다. 상기 ECC 디코딩의 결과로서 유효한 데이터가 구해질 때까지 상기 선택된 독출 시퀀스에 포함되는 독출 동작들(ROP1~ROPk)을 우선순위에 따라 순차적으로 수행할 수 있다. 유효한 데이터가 구해지면 후순위의 독출 동작들은 수행할 필요가 없으며 독출 시퀀스(RSEQ)는 마지막 독출 동작(ROPk)이 수행되기 이전의 임의의 시점에서 종료될 수 있다.
독출 레이턴시는 상기 유효한 데이터가 독출될 때까지 수행되는 독출 동작들의 독출 시간들의 합에 상응한다. 즉 제1 독출 동작(ROP1)에 의해 유효한 데이터가 구해지는 경우에는 독출 레이턴시(tLAT1)는 제1 독출 시간(tRD1)이 되고, 제2독출 동작(ROP2)에 의해 유효한 데이터가 구해지는 경우에는 독출 레이턴시(tLAT2)는 제1 독출 시간(tRD1) 및 제2 독출 시간(tRD2)의 합(tRD1+tRD2)이 되고, 제3 독출 동작(ROP3)에 의해 유효한 데이터가 구해지는 경우에는 독출 레이턴시(tLAT3)는 제1 독출 시간(tRD1) 내지 제3 독출 시간(tRD3)의 합(tRD1+tRD2+tRD3)이 되고, 이와 같은 방식으로 제k 독출 동작(ROPk)에 의해 유효한 데이터가 구해지는 경우에는 독출 레이턴시(tLATk)는 제1 독출 시간(tRD1) 내지 제k 독출 시간(tRDk)의 합(tRD1+tRD2+tRD3+, ... , +tRDk)이 된다.
도 3은 도 2의 독출 시퀀스에 상응하는 독출 방법을 나타내는 순서도이다.
도 3을 참조하면, 설정된 독출 시퀀스(RSEQ)에 따라서 가장 선순위의 제1 독출 동작(ROP1)을 수행한다(S11). 전술한 바와 같이, 각각의 독출 동작은 독출된 데이터에 대한 ECC 디코딩을 포함한다. ECC 디코딩에 의해 에러 정정이 가능한 경우(S12: YES), 제1 독출 동작(ROP1)의 독출 시간(tRD1)을 독출 레이턴시(tLAT1)로 결정한다(S13). 에러 정정이 가능한 경우 유효 데이터가 구해지고 설정된 독출 시퀀스(RSEQ)가 종료된다.
에러 정정이 불가능한 경우(S12: NO), 다음 순위의 제2 독출 동작(ROP2)을 수행한다(S21). ECC 디코딩에 의해 에러 정정이 가능한 경우(S22: YES), 제1 독출 동작(ROP1) 및 제2 독출 동작(ROP2)의 독출 시간들의 합(tRD1+tRD2)을 독출 레이턴시(tLAT2)로 결정한다(S23).
에러 정정이 불가능한 경우(S22: NO), 다음 순위의 제3 독출 동작(ROP3)을 수행한다(S31). ECC 디코딩에 의해 에러 정정이 가능한 경우(S32: YES), 제1 독출 동작(ROP1) 내지 제3 독출 동작(ROP3)의 독출 시간들의 합(tRD1+tRD2+tRD3)을 독출 레이턴시(tLAT3)로 결정한다(S33).
이와 같은 방식으로, 선순위의 모든 독출 동작들에 의해서도 유효 데이터가 구해지지 않는 경우, 마지막 순위의 제k 독출 동작(ROPk)을 수행한다(S41). ECC 디코딩에 의해 에러 정정이 가능한 경우(S42: YES), 제1 독출 동작(ROP1) 내지 제k 독출 동작(ROP3)의 독출 시간들의 합(tRD1+tRD2+tRD3+, ... , +tRDk)을 독출 레이턴시(tLATk)로 결정한다(S43).
마지막 순위의 제k 독출 동작(ROPk)에 의해서도 유효 데이터가 구해지지 않는 경우(S42), 독출이 불가능하다는 판정을 하고(S50) 독출 시퀀스(RSEQ)를 종료한다.
비활성 메모리 장치의 동작 환경 또는 동작 상태가 양호한 경우에는, 대부분 제1 독출 동작(ROP1)에 의해 유효 데이터가 구해질 수 있고, 이 경우 독출 시간이 작은 독출 동작을 선순위로 배치함으로써 독출 레이턴시를 최소화할 수 있다. 그러나 동작 환경이 악화되어 제1 독출 동작(ROP1)보다 후순위의 독출 동작들이 수행되어야 하는 경우에는 오히려 독출 레이턴시가 증가할 수 있다.
후술하는 바와 같이, 본 발명의 실시예들에 따라서 서로 다른 동작 환경들에 상응하는 복수의 독출 시퀀스들을 설정하고 이를 적응적으로 제어함으로써 비활성 메모리 장치의 성능을 향상시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 복수의 독출 시퀀스들을 나타내는 도면이다.
도 4에는 전술한 복수의 독출 시퀀스들이 3개인 경우가 도시되어 있으나 실시예에 따라서 2개의 독출 시퀀스들 또는 4개 이상의 독출 시퀀스들이 설정될 수 있다. 전술한 바와 같이, 제1 독출 시퀀스(RSEQ1), 제2 독출 시퀀스(RSEQ2) 및 제3 독출 시퀀스(RSEQ3)의 각각은 상대적으로 작은 독출 시간을 갖는 독출 동작이 선순위로 수행되고 상대적으로 큰 독출 시간을 갖는 독출 동작이 후순위로 수행되도록 설정될 수 있다. 즉 제1 독출 시퀀스(RSEQ1)에 포함되는 독출 동작들(ROP11, ROP12, ROP13)의 각각의 독출 시간들은 tRD11>tRD12>tRD13의 관계를 만족하고, 제2 독출 시퀀스(RSEQ2)에 포함되는 독출 동작들(ROP21, ROP22, ROP23)의 각각의 독출 시간들은 tRD21>tRD22>tRD23의 관계를 만족하고, 제3 독출 시퀀스(RSEQ3)에 포함되는 독출 동작들(ROP31, ROP32)의 각각의 독출 시간들은 tRD31>tRD32의 관계를 만족할 수 있다.
일 실시예에서, 제1 독출 시퀀스(RSEQ1)는 제1 독출 시간(tRD11)을 갖는 제1 독출 동작(ROP11)을 가장 먼저 수행하도록 설정되고, 제2 독출 시퀀스(RSEQ2)는 제1 독출 시간(tRD11)보다 큰 제2 독출 시간(tRD21)을 갖는 제2 독출 동작(ROP21)을 가장 먼저 수행하도록 설정될 수 있다. 이 경우, 제1 독출 동작(ROP11)의 독출 성공 확률이 높을수록 제1 독출 시퀀스(RSEQ1)가 제2 독출 시퀀스(RSEQ2)보다 더 적합하고, 제1 독출 동작(ROP11)의 독출 성공 확률이 낮을수록 제2 독출 시퀀스(RSEQ2)가 제1 독출 시퀀스(RSEQ1)보다 더 적합하다. 다시 말해, 비트 에러율(BER)이 낮아질수록 제1 독출 시퀀스(RSEQ1)를 선택하는 것이 적절하고, 비트 에러율(BER)이 높아질수록 제2 독출 시퀀스(RSEQ2)를 선택하는 것이 적절하다.
또한 제3 독출 시퀀스(RSEQ3)는 제2 독출 시간(tRD21)보다 큰 제3 독출 시간(tRD31)을 갖는 제3 독출 동작(ROP31)을 가장 먼저 수행하도록 설정될 수 있다. 이 경우, 제2 독출 동작(ROP21)의 독출 성공 확률이 높을수록 제2 독출 시퀀스(RSEQ2)가 제3 독출 시퀀스(RSEQ3)보다 더 적합하고, 제2 독출 동작(ROP21)의 독출 성공 확률이 낮을수록 제3 독출 시퀀스(RSEQ3)가 제2 독출 시퀀스(RSEQ2)보다 더 적합하다. 다시 말해, 비트 에러율(BER)이 낮아질수록 제2 독출 시퀀스(RSEQ2)를 선택하는 것이 적절하고, 비트 에러율(BER)이 높아질수록 제3 독출 시퀀스(RSEQ1)를 선택하는 것이 적절하다.
이와 같이, 제1 독출 시퀀스(RSEQ1)는 상대적으로 낮은 범위의 비트 에러율(BER)의 동작 환경에 적합하고, 제2 독출 시퀀스(RSEQ2)는 중간 범위의 비트 에러율(BER)의 동작 환경에 적합하고, 제3 독출 시퀀스(RSEQ3)는 상대적으로 높은 범위의 비트 에러율(BER)의 동작 환경에 적합하도록 복수의 독출 시퀀스들이 설정될 수 있다.
도 5는 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 메모리 콘트롤러를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 시스템(1000)은 메모리 콘트롤러(1010) 및 비휘발성 메모리 장치(1020)를 포함한다.
비휘발성 메모리 장치(1020)는 데이터를 저장하는 복수의 비휘발성 메모리 셀들을 가지는 메모리 셀 어레이(1025)를 포함할 수 있다. 비휘발성 메모리 장치(1020)에 대해서는 도 24 내지 도 31을 참조하여 후술한다. 메모리 콘트롤러(1010)는 본 발명의 실시예들에 따라서 서로 다른 동작 환경들에 각각 상응하도록 설정된 복수의 독출 시퀀스들을 저장하고, 각각의 시퀀스 선택 비율들에 기초하여 상기 독출 시퀀스들을 선택적으로 수행하고, 상기 독출 시퀀스들의 각각에 대한 독출 레이턴시들을 모니터링하고, 상기 독출 레이턴시들의 모니터링 결과에 기초하여 상기 시퀀스 선택 비율을 조절한다.
메모리 콘트롤러(1010)는 비휘발성 메모리 장치(1020)를 제어한다. 메모리 콘트롤러(1010)는 외부의 호스트와 비휘발성 메모리 장치(1020) 사이의 데이터 교환을 제어할 수 있다. 메모리 콘트롤러(1010)는 중앙 처리 장치(CPU)와 같은 프로세서(1011), 버퍼 메모리(1012), 호스트 인터페이스(1013), 메모리 인터페이스(1014), ECC 블록(1015) 및 독출 시퀀스 제어부(1100)를 포함할 수 있다. 프로세서(1011)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 일 실시예에서, 버퍼 메모리(1012)는 SRAM(Static random access memory)으로 구현될 수 있다. 다른 실시예에서, 버퍼 메모리(1012)는 DRAM(Dynamic random access memory), PRAM(phase change random access memory), FRAM(ferroelectric random access memory), RRAM(resistance random access memory), MRAM(magneto-resistive random access memory) 등으로 구현될 수 있다. 실시예에 따라서, 버퍼 메모리(1012)는 메모리 콘트롤러(1010)의 내부 또는 외부에 위치할 수 있다.
호스트 인터페이스(1013)는 외부의 호스트와 연결되고, 메모리 인터페이스(1014)는 비휘발성 메모리 장치(1020)와 연결된다. 프로세서(1011)는 호스트 인터페이스(1013)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(1013)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다. 또한, 프로세서(1011)는 메모리 인터페이스(1014)를 통하여 비휘발성 메모리 장치(1020)와 통신할 수 있다. ECC 블록(1015)은 상기 호스트로부터 제공된 데이터를 ECC 인코딩하여 비휘발성 메모리 장치(1020)에 제공하고, 비휘발성 메모리 장치(1020)로부터 독출된 데이터를 ECC 디코딩하여 상기 호스트에 제공할 수 있다. 일 실시예에서, ECC 블록(1015)은 BCH(Bose-Chaudhuri-Hocquenghem) 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. 다른 실시예에서, ECC 블록(1015)은 LDPC(Low Density Parity Check) 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. 또 다른 실시예에서, ECC 블록(1015)은 터보 코드(Turbo Code), 리드-솔로몬 코드(Reed-Solomon Code), 컨벌류션 코드(Convolution Code), RSC(Recursive Systematic Code), TCM(Trellis-Coded Modulation), BCM(Block Coded Modulation) 등의 부호화된 변조(Coded Modulation), 또는 다른 에러 정정 코드를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있다. 실시예에 따라, 메모리 콘트롤러(1010)가 비휘발성 메모리 장치(1020)에 빌트-인(built-in)되어 구현되거나, 메모리 콘트롤러(1010) 및 비휘발성 메모리 장치(1020)가 각각 별도의 칩으로 구현될 수 있다. 실시예에 따라, 비휘발성 메모리 장치(1020)와 메모리 콘트롤러(1010) 사이의 데이터 전송량을 감소하기 위해 ECC 블록(1015)은 비휘발성 메모리 장치(1020)에 포함될 수도 있다. 이 경우, 비휘발성 메모리 장치(1020)는 독출 실패의 경우에는 독출 실패 및 에러 비트에 관한 정보만을 메모리 콘트롤러(1010)에 전송하고, 독출 성공의 경우에만 ECC 디코딩된 유효 데이터를 메모리 콘트롤러(1010)에 전송할 수 있다. 독출 시퀀스 제어부(1100)는 전술한 독출 시퀀스 제어 방법을 수행하기 위해 구비된다. 독출 시퀀스 제어부(1100)에 대해서는 도 6을 참조하여 후술한다.
메모리 시스템(1000)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다. 비휘발성 메모리 장치(1020), 메모리 콘트롤러(1010), 및/또는 메모리 시스템(1000)은 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
도 6은 도 5의 메모리 시스템에 포함되는 독출 시퀀스 제어부의 일 예를 나타내는 블록도이다.
도 6을 참조하면, 독출 시퀀스 제어부(100)는 레이턴시 검출부(120), 평균 레이턴시 계산부(130), 시퀀스 선택 비율(SSR) 결정부(140), 독출 시퀀스(RSEQ) 선택부(150) 및 선택 넘버 제공부(160)를 포함할 수 있다.
레이턴시 결정부(120)는 타이밍 신호(TM)에 기초하여 수행이 완료된 독출 시퀀스의 현재의 독출 레이턴시(tLATj)를 제공할 수 있다. 예를 들어, 타이밍 신호(TM)는 최초의 독출 코맨드가 발생된 시점을 나타내는 신호 및 ECC 디코딩에 독출 성공이 결정된 시점을 나타내는 신호를 포함할 수 있다.
평균 레이턴시 계산부(130)는 현재의 독출 레이턴시(tLATj) 및 선택 신호(SEL)에 기초하여 상응하는 독출 시퀀스의 평균 레이턴시(m(tLATj))를 제공할 수 있다. 선택 신호(SEL)에 기초하여 현재의 독출 레이턴시(tLATj)에 상응하는 독출 시퀀스를 판별하고, 상응하는 독출 시퀀스의 평균 레이턴시(m(tLATj))를 갱신하여 제공할 수 있다.
일 실시예에서, 각각의 독출 시퀀스의 평균 레이턴시(m(tLATj))는 수학식 1과 같이 각각의 독출 시퀀스에 대하여 최근에 검출된 일정 개수(m)의 독출 레이턴시들(L1~Lm)의 평균값으로 계산될 수 있다.
[수학식 1]
m(tLATj)=[L1 + L2 +, ... , + Lm]/m
다른 실시예에서, 각각의 독출 시퀀스의 평균 레이턴시(m(tLATj))는 수학식 2와 같이 각각의 독출 시퀀스에 대하여 직전에 계산된 평균 레이턴시(M(tLATj))와 현재 검출된 독출 레이턴시(tLATj)의 평균값으로 계산될 수 있다.
[수학식 2]
m(tLATj)=[tLATj + M(tLATj)]/2
또 다른 실시예에서, 각각의 독출 시퀀스의 평균 레이턴시(m(tLATj))는 수학식 3과 같이 각각의 독출 시퀀스에 대하여 직전에 계산된 평균 레이턴시(pm(tLATj))와 현재 검출된 독출 레이턴시(tLATj)의 가중 평균값으로 계산될 수 있다.
[수학식 3]
m(tLATj)=[W*tLATj + M(tLATj)]/(1+W)
이 경우, 가중치(W)를 적절히 설정함으로써 독출 레이턴시의 변화 속도에 따른 독출 시퀀스의 변경 속도를 조절할 수 있다.
시퀀스 선택 비율 결정부(140)는 복수의 독출 시퀀스들에 각각 상응하는 복수의 평균 레이턴시들에 기초하여 시퀀스 선택 비율(SSi)을 조절할 수 있다. 예를 들어, 도 3에 도시된 바와 같은 3개의 독출 시퀀스들(RSEQ1, RSEQ2, RSEQ3)을 설정하는 경우에, 시퀀스 선택 비율 결정부(140)는 3개의 시퀀스 선택 비율들(SSR1, SSR2, SSR3)을 제공할 수 있다. 시퀀스 선택 비율 결정부(140)는 독출 시퀀스들(RSEQ1, RSEQ2, RSEQ) 중에서 평균 레이턴시들의 최소값에 상응하는 메인 독출 시퀀스를 결정하고, 다른 독출 시퀀스에 대한 시퀀스 선택 비율보다 상기 메인 독출 시퀀스에 대한 시퀀스 선택 비율을 크게 설정할 수 있다. 또한 상기 메인 독출 시퀀스에 대한 시퀀스 선택 비율을 최대값으로 설정하고, 나머지 독출 시퀀스들에 대한 시퀀스 선택 비율들은 상기 독출 레이턴시들의 모니터링을 위해 필요한 최소값으로 모두 동일하게 설정할 수 있다.
예를 들어, 비휘발성 메모리 장치의 사용 초기에는 제1 독출 시퀀스(RSEQ1)가 최소의 평균 레이턴시를 갖고 메인 독출 시퀀스로 결정될 수 있다. 이 경우, 독출 레이턴시들의 모니터링을 위해 필요한 최소값이 0.05 라고 가정하면, SSR1=0.90, SSR2=0.05, SSR=0.05 와 같이 시퀀스 선택 비율들이 결정될 수 있다. 이후 동작 환경의 변화로 인하여 제2 독출 시퀀스가 최소의 평균 레이턴시를 갖고, 메인 독출 시퀀스가 제1 독출 시퀀스(RSEQ1)에서 제2 독출 시퀀스(RSEQ2)로 변경되는 경우에는, SSR1=0.05, SSR2=0.90, SSR=0.05 와 같이 시퀀스 선택 비율들이 조절될 수 있다.
독출 시퀀스 선택부(150)는 시퀀스 선택 비율들(SSRi)에 기초하여 현재 수행될 독출 시퀀스를 나타내는 선택 신호(SEL)를 발생한다. 예를 들어, SSR1=0.90, SSR2=0.05, SSR=0.05 인 경우에, 독출 시퀀스 선택부(150)는 평균적으로 제1 독출 시퀀스(RSEQ1)는 100번 중 90번, 제2 독출 시퀀스(RSEQ2)는 100번 중 5번, 제3 독출 시퀀스(RSEQ3)는 100번 중 5번 선택되도록 선택 신호(SEL)를 발생할 수 있다. 선택 신호(SEL)는 도 5의 프로세서(1011)에 제공될 수 있고, 프로세서(1011)는 선택 신호(SEL)에 응답하여 상응하는 독출 시퀀스를 선택할 수 있다.
일 실시예에서, 독출 시퀀스 선택부(150)는 난수(random number)(RN) 및 시퀀스 선택 비율들(SSRi)에 기초하여 불규칙적으로 독출 시퀀스들을 선택할 수 있다. 예를 들어, SSR1=0.90, SSR2=0.05, SSR=0.05 인 경우에, 난수(RN)를 100으로 나눈 나머지가 0, 20, 40, 60, 80인 경우에는 제2 독출 시퀀스(RSEQ2)를 선택하고, 나머지가 10, 30, 50, 70, 90인 경우에는 제3 독출 시퀀스(RSEQ3)를 선택하고, 그 밖의 경우에는 메인 독출 시퀀스에 해당하는 제1 독출 시퀀스(RSEQ1)를 선택할 수 있다. 이 경우, 선택 넘버 제공부(160)는 난수(RN)를 제공하기 위한 난수 발생기 또는 난수 테이블을 포함할 수 있다.
다른 실시예에서, 독출 시퀀스 선택부(150)는 시퀀스 선택 비율들(SSRi)에 기초하여 규칙적으로 독출 시퀀스들을 선택할 수 있다. 예를 들어, 순차적으로 증가하거나 감소하는 카운트 넘버(CN)를 이용하여 규칙적으로 독출 시퀀스들을 선택할 수 있다. SSR1=0.90, SSR2=0.05, SSR=0.05 인 경우에, 카운트 넘버(CN)를 100으로 나눈 나머지가 0, 20, 40, 60, 80인 경우에는 제2 독출 시퀀스(RSEQ2)를 선택하고, 나머지가 10, 30, 50, 70, 90인 경우에는 제3 독출 시퀀스(RSEQ3)를 선택하고, 그 밖의 경우에는 메인 독출 시퀀스에 해당하는 제1 독출 시퀀스(RSEQ1)를 선택할 수 있다. 이 경우, 선택 넘버 제공부(160)는 카운트 넘버(CN)를 제공하기 위한 카운터를 포함할 수 있다.
독출 시퀀스 제어부(100)의 적어도 일부는 컴퓨터로 판독 가능한 매체에 저장되어 컴퓨터로 판독 가능한 프로그램 코드 및/또는 데이터를 포함하는 소프트웨어의 형태로 구현될 수 있음을 이해할 것이다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 도 5의 프로세서(1011)로 제공될 수 있다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 독출 시퀀스 제어 방법을 나타내는 순서도이다. 도 7에는 설명의 편의상 3개의 독출 시퀀스들(RSEQi)(i=1,2,3)에 대한 일 예가 도시되어 있으나, 설정되는 독출 시퀀스들의 개수는 2개 또는 4개 이상일 수 있다.
도 5, 도 6 및 도 7을 참조하면, 설정된 복수의 독출 시퀀스들(RSEQ1,RSEQ2, RSEQ3)의 각각에 대한 시퀀스 선택 비율들(SSR1, SSR2, SSR3)을 초기화한다(S710). 초기화된 시퀀스 선택 비율들(SSR1, SSR2, SSR3)은 후술하는 바와 같이 하나의 독출 시퀀스가 수행될 때마다 동작 환경의 변화에 따라서 조절될 수 있다.
현재의 시퀀스 선택 비율들(SSR1, SSR2, SSR3)에 기초하여 하나의 독출 시퀀스가 선택되고 독출 시퀀스들 중에서 하나의 시퀀스가 선택적으로 수행된다(S320, S330, S340). 선택적으로 수행된 하나의 독출 시퀀스(RSEQj)에 대한 현재의 독출 레이턴시(tLATj)가 제공된다(S510). 현재의 독출 레이턴시(tLATj)를 반영하여 상응하는 독출 시퀀스(RSEQj)의 평균 레이턴시(m(tLATj))를 갱신한다(S520). 갱신 후의 평균 레이턴시들(m(tLAT1), m(tLAT2), m(tLAT3))에 기초하여 동작 환경이 변화되었는지 여부를 판단한다(S720). 동작 환경이 변화된 것으로 판단된 경우(S720: YES), 동작 환경의 변화에 부합하도록 시퀀스 선택 비율들(SSR1, SSR2, SSR3)을 조절한다. 동작 환경이 변화되지 않은 것으로 판단된 경우(S720: NO), 이전의 시퀀스 선택 비율들(SSR1, SSR2, SSR3)을 그대로 유지한다.
비휘발성 메모리 장치의 동작이 종료되는 경우(S910: YES)에는 현재의 시퀀스 선택 비율들(SSR1, SSR2, SSR3) 및 현재의 평균 레이턴시들(m(tLAT1), m(tLAT2), m(tLAT3))을 저장한다(S920). 동작 종료의 경우는 전원이 차단되는 경우 및/또는 절전 모드로 진입하는 경우를 포함할 수 있다. 이 경우 현재의 시퀀스 선택 비율들(SSR1, SSR2, SSR3) 및 현재의 평균 레이턴시들(m(tLAT1), m(tLAT2), m(tLAT3))은 메모리 콘트롤러 또는 비휘발성 메모리 장치 내의 비휘발성 저장 수단을 이용하여 저장될 수 있다. 동작이 종료되지 않는 경우(S910: NO), 후속의 독출 동작에서는 유지되거나 조절된 시퀀스 선택 비율들(SSR1, SSR2, SSR3)에 따라서 전술한 과정들이 반복된다.
이와 같이, 하나의 독출 시퀀스가 수행될 때마다 수행된 독출 시퀀스의 독출 레이턴시를 모니터링하고 모니터링 결과에 기초하여 시퀀스 선택 비율을 적응적으로 조절함으로써 비휘발성 메모리 장치의 성능을 향상시킬 수 있다.
도 8은 기설정된 독출 전압과 최적의 독출 전압의 관계를 설명하기 위한 도면이다.
도 8에는 플래시 메모리 셀들이 갖는 인접한 두 개의 상태들(Si, Si+1)의 문턱 전압 분포들의 일 예가 도시되어 있다. 이하에서는 설명의 편의를 위하여 플래시 메모리 장치를 중심으로 본 발명의 실시예들에 따른 적응적 독출 시퀀스 제어 방법을 설명하지만, 다른 종류의 비휘발성 메모리 장치에 대해서도 동일한 기술적 사상이 적용될 수 있음을 이해할 것이다. 예를 들어, 저항성 메모리 셀들의 경우에는 문턱 전압 분포들이 저항 분포들로 대체되고 저항 분포들을 판별하기 위한 복수의 독출 시퀀스들을 설정하여 본 발명의 실시예들에 따른 적응적 독출 시퀀스 제어 방법을 적용할 수 있다.
동시에 독출되는 데이터 비트들 중에서 에러 비트수가 최소가 되는 독출 전압이 최적의 독출 전압(Vop)에 해당한다. 최적의 독출 전압(Vop)은 인접한 두 개의 상태들(Si, Si+1)의 문턱 전압 분포들이 동일하게 되는 지점, 즉 밸리 또는 골에 해당한다. 다양한 동작 환경에 따라서 문턱 전압 분포들이 넓어지거나 쉬프트되는 경우, 기설정된 독출 전압과 최적의 독출 전압(Vop)의 차이가 증가할 수 있다. 기설정된 독출 전압과 최적의 독출 전압(Vop)의 차이가 증가할수록 에러 비트수가 증가하게 되고 독출 실패의 확률이 높아진다.
기설정된 독출 전압이 제1 전압 구간(R1)에 속하는 경우에는 경판정(HD: hard decision)을 이용한 ECC 디코딩에 의해 에러 정정이 가능하다. 기설정된 독출 전압이 제2 전압 구간(R2)에 속하는 경우에는 연판정(SD: soft decision)을 이용한 ECC 디코딩에 의해 에러 정정이 가능하다. 경판정(HD) 및 연판정(SD)에 대해서는 도 17 내지 도 21을 참조하여 후술한다.
기설정된 독출 전압이 제2 전압 구간(R2)을 벗어나는 경우에는 ECC 디코딩에 의해 유효 데이터를 얻는 것이 불가능하게 된다. 기설정된 독출 전압에 기초한 선순위의 독출 동작들에 의해 유효한 데이터가 구해지지 않는 경우 최적의 독출 전압을 검출하기 위한 밸리 검색 동작을 수행하고, 상기 검출된 최적의 독출 전압에 기초하여 독출 동작을 수행할 수 있다. 밸리 검색 동작에 대해서는 도 12 내지 도 13을 참조하여 후술한다. 이와 같이 밸리 검색 동작 및 검색된 최적의 독출 전압에 기초하여 독출 동작을 수행하는 것을 전압 보정 독출 동작이라 지칭할 수 있다. 일 실시예에서, 도 9 내지 도 11에 예시한 바와 같이, 독출 시퀀스들의 각각은 기설정된 독출 전압에 기초한 선순위의 독출 동작을 포함하고, 적어도 하나의 전압 보정 독출 동작을 후순위로 더 포함할 수 있다.
도 9, 도 10 및 도 11은 본 발명의 일 실시예에 따른 독출 시퀀스들을 나타내는 도면들이다. 도 9, 도 10 및 도 11에 도시된 독출 시퀀스들은 본 발명의 이해를 돕기 위한 것으로서 이에 한정되는 것으로 해석되지 않는다.
도 9를 참조하면, 제1 독출 시퀀스(RSEQ1)는 우선순위에 따라 배치된 제1 내지 제6 독출 동작들(ROP11~ROP16)을 포함할 수 있다. 제1 내지 제3 독출 동작들(ROP11, ROP12, ROP13)은 기설정된 독출 전압을 이용한 독출 동작이고, 제4 내지 제6 독출 동작들(ROP14, ROP15, ROP16)은 전술한 전압 보정 독출 동작에 해당한다.
전술한 바와 같이, 상대적으로 작은 독출 시간을 갖는 독출 동작이 선순위로 수행되고 상대적으로 큰 독출 시간을 갖는 독출 동작이 후순위로 수행되도록 설정될 수 있다. 즉 가장 작은 제1 독출 시간(tRD11)을 갖는 제1 독출 동작(ROP11)이 가장 먼저 수행되고, 제1 독출 시간(tRD11)보다 큰 제2 독출 시간(tRD12)을 갖는 제2 독출 동작(ROP12)이 그 다음으로 수행되고, 이와 같은 방식으로 가장 큰 제6 독출 시간(tRD16)을 갖는 제6 독출 동작(ROP16)이 마지막으로 수행되도록 제1 독출 시퀀스(RSEQ1)가 설정될 수 있다.
제1 독출 동작(ROP11) 및 제2 독출 동작(ROP12)의 각각은 기설정된 독출 전압을 이용하여 경판정 데이터를 독출하고 .상기 경판정 데이터에 기초한 ECC 디코딩(HD)을 수행하는 경판정 독출 동작에 해당한다. 도 12 및 도 13을 참조하여 후술하는 바와 같이, 제1 독출 동작(ROP11)은 기설정된 독출 전압을 이용한 빠른 독출(DEF(F))을 수행하고 제2 독출 동작(ROP12)은 기설정된 독출 전압을 이용한 통상의 독출(DEF(N))을 수행할 수 있다.
제3 독출 동작(ROP13)은 기설정된 독출 전압을 이용하여 경판정 데이터를 독출하고 상기 기설정된 독출 전압 주위의 복수의 독출 전압들을 이용하여 상기 경판정 데이터에 대한 신뢰성 정보를 제공하고 상기 경판정 데이터 및 상기 신뢰성 정보에 기초한 ECC 디코딩(SD)을 수행하는 연판정 독출 동작에 해당한다.
제4 내지 제6 독출 동작들(ROP14, ROP15, ROP16)은 최적의 독출 전압을 검출하기 위한 각각의 밸리 검색 동작들(VS1, VS2, VS3) 및 상기 검출된 최적의 독출 전압에 기초한 독출 동작을 수행하는 전압 보정 독출 동작에 해당한다. 밸리 검색 동작들(VS1, VS2, VS3)은 서로 다른 소요 시간과 정밀도를 갖도록 다양하게 구현될 수 있다.
도 10을 참조하면, 제2 독출 시퀀스(RSEQ2)는 우선순위에 따라 배치된 제1 내지 제4 독출 동작들(ROP21~ROP24)을 포함할 수 있다. 제1 및 제2 독출 동작들(ROP21, ROP22)은 기설정된 독출 전압을 이용한 독출 동작이고, 제3 및 제4 독출 동작들(ROP23, ROP24)은 전술한 전압 보정 독출 동작에 해당한다.
전술한 바와 같이, 상대적으로 작은 독출 시간을 갖는 독출 동작이 선순위로 수행되고 상대적으로 큰 독출 시간을 갖는 독출 동작이 후순위로 수행되도록 설정될 수 있다. 즉 가장 작은 제1 독출 시간(tRD21)을 갖는 제1 독출 동작(ROP21)이 가장 먼저 수행되고, 제1 독출 시간(tRD21)보다 큰 제2 독출 시간(tRD22)을 갖는 제2 독출 동작(ROP22)이 그 다음으로 수행되고, 이와 같은 방식으로 가장 큰 제4 독출 시간(tRD24)을 갖는 제4 독출 동작(ROP24)이 마지막으로 수행되도록 제2 독출 시퀀스(RSEQ2)가 설정될 수 있다. 독출 동작들(ROP21~ROP24)의 각각은 도 9를 참조하여 설명한 바와 같고 중복되는 설명은 생략한다.
도 11을 참조하면, 제3 독출 시퀀스(RSEQ3)는 우선순위에 따라 배치된 제1 내지 제3 독출 동작들(ROP31, ROP32, ROP33)을 포함할 수 있다. 제1 독출 동작(ROP31)은 기설정된 독출 전압을 이용한 독출 동작이고, 제2 및 제3 독출 동작들(ROP32, ROP33)은 전술한 전압 보정 독출 동작에 해당한다.
전술한 바와 같이, 상대적으로 작은 독출 시간을 갖는 독출 동작이 선순위로 수행되고 상대적으로 큰 독출 시간을 갖는 독출 동작이 후순위로 수행되도록 설정될 수 있다. 즉 가장 작은 제1 독출 시간(tRD31)을 갖는 제1 독출 동작(ROP31)이 가장 먼저 수행되고, 제1 독출 시간(tRD31)보다 큰 제2 독출 시간(tRD32)을 갖는 제2 독출 동작(ROP32)이 그 다음으로 수행되고, 가장 큰 제3 독출 시간(tRD33)을 갖는 제3 독출 동작(ROP33)이 마지막으로 수행되도록 제3 독출 시퀀스(RSEQ3)가 설정될 수 있다. 독출 동작들(ROP31, ROP32, ROP33)의 각각은 도 9를 참조하여 설명한 바와 같고 중복되는 설명은 생략한다.
예를 들어, 도 9의 제1 독출 시퀀스(RSEQ1)는 상대적으로 낮은 비트 에러율(BER)의 동작 환경에 적합하도록 설정되고, 도 10의 제2 독출 시퀀스(RSEQ2)는 보통의 비트 에러율의 동작 환경에 적합하도록 설정되고, 도 11의 제3 독출 시퀀스(RSEQ3)는 상대적으로 높은 비트 에러율의 동작 환경에 적합하도록 설정될 수 있다. 이와 같이, 서로 다른 동작 환경들에 각각 상응하는 복수의 독출 시퀀스들을 설정하고, 독출 레이턴시들의 모니터링 결과에 기초하여 전술한 시퀀스 선택 비율들을 적응적으로 조절함으로써 비휘발성 메모리 장치의 성능을 향상시킬 수 있다.
도 12는 저항성 메모리 장치의 데이터 독출 과정의 일 예를 나타내는 타이밍도이고, 도 13은 도 12의 데이터 독출 과정에 따른 독출 시간을 설명하기 위한 도면이다.
도 12를 참조하면, 방전 구간(t0-t1)에서 방전 신호(DIS)가 논리 하이로 활성화되면 비트라인이 전압(Vr)이 접지 전압으로 초기화된다. 프리차지 구간(t1-t2)에서 프리차지 신호(PRE)가 논리 로우로 활성화되면, 비트라인 전압(Vr)이 프리차지 전압(VPRE)으로 충전된다. 디벨롭 구간(t2-t3)에서 프리차지 신호(PRE)가 논리 하이로 비활성화되면 프리차지 전압(VPRE)이 차단되고 메모리 셀의 저항성 소자를 통하여 접지 전압과 연결된 비트라인의 전압이 강하한다. 이때 저항이 큰 오프 상태의 메모리 셀에 연결된 비트라인의 전압(VF1)은 서서히 강하하고 저항이 작은 온 상태의 메모리 셀에 연결된 비트라인의 전압(VF0)은 비교적 빠르게 강하한다.
센싱 구간(t3-t4)에서는 독출 인에이블 신호(REN)가 논리 로우로 비활성화되고 이 때의 비트라인의 전압(V1 또는 V0)과 독출 전압(VRD)을 비교함으로써 메모리 셀에 저장된 데이터 비트가 독출될 수 있다.
도 12에는 저항성 메모리 셀에 대한 데이터 독출 과정의 일 예를 도시하였으나, 플래시 메모리 셀에 대한 데이터 독출도 유사한 과정을 통하여 수행될 수 있다.
도 13에는 도 9를 참조하여 전술한 빠른 독출(DEF(F)) 및 통상의 독출(DEF(N))의 일 예가 도시되어 있다. 데이터 독출 과정의 소요 시간은 방전 시간(tDIS), 프리차지 시간(tPRE), 디벨롭 시간(tDEV) 및 래치 또는 센싱 시간(tSEN)을 포함할 수 있다. 도면에 도시되지 않았으나, 독출 레이턴시에 관계되는 독출 시간은 코맨드 및 어드레스의 전송, 데이터의 전송, 어드레스 디코딩, ECC 디코딩 등에 따른 지연 시간들을 더 포함한다. 일반적으로 프리차지 시간(tPRE) 또는 디벨롭 시간(tDEV)을 증가할수록 독출 시간은 증가하지만 독출 데이터의 정밀도 또는 신뢰도를 높일 수 있다. 도 13에 도시된 바와 같이, 도 9의 제1 독출 동작(ROP11)의 프리차지 시간(tPRE(F))과 디벨롭 시간(tDEV(F))의 합은 제2 독출 동작(ROP12)의 프리차지 시간(tPRE(N))과 디벨롭 시간(tDEV(N))의 합보다 작게 설정될 수 있다.
도 14, 도 15 및 도 16은 본 발명의 실시예들에 따른 밸리 검색 방법들을 나타내는 도면들이다. 도 14, 도 15 및 도 16에 도시된 밸리 검색 방법들은 예시적인 것으로서 밸리 검색 방법은 다양하게 구현될 수 있다.
도 14를 참조하면, 테스트 과정 등을 통하여 메모리 셀들의 상태들의 쉬프트 경향을 분석함으로써 도 14에 도시된 바와 같은 오프셋 테이블이 제공될 수 있다. 제1 밸리 검색 방법(VS1)은 이러한 오프셋 테이블을 참조하여 최적의 독출 전압, 즉 밸리가 될 확률이 높은 독출 전압들(V1~V4)을 블라인드 서치 방식으로 테스트함으로써 최적의 독출 전압을 구하는 방식으로 수행될 수 있다.
도 15를 참조하면, 제2 밸리 검색 방법은 복수의 독출 전압들(V1~V5)을 이용하여 밸리 주변의 모양을 파악한 후 2차식(MD)으로 모델링하는 방식으로 수행될 수 있다. 상기 2차식(MD)의 꼭지점(OP)에 상응하는 전압을 최적의 독출 전압으로 결정할 수 있다.
도 16을 참조하면, 제3 밸리 검색 방법은 밸리 주변을 비교적 작은 전압 간격의 독출 전압들(V1~V8)을 이용하여 전압 간격들에 각각 속하는 메모리 셀들의 개수들을 구하는 방식으로 수행될 수 있다. 최소의 셀 개수에 상응하는 전압을 최적의 독출 전압으로 결정할 수 있다.
제1 밸리 검색 방법(VS1)은 가장 짧은 소요 시간이 요구되지만 상대적으로 정밀도가 낮다. 한편 제3 밸리 검색 방법(VS3)은 가장 큰 소요 시간이 요구되지만 상대적으로 정밀도가 높다. 이와 같이 서로 다른 소요 시간 및 정밀도를 갖는 밸리 검색 방법들(VS1, VS2, VS3)을 이용하여 도 9 내지 도 11을 참조하여 설명한 바와 같은 독출 시퀀스들(RSEQ1, RSEQ2, RSEQ3)을 설정할 수 있다.
도 17은 2-비트 연판정 독출 동작의 일 예를 설명하기 위한 도면이고, 도 18은 3-비트 연판정 독출 동작의 일 예를 설명하기 위한 도면이고, 도 19, 도 20 및 도 21은 3-비트 멀티 레벨 셀에 대한 연판정 독출 동작의 일 예를 설명하기 위한 도면들이다.
예를 들어, 도 17에 도시된 바와 같이, 비휘발성 메모리 셀들에 대하여 2-비트 연판정 독출 동작을 수행할 수 있다. 상기 2-비트 연판정 독출 동작은 일정한 간격을 가지는 세 개의 전압들(V1, V2, V3)을 이용하는 세 개의 독출 동작들을 포함할 수 있다. 예를 들어, 세 개의 전압들(V1, V2, V3)은 데이터 "1"에 상응하는 제1 상태(Si)와 데이터 "0"에 상응하는 제2 상태(Si+1)의 구분을 위한 소정의 기준 레벨을 가지는 제1 전압(V1), 제1 전압(V1)보다 소정의 레벨만큼 낮은 제2 전압(V2), 및 제1 전압(V1)보다 상기 소정의 레벨만큼 높은 제3 전압(V3)을 포함할 수 있다. 한 편, 상기 기준 레벨을 가지는 제1 전압(V1)을 이용하여 독출되는 데이터(710)는 경판정 독출 동작에 의해 독출된 경판정 데이터(710)일 수 있고, 상기 2-비트 연판정 독출 동작은 상기 기준 레벨을 가지는 제1 전압(V1)의 인가 없이 상기 경판정 독출 동작에 의해 독출된 경판정 데이터(710)를 활용할 수 있다. 상기 2-비트 연판정 독출 동작은 제2 전압(V2)을 이용하여 독출된 데이터 및 제3 전압(V3)을 이용하여 독출된 데이터에 소정의 논리 연산(예를 들어, XNOR 연산(730))(또는 인코딩(Encoding))을 수행하여 경판정 데이터(710)에 대한 신뢰성 정보를 가지는 연판정 데이터(720)를 생성할 수 있다. 연판정 데이터(720)의 각 비트는 경판정 데이터(710)의 상응하는 비트의 신뢰성의 정도를 나타낼 수 있고, 예를 들어, 값이 "1"인 연판정 데이터(720)의 비트는 경판정 데이터(710)의 상응하는 비트가 높은(Strong(S)) 신뢰성을 가짐을 나타내고, 값이 "0"인 연판정 데이터(720)의 비트는 경판정 데이터(710)의 상응하는 비트가 낮은(Weak(W)) 신뢰성을 가짐을 나타낼 수 있다.
다른 예에서, 도 18에 도시된 바와 같이, 비휘발성 메모리 셀들에 대하여 3-비트 연판정 독출 동작을 수행할 수 있다. 상기 3-비트 연판정 독출 동작은 일정한 간격을 가지는 일곱 개의 전압들(V1, V2, V3, V4, V5, V6, V7)을 이용하는 일곱 개의 독출 동작들을 포함할 수 있다. 예를 들어, 일곱 개의 전압들(V1, V2, V3, V4, V5, V6, V7)은 상기 2-비트 연판정 독출 동작에서 이용되는 세 개의 전압들(V1, V2, V3)과 함께 제2 전압(V2)보다 낮은 제4 전압(V4), 제2 전압(V2)과 제1 전압(V1) 사이의 제5 전압(V5), 제1 전압(V1)과 제3 전압(V3) 사이의 제6 전압(V6), 및 제3 전압(V3)보다 높은 제7 전압(V7)을 포함할 수 있다. 제1 전압(V1)을 이용하여 독출되는 데이터(710)는 상기 경판정 독출 동작에 의해 독출된 경판정 데이터(710)일 수 있다. 또한, 제2 및 제3 전압들(V2, V3)을 이용하여 독출되는 데이터(720)는 상위 비트(MSB) 연판정 데이터(720)로서 상기 2-비트 연판정 독출 동작에 의해 독출되는 연판정 데이터(720)에 상응할 수 있다. 상기 3-비트 연판정 독출 동작은 제4 전압(V4), 제5 전압(V5), 제6 전압(V6) 및 제7 전압(V7)을 이용하여 독출된 데이터들에 소정의 논리 연산(예를 들어, XNOR 연산(750))(또는 인코딩(Encoding))을 수행하여 하위 비트(LSB) 연판정 데이터(740)를 생성할 수 있다. 두 개의 비트들을 가지는 각 연판정 데이터(720, 740)는 상응하는 경판정 데이터(710)의 신뢰성의 정도를 나타낼 수 있고, 예를 들어, 값이 "11"인 각 연판정 데이터(720, 740)는 상응하는 경판정 데이터(710)가 매우 높은(Very Strong(VS)) 신뢰성을 가짐을 나타내고, 값이 "10"인 각 연판정 데이터(720, 740)는 상응하는 경판정 데이터(710)가 높은(Strong(S)) 신뢰성을 가짐을 나타내며, 값이 "00"인 각 연판정 데이터(720, 740)는 상응하는 경판정 데이터(710)가 낮은(Weak(W)) 신뢰성을 가짐을 나타내고, 값이 "01"인 각 연판정 데이터(720, 740)는 상응하는 경판정 데이터(710)가 매우 낮은(Very Weak(VW)) 신뢰성을 가짐을 나타낼 수 있다.
도 17 및 도 18에는 두 개의 인접한 상태들(Si, Si+1)이 도시되어 있으나, 도 17 및 도 18에 도시된 2-비트 연판정 독출 동작 및 3-비트 연판정 독출 동작은 복수의 상태들 중 두 개의 인접한 상태들을 구분하도록 수행될 수 있다. 비휘발성 메모리 셀들은 메모리 셀마다 2N (N은 2 이상의 자연수)개의 상태들 중 하나로 프로그램되어 N 비트 데이터를 저장하는 멀티 레벨 셀(MLC)들을 포함할 수 있다. 예를 들어, 상기 메모리 셀들이 셀 당 3 비트의 데이터를 저장하도록 8 개의 상태들(E, P1, P2, P3, P4, P5, P6, P7)을 가지는 3-비트 MLC인 경우, 상기 비휘발성 메모리 장치는 도 19 내지 도 21에 도시된 방식으로 2-비트 연판정 독출 동작 또는 3-비트 연판정 독출 동작을 수행할 수 있다. 도 19에는 제1 기준 독출 전압(VREF1)을 이용하여 3-비트 MLC에 저장된 제1 비트(예를 들어, LSB)의 데이터를 독출할 때 수행되는 2-비트 연판정 독출 동작의 예 및 3-비트 연판정 독출 동작의 예가 도시되어 있고, 도 20에는 제2 및 제3 기준 독출 전압들(VREF2, VREF3)을 이용하여 3-비트 MLC에 저장된 제2 비트(예를 들어, CSB)의 데이터를 독출할 때 수행되는 2-비트 연판정 독출 동작의 예 및 3-비트 연판정 독출 동작의 예가 도시되어 있으며, 도 21에는 제4 내지 제7 기준 독출 전압(VREF4, VREF5, VREF6, VREF7)을 이용하여 3-비트 MLC에 저장된 제3 비트(예를 들어, MSB)의 데이터를 독출할 때 수행되는 2-비트 연판정 독출 동작의 예 및 3-비트 연판정 독출 동작의 예가 도시되어 있다.
도 22 및 도 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 시퀀스 제어 방법에 의한 레이턴시 감소 효과를 설명하기 위한 도면들이다.
전술한 바와 같이, 상기 동작 환경은 동작 온도, 메모리 셀의 열화 정도, 사용자의 시나리오 등의 다양한 요인들에 의해 변화될 수 있다. 도 22 및 도 23에는 메모리 셀의 열화(degeneration) 정도의 중요한 요인이 되는 프로그램/소거(P/E) 사이클에 대한 평균 레이턴시의 변화 추세가 예시되어 있다. 프로그램/소거(P/E)가 반복될수록 메모리 셀의 열화가 심해지고 이에 따라 비트 에러율(BER)의 증가와 함께 평균 레이턴시가 증가한다. 평균 레이턴시의 변화 추세를 보면 제1 독출 시퀀스(RSEQ1)는 상대적으로 낮은 비트 에러율에 더 적합하고 제2 독출 시퀀스(RSEQ2)는 상대적으로 높은 비트 에러율에 더 적합한 것을 알 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 독출 시퀀스 제어 방법은, 복수의 독출 시퀀스들에 대한 독출 레이턴시들을 모니터링함으로써 제1 독출 시퀀스(RSEQ1)에서 제2 독출 시퀀스(RSEQ2)로 시퀀스 쉬프트해야 하는 최적의 시점(T0)을 적응적으로 구할 수 있다. 도 22를 참조하면, 만약 실제 동작 환경의 변화에 관계없이 최적의 시점(T0)보다 늦은 시점(T1)으로 시퀀스 쉬프트의 시점을 고정하는 경우에는 T0~T1 구간에서는 제2 독출 시퀀스(RSEQ2)가 더 적합함에도 불구하고 제1 독출 시퀀스(RSEQ1)를 선택하게 되어 평균 레이턴시가 증가하게 된다. 도 23을 참조하면, 만약 실제 동작 환경의 변화에 관계없이 최적의 시점(T0)보다 빠른 시점(T2)으로 시퀀스 쉬프트의 시점을 고정하는 경우에는 T2~T0 구간에서는 제1 독출 시퀀스(RSEQ1)가 더 적합함에도 불구하고 제2 독출 시퀀스(RSEQ2)를 선택하게 되어 평균 레이턴시가 증가하게 된다.
이와 같이, 본 발명의 실시예들에 따라서 동작 환경의 변화에 따라서 적응적으로 시퀀스 쉬프트 시점을 결정함으로써 평균 레이턴시를 감소하고 비활성 메모리 장치의 성능을 향상시킬 수 있다.
도 24는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 24를 참조하면, 비휘발성 메모리 장치(1900)는 메모리 셀 어레이(1910), 페이지 버퍼 회로(1920), 로우 디코더(1930), 전압 발생기(1940), 입출력 버퍼 회로(1960), 및 제어 회로(1950)를 포함한다. 일 실시예에서, 비휘발성 메모리 장치(1900)는 플래시 메모리 장치일 수 있다. 다른 실시예에서, 비휘발성 메모리 장치(1900)는 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FRAM(Ferroelectric random access memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
메모리 셀 어레이(1910)는 복수의 워드 라인들 및 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 도 25 내지 도 28을 참조하여 후술하는 바와 같이, 상기 복수의 메모리 셀들은 NAND 플래시 메모리 셀, NOR 플래시 메모리 셀 또는 저항성 메모리 셀일 수 있으며, 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC)들일 수 있다.
각각의 멀티 레벨 셀은 2N (N은 2 이상의 자연수)개의 상태들 중 하나로 프로그램되어 N 비트 데이터를 저장할 수 있다. 멀티 레벨 셀의 경우에 기입 모드에서의 프로그램 방식은 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식이 적용될 수 있다.
페이지 버퍼 회로(1920)는 상기 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(1910)에 프로그램될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(1910)로부터 감지된 독출 데이터를 저장한다. 즉, 페이지 버퍼 회로(1920)는 플래시 메모리 장치(1900)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 페이지 버퍼 회로(1920)는 기입 모드에서 기입 드라이버로서 동작하고, 독출 모드에서 감지 증폭기로서 동작할 수 있다. 입출력 버퍼 회로(1960)는 외부의 메모리 콘트롤러부터 메모리 셀 어레이(1910)에 기입된 데이터를 수신하고, 메모리 셀 어레이(1910)로부터 독출된 데이터를 상기 메모리 콘트롤러로 전송할 수 있다.
로우 디코더(1930)는 상기 복수의 워드 라인들에 연결되고, 로우 어드레스에 응답하여 상기 복수의 워드 라인들 중 적어도 하나를 선택할 수 있다. 전압 발생기(1940)는 제어 회로(1950)의 제어에 따라 프로그램 전압, 패스 전압, 검증 전압, 소거 전압 및 독출 전압과 같은 워드 라인 전압들을 생성할 수 있다. 제어 회로(1950)는 메모리 셀 어레이(1910)에 대한 데이터 저장, 소거 및 독출 동작을 수행하도록 페이지 버퍼 회로(1920), 로우 디코더(1930), 전압 발생기(1940) 및 입출력 버퍼 회로(1960)를 제어할 수 있다.
도 25, 도 26, 도 27 및 도 28은 도 24의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 25는 NOR형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이고, 도 26은 NAND형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이며, 도 27은 수직형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이고, 도 28은 저항성 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 25를 참조하면, 메모리 셀 어레이(1910a)는 복수의 메모리 셀(MC1)들을 포함할 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), ..., WL(n)) 중 하나에 공통으로 연결될 수 있다. 예를 들어, 제1 열에 배열된 메모리 셀들은 제1 비트 라인(WL(1))과 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있다. 제1 행에 배열된 메모리 셀들의 게이트 전극들은 제1 워드 라인(WL(1))에 공통으로 연결될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀 어레이(1910a)를 포함하는 NOR형 플래시 메모리 장치는 바이트(byte) 단위 또는 워드(word) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(block, 1912a) 단위로 소거 동작을 수행할 수 있다.
도 26을 참조하면, 메모리 셀 어레이(1910b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개 등의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(1910b)를 포함하는 NAND형 플래시 메모리 장치는 페이지(page, 1911b) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(1912b) 단위로 소거 동작을 수행할 수 있다. 한편, 실시예에 따라서, 페이지 버퍼들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아 가며 순차적으로 수행될 수 있다.
도 27을 참조하면, 메모리 셀 어레이(1910c)는 수직 구조를 가지는 복수의 스트링(1913c)들을 포함할 수 있다. 스트링(1913c)은 제2 방향을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(1913c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향으로 연장되며 상기 제1 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
메모리 셀 어레이(1910c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(1913c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 28을 참조하면, 메모리 셀 어레이(1910d)는 복수의 워드라인들(WL0~WLn)과 복수의 비트라인들(BL0~BLm)이 교차하는 영역에 배치되는 복수의 메모리 셀(MC)들을 포함한다. 각각의 메모리 셀(MC)은 도 28에 도시된 바와 같이 셀 트랜지스터(CT) 및 저항성 소자(CR)를 포함할 수 있다.
각각의 메모리 셀(MC)의 셀 트랜지스터(CT)와 저항성 소자(CR)는 비트라인들(BL0~BLm) 중 각각의 비트라인과 소스라인(SL) 사이에 연결될 수 있다. 복수의 메모리 셀(MC)은 동일한 소스 라인(SL)에 공통으로 연결될 수도 있다. 한편, 메모리 셀 어레이(1910d)는 두 개 이상의 셀 영역들로 구분될 수 있고, 각각의 셀 영역마다 서로 다른 소스 라인(SL)이 연결될 수 있다.
도 29는 도 28의 저항성 메모리 셀들에 포함되는 단극성 저항성 소자의 일 예를 나타내는 도면이다.
도 28을 참조하면, 저항성 소자는 상부 전극(E1), 하부 전극(E2) 및 상부 전극(E1)과 하부 전극(E2) 사이에 저항성 물질을 포함한다. 전극(E1, E2)으로는 탄탈(Ta) 또는 백금(Pt) 등이 사용될 수 있다. 저항성 물질은 코발트 산화물 등의 전이금속 산화물(VR) 또는 GexSbyTez 등의 상변화 물질(phase change material)(GST)을 포함할 수 있다. 상변화 물질(GST)은 온도 및 가열 시간에 따라 결정질 상태(AMORPHOUS STATE) 또는 비정질 상태(CRYSTALLINE STATE)가 되며 저항 값이 변화한다.
일반적으로 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistance Random Access Memory)과 강자성 물질을 이용한 MRAM(Magneto-resistive Random Access Memory)을 구분하기도 하지만, 이를 통틀어 저항성 메모리(Resistive Memory)라 할 수 있다.
상부 전극(E1)과 하부 전극(E2) 사이에 존재하는 저항성 물질은 안정한 복수의 저항 상태들의 구현을 통한 메모리 특성을 가지며, 서로 다른 특성을 나타내는 여러 가지 물질들이 연구되고 있다.
예를 들어, NDR(Negative Differential Resistance) 특성을 보이는 이성분계 산화물의 경우, 소자에 가해진 전압이 증가하여 리셋 전압(Vreset)이 되는 시점에서 저항이 급격히 증가하는 NDR 특성을 나타낸다. 이후 일정 전압까지는 저항이 큰 상태를 유지하다가 셋 전압(Vset)이 되는 시점에서 다시 저항이 낮은 상태로 변화하게 된다. 이러한 NDR 특성을 보이는 이성분계 산화물의 경우에는 저항이 큰 상태를 기입하기 위한 리셋 전압(Vreset)보다 저항이 작은 상태를 기입하기 위한 셋 전압(Vset)이 더 크다.
한편 GeSbTe와 같은 Telluride 화합물을 이용한 Chalcogenide 물질은 낮은 전압상태에서는 높은 저항을 갖지만, 충분히 큰 전압을 인가하면 저항이 낮은 상태로 변화한다. 이러한 Chalcogenide 물질은 저항이 큰 상태를 기입하기 위한 리셋 전압(Vreset)보다 저항이 작은 상태를 기입하기 위한 셋 전압(Vset)이 더 작다. 이와 같은 각 물질의 특성에 맞는 셋 전압(Vset)과 리셋 전압(Vreset)을 인가하여 저항이 상대적으로 작은 온 상태(On-State) 및 저항이 상대적으로 큰 오프 상태(Off-State)를 메모리 셀에 기입할 수 있다.
도 30은 도 28의 저항성 메모리 셀들에 포함되는 양극성 저항성 소자의 일 예를 나타내는 도면이다.
저항성 소자는 상부 전극(E1), 하부 전극(E2) 및 상부 전극(E1)과 하부 전극(E2) 사이에 나노믹(NOM;non-ohmic) 물질 및 저항성 물질(RM)을 포함한다. 이 경우에는 상부 전극(E1)과 하부 전극(E2)에 서로 반대 방향의 전압을 인가함으로써, 즉 인가 전압의 극성에 따라서, 메모리 셀의 온 상태 또는 오프 상태를 구현할 수 있다.
도 31은 도 28의 저항성 메모리 셀들이 STT-MRAM 셀로 구현되는 일 예를 나타내는 입체도이다.
도 31을 참조하면, STT-MRAM(spin transfer torque magneto-resistive random access memory) 셀은 MTJ(Magnetic Tunnel Junction) 소자 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인 WL0)에 연결되고, 셀 트랜지스터(CT)의 일 전극은 MTJ 소자를 통해 비트라인(예컨대, 제 1 비트라인 BL0)에 연결된다. 또한 셀 트랜지스터(CT)의 다른 전극은 소스 라인(SL0)에 연결된다.
MTJ 소자는 고정 층(Pinned layer, 13)과 자유 층(free layer, 11) 및 이들 사이에 터널 층(Barrier layer, 12)을 포함할 수 있다. 고정 층(13)의 자화 방향은 고정되어 있으며, 자유 층(11)의 자화 방향은 조건에 따라 고정 층(13)의 자화 방향과 같거나 역 방향이 될 수 있다. 고정 층(13)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM의 기입 동작을 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴온시키고, 비트라인(BL0)과 소스 라인(SL) 사이에 라이트 전류를 인가한다.
STT-MRAM의 독출 동작을 위해서는, 워드라인(WL0)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴온시키고, 비트라인(BL0)으로부터 소스 라인(SL) 방향으로 리드 전류를 인가하여, 측정되는 저항 값에 따라 MTJ 소자에 저장된 데이터를 판별할 수 있다.
도 32는 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 메모리 콘트롤러를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이고, 도 33은 도 32의 메모리 콘트롤러에 저장되는 레이턴시 테이블의 일 예를 나타내는 도면이다.
도 32를 참조하면, 메모리 시스템(2000)은 메모리 콘트롤러(2100) 및 비휘발성 메모리 장치(2200)를 포함한다. 기입 동작 및 독출 동작은 메모리 콘트롤러(21000)로부터 비휘발성 메모리 장치(2100)로 전송되는 코맨드(CMD)에 기초하여 수행되고 독출 데이터 또는 기입 데이터가 양자 사이에서 교환된다. 도 32에 도시된 바와 같이, 비휘발성 메모리 장치(2200)는 복수의 메모리 칩들을 포함할 수 있다. 예를 들어, 상기 메모리 칩들은 메모리 모듈에 실장될 수 있으며, 비휘발성 메모리 장치(2200)는 복수의 메모리 모듈들을 포함할 수도 있다. 메모리 콘트롤러(CS)는 복수의 메모리 칩들 중에서 하나를 선택하기 위한 칩 선택 신호(CS)를 비휘발성 메모리 장치(2200)로 전송할 수 있다.
비휘발성 메모리 장치(2200)가 복수의 메모리 칩들을 포함하는 경우, 메모리 콘트롤러(2100)는 도 1의 독출 레이턴시들을 모니터링하는 단계(S500) 및 시퀀스 선택 비율을 조절하는 단계(S700)를 상기 메모리 칩들의 각각에 대하여 독립적으로 수행할 수 있다. 다시 말해, 메모리 콘트롤러(2100)는 상기 메모리 칩들의 각각에 대하여 독립적으로 시퀀스 선택 비율들을 조절할 수 있다. 예를 들어, 일부의 메모리 칩들이 교환되거나 메모리 칩들이 서로 다른 특성을 가질 때, 모든 메모리 칩들에 대해서 공통적인 독출 시퀀스 제어를 수행하는 것이 적절하지 않을 수 있다.
이러한 독립적인 독출 시퀀스 제어를 위하여 메모리 콘트롤러(2100)는 도 33에 도시된 바와 같은 레이턴시 테이블(LTAB)을 저장하고 관리할 수 있다. 레이턴시 테이블(LTAB)에는 칩을 식별할 수 있는 칩 번호와 복수의 독출 시퀀스들에 대한 현재의 평균 레이턴시들이 매핑되어 저장될 수 있다.
한편, 메모리 셀마다 2N (N은 2 이상의 자연수)개의 상태들 중 하나로 프로그램되어 N 비트 데이터를 저장하는 멀티 레벨 셀의 경우에는, 도 1의 독출 레이턴시들을 모니터링하는 단계(S500) 및 시퀀스 선택 비율을 조절하는 단계(S700)는, 상기 2N 개의 상태들 사이의 2N-1 개의 경계 영역들 중 적어도 두 개의 경계 영역들에 대하여 독립적으로 수행될 수 있다. 데이터 독출을 위해 경계 영역들에 각각 상응하는 복수의 독출 전압들이 요구되는 경우에는 서로 다른 독출 전압들에 대해서 공통적인 독출 시퀀스 제어를 수행하는 것을 적절하지 않을 수 있다. 이러한 독립적인 독출 시퀀스 제어를 위하여 메모리 콘트롤러(2100)는 도 33에 도시된 것과 유사한 레이턴시 테이블(LTAB)을 저장하고 관리할 수 있다. 이 경우, 레이턴시 테이블(LTAB)에는 독출 전압을 식별할 수 있는 번호와 복수의 독출 시퀀스들에 대한 현재의 평균 레이턴시들이 매핑되어 저장될 수 있다.
도 34는 본 발명의 실시예들에 따른 메모리 시스템이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 34를 참조하면, 메모리 카드(2300)는 복수의 접속 핀들(2310), 메모리 콘트롤러(2320) 및 비휘발성 메모리 장치(2330)를 포함한다.
호스트와 메모리 카드(2300) 사이의 신호들이 송수신되도록 복수의 접속 핀들(2310)은 상기 호스트에 연결될 수 있다. 복수의 접속 핀들(2310)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.
메모리 콘트롤러(2320)는, 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 비휘발성 메모리 장치(2330)에 저장할 수 있다. 메모리 콘트롤러(2320)는 본 발명의 실시예들에 따라서 서로 다른 동작 환경들에 각각 상응하도록 설정된 복수의 독출 시퀀스들을 저장하고, 각각의 시퀀스 선택 비율들에 기초하여 상기 독출 시퀀스들을 선택적으로 수행하고, 상기 독출 시퀀스들의 각각에 대한 독출 레이턴시들을 모니터링하고, 상기 독출 레이턴시들의 모니터링 결과에 기초하여 상기 시퀀스 선택 비율을 조절한다.
예를 들어, 메모리 카드(2300)는 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.
실시예에 따라서, 메모리 카드(2300)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 35는 본 발명의 실시예들에 따른 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 35를 참조하면, 솔리드 스테이트 드라이브(Solid State Drive; SSD, 2400)는 메모리 콘트롤러(2410), 버퍼 메모리(2420) 및 복수의 비휘발성 메모리 장치들(2450)을 포함한다.
메모리 콘트롤러(2410)는, 호스트(미도시)로부터 데이터를 수신하고, 상기 수신된 데이터를 복수의 비휘발성 메모리 장치들(2450)에 저장할 수 있다. 버퍼 메모리(2420)는 상기 호스트와 복수의 비휘발성 메모리 장치들(2450) 사이에서 교환되는 데이터를 일시 저장할 수 있고, 메모리 콘트롤러(2410)의 외부에 위치하는 DRAM으로 구현될 수 있다.
메모리 콘트롤러(2410)는 본 발명의 실시예들에 따라서 서로 다른 동작 환경들에 각각 상응하도록 설정된 복수의 독출 시퀀스들을 저장하고, 각각의 시퀀스 선택 비율들에 기초하여 상기 독출 시퀀스들을 선택적으로 수행하고, 상기 독출 시퀀스들의 각각에 대한 독출 레이턴시들을 모니터링하고, 상기 독출 레이턴시들의 모니터링 결과에 기초하여 상기 시퀀스 선택 비율을 조절한다.
실시예에 따라서, 솔리드 스테이트 드라이브(2400)는 컴퓨터, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, 피디에이, 피엠피, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔 등과 같은 호스트에 장착될 수 있다.
도 36 및 도 37은 본 발명의 실시예들에 따른 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도들이다.
도 36을 참조하면, 컴퓨팅 시스템(2500)은 프로세서(2510), 입출력 허브(2520), 입출력 콘트롤러 허브(2530), 적어도 하나의 메모리 모듈(2540) 및 그래픽 카드(2550)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(2500)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(2510)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(2510)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라서, 프로세서(2510)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(2510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 35에는 하나의 프로세서(2510)를 포함하는 컴퓨팅 시스템(2500)이 도시되어 있으나, 실시예에 따라서, 컴퓨팅 시스템(2500)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라서, 프로세서(2510)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(2510)는 메모리 모듈(2540)의 동작을 제어하는 메모리 콘트롤러(2511)를 포함할 수 있다. 프로세서(2510)에 포함된 메모리 콘트롤러(2511)는 집적 메모리 콘트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 콘트롤러(2511)와 메모리 모듈(2540) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(2540)이 연결될 수 있다. 실시예에 따라서, 메모리 콘트롤러(2511)는 입출력 허브(2520) 내에 위치할 수 있다. 메모리 콘트롤러(2511)를 포함하는 입출력 허브(2520)는 메모리 콘트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다. 메모리 콘트롤러(2511)는 본 발명의 실시예들에 따라서 서로 다른 동작 환경들에 각각 상응하도록 설정된 복수의 독출 시퀀스들을 저장하고, 각각의 시퀀스 선택 비율들에 기초하여 상기 독출 시퀀스들을 선택적으로 수행하고, 상기 독출 시퀀스들의 각각에 대한 독출 레이턴시들을 모니터링하고, 상기 독출 레이턴시들의 모니터링 결과에 기초하여 상기 시퀀스 선택 비율을 조절한다.
메모리 모듈(2540)은 메모리 콘트롤러(2511)로부터 제공된 데이터를 저장하는 복수의 비휘발성 메모리 장치들을 포함할 수 있다. 상기 비휘발성 메모리 장치들은 각각 메모리 셀 어레이를 포함하며, 메모리 콘트롤러(2511)는 메모리 셀 어레이에 대하여 페이지 단위로 독출 동작을 수행하고, 독출된 데이터에 대하여 섹터 단위로 에러 체크 및 정정(ECC) 디코딩을 수행할 수 있다.
입출력 허브(2520)는 그래픽 카드(2550)와 같은 장치들과 프로세서(2510) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(2520)는 다양한 방식의 인터페이스를 통하여 프로세서(2510)에 연결될 수 있다. 예를 들어, 입출력 허브(2520)와 프로세서(2510)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 36에는 하나의 입출력 허브(2520)를 포함하는 컴퓨팅 시스템(2500)이 도시되어 있으나, 실시예에 따라서, 컴퓨팅 시스템(2500)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(2520)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(2520)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(2550)는 AGP 또는 PCIe를 통하여 입출력 허브(2520)와 연결될 수 있다. 그래픽 카드(2550)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(2550)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(2520)는, 입출력 허브(2520)의 외부에 위치한 그래픽 카드(2550)와 함께, 또는 그래픽 카드(2550) 대신에 입출력 허브(2520)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(2520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 콘트롤러 및 그래픽 장치를 포함하는 입출력 허브(2520)는 그래픽 및 메모리 콘트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 콘트롤러 허브(2530)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 콘트롤러 허브(2530)는 내부 버스를 통하여 입출력 허브(2520)와 연결될 수 있다. 예를 들어, 입출력 허브(2520)와 입출력 콘트롤러 허브(2530)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 콘트롤러 허브(2530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 콘트롤러 허브(2530)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라서, 프로세서(2510), 입출력 허브(2520) 및 입출력 콘트롤러 허브(2530)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(2510), 입출력 허브(2520) 또는 입출력 콘트롤러 허브(2530) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
도 37을 참조하면, 컴퓨팅 시스템(2600)은 프로세서(2610), 메모리 장치(2620), 사용자 인터페이스(2630), 버스(2650) 및 메모리 시스템(2660)을 포함한다. 실시예에 따라, 컴퓨팅 시스템(2600)은 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(2640)을 더 포함할 수 있다.
프로세서(2610)는 특정 계산들 또는 태스크들을 실행할 수 있다. 예를 들어, 프로세서(2610)는 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(2610)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(2650)를 통하여 메모리 시스템(2660)에 연결될 수 있다. 예를 들어, 메모리 장치(2620)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 또한, 프로세서(2610)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(2610)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(2630)를 제어할 수 있다. 모뎀(2640)은 외부 장치와 무선으로 데이터를 송수신할 수 있다. 메모리 시스템(2660)의 비휘발성 메모리 장치(2680)에는 프로세서(2610)에 의해 처리된 데이터 또는 모뎀(2640)을 통하여 수신된 데이터 등이 메모리 콘트롤러(2670)를 통해 저장될 수 있다.
메모리 콘트롤러(2670)는 본 발명의 실시예들에 따라서 서로 다른 동작 환경들에 각각 상응하도록 설정된 복수의 독출 시퀀스들을 저장하고, 각각의 시퀀스 선택 비율들에 기초하여 상기 독출 시퀀스들을 선택적으로 수행하고, 상기 독출 시퀀스들의 각각에 대한 독출 레이턴시들을 모니터링하고, 상기 독출 레이턴시들의 모니터링 결과에 기초하여 상기 시퀀스 선택 비율을 조절한다.
컴퓨팅 시스템(2600)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(2600)은, 실시예에 따라서, 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
본 발명은 플래시 메모리와 같은 비휘발성 메모리 장치, 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 비휘발성 메모리 장치를 구비하는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
RSEQ: 독출 시퀀스
tLAT: 독출 레이턴시
SSR: 시퀀스 선택 비율
ROP: 독출 동작
tRD: 독출 시간
VS: 밸리 검색 동작
HD: 경판정
SD: 연판정

Claims (20)

  1. 서로 다른 동작 환경들에 각각 상응하는 복수의 독출 시퀀스들을 설정하는 단계;
    각각의 시퀀스 선택 비율들에 기초하여 상기 독출 시퀀스들을 선택적으로 수행하는 단계;
    상기 독출 시퀀스들의 각각에 대한 독출 레이턴시들을 모니터링하는 단계; 및
    상기 독출 레이턴시들의 모니터링 결과에 기초하여 상기 시퀀스 선택 비율들을 조절하는 단계를 포함하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  2. 제1 항에 있어서,
    상기 독출 시퀀스들의 각각은, 서로 다른 독출 시간들을 갖는 복수의 독출 동작들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  3. 제2 항에 있어서,
    상기 독출 동작들의 각각은 독출된 데이터의 에러 체크 및 정정(ECC: error checking and correction)을 위한 ECC 디코딩을 포함하고,
    상기 ECC 디코딩의 결과로서 유효한 데이터가 구해질 때까지 상기 선택된 독출 시퀀스에 포함되는 상기 독출 동작들을 우선순위에 따라 순차적으로 수행하고,
    상기 각각의 독출 레이턴시는 상기 유효한 데이터가 독출될 때까지 수행되는 독출 동작들의 독출 시간들의 합인 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  4. 제2 항에 있어서,
    상기 독출 시퀀스들의 각각은, 상대적으로 작은 독출 시간을 갖는 독출 동작이 선순위로 수행되고 상대적으로 큰 독출 시간을 갖는 독출 동작이 후순위로 수행되도록 설정되는 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  5. 제1 항에 있어서, 상기 독출 레이턴시들을 모니터링하는 단계는,
    상기 독출 레이턴시들에 기초하여 상기 독출 시퀀스들의 각각에 대한 평균 레이턴시들을 계산하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  6. 제5 항에 있어서, 상기 시퀀스 선택 비율을 조절하는 단계는,
    상기 독출 시퀀스들 중에서 상기 평균 레이턴시들의 최소값에 상응하는 메인 독출 시퀀스를 결정하는 단계; 및
    다른 독출 시퀀스에 대한 시퀀스 선택 비율보다 상기 메인 독출 시퀀스에 대한 시퀀스 선택 비율을 크게 설정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  7. 제6 항에 있어서,
    상기 메인 독출 시퀀스에 대한 시퀀스 선택 비율을 최대값으로 설정하고, 나머지 독출 시퀀스들에 대한 시퀀스 선택 비율들은 상기 독출 레이턴시들의 모니터링을 위해 필요한 최소값으로 모두 동일하게 설정하는 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  8. 제5 항에 있어서,
    상기 각각의 평균 레이턴시는 상기 각각의 독출 시퀀스에 대하여 최근에 검출된 일정 개수의 독출 레이턴시들의 평균값인 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  9. 제5 항에 있어서,
    상기 각각의 평균 레이턴시는 상기 각각의 독출 시퀀스에 대하여 직전에 계산된 평균 레이턴시와 현재 검출된 독출 레이턴시의 평균값인 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  10. 제1 항에 있어서, 상기 복수의 독출 시퀀스들을 설정하는 단계는,
    제1 독출 시간을 갖는 제1 독출 동작을 가장 먼저 수행하는 제1 독출 시퀀스를 설정하는 단계; 및
    상기 제1 독출 시간보다 큰 제2 독출 시간을 갖는 제2 독출 동작을 가장 먼저 수행하는 제2 독출 시퀀스를 설정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 결정 방법.
  11. 제10 항에 있어서,
    상기 제1 독출 시퀀스는, 상기 제1 독출 동작에 의해 유효 데이터가 구해지지 않는 경우 상기 제2 독출 동작을 수행하도록 설정되는 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  12. 제10 항에 있어서,
    상기 제1 독출 동작 및 상기 제2 독출 동작의 각각은 기설정된 독출 전압을 이용하여 경판정(hard decision) 데이터를 독출하고 상기 경판정 데이터에 기초하여 ECC 디코딩을 수행하는 경판정 독출 동작인 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  13. 제12 항에 있어서,
    상기 제1 독출 동작의 프리차지 시간과 디벨롭 시간의 합은 상기 제2 독출 동작의 프리차지 시간과 디벨롭 시간의 합보다 작은 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  14. 제10 항에 있어서,
    상기 제1 독출 동작은 기설정된 독출 전압을 이용하여 경판정 데이터를 독출하고 상기 경판정 데이터에 기초하여 ECC 디코딩을 수행하는 경판정 독출 동작이고,
    상기 제2 독출 동작은 상기 기설정된 독출 전압을 이용하여 상기 경판정 데이터를 독출하고 상기 기설정된 독출 전압 주위의 복수의 독출 전압들을 이용하여 상기 경판정 데이터에 대한 신뢰성 정보를 제공하고 상기 경판정 데이터 및 상기 신뢰성 정보에 기초하여 ECC 디코딩을 수행하는 연판정(soft decision) 독출 동작인 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  15. 제10 항에 있어서, 상기 복수의 독출 시퀀스들을 설정하는 단계는,
    상기 제2 독출 시간보다 큰 제3 독출 시간을 갖는 제3 독출 동작을 가장 먼저 수행하는 제3 독출 시퀀스를 설정하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  16. 제15 항에 있어서,
    상기 제1 독출 동작 및 상기 제2 독출 동작의 각각은 기설정된 독출 전압을 이용하여 경판정 데이터를 독출하고 상기 경판정 데이터에 기초하여 ECC 디코딩을 수행하는 경판정 독출 동작이고,
    상기 제3 독출 동작은 상기 기설정된 독출 전압을 이용하여 상기 경판정 데이터를 독출하고 상기 기설정된 독출 전압 주위의 복수의 독출 전압들을 이용하여 상기 경판정 데이터에 대한 신뢰성 정보를 제공하고 상기 경판정 데이터 및 상기 신뢰성 정보에 기초하여 ECC 디코딩을 수행하는 연판정 독출 동작인 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  17. 제2 항에 있어서,
    상기 독출 시퀀스들의 각각은, 기설정된 독출 전압에 기초한 선순위의 독출 동작들에 의해 유효한 데이터가 구해지지 않는 경우 최적의 독출 전압을 검출하기 위한 밸리 검색 동작 및 상기 검출된 최적의 독출 전압에 기초한 독출 동작을 수행하는 적어도 하나의 전압 보정 독출 동작을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  18. 제17 항에 있어서,
    상기 최적의 독출 전압에 기초한 독출 동작은 상기 최적의 독출 전압을 이용하여 경판정 데이터를 독출하고 상기 최적의 독출 전압 주위의 복수의 독출 전압들을 이용하여 상기 경판정 데이터에 대한 신뢰성 정보를 제공하고 상기 경판정 데이터 및 상기 신뢰성 정보에 기초하여 ECC 디코딩을 수행하는 연판정 독출 동작인 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  19. 제1 항에 있어서,
    상기 비휘발성 메모리 장치는 메모리 셀마다 2N (N은 2 이상의 자연수)개의 상태들 중 하나로 프로그램되어 N 비트 데이터를 저장하는 멀티 레벨 셀들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 독출 시퀀스 제어 방법.
  20. 복수의 비휘발성 메모리 셀들이 배열된 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치; 및
    서로 다른 동작 환경들에 각각 상응하도록 설정된 복수의 독출 시퀀스들을 저장하고, 각각의 시퀀스 선택 비율들에 기초하여 상기 독출 시퀀스들을 선택적으로 수행하고, 상기 독출 시퀀스들의 각각에 대한 독출 레이턴시들을 모니터링하고, 상기 독출 레이턴시들의 모니터링 결과에 기초하여 상기 시퀀스 선택 비율을 조절하는 메모리 콘트롤러를 포함하는 메모리 시스템.
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