KR20150018518A - 독립적으로 제어가능한 흡수 영역 전기장 및 증식 영역 전기장을 포함하는 장치 - Google Patents

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Abstract

장치가 제 1 영역, 증식 영역, 제 2 영역 및 흡수 영역을 포함한다. 제 1 영역은 제 1 단자와 연관되고, 제 2 영역은 제 2 단자와 연관된다. 제 1 영역은 증식 영역에 의해 제 2 영역으로부터 이격된다. 흡수 영역은 증식 영역 위에 배치되며, 제 3 단자와 연관된다. 증식 영역 전기장은 제 1 단자, 제 2 단자 및 제 3 단자에 기반하여 흡수 영역 전기장에 대해 독립적으로 제어가능하다.

Description

독립적으로 제어가능한 흡수 영역 전기장 및 증식 영역 전기장을 포함하는 장치{DEVICES INCLUDING INDEPENDENTLY CONTROLLABLE ABSORPTION REGION AND MULTIPLICATION REGION ELECTRIC FIELDS}
광검출 장치(photodetection device)는 높은 도핑(doping)과, 높은 동작 전기장(operational electric field) 및 전압에 기반하는 복잡한 아키텍처를 이용할 수 있다. 전하 영역은 수직으로 배열된 직렬 전이층 구조의 일부를 형성하는데, 이러한 직렬 전이층 구조는 매우 높은 항복 전압을 이용하며, 결과적으로 높은 동작 전압의 이용을 초래한다. 더욱이, 이 직렬 구조의 여러 층들은 매우 정밀하게 정의 및 제어되는 것과 연관되며, 결과적으로 가시적인 구조를 얻기 위해서는 특수화된 도핑이나 다른 기술들을 필요로 한다.
애벌란치 포토다이오드(APD)는 매우 민감한 광검출기로서 애벌란치 증식(avalanche multiplication)을 통해 내부 이득을 갖는다. 애벌란치 포토다이오드는 전통적으로 장거리 광통신에 이용되는데, 예를 들면, 주어진 데이터 전송률에 대해 애벌란치 포토다이오드는 PIN 다이오드보다 10배 더 나은 감도를 제공할 수 있다. APD는 수직 입사광(normal incident light)을 이용할 수 있으며, 입사광을 결합하는 도파관 구조체를 이용할 수 있다. Ge 또는 양자점(quantum dot) 등과 같은 낮은 흡수 효율을 갖는 물질의 경우, 충분한 양자 효율을 제공하기 위해서는 긴 흡수 거리/사이즈가 요구될 수 있다. 긴 거리/큰 사이즈의 결과로 전통적인 APD는 부피가 크고, 높은 암전류(dark current)와, 낮은 양자 효율 및 낮은 대역폭을 가질 수 있다. 또한, 큰 장치 사이즈와 높은 전력 소비는 온-칩 광 인터커넥트 애플리케이션(on-chip optical interconnect applications)인 경우 특히 유해할 수 있다. 더욱이, 전통적인 APD는 SACM(separate absorption charge multiplication) 디자인을 이용할 수 있는데, 이것은 각 영역의 직렬 배치로 인해 높은 항복 전압(GeSi APD인 경우 일반적으로 >25V임)을 초래할 수 있다.
도 1은 일 예에 따른 증식 영역을 포함하는 장치의 측면 블록도이다.
도 2는 일 예에 따른 증식 영역을 포함하는 장치의 측면 블록도이다.
도 3은 일 예에 따른 링 형상 장치의 평면 블록도이다.
도 4는 일 예에 따른 증식 영역을 포함하는 장치의 측면 블록도이다.
도 5(a)는 일 예에 따른 도핑 농도를 보여주는 장치의 측면 블록도이다.
도 5(b)는 일 예에 따른 N-Si 전극에 대한 바이어스의 함수로서 암전류의 차트를 보여준다.
도 5(c) 내지 도 5(f)는 일 예에 따른 n-Si에 대한 바이어스의 함수로서 전기장 세기를 나타내는 장치의 측면 블록도이다.
도 6은 일 예에 따른 포토다이오드에 대한 바이어싱에 기반하는 흐름도이다.
광을 검출하는 애벌란치 포토다이오드처럼 본원에 설명된 예시적인 장치들은 작은 사이즈를 유지하면서도 광 흡수 경로를 효과적으로 증가시키도록 (예를 들면, 마이크로링(microring)에 기반한) 공진 증강(resonance enhancement)과, 낮은 항복 전압을 위한 3-단자를 이용함으로써, 높은 양자 효율과 낮은 암전류와 낮은 항복 전압 및 적은 전력 소비를 달성할 수 있다. 예를 들어 SACM 디자인같은 기존의 APD 구조를 이용하지 않고, 또한 그와 연관된 높은 구동 전압(예를 들면, SACM 게르마늄 실리콘(GeSi) 장치의 경우 25V를 초과함)과 그와 연관된 복잡한 제조 프로세스(예를 들면, 정밀한 전하 층 도핑 제어)를 이용하지 않으면서도 이점들을 얻을 수 있다. 본원에 설명된 예시적인 장치들은 소형 폼 팩터(small form factor)와 적은 전력 소비(예를 들면, 약 5-12V의 동작 전압) 및 저 비용을 달성할 수 있으며, 그 밖의 높은 대역폭과 작은 혼신(crosstalk) 및 적은 전력 소비의 특징을 갖는 애플리케이션과 포토닉스 플랫폼(photonics platform)에 대한 온-칩 광 인터커넥트로 이용될 수 있을 것이다. 또한, 예시적인 장치는 CMOS 제조 기술과 호환가능하며 이 기술에 기반하여 제조될 수 있다.
도 1은 일 예에 따른 증식 영역(130)을 포함하는 장치(100)의 측면 블록도이다. 장치(100)는 제 1 단자(112)와 연관된 제 1 영역(110)과, 제 1 영역(110)으로부터 증식 영역(130)만큼 이격되어 있으며 제 2 단자(122)와 연관된 제 2 영역(120)을 더 포함한다. 흡수 영역(132)은 증식 영역(130) 위에 배치되며, 제 3 단자(134)와 연관된다. 증식 영역 전기장(140)은 증식 영역(130)과 연관되며, 흡수 영역 전기장(142)은 흡수 영역(132)과 연관된다.
장치(100)는 광을 흡수하여 전기 신호를 발생하는 것에 기반하여 광을 검출할 수 있다. 흡수 영역(132)은 광자를 흡수하여 전기적 캐리어(electric carrier)를 발생할 것이고, 증식 영역(130)은 발생된 캐리어를 애벌란치 증식시켜서 이 캐리어를 제 1 영역(110) 및/또는 제 2 영역(120)으로 스위프(sweep)할 것이다. 장치(100)는 제 1 단자(112), 제 2 단자(122) 및 제 3 단자(134)를 이용하여 캐리어의 발생 및/또는 증식이 발생하게 하는데, 예를 들면, 흡수 영역 전기장(142)과 증식 영역 전기장(140)을 독립적으로 제어함으로써 이를 수행한다.
흡수 영역 전기장(142)은 증식 영역 전기장(140)과 독립적으로 제어되어, 캐리어가 흡수 영역(132)으로부터 증식 영역(130)으로 이동하게 할 것이다. 증식 영역 전기장(140)은 항복 전압 레벨보다 낮게 유지되면서 증식 영역(130)내에서 애벌란치 증식을 초래하는 캐리어 충돌 이온화(impact ionization)를 위한 임계치를 초과하도록 조정될 수 있다. 흡수 영역 전기장(142)의 세기는 증식 영역 전기장(140)의 세기보다 낮을 것이다. 그러므로, 장치(100)는 두 개의 병렬-제어가능한 전기장(parallel-controllable electric fields)을 예시하는데, 이 전기장들은 제 1 단자(112), 제 2 단자(122) 및 제 3 단자(134)를 통한 구동 전압에 기반하여 흡수 영역(132)과 증식 영역(130)을 독립적이면서 따로따로 제어가능하게 한다. 흡수 영역 전기장(142)은 광에 의해 발생된 캐리어를 증식 영역(130)으로 공급하기 위해 낮다. 증식 영역 전기장(140)은 제 1 영역(110)과 제 2 영역(120) 사이에 횡방향으로 뻗어 있어서, 캐리어를 분리시키고/분리시키거나 전류를 검출하도록 애벌란치 증식을 촉발한다.
독립적으로 제어가능한 전기장들이 단자에 기반하여 흡수 영역(132)과 증식 영역(130)에 대해 가능해지며, 이것은 영역들 내부에 개별적으로 도핑된 다중 층을 필요로 하지 않으면서도 가능하다. 그러므로, SACM 기반 디자인과 달리, 전하층을 생성하기 위해 정밀하게 제어된 도핑을 이용하여 영역을 수정할 필요가 없어진다. 장치(100)는 영역과 연관되어 주의깊게 성장된 다층 Ⅲ-Ⅴ 구조를 필요로 하지 않으며, 증식 영역(130)을 위한 예컨대 실리콘같은 물질과, 흡수 영역을 위한 예컨대 게르마늄같은 물질을 기초로 구성될 수 있다. 실리콘은 Si CMOS 프로세스와 호환가능하다는 이점을 제공하고, 다른 Ⅲ-Ⅴ 물질에 비해 낮은 충돌 이온화 계수(k-값)을 갖는다(예를 들면, Si와 관련한 0.02 대 GaAlAs와 관련한 0.2)는 이점도 제공한다.
추가적으로, 본 출원에서 제시되는 예에서, 캐리어는 장벽(barrier)를 관통해 증식 영역(130)을 횡단할 필요가 없다. 이와 대조적으로, 낮은 바이어스에서 기존의 SACM APD인 경우는 전기장이 바이어스에 기반하여 증식 영역내에 만들어질 수 있다. 다음, 인가가능 영역내에 도핑된 전하를 보상하기 위해 수식 dQ-CdV에 따라 대부분의 바이어스는 전하층에서 전압강하한다(여기서 dQ는 전하 변화량이고, C는 캐패시턴스이며, dV는 전압 변화량이다). 그러므로, SACM APD에서는, 전하층을 평형화한 이후에, 증식 영역 전기장이 흡수 영역으로 침투하기 시작한다. SACM APD의 흡수 영역내의 전기장이 없다면 광에 의해 발생된 캐리어는 이후에 수집될 증식 영역으로 이동할 수 없을 것이다. 따라서, SACM APD는 동작을 위해 매우 높은 전압을 요구한다. 예를 들어, GeSi APD의 경우, 이런 방식을 이용하는 높은 동작 전압은 25-30V일 수 있다.
그러므로, SACM APD와 대조적으로 본원의 예에서는 예를 들어 훨씬 더 낮은 동작 전압 및/또는 항복 전압에서의 동작이 달성될 수 있다. 더욱이, 항복 전압은 제 1 영역(110)과 제 2 영역(120) 사이의 거리에 따라 좌우될 수 있다. 제 1 영역(110)과 제 2 영역(120) 사이의 거리를 수 백 나노미터까지 축소시킴으로써, 단지 수 볼트만 인가해도 이득 증식이 발생할 수 있다. 그러므로, 온-칩 광 인터커넥트 애플리케이션에 적합하도록 작은 사이즈, 높은 양자 효율, 낮은 암전류, 낮은 항복 전압, 그리고 적은 전력 소비의 특징을 갖는 장치가 달성될 수 있다.
장치(100)는 장치 사이즈를 소형(수 미크론 범위내)으로 유지하면서도 흡수 영역(132)과 연관된 광 흡수 경로를 효과적으로 증가시키기 위해 공진 증강의 이점을 취할 수 있다. 예를 들어, 장치(100)는 흡수 영역(132) 및/또는 마이크로링 공진 캐비티(microring resonance cavity)에 기반한 다른 영역/특징들을 포함할 수도 있다. 예를 들어 패브리-페로 반사기(Fabry Perot reflector) 및 다른 기술에 근거하여 링 형상이 아닌 공진기 및/또는 선형인 공진기처럼 다른 기하학적 구조 및/또는 유형의 캐비티도 가능하다.
제 1 영역(110), 제 2 영역(120), 증식 영역(130) 및 다른 영역들/요소들은 도핑에 의해 형성될 수 있는데, 예를 들면 실리콘 기판을 적절한 물질로 선택적 도핑함으로써 형성될 수 있다. 일 예로, 비록 p-도핑 영역과 n-도핑 영역이 서로 바뀌거나 다른 방식으로 형성될 수 있다하더라도, 제 1 영역(110)은 p-도핑되는 것으로 설계될 수 있고, 제 2 영역(1200은 n-도핑되는 것으로 설계될 수 있다.
장치(100)는 다양한 물질로 형성될 수 있는데, 예를 들면 실리콘(Si), 게르마늄(Ge), SiGe, 다양한 산화물 및 그 밖의 물질(예컨대, 단자용 금속)로 형성될 수 있다. 일 예로, 증식 영역(130)은 Si일 수 있고, 흡수 영역(132)은 Ge 또는 SiGe일 수 있다. SiGe는 낮은 흡수 계수를 제공하지만 Ge보다 더 높은 품질 계수(Q)를 제공하며, 증식 영역(130)의 Si와 낮은 격자 부정합(lattice mismatch)을 제공하는데, 이것은 Si/SiGe 경계면에서의 광 손실(optical loss)을 줄일 수 있다. 그러므로, 낮은 흡수 계수를 갖는 흡수 영역(132)은 증식 영역(130)으로 하여금 (예컨대, 도파관으로부터) 입수가능한 광을 보다 용이하게 흡수 영역(132)에 결합시키게 함으로써, 도파관 등에 대한 증식 영역(130)의 결합에 부정적인 영향이 미치지 않게 한다. 인산 알루미늄(aluminum phosphate)처럼 다른 낮은 충돌 이온화 계수(로우-K(low-K)) 물질이 이용될 수도 있다.
제 1 단자(112), 제 2 단자(122) 및 제 3 단자(134)는 알루미늄 및/또는 구리같은 다양한 콘택트 물질로 만들어질 수 있다. 고 도핑 부분(도시하지 않음)이 제 1 영역(110), 제 2 영역(120) 및/또는 흡수 영역(132)의 안 또는 그 위에 형성되어, 단자와 더 양호한 오믹 콘택트를 만들 수 있다. 이러한 단자는 선택적인 예에서 다양한 선택적인 기하학적 구조와 부착 위치를 가짐으로써, 제조시 고려사항을 수용하고, 전기장 특성을 변경하고, 발생된 전하를 보다 효과적으로 수집하며, 다른 고려사항들도 수용할 수 있을 것이다.
도 2는 일 예에 따른 증식 영역(230)을 포함하는 장치(200)의 측면 블록도이다. 장치(200)는 기판(204)을 포함한다. 제 1 영역(210)은 제 1 영역 콘택트(214) 및 비아(213)에 기반하여 제 1 단자(212)와 연관된다. 제 2 영역(220)은 마찬가지로 제 2 영역 콘택트(224) 및 비아(223)에 기반하여 제 2 단자(222)와 연관된다. 단자들은 구리(Cu)로 도시되었고, 다른 금속 및/또는 물질일 수도 있다. 증식 영역(230)은 제 1 부분(236)과 제 2 부분(238)을 포함한다. 흡수 영역(232)은 증식 영역(230)의 제 2 부분(238)상에 배치되며, 비아(235)를 기반하여 제 3 단자(234)와 연관된다(도시하지 않았지만, 흡수 영역 콘택트도 흡수 영역(232)과 연관될 것이다). 제 1 영역 콘택트(214)와 제 2 영역 콘택트(224)는 제 1 영역(210)과 제 2 영역(220)의 고 도핑 부분이며, 비아(213, 223, 235)는 텅스텐(W)이나 다른 금속일 수 있다.
기판(204)은 매립 산화물(BOX) 층(208)을 포함하는 SOI(silicon-on-insulator) 기판으로 도시되어 있으며, 다른 유형의 반도체 물질에 기반할 수도 있다. 제 1 영역(210), 증식 영역(230)의 제 1 부분(236) 및 제 2 영역(220)은 예를 들어 이온 주입법이나 다른 기술에 기반하여 기판(204)에 형성될 수 있다. 제 1 영역(210), 증식 영역(230) 및 제 2 영역(220)은 P-형 물질, 진성 반도체 물질 및 N-형 물질에 기반하여 예컨대 PIN 접합(206)같은 접합을 형성한다. 진성 반도체 물질은 예컨대 실리콘이나 다른 반도체같은 하부 기판 물질로부터 형성될 수 있고/있거나 고 저항성 p층, 고 저항성 n층으로 근사될 수 있는 거의 진성에 가까운 낮은 도핑 물질 또는 다른 물질로부터 형성될 수 있다. 제 1 영역(210), 증식 영역(230)의 제 1 부분(236) 및 제 2 영역(220)은 BOX 층(208)으로 확장되는 것을 포함해서 기판(204) 내부로 여러 깊이로 확장될 수 있다. 증식 영역(230)의 제 1 부분(236)의 두께와 더불어 제 1 영역 두께(254)와 제 2 영역 두께(256)는 일 예로 약 250nm일 수 있다. 제 1 영역(210)은 일 예로 약 400-600nm의 이격 간격(250)에 기초하여 제 2 영역(220)으로부터 분리될 것이다. 그러나 본원에서 구체적으로 언급된 모든 두께/간격은 선택적 실시예에서 변경 및/또는 조정될 수 있을 것이다.
증식 영역(230)의 제 2 부분(238)은 증식 영역(230)의 제 1 부분(236) 위에 배치된다. 제 2 부분(238)은 일 예로 약 50-100nm의 두께를 가질 수 있다. 그러므로, 증식 영역(230)의 효과적인 두께는 일 예로 약300-350nm일 수 있다. 흡수 영역(232)은 제 2 부분(238) 위에 배치되며, 일 예로 약 100nm의 흡수 영역 두께(252)를 가질 수 있을 것이다. 장치(200)는 기판(204), 증식 영역(230) 및 흡수 영역(232) 위에 배치되는 실리콘 이산화물(SiO2)같은 산화물(209)을 포함할 수도 있다. 산화물(209)은 제 1 단자(212), 제 2 단자(234), 제 3 단자(234) 및 기판(204) 사이의 캐패시턴스를 다루기 위해 예를 들어 산화물 두께(258)에 기반하여 지지 및 절연 기능을 제공한다. 장치(200)의 다양한 부분들이 제 1 영역(210) 및/또는 제 2 영역(220)과의 오버랩(overlap)(274)과 함께 증식 영역(230)의 제 1 부분(236)에 대해 배치될 수 있을 것이다. 예를 들어, 증식 영역(230)의 제 2 부분(238)의 일부분은 이격 간격(250) 이상으로 중첩될 수 있는 반면에 일부분은 중첩되지 않을 수도 있다(좁은 부분과 넓은 부분을 갖는 계단 형태의 기하학적 구조에 근거하여).
여러 영역들의 기하학적 구조는 변경될 수도 있다. 흡수 영역(232)과 증식 영역(230)의 제 2 부분(238)은 낮은 암전류 및/또는 낮은 캐패시턴스가 가능하도록 가변될 수 있다. 제 2 부분(238)은 예시된 것처럼 계단 형상이므로, 제 2 부분(238)은 횡방향으로 흡수 영역(232) 보다 더 멀리 뻗어 있다. 흡수 영역(232)은 예를 들면 다른 영역에 비해 더 작은 면적과 두께를 가질 수 있을 것이다. 낮은 애벌란치 항복 전압을 달성하기 위해 영역들 사이의 이격 간격(250)을 줄이는 것을 포함하여 제 1 영역(210) 및/또는 제 2 영역(220)의 기학학적 구조는 가변될 수 있다. 증식 영역(230)의 형상은 여러 영역들의 굴절률의 관점에서 가변될 수 있을 것이다. 예를 들어, Ge로 만들어진 흡수 영역(232)은 Si로 만들어진 증식 영역(230)보다 더 높은 굴절률을 가질 수 있고, 이것은 잠재적으로 영역들 사이에서 모드 제한(mode confinement)을 발생하므로, 계단 형상은 Ge 흡수 영역(232)에서 모드/하프 모드 제한(mode/half-mode confinement)을 감소시킬 것이다. 다른 영역의 기하학적 구조도 주어진 영역에서 모드가 제한되는 방식을 해결하도록 조정될 수 있다.
기하학적 구조는 동작 전압을 줄이도록 조정될 수도 있다. 증식 영역(23)에 대한 계단 형상은 증식 영역(230)과 연관된 모드 제한을 가능하게 하거나 또는 그에 영향을 미칠 수 있다. 이격 간격(250)은 항복 전압을 제어하도록 선정될 수 있는데, 예를 들면, 터널링 항복(tunneling breakdown)을 막고 애벌란치 증식을 장려하도록 선정될 수 있을 것이다. 흡수 영역(232)과 제 1 /제 2 영역(210, 220) 사이의 간격은 높은 전기장이 흡수 영역(232) 내부로 침투하는 것을 차단하도록 선정될 수 있으며, 이로써 흡수 영역(232)에서 충돌 이온화 및/또는 애벌란치 증식을 차단할 수 있다.
계단 형상같은 기하학적 구조는 진성 물질에 기반하여 결합할 가능성이 적은 물질에서 예컨대 상이한 굴절률을 갖는 Si와 Ge에서 모드 결합을 증강시키고 기하학적 구조에 기반하여 광 결합을 도와주는 것처럼 모드 결합(mode coupling)을 증가시키기 위해 영역의 실효 굴절률을 변경할 수 있다. 증식 영역(230)이 흡수 영역(232)보다 더 높은 굴절률을 갖는 물질을 포함하여 다른 모드 결합 형상 및 물질도 가능하다. 흡수 영역(232)은 도파관에 대한 결합을 방지하는 기하학적 구조로 구조화될 것이며, (증식 영역(2300의 기하학적 구조와 연계하여) 흡수 영역(232)을 도파관으로부터 좀 더 멀리 효과적으로 위치시키는 기하학적 구조를 가질 것이다(예를 들면, 흡수 영역(232)은 증식 영역(230)보다 횡방향으로 작게 확장된다). 영역의 기하학적 구조는 다른 기능도 제공할 수 있는데, 예를 들면, 증식층(230)의 계단형 구조는 도파관을 비아(235)로부터 물리적으로 이격시킴으로써 도파관의 광학 필드가 비아(235)를 중첩하는 것을 막아준다. 계단형 구조와 더불어서, 다양한 이점을 제공하기 위해 램프(ramp)형, 곡선형, 슬랜트(slants)형 또는 그 밖의 기하학적 구조가 이용될 수도 있다. 선택적인 일 예로, 영역들이 생략될 수도 있다. 예를 들어, 증식 영역(230)의 제 2 부분(238)이 생략될 수도 있고, 이 경우 흡수 영역(232)은 증식 영역(230)의 제 1 부분(236) 위에 배치된다.
비아와 단자들은 도시된 Cu와 W가 아닌 알루미늄을 포함한 다양한 금속일 수 있다. 비아와 단자들의 기하학적 구조는 폭과 개수를 변화시키는 것을 포함해서 변경될 수 있다. 도시된 예에서, 비아(213)와 비아(223)는 다중 서브-비아 구조(예를 들면, 이중 전극)를 갖는 것으로 도시되었고, 반면에 비아(235)는 단일 전극 구조를 갖는 것으로 도시되었다. 모든 영역/성분에 대해 변화가 가능하고, 공정/제조와 관련해서도 변경이 가능하다.
제 1 영역 콘택트(214)와 제 2 영역(224) 콘택트는 제 1 영역(210)과 제 2 영역(220)보다 더 높은 주입 농도를 가질 수 있는데, 예를 들면, 1020 이온/cm3 의 농도를 가질 수 있고, 또는 비아(213, 223)와의 오믹 콘택트에 대해서도 더 높거나 다른 농도를 가질 수 있다. 비록 도 2에 구체적으로 도시되지 않았지만, 흡수 영역(232)은 비아(235)와의 오믹 콘택트에 대해 더 높은 도핑된 영역인 예컨대 흡수 영역 콘택트를 포함할 수 있다.
영역들은 포토리소그래피 기술을 이용하여 실리콘 기판(204)상에 구성될 수 있으며, 도 2의 예에 도시된 것처럼, 이 영역들을 기계적으로 지지하기 위해 산화물(209)이나 다른 구조물이 둘러싼다. 실리콘 이산화물은 영역들을 전기적으로 절연시키는 유전체로서의 역할을 수행한다. 또한, 다양한 복합물이 다른 영역에 비해 상이한 굴절률을 갖는 유전체(예를 들면, 상이한 실리콘 산화물)로서 이용될 수 있다. 일 예로, 영역들은 산화물(209)에 의해 광학적으로 분리된 공진기(예를 들면, 마이크로링)일 수도 있다.
다양한 제조 방법이 장치(200)를 만드는데 이용될 수 있다. BOX(208)층은 기판(204)에 주입되거나 또는 벌크 실리콘 SOI 웨이퍼의 Si 영역에 주입될 수 있다. 제 1 영역(210)은 N+ 이온 주입에 기반하여 추가될 수 있고, 제 2 영역(220)은 P+ 이온 주입에 기반하여 추가될 수 있다. 제 2 영역 콘택트(224)는 N++ 이온 주입에 기반하여 추가될 수 있고, 제 1 영역 콘택트(214)는 P++ 이온 주입에 의해 추가될 수 있다. 증식 영역(230)의 제 2 부분(238)은 예를 들어 100nm의 Si의 선택적 에피택셜 성장(SEG)에 기반하여 제 1 부분(236) 위에 배치될 수 있다. 흡수층(232)은 100nm의 Ge 또는 SiGe의 SEG에 기반하여 증식 영역(230) 위에 배치될 수 있다. 산화물(209)이 추가될 수 있으며, 비정질 Si/필드 산화물 개방 프로시저가 흡수층(232)을 노출시키기 위해 수행될 수 있다. 다음, 흡수층 콘택트(도 2에 도시되지 않음)가 P++ 이온 주입에 기반하여 흡수층(232)에 주입될 수 있다. 마지막으로, 비아(213, 235, 223)와 단자(212, 234, 222)를 형성하는 금속 적층(metal deposit)을 포함해서 라인 프로세싱의 후반부가 수행될 수 있다.
흡수 영역(232)과 증식 영역(230)으로 구성된 공진 캐비티(예를 들면, 마이크로링)를 형성하기 전에, 제 1 영역(210)과 제 2 영역(220)은 공진 캐비티를 보완하는 형상(예를 들면, 동심환들로, 하나는 공진 캐비티보다 더 작은 지름을 갖고, 하나는 더 큰 지름을 가짐)으로 주입될 수 있다. 예를 들어 레이스트랙 공진기(racetrack resonator) 및 분산형 피드백 반사체 구조같은 다른 공진 캐비티를 포함하여 선택적인 기하학적 구조가 이 영역들에 대해 이용될 수도 있으며, 선택적인 제조 기술이 예시의 장치를 위해 이용될 수도 있다.
동작 동안, 흡수 영역(232)은 광자(260)를 흡수하여 전기 캐리어(정공(262) 및 전자(264))를 발생할 수도 있다. 캐리어는 흡수 영역 전기장(도 2에 도시하지 않음)에 기반하여 증식 영역(230)을 통해 흡수 영역(232)으로 전달되는데, 이때 증식 영역(230)은 증식 영역 전기장(도 2에 도시하지 않음)에 기반하여 제 1 영역(210)과 제 2 영역(220)에 의해 수집될 추가적인 캐리어들을 발생하는 애벌란치 증식을 촉발한다. 장치(200)는 제 1 단자(2120, 제 2 단자(222) 및/또는 제 3 단자(234)에 기반하여 캐리어를 증식 영역으로 전달하도록 바이어스될 것이다. 장치(200)는 또한 제 1 단자(212), 제 2 단자(222) 및/또는 제 3 단자(234)에 기반하여 높은 전기장이 증식 영역(230)에 애벌란치 증식 이득을 유발하도록 바이어스될 것이다.
그러므로 장치(200)는 낮은 전력 버짓(power budget)을 이용하고 높은 품질 계수 Q의 이점을 취하여 증가된 광전류와 함께 높은 양자 효율을 가지며, (예를 들어, 마이크로링 구조에 기반하여) 공진 캐비티에서 세기를 증진시키는 공진 효과를 갖는다. 장치(200)는 예를 들면 제 1 영역(210)과 제 2 영역(220) 사이의 중첩의 부족과 연관된 낮은 RC 시상수로 인해 높은 대역폭에서 동작될 것이며, 이격 간격(250)과 관련된 캐리어 이동을 감소시킬 것이다.
도 3은 일 예에 따른 링 형상 장치(300)의 평면 블록도이다. 비록 다른 유형 및/또는 형상이 공진(예를 들면, 패브리-페로 공진기, 분산형 브래그 반사기(DBR) 및 다른 공진 요소에 기반한 공진 캐비티)에 이용될 수 있을지라도, 장치(300)는 도파관(302)(예를 들면, 실리콘 혹은 다른 광 도전성 물질)과 링 형상(예를 들면 마이크로링) 공진 캐비티를 포함한다. 장치(300)는 제 1 영역(310), 제 1 영역 콘택트(314), 증식 영역(330), 흡수 영역(332), 제 2 영역(320) 및 제 2 영역 콘택트(324)를 더 포함한다. 장치(300)는 광 흡수 경로(370)와 연관된다. 예시된 성분들이 더 잘 드러나도록 하기 위해, 추가적인 요소들은 도시하지 않았다. 예를 들어, 단자에 의해 모호해질 수도 있는 하부 요소들을 더 잘 드러내기 위해서 장치(300)는 단자나 다른 요소들 없이 도시되었다. 일 예로, 마이크로링은 직경이 5-10미크론(micron)이고, 수직 높이는 약 200nm이다. 이러한 작은 기하학적 사이즈는 광 연결 및 다른 애플리케이션을 위해 낮은 캐패시턴스와 그에 따른 고속 능력을 유도한다.
동작 동안, 광은 도파관(302)으로부터 공진 캐비티(예를 들면, 흡수 영역(332))으로 임계적으로 결합될 수 있다. 공진 캐비티와 연관된 공진 파장 및/또는 광의 파장에서 공진 증강이 이루어질 것이다. 광은 흡수 영역(332)에서 흡수되어 전기적 캐리어를 발생할 것이다. 예를 들어 광이 마이크로링 주변을 따라 이동하므로, 곡선을 이루는 광학적 흡수 경로(370)를 따라 흡수가 일어날 것이다. 그러므로 공진기 구조는 양자 효율을 증강시킨다. 도파관 내부의 광학 에너지는 단일 주파수를 포함하거나 또는 예를 들면 약 1.1~2미크론의 파장에 기반하여 광학 주파수의 조합을 포함할 수 있다.
도파관(302)은 전력을 수신할 수 있고, 전력은 공진 캐비티로 결합될 수 있다. 도파관(302)으로부터 결합된 전력은 공진 캐비티에 의해 내부적으로 소비되는(예를 들어, 흡수 영역(332)에 의해 흡수되는) 전력에 기반한다. 도파관(302)내의 모든 광이 공진 캐비티로 결합될 때(예를 들면, 전력 출력이 0으로, 이상적인 상황이다) 임계 결합이 발생한다. 도파관과 공진 캐비티 사이의 결합은 도파관(302)의 에지(edge)와 공진 캐비티의 에지 사이의 이격에 기반하여 제어될 수 있다(예를 들면, 마이크로링의 둘레 또는 증식 영역(330)의 에지). 공진 캐비티와 도파관 사이의 관계와 관련한 다른 기하학적 구조도 예컨대 수직 오프셋/중첩처럼 에너지 전달을 위한 결합을 제공할 수 있다. 흡수 영역(332)과 증식 영역(330)은 결합을 증진시키는 기하학적 구조를 가질 수 있다. 예를 들어, 흡수 영역(332)은 증식 영역(330)보다 더 좁을 수 있고, 이로써 증식 영역(330)은 도파관(302)을 향해 흡수 영역(332)보다 더 멀리 확장할 수 있다. 증식 영역(330)은 장치(300)의 다른 부분들이 도파관(302)에 접촉하거나 그 근처에 접근하는 것을 막도록 바깥쪽으로 확장될 수 있고, 따라서 증식 영역(330)과 결합이 발생한다.
예시된 마이크로링 기반 APD 디자인의 장치(300)에서, 광 공진 파장에서의 광은 증식 영역(330)의 원호 경로를 따라 여러 번 일주할 수 있다. 그러므로, 광 흡수 경로(370)의 유효 길이는 장치(300)의 직선 치수를 초과할 수 있다(예를 들어, 이 경로는 장치(300)의 길이, 폭 및/또는 높이보다 더 길 수 있다). 공진 캐비티 증강형 광 흡수 경로(370)는 주어진 장치(300)의 설치공간(footprint)과 관련해 더 많은 광 캐리어가 발생되게 하는 반면, 장치(300)의 암전류는 낮게 유지되는데, 그 이유는 암전류가 곡선의 다중 일주형 광 흡수 경로(370)의 증가된 유효 길이에 기반하지 않고 오히려 흡수 영역(332)의 기본 기하학적 형상/면적에 기반하기 때문이다. 그러므로, 높은 양자 효율과 낮은 암전류가 달성될 수 있다. 더욱이, 광 흡수 경로(370)의 증가된 유효 길이는 낮은 흡수 계수 물질을 위해 완화된 허용한계를 갖는 얇은 흡수 영역(332)을 가능하게 하며, 이것은 흡수가 큰 흡수 길이/폭/깊이같은 물질의 직선의 기하학적 치수와 높은 흡수 계수에 의존하는 다른 디자인과는 대조적이다. 마이크로링 또는 다른 공진 증강 구조에 기반하는 장치(300)의 흡수는 마이크로링의 결합 계수와 품질 계수(Q)에 더 많이 의존하고, 이것은 물질의 박막의 흡수 영역(332)이 낮은 흡수 계수와 높은 Q를 가질 수 있게 한다. 흡수 영역(332)의 두께는 결합된 광을 너무 빨리 흡수하는 것을 막도록 선정될 수 있고, 이로써 광은 여러 번 일주할 수 있게 되어 금방 흡수되지 않게 된다. 비록 기하학적 구조/치수가 조정될 수 있다하더라도, 예를 들어 약 100nm의 흡수 영역 두께는 유리한 결과를 제공할 수 있다.
예시적인 장치는 예를 들어 다중 채널의 상이한 도파관을 수반하는 WDM(wave division multiplication) 애플리케이션에 이용될 수 있다. 만약 광의 상이한 파장들이 도파관에 함유된다면, 각각의 파장은 다른 파장에 영향을 미치지 않으면서 독립적으로 변조될 수 있다. 장치(300)는 특정 파장 또는 파장 범위에 영향을 미치도록 파장 선택적일 수도 있다. 예를 들어, 공진 캐비티는 광 에너지를 특정 공진 파장 또는 파장 범위에서 공진할 수 있다. 흡수 영역(332)은 선택적으로 특정 파장에서 광에 대해 더 민감할 수도 있다. 그러므로 다중 장치(300)가 원하는 파장을 활용하는 도파관(302)과 연관될 수 있을 것이다. 장치(300)는 예를 들면 전용/독립된 필터 성분을 필요로 하지 않으면서 검출기에 수신될 특정 파장을 필터링하기 위해 드롭-오프 필터(drop off filter) 기능을 제공할 수도 있다. 충분히 높은 Q와 함께 장치(300)는 드롭-오프 필터 기능을 위한 좁은 대역폭을 다룰 수 있다. 그러므로, 장치(300)는 광검출기 기능과 드롭-오프 필터 기능을 하나의 장치(300)에 조합할 수 있다. 특정 파장의 광에 대한 선택적 상호작용은 장치(300)로 하여금 더 낮은 잡음 특성을 가질 수 있게 하며, 다른 광 주파수의 간섭을 더 많이 저지할 수 있게 한다. 장치(300)의 파장 선택성은 변경될 수 있으며, 디자인과 구현상태에 기반하여 선정될 수 있다. 장치(300)에 가해지는 전기적 튜닝(예를 들면, 전기적으로 튜닝된 공진 캐비티)에 기반하여 공진 파장을 조정하는 것도 가능하다.
도 3에 도시된 예시의 마이크로링 APD는 SOI 기판상에 구성된다. 제 1 영역(310)과 제 2 영역(320)은 동심환으로서 기판에 주입될 수 있다. Si 버퍼층과 Ge 흡수층의 블랭킷 성장(blanket growth)이 기판의 표면을 덮도록 추가된다. 이후에 에칭 공정에 의해 마이크로링이 블랭킷 층에 정의됨으로써, 링 형상의 증식 영역(330)과 링 형상의 흡수 영역(332)이 형성된다. 도 3에 도시된 것처럼, 마이크로링 형상의 증식 영역(330)과 흡수 영역(332)은 제 1 영역(310)과 제 2 영역(320) 사이의 이격 간격을 중첩하도록 형성될 것이다. 다음으로, 전기적 콘택트(제 1 영역 콘택트(314), 제 2 영역 콘택트(324) 및 흡수 영역 콘택트(도 3에 도시하지 않음))가 Si p-형 및 n형-제 1 영역(310) 및 제 2 영역(320)과 더불어 Ge 흡수층(332)의 최상부에 정의된다. 실리콘 버퍼층(예를 들면, 증식 영역(330)의 제 2 부분)은 흡수 영역(332)과 도파관 사이의 광 누설 경로를 감소시키기 위한 것으로, 기판의 맨 위에 성장된다. 실리콘 버퍼층은 생략될 수도 있으며, 이 경우에는 흡수층이 기판 상부에 바로 성장된다.
도 4는 일 예에 따른 증식 영역(430)을 포함하는 장치(400)의 측면 블록도이다. 장치(400)는 기판(404), BOX(408), 실리콘(405), 제 1 영역(410), 제 2 영역(420), 흡수 영역(432), P+ 흡수 영역(433), 제 1 단자(412), 제 2 단자(422), 제 3 단자(434) 및 산화물(409)을 포함한다. 장치(400)는 전하층(431)을 포함할 수도 있으며, 선택적인 예에서는 전하층(431)이 생략될 수도 있다. 증식 영역(430)은 증식 영역 전기장(440)과 연관되며, 흡수 영역(432)은 흡수 영역 전기장(442)과 연관된다.
전하층(431)은 흡수 영역(432)과 증식 영역(430) 사이에 주입되며, Si의 증식 영역(430) 내부로 증식 영역 전기장(440)의 높은 전기장을 국한시킨다. 그러므로, 전하층(431)은 증식 영역 전기장(440)이 흡수 영역(432)에 진입하지 못하게 할 것이며, 따라서 더 높은 충돌 이온화 계수(K-값)를 갖는 흡수 영역(432)의 물질에서의 충동 이온화를 차단하여, 고속 APD 디자인이 더 적은 잡음으로 더 높은 대역폭에서 동작할 수 있게 한다. 융통성없고 정해진 바대로 층을 이루는 구조에 기반하는 SACM 구조 장치의 전하층과 달리, 전하층(431)은 완화된 제조 기법과 연관되며 쉽게 Si(405)에 주입된다.
도 5(a)는 일 예에 따른 도핑 농도를 보여주는 장치(500A)의 측면 블록도이다. 장치(500A)는 BOX(508A), 실리콘(505A), 제 1 영역(510A), 제 2 영역(520A), 흡수 영역(532A), P+ 흡수 영역(533A), 단자(512A) 및 산화물(509A)을 포함한다.
다양한 실시예의 도핑 농도는 여러 영역들의 착색 처리(coloration)에 기반하여 가시화된다. 예를 들어, 도핑 농도는 대략 다음과 같은데, 즉, Si 영역(505A) ~ 1.0E+15cm-3 p-형, 제 1 영역(510A) ~ 1.0E+19cm-3 p-형, 제 2 영역(520A) ~ 1.0E+19cm-3 n-형, 흡수 영역(532A) ~ 진성 도핑 농도(약 1.0E+15cm-3) 및 P+ 흡수 영역(533A) ~ 1.0E+19cm-3 p-형이다. 다양한 기하학적 구조와 더불어 도핑 농도는 선택적인 실시예에서 가변/조정될 수도 있다.
도 5(b)는 일 예에 따른 N-Si 전극에 대한 바이어스의 함수(580B)로서 암전류의 차트(500B)를 보여준다. N-Si 전극은 도 5(a)에 도시된 제 2 영역(520A)으로서 알려져 있다. 제 2 영역(520A)에 대한 전압은 차트(500B)에서 0~6V까지 변하는 반면, 제 1 영역(510A)과 흡수 영역(532A)에 대한 전압은 단자(512A)에 기초하여 0으로 유지된다. 차트(500B)에 도시된 것처럼, 제 2 영역(520A)에 대한 바이어스가 항복 이전에 0V에서 약 3V까지 증가되므로, 전체적인 암전류는 낮게 유지된다(~3E-15 A). 약 3V 이상에서, 전체 암전류는 급속이 상승한다(예를 들면, 4V 이상 주변에서 항복에 근접함). 그러므로, 전극(예를 들면, 제 1 영역(510A), 제 2 영역(520A) 및/또는 다른 영역들)에 대한 비교적 낮은 바이어스가 암전류를 막기 위해 바람직하다. 본원에 설명된 다양한 예시들은 낮은 동작 전압이 이용될 수 있게 하여, 결과적으로 낮은 암전류가 가능하다.
도 5(c) 내지 도 5(f)는 일 예에 따른 n-Si에 대한 바이어스의 함수(580C~580F)로서 전기장 세기를 나타내는 장치의 측면 블록도이다. 전기장의 범위는 P+ 흡수 영역 위의 산화물에서의 낮은 값(예를 들면, 9.3E-09)으로부터 제 1 영역 및 제 2 영역 사이의 영역에서의 높은 값(예를 들면, 1.3E+06)까지로 도시되어 있다. 전기장의 변화는 도 5(c) 내지 도 5(f)에 걸쳐 예시되는데, VpGe 및 VpSi를 0V로 고정하고 VnSi(580C, 580D, 580E, 580F)를 0V로부터 3V(예를 들면, 도 5(c), 도 5(d), 도 5(e)에서 항복 이전)까지 올리고 다시 4V(도 5(f)에서 거의 항복에 가까움)까지 올리는 것으로 예시된다.
도 6은 일 예에 따른 포토다이오드에 대한 바이어싱에 기반하는 흐름도(600)이다. 블록(610)에서, 포토다이오드의 제 1 영역이 제 1 단자에 기반하여 바이어스된다. 블록(620)에서, 포토다이오드의 제 2 영역이 제 2 단자에 기반하여 바이어스되는데, 여기서 제 2 영역은 증식 영역에 의해 제 1 영역으로부터 이격되어 있다. 블록(630)에서, 증식 영역 위에 배치되어 있는 포토다이오드의 흡수 영역이 제 3 단자에 기반하여 바이어스되며, 여기서 증식 영역 전기장은 제 1 단자 및/또는 제 2 단자를 바이어싱한 것에 기반하여 흡수 영역 전기장에 대해 독립적으로 제어가능하다. 블록(640)에서, 도파관으로부터의 광 결합에 기반하여 흡수 영역에서 캐리어가 발생된다. 블록(650)에서, 제 1 단자, 제 2 단자 및 제 3 단자는 발생된 캐리어를 충돌 이온화와 관련한 임계치보다 작은 에너지 레벨에서 흡수 영역으로부터 증식 영역으로 수송하도록 바이어스된다.

Claims (15)

  1. 제 1 단자와 연관된 제 1 영역과,
    증식 영역(multiplication region)에 의해 상기 제 1 영역으로부터 이격되며, 제 2 단자와 연관된 제 2 영역과,
    상기 증식 영역 위에 배치되며, 제 3 단자와 연관된 흡수 영역(absorption region)을 포함하되,
    증식 영역 전기장은 상기 제 1 단자, 상기 제 2 단자 및 상기 제 3 단자에 기반하여 흡수 영역 전기장에 대해 독립적으로 제어가능한
    장치.
  2. 제1항에 있어서,
    상기 증식 영역 및 상기 흡수 영역은 공진 캐비티(resonance cavity)로서 성형되어, 상기 장치의 직선 치수보다 더 큰 유효 길이를 갖는 상기 공진 캐비티를 따라서 공진 증강(resonance enhancement) 및 광 흡수 경로를 제공하는
    장치.
  3. 제2항에 있어서,
    상기 광 흡수 경로는 상기 광 흡수 경로를 따른 복수의 일주(a plurality of round trips)에 기반하여 광 흡수를 할 수 있게 하는 것인
    장치.
  4. 제1항에 있어서,
    상기 증식 영역 전기장은 상기 제 1 영역과 상기 제 2 영역 사이의 이격 간격에 기반하여 상기 증식 영역에서 증폭된 애벌란치 효과(avalanche effect)를 유발하는 것인
    장치.
  5. 제1항에 있어서,
    상기 증식 영역은 충돌 이온화 계수(impact ionization coefficient)와 연관된 비도핑 진성 물질(undoped intrinsic material)인
    장치.
  6. 제1항에 있어서,
    상기 제 1 영역, 상기 증식 영역의 제 1 부분 및 상기 제 2 영역은 기판에 도파관 공진 구조(waveguide resonance structure)로서 배치되고, 상기 증식 영역의 제 2 부분은 상기 기판에 버퍼층으로서 배치되는
    장치.
  7. 제6항에 있어서,
    상기 흡수 영역 및 상기 증식 영역의 제 2 부분은 상기 증식 영역의 제 1 부분 위에 배치되는
    장치.
  8. 제1항에 있어서,
    도파관을 더 포함하되, 상기 도파관은 공진 파장에 기반한 공진 증강을 형성하기 위해, 결합 계수에 기반하여 광을 상기 도파관으로부터 상기 증식 영역으로 임계적으로 결합하는
    장치.
  9. 제1항에 있어서,
    상기 증식 영역 전기장을 상기 증식 영역에 국한시키기 위해 상기 흡수 영역과 상기 증식 영역 사이에 배치되는 전하층을 더 포함하는
    장치.
  10. 제 1 단자와 연관된 제 1 영역, 진성 실리콘 증식 영역 및 제 2 단자와 연관된 제 2 영역에 기반하여 PIN 접합을 포함하는 실리콘-온-절연체(SOI;sillicon-on-insulator) 기판과,
    제 3 단자를 가지며 상기 증식 영역 위에 배치된 흡수 영역을 포함하되,
    증식 영역 전기장은 상기 제 1 단자, 상기 제 2 단자 및 상기 제 3 단자에 기반하여 흡수 영역 전기장에 대해 독립적으로 제어가능한
    공진 애벌란치 포토다이오드(APD).
  11. 제10항에 있어서,
    상기 흡수 영역은 중간 흡수 계수(a moderate absorption coefficient)와 연관되며, 상기 증식 영역은 낮은 광 흡수 계수에 기반하여 결합 광에 대해 사실상 투명한(transparent)
    공진 애벌란치 포토다이오드(APD).

  12. 제10항에 있어서,
    상기 증식 영역 전기장은 약 12V 이하의 애벌란치 항복 전압에 기반하는
    공진 애벌란치 포토다이오드(APD).
  13. 제10항에 있어서,
    상기 증식 영역은 상기 SOI 기판 위에 배치된 진성 실리콘 버퍼층을 포함하는
    공진 애벌란치 포토다이오드(APD).
  14. 제 1 단자에 기반하여 포토다이오드의 제 1 영역을 바이어싱하는 단계와,
    제 2 단자에 기반하여 상기 포토다이오드의 제 2 영역을 바이어싱하는 단계―상기 제 2 영역은 증식 영역에 의해 상기 제 1 영역으로부터 이격됨―와,
    상기 증식 영역 위에 배치된, 제 3 단자에 기반한 상기 포토다이오드의 흡수 영역을 바이어싱하는 단계를 포함하되,
    증식 영역 전기장은 상기 제 1 단자, 상기 제 2 단자 및 상기 제 3 단자에 대한 바이어싱에 기반하여 흡수 영역 전기장에 대해 독립적으로 제어가능한
    방법.
  15. 제14항에 있어서,
    임계적으로 결합된 광에 기반하여 상기 흡수 영역에서 캐리어를 발생하는 단계와,
    충돌 이온화와 관련한 임계치보다 작은 에너지 레벨에서 상기 발생된 캐리어를 상기 흡수 영역으로부터 상기 증식 영역으로 운반하기 위해 상기 제 1 단자, 상기 제 2 단자 및 상기 제 3 단자를 바이어싱하는 단계를 더 포함하는
    방법.
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