JP7429084B2 - マイクロストラクチャ向上型吸収感光装置 - Google Patents

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Description

本願は２０１７年１０月３０日に出願した米国特許出願第１５／７９７８２１号の一部継続出願である。
本願は、又、２０１５年１１月２０日に出願した米国特許出願第１４／９４７７１８号、及びＷＯ２０１７／１１２７４７として公開された２０１６年１２月２１日に出願した国際特許出願ＰＣＴ／ＵＳ１６／６７９７７の各々一部継続出願でもある。
本願は、上記３つの特許出願の各々を引用により取り込むと共にその出願日の優先権を主張し、更にそれらが直接的に又は間接的に引用により取り込む出願であって米国仮出願、米国非仮出願及び国際出願を含む出願の優先権及びそれらが主張する優先権を主張する。
前記出願番号第１５／７９７８２１号は、（ｉ）米国特許出願第１５／３０９９２２号（今は特許第９８１８８９３号）、（ｉｉ）米国特許出願第１４／９４３８９８号（今は特許第９５３０９０５号）、（ｉｉｉ）米国特許出願第１４／９４５００３号（今は特許第９５２５０８４号）、及び国際特許出願ＰＣＴ／ＵＳ１５／０６１１２０各々の継続出願であり且つ各々を引用により取り込むと共に各々及びそれらが優先権を主張する米国仮特許出願の各々の出願日の優先権を主張する。
前記出願番号第１４／９４７７１８号は、ＷＯ２０１４／１９０１８９として公開された国際特許出願ＰＣＴ／ＵＳ１４／３９２０８の継続出願であり、且つ各々を引用により取り込み且つその出願日及びそれが優先権を主張する米国仮特許出願の各々の出願日の優先権を主張する。米国出願番号第１４／８９２８２１号は、今は特許第９４９６４３５号であるが、前記ＰＣＴ／ＵＳ１４／３９２０８の国内段階出願である。
本特許出願は、以下の仮出願の各々の優先権を主張すると共に各々を引用により取り込む。
米国仮出願番号第６２／５３５８０１号、２０１７年７月２１日出願；
米国仮出願番号第６２／５４０５２４号、２０１７年８月２日出願；
米国仮出願番号第６２／５４２２４３号、２０１７年８月７日出願；
米国仮出願番号第６２／５４７７２３号、２０１７年８月１８日出願；
米国仮出願番号第６２／５５３８４４号、２０１７年９月２日出願；
米国仮出願番号第６２／５５６４２６号、２０１７年９月１０日出願；
米国仮出願番号第６２／５６１８６９号、２０１７年９月２２日出願；
米国仮出願番号第６２／５９１０７２号、２０１７年１１月２７日出願；
米国仮出願番号第６２／５９９２４６号、２０１７年１２月１５日出願；
米国仮出願番号第６２／６０７８６０号、２０１７年１２月１９日出願；
米国仮出願番号第６２／６１５３１４号、２０１８年１月９日出願；
米国仮出願番号第６２／６２３９７１号、２０１８年１月３０日出願；
米国仮出願番号第６２／６２８７６４号、２０１８年２月９日出願；
米国仮出願番号第６２／６３１６３０号、２０１８年２月１７日出願；
米国仮出願番号第６２／６３３５１４号、２０１８年２月２１日出願；
米国仮出願番号第６２／６３４６９２号、２０１８年２月２３日出願；
米国仮出願番号第６２／６３７９４５号、２０１８年３月２日出願；
米国仮出願番号第６２／６３９３５６号、２０１８年３月６日出願；
米国仮出願番号第６２／６３９４７２号、２０１８年３月６日出願；
米国仮出願番号第６２／６３９９２０号、２０１８年３月７日出願；
米国仮出願番号第６２／６４０５２２号、２０１８年３月８日出願；
米国仮出願番号第６２／６４３０１０号、２０１８年３月１４日出願；
米国仮出願番号第６２／６４５８１０号、２０１８年３月２１日出願；
米国仮出願番号第６２／６４６８７１号、２０１８年３月２２日出願；
米国仮出願番号第６２／６５１０５３号、２０１８年３月３０日出願；
米国仮出願番号第６２／６５１０８７号、２０１８年３月３１日出願；
米国仮出願番号第６２／６５２８３０号、２０１８年４月４日出願；
米国仮出願番号第６２／６５９０６７号、２０１８年４月１７日出願；
米国仮出願番号第６２／６５９０７２号、２０１８年４月１７日出願；
米国仮出願番号第６２／６６２２１７号、２０１８年４月２４日出願；
米国仮出願番号第６２／６６６００５号、２０１８年５月２日出願；
米国仮出願番号第６２／６６９１９４号、２０１８年５月９日出願；
米国仮出願番号第６２／６７５１３０号、２０１８年５月２２日出願；
米国仮出願番号第６２／６７７６０９号、２０１８年５月２９日出願；及び
米国仮出願番号第６２／６８２９０９号、２０１８年６月９日出願。
上に参照した仮及び非仮特許出願の全ては、本書においては「共通譲渡組込出願」として集約的に参照することとする。
本特許明細書は、主に、感光装置に関するものである。更に詳細には、幾つかの実施例はマイクロストラクチャ向上型吸収特性を具備する感光装置及び同一のチップ上又はチップ内のアクティブ電子回路とモノリシックに集積化した感光装置に関するものである。
オプチカルファイバ通信は、遠隔通信、大型データセンター内の通信、及びデータセーター間の通信等の適用例において広く使用されている。一層短い光学波長を使用することに関連する減衰損失のために、殆どのオプチカルファイバデータ通信は８００ｎｍ及びそれより長い光学波長を使用している。オプチカルファイバ通信システムにおいて使用される光学受信機主要な部品は、通常、フォトダイオード（ＰＤ）又はアバランシェフォトダイオード（ＡＰＤ）の形態での光検知器である。
高品質で低ノイズのＡＰＤはシリコンから作ることが可能である。しかしながら、シリコンは可視領域及び近赤外領域における光を吸収するが、それよりも一層長い光学波長においては一層透過性となる。装置の吸収「Ｉ」領域の厚さを増加させることによって、シリコンＰＤ及びＡＰＤは８００ｎｍ及びそれよりも一層長い光学波長のために作ることが可能である。しかしながら、適切な量子効率（外部量子効率としても知られている）を得るために、シリコン「Ｉ」領域の厚さは非常に大きくなり、その結果、装置の最大帯域幅（「データレート」とも言及される）は、多くの現在の及び将来の遠隔通信及びデータセンター適用例に対して低すぎるものとなる。
シリコンＰＤ及びＡＰＤが一層長い波長及び一層高い帯域幅とに関連して有している内在的な問題を回避するために、その他の物質が使用されている。ゲルマニウム（Ｇｅ）ＡＰＤは２０００ｎｍの波長までの赤外線を検知するが、比較的高い増倍ノイズを有している。ＩｎＧａＡｓのＡＰＤは１６００ｎｍよりも一層長い波長を検知することが可能であり且つＧｅよりも一層少ない増倍ノイズを有するものであるが、その増倍ノイズはシリコンＡＰＤよりも著しく一層大きいものである。ＩｎＧａＡｓは、最も典型的には基板として且つ増倍層としてＩｎＰが関与する場合のヘテロ構造ダイオードの吸収領域として使用されることが知られている。この物質系は約９００乃至１７００ｎｍの吸収窓と適合性がある。しかしながら、ＩｎＧａＡｓのＰＤ及びＡＰＤ装置は比較的高価であり且つシリコンと比較した場合に比較的高い増倍ノイズを有しており、単一のチップＳｉエレクトロニクスと集積化させることは困難である。
光検知器の事業における主要な会社によって発表されている情報（http://files.shareholder.
com/downloads/FNSR/0x0x382377/0b3893ea-fb06-417d-ac71-84f2f9084b0d/Finisar_Presentation.pdf参照のこと）が１０頁において表明していることは、光学通信装置に対する現在の市場は７０億米国ドルを超えるものであり、年平均成長率は１２％であるとのことである。８５０－９５０ｎｍ波長用に使用される（ＰＤ）はＧａＡｓ物質を使用し、且つ１５５０－１６５０ｎｍ波長フォトダイオードはＩｎＰ物質に基づいており、そのことは、両者共高価であり且つＳｉを基礎とするエレクトロニクスと集積化させることが困難であることを示している。従って、そこには大きな市場があり且つより良い装置の開発に対して未だに満足されていない長く期待されている必要性が存在している。今日までのところ、本発明者等の知るところによれば、上部表面又は底部表面照明型で、データレートが少なくとも２５Ｇｂ／ｓで、且つ市販されている単一チップ上ＣＭＯＳ／ＢｉＣＭＯＳシリコンエレクトロニクスとモノリシックに集積化されているもので、８５０－９５０ｎｍ用のＳｉ物質を基礎としたフォトダイオードもアバランシェ（ＡＰＤ）も存在していないし、１５５０－１６５０ｎｍ用のＧｅオンＳｉ（即ち、Ｓｉの上にＧｅ）物質を基礎としたフォトダイオードもアバランシェフォトダイオードも存在していない。しかしながら、この巨大な市場にたいしてより良い装置を開発するための努力が欠如していたわけではない。例えば、Ｓｉ物質内に製造したレゾナントフォトダイオードに対する提案がなされているが（「エピタキシャル横方向過剰成長により成長させたレゾナントキャビティ向上型高速Ｓｉフォトダイオード（Resonant-Cavity-Enhanced High-Speed Si Photodiodes Grown by Epitaxial Lateral Overgrowth）、Schaub et al.、IEEE PHOTONICS TECHNOLOGY LETTERS, VOL. 11, NO. 12, December 1999」、それらは既知の市場に到達したわけではない。導波路形態におけるその他の形式の高速フォトダイオードが提案されており、例えば、「４０ＧＨｚＳｉ／Ｇｅ単一走行キャリア導波路（40 GHz Si/Ge uni-travelling carrier waveguide photodiode）」、Piels et al.、DOI 10.1109/JLT.2014.2310780、Journal of Lightwave Technology（引用により本書に取り込む）；「３４０ＧＨｚ利得－帯域幅製品でのモノリシックゲルマニウム／シリコンアバランシェフォトダイオード（Monolithic germanium/silicon avalanche photodiodes with 340 GHz gain-bandwidth product）」、NATURE PHOTONICS | VOL 3 | JANUARY 2009 | www.nature.com/naturephotonics （引用により本書に取り込み且つ本書においては「Ｋａｎｇ ｅｔ ａｌ．２００９」として参照する）；「大断面積シリコン・オン・インシュレータ導波路とモノリシックに集積化させた高速Ｇｅ光検知器（High-speed Ge photodetector monolithically integrated with large cross-section silicon-on-insulator waveguide）、Feng et al.、Appliled Physics Letters 95, 261105(2009), doi； 10.1063/1.3279129（引用により本書に取り込む）におけるものなどがあり、その場合に、光は端部から光学導波路内に結合され且つ１５５０ｎｍにおけるＧｅの弱い吸収係数を補償するために吸収長は１００μｍ以上とすることが可能なものである。これらの以前に提案されている導波路フォトダイオード構造においては、光は導波路の長さに沿って伝播し且つこの導波路形態においては光の伝播方向と電界の方向とが支配的に垂直であるようにＰＩＮ導波路を横断して電界が印加される。Ｓｉ内の光は電子／正孔の飽和速度よりも約１，０００倍速く伝播するので、導波路ＰＤは例えば２００ミクロン長とすることが可能であり且つＰＩＮにおける「Ｉ」は例えば２ミクロンとすることが可能であり、且つ１０Ｇｂ／ｓを超える帯域幅を達成することが可能である。この様な光の端部結合は、本特許明細書に記載するような表面照明と比較してパッケージングにおいてコスト高となり、その場合に、光伝播の方向における断面の寸法は、公知の表面照明型フォトダイオード又はアバランシェフォトダイオードの場合には数十ミクロンであるのと比較して、典型的には数ミクロンである。公知のＰＤ／ＡＰＤは、しばしば、単一モード光学系であるに過ぎず、一方、本特許明細書に記載する表面照明型ＰＤ／ＡＰＤは単一モード及びマルチモードの両方の光学系において使用することが可能である。更に、公知の導波路フォトダイオードはウエハレベルでテストすることが困難であるが、一方、本特許明細書に記載する表面照明型フォトダイオードは容易にウエハレベルでテストすることが可能である。公知の導波路フォトダイオード／アバランシェフォトダイオードは殆どが特別のフォトニック回路において使用されるものであり、且つ、多くの場合に、注意深い温度制御を必要とし、そのことはコスト高となると共に厳しいデータセンター環境において非効率的である場合がある。Ｓｉと集積化させることが可能な上部または底部照明型のＳｉ及びＧｅオンＳｉ、又はＧｅＳｉオンＳｉのＰＤ／ＡＰＤは、８５０－９５０ｎｍ、１２５０－１３５０ｎｍ、及び１５５０－１６５０ｎｍの波長において２５Ｇｂ／ｓ以上のデータレートで市販されているものは本発明者等にとって不知である。対照的に、本特許明細書に記載するようにＳｉを基礎とした物質上のフォトダイオードは単一のＳｉチップ上の集積化した電子回路とモノリシックに集積化させることが可能であり、それによりパッケージングのコストを著しく減少させる。更に、本特許明細書に記載される８５０ｎｍ、１３００ｎｍ、１５５０ｎｍ公称波長におけるマイクロストラクチャ型ＰＤ／ＡＰＤは、短距離（短いリーチ）、中距離（リーチギャップ）、長距離（長いリーチ）、３００メートル未満の距離、ある場合には２０００メートル未満、ある場合には１００００メートル未満、及びある場合には１００００メートルを超える光学データ伝送に対して支配的なものとすることが可能である。マイクロストラクチャＰＤ／ＡＰＤの入射光ビーム及びＰＩＮ又はＮＩＰ構造の「Ｉ」領域における電界の方向は、支配的に同一線上及び／又はほぼ同一線上のものとすることが可能である。本特許明細書に記載するラテラル即ち横方向のＰＤ及びＡＰＤにおいては、電界と光伝播とは異なる方向とすることが可能であるが、尚且つその吸収層は、同等のデータレート及び／又は吸収及び量子効率に対して、本発明者等が既知の装置におけるものよりも著しく一層薄いものとすることが可能である。本特許明細書はこの様な装置を可能なものとさせ且つ現在のデータセンターをブレード間、ブレード内、ラック間及び／又はデータセンター間の殆ど全ての光学データ伝送へ変換させるものと期待され、そのことはデータ伝送帯域幅能力を大きく増加させ且つ電力の使用を著しく減少させるものとなる。
本書においてクレームしている要旨はいずれかの特定の欠点を解消する実施例又は上述したような環境においてのみ動作する実施例に制限されるものではない。そうではなく、この背景技術は本書において記載される幾つかの実施例が実施される場合がある一つの例示的な技術分野を示すために与えられているに過ぎない。
本特許明細書において引用されている各公開文書は引用により本書に取り込まれるものである。
「エピタキシャル横方向過剰成長により成長させたレゾナントキャビティ向上型高速Ｓｉフォトダイオード（Resonant-Cavity-Enhanced High-Speed Si Photodiodes Grown by Epitaxial Lateral Overgrowth）」、Schaub et al.、IEEE PHOTONICS TECHNOLOGY LETTERS, VOL. 11, NO. 12, December 1999 「４０ＧＨｚＳｉ／Ｇｅ単一走行キャリア導波路（40 GHz Si/Ge uni-travelling carrier waveguide photodiode）」、Piels et al.、DOI 10.1109/JLT.2014.2310780、Journal of Lightwave Technology 「３４０ＧＨｚ利得－帯域幅製品でのモノリシックゲルマニウム／シリコンアバランシェフォトダイオード（Monolithic germanium/silicon avalanche photodiodes with 340 GHz gain-bandwidth product）」、NATURE PHOTONICS | VOL 3 | JANUARY 2009 | www.nature.com/naturephotonics 「大断面積シリコン・オン・インシュレータ導波路とモノリシックに集積化させた高速Ｇｅ光検知器（High-speed Ge photodetector monolithically integrated with large cross-section silicon-on-insulator waveguide）、Feng et al.、Appliled Physics Letters 95, 261105(2009), doi； 10.1063/1.3279129
幾つかの実施例によれば、横方向マイクロストラクチャ向上型光検知器が、一つ又はそれ以上の横方向に延在しており非ドープ又は低ドープの半導体物質からなるＩ層と、互いに横方向に離隔されており且つ前記一つ又はそれ以上のＩ層と電気的に結合されており且つその中に横方向に延在する電界を発生させる形態とされている噛み合い電極と、前記光検知器内に横方向に延在する複数個の故意に形成した孔を具備しているマイクロストラクチャと、を有しており、前記一つ又はそれ以上のＩ層は前記孔によるその貫通を除いて連続的であり、前記孔は前記Ｉ層を横断する方向において高さを有しており、前記光検知器は前記一つ又はそれ以上のＩ層を横断する方向において各々が複数個の前記孔を取り囲む一つ又はそれ以上の領域の各々において空間的に連続的な光での照明に前記照明に依存する電気的出力を発生することにより応答する形態とされており、及び前記孔は前記孔の無いそうでなければ同一の光検知器の電気的応答と比較して一つ又はそれ以上の選択した波長範囲において前記光に対する前記光検知器の望ましい電気的応答を向上させる。
幾つかの実施例によれば、該光検知器は、更に、モノリシックチップと前記チップの上又は中において前記光検知器とモノリシックに集積化されており且つ前記電気的出力を受け取り且つ処理するために前記電極と電気的に結合されている一つ又はそれ以上のアクティブ電子回路とを包含することが可能であり、該アクティブ電子回路は複数（同一のチップの上又は中において２個又はそれ以上のそのような回路）とすることが可能であり、更に、一つ又はそれ以上の発光装置を同一のチップへマウントさせ且つそれにより駆動されるべく該チップの上又は中における該一つ又はそれ以上のアクティブ電子回路と結合させることが可能であり、前記孔の少なくとも幾つかは前記電極間において横方向とすることが可能であり、前記電極は前記孔の少なくとも幾つかの上に横たわることが可能であり、該光検知器は、更に、前記一つ又はそれ以上のＩ層の上に被覆層を包含することが可能であり、且つ前記孔は前記被覆層におけるのみとすることが可能であり、前記孔は前記一つ又はそれ以上のＩ層の上部表面から下方へ部分的にのみ延在することが可能であり、前記孔は例えばエッチング又は付着等のプロセスによって形成されている前記Ｉ層の前記半導体物質によって互いに横方向に離隔されている誘電体物質からなる島状部を有することが可能であり、前記一つ又はそれ以上のＩ層は底部表面を有することが可能であり且つ前記
孔の内の少なくとも幾つかは前記底部表面から前記一つ又はそれ以上のＩ層内へ上方へ延在することが可能であり且つ前記一つ又はそれ以上のＩ層のものとは異なる電気的特性を具備する物質を有することが可能であり、前記孔の内の幾つかは前記上部表面から前記一つ又はそれ以上のＩ層内へ下方へ延在し且つ前記孔の内の幾つかは前記底部表面から前記一つ又はそれ以上のＩ層内へ上方へ延在することが可能であり、該孔は誘電体物質を有することが可能であり、該孔は該一つ又はそれ以上のＩ層の半導体物質とは異なる電気的及び／又は光学的特性を具備している半導体を有することが可能であり、前記電極は前記一つ又はそれ以上のＩ層によって横方向に離隔されており且つ前記光検知器において少なくとも１個のＰＮ接合を形成している横方向に延在している導体とその下側のドープされている半導体物質領域とを有することが可能であり、該光検知器は更に少なくとも１個のドープされている半導体領域を有することが可能であり且つ前記電極は横方向に延在する導体と前記導体の内の一つ又はそれ以上の下側で且つそれとオーミックコンタクトをしている付加的なドープされている半導体物質領域とを有することが可能であり、前記ドープされている領域は前記一つ又はそれ以上のＩ層によって横方向に離隔されており且つ前記光検知器において少なくとも１個のＰＮ接合を形成しており、該ＰＮ接合を形成している該物質は接触することが可能であり、前記電極は前記光検知器においてショットキー接合を形成している横方向に延在している導体を有することが可能であり、前記電極の内の少なくとも２個は前記一つ又はそれ以上のＩ層の上部表面と相対的に垂直位置において互いに異なることが可能であり、前記電極及び前記一つ又はそれ以上のＩ層は実質的に同一のレベルにある上部及び／又は底部表面を有することが可能であり、該光検知器は更に前記電極の少なくとも一部の上に光吸収物質からなる層を包含することが可能であり、該光検知器は更に前記電極の少なくとも一部の上に光吸収物質からなる層を包含することが可能であり、該光吸収層はノノ（ｎｏｎｏ）構造型上部表面を有することが可能であり、ノノ構造型上部表面を具備する該光吸収層は該電極及び該一つ又はそれ以上のＩ層の少なくとも一部の上とすることが可能であり、及び／又は該光検知器は更に前記光検知器において一つ又はそれ以上のＰＮ接合を形成している前記一つ又はそれ以上のＩ層の少なくとも一部の上にドープされている半導体からなる層を包含することが可能であり、該ＰＮ接合を形成している該物質は接触することが可能である。
幾つかの実施例によれば、マイクロストラクチャ向上型光検知器は、一つ又はそれ以上の横方向に延在している非ドープ又は低ドープの半導体物質からなるＩ層と、前記一つ又はそれ以上のＩ層と電気的に接続されており且つその中に電界を発生させる形態とされている互いに離隔されている電極と、前記光検知器において横方向に延在している複数個の故意に形成した孔を有しているマイクロストラクチャとを有しており、前記一つ又はそれ以上のＩ層は前記孔によるその貫通を除いて連続的であり、前記光検知器は照明に依存する電気的出力を発生することにより前記一つ又はそれ以上のＩ層を横断する方向において各々が複数個の前記孔を取り囲んでいる一つ又はそれ以上の領域の各々において空間的に連続的な光での照明に応答する形態とされており、及び前記孔は前記孔が無いそうでなければ同一の光検知器の電気的応答と比較して一つ又はそれ以上の選択した波長範囲における光に対する前記光検知器の望ましい電気的応答を向上させる。
幾つかの実施例によれば、前のパラグラフに記載した光検知器は、幾つかの例において前記電界が前記一つ又はそれ以上のＩ層を横断する方向において延在するため、幾つかの例において前記電界が横方向に延在するため、モノリシックチップと前記チップの上又は中において前記光検知器とモノリシックに集積化されており且つ前記電気的出力を受け取り且つ処理するために前記電極と電気的に結合されている一つ又はそれ以上のアクティブ電子回路とを包含させるため、更にモノリシックチップと前記チップの上又は中において前記光検知器とモノリシックに集積化されており且前記電気的出力を受け取り且つ処理するために前記電極と電気的に結合されている複数個の電子回路及び前記単一チップにマウントされており且それにより駆動されるべく一つ又はそれ以上のアクティブ電子回路へ結合されている一つ又はそれ以上の発光装置を包含するため、更に前記一つ又はそれ以上のＩ層の上に被覆層であって前記孔が前記被覆層内にのみ存在する前記被覆層を包含するため、前記孔が前記一つ又はそれ以上のＩ層の上部表面から下方へ部分的にのみ延在するような前記孔を包含するため、前記一つ又はそれ以上のＩ層に上部表面及び底部表面を与え且つ前記孔を前記上部表面から前記底部表面へ下方へ延在させるため、前記一つ又はそれ以上のＩ層のものとは異なる電気的及び／又は光学的特性を具備する固体物質からなる島状部であって前記Ｉ層の前記半導体物質によって互いに横方向に離隔されており且つその
内の少なくとも幾つかはエッチング又は付着等のプロセスによって形成されている前記島状部で前記一つ又はそれ以上のＩ層の該物質の少なくとも幾らかはエピタキシャル成長によって前記島状部の上に形成されている前記島状部の形態での前記孔を包含させるため、底部表面を具備する前記一つ又はそれ以上のＩ層を形成し且つ前記孔の内の少なくとも幾つかを前記底部表面から前記一つ又はそれ以上のＩ層内へ上方へ延在させるため、前記一つ又はそれ以上のＩ層に上部表面及び底部表面を与え且つ前記孔の内の幾つかを前記一つ又はそれ以上のＩ層内へ前記上部表面から下方へ延在させ且つ前記孔の内の幾つかを前記一つ又はそれ以上のＩ層内へ前記底部表面から上方へ延在させるため、前記孔内に酸化物等の固体誘電体物質を包含させるため、該孔の内の少なくとも幾つか内に該一つ又はそれ以上のＩ層の物質とは電気的及び／又は光学的特性が異なる半導体物質を包含させるため、更に前記一つ又はそれ以上のＩ層の上方に上側層及び前記一つ又はそれ以上のＩ層の下方に下側層であって前記一つ又はそれ以上のＩ層よりも一層ドープされている前記上側層及び下側層で前記電極が電気的に接触している前記上側層及び下側層を包含させるため、更に前記一層ドープされている上側層の上で且つ前記一つ又はそれ以上のＩ層の上に電気的に導電性の上側層を且つ前記一つ又はそれ以上のＩ層の下方でそれより一層ドープされている下側層で前記電極が電気的に接触している前記電気的に導電性の上側層及び前記下側層であって且つ前記導電性の上側層が前記一層ドープされている上側層の直列抵抗を減少させる形態とされている前記電気的に導電性の上側層及び前記下側層を包含させるため、更に前記一つ又はそれ以上のＩ層の上方で且つ前記光検知器を照射する光の反射を減少させるためにテクスチャを付けた上部表面を有している物質の層を包含させるため、前記孔の内の少なくとも幾つかを包含している前記一つ又はそれ以上のＩ層下側の領域内に該電極の内の少なくとも一つを形成させるため、及び／又は、前記光検知器を各々が夫々の電極と夫々の複数個の前記孔とを具備している複数個の光検知器であって該複数個の光検知器の内の一つ又はそれ以上がアバランシェ光検知器である該複数個の光検知器として形成させるための形態とされている。
幾つかの実施例によれば、該光検知器は各々が夫々の電極と夫々の複数個の前記孔とを具備している複数個の光検知器を有することが可能であり、及び更にモノリシックチップと前記チップの上又は中において前記複数個の光検知器とモノリシックに集積化されており且つ前記電気的出力を受け取り且つ処理するために前記電極と電気的に結合されている複数個のアクティブ電子回路とを包含しており、前記複数個の光検知器が少なくとも２次元に延在するパターンに配列されており且つ前記電子回路も少なくとも２次元に延在するパターンに配列されている。このことは、該電極が横方向に互いに離隔されている実施例に対して、及び該電極が必ずしも横方向に離隔されていない実施例に対して（例えば、縦型の光検知器に対して）適用される。
幾つかの実施例はマイクロストラクチャ向上型光検知器を製造する方法に関するものであって、一つ又はそれ以上の横方向に延在する非ドープ又は低ドープの半導体物質からなるＩ層と、前記一つ又はそれ以上のＩ層と電気的に結合しており且つその中に電界を発生させる形態とされている複数個の電極と、前記光検知器内に横方向に延在する複数個の故意に形成した孔を有しているマイクロストラクチャとを設けることを包含しており、前記設けるステップが、更に、前記孔によるその中の貫通を除いて前記一つ又はそれ以上のＩ層を連続的な層として形成し、照明に依存する電気的出力を発生することにより前記一つ又はそれ以上のＩ層を横断する方向において各々が複数個の前記孔を取り囲む一つ又はそれ以上の領域の各々において空間的に連続的な光での照明に前記光検知器が応答する形態とさせ、前記孔が無いそうでなければ同一の光検知器の電気的応答と比較して一つ又はそれ以上の選択した波長範囲において前記光に対する前記光検知器の望ましい電気的応答を前記孔が向上させる形態とさせ、及び前記光検知器を一つ又はそれ以上のアクティブ電子回路と単一チップの上又は中においてモノリシックに集積化させ且つ前記電気的出力を処理のために前記回路へ転送させるために前記光検知器と前記アクティブ電子回路とを電気的に接続させる、ことを包含している。
該方法の幾つかの実施例は、更に、一つ又はそれ以上の付加的な光検知器であって各々が前記孔が無くそうでなければ同一の光検知器と比較して選択した波長を有する光に対する前記一つ又はそれ以上の付加的な光検知器の望ましい電気的応答を向上させる横方向に延在する複数個の孔を具備しており且つ前記チップの上又は中に前記光検知器を組み立て且つそれらを前記一つ又はそれ以上のアクティブ電子回路と電気的に接続させる該一つ又はそれ以上の付加的な付加的な光検知器を設け、複数個の付加的な光検知器であって各々が前記孔の無いそうでなければ同一の光検知器と比較して選択した波長を有する光に対する前記一つ又はそれ以上の付加的な光検知器の望ましい電気的応答を向上させる横方向に延在する複数個の孔を有しており且つ前記チップの上又は中において前記光検知器を流体的に組み立て且つそれらを前記アクティブ電子回路と電気的に接続させる前記複数個の付加的な光検知器を設け、及び／又は前記孔の内の少なくとも幾つかを前記一つ又はそれ以上のＩ層とは電気的特性が異なる固体物質からなる島状部として形成する、ことを包含しており、前記孔の少なくとも幾つかを形成する場合に選択的区域成長が関与し且つ前記一つ又はそれ以上のＩ層の該物質の少なくとも幾つかを形成する場合に前記島状部上でのエピタキシャル層成長を使用する。
本特許明細書において「孔」という用語は、特定した形状及び寸法に形成され、特定した電気的及び／又は光学的特性において周囲の物質とは異なる物質からなる故意に形成した体積のことを意味している。一つの孔の物質は、そのような異なる電気的／光学的特性を有する半導体又は誘電体等の固体、又は空気等の気体、又は真空とさせることが可能である。一つの孔は一つの層の上部表面内、又は底部表面内のものとするか、又は一つの装置の上部表面と底部表面との間の内部体積とすることが可能である。この様な孔の多数の例について以下に詳細に説明し、且つ幾つかは交換可能であるように突起と言及されるが、それは、例えば、一つのＩ層の下側における一つの孔が下方の一つの層から突出する物質で充填されている窪みである場合である。
本明細書における「電極」という用語は、開示される装置において望ましい電界を形成し且つ該装置が光の照射に対する応答として発生する望ましい電気的信号を抽出する物質のことを意味している。電極の多数の例について以下に詳細に説明しており、例えば、或る装置のドープ領域とオーミックコンタクトする電気的に導電性の物質や、又はショットキー接合等のその他のタイプのコンタクトを形成する電気的に導電性の物質を包含する電極がある。
「上部（top）」及び「底部（bottom）」という用語及び同様の用語は或る装置の特定した配向状態を意味しており、従って、例えば、以下に記載する或る装置のトップ即ち上部は該装置がひっくり返された場合にはその底部となり、又該装置が９０度回転された場合にはその左又は右側となる。
幾つかの実施例に基づく、シリコン又はシリコン・オン・インシュレータ（ＳＯＩ）上に成長させたＧｅ及び／又はＧｅＳｉＩ層の概略平面図。 幾つかの実施例に基づく、マイクロストラクチャ向上型光検知器（ＭＳＰＤ）に使用する図１に示したような構成体の概略断面図。 幾つかの実施例に基づく、異なるマイクロストラクチャを有する図２のものと同様の概略断面図。 幾つかの実施例に基づく、異なるマイクロストラクチャを有する図２のものと同様の概略断面図。 幾つかの実施例に基づく、図４に示したものと同様の構成体における光強度吸収（１－Ｒ－Ｔ、尚Ｒは反射でＴは透過）の有限差分時間領域（ＦＤＴＤ）シミュレーションのプロット。 幾つかの実施例に基づく、図４に示した構成体に対する図５Ａのものと同様のＦＤＴＤシミュレーションのプロット。 幾つかの実施例に基づく、ＳＯＩエピタキシャル構成体ＭＳＰＤ上に形成したＧｅＰ及びＩ又は低ドープ層及びＳｉＮの１例の概略図。 一つ又はそれ以上の層がＧｅＳｉ合金とすることが可能である点を除いて図６と同様の例の概略図。 幾つかの実施例に基づく、図６又は図７に示した如き構成をＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣのモノリシック集積化の概略断面図。 幾つかの実施例に基づく、メサの代わりに分離トレンチが包含されている点を除いて図８と同様の概略断面図。 幾つかの実施例に基づく、ＰＩＮ ＭＳＰＤ構成体の概略断面図。 図１０におけるようなＭＳＰＤ構成体の実験結果を示したプロット。 幾つかの実施例に基づく、導電性物質で部分的に又は完全に充填されているマイクロストラクチャ孔を具備している図１０におけるようなＭＳＰＤ／ＭＳＡＰＤ（マイクロストラクチャ向上型アバランシェ光検知器）の概略断面図。 幾つかの実施例に基づく、上部Ｐ層無しで示した図１２Ａと同様の概略断面図。 幾つかの実施例に基づく、上部Ｐ層無しで示した図１２Ａと同様の概略断面図。 マイクロストラクチャ孔が形成されていないことを除いて図１２Ｃと同様の概略断面図。 図１２Ａ－１２Ｄに示したような光検知器の概略平面図。 図４と同様であり且つＣＭＯＳ／ＢｉＣＯＭＳエレクトロニクスでモノリシックに集積化したＳｉ上に成長させたＧｅＳｉ及び／又はＧｅ選択的区域の概略断面図。 幾つかの実施例に基づく、側壁及び上部表面の一部又は全ての上に酸化物を有することの可能なパターン形成したシリコン表面上のＧｅ又はＧｅＳｉ合金のエピタキシャル選択的区域成長の概略断面図。 幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化されたＭＳＰＤ／ＭＡＳＰＤの概略断面図。 幾つかの実施例に基づく、垂直共振器面発光レーザ、ＭＳＰＤ／ＭＳＡＰＤ、及びＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣを包含している単一シリコンチップの概略平面図。 幾つかの実施例に基づく、シリコンモノリシック集積チップ内にエッチングしたリセプタクル台形ピット内に嵌合するビームリード台形形状にテーパーしたＶＣＳＥＬチップの概略斜視図。 各チップ本体内に複数個のＶＣＳＥＬを包含させた図１６に示したものと同様のチップの概略平面図。 各チップ本体内に複数個のＶＣＳＥＬを包含させた図１６に示したものと同様のチップの概略平面図。 面射出レーザではなく端部射出を使用した図１９Ａと同様の単一チップの斜視図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ光検知器の一部平面の概略図。 幾つかの実施例に基づく、マイクロストラクチャ孔を有する噛合型光検知器の概略部分平面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の概略部分平面図。 幾つかの実施例に基づく、マイクロストラクチャ孔を有しており且つＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化された噛合型光検知器の概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャフォトダイオードの概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔アバランシェフォトダイオードの部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔アバランシェフォトダイオードの部分概略断面図。 モノリシックにＣＭＯＳ、ＢｉＣＭＯＳ、ＡＳＩＣと集積化された噛合型マイクロストラクチャ孔フォトダイオード構成体の部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔アバランシェフォトダイオードの部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔アバランシェフォトダイオードの部分概略断面図。 幾つかの実施例に基づく、２組の噛合型電極マイクロストラクチャ孔光検知器を有する部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図。 幾つかの実施例に基づく、単一シリコンチップ上のＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化した複数個の噛合型マイクロストラクチャ孔光検知器の部分概略平面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の部分概略平面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔領域外側の区域においてイオン注入を使用した場合の噛合型マイクロストラクチャ孔光検知器の部分概略平面図。 幾つかの実施例に基づく、上部層を包含している噛合型マイクロストラクチャ孔光検知器の部分概略平面図。 幾つかの実施例に基づく、金属半導体金属フォトダイオードの部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・Ｓｉ噛合型マイクロストラクチャ孔フォトダイオードの概略断面図。 幾つかの実施例に基づく、Ｉ又は低ドープＧｅ／ＧｅＳｉ噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・Ｓｉ噛合型フォトダイオードの部分概略断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ噛合型光検知器の部分概略断面図。 幾つかの実施例に基づく、噛合型光検知器電極の部分概略断面図。 幾つかの実施例に基づく、噛合型光検知器電極の部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の部分概略断面図。 図４５に示した噛合型マイクロストラクチャ孔Ｇｅ／ＧｅＳｉ・オン・Ｓｉ光検知器の部分概略断面図。 幾つかの実施例に基づく、噛合型選択的区域成長Ｇｅ／ＧｅＳｉ・オン・Ｓｉ光検知器の部分概略断面図。 幾つかの実施例に基づく、異なる水平面上に噛合型電極を有している光検知器の部分概略断面図。 幾つかの実施例に基づく、図４８Ａと同様の構成体の断面図。 幾つかの実施例に基づく、マイクロストラクチャ孔を具備する噛合型光検知器の部分概略断面図。 幾つかの実施例に基づく、マイクロストラクチャ孔を具備する噛合型光検知器の部分概略断面図。 幾つかの実施例に基づく、マイクロストラクチャ孔を具備する噛合型光検知器の部分概略断面図。 幾つかの実施例に基づく、マイクロストラクチャ孔を具備する噛合型光検知器の部分概略断面図。 幾つかの実施例に基づく、マイクロストラクチャ孔を具備する噛合型光検知器の部分概略断面図。 幾つかの実施例に基づく、Ｐ－Ｉ又は低ドープＰＮアバランシェラテラル噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ光検知器の部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ光検知器の部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ光検知器の部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ光検知器の部分概略断面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の部分概略平面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の部分概略平面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の部分概略平面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の部分概略平面図。 マイクロストラクチャ突起及びマイクロストラクチャ孔の部分概略断面図。 マイクロストラクチャ突起及びマイクロストラクチャ孔の部分概略断面図。 幾つかの実施例に基づく、長さの関数としての幅変化を有する噛合型電極を含んでいる噛合型マイクロストラクチャ孔光検知器の部分概略平面図。 幾つかの実施例に基づく、選択的区域成長Ｇｅ／ＧｅＳｉを有するシリコンウエハの部分概略平面図。 幾つかの実施例に基づく、選択的区域成長Ｇｅ／ＧｅＳｉを有するシリコンウエハの部分概略平面図。 光学的フィールドの有限差分時間領域（ＦＴＤＴ）計算のために使用される構成体の断面図。 図５２Ａに示した構成体のＦＴＤＴシミュレーションのプロット。 幾つかの実施例に基づく、表面照射型光検知器の２次元アレイの配列の概略図。 幾つかの実施例に基づく、垂直マイクロストラクチャＰＩＮフォトダイオード及び横方向マイクロストラクチャＰＩＮフォトダイオードの部分概略断面図。 幾つかの実施例に基づく、垂直マイクロストラクチャＰＩＮフォトダイオード及び横方向マイクロストラクチャＰＩＮフォトダイオードの部分概略断面図。 図４８Ｄ及び図４８Ｅに示した構成体のＦＤＴＤシミュレーションのプロット。 図４８Ｄ及び図４８Ｅに示した構成体のＦＤＴＤシミュレーションのプロット。 横方向噛合型光検知器及び垂直ＰＩＮマイクロストラクチャ孔光検知器用のＧｅ・オン・Ｓｉの２ステップ選択的区域成長の部分概略断面図。 横方向噛合型光検知器及び垂直ＰＩＮマイクロストラクチャ孔光検知器用のＧｅ・オン・Ｓｉの２ステップ選択的区域成長の部分概略断面図。 マイクロストラクチャ孔がエッチングされ、次いで該マイクロストラクチャ孔のＧｅを再成長させている選択的区域Ｇｅ・オン・Ｓｉの部分概略断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・ＳｉＰＩＮ垂直マイクロストラクチャフォトダイオードの部分概略断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・ＳｉＰＩＮ垂直マイクロストラクチャフォトダイオードの部分概略断面図。 幾つかの実施例に基づく、光検知器及びフォトダイオードのＩＶ（電流―電圧）特性の図。 幾つかの実施例に基づく、光検知器及びフォトダイオードのＩＶ（電流―電圧）特性の図。 幾つかの実施例に基づく、光検知器及びフォトダイオードのＩＶ（電流―電圧）特性の図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の部分概略断面図。 幾つかの実施例に基づく、横方向及び垂直噛合型光検知器上のナノ構造の断面図。 幾つかの実施例に基づく、横方向及び垂直噛合型光検知器上のナノ構造の断面図。 幾つかの実施例に基づく、ＩＩＩ－Ｖ物質群垂直マイクロストラクチャＰＩＮ光検知器及び横方向ＭＳＭ噛合型マイクロストラクチャ孔光検知器の部分概略断面図。 幾つかの実施例に基づく、ＩＩＩ－Ｖ物質群垂直マイクロストラクチャＰＩＮ光検知器及び横方向ＭＳＭ噛合型マイクロストラクチャ孔光検知器の部分概略断面図。 幾つかの実施例に基づく、垂直形態及び横方向形態におけるＧｅ及び／又はＧｅＳｉ・オン・Ｓｉマイクロストラクチャ光検知器の部分断面図。 幾つかの実施例に基づく、垂直形態及び横方向形態におけるＧｅ及び／又はＧｅＳｉ・オン・Ｓｉマイクロストラクチャ光検知器の部分断面図。 連続的な金属酸化物半導体コンタクトを示しており且つ正電圧バイアスか又は負電圧バイアスで動作させることの可能な構造の概略図。 連続的な金属酸化物半導体コンタクトを示しており且つ正電圧バイアスか又は負電圧バイアスで動作させることの可能な構造の概略図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器であって該孔が噛合型電極へ接続されている該光検知器の部分概略平面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器であって該孔が噛合型電極へ接続されている該光検知器の部分概略平面図。 幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器であって該孔が噛合型電極へ接続されている該光検知器の部分概略平面図。 図６５Ａ－６５Ｃに示したマイクロストラクチャ孔の例の部分概略断面図。 図６５Ａ－６５Ｃに示したマイクロストラクチャ孔の例の部分概略断面図。 図６５Ａ－６５Ｃに示したマイクロストラクチャ孔の例の部分概略断面図。 図６５Ａ－６５Ｃに示したマイクロストラクチャ孔の例の部分概略断面図。 半田バンプ技術を包含することが可能な単一チップ上でＣＭＯＳ、ＢｉＣＭＯ、ＡＳＩＣと集積化させたモノリシックに集積化したカッドＳｉ／ＧｅＳｉ／Ｇｅ垂直ＰＩＮ又は横方向ＭＳＭ光検知器の概略平面図。 幾つかの実施例に基づく、図６６に示した構成体の部分概略断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上にＧｅ・オン・Ｓｉマイクロストラクチャ孔フォトダイオードを製造する幾つかの基本的なステップを例示する断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上にＧｅ・オン・Ｓｉマイクロストラクチャ孔フォトダイオードを製造する幾つかの基本的なステップを例示する断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上にＧｅ・オン・Ｓｉマイクロストラクチャ孔フォトダイオードを製造する幾つかの基本的なステップを例示する断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上にＧｅ・オン・Ｓｉマイクロストラクチャ孔フォトダイオードを製造する幾つかの基本的なステップを例示する断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上にＧｅ・オン・Ｓｉマイクロストラクチャ孔フォトダイオードを製造する幾つかの基本的なステップを例示する断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上にＧｅ・オン・Ｓｉマイクロストラクチャ孔フォトダイオードを製造する幾つかの基本的なステップを例示する断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上にＧｅ・オン・Ｓｉマイクロストラクチャ孔フォトダイオードを製造する幾つかの基本的なステップを例示する断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上にＧｅ・オン・Ｓｉマイクロストラクチャ孔フォトダイオードを製造する幾つかの基本的なステップを例示する断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上にＧｅ・オン・Ｓｉマイクロストラクチャ孔フォトダイオードを製造する幾つかの基本的なステップを例示する断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上にＧｅ・オン・Ｓｉマイクロストラクチャ孔フォトダイオードを製造する幾つかの基本的なステップを例示する断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化することが可能なＰＳｉ基板上にＧｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ孔ＰＩＮフォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化することが可能なＰＳｉ基板上にＧｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ孔ＰＩＮフォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化することが可能なＰＳｉ基板上にＧｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ孔ＰＩＮフォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化することが可能なＰＳｉ基板上にＧｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ孔ＰＩＮフォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化することが可能なＰＳｉ基板上にＧｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ孔ＰＩＮフォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化することが可能なＰＳｉ基板上にＧｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ孔ＰＩＮフォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化することが可能なＰＳｉ基板上にＧｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ孔ＰＩＮフォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化することが可能なＰＳｉ基板上にＧｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ孔ＰＩＮフォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ吸収層を有する垂直マイクロストラクチャ孔ＰＩＮフォトダイオードにおける或る変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ吸収層を有する垂直マイクロストラクチャ孔ＰＩＮフォトダイオードにおける或る変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ吸収層を有する垂直マイクロストラクチャ孔ＰＩＮフォトダイオードにおける或る変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ吸収層を有する垂直マイクロストラクチャ孔ＰＩＮフォトダイオードにおける或る変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ吸収層を有する垂直マイクロストラクチャ孔ＰＩＮフォトダイオードにおける或る変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ吸収層を有する垂直マイクロストラクチャ孔ＰＩＮフォトダイオードにおける或る変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ吸収層を有する垂直マイクロストラクチャ孔ＰＩＮフォトダイオードにおける或る変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ吸収層を有する垂直マイクロストラクチャ孔ＰＩＮフォトダイオードにおける或る変形例を例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化Ｇｅ／ＧｅＳｉ金属半導体金属（ＭＳＭ）横方向フォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化Ｇｅ／ＧｅＳｉ金属半導体金属（ＭＳＭ）横方向フォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化Ｇｅ／ＧｅＳｉ金属半導体金属（ＭＳＭ）横方向フォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化Ｇｅ／ＧｅＳｉ金属半導体金属（ＭＳＭ）横方向フォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化Ｇｅ／ＧｅＳｉ金属半導体金属（ＭＳＭ）横方向フォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化Ｇｅ／ＧｅＳｉ金属半導体金属（ＭＳＭ）横方向フォトダイオードを製造する幾つかの基本的なステップを例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉマイクロストラクチャ孔及び／又は突起ＭＳＭにおける幾つかの変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉマイクロストラクチャ孔及び／又は突起ＭＳＭにおける幾つかの変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉマイクロストラクチャ孔及び／又は突起ＭＳＭにおける幾つかの変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉマイクロストラクチャ孔及び／又は突起ＭＳＭにおける幾つかの変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉマイクロストラクチャ孔及び／又は突起ＭＳＭにおける幾つかの変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉマイクロストラクチャ孔及び／又は突起ＭＳＭにおける幾つかの変形例を例示している断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉマイクロストラクチャ孔及び／又は突起ＭＳＭにおける幾つかの変形例を例示している平面図。 幾つかの実施例に基づく、埋込型ＥＬＯＧ誘電体島状部を有するＩ－Ｇｅ／ＧｅＳｉ垂直及び横方向光検知器を例示している断面図。 幾つかの実施例に基づく、埋込型ＥＬＯＧ誘電体島状部を有するＩ－Ｇｅ／ＧｅＳｉ垂直及び横方向光検知器を例示している断面図。 （Ａ）乃至（Ｃ）は、幾つかの実施例に基づく、ＭＳＭ光検知器用の噛合型電極の種々の形態を例示している概略図。 （Ａ）及び（Ｂ）は、幾つかの実施例に基づく、ＭＳＭ光検知器用の噛合型電極の種々の形態を例示している概略図。 （Ａ）及び（Ｂ）は、幾つかの実施例に基づく、ＭＳＭ光検知器用の噛合型電極の種々の形態を例示している概略図。 （Ａ）及び（Ｂ）は、幾つかの実施例に基づく、ＭＳＭ光検知器用の噛合型電極の種々の形態を例示している概略図。 （Ａ）及び（Ｂ）は、幾つかの実施例に基づく、ＭＳＭ光検知器用の噛合型電極の種々の形態を例示している概略図。 （Ａ）及び（Ｂ）は、幾つかの実施例に基づく、ＭＳＭ光検知器用の噛合型電極の種々の形態を例示している概略図。 幾つかの実施例に基づく、ＭＳＭ光検知器用の噛合型電極の種々の形態を例示している概略図。 幾つかの実施例に基づく、ＭＳＭ光検知器用の噛合型電極の種々の形態を例示している概略図。 幾つかの実施例に基づく、噛合型電極を有するＭＳＭ構成体の斜視図。 幾つかの実施例に基づく、エッチングしたマイクロストラクチャ孔を有するＩ又は低ドープＧｅ／ＧｅＳｉ上に付着させたポリＳｉの１例の断面図。 幾つかの実施例に基づく、エッチングしたマイクロストラクチャ孔を有するＩ又は低ドープＧｅ／ＧｅＳｉ上に付着させたポリＳｉの１例の断面図。 Ｎ＋ポリＳｉ層内にマイクロストラクチャ孔を形成する側面を例示する断面図。 Ｎ＋ポリＳｉ層内にマイクロストラクチャ孔を形成する側面を例示する断面図。 幾つかの実施例に基づく、垂直ＰＩＰＩＮ構成体及び横方向ＰＩＮ構成体におけるマイクロストラクチャ孔アバランシェフォトダイオードの側面を例示する断面図。 幾つかの実施例に基づく、垂直ＰＩＰＩＮ構成体及び横方向ＰＩＮ構成体におけるマイクロストラクチャ孔アバランシェフォトダイオードの側面を例示する断面図。 幾つかの実施例に基づく、垂直ＰＩＰＩＮ構成体及び横方向ＰＩＮ構成体におけるマイクロストラクチャ孔アバランシェフォトダイオードの側面を例示する断面図。 幾つかの実施例に基づく、垂直ＰＩＰＩＮ構成体及び横方向ＰＩＮ構成体におけるマイクロストラクチャ孔アバランシェフォトダイオードの側面を例示する断面図。 幾つかの実施例に基づく、垂直ＰＩＰＩＮ構成体及び横方向ＰＩＮ構成体におけるマイクロストラクチャ孔アバランシェフォトダイオードの側面を例示する断面図。 幾つかの実施例に基づく、垂直ＰＩＰＩＮ構成体及び横方向ＰＩＮ構成体におけるマイクロストラクチャ孔アバランシェフォトダイオードの側面を例示する断面図。 幾つかの実施例に基づく、垂直ＰＩＰＩＮ構成体及び横方向ＰＩＮ構成体におけるマイクロストラクチャ孔アバランシェフォトダイオードの側面を例示する断面図。 幾つかの実施例に基づく、垂直ＰＩＰＩＮ構成体及び横方向ＰＩＮ構成体におけるマイクロストラクチャ孔アバランシェフォトダイオードの側面を例示する断面図。 幾つかの実施例に基づく、六角形格子状に配列したマイクロストラクチャ孔又は埋込型島状部を示した平面図。 （Ａ）及び（Ｂ）は幾つかの実施例に関連して誘電体物質の使用の側面を例示例示している各断面図。 （Ａ）及び（Ｂ）はＩ又は低ドープＧｅ／ＧｅＳｉ層内にエッチングした、及び、或る場合には、Ｉ又は低ドープＧｅ／ＧｅＳｉ層を介してＰＳｉ層へ貫通してエッチングしたマイクロストラクチャ孔を有する構成体を例示した各断面図。 図８３Ａと同様の構造における光学的フィールド吸収の有限差分時間領域（ＦＴＤＴ）シミュレーションを例示するグラフ。 幾つかの実施例に基づく、漏斗型孔及び反転ピラミッドマイクロストラクチャを例示する垂直断面図。 幾つかの実施例に基づく、漏斗型孔及び反転ピラミッドマイクロストラクチャを例示する垂直断面図。 幾つかの実施例に基づく、マイクロストラクチャ装置における向上された吸収のＦＤＴＤシミュレーションを示すグラフ。 幾つかの実施例に基づく、光検知器の部分断面図。 幾つかの実施例に基づく、図８７Ｂ及び８７Ｃにおいてシミュレーションした構造と同様のマイクロストラクチャＰＩＮフォトダイオードのＦＤＴＤシミュレーションを例示するグラフ。 幾つかの実施例に基づく、光検知器の部分断面図。 図８９Ｂに示した構造のさらなる変形例のＦＤＴＤシミュレーションのプロット。 図８９Ｂに示した構造のさらなる変形例のＦＤＴＤシミュレーションのプロット。 Ｓｉ－ＩＧｅ－ＳｉＰＩＮマイクロストラクチャ孔フォトダイオードのＩ層厚さに対するフォトダイオード３ｄＢ帯域幅（ＧＨｚ）の計算のプロット。 幾つかの実施例に基づく、表面射出レーザ用のリセプタクル孔を有する単一チップ上にＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化されているマイクロストラクチャ光検知器の平面図。 幾つかの実施例に基づく、同心円アノード９０２０及びカソード９０２２を有する円形形状にある面発光レーザ９０３６を示す概略図。 幾つかの実施例に基づく、面発光レーザの斜視図。 幾つかの実施例に基づく、矩形状ＩＩＩ－Ｖチップ上の面発光レーザの２次元アレイの平面図。 幾つかの全シリコンＭＳＭ横方向フォトダイオード及び幾つかの全シリコンＰＩＮフォトダイオードに対する光学的フィールドのＦＤＴＤシミュレーションのプロット。 幾つかの実施例に基づく、構造形状を例示する部分断面図。 幾つかの実施例に基づく、マイクロストラクチャ反転ピラミッド及びマイクロストラクチャ円筒形状孔を有する光検知器を比較するＦＤＴＤシミュレーションのプロット。 幾つかの実施例に基づく、２５０ｎｍ深さの浅いマイクロストラクチャ孔を有する構造のＦＤＴＤシミュレーションのプロット。 幾つかの実施例に基づく、構造形状を例示する部分断面図。 幾つかの実施例に基づく、Ｇｅの上にポリＳｉ層を有しているＧｅ・オン・Ｓｉ構造についての波長に対する吸収のＦＤＴＤシミュレーションのプロット。 幾つかの実施例に基づく、構造形状の部分断面図。 幾つかの実施例に基づく、Ｇｅ表面上にポリＳｉキャッピング層がある場合とない場合とのＳｉピラミッド島状部を有するＧｅ・オン・Ｓｉ構成体についての波長に対する光学的吸収のＦＤＴＤシミュレーションのプロット。 幾つかの実施例に基づく、構造形状の部分断面図。 幾つかの実施例に基づく、Ｇｅ表面上にポリＳｉキャッピング層がある場合とない場合とのＳｉピラミッド島状部を有するＧｅ・オン・Ｓｉ構成体についての波長に対する光学的吸収のＦＤＴＤシミュレーションのプロット。 幾つかの実施例に基づく、構造形状の部分断面図。 幾つかの実施例に基づく、Ｇｅ表面上にポリＳｉキャッピング層を有するＳｉ矩形状島状部をＧｅ・Ｓｉ構成体についての波長に対する光学的吸収のＦＤＴＤシミュレーションのプロット。 図９３Ａの構造形状の部分断面図。 （Ａ）乃至（Ｄ）は、幾つかの実施例に基づく、４つの異なるＧｅ・オン・Ｓｉ構成体の各部分断面図、（Ｅ）はそれらの構成体の表面上に入射する光学的フィールドのＦＤＴＤシミュレーションのプロット。 幾つかの実施例に基づく、イオン注入層が付加された場合の図８４ｌに類似した断面図、 幾つかの実施例に基づく、電極の内の一つが吸収層の下側形成されるか又は埋設されている噛合型電極光検知器の断面図。 幾つかの実施例に基づく、電極の内の一つが吸収層の下側形成されるか又は埋設されている噛合型電極光検知器の断面図。 幾つかの実施例に基づく、電極の内の一つが吸収層の下側形成されるか又は埋設されている噛合型電極光検知器の断面図。 幾つかの実施例に基づく、電極の内の一つが吸収層の下側形成されるか又は埋設されている噛合型電極光検知器の断面図。 幾つかの実施例に基づく、一組の噛合型電極が埋設されている噛合型光検知器の概略平面図。 幾つかの実施例に基づく、埋込型アノード又はカソード電極を有する垂直に配設された光検知器の概略断面図。 幾つかの実施例に基づく、埋込型アノード又はカソード電極を有する垂直に配設された光検知器の概略断面図。 幾つかの実施例に基づく、埋込型アノード又はカソード電極を有する垂直に配設された光検知器の概略断面図。 幾つかの実施例に基づく、同一の基板（チップ）上に製造されており且つＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化されている横方向噛合型フォトダイオード及び噛合型横方向アバランシェフォトダイオード（ＡＰＤ）及び／又は単一フォトンアバランシェフォトダイオード（ＳＰＡＤ）の概略断面図。
以下に好適実施例の幾つかの例の詳細な説明を行う。幾つかの実施例について記載するが、本特許明細書に記載する新たな要旨はここに記載されるいずれか一つの実施例又はその組み合わせに制限されるものではなく、多数の代替例、修正例、及び均等物を包含するものであることを理解すべきである。更に、完全なる理解を与えるために以下の説明においては多数の特定の詳細について記載するものであるが、これらの詳細の幾つか又は全てが無い状態で幾つかの実施例を実施することが可能なものである。更に、説明の便宜上、ここに記載する新たな要旨を不必要にぼかすことを回避するために当該関連技術において既知である或る技術的事項については詳細に説明していない。ここに記載する特定の実施例の一つ又は幾つかの個々の特徴事項は他の記載されている実施例の特徴事項と組み合わせて使用することが可能であることは明らかである。更に、種々の図面における同様の参照番号及び記号は同様の要素を表している。
フォトダイオードにおけるマイクロストラクチャ及びアバランシェフォトダイオードにおけるマイクロストラクチャは、与えられた波長範囲にわたり吸収を向上させるために、マイクロストラクチャの無い同様の構成体と比較して、入射信号フォトンの吸収を向上させ且つ一層大きな外部量子効率を発生させることが可能である。該吸収の向上は、又、吸収長における向上として観測することも可能である。光は一層長い時間長にわたり吸収層と相互作用することが可能であり、そのことは、速度が一定である場合には、均等的に、吸収物質を介しての一層長い光の移動距離とすることが可能である。マイクロストラクチャ型フォトダイオード／アバランシェフォトダイオードにおいて励起される光学モードは、マイクロストラクチャ型フォトダイオード／アバランシェフォトダイオード（ＭＰＤ／ＡＰＤ）に入射する入射フォトン方向と同一及び／又は異なる方向に伝播することが可能であり、それはエピタキシャル層の面における支配的に横方向の方向及び／又は横方向及び垂直方向の静止及び／又は伝播光学モードの混合を包含することが可能である。該光学モードは、同様であるか及び／又は異なる場合がある多くのレゾネータの複合結合モードである垂直モードと横方向モードの任意の算術結合とすることが可能である。更に、該マイクロストラクチャによって遅い波を発生させることが可能であり、そのことは、更に、吸収、従って、量子効率（入射表面からの反射及び該構成体を介しての透過及び散乱を考慮に入れることが可能な外部量子効率。本書において量子効率が言及される場合は、それは常に外部量子効率である。）を向上させ、それはフォトダイオードの場合における吸収に比例する。例えば、吸収に対する量子効率の比率は１と０．３との範囲にわたる場合がある。ヘテロ構造のフォトダイオードの場合、例えばＰ－Ｉ－Ｎ構成体でＰ及びＮがシリコンで且つＩがＧｅＳｉ合金とすることが可能な場合に、例えば９５０ｎｍ又はそれより一層長い波長において、該Ｐ及びＮの吸収は一層少なく且つ吸収の殆どは該ＩＧｅＳｉ層において発生する。このことは、量子効率対吸収比率を１に近い値、例えば０．６－０．９９とさせる場合がある。利得があるアバランシェフォトダイオードの場合には、量子効率はしばしば１００％よりも一層大きい場合があり、例えば、吸収が６０％で量子効率対吸収の比率が７０％（単位利得の場合）では量子効率が４２％で、且つ利得が２（３ｄＢ）では量子効率が８４％であり且つ利得が４（６ｄＢ）では量子効率が１６４％である場合がある。
マイクロストラクチャ型フォトダイオード及びマイクロストラクチャ型アバランシェフォトダイオードは支配的に面発光型であり、その場合に、光学信号が該フォトダイオード／アバランシェフォトダイオードの上部表面又は底部表面又はその両方の表面上へ入射する。入射フォトンの角度は、開口数及び／又はファイバーの角度に依存して、垂線より８０度から垂線への角度の範囲となる場合がある。
マイクロストラクチャ型孔及び突起は、ＫＯＨ溶液においてエッチングさせることが可能であり、Fan et al.、「シリコン太陽電池用の反転ピラミッドを用意する場合のＴＭＡＨ及びＫＯＨのエッチング特性における差異（Differences in etchinig characteristics of TMAH and KOH on preparing inverted pyramids for silicon solar cells）」、Applied Surface Science 264 (2013) 761-766；及びMavrokefalos et al.、「太陽電池適用例に対する反転型ナノピラミッド薄い結晶シリコンメンブレンにおける効率的な光トラッピング（Efficient Light Trapping in Inverted Nanopyramid Thin Cystalline Silicon Membranes for Solar Cell Applications）」、Nano Lett. 2012, 12, 2792-2796 （両文献とも引用により本書に取り込む）等の文献を参照すると良い。
更に、孔及び突起はウエット及びドライエッチングの任意の組み合わせでエッチングすることが可能であり且つ又異なる孔形状、反射を減少させるためにナノガラス等の異なる特徴を画定するためにウエット／ドライ／ウエット／ドライ／ウエットの複数回のエッチングを有することが可能であり、且つ異なるウエット及びドライエッチング方法及び化学物質を有することが可能である。
図１は、幾つかの実施例に基づいて、シリコン又はシリコン・オン・インシュレータ（ＳＯＩ）ウエハ上に成長させたＧｅ及び／又はＧｅＳｉのＰ及びＩ層の概略平面図である。幾つかの場合に、該Ｇｅ／ＧｅＳｉ層は選択的区域成長（ＳＡＧ）を使用して成長させることが可能であり、その場合に、結晶性又はポリ結晶性の成長を望まない区域は、例えば、シリコン酸化物、シリコン窒化物、シリコンカーバイド等の誘電体物質で被覆させることが可能である。図１において、ワッフル焼き型パターンを形成することが可能であり、その場合に、光検知器製造のためのＧｅ／ＧｅＳｉ領域１２０の区域を画定するための誘電体の更なる輪郭部と共に矩形状及び／又は多角形、円形、又はアメーバ状のその他の形状の誘電体島状部１１０をシリコン上に付着させることが可能である。その小さな誘電体島状部は該Ｇｅ／ＧｅＳｉ層内にマイクロストラクチャ型孔を画定するためにも使用することが可能である。その誘電体島状部層は１００ｎｍ乃至１００００ｎｍ、及び幾つかの場合には、５００ｎｍ乃至３０００ｎｍ、の範囲の横方向寸法を有することが可能であり、且つ１００ｎｍ乃至５０００ｎｍ、及び幾つかの場合には、３０ｎｍ乃至３０００ｎｍ、の範囲の端部と端部との間の間隔を有することが可能である。該誘電体の厚さは１０ｎｍ乃至１０００ｎｍ又はそれ以上の範囲とすることが可能である。
島状部１１０は、平面内における一つ又は両方の方向において周期的及び／又は非周期的とすることが可能であり、及び／又は周期的及び／又は非周期的及び／又はランダム間隔の任意の組み合わせとすることが可能である。島状部１１０は同一の寸法を有することが可能であり及び／又はランダム、周期的、及び／又は非周期的とすることが可能な寸法及びディメンジョンにおいて変化することが可能である。その格子は正方形、六角形状、及び／又はその他の配列とすることが可能である。
誘電体１３０の輪郭部によって画定されるＧｅ／ＧｅＳｉ領域１２０の横方向寸法は５ミクロン乃至１０００ミクロン又はそれ以上、及び、幾つかの場合には、２０ミクロン乃至１００ミクロン、及び、幾つかの場合には、２０ミクロン乃至１０００ミクロン又はそれ以上、の範囲とすることが可能である。Ｇｅ／ＧｅＳｉ１２０の厚さは１００ｎｍ乃至３０００ｎｍ、及び、幾つかの場合には、５００ｎｍ乃至１５００ｎｍ、及び、幾つかの場合には、５００ｎｍ乃至５０００ｎｍの範囲とすることが可能である。
幾つかの実施例によれば、ＳＡＧＧｅ／ＧｅＳｉマイクロストラクチャフォトダイオード（ＭＳＰＤ）又はマイクロストラクチャ型アバランシェフォトダイオード（ＭＳＡＰＤ）をＣＭＯＳ（相補的金属酸化物半導体）又はＢｉＣＭＯＳ（バイポーラＣＭＯＳ）応用特定集積回路（ＡＳＩＣ）エレクトロニクス１４０等のアクティブ電子回路とモノリシックに集積化させることが可能であり、該エレクトロニクスは信号処理、条件付け、送信、エラー補正、格納、増幅、等化、分散補正等のための形態とさせることが可能である。
単一ＭＳＰＤ／ＭＳＡＰＤ装置又はＭＳＰＤ／ＭＳＡＰＤ装置のアレイ及び関連するエレクトロニクスは単一のチップ上に製造させることが可能である。例えば、該アレイは１×４、２×４、４×４、１×８、２×８、４×８．８×８、１×１６、２×１６、８×１６、又は１６×１６とすることが可能である。
データレートは、光学データ通信適用例に対して、１０乃至５０Ｇｂ／ｓ又はそれ以上、幾つかの場合には、２５乃至５０Ｇｂ／ｓ、及び、幾つかの場合には、２５乃至１００Ｇｂ／ｓ又はそれ以上とすることが可能である。ＬＩＤＡＲ（光距離及び測距）の場合、データレートは、１Ｇｂ／ｓ未満、幾つかの場合には、１０Ｇｂ／ｓ未満、及び、幾つかの場合には、２５Ｇｂ／ｓ未満とすることが可能である。タイミングジッタＬＩＤＡＲシステムの分解能を決定することが可能であり、その場合に、１ｐｓは空中で３００ミクロン移動する光と等価である。１０ｃｍ分解能の場合、１ｎｓ以下のタイミングジッタが重要である。単一フォトンＭＳＡＰＤに対して及びＭＳＡＰＤ及びＭＳＰＤに対して、一層高い分解能は一層短いタイミングジッタを要求する。
波長は、ｘが１（全Ｇｅ）から０（全Ｓｉ）の範囲であるとして、ＧｅｘＳｉ１－ｘ合金におけるＧｅ割合に依存して、８００ｎｍ乃至１６５０ｎｍの範囲にわたることが可能である。
マイクロストラクチャ孔の場合、フォトンの吸収はマイクロストラクチャ孔が無い同様の光検知器と比較して向上させることが可能であり、特に、物質の吸収係数が弱い場合、例えば、１０００／ｃｍ以下、幾つかの場合には、２０００／ｃｍ以下、幾つかの場合には、６０００／ｃｍ以下、及び、幾つかの場合には、８０００／ｃｍ以下の近辺である場合にそうである。幾つかの場合に、８０００－１００００／ｃｍ又はそれ以上の強い吸収を得ることが可能である。しかしながら、吸収層が薄く、１ミクロン未満、及び、幾つかの場合には、２ミクロン未満の場合には、或る波長でのフォトンの吸収は、或る波長でのマイクロストラクチャ孔の無い同様の光検知器と比較して、マイクロストラクチャ孔の付加によって向上させることが可能である。
吸収される光学パワーの割合は１－ｅｘｐ（α×ｘ）で表すことが可能であり、αは特定の波長における吸収係数であり且つｘは特定の波長のフォトンが物質中を移動する距離である。その光学吸収パワーの割合が０．８未満である場合には、吸収を向上させ且つ或る波長においてのマイクロストラクチャ孔の無い同様の光検知器のものと比較して吸収される光学パワーの割合を向上させるために、マイクロストラクチャ孔を使用することが可能である。幾つかの場合には、光学吸収パワーの割合が０．４未満である場合には、吸収を向上させ且つ或る波長においてのマイクロストラクチャ孔の無い同様の光検知器のものと比較して吸収される光学パワーの割合を向上させるために、マイクロストラクチャ孔を使用することが可能である。幾つかの場合には、光学吸収パワーの割合が０．２未満である場合には、吸収を向上させ且つ或る波長においてのマイクロストラクチャ孔の無い同様の光検知器のものと比較して吸収される光学パワーの割合を向上させるために、マイクロストラクチャ孔を使用することが可能である。
吸収係数×フォトントラッピングを介して物質内をフォトンが移動する距離の積の向上のためにマイクロストラクチャ孔が無い同様の光検知器と比較してマイクロストラクチャ孔を有する光検知器の吸収した光学パワーの割合の向上は、或る波長においては１より大きく且つ２０又はそれ以上で、或る波長においては１．５から３０又はそれ以上の範囲である場合がある。吸収の向上は、フォトンが物質内において一層長い時間過ごすように該物質内において一層長い距離移動することの結果である場合がある。該フォトンは集約的に該マイクロストラクチャ孔と相互作用を行い且つ線形と非線形の両方の効果を包含する。シミュレーションの示すところによれば、マイクロストラクチャ孔ＭＳＰＤ／ＭＳＡＰＤ上に入射する光の入射方向とは異なる該ＭＳＰＤ／ＭＳＡＰＤ内の方向に伝播する場合がある。例えば、Gao et al.、「９００－１０００ｎｍ波長においての吸収向上のためにマイクロストラクチャ型孔を使用する高速表面照射型Ｓｉフォトダイオード（High Speed Surface Illuminated Si Photodiode Using Microstructured Holes for Absorption Enhancement at 900-1000 nm Wavelength）」、ＤＯＩ：１０，１０２１／acsphotonics, 7b00486の文献を参照すると良く、尚この文献を引用により本書に取り込む。幾つかの場合には、ワッフル又はいずれかその他のパターン無しでＳＡＧを達成することが可能であり、且つＳＡＧの後にマイクロストラクチャ孔をドライ及び／又はウエットでエッチングすることが可能である。
図２は、幾つかの実施例に基づく、図１に示した概略断面図である。この場合には、Ｇｅ／ＧｅＳｉＳＡＧ層１２０はＮ＋シリコン２１０上に成長させることが可能でありＮ＋シリコンは該Ｓｉ層の幾つかの領域において０．１Ω・ｃｍ以下の固有抵抗を有することが可能であり且つ５０ｎｍ乃至６００ｎｍ以上の範囲の厚さを有することが可能である。該Ｇｅ／ＧｅＳｉ層１２０は真性「Ｉ」又は１×１０１７／ｃｍ３未満で低ドープしたものとすることが可能であり且つ１００ｎｍ乃至３０００ｎｍで且つ幾つかの場合には１００ｎｍ乃至１５００ｎｍの範囲の厚さを有することが可能である。更に、０．０１Ω・ｃｍ以下の固有抵抗で且つ１０ｎｍ乃至５００ｎｍで且つ幾つかの場合には５０ｎｍ乃至３００ｎｍ以上の範囲の層厚さで、Ｐ＋Ｇｅ／ＧｅＳｉ層を該Ｉ又は低ドープ層１２０上に成長させることが可能である。更に直列抵抗を減少させるために、インジウムスズ酸化物等の透明導電性金属酸化物２５０を該Ｐ＋Ｇｅ／ＧｅＳｉ層上に付着させることが可能である。該インジウムスズ酸化物（ＩＴＯ）は反射を減少させるためにテクスチャ（２５２）を付けることが可能である。幾つかの場合には、該Ｐ＋Ｇｅ／ＧｅＳｉ層は存在しない場合があり、且つ該ＩＴＯ２５０が該Ｉ又は低ドープＧｅ／ＧｅＳｉ層１２０上に直接的に付着させる場合がある。ＩＴＯ２５０の厚さは１０ｎｍ乃至３０００ｎｍ以上の範囲とすることが可能である。
幾つかの場合には、１ｎｍ乃至５０ｎｍ以上の範囲の膜厚で半透明金属膜を該Ｉ又は低ドープＧｅ／ＧｅＳｉ層１２０上に直接的に付着させる場合がある。該金属膜はＰｔ，Ｎｉ，Ｃｒ，Ｃｕ，Ａｌ，Ｖ，Ｗ等の適宜の物質から構成することが可能である。該ＩＴＯは薄い金属膜と関連して使用することも可能である。
カソード２２２及びアノード２２０をＮ（２１０）層及びＰ又はＩＴＯ（２５０）層の夫々の上に形成する。ＭＳＰＤに対して、０乃至－５ボルト、且つ、幾つかの場合に、－３．３ボルト、且つ、幾つかの場合に、－１．８ボルト、且つ、幾つかの場合に、０ボルトの範囲の電圧で該カソードとアノードとの間に逆バイアス電圧を印加させることが可能である。
ＭＳＡＰＤの場合、該構成体はＰＩＮ（単一フォトンアバランシェフォトダイオードＳＰＡＤに対して）とすることが可能である。幾つかの例において、該構成体がＰ（Ｇｅ／ＧｅＳｉ）Ｉ（Ｇｅ／ＧｅＳｉ）Ｐ（Ｓｉ／ＧｅＳｉ）Ｉ（Ｓｉ）Ｎ（Ｓｉ）又はＰ（Ｇｅ／ＧｅＳｉ）Ｉ（Ｇｅ／ＧｅＳｉ）Ｐ（Ｓｉ）Ｎ（Ｓｉ）であるようにシリコン内に電荷及び増倍層を付加することが可能である。その他のＡＰＤ構成体も可能であり且つＰとＮとは交換可能である。マイクロストラクチャ孔を付加した場合、フォトン吸収用の層厚さは、フォトントラッピングに起因して或る波長においてマイクロストラクチャ孔が無い同様の光検知器と比較して同等の及び／又はより優れた外部量子効率を達成するために、減少させることが可能である。この厚さの減少は、ＭＳＰＤ及びＭＳＡＰＤに対して高いデータレート帯域幅及び高い外部量子効率とさせることが可能である。更に、ＭＳＡＰＤの場合、吸収層厚さの減少は、又、逆バイアス電圧を１００－２００ボルトから４５Ｖ未満、幾つかの場合には、３０Ｖ未満、幾つかの場合には、２０Ｖ未満、且つ、幾つかの場合には、１０Ｖ未満へ減少させることが可能である。
幾つかの場合において、該ＢＯＸ層は、エッチャントが表面から該ＢＯＸ層へ到達することを可能とするトレンチを使用して光検知器領域及び／又はＣＭＯＳ／ＢｉＣＯＭＳ領域下側において完全に又は部分的にエッチング除去させることが可能である。幾つかの場合には、該ＣＭＯＳ／ＢｉＣＭＯＳ領域は、不透明誘電体及び／又は金属層で、入射フォトン及びその他の迷光から遮断させることが可能である。幾つかの場合には、その全体的又はほぼ全体的なモノリシックチップを誘電体でハーメチックシールすることが可能である。
ポリＳｉ層を該Ｇｅ／ＧｅＳｉ層１２０上に付着させることが可能であり、且つ、幾つかの場合には、酸化物２５０を被覆することが可能であり、且つ、例えば、Ｐ型へドープさせることが可能であり、且つ該アノードは５０ｎｍ乃至５００ｎｍ以上の厚さを有することが可能なＰポリＳｉとコンタクトすることが可能である。
図３は、幾つかの実施例に基づいて、マイクロストラクチャを付加した図２のものと同様の概略断面図である。マイクロストラクチャ３１２は反転型ピラミッド、円錐、又は漏斗等のマイクロストラクチャ型孔とすることが可能である。マイクロストラクチャ３１２はウエット及び／又はドライエッチング方法を使用して形成することが可能である。マイクロストラクチャ孔３１２のエッチ深さは１００ｎｍ以下乃至３０００ｎｍ以上、幾つかの場合には、２００ｎｍ乃至１５００ｎｍ、幾つかの場合には、３００ｎｍ乃至２５００ｎｍ、且つ幾つかの場合には、３００ｎｍ乃至５０００ｎｍの範囲とすることが可能である。表面でのマイクロストラクチャ孔３１２の横方向寸法は、１００ｎｍ乃至３５００ｎｍ、幾つかの場合には、３００ｎｍ乃至３０００ｎｍ、且つ、幾つかの場合には、波長未満乃至動作波長の１０倍、の範囲とすることが可能である。マイクロストラクチャ孔３１２の隣接する端部同士間の間隔は、２０ｎｍ乃至５０００ｎｍ、及び、幾つかの場合には、波長未満乃至動作波長の１０倍、の範囲とすることが可能である。マイクロストラクチャ孔３１２の形状は矩形、多角形、楕円形、円形及び／又はその他の形状又は他のマイクロストラクチャ孔との関係で任意の態様で変化することが可能な寸法とすることが可能である。マイクロストラクチャ孔３１２は一つ又はそれ以上のディメンジョンにおいて周期的な、非周期的な、及び／又はランダムな間隔とすることが可能である。
図４は、幾つかの実施例に基づいて、マイクロストラクチャを付加した場合の図２のものと同様の概略断面図である。この場合には、誘電体領域１１０は台形形状であり、その結果、Ｇｅ／ＧｅＳｉＳＡＧ漏斗型構造１２０となっている。台形形状の誘電体領域１１０がマイクロストラクチャを形成している。水平に対しての側壁角度は９０乃至３０度以下の範囲とすることが可能であり、且つ幾つかの場合には、該構成体は複数の側壁角度を有することが可能であり且つ又９０度より大きな側壁角度を有することも可能である。幾つかの場合には、層２５０はＰポリＳｉとすることが可能であり又はポリＳｉの層で被覆させる場合がある。
図５Ａは、幾つかの実施例に基づいて、図４に示したものと同様の構造における光学パワー吸収（１－Ｒ－Ｔ、尚Ｒは反射でＴは透過）の有限差分時間領域（ＦＤＴＤ）シミュレーションのプロットである。本構造は６１度の角度を有する側壁を具備している。Ｇｅ／ＧｅＳｉ厚さは６００ｎｍである。該Ｓｉ層は４００ｎｍの厚さを有している。そのＢＯＸ層は７５０ミクロン厚さのＳｉ基板上で２０００ｎｍである。該シミュレーションは、１２００ｎｍから１６５０ｎｍへの波長に対するものである。３つの曲線が示されており；曲線５１４はマイクロストラクチャ孔が無い同様の構造に対するものであり、曲線５１０は正方形格子における１２００ｎｍ周期で片面につき７００ｎｍの正方形孔に対するものであり、且つ曲線５１２は正方形格子における１２００ｎｍ周期で片面につき８５０ｎｍの正方形孔に対するものである。幾つかの波長において、ＧｅＭＳＰＤの吸収は、同様の波長において約２０％のマイクロストラクチャ孔の無い同様の構造と比較して、８０％を超えている。ＢＯＸ層が無いが図４に示した如き構造に対して同様の結果が得られている。
図５Ｂは、幾つかの実施例に基づく、図４に示した構造に対する図５Ａのものと同様のＦＤＴＤシミュレーションのプロットである。曲線５２０は、ＢＯＸ層無しでの正方形格子において１０００ｎｍの周期で各側部が７００ｎｍの寸法で二酸化シリコンで充填した正方形のマイクロストラクチャ孔を有する構造に対するものである。曲線５２４は、１２００ｎｍから１６５０ｎｍの波長でのマイクロストラクチャ孔の無い６００ｎｍ厚さのＧｅ層の吸収に対するものである。垂直軸は吸収（１－Ｒ－Ｔ）である。マイクロストラクチャ孔で向上された光学パワー吸収は或る波長においては８０％を超える場合がある。該吸収は量子効率又は外部量子効率に直接比例する。マイクロストラクチャ孔を有する構造は、或る波長において、マイクロストラクチャ孔の無い同様の構造の吸収よりも１．３乃至１．５倍一層大きい吸収向上係数を有する場合がある。幾つかの場合においては、該吸収向上係数は、或る波長においては、１．１乃至２０以上範囲となる場合がある。
図６は、幾つかの実施例に基づいて、ＳＯＩエピタキシャル構成体上に形成された、ＧｅＰ及びＩ又は低ドープ層及びＳｉＮの１例である。幾つかの場合には、ＢＯＸが含まれない場合がある。該ＳＯＩウエハは、Ｎ装置層が示されているが、Ｎ又はＰ装置層を含む場合がある。該装置層は１００乃至５００ｎｍ以上の範囲の厚さ、及び数Ω・ｃｍで且つ幾つかの場合には数Ω・ｃｍより大きな固有抵抗を有する場合がある。Ｎ＋層が１００乃至５００ｎｍの範囲の厚さで示されている。ＧｅＩ又は低ドープ層が該Ｎ＋層の上に示されており、ドーピング濃度が１．５×１０１５／ｃｍ３であり且つ厚さが３００乃至３０００ｎｍの範囲である。次いで、Ｐ＋Ｇｅ層を該ＧｅＩ層の上に成長させることが可能であり、そのドーピング濃度は１×１０２０／ｃｍ３以上である。厚さは１００乃至５００ｎｍの範囲にわたる場合がある。その他の厚さ、ドーピング濃度、及び固有抵抗とすることも可能である。該構造はＭＳＰＤのために使用することが可能であり、且つ、幾つかの場合には、ＭＳＡＰＤのために使用することが可能である。Ｓｉ内に電荷層及びＳｉ内に増倍層を付加した場合、その構造はＭＳＡＰＤ用に使用することが可能である。ＰＩＮ，ＰＩＰＩＮ，ＰＩＰＮ等のその他のＡＰＤ構造も可能である。
図７は図８と同様の例であるが、一つ以上の層をＧｅＳｉ層とすることが可能な点が異なっている。ＧｅＳｉ合金においては、Ｇｅの割合部分は全部ＧｅからＧｅ無しへ変化することが可能である。合金ＧｅＳｉのバンドギャップは、該合金中のＧｅの量が増加すると、一層小さくなる。合金ＧｅＳｉ中のＧｅ含有量を調節することによって、ＭＳＰＤ及びＭＳＡＰＤの動作波長を最適化させることが可能であり、その場合に、マイクロストラクチャ孔を付加した場合に、高いデータレートを有する光学信号のパワー吸収、従って該吸収層の量子効率及び厚さを高いデータレート帯域幅、高い量子効率（外部量子効率）、高い量子効率、低いアバランシェブレークダウン電圧、及び、幾つかの場合には、低いタイミングジッタに対して最適化させることが可能である。例えば、Zang et al.、「ナノストラクチャ型光トラッピングを有するシリコン単一フォトンアバランシェダイオード（Silicon single-photon avalanche diodes with nanostructured light trapping）」、DOI: 10.1038/s
41467-017-00733-y、の文献を参照すると良い。尚、該文献を引用により本書に取り込む。
図８は、幾つかの実施例に基づいて、図６又は図７に示したような構造を有するＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣのモノリシック集積化の概略断面図である。図示した如く、光検知器領域を画定するためにメサを使用することが可能である。マイクロストラクチャ孔８１２は図３において説明したいものと同様であり、該マイクロストラクチャ孔は反転型ピラミッド、円錐、台形、円筒形、及び／又はその任意に組み合わせとすることが可能である。マイクロストラクチャ孔はエッチングされるので、エッチングプロセスに依存して表面での形状は他の形状となる場合がある。例としては、等方的、非等方的、等方的と非等方的エッチング方法の組み合わせ、ウエット又はドライのいずれか又はウエットとドライエッチング方法の組み合わせを包含している。該マイクロストラクチャ孔は、第１ドープ済み層を介して、該第１ドープ済み層／領域を介して且つ部分的にＩ又は低ドープ領域内へ、該Ｉ又は低ドープ領域を介して、該Ｉ又は低ドープ領域を介して且つ第２ドープ済み層／領域内へ部分的に、又は該第２ドープ済み層／領域を介して、該第１ドープ済み層又は領域内へ部分的にエッチングさせることが可能である。該マイクロストラクチャ孔は２０ｎｍ乃至５０００ｎｍ以上の範囲のエッチ深さを有することが可能である。
マイクロストラクチャ孔８１２の一つ以上の方向における間隔は５０ｎｍ乃至５０００ｎｍの範囲である場合があり且つ面上において一つ以上の方向において周期的及び／又は非周期的及び／又はランダムとすることが可能である。Ｐ及びＮ領域／層へのアノード及びカソードは、ＡＳＩＣエレクトロニクスへの不図示の伝送線への接続及び逆バイアスコンタクトの両方を提供する。一つ以上の層／領域はＧｅＳｉ合金とすることが可能である。
図９は、幾つかの実施例に基づいて、メサの代わりに分離トレンチが含まれている点を除いて図８と同様である。分離トレンチ９６０及び９６２は深い拡散ウエルとすることも可能であり且つ簡潔性のために図示されていないシリコンエレクトロニクスＡＳＩＣへのＲＦ信号伝送線及びバイアスするためのＮオーミック及びカソードコンタクトを形成するために該Ｎ＋層と接触するために使用することが可能である。
一つ以上の層又は領域はＧｅＳｉ合金とすることが可能である。Ｐ及びＮは交換することが可能であり且つ幾つかの場合にはＭＳＡＰＤ用の層を付加することが可能である。ノイズを考慮するためには一方の極性が別の極性よりも望ましい場合があり、例えば、ノイズを一層良好に減少させるためには、電子の増倍の方が正孔の増倍よりも望ましい場合がある。
上部のＮ又はＰ層／領域９０２は結晶性、多結晶性、非結晶性、又は非晶質とすることが可能であり、且つ成長期間中にドーパントを付加すること、成長の後に拡散させること、又は成長の後にイオン注入することが可能である。更に直列抵抗を減少させるために、該上部層の上に半透明金属層（不図示）を付加させることが可能であり、又はインジウムスズ酸化物等の透明導電性金属酸化物を付加させることが可能である。
マイクロストラクチャ型Ｇｅ・オン・Ｓｉ用の動作波長は、或る波長において８０％以上、幾つかの場合には或る波長において５０％以上、及び、幾つかの場合には該スパンの或る波長において２０％以上、の外部量子効率で且つ２５Ｇｂ／ｓ以上のデータレートにおいて８００ｎｍ乃至２０００ｎｍの範囲にわたる場合がある。
更に、ＧｅＳｉ又はＧｅ層のいずれかは歪ませるか又は歪ませないことが可能である。幾つかの場合に、歪ＧｅＳｉ又はＧｅ層は同等の歪ませていないＧｅＳｉ又はＧｅ層よりも一層小さなバンドギャップを有している。幾つかの場合に、歪ＧｅＳｉ又はＧｅ層は、Ｓｉ上の同等の緩和させたか又は歪ませていないＧｅＳｉ又はＧｅ層よりも転位密度が一層低い場合がある。幾つかの場合に、Ｓｉ層は、結晶性及び／又は微結晶又は非晶質等の非結晶性のいずれかの形態でＳｉ上に成長されたＧｅＳｉ又はＧｅ層上にエピタキシャル成長させるか及び／又は付着させることが可能である。当該技術において既知の如く、Ｓｉエミッタ及びコレクタとＧｅＳｉ又はＧｅベースとでヘテロ接合バイポーラトランジスタを作ることが可能である。幾つかの場合に、歪を減少させるため及び貫通転位密度を減少させるためにＧｅ又はＧｅＳｉに関連して炭素を使用することが可能である。
図１０は、幾つかの実施例に基づく、ＰＩＮ ＭＳＰＤ構造の概略断面図である。シリコン構造を図示しているが、それらの層の内のいずれかに対してＧｅＳｉを使用することが可能であり、その場合に、Ｇｅの割合は０から１に変化することが可能である。この例において、量子効率、即ち外部量子効率、即ち応答性を向上させるために反転型ピラミッド１０１２がマイクロストラクチャ孔としてエッチングされている。この量子効率の向上はフォトントラッピングに起因する場合があり、且つ、幾つかの場合には、該マイクロストラクチャ孔からの集団的再照射に起因する場合があり、及び／又は垂直な角度及び／又は－４５乃至４５度以上、及び、幾つかの場合には、－６０乃至６０度の範囲の垂直な角度からずれた角度のいずれかＭＳＰＤ又はＭＳＡＰＤの表面上に光が入射する場合に、回折が吸収層又は領域の面に沿った横断方向に支配的に伝播する光を発生させる場合がある。幾つかの場合には、表面に対して垂直から－３０乃至３０度以上である。
該ＰＩＮ構造はＰ，Ｉ及びＮからなる複数の領域である場合があり、その各々は同一又は異なるドーピングであり、且つ、幾つかの場合には、少なくとも一つの層又は領域はＧｅＳｉとすることが可能でありその場合のＧｅの割合は０から１の範囲とすることが可能である。エピタキシャル成長期間中に、ドーパントが拡散して高度にドープされた領域から低ドープ領域への遷移領域が発生する。数ナノメートルから数千ナノメートルの範囲である場合があるこの遷移領域のプロファイルは層厚さ、成長温度、成長速度、及びドーピング濃度等の要因に依存する。ドーパントの拡散は、物質品質、転位密度、及び歪等の要因に依存する。更に、ＧｅＳｉ・オン・Ｓｉ又はＧｅ・オン・Ｓｉ又はＳｉ・オン・ＧｅＳｉ又はＳｉ・オン・Ｇｅ等のヘテロ接合の場合には、電荷トラッピングを回避するためにそのバンドギャップは意図的にグレーディングを付けることが可能であり、且つ、幾つかの場合には、そのグレーディングは成長条件に起因する意図的なものではない場合がある。
説明の便宜上、図１０にはＰＩＮの３つの領域のみが図示されているに過ぎないが、実際には、Ｉ領域内へのＰ及びＮ遷移部分の影部分が存在しており、及び、幾つかの場合には、ヘテロ接合が関与するバンドギャップグレーチングが存在している。
該Ｐ領域は、固有抵抗が０．０１Ω・ｃｍ未満である１０乃至５００ｎｍの範囲の厚さを有することが可能である。該Ｉ又は低ドープ領域は、固有抵抗が０．１Ω・ｃｍ以上である１００乃至５０００ｎｍの範囲の厚さを有することが可能である。該Ｎ層又は領域は固有抵抗が０．０１Ω・ｃｍ以下である１０乃至５００ｎｍ以上の範囲の厚さを有することが可能である。該ＰＩＮ構造はＳＯＩウエハ上に成長させることが可能であり、ＢＯＸの厚さは１０乃至４０００ｎｍ以上の範囲で且つそのデバイス層即ち装置層はＮ又はＰとすることが可能である。幾つかの場合には、該ＰＩＮは例えばＮ型のバルクＳｉ層上に成長させることが可能である。同様に、ＭＳＡＰＤ（マイクロストラクチャアバランシェフォトダイオード）の場合には、その層構造はＰＩＮ、ＰＩＰＩＮ、ＰＮとすることが可能である。ＭＳＰＤ及びＭＳＡＰＤの両方の場合に、そのＰ及びＮは逆にすることが可能である。
マイクロストラクチャ孔１０１２の横方向表面寸法は１００ｎｍ乃至３５００ｎｍ以上の範囲とすることが可能である。マイクロストラクチャ孔１０１２は矩形状、三角形状、多角形状、円形状、楕円形状、アメーバ状、及び／又はこれらの形状の任意の組み合わせとすることが可能である。該孔は、更に、いずれかの寸法において、不規則的、ランダム、及び／又は可変性とすることも可能である。マイクロストラクチャ孔１０１２の隣接する端部間の間隔は１０ｎｍ乃至５０００ｎｍ、及び、幾つかの場合には、１００ｎｍ乃至１５００ｎｍの範囲とすることが可能である。該間隔は、いずれかの寸法において、周期的、規則的、不規則的、及び／又はランダムなものとすることが可能である。マイクロストラクチャ孔１０１２の断面は漏斗型、円錐型、反転ピラミッド型、円筒型、楕円型、又はそれらの形状の任意の組み合わせとすることが可能である。その断面は、異なる垂直面に沿って切断される断面に対して異なるものである場合がある。マイクロストラクチャ孔１０１２の深さは５０ｎｍ乃至５０００ｎｍ以上の範囲とすることが可能である。幾つかの場合には、マイクロストラクチャ孔１０１２はＰ又はＮ型の第１ドープ領域内とすることが可能であり、且つ、幾つかの場合には、該マイクロストラクチャ孔は該第１ドープ領域を貫通して該低ドープ又はＩ領域内へ形成させることが可能である。幾つかの場合には、マイクロストラクチャ孔１０１２は該第１ドープ領域及び該低ドープ領域又はＩ領域を貫通しＮ又はＰの第２ドープ領域内へ形成させることが可能である。幾つかの場合には、マイクロストラクチャ孔１０１２は該第１ドープ領域を含み且つ低ドープ又はＩ領域内へ延在することが可能である。例えば以下に記載する図１２Ａ－１２Ｅを参照すると良い。
光学信号が図示した如くに表面に入射する。ＭＳＰＤ／ＭＳＡＰＤへの電気的コンタクトを与えるためにＰ及びＮ領域にアノード及びカソードが設けられており、その場合に、該低ドープ又はＩ領域を完全に空乏状態とさせるために逆バイアス電圧を印加させることが可能である。幾つかの場合には、その印加電圧は０乃至－５０ボルトの範囲とすることが可能である。該光学信号に対応する電気信号が伝送線の付加によって該アノード及びカソードから取り出される。該ＭＳＰＤ／ＭＳＡＰＤは単一のチップ上にＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスとモノリシックに集積化させることが可能である。この様なモノリシック集積化は光学受信機のコストを著しく低下させ且つ寄生容量、インダクタンス、及び抵抗を減少させるので性能を改善させることが可能である。
光学信号波長は、純粋なＳｉの場合の０から純粋なＧｅの場合の１の範囲ＧｅＳｉ合金におけるＧｅ割合に依存して７５０ｎｍ乃至２０００ｎｍの範囲を取ることが可能である。例えば、Ｇｅ・オン・ＳｉのＭＳＰＤ／ＭＳＡＰＤは７００乃至２０００ｎｍで動作することが可能である。データレートは１Ｇｂ／ｓ以下乃至１００Ｇｂ／ｓ以上の範囲を取ることが可能である。
表面横方向寸法が１０ｎｍ乃至３０００ｎｍ以上の範囲で且つＭＳＰＤ／ＭＳＡＰＤの表面内への深さが１０ｎｍ乃至５０００ｎｍ以上の範囲である場合のマイクロストラクチャ孔１０１２等のマイクロ又はナノ構造の場合、鋭利な端部は電界を集中させる場合があり、従って、逆バイアスが増加される場合に、外部量子効率、即ち量子効率、即ち応答性が、例えば、高電界の領域において、特に鋭利又は急激な端部近くにおいてのアバランシェ利得に起因して逆バイアス電圧の関数として増加する場合がある。図１０において、鋭利な端部はマイクロストラクチャ孔のエッチングがＰ層を通過してＩ領域内へ延在する箇所である場合があり、そこではＰ及びＩ領域は最早平坦状ではなくマイクロストラクチャ孔を有しており且つその端部は高電界の領域である場合がある。マイクロストラクチャ孔が無いメサＰＩＮ構造の場合には、Ｐ、Ｉ、及びＮ領域が急激に終端するメサの端部が高電界の領域である場合がある。しかしながら、マイクロストラクチャ孔がある場合には、アバランシェ利得用の光学強度と電界とが増加された重複となる高い光学強度の領域と一致する高い電界の一層多くの領域が存在している。
図１１は図１０における如きＭＳＰＤ構造の実験結果を示すプロットである。この構造は正方形格子における周期が２０００ｎｍで横方向寸法が１３００ｎｍの反転型ピラミッドを有しており、そのＰ領域は３００ｎｍで、Ｉ領域は２０００ｎｍで、Ｎ領域は３００ｎｍの厚さである。光の波長は８５０ｎｍであり、縦軸は応答性で、横軸は逆バイアス電圧である。曲線１１１０はＭＳＰＤであり、曲線１１１２はマイクロストラクチャ孔が無い等価なＰＩＮ構成体である。ＭＳＰＤの応答性は逆バイアスが増加すると共に増加している。１００％の量子効率に対応する応答性は約－１０Ｖにおいて到達しており、且つ３０程度に高い応答性は約－３５Ｖにおいて到達しており、それは４０００％の量子効率又は約８０のアバランシェ利得に対応している。ＭＳＰＤ又はマイクロストラクチャ孔の無いＰＩＮＰＤのブレークダウン電圧は約－４０Ｖである。ＭＳＰＤは約－５Ｖ以上の逆バイアスにおいてＭＳＡＰＤとして動作することが可能である。プレブレークダウン電圧におけるＭＳＰＤ／ＭＳＡＰＤのアバランシェ利得は、マイクロストラクチャ孔が無い等価なフォトダイオード／アバランシェフォトダイオードのものよりも一層高い場合がある。実験的には、アバランシェ利得がＭＳＰＤにおいて観察されており、それは一層高い逆バイアス電圧においてＭＳＡＰＤである場合がある。
図１２Ａは、図１０におけるようなＭＳＰＤ／ＭＳＡＰＤ構造の概略断面図であるが、幾つかの実施例に基づいて、そのマイクロストラクチャ孔は導電性物質で部分的に又は完全に充填されている。該導電性物質１２５０の例は、インジウムスズ酸化物のような透明導電性金属酸化物、及び多結晶性又は非晶質シリコン、ゲルマニウム、又はその他の半導体を包含している。該マイクロストラクチャ孔は、エピタキシャル成長を使用して、シリコン、ＧｅＳｉ、及び／又はＧｅ等の結晶性半導体で完全に又は部分的に充填させることが可能である。更に、幾つかの場合には、該マイクロストラクチャ孔は、１ｎｍ乃至１００ｎｍ以上の範囲の厚さのＰｔ、Ｎｉ、Ｃｒ、Ａｕ、Ｃｕ等の薄い金属で部分的に又は完全にコーティングさせることが可能である。光は、例えば、ビア（via）を介して底部から入射させることも可能である。
該導電性物質の付加は、高電界を集中させるための鋭利及び／又は急激な端部を更に強調させてアバランシェ利得用の高電界領域と高光学強度領域との重複を向上させる場合がある。
このことはＰＩＮ、ＰＮ、ＰＩＮＰ、又はＰＩＰＩＮ構成体、金属半導体のショットキー接合、及びＭＳＭ及びＭＩＮ構成体（尚、Ｍは金属でＳは半導体）へ適用させることが可能である。ＰとＮとは交換可能である。
マイクロストラクチャ孔１２１２は、第１ドープ領域１２０２内、低ドープ領域１２０４内に形成することが可能であり、及び／又は第２ドープ領域１２０６内へ延在することが可能である。全ての場合において、マイクロストラクチャ孔１２１２はこれらの領域の内の一つ又はそれ以上をトラバース即ち横断することが可能である。幾つかの場合において、図１２Ａに示されるごとく、マイクロストラクチャ孔１２１２は、第１ドープ領域１２０２を貫通し且つ低ドープ領域１２０４内へ突出して形成することが可能である。
装置ブレークダウン電圧前のアバランシェ利得を有するＭＳＡＰＤの利点は、装置ブレークダウン電圧において動作するアバランシェフォトダイオードよりも、例えば、－４０℃から１００℃への温度変化での環境における動作において一層信頼性があり且つ一層堅牢である場合があるということである。
利得が無い場合には、その光検知器はＭＳＰＤとして動作し、且つ利得がある場合には、その光検知器はＭＳＡＰＤとして動作する。この様な装置の例示的な適用例は光学通信、ＬＩＤＡＲ、単一フォトンＭＳＡＰＤ、イメージング、及び低光レベルの検知用光学センサー等における場合がある。
例えば、ファイバーツーザホーム（ＦＴＴＨ）は１乃至５０Ｇｂ／ｓの範囲のデータレートでのアバランシェフォトダイオードの使用を必要とし、且つＬＩＤＡＲ（光方向及び測距）は数十ピコ秒のタイミングジッタでの１Ｇｂ／ｓ未満のデータレート用のＭＳＡＰＤを必要とする。ＬＩＦＩ（ライトフィデルティ－情報及び位置を送信するために光を使用するワイアレス通信）は、自由空間光学通信用にＭＳＡＰＤを使用することが可能な別の分野である。ナイトビジョン及び高感度イメージングも一層大きなスペクトル情報を与えるために２次元アレイ、及び、幾つかの場合には、３次元アレイにおいてのＭＳＡＰＤを使用することが可能である。
図１－４、８－１０、及び１２Ａ－Ｅにおけるマイクロストラクチャ孔は、表面において任意の形状とすることが可能であり且つ任意の断面形状とすることが可能である。例えば、表面において、マイクロストラクチャ孔は円形状、矩形状、正方形状、三角形状、多角形状、楕円形状、アメーバ状、星形形状、及び／又は任意のパターン又はパターン無しでのこれらの形状の任意の組み合わせとすることが可能である。該断面形状は、漏斗型、反転ピラミッド型、円錐型、円筒型、砂時計型、球型、楕円型、ピラミッド型、台形型、反転台形型、及び／又はそれらの任意の組み合わせとすることが可能である。更に、該領域及び／又は層の内の一つ又はそれ以上はＧｅ割合が０と１の範囲であるＧｅＳｉ合金とすることが可能である。
幾つかの場合には、該マイクロストラクチャ孔は、金属、透明導電性金属酸化物、導電性ポリマー、導電性非晶質半導体、導電性スピンオンガラス、結晶性及び／又はポリ結晶性半導体等の導電層で完全に又は部分的にコーティンングさせることが可能であり、そのことは鋭利又は急激な端部においての高電界の発生を更に向上させる。高電界と光学フィールド即ち光学強度との間の重複の増加は、量子効率、即ち外部量子効率（量子効率及び外部量子効率という用語は本願においては等価なものとして交換可能に使用している）、即ち逆バイアス電圧の関数としての応答性を著しく向上させることが可能である。図１１に示されるごとく、高い量子効率即ち応答性は、ブレークダウン電圧の前で低い逆バイアス電圧において達成することが可能である。応答性は、８５０ｎｍにおいて０乃至－３５Ｖの電圧範囲にわたり０．３乃至１０の範囲である場合があり、且つ、幾つかの場合においては、－２Ｖにおける応答性は或る波長においての０Ｖにおける応答性よりも１．３倍一層大きい場合がある。幾つかの場合には、その応答性は０と－３Ｖの電圧の間において１．５倍以上である場合がある。幾つかの場合には、その応答性は０と－１０Ｖの電圧の間において２倍以上である場合がある。幾つかの場合には、その応答性は或る波長における０Ｖにおける応答性よりも－１０Ｖの電圧において３倍以上である場合がある。例示的な波長は８５０ｎｍを含んでおり、且つ、幾つかの場合には、８００ｎｍ乃至２０００ｎｍの範囲における波長を含んでいる。
マイクロストラクチャ孔の導電層コーティングがある場合には、量子効率は、或る波長における０Ｖと比較して－２Ｖの逆バイアス電圧において２０％だけ増加する場合がある。幾つかの場合において、該量子効率は、０Ｖと比較して－３Ｖの電圧において４０％以上だけ増加する場合がある。幾つかの場合において、該量子効率は、或る波長においての０Ｖと比較して－４乃至－１０Ｖの電圧範囲において２倍以上である場合がある。幾つかの場合において、該量子効率は、或る波長における０Ｖにおける量子効率と比較して－４乃至－３０Ｖの電圧範囲において１０倍以上である場合がある。マイクロストラクチャ孔が無い同等のＰ＋ＩＮフォトダイオードでは、例えば、図１１に示した如く、ブレークダウン電圧から５Ｖの電圧での応答性における増加はより少ない。
幾つかの場合には、印加電圧にわたっての応答性における変化割合は－２Ｖ以上の印加電圧に対して０．０２乃至１Ａ／（ＷＶ）以上の範囲である場合がある（逆バイアス電圧において一層高い、一層大きい、もっとということは電圧の一層大きな絶対電圧のことを意味しており、例えば、－３Ｖは－２Ｖよりも一層大きく、一層高く、もっとということである）。幾つかの場合には、ＭＳＰＤ／ＭＳＡＰＤは０．０１Ａ／ＷＶ以上の応答性／電圧勾配を有する場合がある。幾つかの場合には、応答性電圧勾配は０．０４Ａ／ＷＶ以上である場合がある。幾つかの場合には、応答性電圧勾配は０．０８Ａ／ＷＶ以上である場合がある。幾つかの場合には、応答性電圧勾配は０．２Ａ／ＷＶ以上である場合がある。幾つかの場合には、応答性電圧勾配は０．４Ａ／ＷＶ以上である場合がある。幾つかの場合には、応答性電圧勾配は０．８Ａ／ＷＶ以上である場合がある。そして、幾つかの場合には、応答性電圧勾配は１Ａ／ＷＶ以上である場合がある。その勾配測定は逆バイアス電圧の－１Ｖ乃至－５０Ｖの範囲内のものとすることが可能である（Ｘ軸即ち電圧軸、図１１参照）。波長は８００ｎｍ乃至２０００ｎｍの範囲とすることが可能である。本書において使用されるように、該勾配は絶対勾配として定義されており且つ印加電圧がどこであるかが絶対数である（例えば、負の電圧の場合には、Ａ／ＷＶ勾配は負である）。
幾つかの場合には、量子効率（ＱＥ）／Ｖの比（絶対値）はボルト当たり０．０１乃至０．２以上の範囲である場合がある。幾つかの場合には、そのＱＥ／Ｖ勾配は０．００５
／Ｖ以上である場合がある。幾つかの場合には、該勾配は０．０１／Ｖ以上である場合がある。幾つかの場合には、該勾配は０．０５／Ｖ以上である場合がある。幾つかの場合には、該勾配は０．０８／Ｖ以上である場合がある。幾つかの場合には、該勾配は０．１／Ｖ以上である場合がある。幾つかの場合には、該勾配は０．１５／Ｖ以上である場合がある。幾つかの場合には、該勾配は０．２／Ｖ以上である場合がある。幾つかの場合には、該勾配は０．５／Ｖ以上である場合がある。幾つかの場合には、該勾配は１／Ｖ以上である場合がある。幾つかの場合には、該勾配は１０／Ｖ以上である場合がある。そして、幾つかの場合には、該勾配は３０／Ｖ以上である場合がある。絶対数か又は単に数の大きさで表すことが可能なＱＥ／Ｖ勾配を計算するために、電圧軸は－１Ｖ乃至－５０Ｖ以上の範囲とすることが可能である。
応答性／Ｖ及びＱＥ／Ｖの勾配における増加は、幾つかの場合には、－１Ｖ乃至－１０Ｖの電圧範囲において発生する場合がある。幾つかの場合においては、その増加は－２Ｖ乃至－１０Ｖの電圧範囲おいて発生する場合がある。幾つかの場合には、その増加は－１乃至－１５Ｖの電圧範囲において発生する場合がある。幾つかの場合には、その増加は－２乃至－１５Ｖの電圧範囲において発生する場合がある。幾つかの場合には、その増加は－２乃至－２０Ｖの電圧範囲において発生する場合がある。幾つかの場合には、その増加は－２乃至－３０Ｖの電圧範囲において発生する場合がある。そして、幾つかの場合には、その増加は－２乃至－３５Ｖ以上の電圧範囲において発生する場合がある。
幾つかの場合においては、一つ又はそれ以上の半導体層はＧｅ／ＧｅＳｉとすることが可能であり、その場合に、Ｇｅ割合は０（全Ｓｉ）から１（全Ｇｅ）へ変化することが可能である。透明金属酸化物はＩＴＯ、Ｍｏ酸化物、Ｗ酸化物、及び、幾つかの場合には、ＴｉＮ等の透明金属窒化物とすることが可能である。そして、幾つかの場合には、１０ｎｍ未満の厚さを有する薄い金属膜を使用することが可能である。使用される金属はＡｌ、Ｃｒ、Ｎｉ、Ｗ、Ｍｏ、Ｚｒ、Ｖ、Ｐｔ、Ｔｉ、Ｔａ、Ｃｕ、Ａｇ、及びＡｕを包含することが可能である。
図１２Ｂ及び１２Ｃは図１２Ａと同様であり且つ、幾つかの実施例に基づいて、上部Ｐ層無しで図示してある。図１２Ｂにおいて、金属／透明金属酸化物／透明金属窒化物１２５０はＩ又は低ドープＳｉ又はＧｅ又はＧｅＳｉ層１２０４上に直接付着させることが可能である。この例においては、該金属及び導電性酸化物／窒化物層もマイクロストラクチャ孔１２１２内に付着される。幾つかの場合には、金属シリサイド層を使用することが可能である。
図１２Ｃにおいて、該金属／透明金属酸化物／透明金属窒化物／金属シリサイド１２５２は該Ｉ又は低ドープＳｉ又はＧｅ又はＧｅＳｉ１２０４の上部表面上にあり且つマイクロストラクチャ孔１２１２内ではない。幾つかの場合に、該金属／透明金属酸化物／透明金属窒化物／金属シリサイド１２５２は部分的に該マイクロストラクチャ孔内に存在することが可能である。
図１２Ｄは図１２Ｃと同様であるが、マイクロストラクチャ孔が形成されていない点で異なっている。幾つかの場合に、強い光学吸収がある場合には、マイクロストラクチャ孔が無い光検知器構造を或る波長において使用することが可能である。マイクロストラクチャ孔を有する光検知器は、或る波長において、該孔の無い同様の光検知器よりも一層高い外部量子効率を有する場合がある。
図１２Ｅは、図１２Ａ－１２Ｄに示したような光検知器の概略平面図である。この例においては、該光検知器は円形状の幾何学的形状を有しており、そのアノード１２２０及びカソード１２２２は同心円状である。幾つかの場合に、該幾何学的形状は正方形や六角形等の任意の多角形とすることが可能である。幾つかの場合に、一つを超える光検知器をＣＭＯＳ ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化させることが可能である。それらの光検知器は伝送線１２４０及び１２４２で該ＣＭＯＳ ＢｉＣＭＯＳ ＡＳＩＣと接続される。幾つかの場合に、そのＰ及びＮは交換可能である。この例はマイクロストラクチャフォトダイオード、又はマイクロストラクチャアバランシェフォトダイオード、又はマイクロストラクチャ単一フォトンアバランシェフォトダイオード用とすることが可能である。図１２Ｅにはアノード１２２０とカソード１２２２との間に円形状の点線で示されているメサエッチも図示されている。
幾つかの場合には、そのＢＯＸ層を該光検知器下側の領域において部分的に又は完全にエッチング除去することが可能であり、且つ、幾つかの場合には、該ＢＯＸ層を該ＣＭＯＳ ＢｉＣＭＯＳ ＡＳＩＣ領域下側において部分的に又は完全にエッチング除去することが可能である。
図１３は図４と同様であり、且つＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスとモノリシックに集積化されているＳｉ上に成長されているＧｅＳｉ及び／又はＧｅ選択的区域の概略断面図である。図１３において、該Ｇｅ及び／又はＧｅＳｉ（Ｇｅ割合部分は純粋Ｓｉである０から純粋Ｇｅである１へ変化することが可能）１３０４は誘電体島状部１３１０上に成長させて連続的であるか又はほぼ連続的な上部層を形成することが可能であり、且つ、その場合に、該誘電体島状部１３１０は埋設させるか及び／又は殆ど埋設させることが可能である。幾つかの場合に、該誘電体１３１０は、以下のもの、即ち、二酸化シリコン、シリコン酸化物、窒化シリコン、炭化ケイ素、ハフニウム酸化物、アルミニウム酸化物、及びゲルマニウム酸化物、の内の一つ又はそれ以上から構成することが可能である。幾つかの場合に、島状部１３１０における誘電体物質はエッチングにより除去してＧｅ及び／又はＧｅＳｉ合金層内にボイドを形成することが可能である。幾つかの場合に、島状部１３１０は誘電体層で被覆されたシリコン又は部分的なシリコンとすることが可能であり且つ、幾つかの場合に、一つ又はそれ以上の誘電体層で被覆されないものとすることが可能である。
該Ｇｅ及び／又はＧｅＳｉ層１３０４は、低温Ｇｅ又はＧｅＳｉバッファ層を有するか又は有することのないＳｉ１３０６上に、選択的区域成長を使用してエピタキシャル的に及び幾つかの場合には非エピタキシャル的に形成させることが可能であり、且つ低ドープ領域又はＩ（意図的にドープしておらず、即ち真性）領域１３０４は、１００ｎｍ乃至２０００ｎｍ以上の範囲の厚さを有することが可能であり且つ０．０１Ω・ｃｍ未満の固有抵抗を有する高度にドープしたＰ又はＮ領域１３０２がそれに続くことが可能である。領域１３０２は５０ｎｍ乃至２００ｎｍ以上の範囲の厚さを有することが可能である。幾つかの場合に、全選択的区域成長層１３０４はＩ領域か又は例えば１×１０１６／ｃｍ３未満のドーピングレベルでの低ドープ型とすることが可能であり、且つＰ又はＮ領域１３０２はドーパント拡散及び／又はＰ又はＮ型イオンのイオン注入によって形成することが可能である。幾つかの場合に、薄い金属コンタクト（不図示）を該Ｉ又は低ドープ領域上に使用してショットキーコンタクト又は金属対半導体接合を形成することが可能である。
誘電体島状部１３１０の横方向寸法は２００ｎｍ乃至３０００ｎｍの範囲とすることが可能であり且つ正方形、多角形、三角形、円形、楕円、星形、アメーバ型、及び／又は任意のその他の形状及び形状の組み合わせとすることが可能である。その断面は異なる方向において異なるものとすることが可能であり、且つピラミッド又は反転ピラミッド、台形又は反転台形、単一又は複数の側壁角度、円筒型、漏斗型、垂直、オフ垂直、湾曲型、及び任意のその他の断面及び断面の組み合わせとすることが可能である。該誘電体及び／又は酸化物の厚さは１ｎｍ乃至２０００ｎｍ以上の範囲とすることが可能である。幾つかの場合に、選択的区域エピタキシャル成長期間中に、区域にわたり且つ誘電体及び／又は酸化物を有する区域近くにボイドを形成することが可能である。これらのボイドはフォトントラッピングのためにも使用することが可能であり、それは協同散乱又はＧｅ又はＧｅＳｉ領域等の一層高い屈折率領域内、及び、Ｓｉ膜の場合には、上部空気界面と異なる屈折率のいずれかの界面との間、に結果的にトラップされる入射フォトンの再放射である場合がある。
島状部１３１０は５０ｎｍ乃至２０００ｎｍ以上の範囲の間隔を有することが可能であり、且つ一つ又はそれ以上の方向において周期的及び／又は非周期的及び／又はランダムとすることが可能である。幾つかの場合に、該島状部は異なる寸法及び形状及び深さを有することが可能であり且つ或るパターン状であることが可能であり又は寸法、形状、及び深さの特性の内の何れかにおいてランダムなものとすることが可能である。
図１４は、幾つかの実施例に基づいて、側壁及び上部表面の一部又は全ての上に酸化物を有する場合があるパターン形成したシリコン表面上のＧｅ又はＧｅＳｉ合金のエピタキシャル選択的区域成長の概略断面図である。パターン形成したシリコン島状部即ち突起１４１２の高さは、図示した如くに、Ｇｅ又はＧｅＳｉ層１４０４の厚さ未満からＧｅ又はＧｅＳｉ層１４０４の厚さより一層大きいものとすることが可能である。幾つかの場合に、Ｎ又はＰシリコン島状部又はメサ１４１２は、ＰＩＮ又はＰＩＰＩＮ又はＮＩＮＩＰ又はＮ＋Ｎ－Ｉ－Ｐ－Ｐ＋又はＰＩＮ又はＩＰ領域を有するいずれかのフォトダイオード又はアバランシェフォトダイオード内に高電界の領域を与えることが可能であり、従って全体的な装置のブレークダウン電圧の前にアバランシェ利得を達成することが可能である。シリコンメサ又は島状部１４１２の幅及び形状は図１３に関して記載した誘電体島状部と同様のものとすることが可能である。幾つかの場合に、選択的エピタキシャル成長又はパターン形成した表面上のエピタキシャル成長の期間中に、ボイドを形成させることが可能であり、そのことはフォトントラッピングにおいて有用である場合がある。トラップされたフォトンは該表面の面において、即ち横方向において、ポインティングベクトル成分を有する場合がある。幾つかの場合に、層１４０４全体が、例えば、Ｉ領域又は低ドープ領域とすることが可能であり、且つＰ又はＮ領域１４０２はドーパント拡散及び／又はＰ又はＮ型イオンのイオン注入によって形成することが可能である。
マイクロストラクチャ孔の無いＰＩＮ又はＮＩＰ構造における電界は支配的に垂直方向に沿ってであり、即ちＰＩＮ又はＮＩＰ光検知器の表面に入射する前の入射フォトンの方向に沿って支配的である。
該アノードとカソードとに０．１Ｖ乃至５０Ｖの範囲の逆バイアスを印加させることが可能である。幾つかの場合に、該逆バイアス電圧は１Ｖ乃至３５Ｖの範囲とすることが可能である。幾つかの場合に、該逆バイアス電圧は１Ｖ乃至１０Ｖの範囲とすることが可能である（電圧の大きさのみが示されているが、該アノードは該カソードよりも一層負であり、即ち該カソードと比較して該アノードへ負の電圧が印加される）。
全ウエハにわたってのＧｅ又はＧｅＳｉエピタキシャル成長よりもＧｅ及び／又はＧｅＳｉの選択的区域成長の方が好適である場合がある。格子定数及び熱膨張係数における差異に起因して、ウエハが室温へ冷却されると、熱膨張における差異が応力に起因してウエハを湾曲させる場合がある。選択的区域エピタキシャル成長は局所化されており且つミクロンの大きさである光検知器及びトランジスタ領域においてのみのＧｅ及び／又はＧｅＳｉを成長させることが可能であるので、ウエハを湾曲させることはない。Ｇｅ及び／又はＧｅＳｉの選択的区域成長は緩和型又は非緩和型とすることが可能であり、且つ熱膨張における不整合に起因して局所的な歪を有している場合がある。
少なくとも一つの領域がＧｅ又はＧｅＳｉであるＧｅ又はＧｅＳｉ光検知器は、８００ｎｍ乃至２０００ｎｍ、及び、幾つかの場合には、８００ｎｍ乃至１７５０ｎｍ、及び、幾つかの場合には、１０００ｎｍ乃至１５５０ｎｍ、及び、幾つかの場合には、１２５０ｎｍｎ乃至１３５０ｎｍ、及び、幾つかの場合には、８３０ｎｍ乃至１４００ｎｍ、及び、幾つかの場合には、１００ｎｍ乃至１３５０ｎｍ、の範囲にわたる波長において動作することが可能である。データレートは、１Ｇｂ／ｓ未満乃至１００Ｇｂ／ｓ以上の範囲とすることが可能である。全ての場合に、Ｇｅ及びＧｅＳｉ ＭＳＰＤ／ＭＳＡＰＤ（マイクロストラクチャフォトダイオード及びマイクロストラクチャアバランシェフォトダイオード）は、上部表面から及び／又は底部表面から面照射される単一の及び／又は複数個のＭＳＰＤ／ＭＳＡＰＤ装置を有する単一のチップへ、ＣＭＯＳ及び／又はＢｉＣＭＯＳ応用特定集積回路（ＡＳＩＣ）とモノリシックに集積化させることが可能である。
該ＭＳＡＰＤ及びＭＳＰＤの適用例は、数例を挙げると、ＬＩＤＡＲ、ＬＩＦＩ、ファイバーツーザホーム、データ通信、データセンター、プラスチックオプチカルファイバ。イメージング、を包含している。
図１１における如く、マイクロストラクチャ孔、マイクロストラクチャ島状部又はメサは一層高い電界の領域を発生させることが可能であり、そのことは、マイクロストラクチャの無い同等の光検知器に対するよりもマイクロストラクチャ型光検知器に対して一層高い応答性とさせることが可能である。その応答性の増加は、幾つかの場合に装置アバランシェ電圧と呼ばれる装置ブレークダウン電圧より下のバイアス電圧において２倍乃至１０倍以上の範囲である場合がある。
図１５は、幾つかの実施例に基づいて、ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化されたＭＳＰＤ／ＭＳＡＰＤの概略断面図である。該ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣは以下の機能性、即ち、信号処理、信号表示、信号条件付け、信号格納、及び信号伝送、の内の一つ又はそれ以上を包含することが可能である。そのシリコン基板は、エピタキシャル成長前にメサ及び／又は孔等のマイクロ又はナノ構造で事前にパターン形成することが可能であり、又は該パターンは、例えばＮ＋層の第１ドープ層を成長させた後に付与させることが可能である。マイクロ／ナノ構造１５１０のパターンは周期的、非周期的、ランダムとすることが可能であり且つ基底部における横方向寸法が５ｎｍ乃至２５００ｎｍの範囲で深さ又は高さが１０ｎｍ乃至２０００ｎｍ以上の範囲であるピラミッド、反転ピラミッド、円錐状、多角形状、円筒状、及び／又は形状の任意の組み合わせの範囲の断面形状を有することが可能である。
幾つかの場合に、該メサ及びナノ・マイクロ孔はパターン形成されず、ブラックシリコン（black silicon）と同様に５ｎｍ乃至２０００ｎｍ以上の範囲の深さ及び／又は高さへ基板内へドライエッチングされる。
Ｓｉ及び／又はＧｅ及び／又はＧｅＳｉ層１５０４及び１５０６は該パターン形成された表面上にエピタキシャル的に成長させることが可能であり、且つ、幾つかの場合には、熱アニールと共に又は無しで付着の非エピタキシャルプロセスを使用することが可能である。ＰＩＮ構造の場合、Ｎ＋層又は領域１５０６を成長させ、次いで低ドープ層又は領域１５０４を成長させ、次いで高度にドープしたＰ＋層又は領域１５０２を成長させることが可能である。該ドープした層又は領域の厚さは５０ｎｍ乃至５００ｎｍ以上の範囲とさせることが可能であり且つ低ドープ層又は領域は１００ｎｍ乃至５０００ｎｍ、及び、幾つかの場合には、２００ｎｍ乃至１５００ｎｍ、の範囲の厚さを有することが可能である。マイクロストラクチャ孔１５１２は、ドライエッチング又はウエットエッチング又は両方の組み合わせによって上部ドープ表面１５０２内にエッチングさせることが可能であり且つ上部ドープ領域１５０２内を延在することが可能である。マイクロストラクチャ孔１５１２は該上部ドープ領域１５０２を貫通して低ドープ領域１５０４内へ延在することが可能である。マイクロストラクチャ孔１５１２は低ドープ領域１５０４を貫通し及び／又は第２ドープ領域１５０６内へ延在することが可能である。幾つかの場合に、マイクロストラクチャ孔１５１２はＢＯＸ層へ又はその中へ延在することが可能であり、且つ、幾つかの場合には、ＢＯＸ層を省略することが可能であり、且つ該マイクロストラクチャ孔は基板へ又はその中へ延在することが可能である。該ＢＯＸ層は、全ての場合に、オプションとすることが可能であるが、ＢＯＸ層は一層大きな屈折率対比を与える場合があり、且つ、幾つかの場合に、該ＢＯＸ層は完全に又は部分的に選択的にエッチング除去させることが可能である。幾つかの場合に、高帯域ＣＭＯＳ／ＢｉＣＭＯＳ（相補的金属酸化物半導体／バイポーラ相補的金属酸化物半導体）が好適にＳＯＩ（シリコン・オン・インシュレータ）ウエハ上に形成される。
マイクロストラクチャ孔１５１２の寸法は、それらの最大横方向寸法において、１００ｎｍ乃至３０００ｎｍ、及び、幾つかの場合には、５００ｎｍ乃至２０００ｎｍの範囲である場合があり、且つ矩形状、三角形状、多角形状、円形状、楕円状、星型、アメーバ状、及び形状の任意の組み合わせ及び加算とすることが可能である。その断面形状は反転ピラミッド、円錐状、漏斗状、台形状、円筒状、楕円状、及び形状の任意の組み合わせ及び加算とすることが可能である。マイクロストラクチャ孔１５１２は光検知器の表面に渡る分布において周期的、非周期的、ランダムなものとすることが可能である。隣接するマイクロストラクチャ孔の間の間隔は５０ｎｍ乃至２５００ｎｍの範囲とすることが可能である。該ＭＳＰＤ／ＭＳＡＰＤの感光性横方向寸法は、帯域幅及び適用例に依存して、５μｍ乃至１０００μｍ以上、及び、幾つかの場合には、２０μｍ乃至５０００μｍ、の範囲とすることが可能である。
テクスチャを付けた基板は、更に高電界を集中させて高電界領域を有するトラップされた光学モードの一層高い重ね合わせを与えて低逆バイアスにおいて即ちＰＩＮ又はＮＩＰ光検知器のブレークダウン電圧より低いバイアスにおいてアバランシェ利得を介しての応答性の向上を提供することが可能である。幾つかの場合には、該ＰＩＮはＰＰ－Ｎ又はＰＮ－Ｎ又はＰＮ又はＮＰとすることが可能である。
高い応答性のＭＳＰＤ／ＭＳＡＰＤは、データ通信及びＬＩＤＡＲ適用例の両方において有用である。両方の適用例に対する市場規模は1年あたり数十億ドルの範囲内にあると予測されており、且つモノリシック集積化は、幾つかの場合には、光学トランシーバ及びＬＩＤＡＲのコストを高々９０％及びそれを超えて減少させるための重要な因子となる場合がある。ＣＷＤＭ（粗波長分割多重）用に使用されるＭＳＰＤ／ＭＳＡＰＤの表面照射型アレイは、集積化導波路マルチ波長光学回路よりも、データセンター相互接続適用例において温度感受性が一層低く且つ一層堅牢である。
ＬＩＤＡＲ適用例の場合、ＳｉＭＳＰＤ／ＭＳＡＰＤは、エレクトロニクスと高い密度のアレイに集積化させることが可能であり、且つ、フォトントラッピングと共に、波長を１１００ｎｍへ拡張させることが可能であり、且つ、アバランシェ利得と共に、同じ逆バイアスにおける同等の従来のＳｉ光検知器と比較して２倍乃至１０倍以上の応答性を有することが可能である。Ｇｅ及びＧｅＳｉ合金の付加によって、波長は８００ｎｍ乃至１８００ｎｍ以上へ拡張させることが可能であり、且つ単一のシリコンチップ上にエレクトロニクスと高密度アレイに集積化させることが可能である。アバランシェ利得がある場合、マイクロストラクチャ孔の無い同様のＧｅ又はＧｅＳｉ光検知器と比較して或る逆バイアス電圧においての或る波長において、応答性は２倍乃至１０倍以上である場合がある。全ての場合において、該領域又は層の内の少なくとも一つはＧｅＳｉとすることが可能であり、その場合に、Ｇｅの割合は０乃至１の範囲にわたることが可能である。図１５においては分離トレンチ１５６０も見えている。
図１６は、幾つかの実施例に基づいて、垂直共振器面発光レーザ、ＭＳＰＤ／ＭＳＡＰＤ及びＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣを含む単一シリコンチップの概略平面図である。１次元、２次元、及び３次元でのＭＳＰＤ／ＭＳＡＰＤ／ＭＳ－ＳＰＡＤ（マイクロストラクチャフォトダイオード、マイクロストラクチャアバランシェフォトダイオード、マイクロストラクチャ単一フォトンアバランシェフォトダイオード）アレイ１６３０は、光学受信機ＡＳＩＣエレクトロニクスとモノリシックに集積化させることが可能であり、且つ送信機ＡＳＩＣエレクトロニクス１６３２も同一の単一シリコンチップ１６００上へモノリシックに集積化させることが可能である。該モノリシック集積化は、光検知器１６３０からＡＳＩＣ１６３２への及びＡＳＩＣ１６３２からＶＣＳＥＬ１６３４への埋設型電子伝送線を包含することが可能である。ＡＳＩＣ１６３２内には逆及び順方向バイアスを包含させることが可能である。該ＶＣＳＥＬ１６３４ＩＩＩ－Ｖ物質群であり且つ不均質物質成長、ＩＩＩ－Ｖ物質のシリコンへのウエハボンディング、エピタキシャルリフトオフ技術、及び、幾つかの場合には、フルイディックアッセンブリ即ち流体組立を使用して集積化させることが可能である。組立の場合には、該ＶＣＳＥＬの底部とコンタクトしている埋込型電極伝送線及び／又は該ＶＣＳＥＬの上部又は上部近くとコンタクトしている別個の電極伝送線を有しているシリコン内へピットをエッチング形成することが可能である。幾つかの実施例によれば、電極／伝送線の両方が該ＶＣＳＥＬの上部又は上部表面近くとコンタクトすることが可能である。ＶＣＳＥＬ１６３４は半田ボールを有するビームリードを有することが可能であり、従って、各ＶＣＳＥＬを専用のピット内へ落下させることによって、該半田ボール／ビームリードは電極／伝送線とコンタクトを形成することが可能である。更に、半田ボールは該ピットの底部へ付着することが可能であり、従って、加熱することにより、該ＶＣＳＥＬは該ピットの底部へ取り付けることが可能であり、それは該ＶＣＳＥＬから熱を引き出すために外部ヒートシンクへ延在することが可能な銅スラグ等の熱的ヒートシンクを包含することも可能である。幾つかの場合には、該ＶＣＳＥＬは、数個の例を挙げると、例えばニッケル、鉄、レアアース等の強磁性、常磁性物質等の磁界に引き付くことの可能な金属を包含することが可能である。反対極性の磁性物質を該ＶＣＳＥＬの背面及び該ピットの底部上に付着させることが可能であり、従って、該ＶＣＳＥＬチップは、幾つかの場合には、該ピット内に自己組立することが可能である。該ピット形状及び該ＶＣＳＥＬ形状は、例えば台形形状を使用する場合のように、該ＶＣＳＥＬチップが一方向においてのみ嵌合することが可能であるような或る形状である。該ＶＣＳＥＬ上の突出するビームリードは、該ＶＣＳＥＬチップがそのレーザ射出表面を下側に向けて該ピット内に入ることを阻止する。幾つかの場合に、磁性層は使用しない場合がある。幾つかの場合に、該ピットは漏斗形状である場合があり、且つ該ＶＣＳＥＬチップは、例えば、漏斗形状及び台形状とさせることが可能であり、その結果、該ＶＣＳＥＬは一つの方向においてのみ該ピット内に嵌合することが可能である。幾つかの場合に、ビームリードが使用されない場合がある。該ＶＣＳＥＬの電極／伝送線への取り付けは付加的なマスキング及び処理ステップで達成することが可能である。ＡＳＩＣ１６３２は、その電気的出力を処理するために、各々が夫々の光検知器１６３０又は夫々のグループの光検知器１６３０へ結合されている複数個のアクティブ電子回路を有することが可能である。更に、アクティブ電子回路１６３２の内の一つ又はそれ以上は一つ又はそれ以上の夫々のＶＣＳＥＬ１６３４と結合させてそれらを必要に応じて駆動させることが可能である。個別的なアクティブ電子回路は、直線的アレイ、二次元アレイ、三次元アレイ等の垂直配置等の任意の適宜の形態とすることが可能である。
幾つかの場合に、該ピットは、アレイ内のＶＣＳＥＬが異なる角度で光のビームを投射することが可能であるように異なる角度で配向させることが可能である。幾つかの場合に、アレイ内のＶＣＳＥＬのグループはそのアレイ内のＶＣＳＥＬの他のグループとは異なる角度を有することが可能である。グループは一つ又はそれ以上のＶＣＳＥＬとすることが可能である。
幾つかの場合に、自己組立は流体及び／又は液体が関与する場合がある。幾つかの場合に、シリコンモノリシックチップは自己組立を助けるために流体内において振動させることが可能である。幾つかの場合に、モノリシックシリコンウエハが個々のチップへ切断される前にウエハスケールレベルで全体的な製造プロセス及び組立が完了される。幾つかの場合には、組立後ウエハスケールレベルにおいて、モノリシック集積チップがＶＣＳＥＬと共にハーメチックシール即ち密封される。
図１７は、幾つかの実施例に基づいて、シリコンモノリシック集積化チップ内にエッチングされたリセプタクル台形ピット内に嵌合するビームリード台形形状テーパ状ＶＣＳＥＬチップの概略斜視図である。ＶＣＳＥＬチップ１６３４は、上から見た場合に台形形状をしている本体１７１０内にマウントされているエミッタ１７０８を有している。本体１７１０は又それが底部端部１７１４よりも上部端部１７１２において一層大きいようにテーパーが付けられている。ＶＣＳＥＬチップ１６３４は、更に、２個のビームリード１７１６及び１７１８を包含しており、それらは本体１７１０の上部端部１７１２の上方を横方向に突出している。単一シリコンチップ１６００（図１６中に図示）の上部表面１７３０上にはピット１７２０が形成されており、それはＶＣＳＥＬチップ１６３４の形状と一致している。特に、ピット１７２０は、上から見た場合に、台形形状をしている。ピット１７２０もテーパーが付けられており、従ってそれは底部端部１７２４におけるよりも上部端部１７２２において一層大きくなっている。ＶＣＳＥＬ１６３４とピット１７２０の両方の形状及びテーパーのために、点線矢印１７５０で示した如く、該ＶＣＳＥＬは該ピット内に一つの配向状態のみで嵌合することが可能である。
半田ボール１７４６及び１７４８は、夫々、伝送線１７３６及び１７３８へ取り付けることが可能である。ＶＣＳＥＬ１６３４がピット１７２０内に配置されると、ビームリード１７１６及び１７１８は、夫々、伝送線１７３６及び１７３８へ熱を付与することによって半田付けさせることが可能である。半田はＶＣＳＥＬのビームリードの底部上にも配置させることが可能である。
ウエハレベルにおいて流体自己組立を使用することは、トランシーバアレイ又はデータセンター適用例用のトランシーバ単一エミッタ及び受信機の製造コストを著しく減少させることが可能である。この様な技術を使用することはトランシーバのコストを最大で９０％だけ及びそれを超えて減少させることが可能である。同様の技術をＬＩＤＡＲ適用例に対する送信機及び受信機アレイへ適用させることも可能である。幾つかの場合に、最大で９９％及びそれを超えるＬＩＤＡＲのコスト低下を達成することが可能である。
図１８及び１９Ａは、図１６に示したものと同様のチップの平面図であるが、各チップ本体にＶＣＳＥＬが含まれている。図１８の場合には、単一シリコンチップ１８００が、複数の光検知器１６３０と、図１６に示した如く、１個又はそれ以上のＡＳＩＣ１６３２と、各々が４個のＶＣＳＥＬ１８０８を包含しているＶＣＳＥＬチップ１８３４とを包含している。図１９Ａの場合には、単一シリコンチップ１９００が、複数の光検知器１６３０と、図１６及び１８に図示した如く、ＡＳＩＣ１６３２と、８個のＶＣＳＥＬ１９０８を含んでいるＶＣＳＥＬチップ１９３４とを包含している。注意すべきことであるが、図１８及び１９Ａに示した例は各チップにおいて４個及び８個のＶＣＳＥＬを示しているが、一般的には、各チップ内にはその他の数のＶＣＳＥＬを配置させることが可能である。
幾つかの場合に、ＶＣＳＥＬの流体自己組立は、薬局において錠剤を計数するための錠剤トレイを使用するようなものと考えることが可能であり、その場合に、全ての錠剤穴が充填されると、過剰な錠剤はボトルへ流し戻され、錠剤穴内にトラップされた錠剤は顧客のために別個のボトル内へ流し込まれる。
幾つかの場合に、ＶＣＳＥＬチップ電極及び伝送線電極が冗長性及び対称性を有している場合には、台形等の一つの配向だけではなく、矩形又は正方形等の２つ又はそれ以上の配向を使用することが可能である。例えば、１個又はそれ以上のＶＣＳＥＬを包含している矩形形状ＶＣＳＥＬチップの場合、ビームリード等の電極は、片側において一つの極性であり且つ反対側において逆の極性とすることが可能である。この様に、ＶＣＳＥＬチップは矩形状のピットに嵌り且つ正しい極性で伝送線電極とコンタクトすることが可能である。このことは正方形ピットの場合へ拡張させることが可能であり、その場合には、ＶＣＳＥＬチップは、各側部から一対づつ４対の電極を有することが可能である。この１から４への付加された配向上の自由度は流体自己組立の成功率及び歩留まりを一層大きなものとさせることを可能とする。
幾つかの場合に、光学的相互接続適用例の場合、各ＶＣＳＥＬはその自身の組の電極及び伝送線を有しており、従ってＶＣＳＥＬチップが１個を超えるＶＣＳＥＬを包含している場合には、付加的な対の電極及びビームリードが必要とされる場合がある。同様に、ＬＩＤＡＲ適用例の場合、各ＶＣＳＥＬが別個にパルス動作される場合には、各ＶＣＳＥＬは付加的な対のビームリード電極を必要とすることとなるが、複数のＶＣＳＥＬからなる複数のグループが一緒にパルス動作される場合には、ビームリード電極の数はそれに対応して減少させることが可能である。
幾つかの場合に、ＢＯＸ（埋込酸化物）層は設けられていない。幾つかの場合に、該ＢＯＸは、ＭＳＰＤ／ＭＳＡＰＤ感光性区域内又はそれ無しでマイクロトレンチを使用して、ＭＳＰＤ／ＭＳＡＰＤ下側の区域から部分的に及び／又は完全にエッチング除去させることが可能である。幾つかの場合に、寄生効果を可及的に減少させてエレクトロニクスの性能を更に向上させるために、ＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクス下側の或る区域において該ＢＯＸ層を部分的に及び／又は完全に除去することが望ましい場合がある。
該ＢＯＸ層の除去によって露出されたＭＳＰＤ／ＭＳＡＰＤ及び／又はＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクス下側の表面をパッシベートさせるために熱酸化を使用することが可能である。
幾つかの場合に、該層又は領域のいずれかをＧｅＳｉとすることが可能であり、又は該層の内の少なくとも一つをＧｅＳｉとすることが可能である。そのＧｅ割合は０「純粋シリコン」から１「純粋ゲルマニウム」の範囲とすることが可能である。
幾つかの場合に、例えばＰ層等のドープ層の内の少なくとも一つは、薄い金属層及び／又はインジウムスズ酸化物等の透明導電性金属酸化物層で置換させることが可能である。該金属又は金属酸化物層はマイクロストラクチャ孔を有することが可能である。そして、幾つかの場合において、該金属層及び／又は金属酸化物層はマイクロストラクチャ孔がないものとすることが可能である。例えば、半導体物質無しでマイクロストラクチャ酸化物を使用して領域を画定する選択的区域成長の場合には、これらの酸化物は、例えばシリコン上のゲルマニウム及び／又はゲルマニウムシリコン合金などの半導体の選択的区域成長においてマイクロストラクチャ孔を画定するために使用することも可能である。この場合には、該金属及び／又は金属酸化物層は選択的区域成長された半導体の表面上にわたっての連続的な層とすることが可能である。該金属又は金属酸化物膜はその厚さが０．５ｎｍ乃至１０００ｎｍ以上の範囲とすることが可能である。幾つかの場合には、１乃至１０ｎｍである。マイクロストラクチャ孔の横方向寸法は、１０ｎｍ乃至２０００ｎｍの範囲とすることが可能である。そして、幾つかの場合に、２００ｎｍ乃至２０００ｎｍである。該孔の縦方向の深さは１ｎｍ乃至３０００ｎｍとすることが可能であり、且つ、幾つかの場合には、該マイクロストラクチャ孔は該金属又は金属酸化物層内にのみ存在するものとすることが可能であり、且つ、幾つかの場合には、該孔の深さはドープ領域内に部分的にエッチングさせたもの及び／又はＩ領域内に部分的にエッチングさせたものとすることが可能である。
幾つかの場合に、該金属膜及び／又は金属酸化物はマイクロストラクチャ孔を有するドープ層の表面上とすることが可能である。そして、幾つかの場合に、該金属膜又は金属酸化物層はマイクロストラクチャ孔の無いドープ層の上とすることが可能である。そして、幾つかの場合に、或る区域において、該金属膜又は金属酸化物膜はＰＩＮ層ＭＳＰＤ／ＭＳＡＰＤ構造の少なくとも一つにおける孔と一致するマイクロストラクチャ孔を有することが可能である。
図１９Ａは、レーザアレイ及び検知器アレイの両方のためのモノリシック集積化した光検知器１６３０及びＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣエレクトロニクス１６３２及び送信機と受信機の両方のための全ての信号処理エレクトロニクスを有する流体組立を行った面発光レーザ１９０８の概略部分平面図である。レーザアレイチップをＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣ１６３２へ接続している伝送線へ接続しているビームリードタブ１９１６も図示されている。シリコンチップ内へ流体組立を行ったアレイチップは半田バンプ技術で取り付けることが可能である。流体組立についてはZheng et al.、「流体的不均質マイクロシステム組立及びパッケージング（Fluidic Heterogeneous Microsystems Assembly and Packaging）」、ジャーナル・オブ・マイクロエレクトロケミカル・システムズ、Vol. 15, No. 4、２００６年８月、の文献においても記載されており、尚、その文献を引用により本書に取り込む。レーザ光を指向させるため及び光検知器へ結合させるためのオプチカルファイバ及びその他の光学レンズ組立体は示されていない。幾つかの場合に、流体組立と関連して又はそれ自身でロボットによる組立を使用することが可能である。
図１９Ｂは図１９Ａと同様の単一チップの斜視図であるが、面発光レーザの代わりに端部発光を使用している。単一チップ１９１０は図１６－１８及び１９Ａにおけるように流体組立させることが可能である。この場合のレーザアレイチップ１９３６は面発光ではなく端部発光である。レーザアレイチップ１９３６をＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣ１９３２へ接続させている伝送線へ接続させるビームリードタブ１９１８も図示されている。レーザアレイチップ１９３６は、オプチカルファイバーの精密なアライメントのためにＶ溝（不図示）を有するオプチカルファイバー１９６０へ結合されている。同様に、導波路型光検知器１９３０をＳｉ上にモノリシックに製造させることが可能であり、且つオプチカルファイバー１９６２へ結合させることが可能である。レーザアレイ及び検知器アレイの両方のためのＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクス１９３２は単一シリコンチップ１９１０上にモノリシックに集積化させることが可能である。
図２０Ａは、幾つかの実施例に基づく、噛合型マイクロストラクチャ光検知器の概略部分平面図である。説明の便宜上、噛合型電極の１．５周期分のみが示されている。光をトラッピングするマイクロストラクチャ孔２０１２が噛合型電極２０２０（Ｍ１）と２０２２（Ｍ２）との間に図示されている。Ｍ１及びＭ２は電極「ディジット」を接続する電極／伝送線である。該電極／伝送線は、単一シリコンチップ上に信号処理エレクトロニクスを有するマイクロストラクチャ型光検知器のモノリシック集積化のためにＣＭＯＳ／ＢｉＣＭＯＳ応用特定集積回路（ＡＳＩＣ）（不図示）へ接続されている。マイクロストラクチャ孔光検知器のアレイは、１×４又はＮ×Ｍ等の高速データ通信適用アレイ用にＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣと集積化させることが可能であり、尚Ｎ及びＭは１００ギガビット以上、及び、幾つかの場合には、シリコンＩ又は低ドープ層に対して８００乃至１１００ｎｍ、Ｇｅ／ＧｅＳｉＩ又は低ドープ層に対して８００乃至１６００ｎｍの波長において４００ギガビット以上の総合データレートを送信するための任意のディジットとすることが可能である。光の方向及び測距（ＬｉＤＡＲ）のためには、マイクロストラクチャ噛合型光検知器のアレイを数百ピコ秒以下の時間分解能及び８００ｎｍ乃至１６５０ｎｍの範囲における或る波長に対して、０．２Ａ／Ｗ以上、及び、幾つかの場合には、０．５Ａ／Ｗ以上、及び、幾つかの場合には、１．０Ａ／Ｗ以上の高い応答性で飛行時間信号を検知するために使用することが可能である。これらの噛合型マイクロストラクチャ孔光検知器は、ＰＩＮ構造又は金属／半導体／金属構造（連続的ショットキーダイオード）を有するフォトダイオード、又はＰＩＮ，ＰＩＰＮ、ＰＩＰＩＮ構造を具備するアバランシェフォトダイオードとすることが可能である。光は表面に対して垂直に入射することが可能である。マイクロストラクチャ孔２０１２は電極Ｍ１（２０２０）とＭ２（２０２２）との間に散在させることが可能である。そして、幾つかの場合には、マイクロストラクチャ孔２０１２は該電極と交差することが可能であり又はその一部とすることが可能である。ＰＩＮ又はＰＩＰＮ又はＰＩＰＩＮ構造に対しては、Ｍ１（２０２０）はアノードとすることが可能であり且つＭ２（２０２２）はカソードとすることが可能である。
横方向寸法即ち感光性噛合領域は光学データ通信適用例の場合に１０μｍ乃至５００μｍの範囲とすることが可能である。ＬｉＤＡＲ適用例に対するマイクロストラクチャ感光性噛合領域の横方向寸法は３０μｍ乃至１ｃｍ以上の範囲とすることが可能である。電極２０２０及び２０２２の幅は１０ｎｍ乃至１０００ｎｍの範囲とすることが可能である。該電極は、アルミニウム、銅、チタン、ニッケル、及びクロム等の金属を有することが可能である。そして、それは、金属とシリサイドとの組み合わせ、例えば、数例を挙げると、アルミニウムシリサイド、プラチナシリサイドとすることが可能である。光学データ通信適用例用の噛合型電極間の間隔は、０．４μｍ乃至１０μｍ以上、及び、幾つかの場合に、０．５μｍ乃至５μｍの範囲とすることが可能である。ＬｉＤＡＲ適用例の場合には、噛合型電極の間隔は、０．５μｍ乃至５００μｍ以上の範囲とすることが可能である。幾つかの場合には、ＬｉＤＡＲ適用例用の間隔は２μｍ乃至１００μｍである。
マイクロストラクチャ孔２０１２は、正方形、矩形、円形、楕円又はアメーバ形状、又は形状の任意の組み合わせ等の任意の形状を有することが可能である。該孔の横方向寸法は１００ｎｍ乃至３０００ｎｍ以上の範囲にわたることが可能であり、且つ隣接する孔の間の間隔は０ｎｍ（すなわち、「交差しているか」又は「接触している」）乃至３０００ｎｍの範囲にわたることが可能である。いくつかの場合に、該孔の間隔は０ｎｍ乃至１５００ｎｍの範囲とすることが可能である。幾つかの場合に、該孔の間隔は１００ｎｍ乃至１５００ｎｍの範囲とすることが可能である。該孔の間隔は周期的及び／又は非周期的及び／又はランダム、及び／又は周期的、非周期的、及びランダムの任意の組み合わせとすることが可能である。
電極Ｍ１（２０２０）及びＭ２（２０２２）は、信号処理及びバイアス付与のためにＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクス（不図示）への伝送線へ接続されている。逆バイアス電圧が、－０．１ボルト乃至－５０ボルト以上、及び、幾つかの場合には、－１ボルト乃至－３５ボルト以上の範囲の電圧で該アノードとカソードとの間に印加される。
噛合型マイクロストラクチャ孔光検知器の高速動作のために、高電界噛合型領域外側の光発生されたキャリアが該装置の高速応答を低下させる場合がある遅い拡散電流に対して貢献する場合ある。噛合型電極の高電界領域外側の光発生されるキャリアの発生を減少させるために、噛合型電極がメサの上の区域に閉じ込められるようにメサをエッチング形成することが可能である。幾つかの場合に、該電極は該メサから離れて延在することが可能である。幾つかの場合に、メサの代わりに、噛合型電極の周りにトレンチ（例えば、溝）をエッチング形成することが可能であり、且つ、幾つかの場合に、該電極は該溝内に延在することが可能である。幾つかの場合に、メサの代わりに、該噛合型領域外側の区域を高電界領域外側の光発生されたキャリアの寿命を減少させるために非常に高いドーズでイオン注入させることが可能である。幾つかの場合に、該噛合型電極は該イオン注入した領域内へ延在することが可能である。該寿命を短くさせるために使用することが可能なイオンは、Ｎ又はＰドーパントイオン、及び／又はＨ、Ｈｅ、Ｎ、Ｏ及びＡｒ等の不活性イオンとすることが可能である。該不活性イオンはそれがイオン注入される区域において非晶質半導体領域を形成させるために使用される。それにより、該キャリアの寿命はピコ秒程度へ著しく減少させることが可能である。
該噛合型電極下側の感光性区域は、正方形、矩形、多角形、及び円形とすることが可能である。例えば、正方形又は円形の形状に対する横方向寸法は、１０μｍ乃至１００μｍ以上の範囲とすることが可能である。幾つかの場合に、該横方向寸法は、５μｍ乃至１００μｍ以上の範囲とすることが可能である。幾つかの場合に、該横方向寸法は、１０μｍ乃至１０００μｍ以上の範囲とすることが可能である。１０乃至１００Ｇｂ／ｓのデータレート帯域幅の場合、該横方向寸法は５μｍ乃至１００μｍの範囲とすることが可能である。５Ｇｂ／ｓ未満のデータ帯域幅の場合には、該寸法は５０乃至２５０μｍの範囲とすることが可能であり、且つ、１Ｇｂ／ｓ未満のデータ帯域幅及び／又は該光検知器の応答速度の場合には、該横方向寸法は５０μｍ乃至１０００μｍ以上の範囲とすることが可能である。
幾つかの場合に、該噛合型電極は透明及び／又は半透明金属酸化物、及び／又は金属窒化物、例えば、インジウムスズ酸化物、及び／又はチタン窒化物、及び／又はシリサイド等とすることが可能である。幾つかの場合に、該噛合型電極は、そこからの反射を減少させるために、数例を挙げると、Ｓｉ、Ｇｅ、ＧａＡｓ等の非晶質半導体で被覆させることが可能である。
図２０Ｂは、幾つかの実施例に基づく、マイクロストラクチャ孔を有する噛合型光検知器の概略部分平面図である。図２０Ｂの場合には、電極Ｍ１及びＭ２は曲がりくねっており、且つマイクロストラクチャ孔２０１２はこれらの電極Ｍ１及びＭ２間に散在されている。これらの曲がりくねった電極は、ほぼ等しい水平及び垂直電極が存在するように噛合型マイクロストラクチャ孔光検知器の光学的分極感度を減少させることが可能である。Ｍ１及びＭ２電極は、信号処理及び該光検知器のバイアス付与のためにシリコンＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスへの金属伝送線へ接続されている。
図２０Ｃは、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の概略部分平面図である。この場合には、該噛合型電極は、水平及び垂直の両方を電極を有しており、それらは光学的分極感度を減少させる。光学的分極感度が望ましいか又は許容可能である適用例においては、該電極は、例えば図２０Ａに示した如く支配的な単一の方向を有することが可能である。その他の場合には、該噛合型電極は、光学的分極変化に対しての感度を減少させるために曲がりくねった、及び／又は同心円状、及び／又はその他の形状とさせることが可能である。該噛合型電極の幅は２０ｎｍ乃至１０００ｎｍ、及び、幾つかの場合には、２０ｎｍ乃至２００ｎｍの範囲とすることが可能である。該噛合型電極の間のギャップは０．５ミクロン以下乃至１００ミクロン以上とさせることが可能である。幾つかの場合には、該ギャップは１ミクロン乃至１０ミクロンとさせることが可能である。幾つかの場合に、該ギャップは１ミクロン乃至５０ミクロン以上とさせることが可能である。該Ｉ層又は低ドープ層の厚さは、１００ｎｍ乃至１００００ｎｍ、及び、幾つかの場合には、５００ｎｍ乃至２０００ｎｍの範囲とさせることが可能である。該噛合型電極は
クロム、ニッケル、バナジウム、ハフニウム、モリブデン、タングステン、アルミニウム、チタン、タンタル、又は銅等の金属とさせることが可能である。幾つかの場合に、該電極はＰ及びＮドープウエルを包含することが可能である。幾つかの場合に、該電極はプラチナシリサイド、ニッケルシリサイド、又はチタンシリサイド等のシリサイドを包含することが可能である。幾つかの場合に、該電極は非晶質半導体物質を包含することが可能である。幾つかの場合に、Ｎ及びＰドーピング、及び／又はメタリゼーション、及び／又はシリサイド付着の前に、噛合型トレンチを該Ｉ又は低ドープ層内に部分的に又は完全にエッチングさせることが可能である。
該電極の幅に対する該電極間の間隔の比は、０．２乃至１００以上の範囲とすることが可能である。該電極は直線的とさせるか及び／又は任意の曲率を有することが可能である。幾つかの場合に、電極Ｍ１の幅と電極Ｍ２の幅とは異なるものとすることが可能であり、且つ、幾つかの場合に、電極Ｍ１及び／又はＭ２の幅はその長さに沿って変化するものとすることが可能である。
図２１は、幾つかの実施例に基づいて、マイクロストラクチャ孔を有しており且つＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化されている噛合型光検知器の概略断面図である。該ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣ２１３２は光検知器の電気出力信号を処理するための形態とさせることが可能である。該断面図は、厚さが０．１ミクロン乃至４ミクロン以上の範囲である埋込酸化物「ＢＯＸ」層を具備するＳＯＩ「シリコン・オン・インシュレータ」ウエハを示している。低ドープ装置層は真性「Ｉ」又は低ドープＰ又はＮ層とすることが可能であり、厚さが０．１μｍ乃至１０μｍ以上、及び、幾つかの場合には、０．５μｍ乃至５μｍ、の範囲である。該装置層の固有抵抗は１Ω・ｃｍ乃至３０Ω・ｃｍの範囲とすることが可能であり、及び、幾つかの場合には、０．１Ω・ｃｍ乃至１００Ω・ｃｍ、及び、幾つかの場合には、０．８Ω・ｃｍ乃至６０Ω・ｃｍの範囲とすることが可能である。該Ｐ及びＮ領域は、ボロン又はアルミニウム等のＰドーパントイオンでイオン拡散によって形成することが可能であり、且つ該Ｎ領域はリン又は砒素等のＮドーパントで０．１ミクロン乃至１０ミクロンの範囲の深さへの拡散及び／又はイオン注入によって形成することが可能である。該Ｐ及びＮの固有抵抗は、０．１Ω・ｃｍ未満、及び、幾つかの場合には、０．０１Ω・ｃｍ未満、及び、幾つかの場合には、０．００１Ω・ｃｍ未満、及び、幾つかの場合には、０．０００１Ω・ｃｍとさせることが可能である。該Ｐ及びＮ領域の幅は５０ｎｍ乃至１０００ｎｍの範囲とすることが可能である。Ｐ及びＮ領域の間の間隔は０．５μｍ乃至１０μｍ以上の範囲とすることが可能である。そして、幾つかの場合に、該ＰとＮとの間の間隔は１μｍ乃至１００μｍの範囲とすることが可能である。反転ピラミッド等のマイクロストラクチャ孔２１１２を該Ｉ又は低ドープ層内へエッチングさせることが可能である。幾つかの場合に、該孔は該ドープしたＮ及び／又はＰ層内へエッチングさせることが可能である。該マイクロストラクチャ孔２１１２は反転ピラミッド、漏斗、円錐、円筒、台形、及び／又は断面形状の任意の組み合わせの断面形状を有することが可能である。マイクロストラクチャ孔２１１２の深さは５０ｎｍ乃至５０００ｎｍの範囲とすることが可能である。幾つかの場合に、該深さは２００ｎｍ乃至２５００ｎｍの範囲とすることが可能である。幾つかの場合に、該マイクロストラクチャ孔は該Ｉ又は低ドープ層内へ部分的にエッチングさせることが可能であり、且つ、幾つかの場合には、該孔は該Ｉ又は低ドープ層を貫通して該ＢＯＸ層へエッチングさせることが可能である。該マイクロストラクチャ孔は二酸化シリコン、及び／又は窒化シリコン、窒化アルミニウム、又はハフニウム酸化物等の誘電体で部分的に又は完全にパッシベーションさせることが可能である。該Ｐ及びＮ領域へのオーミックコンタクトは拡散及び／又は注入によって形成することが可能である。イオン注入の後に熱アニールを実施して該注入したイオンをアルミニウム、チタン、プラチナ、銅等のオーミック金属と、及び／又はアルミニウムシリサイド、モリブデンシリサイド、チタンシリサイド、タンタルシリサイド等のシリサイドと、及び／又は該Ｐ及びＮ領域への任意のその他のオーミックコンタクトと活性化させることが可能である。Ｍ１及びＭ２等のオーミック電極は２０ｎｍ乃至１０００ｎｍの範囲とすることが可能である。ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣ２１３２は噛合型マイクロストラクチャ孔光検知器と集積化させることが可能である。逆バイアス電圧がＭ１「アノード」とＭ２「カソード」との間に印加され、逆バイアス電圧は－０．１ボルト乃至－４０ボルト以上、及び、幾つかの場合には、－１ボルト乃至－２０ボルト以上の範囲である。該噛合型マイクロストラクチャ孔光検知器は表面照射型で、その光は支配的に該表面に対して垂直であり、且つ、幾つかの場合には、該光は０度の「垂直」乃至６０度以上の「垂直からずれた」角度範囲とすることが可能である。
シリコンＩ又は低ドープ装置層の場合における波長範囲は６００ｎｍ乃至１１００ｎｍの範囲とすることが可能である。幾つかの場合に、該範囲は７８０ｎｍ乃至１０００ｎｍとすることが可能である。幾つかの場合に、該範囲は８５０ｎｍ乃至９８０ｎｍとすることが可能である。幾つかの場合に、該装置層はＧｅＳｉ合金とすることが可能であり、その場合にＧｅの割合は０（全部シリコン）乃至１（全部ゲルマニウム）の範囲とすることが可能であり、且つ、幾つかの場合に、Ｇｅ合金（Ｇｅ割合が０乃至１の範囲）を選択的区域成長又は一様区域成長のいずれかを使用してシリコン装置層上に成長させることが可能である。ＧｅＳｉ合金Ｉ又は低ドープ層の場合、波長は８００ｎｍ乃至１６００ｎｍの範囲とすることが可能である。ＧｅＳｉ合金厚さは０．１ミクロン乃至１０ミクロンの範囲とすることが可能である。同様のマイクロストラクチャ孔及びＰ及びＮオーミック領域をＧｅＳｉ合金上に形成させることが可能であり、かつ逆バイアスが該アノードとカソードとの間に印加される。図２１は、複数個の噛合型アノード及びカソードを有している光検知器の一対の噛合型アノードとカソードの概略部分断面図を示している。該Ｉ又は低ドープ層は０．１μｍ乃至１０μｍの範囲の厚さを有しており、ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣ２１３２とのモノリシック集積化を可能とさせる。そのＰ及びＮウエル／トレンチは、５０ｎｍ乃至５０００ｎｍ以上の範囲の深さで、部分的に該Ｉ層内に存在するか又は完全に該Ｉ層を貫通することが可能である。該Ｎ及びＰドーピングは０．１Ω・ｃｍ以下の固有抵抗を有することが可能である。幾つかの場合には、各電極に対して複数個のウエル／トレンチを実現することが可能である。
マイクロストラクチャ孔２１１２は、マイクロストラクチャ孔の無い同等の噛合型光検知器と比較して、上部表面上に光学信号が入射する噛合型光検知器の外部量子効率（ＥＱＥ）を向上させることが可能なフォトントラッピングを可能とさせる。マイクロストラクチャ孔を有する噛合型光検知器の向上されたＥＱＥは、マイクロストラクチャ孔の無い噛合型光検知器のＥＱＥよりも１０％以上一層大きい場合がある。幾つかの場合には、該ＥＱＥは４０％以上向上される場合がある。幾つかの場合に、該ＥＱＥは６０％以上向上される場合がある。幾つかの場合に、該ＥＱＥは１００％以上向上される場合がある。幾つかの場合に、該ＥＱＥは１５０％以上向上される場合がある。幾つかの場合に、該ＥＱＥは２００％以上向上される場合がある。幾つかの場合に、該ＥＱＥは５００％以上向上される場合がある。幾つかの場合に、該ＥＱＥは１０００％以上向上される場合がある。該ＥＱＥの向上は８００ｎｍ乃至１６５０ｎｍの範囲内の或る波長に適用される。幾つかの場合に、該波長は８００ｎｍ乃至９８０ｎｍの範囲内である。幾つかの場合に、該波長は８００ｎｍ乃至１１００ｎｍの範囲内である。幾つかの場合に、該波長は１０００ｎｍ乃至１３５０ｎｍの範囲内である。幾つかの場合に、該波長は１３５０ｎｍ乃至１６５０ｎｍの範囲内である。
該Ｉ又は低ドープ層におけるマイクロストラクチャ孔はシリコン又はゲルマニウムシリコンとすることが可能なＩ層内におけるフォトントラッピングを可能とさせる。そのトラップされたフォトンは、底部上の二酸化シリコンＢＯＸ層と空気及び／又は上部表面上の誘電体層とによって閉じ込めることが可能な該Ｉ又は低ドープ層内のモードを有することが可能である。この信号フォトンの閉じ込めトラッピングは、マイクロストラクチャ孔を有する噛合型光検知器のＥＱＥを向上させることとなる。該噛合型光検知器のマイクロストラクチャ孔は、更に、該表面からの光学的反射を減少させることが可能であり、そのことは一層高いＥＱＥとさせることを可能とする。マイクロストラクチャ孔での反射の減少は２０ｎｍ以上の広い波長範囲にわたって発生することが可能である。幾つかの場合には、該波長範囲は５０ｎｍ以上の場合がある。幾つかの場合には、該波長範囲は１００ｎｍ以上である場合がある。幾つかの場合には、該波長範囲は１２０ｎｍ以上である場合がある。幾つかの場合には、該波長範囲は１８０ｎｍ以上である場合がある。幾つかの場合には、該波長範囲は２００ｎｍ以上である場合がある。更に、反射の減少は、マイクロストラクチャ孔を有する噛合型光検知器が入射信号フォトンの広い範囲の入射角度を許容することを意味する場合がある。該角度範囲は垂直から±５度又はそれ以上とすることが可能である。幾つかの場合には、該角度範囲は垂直から±１０度又はそれ以上とすることが可能である。幾つかの場合には、該角度範囲は垂直から±１５度又はそれ以上とすることが可能である。幾つかの場合には、該角度範囲は垂直から±２５度又はそれ以上とすることが可能である。幾つかの場合には、該角度範囲は垂直から±３０度又はそれ以上とすることが可能である。幾つかの場合には、該角度範囲は垂直から±３５度又はそれ以上とすることが可能である。幾つかの場合には、該角度範囲は垂直から±４５度又はそれ以上とすることが可能である。幾つかの場合には、該角度範囲は垂直から±５５度又はそれ以上とすることが可能である。マイクロストラクチャ孔表面の反射率は１５％以下とすることが可能である。幾つかの場合には、該反射率は１０％以下とすることが可能である。幾つかの場合には、該反射率は５％以下とすることが可能である。幾つかの場合に、該反射率は３％以下とすることが可能である。幾つかの場合には、該反射率は１％以下とすることが可能である。該反射率は、８００ｎｍ乃至１６５０ｎｍの範囲内の或る波長においてである。幾つかの場合に、該波長は８５０ｎｍ乃至９５０ｎｍの範囲とすることが可能である。幾つかの場合に、該波長は８５０ｎｍ乃至１０００ｎｍの範囲とすることが可能である。幾つかの場合に、該波長は１２００ｎｍ乃至１３５０ｎｍの範囲とすることが可能である。幾つかの場合に、該波長は１４００ｎｍ乃至１６５０ｎｍの範囲とすることが可能である。
逆バイアス電圧がアノードＰ即ちＭ１とカソードＮ即ちＭ２との間に印加される。所望により反射防止コーティングを表面上に使用することが可能である。該マイクロストラクチャ孔はネイティブの熱酸化物、及び／又はその他の誘電体でパッシベーションすることが可能である。高速光学データ通信用のディジット間の間隔（即ち、「ディジット間」距離又は間隔）は、１００Ｇｂ／ｓ以上乃至数Ｇｂ／ｓの範囲のデータレートに対して０．３乃至１０μｍの範囲とすることが可能である。ＬｉＤＡＲ適用例の場合には、該ディジット間間隔は１μｍ乃至１０００μｍ以上の範囲とすることが可能であり、それは１０ピコ秒未満乃至１ナノ秒以上の空間的タイミング分解能に対応する場合がある。
幾つかの場合に、底部シリコン基板を部分的に又は完全にエッチング除去した噛合型マイクロストラクチャ光検知器の底部表面から光を入射させることが可能である。幾つかの場合に、噛合型マイクロストラクチャ孔光検知器の下側で、ＢＯＸ層を完全に又は部分的にエッチングすることが可能である。ＢＯＸ層の厚さは０．１ミクロン以下乃至１０ミクロン以上の範囲とすることが可能である。幾つかの場合に、電気的分離トレンチを包含させることが可能であり、それは該ＢＯＸ層へエッチングされるが、図示していない。
幾つかの場合に、該Ｉ又は低ドープＳｉは結晶性とすることが可能である。幾つかの場合に、該Ｉ又は低ドープＳｉは多結晶性とすることが可能である。幾つかの場合に、該Ｉ又は低ドープＳｉは非結晶性とすることが可能である。幾つかの場合に、該Ｉ又は低ドープＳｉは非晶質性とすることが可能である。幾つかの場合に、結晶性、多結晶性、非結晶性、及び／又は非晶質性の層の組み合わせを使用することが可能である。
図２１に図示していないものは、マイクロストラクチャ孔、メサ、及び／又はトレンチに対するパッシベーションである。表面パッシベーションは、二酸化シリコン、窒化シリコン、ハフニウム酸化物、及び／又は非晶質シリコン等の熱酸化物、誘電体、及び／又は非晶質半導体の付着物を包含することが可能である。フッ化水素等の化学的処理及び迅速熱アニール等の熱処理を表面パッシベーションの一部として使用することが可能である。ＣＭＯＳ処理用の技術において既知のその他の表面パッシベーション技術を使用することも可能である。該マイクロストラクチャ孔はウエットエッチング、ドライエッチング、及び／又はウエットとドライエッチングの任意の組み合わせを使用することが可能である。
図２２は、幾つかの実施例に基づいて、噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図を示している。これはトレンチを導入した点を除いて図２１と同様である。トレンチ２２４０及び２２４２は、図示した如くに、該Ｉ又は低ドープ層内へ部分的に又はそれを貫通して完全にエッチングされている。次いで、Ｐ及びＮドーパントを拡散によって付与し、従って該トレンチの壁はハッチングによって図示した如くにＰ又はＮイオンでドープされている。この例においては、トレンチ２２４０はＰイオンでドープされており且つトレンチ２２４２はＮイオンでドープされている。Ｍ１及びＭ２のような電極が、夫々、該Ｐ及びＮドープ領域上に付着される。これらの電極は該Ｐ及びＮドープ領域へのオーミックコンタクトを形成することが可能である。該電極Ｍ１及びＭ２はアルミニウム、モリブデン、チタン、タンタル、又はプラチナ等の金属とすることが可能である。幾つかの場合に、該電極に対してシリサイドを使用することが可能である。該トレンチは、誘電体で部分的に又は完全に充填させることが可能であり、及び／又は充填しないままとすることが可能であり、及び／又は金属及び／又はシリサイドで充填させることが可能である。該噛合型電極下側のトレンチは該Ｐ及びＮ領域への電気的コンタクトを提供し且つ光学的反射表面を提供することも可能である。該トレンチによって提供される光学的反射は光学的波を該Ｉ又は低ドープ領域内に閉じ込めることが可能である。該Ｉ又は低ドープ領域の面内の光学的波は、該Ｉ又は低ドープ領域半導体と空気、誘電体、又は金属とすることが可能な該トレンチの境界との間の界面で反射することが可能である。このことは更に該Ｉ又は低ドープ層におけるフォトンのトラッピングを向上させることが可能であり、それにより該ＥＱＥを向上させることが可能である。逆バイアス電圧をＭ１（アノード）とＭ２（カソード）との間に印加させることが可能であり、その逆バイアス電圧は－０．５ボルト乃至－１００ボルト以上の範囲内である。幾つかの場合に、該逆バイアス電圧は－１ボルト乃至－３５ボルトの範囲である。幾つかの場合に、該逆バイアス電圧は－１ボルト乃至－１０ボルトの範囲である。幾つかの場合に、該逆バイアス電圧は－１ボルト乃至－４ボルトの範囲である。
図２３は、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図である。図２３は図２１と同様のであるが、Ｐ又はＮドープウエルが無い。図２３の場合には、電極Ｍ１及びＭ２は金属であり且つ該Ｉ又は低ドープ層と直接コンタクトしており、その結果金属半導体金属「ＭＳＭ」構造となっている。このＭＳＭ構造は一方が順方向バイアスされ且つ他方が逆バイアスされている２ショットキーダイオードと等価である。光発生されたキャリアがＭ１又はＭ２コンタクトのいずれかへ掃引させることが可能であるようにＭ１とＭ２との間に電界を発生させるために逆バイアス電圧をＭ１とＭ２とに印加させることが可能である。更に、図２２における如く、マイクロストラクチャ孔を有するＭＳＭ噛合型フォトダイオードのために金属Ｍ１又はＭ２でトレンチを充填させることが可能であるように電極Ｍ１及びＭ２の下側にトレンチをエッチングさせることが可能である。逆バイアス電圧をＭ１とＭ２との間に印加させることが可能であり、その逆バイアス電圧は－０．５ボルト乃至－１００ボルト以上の範囲である。幾つかの場合に、該逆バイアス電圧は－１ボルト乃至―１０ボルトの範囲とすることが可能である。幾つかの場合に、該逆バイアス電圧は－１ボルト乃至－４ボルトの範囲とすることが可能である。
例えば、Martuza et al.、「赤外線検知適用例用のナノ結晶性シリコン横方向ＭＳＭ光検知器（Nanocrystalline Silicon Lateral MSM Photodetector for Infrared Sensing Applications）」、IEEEトランズアクションンズ・オン・エレクトロン・デバイシーズ、 Vol.
65、No. 21:2281-2285、２０１１年７月；及びXiao, et al.、「標準ＣＭＯＳプロセスにおけるモノリシックに集積化したＭＳＭ光検知器を有する２Ｇｂ／ｓ光学的受信機（A 2 Gb/s optical receiver with monolithically integrated MSM photodetector in standard CMOS process）」、チャイニーズ・サイエンス・ブレチン、Vol. 56、No. 21:2281-2285、２０１１年７月（以後、「Ｘｉａｏ」として言及する）の文献を参照すると良い。尚、これらの両方の文献を引用により本書に取り込む。
Ｘｉａｏにおいては、フィンガー幅が０．８ミクロンでフィンガー間隔が０．５ミクロンに対して８５０ｎｍにおいて約０．１Ａ／Ｗの応答性が観察されており、それは約１７％の外部量子効率に対応する。フォトントラッピングのために孔２３１２のようなマイクロストラクチャ孔を付加した場合には、吸収、従って量子効率、即ち外部量子効率は２０％以上向上させることが可能である。幾つかの場合に、その向上は３０％以上である場合がある。幾つかの場合に、その向上は４０％以上である場合がある。幾つかの場合に、その向上は５０％以上である場合がある。幾つかの場合に、その向上は６０％以上である場合がある。幾つかの場合に、その向上は７０％以上である場合がある。その向上は８５０ｎｍにおいて観察することが可能である。幾つかの場合に、その外部量子効率は３００ｎｍ以下の一層幅狭のフィンガーで改善させることが可能である。幾つかの場合には、２００ｎｍ以下である。幾つかの場合には、１００ｎｍ以下である。幾つかの場合には、５０ｎｍ以下である。高い量子効率及び／又は高い帯域幅動作のためには、フィンガーの幅のフィンガーの間隔に対する比（フィンガー間の間隔／フィンガーの幅）は２以上とすることが可能である。幾つかの場合に、該比は５以上とすることが可能である。幾つかの場合に、該比は１０以上とすることが可能である。幾つかの場合に、該比は２０以上とすることが可能である。マイクロストラクチャ孔を有する噛合型光検知器は、マイクロストラクチャ孔の無い同等の噛合型光検知器よりも一層高い外部量子効率を有することが可能である。
光学的データ通信などの適用例用のＭＳＭ構造等のマイクロストラクチャ孔噛合型光検知器は１０Ｇｂ／ｓ以上のデータレートを達成することが可能である。幾つかの場合に、２５Ｇｂ／ｓ以上を達成することが可能である。幾つかの場合には、４０Ｇｂ／ｓ以上を達成することが可能である。幾つかの場合には、５０Ｇｂ／ｓ以上を達成することが可能である。幾つかの場合には、１００Ｇｂ／ｓ以上を達成することが可能である。幾つかの適用例においては、データレートが一層低く且つ非常に高い外部量子効率が所望される。幾つかのこの様な場合には、或る波長において、データレートが１０Ｇｂ／ｓ以下で且つ外部量子効率が５０％以上を達成することが可能である。幾つかの場合に、１００％以上の外部量子効率を５Ｇｂ／ｓ未満のデータレートに対して或る波長において達成させることが可能である。幾つかの場合には、２５Ｇｂ／ｓ以上のデータレート、及び、幾つかの場合には、５０Ｇｂ／ｓ以上のデータレートに対して、或る波長において、１００％以上の外部量子効率を達成することが可能である。
図２４は、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔アバランシェフォトダイオードの部分概略断面図である。その構造は図２１に示したものと同様であるが、Ｎ領域とコンタクトして付加的なＰ領域が設けられている。アノード即ちＰ又はＭ１とカソード即ちＮ又はＭ２との間の逆バイアスの下で、該Ｉ又は低ドープ領域において光発生されたキャリアは該アノード及びカソードへ掃引される。光発生された電子は該アノードへ向かって掃引され且つＰＮ接合においてアバランシェ利得を有することが可能である。－５乃至－１００ボルト以上の範囲の逆バイアス電圧を該アノードとカソードとの間に印加させることが可能である。１．５倍乃至１００倍以上のアバランシェ利得を達成することが可能である。そして、幾つかの場合には、１．５倍乃至３倍であり、且つ、幾つかの場合には、１．５倍乃至１０倍である。図示した構造は横方向ＰＩＰＮ接合であり、且つ、幾つかの場合には、アバランシェ利得がＰＩＮ構造において発生する場合がある。幾つかの場合において、底部表面からシリコン基板をエッチング及び／又はポリシングによって部分的に又は完全に除去してある噛合型マイクロストラクチャ孔アバランシェフォトダイオードの該底部表面上に光が入射することが可能である。光学的データ通信適用例の場合、ディジット間距離（即ち、噛合型電極間の距離）は０．３乃至１０μｍの範囲である場合があり、且つＬｉＤＡＲ適用例の場合には、該ディジット間距離は１μｍ乃至１００μｍ以上の範囲である場合がある。任意の寸法の１次元又は２次元アレイを噛合型マイクロストラクチャ孔光検知器／ＭＳＭ／フォトダイオード／アバランシェフォトダイオードと共に製造することが可能であり、且つＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化させることが可能である。
図２５は、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔アバランシェフォトダイオードの部分概略断面図である。Ｍ２近くのＰ及びＮドープ領域の間の間隔で、横方向ＰＩＰＩＮ構造、即ちＰ／Ｉ／低ドープ／Ｎが示されている。－５ボルト乃至－１００ボルト以上の範囲の逆バイアスをアノードＭ１とカソードＭ２とに印加させることが可能である。該噛合型マイクロストラクチャ孔フォトダイオードによって発生される電気信号が金属、及び／又は高度に導電性のシリサイド伝送線を介してＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣエレクトロニクスへ伝送される。その全構造を単一のシリコンチップ上にモノリシックに集積化させることが可能である。
噛合型マイクロストラクチャ孔光検知器はＰＮ、ＰＩＮ、ＰＩＰＮ、ＰＩＰＩＮ、又は金属－半導体－金属構造とすることが可能である。そのＰとＮとは交換可能であり、例えば、ＮＩＮＰ、ＮＩＮＩＰである。Ｎ及びＰ領域のドーピングは表面から拡散又は注入することが可能であり、且つ、幾つかの場合には、Ｎ又はＰのドーピング、及び／又は金属、及び／又は高導電性シリサイドの付着前に、トレンチをエッチングすることが可能である（図２２における如く）。
動作波長を８００ｎｍから１６５０ｎｍへ拡張させるためにシリコン装置層上にＩ又は低ドープゲルマニウム、Ｇｅ／ＧｅＳｉを成長させることが可能である。全ての場合に、該噛合型マイクロストラクチャ孔光検知器は表面照射型及び／又は底部照射型とすることが可能である。底部シリコン基板はエッチング及び／又はポリシングによって部分的に又は完全に除去させることが可能である。上部及び／又は底部表面上に反射防止コーティング（不図示）を付与することが可能である。該反射防止コーティングは誘電体及び／又は誘電体又は半導体のナノ構造とすることが可能である。
図２６は、ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化されている噛合型マイクロストラクチャ孔フォトダイオードの概略部分断面図である。図示した構造は図２１に示したものと同様である。この場合には、Ｉ又は低ドープＧｅ又はＧｅＳｉ（尚、Ｇｅの割合は０乃至１と変化することが可能）の層２６０２がＩ又は低ドープＳｉ装置層２６０４の上に成長されており、その下側はＢＯＸ層でそれに続いてＳｉハンドル基板となっている。Ｐ及びＮウエル又はトレンチをイオン拡散方法、及び／又はイオン注入方法を使用して実現することが可能である。Ｇｅ／ＧｅＳｉのＩ又は低ドープ層２６０２は０．３ミクロン乃至１０ミクロン、且つ、幾つかの場合には、０．５ミクロン乃至１．５ミクロンの範囲の厚さを有することが可能である。該Ｇｅ／ＧｅＳｉ層の固有抵抗は１Ω・ｃｍ以上とさせることが可能である。幾つかの場合に、該固有抵抗は０．１Ω・ｃｍ以上とすることが可能である。幾つかの場合に、該固有抵抗は５Ω・ｃｍ以上とすることが可能である。幾つかの場合に、該固有抵抗は１０Ω・ｃｍ以上とすることが可能である。該Ｐ及びＮドープウエルは０．１Ω・ｃｍ以下の固有抵抗を有することが可能である。幾つかの場合には、該固有抵抗は０．０１Ω・ｃｍ以下である。幾つかの場合に、該固有抵抗は０．００１Ω・ｃｍ以下である。幾つかの場合に、該固有抵抗は０．０００１Ω・ｃｍ以下である。該Ｐ及びＮウエルの幅は２０ｎｍ乃至１０００ｎｍ以上の範囲とすることが可能であり、且つその深さは２０ｎｍ乃至１０ミクロン以上の範囲とすることが可能である。該ウエルはＧｅ／ＧｅＳｉのＩ又は低ドープ層２６０２内へ部分的に拡散又は注入させることが可能であり、又はそれは該Ｉ又は低ドープ層の厚さ全体を貫通して拡散又は注入させることが可能である。金属又はシリサイドオーミック電極が、２０ｎｍ乃至１０００ｎｍ以上の範囲の幅で且つ２０ｎｍ乃至１０００ｎｍの範囲の厚さで該Ｐ及びＮ層の上に形成される。該噛合型電極間のギャップは０．２ミクロン乃至１００ミクロン以上の範囲とすることが可能であり、且つ、幾つかの場合には、１ミクロン乃至１０ミクロン、及び、幾つかの場合には、１ミクロン乃至１００ミクロンとすることが可能である。マイクロストラクチャ孔は該ＧｅのＩ又は低ドープ層２６０２内へ部分的に及び／又は全体的にエッチングさせることが可能であり、及び、幾つかの場合には、幾つかの又は全てのマイクロストラクチャ孔を該Ｉ又は低ドープＳｉ層２６０４内へエッチングさせることが可能である。幾つかの場合には、ＢＯＸ層へエッチングされる電気的分離トレンチを包含させることが可能である。マイクロストラクチャ孔エッチ深さは２５０ｎｍ乃至１００００ｎｍ以上とすることが可能であり、及び、幾つかの場合には、２００ｎｍ乃至２０００ｎｍの範囲とすることが可能である。該マイクロストラクチャ孔は、円形、楕円、矩形、三角形、多角形、アメーバ状、星形、クローバ、及び形状の任意の組み合わせ等の任意の形状を有することが可能である。該マイクロストラクチャ孔の断面は、数例を挙げると、円筒状、漏斗状、円錐状、台形状、多角形状、反転ピラミッド、及び形状の任意の組み合わせとすることが可能である。横方向孔直径は１００ｎｍ乃至３０００ｎｍ以上の範囲とすることが可能である。幾つかの場合には、該直径は５００ｎｍ乃至２５００ｎｍ以上の範囲とすることが可能である。幾つかの場合には、該直径は４００ｎｍ乃至２０００ｎｍの範囲とすることが可能である。幾つかの場合に、該直径は５００ｎｍ乃至２５００ｎｍ以上の範囲とすることが可能である。該マイクロストラクチャ孔は複数の横方向寸法を有することが可能である。隣接するマイクロストラクチャ孔の間の間隔は０ｎｍ（交差しているか又は接触している）乃至３０００ｎｍの範囲とすることが可能である。幾つかの場合に、該間隔は０ｎｍ乃至１０００ｎｍの範囲とすることが可能である。幾つかの場合に、該間隔は０ｎｍ乃至５０００ｎｍ以上の範囲とすることが可能である。全ての場合における該マイクロストラクチャ孔は周期的、非周期的、又はランダムとさせることが可能である。
該Ｉ又は低ドープシリコン装置層２６０４は、１０Ω・ｃｍ以上の固有抵抗で、１０ｎｍ乃至１０００ｎｍ以上、及び、幾つかの場合には、１００ｎｍ乃至２０００ｎｍ以上の範囲の厚さを有することが可能である。幾つかの場合には、該固有抵抗は１Ω・ｃｍ以上、及び、幾つかの場合には、１Ω・ｃｍ未満又はそれ以上とすることが可能である。該ＢＯＸ層は１００ｎｍ乃至４０００ｎｍ以上の範囲の厚さを有することが可能であり、及び、幾つかの場合には、該ＢＯＸ層は該噛合型マイクロストラクチャ孔光検知器、及び／又はＣＭＯＳエレクトロニクス下側の領域において部分的に又は完全にエッチング除去させることが可能である。幾つかの場合に、背面照射型噛合型マイクロストラクチャ光検知器の場合に、該シリコンハンドル層は薄くさせ且つ研磨させることが可能であり、且つ、幾つかの場合に、該シリコンハンドル層は該噛合型マイクロストラクチャ孔光検知器下側の区域において除去させることが可能である。誘電体膜の反射防止コーティング及び／又はナノ構造を底部及び／又は上部表面へ付与させることが可能である。幾つかの場合に、金属表面からの反射を減少させるために、シリサイド等の非晶質半導体を該金属電極へ付与することが可能である。
光学的データ通信適用例の場合には、光学的波長は８００ｎｍ乃至９８０ｎｍの範囲である。幾つかの場合には、該波長は８００ｎｍ乃至１１００ｎｍの範囲である。幾つかの場合に、該波長は８００ｎｍ乃至１３５０ｎｍの範囲である。幾つかの場合に、該波長は８００ｎｍ乃至１５５０ｎｍの範囲である。幾つかの場合に、該波長は８００ｎｍ乃至１７００ｎｍの範囲である。幾つかの場合に、該波長は１２００ｎｍ乃至１３５０ｎｍの範囲である。幾つかの場合に、該波長は１２００ｎｍ乃至１５５０ｎｍ，の範囲である。幾つかの場合に、該波長は１２００ｎｍ乃至１７００ｎｍの範囲である。幾つかの場合に、該波長は１５００ｎｍ乃至１８００ｎｍの範囲である。データレートは数Ｇｂ／ｓ乃至１００Ｇｂ／ｓ以上の範囲とすることが可能である。幾つかの場合に、データレートは１Ｇｂ／ｓ乃至２５Ｇｂ／ｓの範囲とすることが可能である。幾つかの場合に、データレートは１０Ｇｂ／ｓ乃至４０Ｇｂ／ｓの範囲とすることが可能である。幾つかの場合に、データレートは２５Ｇｂ／ｓ乃至５０Ｇｂ／ｓの範囲とすることが可能である。幾つかの場合に、データレートは２５Ｇｂ／ｓ乃至１００Ｇｂ／ｓ以上の範囲とすることが可能である。噛合型マイクロストラクチャ孔光検知器は、マイクロストラクチャ孔の無い同等の噛合型光検知器の応答性よりも一層大きい応答性を有することが可能である。幾つかの場合に、該マイクロストラクチャ孔噛合型光検知器は、或る波長において、マイクロストラクチャ孔の無い噛合型光検知器の応答性よりも１０％以上高い応答性を有することが可能である。幾つかの場合に、応答性は３０％以上一層高いものとすることが可能である。幾つかの場合に、応答性は５０％以上一層高いものとすることが可能である。幾つかの場合に、応答性は８０％以上一層高いものとすることが可能である。幾つかの場合に、応答性は１２０％以上一層高いものとすることが可能である。幾つかの場合に、応答性は２００％以上一層高いものとすることが可能である。幾つかの場合に、応答性は３００％以上一層高いものとすることが可能である。幾つかの場合に、応答性は５００％以上一層高いものとすることが可能である。幾つかの場合に、応答性は１０００％以上一層高いものとすることが可能である。
ＬｉＤＡＲ適用例の場合に、波長は８００乃至１０００ｎｍの範囲とすることが可能であり、幾つかの場合には、８００乃至１５５０ｎｍ、及び、幾つかの場合には、８００乃至２０００ｎｍの範囲とすることが可能である。該噛合型マイクロストラクチャ孔光検知器の時間分解能は１ナノ秒未満、幾つかの場合には、１００ピコ秒未満、及び、幾つかの場合には、２０ピコ秒未満とすることが可能である。２５０メートル距離を有するＬｉＤＡＲの場合、１メートルの距離分解能が適切である場合があり、それは約３ナノ秒の時間分解能に対応する。２５メートル距離ＬｉＤＡＲの場合、３０ｃｍの距離分解能が所望である場合があり、それは１００ピコ秒の時間分解能に対応する。５メートルＬｉＤＡＲ適用例の場合、３ｃｍの距離分解能が所望される場合があり、それは１０ピコ秒の時間分解能に対応する。
マイクロストラクチャ孔２６１２は該噛合型マイクロストラクチャ孔光検知器の量子効率（ＱＥ）を向上させることが可能なフォトントラッピングを起こさせることが可能である。Ｇｅ／ＧｅＳｉ噛合型マイクロストラクチャ孔光検知器は光学信号に応答することが可能であり、その波長は８００ｎｍ乃至２０００ｎｍの範囲である場合がある。幾つかの場合に、該波長は８５０ｎｍ乃至１２００ｎｍの範囲である場合があり、幾つかの場合に、８５０ｎｍ乃至１３５０ｎｍ、幾つかの場合に、８００ｎｍ乃至１６５０ｎｍ、幾つかの場合に、１２５０ｎｍ乃至１３５０ｎｍ、及び、幾つかの場合に、１２００ｎｍ乃至１７５０ｎｍの範囲である場合がある。逆バイアスがアノード（Ｍ１）とカソード（Ｍ２）との間に印加され、逆バイアス電圧の範囲は０．５ボルト乃至－１００ボルト以上である。図２１における如き光学信号が上部表面から入射し、且つ、幾つかの場合に、底部表面から入射することが可能である。約５メートル距離の短ＬｉＤＡＲの場合、該噛合型マイクロストラクチャ孔光検知器時間分解能の半値全幅のライズタイムは１０乃至５０ピコ秒の範囲である場合があり、且つ、幾つかの場合には、３０ピコ秒未満である場合がある。２５メートルの中間レンジＬｉＤＡＲの場合、その時間分解能は３０ピコ秒乃至３００ピコ秒の範囲となる場合がある。長レンジＬｉＤＡＲの場合、該「ライズタイム」即ち該噛合型マイクロストラクチャ孔光検知器上に光パルスが入射する結果として発生される電気パルスの半値全幅は、５００ピコ秒乃至１０ナノ秒の範囲となる場合がある。
幾つかの場合に、該Ｉ又は低ドープＧｅ／ＧｅＳｉ層２６０２は結晶性とすることが可能である。幾つかの場合に、該Ｉ又は低ドープＧｅ／ＧｅＳｉは多結晶性とすることが可能である。幾つかの場合に、該Ｉ又は低ドープＧｅ／ＧｅＳｉは非晶質とすることが可能である。幾つかの場合に、該Ｉ又は低ドープＧｅ／ＧｅＳｉは結晶性、多結晶性、ナノ結晶性、及び／又は非晶質の組み合わせとすることが可能である。
図２６に示されていないものは、Ｇｅ／ＧｅＳｉ内にドライエッチ及び／又はウエットエッチされたマイクロストラクチャ孔に対するパッシベーション層である。誘電体及び／又は非晶質半導体等のパッシベーション層はマイクロストラクチャ孔及びメサの表面をパッシベートさせるために使用することが可能である。パッシベーション方法と関連して、化学処理、ネイティブ酸化物、及び／又は熱酸化物等のその他の技術も全て使用することが可能である。付着技術は、数例を挙げると、エピタキシャル成長、原子層付着、化学蒸着、プラズマエンハンスト化学蒸着、分子ビームエピタキシ、及びレーザアブレーション等を包含することが可能である。
Ｇｅ／ＧｅＳｉはウエハ全体にわたり成長させることが可能であり、且つ格子不整合に起因する曲がりを補正するために、該曲がりを補償するためにシリコンウエハの底部上に誘電体層をコーティングさせることが可能であり、及び、幾つかの場合には、選択的区域成長されたＧｅ／ＧｅＳｉ領域は該噛合型光検知器の感光性区域においてのみとさせることが可能であり、そのことは単一の連続的な膜でシリコンウエハ全体にわたりＧｅ／ＧｅＳｉを有することを回避する。シリコン上の選択的区域成長されたＧｅ／ＧｅＳｉは横方向寸法が５ミクロン乃至１０００ミクロン以上の範囲である島状部の形態とさせることが可能である。
図２７は、幾つかの実施例に基づく噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図である。該構造は、Ｎ及びＰウエルをドーピングする前にトレンチをエッチングしていることを除いて図２６に示したものと同様である。次いで、Ｐ及びＮドーパント拡散によって付与し、その結果トレンチの壁はハッチングで示した如くにＰ又はＮイオンでドープされる。アノードＭ１金属及びカソードＭ２は、夫々、Ｐ及びＮ領域とコンタクトして配置される。該トレンチは該Ｉ又は低ドープＧｅ／ＧｅＳｉ層内に部分的に又は完全にエッチングさせることが可能であり、且つ、幾つかの場合に、該Ｉ又は低ドープシリコン層２６０４内へエッチングさせることが可能である。
図２８は、幾つかの実施例に基づく噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図である。該構造は、Ｐ及びＮドープウエルの代わりに、金属電極Ｍ１と金属電極Ｍ２とが該Ｉ又は低ドープＧｅ／ＧｅＳｉ層２６０２へのショットキーコンタクトを形成していることを除いて、図２６に示したものと同様である。幾つかの場合に、Ｍ１とＭ２とはシリサイド、例えばＴｉＮとすることが可能であり、且つ、幾つかの場合に、金属Ｍ１及びＭ２は、金属表面からの光学的反射を減少させるために、Ｓｉ、Ｇｅ及び／又はＧａＡｓ等の非晶質半導体で被覆させることが可能である。金属Ｍ１及びＭ２はＡｌ、Ｎｉ、Ｃｒ、Ｔｉ、Ｗ、Ｍｏ、及び／又はＣｕ等の物質とすることが可能である。
図２９は、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔アバランシェフォトダイオードの部分概略断面図である。該構造は図２４に示したものと同様であるが、Ｉ又は低ドープＧｅ／ＧｅＳｉ層２６０２が付加されている。Ｐウエル及び電極Ｍ１がＧｅ／ＧｅＳｉ層２６０２上に形成され、且つＰＮウエルが該Ｉ又は低ドープＳｉ層２６０４上に形成され、Ｍ２噛合型金属電極がＮ上である。Ｇｅ／ＧｅＳｉ層２６０２は図２６に関して説明した如くマイクロストラクチャ孔２６１２を包含している。図２４における如く、逆バイアスがアノード（Ｍ１）とカソード（Ｍ２）との間に印加され、逆バイアス電圧は－５ボルト乃至－１００ボルト以上の範囲であってＰＮ接合におけるアバランシェ利得を達成する。幾つかの場合に、該ＰＮ接合は、該Ｉ又は低ドープＳｉ層２６０４の上の代わりにＩ又は低ドープＧｅ／ＧｅＳｉ層２６０２上に形成することが可能であり、且つ電極Ｍ２はＮウエル上に形成される。アバランシェ利得は、－４ボルト乃至－１００ボルト以上の範囲の逆バイアス電圧に対して、０．１乃至２０ｄＢ以上の範囲である場合がある。
図３０は、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔アバランシェフォトダイオードの部分概略断面図である。図示した構造は、ＰＩＰＩＮアバランシェフォトダイオード構造を形成するためにＰ及びＮウエルの間に小さなギャップがある点を除いて図２９に示したものと同様であり、且つ、幾つかの場合に、該Ｐ及びＮウエルは該Ｉ又は低ドープＧｅ／ＧｅＳｉ層２６０２上に形成することが可能である。逆バイアスをアノード（Ｍ１）とカソード（Ｍ２）との間に印加させてアバランシェ利得を達成する。ポリＳｉ層をＧｅ／ＧｅＳｉ２６０２の表面上に付着させることが可能であり、Ｐドーパントが該ポリＳｉを貫通して該Ｇｅ／ＧｅＳｉ２６０２内へ延在し、且つ、幾つかの場合には、該ポリＳｉ内のみであり、且つ該Ｍ１及び／又はＭ２電極は図７１Ｅにおける如く該ポリＳｉ上に付着させることが可能である。
図３１は、幾つかの実施例に基づく、２組の噛合型電極マイクロストラクチャ孔光検知器の部分概略断面図である。この例に示されているものは２つの構造であって、各々は図２９に示したものと同様である。電気的分離トレンチ３１６０が該２組の噛合型電極の間に示されている。理解すべきことであるが、同様の分離トレンチは図２１乃至３０に示した如き横方向構造に関連して設けることが可能である。噛合型マイクロストラクチャ孔光検知器における噛合型電極の組数は感光性区域の全体的な寸法及び該噛合型電極の間の間隔に依存する。噛合型電極の組数は２乃至１０００以上、幾つかの場合には、４乃至４０組の電極、及び、幾つかの場合には、２０乃至１００組の電極又はそれ以上の範囲である場合がある。アバランシェ利得は、－４ボルト乃至－１００ボルト以上の範囲の逆バイアス電圧に対して、０．１乃至２０Ｂ以上である場合がある。
図３２は、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図である。該構造は、該Ｉ又は低ドープＧｅ／ＧｅＳｉ層２６０２がパターン形成したＳｉ装置層３２０４上に成長されることを除いて、図２６に示したものと同様である。シリコン装置層３２０４上のパターンは、フォトントラッピングが外部ＱＥ及び／又はマイクロストラクチャ噛合型フォトダイオードの応答性を向上させるために、ピラミッド及び／又は反転ピラミッド、矩形、多角形、円筒形状等のナノ／マイクロ構造３２１０を有することが可能である。Ｓｉ層３２０４上の該マイクロ又はナノ構造３２１０は、１００ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、３００ｎｍ乃至３０００ｎｍの範囲の横方向寸法を有する場合がある。マイクロストラクチャ３２１０間の間隔は、０乃至２０００ｎｍ、及び、幾つかの場合には、０乃至１０００ｎｍの範囲である場合がある。マイクロストラクチャ３２１０の高さ又は深さは１０ｎｍ乃至１０００ｎｍ以上である場合がある。Ｐ及びＮウエル又は金属ショットキーコンタクトを該Ｉ又は低ドープＧｅ／ＧｅＳｉ層２６０２上に形成することが可能である。光が上部表面上に照射され、且つ、幾つかの場合には、底部表面から照射させることが可能である。Ｓｉマイクロストラクチャ３２１０の上に成長された該Ｉ又は低ドープＧｅ層２６０２は、２００ｎｍ乃至３０００ｎｍ以上の厚さ範囲を有する場合がある。幾つかの場合に、該ピラミッド、及び／又は反転ピラミッド３２１０は、選択的区域エピタキシ成長を可能とさせるために、誘電体又は酸化物で部分的に又は完全にコーティングさせることが可能である。
幾つかの場合に、図２に示した如く、ワッフルパターンで又はマイクロストラクチャ孔でのパターンでＧｅ／ＧｅＳｉの選択的区域成長を可能とさせるために、誘電体マイクロストラクチャを該シリコン上に配置させることが可能である。横方向噛合型マイクロストラクチャ孔光検知器を形成するために、噛合型電極を該選択的区域成長されたＧｅ／ＧｅＳｉ上に付着させることが可能である。そして、幾つかの場合に、横方向噛合型マイクロストラクチャ孔ＰＩＮ構造を作成するために、Ｐ及びＮウエルを形成することが可能である。そして、幾つかの場合に、それは金属－半導体－金属構造とすることが可能である。
図３３は、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図である。該構造は、Ｎウエル及びＭ２金属が該Ｉ又はＳｉ層３２０４上に形成され且つ電気的分離トレンチ３３６０が付加されていることを除いて、図３２に示したものと同様である。該Ｉ又は低ドープＳｉ３２０４の固有抵抗は該Ｇｅ／ＧｅＳｉ層２６０２の固有抵抗よりも一層大きい場合がある。
Ｇｅ／ＧｅＳｉ又は低ドープ層２６０２がＳｉのＩ又は低ドープ層３２０４上に形成される場合には、該ＢＯＸ層は省略することが可能である。例えば、Ｉ又は低ドープＳｉ層上の該Ｉ又は低ドープＧｅ／ＧｅＳｉは、該ＢＯＸ無しでＳｉ基板上に直接成長させることが可能であり、且つＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスとモノリシックに集積化させることが可能である。
図３４は、幾つかの実施例に基づいて、単一シリコンチップ上にＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化された複数個の噛合型マイクロストラクチャ孔光検知器に対する部分概略平面図である。この例に示されているものは、１×４「カッド（Quad）」光検知器配列である。本明細書において使用されるごとく、「光検知器」という用語は、ホトダイオード、アバランシェフォトダイオード、単一フォトンアバランシェフォトダイオード、及び金属－半導体－金属光検知器を包含することが可能である。４×４、８×８、１×８、及び２×８等の一層高い密度のアレイが一層高い帯域幅の光学データ通信に対して可能である。ＬｉＤＡＲアレイ等の幾つかの適用例において、密度は一層高い場合があり、例えば、１０×１０、２０×２０、３０×３０、又は３０×１００等がある。
光学データ通信の場合、ＰＡＭ－４等の変調スキームを使用して、１×４アレイは１００Ｇｂ／ｓ、幾つかの場合は、２００Ｇｂ／ｓ、及び、幾つかの場合は、４００Ｇｂ／ｓの総合データ帯域幅を達成することが可能である。噛合型マイクロストラクチャ孔光検知器はＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣと高い密度へ集積化させることが可能であり、例えば、４×４アレイは４００Ｇｂ／ｓ乃至１６００Ｇｂ／ｓ以上を達成することが可能である。光学信号が上部表面へ入射し、且つ、幾つかの場合に、底部表面から入射することが可能である。該光学信号は一つ又はそれ以上のオプチカルファイバーリボンによって持ち込むことが可能であり、且つ、幾つかの場合には、波長分割多重化の場合に、異なる波長の光が光学フィルタを使用して異なる噛合型マイクロストラクチャ孔光検知器上に入射することが可能である。該噛合型マイクロストラクチャ孔光検知器用の波長範囲は、ＳｉのＩ又は低ドープ層に対して８００乃至１１００ｎｍである場合があり、そして、Ｇｅ及び／又はＧｅＳｉのＩ又は低ドープ層に対しては８００乃至２０００ｎｍである場合がある。
図３５は、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の概略部分平面図である。マイクロストラクチャ孔３５１２がＩ又は低ドープＳｉ及び／又はＧｅＳｉ層３５０２内に形成して示されている。この場合、メサ３５３０を該Ｉ又は低ドープのＳｉ及び／Ｇｅ又はＧｅＳｉ層３５０２内にエッチングして該噛合型領域外側での光発生されるキャリアを取り除くか又は減少させる。この様なキャリアは該噛合型光検知器をして一層遅い応答時間とさせる場合があり、従って光発生されたキャリアの遅い拡散に起因して一層低い帯域幅とさせる場合がある。Ｓｉ噛合型マイクロストラクチャ孔光検知の場合、メサ３５３０を該ＢＯＸ層へエッチングさせることが可能である。該噛合型電極は該メサと重畳することが可能であり、且つ、幾つかの場合に、該メサを超えて延在する場合がある。Ｓｉ上に成長されたＧｅ又はＧｅＳｉのＩ又は低ドープ層の場合には、該メサは該Ｓｉ層へ且つ、幾つかの場合に、該ＢＯＸ層へエッチングさせることが可能である。Ｇｅ又はＧｅＳｉ噛合型マイクロストラクチャ孔光検知器の場合、幾つかの場合には、該ＢＯＸ層は省略することが可能である。幾つかの場合に、メサの代わりに、該噛合型領域の周りに溝又はトレンチを使用して、噛合型電極「フィンガー」間の高電界領域へ拡散する浮遊光発生キャリアを減少させるか又は最小とさせることが可能である。幾つかの場合に、一層低い噛合型光検知器応答時間、又はデータ帯域幅を許容可能である場合にはメサ又は溝を省略することが可能である。
図３６は、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔領域の外側の区域においてイオン注入が使用される場合の噛合型マイクロストラクチャ孔光検知器の概略部分平面図である。噛合型区域３６３０の外側の領域３６１４においてイオンが注入される。そのイオン注入領域３６１４は、噛合型光検知器のインパルス応答における拡散テールを減少させるか又は最小とさせるために高電界領域の外側での光発生キャリアの効果を減少させることが可能である。光発生キャリアの寿命を減少させるためにＨ、Ｎ、Ｏ、Ｈｅ、Ａｒ、Ｚｅ、Ｎｅ、及び／又はＣ等のイオンのイオン注入を使用することが可能である。イオン注入ドーズは１×１０１２／ｃｍ２乃至１×１０１７／ｃｍ２以上の範囲とすることが可能である。イオン注入エネルギは５ｋｅＶ乃至４００ｋｅＶの範囲とすることが可能であり、且つ、幾つかの場合に、イオン化したイオンを使用して、該エネルギは４００ｋＶ乃至１０００ｋｅＶ以上を超えることが可能である。幾つかの場合に、該噛合型高電界領域外側での光発生キャリアの寿命を減少させるためにその他のイオンドーズ及び／又はエネルギ範囲を使用することが可能である。
図３７は、幾つかの実施例に基づく、スーパーストレートを包含する噛合型マイクロストラクチャ孔光検知器の概略部分断面図である。図示した構造は、図２１及び２６に示したものと同様である。この場合には、スーパーストレート３７０１がＧｅ／ＧｅＳｉのＩ又は低ドープ層３７０２の上に形成されている。マイクロストラクチャ孔３７１２はスーパーストレート３７０１内にエッチング又はその他の方法で形成されている。そのスーパーストレート物質は、二酸化シリコン、窒化シリコン、ハフニウム酸化物、炭化シリコン、及び／又はアルミニウム酸化物等の誘電体とすることが可能である。幾つかの場合に、スーパーストレート３７０１はポリイミド等のポリマー、又は非晶質又は多結晶半導体層とすることが可能である。マイクロストラクチャ孔３７１２は、スーパーストレート３７０１内へ部分的に、該スーパーストレートを完全に貫通して、及び／又は該スーパーストレートを通過して該Ｓｉ／Ｇｅ／ＧｅＳｉのＩ又は低ドープ層３７０２内へ、エッチングさせることが可能である。該スーパーストレート３７０１内のマイクロストラクチャ孔３７１２は該Ｉ又は低ドープ半導体層３７０２におけるフォトントラッピングを起こさせることが可能である。
噛合型マイクロストラクチャ孔光検知器の場合、ディジット間距離と「ディジット」（即ち、電極）の幅との間の比は、一般的には、高速適用例においては大きいものとすべきである。例えば、ギャップの幅が「Ｇ」で且つディジット（即ち、電極）の幅が「Ｗ」である場合には、Ｇ／Ｗは、好適には、１０以上とすべきであり、且つ、幾つかの場合には、電極からの反射に対する光損失を最小とさせるために、２０以上とすべきである。１例において、高速噛合型光検知器の場合、該ギャップは２ミクロンとすることが可能であり且つ該電極の幅は２００ｎｍとすることが可能である。幾つかの場合に、該ギャップは１．５ミクロンとすることが可能であり、且つ該電極の幅は１００ｎｍとすることが可能である。幾つかの場合に、該ギャップは１．５ミクロンとすることが可能であり、且つ該電極の幅は６０ｎｍとすることが可能である。幾つかの場合に、該電極の幅は２０ｎｍとすることが可能である。Ｇ／Ｗの比は１０以上とすることが可能であり、幾つかの場合には、２０以上、幾つかの場合には、３０以上、幾つかの場合には、１００以上、そして、幾つかの場合には、１５０以上とすることが可能である。幾つかの適用例では、Ｇ／Ｗ比は１０００以上とすることが可能である。単一の噛合型マイクロストラクチャ孔光検知器において、単一のギャップ対幅の比が存在する場合があり、且つ、幾つかの場合には、複数のギャップ対幅の比が存在する場合があり、それらは同一であるか又は互いに異なるものである場合がある。
該マイクロストラクチャ噛合型光検知器を含むマイクロストラクチャ孔光検知器の場合、該マイクロストラクチャ孔は一つ又はそれ以上の横方向寸法を有する場合がある。該横方向寸法は１００ｎｍ乃至３０００ｎｍ、幾つかの場合には、２００ｎｍ乃至２０００ｎｍ、幾つかの場合には、３００ｎｍ乃至３０００ｎｍ、幾つかの場合には、４００ｎｍ乃至３５００ｎｍ、幾つかの場合には、５００ｎｍ乃至５０００ｎｍ、幾つかの場合には、６００ｎｍ乃至３０００ｎｍ、幾つかの場合には、７００ｎｍ乃至５０００ｎｍ、幾つかの場合には、８００ｎｍ乃至５０００ｎｍ、の範囲とすることが可能であり、そして、幾つかの場合には、それらの横方向寸法の内の一つを５０００ｎｍよりも一層大きいものとすることが可能である。該マイクロストラクチャ孔は正方形、三角形、台形、多角形、星型、円形、楕円、クローバ型、砂時計型、アメーバ型、又は形状の任意の組み合わせとすることが可能である。該マイクロストラクチャ孔の断面は三角形状、台形状、矩形状、漏斗状、円錐状、球状、円筒状、アメーバ状、及び／又は断面形状の任意の組み合わせ、とすることが可能であり、及び、幾つかの場合には、異なる配向状態にある同一のマイクロストラクチャ孔の異なる断面スライスは異なる断面を有することが可能である。該マイクロストラクチャ孔は、５０ｎｍ乃至１００００ｎｍ以上、幾つかの場合には、５０ｎｍ乃至５０００ｎｍ、幾つかの場合には、５０ｎｍ乃至２０００ｎｍ、幾つかの場合には、５０ｎｍ乃至１０００ｎｍ、そして、幾つかの場合には、５０ｎｍ乃至５００ｎｍの範囲の深さからエッチングさせることが可能である。幾つかの場合に、該エッチング深さは１００ｎｍ乃至１０００ｎｍ以上、幾つかの場合に、２００ｎｍ乃至１５００ｎｍ以上、幾つかの場合に、３０ｎｍ乃至２０００ｎｍ以上、そして、幾つかの場合に、３０ｎｍ乃至３０００ｎｍ以上の範囲とすることが可能である。該マイクロストラクチャ孔は任意の組み合わせのエッチング深さを有することが可能である。隣接するマイクロストラクチャ孔の間の間隔は０ｎｍの「接触している」又は「重畳している」から３０００ｎｍ、幾つかの場合には、０乃至１５００ｎｍ、そして、幾つかの場合には、０乃至２５００ｎｍ以上とすることが可能である。該マイクロストラクチャ孔は周期的格子に配列させることが可能であり、幾つかの場合には、非周期的とすることが可能であり、幾つかの場合には、ランダムとすることが可能であり、及び、幾つかの場合には、周期的、非周期的、及びランダムの組み合わせとすることが可能である。
図３８は、幾つかの実施例に基づく、金属半導体金属フォトダイオードの概略部分断面図である。この構造は、金属Ｍ１及びＭ２の下側にＰ又はＮドープ領域がＩ又は低ドープシリコン層内へ延在していることを除いて、図２３に示したものと同様である。ＭＳＭ構造においては、ドープ領域は両方Ｐドープ又は両方Ｎドープである。例えば、噛合型電極Ｍ１はＰとコンタクトしており、且つ噛合型電極Ｍ２もＰドープ領域とコンタクトしており、且つ、幾つかの場合には、噛合型電極Ｍ１はＮ領域とコンタクトしており且つ噛合型電極Ｍ２もＮ領域とコンタクトしている。Ｐ又はＮ領域のドーピングは１×１０１６／ｃｍ３乃至１×１０１９／ｃｍ３以上の範囲とすることが可能である。ドープしたウエルは１０ｎｍ乃至１０００ｎｍ以上の深さを有することが可能であり且つＳｉのＩ又は低ドープ層の厚さの一部又はそれを貫通して延在することが可能である。該電極はＡｌ、Ｎｉ、Ｃｒ，Ｃｕ、Ｍｏ、Ｔｉ、Ｔａ、及び／又はＶ等の金属とすることが可能である。該電極はシリサイド又はシリサイドと金属との組み合わせとすることも可能である。該マイクロストラクチャ孔は該Ｉ又は低ドープＳｉ半導体内へ部分的にエッチングさせることが可能であり、及び／又は該Ｉ又は低ドープＳｉ半導体内へ完全にエッチングさせることが可能である。幾つかの場合に、ドーピング及び／又は金属及び／又はシリサイドの付着の前に、トレンチを図２２に示した如くにエッチングさせることが可能である。この同じ構造を、例えば図２８、３２、及び３３に示した如くにＧｅ／ＧｅＳｉへ適用することが可能である。
図３９は、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔フォトダイオードの概略部分断面図である。該構造は、Ｍ１及びＭ２電極が該Ｉ又は低ドープＳｉ層上に付着されていることを除いて、図２８に示したものと同様である。該電極は該Ｉ又は低ドープＳｉ層へのショットキーコンタクトを構成することが可能であり、且つ、幾つかの場合には、図３８に示した如く、該電極はＰ又はＮコンタクトを構成することが可能である。幾つかの場合に、図２６における如く、横方向ＰＩＮ構造を与えることが可能である。逆バイアスがＭ１とＭ２との間に印加され、且つその電界はＧｅ／ＧｅＳｉ層内に存在し、そこで光発生したキャリアーをＭ１及びＭ２コンタクトへ掃引させることが可能である。図３９の構造は暗電流を減少させることが可能であり、そのことは光学通信システム、且つ、幾つかの場合に、ＬｉＤＡＲシステム、におけるノイズを減少させるか又は最小とさせることが可能である。図２９及び３０における如く、ＰＩＰＮ接合等のＰＮ接合の付加はアバランシェ利得を与えることが可能である。アバランシェ利得は１ｄＢ乃至１０ｄＢ以上の範囲である場合がある。図３２及び３３における如きＳｉ内のマイクロストラクチャ上の選択的区域成長されたＧｅ／ＧｅＳｉを使用することが可能であり、同様に、Ｍ１及びＭ２電極の両方を該Ｉ又は低ドープＳｉ層上又は該Ｇｅ／ＧｅＳｉ層上に配置させることが可能である。
ＧｅはＳｉよりも一層高い誘電定数を有しているので、Ｍ１及びＭ２電極の間の電界もＧｅ層を貫通することとなる。このＧｅにおける電界は該Ｇｅ層内の光発生されたキャリアをＭ１及びＭ２電極へ向けて掃引させる。幾つかの場合には、Ｍ１及びＭ２はショットキーコンタクトとすることが可能であり、且つ、幾つかの場合には、Ｍ１及びＭ２はＰ及びＮ接合とすることが可能である。該電界は噛合型電極Ｍ１及びＭ２へ印加される逆バイアスによって発生される。該Ｉ又は低ドープＧｅ／ＧｅＳｉは結晶性、多結晶性、ナノ結晶性、非晶質、又はそれらの任意の組み合わせとすることが可能である。
図４０は、幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・Ｓｉ噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図である。図示した構造は、アバランシェ利得を与えるために付加的なＰＮ接合が付加されていることを除いて、図３９に示したものと同様である。フォトントラッピング用のマイクロストラクチャ孔を有する該Ｉ又は低ドープＧｅ／ＧｅＳｉ・オン・Ｉ又は低ドープＳｉは、光発生されたキャリアを吸収し、それらは－３Ｖ乃至－１００Ｖ以上の範囲の逆バイアスでＭ１（アノード）とＭ２（カソード）との間に印加される逆バイアス電圧の下で掃引される。幾つかの場合には、該逆バイアスは－３Ｖ乃至－４０Ｖ以上の範囲であり、且つ、幾つかの場合に、－３Ｖ乃至－２５Ｖ以上の範囲である。アバランシェ利得は０ｄＢ乃至２０ｄＢ以上の範囲である場合があり、且つ、幾つかの場合には、８００ｎｍ乃至２０００ｎｍのスペクトルにおける或る波長において、１．５ｄＢ乃至１０ｄＢ以上である場合がある。幾つかの場合に、該利得範囲は８００ｎｍ乃至１１００ｎｍ、幾つかの場合に、８５０ｎｍ乃至１０５０ｎｍ、幾つかの場合に、８５０ｎｍ乃至１３５０ｎｍ、幾つかの場合に、１２５０ｎｍ乃至１４００ｎｍ、そして、幾つかの場合に、１０００ｎｍ乃至１７５０ｎｍでの波長における場合がある。
データレートは、１０メガビットＭｂ／ｓ乃至３ギガビットＧｂ／ｓ、幾つかの場合に、数Ｇｂ／ｓ乃至１０Ｇｂ／ｓ以上、の範囲である場合があり、幾つかの場合に、該データレートは２５Ｇｂ／ｓ以上である場合があり、幾つかの場合に、該データレートは５０Ｇｂ／ｓ以上である場合があり、且つ、幾つかの場合に、該データレートは１００Ｇｂ／ｓ以上である場合がある。該Ｉ又は低ドープＧｅ／ＧｅＳｉは該噛合型電極「フィンガー」間のＳｉ上に選択的に成長させることが可能であり、且つ、幾つかの場合に、該Ｇｅは該Ｓｉ上にグローバルに成長させることが可能であり、且つ該Ｓｉへの金属コンタクトを与えるために該Ｇｅ内にトレンチをエッチング形成することが可能である。該ＢＯＸ層は、幾つかの場合に、省略することが可能である。
図４１は、幾つかの実施例に基づく、Ｉ又は低ドープＧｅ／ＧｅＳｉ噛合型マイクロストラクチャ孔フォトダイオードの部分概略断面図である。この場合に、Ｉ又は低ドープＧｅ／ＧｅＳｉ領域４１０２はＩ又低ドープＳｉ４１０４上に選択的エピタキシー区域成長を使用して形成させることが可能である。該電極間で該Ｓｉ４１０４内にスロットをエッチングさせることが可能である。該スロットにおいて、マイクロ又はナノ構造４１１０をエッチング形成されることが可能である。次いで、該Ｉ又は低ドープＧｅ／ＧｅＳｉ４１０２が該スロットにおいて選択的区域成長される。該Ｉ又は低ドープＧｅ４１０２の表面上に付加的なマイクロストラクチャ孔４１１２を形成することが可能である。Ｍ１及びＭ２のショットキーコンタクトを該Ｓｉ４１０４に対して構成することが可能であり、且つ、幾つかの場合に、該Ｓｉ内にＰＮ接合を形成することが可能であり、その場合にＭ１及び
Ｍ２はオーミックコンタクトを構成することが可能であり、夫々、アノード及びカソードを形成する。幾つかの場合に、アバランシェ利得ＰＮ接合をＳｉ４１０４内に付加することが可能である。逆バイアスを噛合型電極Ｍ１とＭ２との間に印加させて該Ｉ又は低ドープＧｅ／ＧｅＳｉ４１０２内に電界を発生させて、光発生されたキャリアを該アノード及び／又はカソードへ、且つ、幾つかの場合に、順方向及び逆バイアスショットキーコンタクトＭ１及びＭ２へ掃引させる。該スロットの深さ及び／又は該Ｉ又は低ドープＧｅ／ＧｅＳｉ層４１０２の厚さは、１００ｎｍ乃至５０００ｎｍ以上、幾つかの場合に、２５０ｎｍ乃至２０００ｎｍ以上、幾つかの場合に、３００ｎｍ乃至２０００ｎｍ、幾つかの場合に、３００ｎｍ乃至１５００ｎｍ、及び、幾つかの場合に、３００ｎｍ乃至９００ｎｍの範囲とすることが可能である。該ＧｅＳｉ合金は０より大きい乃至１の範囲のＧｅ割合を有することが可能であり、その場合に１とは純粋なＧｅの場合である。該Ｇｅ／ＧｅＳｉ・オン・Ｓｉ噛合型マイクロストラクチャ孔光検知器はＣＭＯＳ、ＢｉＣＭＯＳ ＡＳＩＣ４１３２と集積化させることが可能である。噛合型マイクロストラクチャ孔光検知器（ＭＳＭ、ＰＩＮ、ＰＩＰＮ、ＰＩＰＩＮ、ＰＮ、ＮＩＮ、ＰＩＰ、ＭＳＮ、ＭＳＰ）のアレイを、層４１０４における夫々のスロットを使用して、同一のチップ上に製造させることが可能であり、該アレイ寸法はｍ×ｎとすることが可能であり、尚ｍ及びｎは任意のディジットであり、例えば、光学データ通信の場合には、ｍは１乃至４の範囲とすることが可能であり、且つｎは１乃至４の範囲とすることが可能である。そして、幾つかの場合に、ｍは１乃至１０以上とすることが可能であり、且つ、幾つかの場合に、ｎは１乃至１０以上とすることが可能である。ＬｉＤＡＲ適用例においては、ｍ及びｎは１乃至１００以上の範囲とすることが可能である。
幾つかの場合に、Ｇｅ／ＧｅＳｉ・オン・Ｓｉ噛合型マイクロストラクチャ孔光検知器の場合に、該ＢＯＸ層は省略することが可能である。幾つかの場合に、Ｓｉ噛合型マイクロストラクチャ孔光検知器の場合に、該ＢＯＸ層を省略することが可能である。幾つかの場合に、該Ｉ「真性」又は低ドープＳｉ、Ｇｅ、ＧｅＳｉは結晶性とすることが可能であり、幾つかの場合に、該Ｉ又は低ドープＳｉ、Ｇｅ、ＧｅＳｉは非晶質層及び／又は領域とすることが可能である。
図４１は、高バンドギャップ／低バンドギャップ／高バンドギャップ横方向フォトダイオード構造の１例である。光発生されたキャリアは支配的に該低バンドギャップ物質（Ｇｅ／ＧｅＳｉ）内にあり且つ該電気的コンタクトは該高バンドギャップ物質（Ｓｉ）内にあり、それは一層高い誘電定数を有することが可能な該低バンドギャップ物質において支配的に集中される電界を発生させることが可能である。逆バイアスをアノード及びカソード及び／又はショットキーコンタクトすることが可能な電極へ印加させる。同様に、図３９も高バンドギャップ／低バンドギャップ／高バンドギャップの横方向光検知器構造を示している。
図４２は、幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・Ｓｉ噛合型光検知器の概略部分断面図である。図示した構造は、マイクロストラクチャ孔を省略したことを除いて図３９に示したものと同様である。噛合型電極Ｍ１及びＭ２は該シリコン上に配置されており、且つ、幾つかの場合には、Ｇｅ／ＧｅＳｉ層とコンタクトさせることが可能である。逆バイアスをＭ１とＭ２との間に印加させるが、Ｍ１及びＭ２はショットキーコンタクトとすることが可能であり、且つ、幾つかの場合には、Ｍ１及びＭ２はＰ及びＮドーピング等のドープ領域とコンタクトすることが可能である。ナノストラクチャ又はマイクロストラクチャ孔が無い図４２に示した噛合型光検知器は、或る波長に対して、図３９に示した同様のＧｅ／ＧｅＳｉ噛合型マイクロストラクチャ孔光検知器よりも一層低い外部量子効率又は応答性を有している。
図４３は、幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ噛合型光検知器の概略部分断面図である。図示した構造は、フォトントラッピング用のマイクロ及び／又はナノストラクチャが省略されていることを除いて、図４１のものと同様である。図４３に示したように、この構造は、或る波長においてのフォトントラッピング用のマイクロストラクチャ孔を有する同様の構造よりも一層低い外部量子効率及び応答性を有する場合がある。該Ｇｅ／ＧｅＳｉは結晶性、多結晶性、ナノ結晶性、非晶質、又は、幾つかの場合に、これらのいずれかの組み合わせとすることが可能である。電極Ｍ１及びＭ２はショットキーコンタクトを形成することが可能である。幾つかの場合に、ＰＩＮ、ＰＩＰ、ＮＩＮ、ＰＩＰＮ、ＰＩＰＩＮ横方向構造を形成するために、Ｐ及びＮドーピングを該電極の下側に形成することが可能である。幾つかの場合に、該金属電極及び／又はＰ及びＮドープウエルは該シリコンとコンタクトすることが可能である。幾つかの場合に、該金属及び／又はＰ及びＮドープウエルは該Ｇｅ／ＧｅＳｉとコンタクトすることが可能である。幾つかの場合に、該金属及び／又はＰ及びＮドープウエルは該Ｓｉ及びＧｅ／ＧｅＳｉの両方とコンタクトすることが可能である。該Ｇｅ／ＧｅＳｉはＩ又は低ドープとすることが可能であり、且つ該ＳｉはＩ又は低ドープとすることが可能である。逆バイアスがＭ１とＭ２との間に印加されて該Ｇｅ／ＧｅＳｉ領域内に高電界領域を形成する。光発生されるキャリアは該高電界の下で該Ｇｅ／ＧｅＳｉから夫々アノード及びカソードとすることが可能なＭ１及びＭ２電極へ掃引される。幾つかの場合における該ＢＯＸ層は省略することが可能である。Ｇｅ／ＧｅＳｉが噛合型電極間のスロット内に選択的に成長される噛合型Ｇｅ／ＧｅＳｉ光検知器は、ＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスとモノリシックに集積化させることが可能である。該ＧｅＳｉ合金におけるＧｅ割合部分は０乃至１の範囲を取ることが可能であり、その場合に０とは全Ｓｉであり且つ１とは全Ｇｅである。該Ｇｅ／ＧｅＳｉ・オン・Ｓｉ噛合型フォトダイオードは８００ｎｍ乃至２０００ｎｍ波長で動作することが可能である。幾つかの場合に、該波長は８００乃至１１００ｎｍ、８００乃至１３５０ｎｍ、９００乃ｎｍ乃至１４００ｎｍ、又は１０００ｎｍ乃至１６００ｎｍの範囲を取ることが可能である。データレートは１Ｇｂ／ｓ未満乃至１０Ｇｂ／ｓの範囲を取ることが可能である。幾つかの場合に、データレートは２５Ｇｂ／ｓに到達することが可能であり、幾つかの場合に、５０Ｇｂ／ｓ、及び、幾つかの場合に、１００Ｇｂ／ｓ以上に到達することが可能である。噛合型Ｇｅ／ＧｅＳｉ光検知器のアレイは光学データ通信とＬｉＤＡＲ適用例の両方のために製造することが可能である。該アレイは１次元又は２次元、及び、幾つかの場合に、３次元とすることが可能である。
該低ドープＳｉの固有抵抗は低ドープＧｅ／ＧｅＳｉの固有抵抗よりも一層大きなものとすることが可能である。該選択的区域成長したＧｅ／ＧｅＳｉ下側の該Ｓｉ層の厚さは１ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、１００ｎｍ以下の範囲とすることが可能である。
図４４Ａ－４４Ｂは、幾つかの実施例に基づく、噛合型光検知器電極の概略部分断面図である。電極Ｍ１及びＭ２はＡｌ、Ｍｏ、Ｎｉ、Ｃｒ、Ｃｕ、Ｐｔ、Ｔｉ、Ｔａ、又はＶ等の金属とすることが可能である。幾つかの場合に、該電極はＮｉシリサイド又はＰｔシリサイド等の金属シリサイドとすることが可能である。幾つかの場合に、該電極は一つ又はそれ以上の金属、金属シリサイド、及び／又は金属窒化物の組み合わせとすることが可能である。幾つかの適用例の場合に、該電極Ｍ１及びＭ２からの光学反射が不所望である場合がある。図４４Ａにおいて、非晶質半導体４４２４が電極Ｍ１及びＭ２上に付着されている。非晶質半導体４４２４に対する物質の例は、非晶質シリコン、非晶質Ｇｅ、及び非晶質ＧａＡｓを包含している。該噛合型電極を被覆する非晶質半導体は入射フォトンを吸収することが可能であり、従ってその電極表面からの反射を著しく減少させることが可能である。非晶質半導体４４２４の厚さは１０ｎｍ乃至１０００ｎｍ以上の範囲とすることが可能である。
図４４Ｂは、ナノストラクチャ型半導体及び／又は金属電極Ｍ１及びＭ２上に付着した誘電体４４２６を示している。ナノストラクチャ４４２６は、例えば、ブラックシリコンとすることが可能である。電極Ｍ１及びＭ２上に付着されたこれらのナノストラクチャ４４２６は入射フォトンを吸収することが可能であり、従って噛合型電極の表面からの反射を著しく減少させることが可能である。光学データ通信等の幾つかの適用例において、噛合型光検知器表面からの光学反射は望ましいものではなく、該半導体領域からの表面反射を減少させるために反射防止コーティング（不図示）を使用することが可能である。そして、幾つかの場合に、該Ｉ又は低ドープ半導体からの表面反射を減少させるために、マイクロストラクチャ孔等のマイクロストラクチャを使用することが可能である。
該感光性Ｉ又は低ドープ噛合型光検知器外側の領域は、非晶質半導体及び／又はシリコンのドライエッチングを使用して作成することが可能なブラックシリコンでコーティングすることが可能である。非晶質半導体及び／又はブラックシリコンを、光学的反射を減少させるために、伝送線、及び該感光性区域外側のその他の領域の上に付着させることが可能である。幾つかの場合における光学通信適用例における光学的反射は、或る動作波長において、５％以下、及び、幾つかの場合に、３％以下、及び、幾つかの場合に、１％以下とすることが望ましい。
図４５は、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の部分概略平面図である。この場合に、Ｇｅ／ＧｅＳｉ層４５０２はＳｉ基板ＳＯＩ基板４５０８上に図１における如く選択的に成長される。該Ｇｅ／ＧｅＳｉ４５０２内のマイクロストラクチャ孔４５１０は二酸化酸化シリコン等の誘電体であり、且つ該Ｇｅ／ＧｅＳｉは誘電体又は二酸化シリコンで被覆されていない区域内に成長させることが可能である。図４５において、Ｇｅ／ＧｅＳｉ層４５０２は噛合型領域内にのみ成長され、そのほかの個所においては、該装置は誘電体層及び／又は二酸化シリコンで被覆させることが可能である。該Ｇｅ／ＧｅＳｉ層内のマイクロストラクチャ孔４５１０は、に酸化シリコン等の誘電体の島状部で実現させることが可能である。これらの誘電体又は二酸化シリコンの島状部は任意の形状とすることが可能であり、例えば、正方形、円形、多角形、楕円形、星形、クローバ型、アメーバ型、及び／又は任意のその他の形状の組み合わせとすることが可能である。誘電体島状部４５１０の横方向寸法は、５０ｎｍ乃至３０００ｎｍ以上、幾つかの場合に、２００ｎｍ乃至２５００ｎｍ以上、及び、幾つかの場合に、３００ｎｍ乃至２０００ｎｍの範囲とすることが可能である。隣接する誘電体島状部４５１０の間の間隔は、５０ｎｍ乃至３０００ｎｍ以上、幾つかの場合に、２００ｎｍ乃至２０００ｎｍ、及び幾つかの場合に、３００ｎｍ乃至３０００ｎｍの範囲とすることが可能である。島状部４５１０の高さは、１０ｎｍ乃至５０００ｎｍ、幾つかの場合に、１００ｎｍ乃至３０００ｎｍ、及び、幾つかの場合に、１０ｎｍ乃至１００００ｎｍ以上の範囲とすることが可能である。該島状部の内の一つを超える形状が存在する場合があり、且つ該島状部は周期的及び／又は非周期的、及び／又はランダムなパターン、及び幾つかの場合に、周期的、非周期的、及びランダムの任意の組み合わせの形態とすることが可能である。該Ｇｅ／ＧｅＳｉ４５０２は、真性（Ｉ）及び／又は低ドープＰ及びＮ、例えばＰ－又はＰ－－、及び／又はＮ－又はＮ－－等とすることが可能である。噛合型電極Ｍ１及びＭ２は、２０ｎｍ乃至５０００ｎｍ以上、及び、幾つかの場合に、２０ｎｍ乃至３００ｎｍの範囲の幅を有することが可能である。噛合型電極Ｍ１及びＭ２の間の間隔は、１００ｎｍ乃至１００００ｎｍ以上の範囲とすることが可能である。該噛合型電極Ｍ１及びＭ２は一層幅広の伝送線へ接続され、該伝送線は更にボンドパッド及び／又はＣＭＯＳＢｉＣＭＯＳエレクトロニクス４５３２へ接続される。該噛合型電極「フィンガー」の長さは１ミクロン乃至１００ミクロン以上、幾つかの場合に、５ミクロン乃至１０００ミクロン以上、幾つかの場合に、５ミクロン乃至１００ミクロン以上、及び、幾つかの場合に、１０ミクロン乃至１００ミクロン以上の範囲とすることが可能である。該噛合型光検知器の該噛合型フィンガー領域によって画定される全体的な感光性区域は、円形状、矩形状、多角形状、六角形状、正方形状、とすることが可能であり、且つその横方向寸法の内の少なくとも一つが１ミクロン乃至１００ミクロン以上、幾つかの場合に、１ミクロン未満乃至１０００ミクロン以上、及び、幾つかの場合に、１０ミクロン乃至１００ミクロンの範囲である場合がある。例えば、円形形状の感光性区域の場合、その直径は３ミクロン乃至１０００ミクロン以上、及び、幾つかの場合に、１０ミクロン乃至１００ミクロンの範囲とすることが可能である。同様に、正方形形状の感光性区域の場合、一つの側部からの寸法は５ミクロン乃至１０００ミクロン以上、幾つかの場合に、１０ミクロン乃至１００ミクロン以上、及び、幾つかの場合に、１０ミクロン乃至１００ミクロンの範囲とすることが可能である。該噛合型電極Ｍ１及びＭ２を接続する伝送線は該Ｇｅ／ＧｅＳｉ層から離隔させることが可能であり且つ該シリコン及び／又は誘電体表面、及び／又は二酸化シリコン表面上とさせることが可能である。
図４６は、図４５に示した噛合型マイクロストラクチャ孔Ｇｅ／ＧｅＳｉ・オン・Ｓｉ光検知器の部分概略断面図である。該ＢＯＸ層は省略可能である。該噛合型電極Ｍ１及びＭ２は、Ｉ又は低ドープＧｅ／ＧｅＳｉ４５０２上のショットキーコンタクトとすることが可能であり、且つ、幾つかの場合に、該電極Ｍ１はＰウエル（不図示）へのオーミックコンタクトとすることが可能であり、且つ電極Ｍ２はＮウエル（不図示）へのオーミックコンタクトとすることが可能であり、及び、幾つかの場合に、電極Ｍ１はＰウエル（不図示）とコンタクトすることが可能であり、且つ電極Ｍ２もＰウエル（不図示）とコンタクトすることが可能であり、且つ、幾つかの場合に、Ｍ１はＮウエル（不図示）とコンタクトすることが可能であり、且つＭ２もＮウエル（不図示）とコンタクトすることが可能である。Ｇｅ／ＧｅＳｉ４５０２の選択的区域成長において、誘電体及び／又は二酸化シリコン島状部４５１０を、フォトン吸収、従って、幾つかの場合に、量子効率とも呼称される外部量子効率を向上させるためにフォトントラッピングのために使用することが可能なＧｅ／ＧｅＳｉ層４５０２内にマイクロストラクチャ孔を画定するために使用することが可能である。逆バイアスをＭ１とＭ２との間に印加させ、且つ、幾つかの場合に、Ｍ１はアノードとすることが可能であり、且つＭ２をカソードとすることが可能であり、及び、幾つかの場合には、Ｍ２をアノードとしＭ１をカソードとすることが可能である。該Ｉ又は低ドープＧｅ／ＧｅＳｉの厚さは、１００ｎｍ乃至５０００ｎｍ以上、幾つかの場合に、５００ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、５００ｎｍ乃至３０００ｎｍの範囲とすることが可能である。該マイクロストラクチャ孔４５１０の断面は、円筒状、漏斗状、台形状、反転台形状、とすることが可能であり、及び、幾つかの場合に、湾曲及び／又は直線及び／又は湾曲の表面の任意の組み合わせとすることが可能である。ＳＯＩ基板の場合における装置層４６０４は真性及び／又はＰ－、Ｐ－－、又はＮ－、Ｎ－－、等の低ドープシリコンとすることが可能である。該Ｓｉ装置層は１０ｎｍ乃至２０００ｎｍ以上の厚さ範囲を有することが可能である。
該Ｇｅ／ＧｅＳｉのマイクロストラクチャ孔４５１０及びメサは、Ｇｅ／ＧｅＳｉ・オン・Ｓｉの選択的区域成長によって形成され、且つエッチングによって形成される同様の構造よりも一層低いリーク電流とすることが可能である。パッシベーションは図示しておらず、且つ非晶質半導体、酸化物、窒化物、及び二酸化シリコン、窒化シリコン、アルミニウム酸化物、及び／又はアルミニウム窒化物等のその他の誘電体を包含することが可能である。
図４７は、幾つかの実施例に基づく、噛合型の選択的区域成長させたＧｅ／ＧｅＳｉ・オン・Ｓｉ光検知器の部分概略断面図である。この場合に、Ｇｅ／ＧｅＳｉ４７０２はＳｉ４７０４の側壁から横方向に成長される。この構造において、Ｓｉ４７０４は噛合型電極Ｍ１及びＭ２の間のスロットにおいて該ＢＯＸ層４７０６へ向けてずーとエッチング除去される。次いで、Ｇｅ／ＧｅＳｉ４７０２が該噛合型領域において選択的区域成長され、その場合にＧｅ／ＧｅＳｉはＳｉ４７０４の側壁上においてのみ成長を開始させ、且つ或る時間の後に、両側の側壁から成長するＧｅ／ＧｅＳｉは、噛合型電極Ｍ１及びＭ２の間のほぼ中間の距離において合体する。このことは、時折、エピタキシーラテラルグロース（epitaxy lateral growth）即ちエピタキシー横方向成長として知られている。Ｇｅ／ＧｅＳｉ成長が禁止される領域は二酸化シリコン、及び、幾つかの場合に、窒化シリコン、等の誘電体で被覆される。Ｍ１及びＭ２電極は該Ｓｉ層４７０４上に配置させることが可能であり、且つＰ及びＮウエル（不図示）へのショットキーコンタクト及び／又はオーミックコンタクトとすることが可能である。該Ｇｅ／ＧｅＳｉ４７０２は真性及び／又は低ドープＰ又はＮとすることが可能である。幾つかの場合に、該Ｓｉ層４７０４はＰ型Ｎ型のドープしたＳｉ層とすることが可能であり、且つ、幾つかの場合に、アバランシェ利得領域が形成されるように該Ｓｉ層上に付加的なＰＮ接合を形成することが可能である。逆バイアスを該噛合型電極Ｍ１と該噛合型電極Ｍ２との間に印加させ、且つ、幾つかの場合に、Ｍ１はＰウエル（アノード）とコンタクトし且つＭ２はＮウエル（カソード）とコンタクトすることが可能である。逆バイアス電圧は－１ボルト乃至－１００ボルト、幾つかの場合に、－３ボルト乃至－３０ボルト、幾つかの場合に、－１ボルト乃至－４ボルト、及び、幾つかの場合に、０ボルトの範囲とすることが可能である。マイクロストラクチャ孔４７１２はエッチングすることが可能であり、及び、幾つかの場合に、マイクロストラクチャ孔は図４５における如くに選択的区域成長させることが可能であり、且つ、幾つかの場合に、マイクロストラクチャ孔は省略することが可能である。マイクロストラクチャ孔噛合型光検知器は、或る波長において、マイクロストラクチャ孔の無い同等の噛合型光検知器のものよりも一層大きな外部量子効率、即ち量子効率、を有することが可能である。該Ｓｉ層の厚さは１００ｎｍ乃至３０００ｎｍ以上の範囲とすることが可能であり、且つエピタキシャル横方向成長のＧｅ／ＧｅＳｉ層厚さは１００乃至３０００ｎｍ以上とすることが可能である。該Ｇｅ／ＧｅＳｉ層内で発生する電子及び正孔等のフォトキャリアに対する波長範囲は、７００乃至２０００ｎｍ、及び、幾つかの場合に、８００乃至１６００ｎｍの範囲とすることが可能である。マイクロストラクチャ孔の有無によらずに噛合型光検知器のアレイを製造することが可能である。Ｍ×Ｎのアレイで、Ｍは１乃至１００以上のディジットとすることが可能であり、且つＮは１乃至１００以上のディジットとすることが可能であり、それはＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣと単一チップ上にモノリシックに集積化させることが可能である。光学的通信においては、Ｍは１乃至１０の範囲とすることが可能であり、且つＮは１乃至１０の範囲とすることが可能である。ＬｉＤＡＲ及び／又はイメージング適用例においては、Ｍは１乃至３００以上の範囲とすることが可能であり、且つＮは１乃至３００以上の範囲とすることが可能であり、且つ、幾つかの場合に、Ｍ及びＮは１０００以上とすることが可能である。非晶質Ｓｉ及び／又は非晶質Ｇｅを該ＢＯＸ層上に付着させて、Ｓｉ側壁からのエピタキシャル横方向過剰成長（ＥＬＯＧ）に加えて選択的区域成長を容易化させることが可能である。
図４８Ａは、幾つかの実施例に基づいて、異なる水平面上に噛合型電極を具備する光検知器の概略部分断面図である。図示した如く、電極Ｍ１はトレンチ内に配置されており、且つ電極Ｍ２は該トレンチより上の方に配置されている。該トレンチの深さは５０ｎｍ乃至３０００ｎｍ以上、及び該トレンチの幅は５０ｎｍ乃至３００ｎｍ以上、及び、幾つかの場合に、１００ｎｍ乃至５００ｎｍの範囲とすることが可能である。該Ｉ又は低ドープ半導体４８０２はＳｉ、Ｇｅ、又はＧｅＳｉ、ＳｉとＧｅ／ＧｅＳｉとの任意の組み合わせとすることが可能であり、且つＢＯＸ層４７０６の上とすることが可能である。反転型ピラミッド、又は円筒状又は漏斗状等のマイクロストラクチャ孔４８１２は該Ｉ又は低ドープ半導体４７０２上に形成することが可能である。逆バイアスを該噛合型電極Ｍ１及びＭ２間に印加させてＭ１とＭ２との間に電界を形成させる。次いで、光発生されたキャリアを該アノード及びカソードへ向けて掃引させる。Ｍ１及びＭ２はショットキー及び／又はオーミックコンタクトとすることが可能であり、且つ、幾つかの場合に、Ｍ２をショットキーでＭ１をＰ又はＮウエル（不図示）へのオーミックとすることが可能であり、且つ、幾つかの場合に、Ｍ１をＰウエル（不図示）へのオーミックＭ２をＮウエル（不図示）へのオーミックとすることが可能であり、且つ、幾つかの場合に、該Ｎ及びＰを交換することが可能である。
幾つかの場合に、Ｉ又は低ドープＳｉの複数の層、及び／又はＩ又は低ドープＧｅ／ＧｅＳｉ層を該噛合型マイクロストラクチャ孔光検知器において使用することが可能であり、且つ、幾つかの場合に、該噛合型マイクロストラクチャ孔光検知器において複数のドーピングレベル又はＮ及びＰ型を使用することが可能であり、且つ、幾つかの場合に、複数のイオン注入エネルギ、ドーズ、種を噛合型マイクロストラクチャ孔光検知器の製造において使用することが可能である。幾つかの場合に、Ｎ及びＰの複数の拡散分布、及び／又はＮ及びＰドーパントの複数の拡散深さを噛合型マイクロストラクチャ孔光検知器の製造において使用することが可能である。パッシベーション（不図示）は二酸化シリコン等のネイティブな酸化物、及び／又は誘電体及び／又は非晶質半導体を包含することが可能である。電極Ｍ１及びＭ２は金属とすることが可能であり、及び、幾つかの場合に、シリサイドとすることが可能であり、且つ、幾つかの場合に、金属シリサイドとすることが可能であり、且つ、幾つかの場合に、金属と金属シリサイドとの組み合わせとすることが可能である。
図４８Ｂは、幾つかの実施例に基づく、図４８Ａと同様の構造の断面図である。図４８Ｂにおいて、電極Ｍ２は、電界の一層一様な制御のために、図示した如くに表面の下側に沈んでいる。Ｍ２電極に対するトレンチの深さは１０ｎｍ乃至１０００ｎｍ以上の範囲とすることが可能であり、Ｍ１電極トレンチの深さは１０ｎｍ乃至３０００ｎｍ以上の範囲とすることが可能である。
幾つかの場合に、該噛合型マイクロストラクチャ孔光検知器は裏側表面から照射させることが可能であり、且つ、幾つかの場合に、該噛合型光検知器用の物質は、数例を挙げると、ＧａＡｓ、ＩｎＰ、ＧａＮ等のＩＩＩ－Ｖ物質群から構成することが可能である。
噛合型光検知器のデータレートは、該噛合型電極間の電子正孔トランジット（移動）時間と、該噛合型電極間の容量とから主に決定させることが可能である。マイクロストラクチャ孔を具備する噛合型光検知器は該「フィンガー」間に一層低い容量を有する場合があり、そのことはＲＣ時間を更に減少させることが可能であって、その結果一層高速の光検知器となる。これら２つの時定数はトランジット時間及びＲＣ時間として一般的に知られている。高データレート噛合型装置の場合に、動作電圧において、該噛合型フィンガー間の領域が殆ど空乏状態であるように、低ドープ及び／又はイントリンシック（真性）層を使用することが可能である。動作電圧に依存して、該半導体のドーピングは真性から低ドープ、例えばＰ－－、Ｎ－－、Ｐ－、Ｎ－、Ｐ及びＮのような範囲とすることが可能である。逆バイアス電圧は－１ボルト乃至－１００ボルト、幾つかの場合に、－１ボルト乃至－３５ボルト、幾つかの場合に、－１ボルト乃至－４ボルト、及び、幾つかの場合に、０ボルトの範囲とすることが可能である。
図４８Ｃは、幾つかの実施例に基づく、マイクロストラクチャ孔を具備する噛合型光検知器の概略部分断面図である。図示した構造は図４８Ａのものと同様である。この場合には、該噛合型電極の内の一つ、例えばＭ１、がＢＯＸ層４７０６へ延在するトレンチ内に付着されている。該トレンチはウエット又はドライエッチ、又はウエット及びドライエッチの組み合わせとすることが可能である。Ｍ１噛合型電極は金属及び／又は金属シリサイドとすることが可能であり、それは該トレンチを完全に充填することが可能である。例えば、該トレンチ内のＭ１電極の幅は、６０ｎｍ以下乃至３００ｎｍ以上の範囲を有することが可能である。Ｍ２電極は該Ｉ又は低ドープ半導体４７０２、例えばＳｉ、の表面上に示されており、且つ６０ｎｍ以下乃至３００ｎｍ以上の範囲の幅を有することが可能である。該Ｉ又は低ドープ半導体４７０２、例えばＳｉ、の厚さは、３００ｎｍ乃至３０００ｎｍ以上の範囲を有することが可能である。該ＢＯＸ層４７０６の厚さは１００ｎｍ，乃至４０００ｎｍ以上の範囲を有することが可能であり、及び、幾つかの場合に、１００ｎｍ未満とすることが可能である。
図４８Ｄは、幾つかの実施例に基づく、マイクロストラクチャ孔を具備する噛合型光検知器の概略部分断面図である。図示した構造は、図４８Ｃのものと同様である。この場合には、噛合型電極Ｍ１及びＭ２の両方が、図示した如くに、ＢＯＸ層４７０６へエッチされている夫々のトレンチ内に付着されている。該噛合型電極は、ドライ及び／又はウエットエッチされているか又はドライ及びウエットエッチの任意の組み合わせでエッチされているトレンチ内に付着されている。電極Ｍ１及び／又はＭ２は金属、及び／又は金属シリサイド、及び／又は金属と金属シリサイドとの任意の組み合わせとすることが可能である。電極Ｍ１及びＭ２の両方がＢＯＸ層へ延在しているこの構造は、Ｍ１とＭ２との間に外部電圧バイアスが印加される場合にＭ１及びＭ２電極間に一層一様な電界を与えることが可能である。この様な一様な電界は、１０乃至５０Ｇｂ／ｓ以上、及び、幾つかの場合に、１００Ｇｂ／ｓ以上の範囲であるデータレート用の噛合型光検知器の高いデータレート動作にとって重要である場合がある。該Ｉ又は低ドープ層４７０２の厚さは３００ｎｍ乃至３０００ｎｍの範囲とすることが可能であり、及び、幾つかの場合に、該Ｉ又は低ドープ半導体の厚さは３０００ｎｍ以上とすることが可能である。幾つかの場合に、該Ｉ又は低ドープ層半導体４７０２の厚さは５００ｎｍ乃至５０００ｎｍ以上の範囲とすることが可能である。幾つかの場合に、マイクロストラクチャ孔４８１２は省略することが可能であり、特に或る波長において５０００ｎｍを超える層厚さの場合にそうである。マイクロストラクチャ孔を具備する噛合型光検知器は、或る波長において、マイクロストラクチャ孔の無い同様の噛合型光検知器よりも一層高い外部量子効率、又は量子効率を有することが可能である。Ｉ又は低ドープシリコンを有する噛合型光検知器に対する波長範囲８００ｎｍ乃至１１００ｎｍの範囲である場合があり、且つ、幾つかの場合に、８５０ｎｍ乃至９５０ｎｍ、及び、幾つかの場合に、８５０ｎｍ乃至１０５０ｎｍの範囲である場合がある。噛合型光検知器はＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化させることが可能であり、且つ１×４、４×４、乃至１０×１０、１００×１００、１０００×１０００以上の範囲のアレイ寸法を有することが可能である。
図４８Ｅは、幾つかの実施例に基づく、マイクロストラクチャ孔を具備する噛合型光検知器の概略部分断面図である。図示した構造は、電極が部分的にのみ該Ｉ又は低ドープＳｉ又はＧｅ／ＧｅＳｉ４７０２内へ延在しているに過ぎず、且つ、幾つかの場合に、該電極は該Ｉ又は低ドープ半導体４７０２内へ１／３途中、そして、幾つかの場合に、該Ｉ又は低ドープ半導体内へ１／２以上の途中へ延在していることを除いて、図４８Ｄのものと同様である。
該電極は金属又は金属シリサイド、又は透明金属酸化物、又は透明金属窒化物、及び／又はその任意の組み合わせとすることが可能である。幾つかの場合に、該ドーパントは横方向ＰＩＮ接合を形成するためにＰ型又はＮ型とすることが可能であり、及び、幾つかの場合に、ＮＩＮ接合を形成するためにＮ型とすることが可能であり、及び、幾つかの場合に、ＰＩＰ接合を形成するためにＰ型とすることが可能であり、且つ、幾つかの場合に、アバランシェ利得のために、ＰＩＰＮ接合、又はＮＩＮＰ接合、又はＰＩＰＩＮ接合又はＮＩＮＩＰ接合を形成するためにＰＮ接合を付加させることが可能である。そして、幾つかの場合に、ＰＩＮ接合又はＮＩＰ接合もアバランシェ利得を有することが可能である。マイクロストラクチャ孔を付加すると、電界集中は該孔において強力なものとなり、従ってマイクロストラクチャ孔の無い同等の光検知器構造よりも一層低いバイアスにおいてアバランシェ利得を達成することが可能となる。Ｍ１とＭ２との間の逆バイアス電圧は、０乃至１００ボルト、及び、幾つかの場合に、１乃至４ボルト、及び、幾つかの場合に、３乃至４０ボルト、及び、幾つかの場合に、１０乃至１００ボルト以上の範囲とすることが可能である。
図４８Ｆは、幾つかの実施例に基づく、マイクロストラクチャ孔を具備する噛合型光検知器の概略部分断面図である。この場合には、該Ｇｅ／ＧｅＳｉ層４７０２はＳｉ層４７０４上に形成されている。ＢＯＸ層４７０６はオプションである。該Ｉ又は低ドープＧｅ／ＧｅＳｉ４７０２は、１００ｎｍ乃至３０００ｎｍ以上、幾つかの場合に、５００ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、５００ｎｍ乃至１０００ｎｍの厚さ範囲を有することが可能である。該Ｉ又は低ドープＳｉ４７０４は、１００ｎｍ乃至２０００ｎｍ以上の層厚さ範囲を有することが可能であり、及び、幾つかの場合に、該ＢＯＸ層はオプションとすることが可能である。該ＢＯＸ層厚さは１００ｎｍ乃至４０００ｎｍ以上の範囲とすることが可能である。該噛合型電極Ｍ１及びＭ２は該Ｓｉ層４７０４へ延在し、且つ、幾つかの場合に、該Ｓｉ層４７０４内へ延在する。幾つかの場合に、該電極Ｍ１及びＭ２は該ＢＯＸ層へ又はその中へ延在する。該Ｍ１及びＭ２電極は金属及び／又は金属シリサイド、及び／又は金属ゲルマニウム、及び／又は金属と金属ゲルマニウム合金との任意の組み合わせとすることが可能である。Ｍ１及びＭ２電極の幅は６０ｎｍ乃至３００ｎｍ以上の範囲とすることが可能であり、且つ、幾つかの場合に、Ｍ１及びＭ２電極は６０ｎｍ未満の幅とすることが可能である。マイクロストラクチャ孔は横方向寸法が３００ｎｍ乃至３０００ｎｍ以上の範囲で、且つ深さが１００ｎｍ乃至３０００ｎｍ以上の範囲で、該Ｇｅ／ＧｅＳｉ内へエッチングさせることが可能である。該Ｇｅ／ＧｅＳｉ合金におけるゲルマニウム割合に依存する波長範囲は、８００ｎｍ乃至２０００ｎｍの範囲とすることが可能である。幾つかの場合に、マイクロストラクチャ孔４８１２は、或る波長においてＧｅ／ＧｅＳｉの一層熱い層に対して省略することが可能である。噛合型マイクロストラクチャ孔光検知器は、或る波長において、マイクロストラクチャ孔の無い同様の噛合型光検知器よりも一層高い外部量子効率を有している。
図４８Ｇは、幾つかの実施例に基づく、マイクロストラクチャ孔を具備する噛合型光検知器の概略部分断面図である。図示した構造は、図４８Ｄのものと同様であるが、この場合には、金属半導体接合の代わりにＰＮ接合が使用されており、且つＰ及びＮドーパントが該ＢＯＸ層へ延在している。幾つかの場合に、該ドーパントは該ＢＯＸ層近くまで延在している。電極Ｍ１は該Ｐウエルへのオーミックコンタクトを形成し、且つ電極Ｍ２は該Ｎウエルへのオーミックコンタクトを形成している。逆バイアスをＭ１アノードとＭ２カソードとの間に印加させる。この構造は、図４８Ｅに示した如く、Ｇｅ／ＧｅＳｉ・オン・Ｓｉ噛合型光検知器において実現することも可能である。
金属電極を有しているか、又はＰ／Ｎドーパントが該ＢＯＸ層へ、及び、幾つかの場合に、該ＢＯＸ層の近くへ延在しているかのいずれかの噛合型光検知器は、非常に一様な電界を有することが可能であり、そのことは高速の光検知器動作を発生させることとなる。該噛合型光検知器の速度は、ほぼＭ１及びＭ２電極の間の間隔によって、及びＭ１及びＭ２電極の間の容量によって決定することが可能である。１０Ｇｂ／ｓ乃至２５Ｇｂ／ｓ以上のデータレートを、Ｍ１及びＭ２電極の間隔が５００ｎｍ乃至２０００ｎｍ、幾つかの場合に、１０００ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、５００ｎｍ乃至２５００ｎｍの範囲で達成することが可能である。２５Ｇｂ／ｓ乃至５０Ｇｂ／ｓのデータレートに対しては、電極間隔は３００ｎｍ乃至１５００ｎｍの範囲とすることが可能である。該Ｉ又は低ドープ半導体層厚さは、３００ｎｍ乃至３０００ｎｍ以上、幾つかの場合に、５００ｎｍ乃至２５００ｎｍ、幾つかの場合に、５００ｎｍ乃至１５００ｎｍ、及び、幾つかの場合に、５００ｎｍ乃至１０００ｎｍ、の範囲とすることが可能である。外部量子効率（ＥＱＥ）は、或る波長において、３０％以上の範囲とすることが可能である。幾つかの場合に、該ＥＱＥは或る波長において５０％以上の範囲とすることが可能である。幾つかの場合に、該ＥＱＥは或る波長において７０％以上の範囲とすることが可能である。幾つかの場合に、該ＥＱＥは或る波長において９０％以上の範囲とすることが可能である。幾つかの場合に、該ＥＱＥは或る波長において及び或るバイアスにおいて、１００％以上の範囲とすることが可能である。
該噛合型光検知器の感光性区域の横方向寸法は、高データレート動作に対して５ミクロン乃至１００ミクロンの範囲とすることが可能であり、且つ、幾つかの場合に、高データレート動作及び／又は高時間ドメイン分解能に対して１０ミクロン乃至８０ミクロンの範囲とすることが可能である。一層低いデータレート動作及び／又は一層低い時間ドメイン分解能に対しては、該噛合型光検知器の感光性区域の横方向寸法は１００ミクロン乃至１０００ミクロン以上の範囲とすることが可能である。
幾つかの場合に、該電極又はＰ及びＮの拡散ウエルは、該ＢＯＸ層へずーと到達する代わりに、該Ｉ又は低ドープ半導体（Ｓｉ、Ｇｅ、ＧｅＳｉ）内へ部分的に延在することが可能である。例えば、幾つかの場合に、該エッチングしたトレンチ又は拡散したＰ及びＮウエル内の金属電極は該Ｉ又は低ドープ半導体内へその厚さの１／３延在することが可能であり、及び、幾つかの場合に、該Ｉ又は低ドープ半導体層の厚さの１／２を超えて延在することが可能である。該電極又は該拡散したドーパントＰ又はＮウエルの深さは、該Ｉ又は低ドープ半導体層内へ１００ｎｍ乃至２０００ｎｍ以上の範囲とすることが可能である。幾つかの場合に、該電極又はＰ及び／又はＮウエルの深さは、５００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。図示していないものは、ドライ及び／又はウエットエッチング及びドライ及びウエットエッチングの任意の組み合わせを使用して最初にエッチングされるトレンチ、及びエッチングしたトレンチ内への金属付着の前のＨＦディップ等のいずれかの表面処理である。幾つかの場合に、Ｐ及び／又はＮドーパントを該エッチングしたトレンチ内に拡散させて該トレンチの側壁にＰ及び／又はＮ接合を形成させることが可能であり、且つ該トレンチ内に金属オーミックコンタクトを形成してＰ及びＮ接合を形成することが可能である。そのトレンチの深さは、該Ｉ又は低ドープ半導体層又は領域内へ１００ｎｍ乃至２０００ｎｍ以上の範囲とすることが可能である。幾つかの場合に、該エッチングしたトレンチは、該Ｉ又は低ドープ半導体層領域内へ５００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。幾つかの場合に、該エッチングしたトレンチは、ＳＯＩウエハが使用される場合に、該ＢＯＸ層へずーと延在することが可能であり、且つＧｅ／ＧｅＳｉのＩ又は低ドープ層がＳｉのＩ又は低ドープ層上に成長される場合に、該トレンチは該Ｓｉ層へ延在することが可能である。幾つかの場合に、該トレンチは該Ｓｉ層を通過して下方へ延在する場合がある。
外部量子効率及び噛合型マイクロストラクチャ孔光検知器の速度を最適化させるために、該電極及び／又はＰ及び／又はＮ拡散ウエルの該Ｉ又は低ドープ半導体内への深さを最適化させることが可能である。その最適化は、該Ｉ又は低ドープ半導体内の光発生された電子正孔対を、逆バイアス電圧下において、該金属半導体コンタクト及び／又はＰ及びＮ接合へ掃引させることが関与している。該電極／Ｐ又はＮ接合への該電子正孔対の移動時間及び該ＲＣ時間も該噛合型マイクロストラクチャ孔光検知器に対する或る帯域幅動作に対して最適化させることが可能である。例えば、２５Ｇｂ／ｓ乃至５０Ｇｂ／ｓの帯域幅は、約３０ピコ秒以下の移動時間及び約３０ピコ秒以下のＲＣ時間を必要とする場合がある。幾つかの場合に、該移動時間及び該ＲＣ時間の平方の和が１０００ピコ秒未満であり、且つ、幾つかの場合に、５００ピコ秒未満、又は６２５ピコ秒未満である。
図４８Ｈは、幾つかの実施例に基づく、Ｐ－Ｉ又は低ドープＰＮアバランシェ横方向噛合型マイクロストラクチャ孔フォトダイオードの概略部分断面図を示している。該噛合型電極の２つの「周期」が示されている。アバランシェ利得は、或る波長範囲に対して１ｄＢ乃至２０ｄＢ以上の範囲である場合がある。層４７０２はＳｉ及び／又はＧｅＳｉとすることが可能であり且つそのＰ及びＮ拡散ウエル／トレンチが１００ｎｍ乃至３０００ｎｍ以上に変化する深さを有しており、且つ、幾つかの場合に、該Ｐ及びＮ拡散領域は該Ｉ又は低ドープ領域４７０２内へ部分的に存在することが可能である。ＳｉのＩ又は低ドープ層に対する波長範囲は７００ｎｍ乃至１１００ｎｍの範囲とすることが可能であり、ＧｅＳｉにおけるＧｅ割合に依存するＧｅＳｉのＩ又は低ドープ層に対する波長範囲は７００ｎｍ乃至２０００ｎｍの範囲とすることが可能である。該Ｉ又は低ドープ層４７０２の厚さは、２００ｎｍ乃至３０００ｎｍ、及び、幾つかの場合に、５００ｎｍ乃至１５００ｎｍの範囲とすることが可能である。データレートは、数Ｇｂ／ｓ乃至５０Ｇｂ／ｓ以上、幾つかの場合に、２５Ｇｂ／ｓ乃至３０Ｇｂ／ｓ、及び、幾つかの場合に、２５Ｇｂ／ｓ乃至４０Ｇｂ／ｓ以上の範囲とすることが可能である。該マイクロストラクチャ孔は、反転ピラミッド、漏斗、円筒状、及び／又は任意のその他の形状／形状の組み合わせとすることが可能であり、その横方向表面寸法は２００ｎｍ乃至２０００ｎｍ、幾つかの場合に、３００ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、３００ｎｍ乃至８００ｎｍの範囲とすることが可能である。該孔のエッチ深さは、１００ｎｍ乃至３０００ｎｍの範囲とすることが可能であり、及び、幾つかの場合に、該孔は該Ｉ又は低ドープ領域、又は該Ｎ及びＰ領域内へ部分的にエッチングさせることが可能である。幾つかの場合に、該マイクロストラクチャ孔は、該Ｉ又は低ドープ領域において、及び／又は、該Ｐ及び／又はＮ領域において、該ＢＯＸ層内へ完全にエッチングさせることが可能である。
図４８Ｉ乃至４８Ｌは、幾つかの実施例に基づく、４つの噛合型マイクロストラクチャ光検知器の概略部分断面図である。図４８Ｉの構造は、反転ピラミッドのマイクロストラクチャ孔を包含している。図４８Ｊの構造は、ピラミッド状突起のマイクロストラクチャを包含している。図４８Ｋは、金属電極がＰ及び／又はＮドープウエル又は領域よりも一層幅狭である状態を示している。図４８Ｌは、一つ又はそれ以上のドープ領域よりも一層幅狭の電極を有するＰＩＰＮアバランシェフォトダイオードを示している。幾つかの場合に、該電極は該Ｉ又は低ドープ層／領域に対してショットキーコンタクトを構成することが可能である。幾つかの場合に、該電極の内の一つはショットキーコンタクトとすることが可能であり且つその他の電極はオーミックコンタクトとすることが可能であり、且つ、幾つかの場合に、該電極の内の一つがショットキーで且つその他の電極がＰ又はＮウエル又は領域へオーミックコンタクトを構成することが可能である。幾つかの場合に、該層又は領域の内の一つ以上をＧｅＳｉとすることが可能である。アバランシェ利得をブレークダウン電圧において又はブレークダウン電圧を超えて観察することが可能であり、且つ、幾つかの場合に、ＰＮ、ＰＰ－Ｎ、ＰＮ－Ｎ、ＰＩＰＩＮ、ＮＩＮＩＰ、ＰＩＰＮ、ＮＩＮＰ、ショットキーＭＳＭ、ショットキーＮ、ショットキーＰにおいてブレークダウン電圧前に観察することが可能であり、且つ、幾つかの場合に、Ｐ及び／又はＮ領域の内の一つ又はそれ以上をショットキーコンタクトと置換させることが可能である。
図４９Ａ－４９Ｄは、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の概略部分平面図を示している。図４９Ａの場合には、該噛合型電極は異なる幅を有している。特に、噛合型電極Ｍ２の内の一つはその他の噛合型電極Ｍ１よりも著しく一層幅広である。電極Ｍ２は伝送線４８２６へ接続されており、且つ電極Ｍ１は伝送線４９２４へ接続されている。一層幅広の噛合型電極は半透明とすることが可能であり、従って光が該電極を透過することが可能であり、且つ該電極の間の領域に形成されているマイクロストラクチャ孔４９１２に加えてマイクロストラクチャ孔４９１０を該電極自身の上に形成することが可能である。幾つかの場合に、該噛合型電極は半導体とすることが可能であり、且つ、幾つかの場合に、半導体とＩＴＯ（インジウムスズ酸化物）等の透明金属導電性酸化物との組み合わせとすることが可能である。幾つかの場合に、該噛合型電極は金属、半導体、及び／又は透明導電性金属酸化物及び／又は半透明金属とすることも可能であり、且つ、幾つかの場合に、ニッケルシリサイド、プラチナシリサイド等のシリサイドとすることが可能である。噛合型電極幅の比は１（Ｍ１及びＭ２は同じ幅を有している）乃至１００以上（Ｍ２の幅はＭ１よりも１００倍以上である）の範囲とすることが可能である。
図４９Ｂは、Ｍ１及びＭ２電極は幅が同様であり且つ半透明金属から構成することが可能であって金属の厚さは１０ｎｍ未満、及び、幾つかの場合に、５ｎｍ未満であることを除いて、図４９Ａと同様である。該金属はＡｌ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｖ、Ｐｔ、Ａｇ、Ｚｒ、又はＴａとすることが可能である。幾つかの場合に、Ｍ１及びＭ２はＴｉＮ等の透明金属窒化物とすることが可能である。幾つかの場合に、それらは金属シリサイドとすることが可能である。電極Ｍ１及びＭ２下側の領域はＰ又はＮ型イオンでドープさせることが可能である。該電極は、幾つかの場合に、マイクロストラクチャ孔４９１０で示されているように該マイクロストラクチャ孔を完全に又は部分的に被覆することが可能であり、又は、幾つかの場合に、該マイクロストラクチャ孔は、マイクロストラクチャ孔４９１２で示されているように、該電極で被覆されることはない。
図４９Ｃは、透明金属、金属酸化物、金属窒化物、及び／又は金属シリサイドから構成される電極Ｍ１及びＭ２を示している。幾つかの場合に、Ｐ又はＮドーパントが該電極の下側とすることが可能であり、且つ、幾つかの場合に、Ｎドーパント又はＰドーパントが該電極の下側とすることが可能である。図４８Ａ－４８Ｇに示した如き電極は基板の表面下側に部分的に及び／又は完全に沈みこませることが可能である。注意すべきであるが、本書において使用されるように、「電極」という用語は、Ｍ１、Ｍ２のような電極の下側に形成されるＰ又はＮドープ領域、カソード及び／又はアノードを包含することが可能である。図示していないことは、完全に又は部分的に埋設された電極及びＰ又はＮ接合を形成するために該電極及び／又はＰ及び／又はＮドーパントをトレンチ内側に付着させてトレンチを形成するためのエッチングプロセスである。そのエッチングはドライ又はウエットとすることが可能であり、且つ、幾つかの場合に、表面処理を使用することが可能であり、且つ、幾つかの場合に、エッチング損傷を除去するために熱アニールを使用することが可能である。更に図示していないことは、酸化物又はその他の誘電体でのパッシベーションである。
該噛合型マイクロストラクチャ孔光検知器は、フォトダイオードか又はフォトコンダクタ（光伝導体）のいずれか、及び、幾つかの場合に、アバランシェフォトダイオードとすることが可能である。Ｍ1及びＭ２の電極物質は同様のものとすることが可能であり、且つ、幾つかの場合に、異なるものとすることが可能である。例えば、Ｍ１はショットキーコンタクトとすることが可能であり、且つＭ２はオーミックコンタクトとすることが可能である。幾つかの場合に、Ｍ１及びＭ２は両方ともショットキーコンタクトとすることが可能であり、幾つかの場合に、Ｍ１はＰとすることが可能であり、且つＭ２はＮとすることが可能であり、幾つかの場合に、Ｍ１及びＭ２は両方ともＮ又は両方ともＰとすることが可能である。幾つかの場合に、Ｍ１はショットキーとすることが可能であり、Ｍ２はＰ又はＮとすることが可能である。幾つかの場合に、Ｍ１は或る金属とのショットキーとすることが可能であり、且つＭ２はＭ１とは異なる金属とのショットキーとすることが可能である。例えば、Ｍ１はＡｌとすることが可能であり且つＭ２はＰｔとすることが可能である。その他の金属の組み合わせも可能であり、且つその他のＰ及びＮドーパント及び金属及びシリサイドの組み合わせも可能である。幾つかの場合に、Ｍ１は透明導電性金属酸化物とすることが可能であり、且つＭ２はＰ又はＮ型へのオーミックコンタクトとすることが可能である。そして、幾つかの場合に、Ｍ１は透明金属とすることが可能であり、且つＭ２はＰ又はＮオーミックコンタクト、及びそれらのその他の組み合わせとすることも可能である。該Ｉ又は低ドープ層はドーピング濃度が異なる１つ以上のＩ又は低ドープ層を有することが可能であり、且つ、幾つかの場合に、１つ以上の層をＧｅＳｉとすることが可能であり、それらの層は０．００１Ω・ｃｍ乃至１００Ω・ｃｍ以上の範囲の固有抵抗を有することが可能である。それらの層は連続的なものとすることが可能であり、且つ、幾つかの場合に、それらの層は非連続的なものとすることが可能であり、例えば、それらの層の或る領域は電極Ｍ１及びＭ２へのＰ及び／又はＮコンタクトを形成するためにＰ及び／Ｎの異なるドーピング濃度を有することが可能である。幾つかの場合に、アバランシェ利得のために該電極間で該半導体内にドーピングする場合があり、且つ、幾つかの場合に、電界修正のために該電極間においてドーピングが存在する場合がある、。
図４９Ｄは、噛合型マイクロストラクチャ光検知器の概略部分平面図であり、電極Ｍ１及びＭ２が孔又は突起とすることが可能なマイクロストラクチャ４９１２上をクロスオーバーすることが可能である。幾つかの場合に、該電極の幅は２０ｎｍ乃至５００ｎｍの範囲とすることが可能であり、且つ該孔の表面寸法は２００ｎｍ乃至２０００ｎｍの範囲とすることが可能である。該電極の長さ（伝送線から測定）は５００ｎｍ乃至１００００ｎｍ以上の範囲とすることが可能であり、且つ、幾つかの場合に、１ミクロン乃至１００ミクロン以上の範囲とすることが可能であり、且つ、幾つかの場合に、該電極の長さは５ミクロン乃至１０００ミクロン以上の範囲とすることが可能である。
幾つかの場合に、該噛合型光検知器の電極は曲がりくねったもの及び／又は光学的分極（偏光）感度を最小とさせるために全水平長と全垂直長とがほぼ同じであるように複数の分岐部を有することが可能である。反射防止コーティング（不図示）を該噛合型マイクロストラクチャ光検知器上の上部表面へ付与させることが可能である。そして、幾つかの場合に、非晶質半導体及び／又はブラックシリコンを該電極に対して及び該光検知器の表面上に付与することが可能である。
図４９Ｅ及び４９Ｆは、マイクロストラクチャ突起及びマイクロストラクチャ孔の概略部部分断面図である。図４９Ｅはマイクロストラクチャピラミッド４９７０を示しており、それらは交差したり、接触したりするか、又は分離することが可能である。該マイクロストラクチャピラミッドのベースは２００ｎｍ乃至２０００ｎｍ以上の範囲とすることが可能である。その物質はＳｉ又はＧｅＳｉ及び／又はＳｉとＧｅＳｉ層との任意の組み合わせとすることが可能である。該ピラミッドの高さは１００ｎｍ乃至３０００ｎｍ以上の範囲とすることが可能であり、且つ、幾つかの場合に、該反転ピラミッドの先端部は反転「マヤ」ピラミッド等のような平坦表面を有することが可能である。該反転ピラミッドは、交差し、及び／又は接触し、及び／又はそれらの間に空間を有することが可能であり、及び／又は交差し、接触し、及び交差しないの任意の組み合わせと会うることが可能である。
図４９Ｅに示したようなマイクロストラクチャ突起は横方向噛合型光検知器へ適用することが可能であり、且つ、幾つかの場合に、垂直マイクロストラクチャ光検知器へ適応することも可能である。ピラミッドとすることが可能なマイクロストラクチャ突起又は反転ピラミッドとすることが可能なマイクロストラクチャ孔のいずれかの表面横方向寸法は３００ｎｍ乃至４０００ｎｍの範囲とすることが可能である。幾つかの場合に、その表面横方向寸法は１００ｎｍ乃至２５００ｎｍの範囲とすることが可能である。マイクロストラクチャ突起又は孔の間の間隔は０（接触又は重畳）乃至３０００ｎｍの葉にとすることが可能である。幾つかの場合に、垂直ＰＩＮマイクロストラクチャ孔光検知器の場合、その間隔は１００ｎｍ乃至３０００ｎｍの範囲とすることが可能である。幾つかの場合に、マイクロストラクチャ光検知器は突起と孔の両方を有することが可能である。マイクロストラクチャ光検知器におけるマイクロストラクチャ（孔及び／又は突起）の数は１乃至１０億個以上の範囲とすることが可能である。該突起の高さ又は該孔の深さは３０ｎｍ乃至３０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、１００ｎｍ乃至５０００ｎｍ以上、及び、幾つかの場合に、１００ｎｍ乃至１５００ｎｍの範囲とすることが可能である。
図５０は、幾つかの実施例に基づく、長さの関数として幅変化を有する噛合型電極Ｍ１及びＭ２を包含している噛合型マイクロストラクチャ孔光検知器の概略部分平面図である。これはこの様な変形例の内の一つに過ぎず、その他の変形例及びパターンとすることも可能である。Ｍ１及びＭ２の電極は金属、半導体、透明金属、透明導電性金属酸化物、窒化チタン、シリサイド、等とすることが可能であり、且つＰ及び／又はＮ領域へのショットキーコンタクト及び／又はオーミックコンタクトとすることが可能である。マイクロストラクチャ孔５０１２は該電極の上及び／又は下側の領域内、及び該電極の間の空間内に配置させることが可能である。
図５１Ａ及び５１Ｂは、幾つかの実施例に基づく、選択的区域成長Ｇｅ／ＧｅＳｉを有するシリコンウエハの概略部分平面図である。該選択的区域成長させたＧｅ／ＧｅＳｉは、感光性区域がある領域５１０２内においてのみ存在することが可能である。区域５１０２の横方向寸法は０．５ミクロン乃至１０００ミクロン以上の範囲とすることが可能である。幾つかの場合に、該横方向寸法は１ミクロン乃至１００ミクロンの範囲である場合がある。円形状のＧｅ／ＧｅＳｉ光検知器においては、その直径は５ミクロン乃至１００ミクロン以上の範囲とすることが可能である。幾つかの場合に、円形状又は楕円状の区域５１０２の代わりに又はそれに加えて、噛合型光検知器用にＧｅ／ＧｅＳｉのストリップが成長される。Ｓｉウエハ上の選択的区域成長されたＧｅ／ＧｅＳｉは該ウエハを湾曲させることを回避することが可能である。何故ならば、該Ｇｅ／ＧｅＳｉのフットプリント即ち足跡は小さく且つＧｅ／ＧｅＳｉとＳｉとの間の格子不整合に起因する応力は殆ど局所化されるからである。
幾つかの場合に、１０ｎｍ以下の薄い金属層を該マイクロストラクチャ孔の上に付着させてプラズモン吸収を向上させることが可能であり、そのことは、更に、量子効率、即ち外部量子効率を向上させることが可能である。そして、幾つかの場合に、該半導体におけるマイクロストラクチャ孔への該金属膜内に同心円状又は非同心円状にナノ又はマイクロの孔を形成することが可能である。
図５１Ａは、少なくとも初期的にはマイクロストラクチャ孔を有することのないＧｅ／ＧｅＳｉ領域５１０２の選択的区域成長を具備するシリコンウエハ５１５０を示している。この場合には、該マイクロストラクチャ孔は該選択的区域領域５１０２内にエッチングさせることが可能である。図５１Ｂは、図１に関連して前述したような選択的区域成長プロセス期間中に形成したマイクロストラクチャ孔を有する選択的区域成長領域５１０４を具備するシリコンウエハ５１５２を示している。領域５１０４は正方形として図示してあるが、例えばその他の複数の側部を有する形状等の異なる形状とさせることが可能である。
J. Michel et al.、「高性能Ｇｅ・オン・Ｓｉ光検知器（High-performance Ge-on-Si photodetectors）」、ネイチャーフォトニクス、２０１０年７月３０日、（引用により本書に取り込み且つ以後「J. Michel」として参照する）は、Ｇｅ・オン・Ｓｉ／ＧｅＳｉ／ＧｅＳｉ・オン・Ｓｉの選択的区域成長を使用することを説明している。S. Assef et al.、「ＣＭＯＳ集積化高速ＭＳＭゲルマニウム導波路光検知器（CMOS-integrated high-speed MSM germanium waveguide photodetector）」、オプティックス・エクスプレス、２０１０年３月１日、Ｖｏｌ．１８、Ｎｏ．５；及びS. Assef et al. 、「２５ＧｂｐｓＷＤＭ光学的通信適用例用の９０ｎｍＣＭＯＳ集積化ナノフォトニクス技術（A 90nm CMOS Integrated Nano-Photonics Technology for 25Gbps WDM Optical Communications Applications）」、ＩＥＥＥ・インターナショナル・エレクトロン・デバイシーズ・ミーティング（ＩＥＤＭ）、２０１２年１２月１０－１２日、（これら両文献とも引用により本書に取り込み且つ以後「Assef et al. 2010」及び「Assefa et al. 2012」として参照する）はＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣと集積化して導波路Ｇｅフォトダイオードを製造するために迅速熱処理を使用して非晶質Ｇｅを結晶化させることを説明している。L. Chen et al.、「シリコン上の超低容量及び高速ゲルマニウム光検知器（Ultra-low capacitance and high-speed germanium photodetectors on silicon）」、オプティカル・エクスプレス、２００９年５月１１日、Ｖｏｌ．１７、Ｎｏ．１０、（この文献を引用により本書に取り込み且つ以後「Chen et al.」として参照する）、はＧｅ・オン・Ｓｉフォトダイオードを製造すためのウエハボンディングについて説明している。
図５２Ａは、光学的フィールドの有限差分時間領域（ＦＤＴＤ）計算に対して使用される構造の断面図である。図５２Ｂは、図５２Ａに示した構造における光学的フィールドのＦＤＴＤ計算のプロットである。図５２Ｂの縦軸は、孔を具備する該Ｉ又は低ドープ半導体（この例においてはＳｉ）における光学的吸収を示している。光学的吸収は外部量子効率と直接的に関係しており、且つ、幾つかの場合に、それは外部量子効率である場合がある。図５２Ｂの横軸は、入射光学信号の０．８ミクロンから０．９５ミクロンにおけるミクロン単位での波長である。実線の曲線５２１０は、該噛合型フィンガーに沿って偏光された光及び該噛合型電極に対して垂直方向に偏光された光に対する平均の光学的吸収を示している。点線の曲線５２１２は、該電極に対して平行に偏光された光に対する光学的吸収を示しており、且つダッシュの曲線５２１４は該電極に対して垂直に偏光された光を示している。平均の光学的吸収、即ち平均の外部量子効率は８５０ｎｍにおいて８０％を超えており、且つ９５０ｎｍにおいて５０％を超えている。モデル化される構造は１ミクロンの厚さのＩ又は低ドープＳｉマイクロストラクチャ孔を有しており、それは反転ピラミッドであり且つ正方形の一つの側部に沿って７００ｎｍである。Ｍ１及びＭ２電極の間の間隔は１４００ｎｍであり、且つ該電極の幅は３００ｎｍである。該噛合型マイクロストラクチャ孔光検知器は、８５０－９５０ｎｍの波長範囲にわたって、マイクロストラクチャ孔の無い同等の光検知器よりも一層高い外部量子効率を有している。該噛合型マイクロストラクチャ孔光検知器はその上部表面上で照射される。該電極は該Ｉ又は低ドープＳｉ上に配置される。
X. Xiao et al.、「標準ＣＭＯＳプロセスでモノリシックに集積化したＭＳＭ光検知器を具備する２Ｇｂ／ｓ光学的受信機（A 2Gb/s optical receiver with monolithically integrated MSM photodetector in Standard CMOS Process）」、チャイニーズ・サイエンス・ブレチン、２０１１年７月、Ｖｏｌ．５６、Ｎｏ．２１（この文献は引用により本書に取り込み且つ以後「Xiao et al」として参照する）は、ＣＭＯＳ/ＢｉＣＯＭＳ ＡＳＩＣと集積化されたシリコンＭＳＭについて説明している。Liu et al.、「縮尺したアクティブ層を具備するシリコン・オン・インシュレータ基板上の１４０ＧＨｚ金属－半導体－金属光検知器（140 GHz metal-semiconductor-metal photodetectors on silicon-on-insulator substrate with scaled active layer）」、アプライドフィジックスレターズ（７）、１９９４年８月１５日（この文献を引用により本書に取り込み且つ以後「Liu et al. 1994」として参照する）は、１４０ＧＨｚの帯域幅に到達するＳｉＭＳＭ光検知器について説明している。
図５３は、幾つかの実施例に基づく、表面照射型光検知器の２次元アレイの配置の概略図である。モノリシック表面照射型集積化２次元光検知器アレイが、表面照射型光検知器５３７４を使用して製造された状態が示されている。光検知器５３７４は表面照射型であるので、それらは高密度２次元アレイに配設させることが可能であり且つＣＭＯＳＢｉＣＭＯＳ ＡＳＩＣ５３３２とモノリシックに集積化させることが可能である。寄生効果は著しく減少されて高性能を可能としている。２次元表面照射型光検知器アレイ用のこの例においては、オプチカルファイバー５３６４は各々非常に高い帯域幅光学データ通信用の光検知器へ結合させることが可能である。幾つかの場合に、単一のファイバーは複数の波長を担持する２次元アレイへ結合させることが可能であり、且つ個別的な波長は、グレーティング等の波長選択性フィルターを使用して特定の光検知器へ指向させることが可能である。ＬｉＤＡＲ等の適用例の場合、１００×１００以上の表面照射型光検知器からなる非常に高密度の２次元アレイを、高空間分解能適用例用にＣＭＯＳＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化させることが可能である。ＰＩＮ等の垂直光検知器及びＰＩＮ又はＭＳＭ等の横方向光検知器の両方において吸収を向上させ、従って外部量子効率を向上させるためにマイクロストラクチャ孔を使用することは、或る波長において、マイクロストラクチャ孔の無い同様の光検知器のものよりも該光検知器の感度及び応答速度を著しく向上させることを可能とする。注意すべきことであるが、端部照射型である既知の導波路光検知器等の非表面照射型光検知器は、１次元アレイに配列させることが可能であるに過ぎず、従って、表面照射型光検知器のように高密度適用例に適しているものではない。
図５４Ａ及び５４Ｂは、幾つかの実施例に基づく、垂直マイクロストラクチャ孔ＰＩＮフォトダイオード及び横方向マイクロストラクチャ孔ＰＩＮフォトダイオードの概略部分断面図である。Ｐ＋とＮ＋の層又は領域の間の層又は領域である該Ｉ層は、しばしば、１×１０１２／ｃｍ３乃至５×１０１６／ｃｍ３のドーピング範囲を有しており、それは真性又は低ドープＰ－Ｎ－層又は領域と呼ぶことが可能である。幾つかの場合に、Ｐ＋及びＮ＋層又は領域の間の領域は、１×１０１６乃至８×１０１７／ｃｍ３以上のドーピング範囲を有する場合がある。これはＮ又はＰドーピングと呼ぶことが可能である。該Ｉ又は低ドープ領域が一層高いドーピングを有している場合には、アノードとカソードとの間に印加される逆バイアスに起因する空乏化の幅は、例えば５×１０１５／ｃｍ３より下の非常に低いドーピングを有するＩ又は低ドープ領域に対するよりも一層小さく、その結果－４乃至－１０ボルトの範囲の一層低いブレークダウン電圧となり、一方、Ｉ又は低ドープ層／領域に対するブレークダウン電圧は－１０ボルト乃至－１００ボルト以上の範囲である場合があり、且つ、幾つかの場合には、－１０乃至－４５ボルトである。該Ｐ＋とＮ＋との間の層又は領域に対してのドーピングレベルが１乃至５×１０１７／ｃｍ３の範囲である場合には、ブレークダウン電圧よりも低い電圧においてアバランシェ利得が観察される場合があり、それは例えば－５ボルトである。例えば、垂直Ｐ＋Ｎ＋マイクロストラクチャ孔フォトダイオードにおいて、該Ｐ＋が０．２ミクロンの厚さで且つ該Ｎが１．５ミクロンで且つ該Ｎ＋が０．２ミクロンである場合に、１０４０ｎｍの波長において該表面を光学信号が照射すると、０．７Ａ／Ｗ以上に高い応答性を得ることが可能であり、それは約－４ボルトのバイアス電圧においてでありそれは約５Ｖのブレークダウン電圧よりも約１ボルト低い。マイクロストラクチャ孔５４１２は反転ピラミッドであり、その側部横方向寸法は約７００ｎｍであり、且つ間隔は約３００ｎｍである。マイクロストラクチャ孔ＳｉＰ＋ＮＮ＋光検知器の応答性は１０４０ｎｍ波長においてマイクロストラクチャ孔の無い同様のシリコンＰ＋ＮＮ＋光検知器よりも約５倍だけ一層たかく、且つ、幾つかの場合に、その応答性はマイクロストラクチャ孔の無い同様のＳｉＰ＋ＮＮ＋光検知器よりも１０倍以上である場合がある。
同様の向上された応答性を該横方向Ｐ＋ＮＮ＋マイクロストラクチャ孔フォトダイオードに対しても観察することが可能であり、その場合に、Ｍ１及びＭ２噛合型フィンガーの間の間隔は１．５ミクロンとすることが可能であり且つ該マイクロストラクチャ孔は横方向側部寸法が約７００ｎｍであり且つ間隔が３００ｎｍである反転ピラミッドとすることが可能である。その他の寸法の反転ピラミッド及び間隔でも向上された吸収、従って向上された外部量子効率を発生させることが可能である。反転ピラミッドの横方向寸法は、５００ｎｍ乃至１０００ｎｍの範囲とすることが可能であり、及び、幾つかの場合に、６００ｎｍ乃至１３００ｎｍ以上の範囲とすることが可能であり、及び、該間隔は０ｎｍ（横方向フォトダイオードの場合のみ）乃至１０００ｎｍの範囲とすることが可能である。
図５５Ａ及び５５Ｂは、図４８Ｄ及び４８Ｅに示した構造のＦＤＴＤシミュレーションのプロットである。該電極は３００ｎｍ幅であり、該反転ピラミッドは基部横方向寸法が７００ｎｍであり、反転ピラミッド間の間隔が３００ｎｍであって、該電極は１７００ｎｍのギャップを有している。該Ｉ又は低ドープＳｉは、シリコンウエハの上の２０００ｎｍのＢＯＸ層の上で１０００ｎｍの厚さを有している。図５５Ａは、８００ｎｍ乃至１０００ｎｍの入射フォトン波長に対しての吸収（１－反射－透過）即ち近似的に外部量子効率を示している。ダッシュ曲線５５１０は該Ｉ又は低ドープ層内への電極５００ｎｍを示しており（図４８Ｅにおける如く）、及び実線曲線５５１２は該ＢＯＸ層への電極を示している（図４８Ｄにおける如く）。該プロットから理解されるように、該吸収及び／又は外部量子効率（ＥＱＥ）は８００－１０００ｎｍの間の波長の殆どにおいて８０％を超えることが可能であり、且つ、幾つかの場合に、該ＥＱＥは６０％以上であることが可能であり、及び、幾つかの場合に、該ＥＱＥは８００－１０００ｎｍのスパンにおける波長の内の幾つかにおいて４０％以上であることが可能である。図５５Ｂは、図４８Ｄ及び４８Ｅにおけるものと同様であるが、マイクロストラクチャ孔が無い場合の噛合型フォトダイオードの吸収即ちＥＱＥを示している。ダッシュ曲線５５２０は該Ｉ又は低ドープ層内への電極５００ｎｍを示しており（図４８Ｅにおける如く）、且つ実線曲線５５２２は該ＢＯＸ層への電極を示している（図４８Ｄにおける如く）。理解される如く、その吸収即ちＥＱＥは８００と１０００ｎｍとの間の波長の幾つかにおいて２０％以下である。噛合型マイクロストラクチャ孔フォトダイオードは、マイクロストラクチャ孔の無い同等の噛合型フォトダイオードよりも一層高い吸収即ちＥＱＥを有することが可能である。
図５６Ａ及び５６Ｂは、横方向噛合型光検知器と垂直ＰＩＮマイクロストラクチャ孔光検知器の両方に対してのＧｅ・オン・Ｓｉの２ステップ選択的区域成長の部分概略断面図である。図５６Ａは、これも選択的区域成長によって形成された以前に成長されたＧｅ層の上に選択的区域成長によって形成したマイクロストラクチャ孔を具備する横方向ＰＩＮ噛合型光検知器を示している。Ｇｅの成長が望まれない区域はＳｉＯ２、窒化シリコン、又はアルミニウム酸化物等の誘電体で被覆される。マイクロストラクチャ孔５６１２は、図１における如く、マイクロストラクチャ孔が所望される区域内に誘電体島状部を配置させることによりマイクロストラクチャ孔５６１２が形成され、及び選択的区域成長を使用することによって、図中に示した如く、誘電体が存在する領域を除いて全ての箇所にＧｅが形成される。Ｐ及びＮドーパントを注入することが可能であり且つ電極Ｍ１及びＭ２は該Ｐ及びＮドーパント上にオーミックコンタクトを形成することが可能であり、その結果、夫々、アノード及びカソードとなる。説明の便宜上、１個のセルと一対の噛合型電極が示されているに過ぎない。マイクロストラクチャ孔の寸法は１００ｎｍ乃至４０００ｎｍの範囲となることが可能である。該孔と孔との間の間隔は１００ｎｍ乃至３０００ｎｍの範囲とすることが可能である。幾つかの場合に、該Ｇｅ層又は該Ｇｅ層の内の少なくとも一つは、Ｇｅの割合が０未満乃至１の範囲であるＧｅＳｉとすることが可能である。該Ｇｅ及び／又はＧｅＳｉは真性及び／又は低ドープＰ及び／又はＮとすることが可能である。該装置Ｓｉ層は真性及び／又は低ドープＰ及び／又はＮとすることが可能である。
図５６Ｂは、Ｇｅ・オン・Ｓｉの垂直ＰＩＮ２ステップ選択的区域成長を示している。Ｇｅの最初の下側の層はＳｉ上に選択的区域成長され、それは該検知器の感光性区域を画定する。Ｇｅの２番目の選択的区域成長はマイクロストラクチャ孔５６１４を形成するために使用される。Ｐ＋Ｇｅ層を該Ｉ又は低ドープＧｅの上に成長させて該垂直ＰＩＮ構造を完成することが可能である。幾つかの場合に、該Ｐ領域はＰドーパントイオンでイオン注入させるか又は拡散させることが可能である。Ｇｅの該Ｐ表面上にアノード電極を形成することが可能であり、且つ該Ｎ＋Ｓｉ層上にカソード電極を形成することが可能である。該Ｇｅは真性（Ｉ又は低ドープＰ及び／又はＮ）とすることが可能であり、該装置層ＳｉはＮ＋とすることが可能であり、且つ該ＢＯＸ層はオプションとすることが可能である。幾つかの場合に、該ＧｅはＧｅＳｉ合金とすることが可能である。
該Ｐ及びＮは交換可能であり、且つ、幾つかの場合に、Ｐ及びＮの複数の領域を実現してアバランシェフォトダイオードを形成することが可能である。アバランシェ利得は、横方向構造であるか又は垂直構造であるかにかかわらずに、ＰＮ、ＰＩＮ、ＰＩＰＮ、ＰＩＰＩＮ構造において観察することが可能である。アバランシェ利得は、ブレークダウン電圧前の電圧において、ブレークダウン電圧において、及び／又はブレークダウン電圧よりも高い電圧において達成することが可能である。逆バイアスが該アノードと該カソードとの間に印加されるが、その場合の電圧は－１乃至－１００ボルトの範囲、及び、幾つかの場合に、－１乃至－３５ボルト、及び、幾つかの場合に、－１乃至－２０ボルトの範囲である。
図５６Ａ及び５６Ｂは、Ｇｅ・オン・Ｓｉの２ステップ選択的区域成長を示しており、且つ、幾つかの場合に、２ステップを超える選択的区域成長を使用することが可能である。幾つかの場合に、横方向ＰＩＮ及び垂直ＰＩＮマイクロストラクチャ光検知器の製造のためにＧｅ／ＧｅＳｉの複数の層を使用することが可能である。幾つかの場合に、その構造は、数例を挙げると、ＰＮ、ＰＩＮ、Ｐ－Ｎ、ＰＮ－Ｎ、ＰＩＰＮ、Ｐ－ＰＮ、ＰＮ－ＰＮ、ＰＩＰＩＮとすることが可能である。該Ｐ及びＮは交換可能である。
幾つかの場合に、該ＢＯＸ層は、該マイクロストラクチャ光検知器の下側及び／又は該ＣＭＯＳＢｉＣＭＯＳ ＡＳＩＣの下側から、部分的に及び／又は完全に除去させることが可能である。幾つかの場合に、熱的冷却を助けるために、空気又は流体を該ＢＯＸ層をエッチング除去した領域内に強制的に流入させることが可能である。
H. Zang et al.、「金属－ゲルマニウム－金属光検知器へのドーパント分離の適用及びその暗電流抑圧メカニズム（Application of dopant segregation to metal-germanium-metal photodetectors and its dark current suppression mechanism）」、アプライド・フィジックス・レターズ、９２、０５１１１０（２００８）（引用により本書に取り込む）は、暗電流を減少させるために、例えばＭ１及びＭ２の両方がＰドーピングを有しており、且つＭ１及びＭ２が反対極性のドーピングを有しており、Ｍ１及びＭ２の両方がＰドーピングを有しているというように、Ｐ及びＮドーピングを使用するショットキーバリア高さの修正について説明している。この文献は、又、Ｇｅ・オン・Ｓｉの選択的エピタキシャル成長（ＳＥＧ）としても知られている選択的区域成長の１例について説明している。
図５７は、幾つかの実施例に基づく、選択的区域成長させたＧｅ・オン・Ｓｉの部分的概略断面図であって、その場合に、マイクロストラクチャ孔をエッチングし、次いで該マイクロストラクチャ孔の上にＧｅの再成長を行っている。このマイクロストラクチャ孔５７１２上のＧｅ５７１４の再成長は、ドライ及び／又はウエットエッチングの結果としてマイクロストラクチャ孔の側壁に対する損傷に起因するリーク電流を減少させることが可能である。選択的区域成長させたＧｅ及び／又はＧｅＳｉは、５ミクロン乃至１０００ミクロン以上、及び、幾つかの場合に、２０ミクロン乃至８０ミクロン、及び、幾つかの場合に、３０ミクロン乃至２００ミクロンの範囲の直径を有することが可能である。最初の選択的区域成長させたＧｅの厚さは、３００ｎｍ乃至３０００ｎｍ、及び、幾つかの場合に、５００ｎｍ乃至５０００ｎｍの範囲とすることが可能である。マイクロストラクチャ孔５７１２は、最初の選択的区域成長させたＧｅ層内にドライ及び／又はウエットエッチされ、その場合の横方向寸法は１００ｎｍ乃至４０００ｎｍの範囲であり且つ該マイクロストラクチャ孔間の間隔は１００ｎｍ乃至３０００ｎｍである。該マイクロストラクチャ孔のエッチ深さは１００ｎｍ乃至３０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、該深さは１００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。該マイクロストラクチャ孔は、該ＧｅのＩ又は低ドープ層内へ部分的にエッチングさせることが可能であり、又は該Ｓｉ層へ該ＧｅのＩ又は低ドープ層を貫通して完全にエッチングさせることが可能である。２番目の選択的区域成長させたＧｅ５７１４を、図示した如くに、最初の選択的区域成長させたＧｅ上に成長させる。この２番目の層Ｇｅ／ＧｅＳｉ５７１４は１００ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、５０ｎｍ乃至３０００ｎｍ、及び、幾つかの場合に、１００ｎｍ乃至５００ｎｍの範囲の厚さを有することが可能である。Ｐ及びＮ領域を形成して横方向噛合型マイクロストラクチャ孔光検知器又は垂直ＰＩＮマイクロストラクチャ孔フォトダイオードを形成することが可能である。幾つかの場合に、横方向又は垂直フォトダイオードに対して、コンタクトの一つ又はそれ以上をショットキーコンタクトとすることが可能である。
該Ｇｅ／ＧｅＳｉマイクロストラクチャ光検知器は８００ｎｍ乃至２０００ｎｍの波長範囲で動作することが可能である。光学データ通信のためには、波長範囲は１０００ｎｍ乃至１３５０ｎｍ及び１５５０ｎｍ乃至１６７０ｎｍとすることが可能であり、その場合の後者は約２ｋｍ乃至１００ｋｍ以上の長距離光学的リンクにとって望ましいものである。ＬｉＤＡＲ適用例において、１３５０ｎｍ乃至１６５０ｎｍの範囲における長波長動作は目の安全性の観点から望ましい場合がある。幾つかの場合に、複数のパルス動作及び／又は変調スキームでの複数の波長を正確な信号取得のため、及び異なるパルス動作波長及び／又は変調スキームを使用している場合がある他のＬｉＤＡＲからの干渉を回避するために使用することが可能である。幾つかの場合に、ＬｉＤＡＲシステムの感度を増加させるためにホモダイン及び／又はヘテロダインを使用することが可能であり、及び、幾つかの場合に、ＬｉＤＡＲシステムの性能及び感度を増加させるために複数の波長を使用することが可能である。更に、自動車の適用例の場合、自動車の間での自由空間長波長通信の使用は自動車の安全性及び交通管理にとって有益的である場合がある。幾つかの場合に、自転車に乗っている人及び歩行者に自動車が近づいてきていることを警告するために自転車に乗っている人及び歩行者も自由空間通信ユニットを有することが可能である。
横方向フォトダイオード又はフォトコンダクタ噛合型光検知器又は垂直フォトダイオードの両方について、Ｉ又は低ドープＰ－、Ｎ－、及び／又はＮ及びＰドーピングを有するＳｉ及び／又はＧｅ／ＧｅＳｉの一つ又はそれ以上の層が存在する場合がある。更に、Ｉ又は低ドープＰ－、Ｎ－、及び／又はＮ及びＰドーピングを有するＳｉ及び／又はＧｅ／ＧｅＳｉである領域が存在する場合がある。該ドーピングはＮ－－、Ｐ－－、乃至Ｐ＋＋、Ｎ＋＋、又は近似的に１×１０１４／ｃｍ３乃至１×１０２０／ｃｍ３以上のＮ及びＰドーパントイオンの範囲とすることが可能である。マイクロストラクチャ孔及び／又は突起はＰ、Ｉ（又は低ドープ）、Ｎの少なくとも一つ以上の層／領域内に形成することが可能である。幾つかの場合に、少なくとも一つ又はそれ以上の層／領域はＧｅ／ＧｅＳｉとすることが可能である。
図５８Ａ及び５８Ｂは、幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・ＳｉＰＩＮ垂直マイクロストラクチャフォトダイオードの概略部分断面図である。図５８Ａは、該Ｉ又は低ドープ領域５８０４内に上方に延在するＳｉ突起５８１０を示している。領域５８０４に対する該Ｇｅ／ＧｅＳｉは該Ｓｉ突起５８１０上に成長させた選択的区域である。該Ｓｉ突起５８１０はピラミッド又は反転ピラミッドとさせることが可能である。該ピラミッド又は反転ピラミッドは、５００ｎｍ乃至３０００ｎｍの範囲の横方向寸法及び０乃至２０００ｎｍの範囲とすることが可能な間隔を有することが可能である。Ｐ＋Ｇｅ／ＧｅＳｉ層５８０２は、Ｎ＋Ｓｉ５８０６上に成長された該Ｉ又は低ドープＧｅ／ＧｅＳｉ層５８０４の上に成長される。幾つかの場合に、ＢＯＸ層を包含させることが可能である。該Ｉ又は低ドープＧｅ／ＧｅＳｉ層５８０４は０．４ミクロン乃至２ミクロンの厚さ範囲を有することが可能であり、及び、幾つかの場合に、０．５ミクロン乃至１ミクロンとすることが可能である。幾つかの場合に、該Ｇｅ／ＧｅＳｉのＩ又は低ドープ層５８０４は２ミクロンより大きな厚さを有することが可能である。Ｐ＋Ｇｅ／ＧｅＳｉ層５８０２は０．０５ミクロン乃至０．３ミクロンの厚さ範囲を有することが可能である。金属オーミックコンタクト５８２０をアノードとすることが可能な該Ｐ＋層上に形成することが可能であり、且つ金属オーミックコンタクト５８２２をカソードとすることが可能な該Ｎ＋上に形成することが可能である。逆バイアスを該アノードと該カソードとの間に印加させる。光学信号がＰ＋Ｇｅ／ＧｅＳｉ５８０２の上部表面上に入射し、及び、幾つかの場合に、該Ｓｉ基板の底部表面から入射することが可能である。該Ｇｅ／ＧｅＳｉフォトダイオードのための波長は、該ＧｅＳｉにおけるＧｅの割合に依存して、８００ｎｍ乃至２０００ｎｍの範囲を取ることが可能である。図５８Ｂは、Ｉ又は低ドープＧｅ、又は幾つかの場合に、ＰＧｅ／ＧｅＳｉ、とすることが可能な該Ｐ＋Ｇｅ／ＧｅＳｉ層５８０２上の突起５８１２を示している。その突起高さは０．１ミクロン乃至１ミクロンの範囲とすることが可能である。アノード及びカソードを、夫々、該Ｐ＋Ｇｅ／ＧｅＳｉ及び該Ｎ＋Ｓｉの上に形成させることが可能である。幾つかの場合に、該突起５８１２は高屈折率誘電体とすることが可能であり且つ５００ｎｍ乃至２０００ｎｍの範囲の横方向寸法を有することが可能であり、且つ該突起の間隔は０乃至１０００ｎｍ以上の範囲とすることが可能である。
図５９Ａ－５９Ｃは、幾つかの実施例に基づく、フォトコンダクタ（光伝導体）及びフォトダイオードのＩＶ（電流―電圧）特性のグラフ図である。実線の曲線５９１０，５９２０，５９３０は、光が該光検知器上に入射していない場合のＩＶ特性で、しばしば暗所ＩＶと呼ばれる特性を示している。点線の曲線５９１２，５９２２，５９３２は該光検知器上に光が入射している場合であって、明所ＩＶと呼ばれる。図５９Ａ及び５９Ｂに見られるように、フォトコンダクタは対称的なＩＶ特性を有することが可能であり、従って、該フォトコンダクタは逆バイアスと順方向バイアスの両方で動作することが可能である。例えば、それは－０．５ボルト乃至－１００ボルトで動作することが可能であり、＋０．５ボルト乃至＋１００ボルトで動作することが可能である。見られるように、これらの曲線は、負の電流と負の電圧で、及び正の電流と正の電圧で、該負及び正の電圧において対称的である。幾つかの場合に、該曲線は殆ど対称的である場合がある。幾つかの場合に、コンタクト寸法における差異に起因して幾らかの非対称性が存在する場合がある。図５９Ａは、ショットキー半導体ショットキー配置の１例、又は均等的にＭＳＭ光検知器の連続的なショットキーで、その場合に該ショットキー対半導体のコンタクトは空乏層を発生するものを示している。図５９ＡのＩＶ特性は順方向と逆バイアスの両方で動作することが可能な連続的なショットキーダイオードを示している。
図５９Ｂは、金属電極が半導体とオーミックコンタクトを行う場合のフォトコンダクタのＩＶ特性を示している。照射下において、該フォトコンダクタの抵抗は変化し且つ該フォトコンダクタが照射されていない場合と比較して一層低い抵抗となることが可能である。幾つかの場合に、該フォトコンダクタは感光性利得を有することが可能である。該構造はＭＳＭ噛合型構造とすることが可能であり、その場合に、金属電極がＰＩＰ及びＮＩＮ等のオーミックコンタクトを形成する。
図５９Ｃは、ショットキー半導体オーミック（Ｐ又はＮ）又はＰＩＮ又はＰＮ、及び、幾つかの場合に、ＰＩＰＮ、ＰＩＰＩＮのＩＶ曲線フォトダイオード特性を示している。フォトダイオードは逆バイアス電圧下で動作し、その場合に、逆バイアスはアノードとカソードとに印加させ、及び、幾つかの場合に、それは０バイアスで動作する場合がある。高速動作のために、－１ボルト乃至－３０ボルト以上の範囲の逆バイアスをアノードとカソードとに印加させることが可能である。噛合型横方向マイクストラクチャ孔／突起光検知器は、コンタクトに依存して、フォトコンダクタとしてか又はフォトダイオードとしてのいずれかで構成することが可能である。垂直マイクロストラクチャ孔／突起光検知器は、しばしば、ＰＩＮ又はショットキーフォトダイオードであり、且つ、幾つかの場合に、例えばＮＩＮ又はＰＩＰコンタクトを有するフォトコンダクトタ構造において製造させることも可能である。
図６０は、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の概略部分断面図である。該構造はショットキーコンタクトを具備するＩ又は低ドープＮ－Ｓｉ６００４を包含している。幾つかの場合に、Ｐ及び／又はＮコンタクトが、該Ｉ又はＮ－Ｓｉ層６００４下側のＰ層と共に使用される。コンタクト６０２４を該ＰＳｉ６００６上に形成されて該Ｐ層６００６と該Ｎ－Ｓｉ層６００４との間に逆バイアスを可能とさせる。該ＰとＮ－Ｓｉとの間に逆バイアスを印加させることにより、速度及び、幾つかの場合に、ＥＱＥを該噛合型マイクロストラクチャ孔光検知器において向上させることが可能であり、その光検知器はＭ１とＭ２とによって形成されるコンタクトに依存してフォトコンダクタか又はフォトダイオードとすることが可能である。孔６０１２は、数例を挙げると、ピラミッド、円筒状、円錐状、台形状とすることが可能であり、且つ、幾つかの場合に、それは複数の形状の組み合わせを有することが可能である。該突起の横方向寸法は、５０ｎｍ乃至３０００ｎｍ、及び、幾つかの場合に、３００ｎｍ乃至１５００ｎｍの範囲とすることが可能である。該突起は０ｎｍ乃至２０００ｎｍの間隔とさせることが可能である。該突起の高さは５０ｎｍ乃至２０００ｎｍ以上、及び、幾つかの場合に、１０ｎｍ乃至１５００ｎｍ、及び、幾つかの場合に、１００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。
図６１Ａ及び６１Ｂは、幾つかの実施例に基づく、横方向噛合型光検知器及び垂直光検知器のナノストラクチャの断面図である。マイクロストラクチャ孔６１１２は孔として図示してあるが、それらは孔又は突起とすることが可能である。該光検知器上及び該電極上、及び、幾つかの場合に、該伝送線上の該マイクロストラクチャ６１１４は光学反射を減少させることが意図されている。該マイクロストラクチャ光検知器の表面からオプチカルファイバー内へ戻される光学反射は、好適には、－１２Ｂ以下、及び、幾つかの場合に、
－２６ｄＢ以下とすべきである。該表面上に反射防止コーティングを付与することが可能であり、それは、しばしば、一つ以上の誘電体の薄い膜から構成され、その場合の光学的屈折率は該媒体と該光検知器との間の幾何学的平均であり、その場合に該媒体はしばしば空気であり且つ該光検知器は該半導体の屈折率を有するものである。該誘電体層の厚さはしばしば４分の一波長及び／又は該光検知器の表面上に入射する光学信号の四分の一波長の倍数である。該誘電体膜はエッチングしてナノストラクチャを形成することが可能であり、それは周期的及び／又はランダムなものとすることが可能であり、そのことは更に光トラップし且つ反射を防止することが可能である。該透明な誘電体膜は高い光学的誘電定数を有しており、数例を挙げると、例えば、Ｈｆ酸化物、Ｓｉ窒化物、ＺｎＳｅ、Ａｌ酸化物、ＧｅＮ等である。これらのナノストラクチャ６１１４は１０ｎｍ乃至１０００ｎｍ以上の範囲の横方向寸法を有することが可能である。その間隔は０ｎｍ乃至１０００ｎｍの範囲とすることが可能である、且つその高さは１０ｎｍ乃至３０００ｎｍの範囲とすることが可能である。幾つかの場合に、ブラックＳｉを使用することが可能であり、及び、幾つかの場合に、ブラックＧｅを使用することが可能であり、及び、幾つかの場合に、数例を挙げると、ブラックＡｌ窒化物、Ｇａ窒化物等を使用することが可能である。
ナノストラクチャ反射防止コーティングの利点は、ナノストラクチャの無い同様の一つ又は複数の誘電体層よりも、波長及び角度の依存性が一層少ないということである。これらのナノストラクチャはパターン状とすることが可能であり、且つ、幾つかの場合に、パターン状としないことも可能であり、それはドライエッチプロセスが表面に適用されるブラックＳｉを形成する方法と同様である。
光学通信のためには、該マイクロストラクチャ光検知器からの非常に低い光学的反射が望ましい。ＬｉＤＡＲ適用例に対しては、該マイクロストラクチャ光検知器の表面からの超低反射は通常それほど重要ではない。例えば、ＬｉＤＡＲ適用例に対しては、マルチモードファイバーに対しての短い到達範囲及び単一モードファイバーに対しての長い到達範囲／中間の到達範囲に依存してその反射がしばしば－１２ｄＢ乃至－２６ｄＢである光学通信と比較して、－１０ｄＢ以下の反射が適切である。
H. Cansizoglu、「異なる形状を有する半導体ナノストラクチャの光学的吸収特性（Optical Absorption Properties of Semiconducting Nanostructures with Different Shapes）」、アドバンスト・オプチカル・マテリアルズ、２０１３、１、１５８－１６６；J.Q. Xi et al.、「フレスネル反射の広帯域除去用の低屈折率を有する光学的薄膜物質（Optical thin-film materials with low refractive index for broadband elimination of Fresnel reflection）」、ネイチャー・フォトニクス、Ｖｏｌ．１、２００７年３月、（これら両方の文献を引用により本書に取り込む）は、反射を減少させるためにナノストラクチャを使用することを議論している。誘電体ナノガラスは、広範な波長範囲及び広範な入射角度にわたって、反射を１％未満へ、及び、幾つかの場合に、０．２％以下へ減少させる場合に効果的である場合がある。１３５０ｎｍ波長範囲において或る単一モード光学的データ通信に対して－２６ｄＢの反射性が必要とされる場合がある。
図６２Ａ及び６２Ｂは、幾つかの実施例に基づく、ＩＩＩ－Ｖ物質群垂直マイクロストラクチャＰＩＮ光検知器及び横方向ＭＳＭ噛合型マイクロストラクチャ孔光検知器の部分概略断面図である。５０Ｇｂ／ｓ以上のデータレート、及び、幾つかの場合に、５０ＧＨｚ以上の帯域幅を有する光検知器に対して、高速のトランジット（通過）時間を可能とするためにはその吸収層は必然的に薄いものである。吸収層厚さ、例えばＩｎＧａＡｓ層６２０４等、は２００ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、３００ｎｍ乃至５００ｎｍの範囲とすることが可能である。垂直ＰＩＮ構造の場合における光検知器の直径は、５ミクロン乃至３０ミクロン、及び、幾つかの場合には、８ミクロン乃至２０ミクロンの範囲とすることが可能である。図６２Ａは厚さが３００ｎｍ乃至１０００ｎｍの範囲であるＰ＋ＩｎＰ層からなる表面照射型ＰＩＮ構造を示している。その吸収層ＩｎＧａＡｓ６２０４はＩ又は低ドープとすることが可能であり且つＮ＋ＩｎＰ層又は基板上に成長させて３００ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、３００ｎｍ乃至５００ｎｍの範囲の厚さを有することが可能である。Ｎ＋ＩｎＰ層の場合、その層厚は１０００ｎｍ乃至５０００ｎｍの範囲とすることが可能であり、かつ半絶縁性のＩｎＰ基板上とさせることが可能である。マイクロストラクチャ孔６２１２はウエット又はドライエッチングさせることが可能であり、且つ、数例を挙げると、反転ピラミッド、円筒状、円錐状、台形状等の形状を有することが可能であり、且つ５００ｎｍ乃至２５００ｎｍ、及び、幾つかの場合に、７００ｎｍ乃至１５００ｎｍの範囲の表面横方向寸法を有することが可能である。マイクロストラクチャ孔６２１２の端部同士の間隔は１００ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、１００ｎｍ乃至５００ｎｍの範囲とすることが可能である。該マイクロストラクチャ孔の深さは１００ｎｍ乃至１５００ｎｍ以上の範囲とすることが可能である。該孔は該Ｐ＋ＩｎＰ層内に部分的に、及び、幾つかの場合には、該Ｐ＋ＩｎＰ層を貫通して該Ｉ又は低ドープＩｎＧａＡｓ層へ、及び、幾つかの場合に、該Ｉ又は低ドープＩｎＧａＡｓ層内へ部分的に、及び、幾つかの場合に、該Ｉ又は低ドープＩｎＧａＡｓ層を貫通してエッチングさせることが可能である。アノード等のオーミックコンタクト該Ｐ＋ＩｎＰ上に形成することが可能であり、且つカソードを該Ｎ＋ＩｎＰ上に形成することが可能である。図示した如く、該Ｐ＋ＩｎＰを貫通して且つ該ＩｎＧａＡｓ層を貫通してエッチングすることにより感光性領域を画定するためにメサを使用することが可能である。
図６２Ｂは、半絶縁性ＩｎＰ基板上のＩ又は低ドープＩｎＧａＡｓ層６２０５の上にＩ又は低ドープＩｎＰ層を有するＭＳＭ又はショットキー半導体ショットキー噛合型マイクロストラクチャ光検知器を示している。該ＩｎＰ層は１００ｎｍ乃至１０００ｎｍの範囲の厚さを有することが可能であり、且つ該ＩｎＧａＡｓ層６２０５は２００ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、２００ｎｍ乃至６００ｎｍの範囲の厚さを有することが可能である。マイクロストラクチャ孔６２１２はウエット又はドライエッチングすることが可能であり、且つ、数例を挙げると、反転ピラミッド、円錐状、台形状、円筒状の形状とすることが可能である。該マイクロストラクチャ孔は５００ｎｍ乃至２５００ｎｍの範囲の横方向寸法を有することが可能であり、且つマイクロストラクチャ孔の間の端部同士の間隔は０及び／又は交差状態乃至１０００ｎｍの範囲とすることが可能である。該孔は該上部ＩｎＰ層内へ部分的にエッチングさせることが可能であり、及び、幾つかの場合に、該上部ＩｎＰ層を貫通し且つ該ＩｎＧａＡｓ層内へ部分的に、及び、幾つかの場合に、該ＩｎＧａＡｓ層を貫通してエッチングさせることが可能である。幾つかの場合に、該ＩｎＰ上部層は省略する場合がある。噛合型電極を金属半導体ショットキーコンタクトとして該上部ＩｎＰ層上に形成し、その場合に、Ｍ１及びＭ２電極下側の領域が夫々ドープしたＰ及びＮである場合には、該コンタクトはＰ及びＮコンタクトとすることが可能である。該噛合型電極間隔は３００ｎｍ乃至１０００ｎｍの範囲とすることが可能であり、且つ電極Ｍ１及びＭ２の幅は１０ｎｍ乃至１８０ｎｍの範囲とすることが可能である。
ＩｎＰと整合したＩｎＧａＡｓ格子に対する波長範囲は約１３００ｎｍ±１００ｎｍ以上であり、及び、幾つかの場合に、それは１２５０ｎｍ乃至１３５０ｎｍ、及び、幾つかの場合に、±２００ｎｍ、及び、幾つかの場合に、±３００ｎｍで中心周波数が１３００ｎｍとすることが可能である。ＩｎＰ上にＩｎＧａＡｓ、Ｐ等のその他の物質組成を使用することにより、その他の波長範囲を達成することが可能である。データレートは４０Ｇｂ／ｓ乃至８０Ｇｂ／ｓ、及び、幾つかの場合に、その上限が１００Ｇｂ／ｓ以上の範囲とすることが可能である。－１乃至－４０ボルト、及び、幾つかの場合に、－１乃至－３．３ボルトの範囲の電圧でアノードとカソードとの間に逆バイアスを印加させることが可能である。Ｍ１とＭ２とが対称的であるか又は連続するショットキーコンタクト等のように殆ど対称的であるＭＳＭの場合には、該光検知器は順方向及び逆バイアス電圧の両方で動作することが可能であり、例えば、正の電圧をＭ１へ印加させ且つ負の電圧をＭ２へ印加させることが可能であり、及び、幾つかの場合に、負の電圧をＭ１へ印加させ且つ正の電圧をＭ２へ印加させることが可能である。その電圧範囲は－１ボルト乃至－４０ボルト以上とすることが可能であり、及び、幾つかの場合に、その電圧範囲は－１ボルト乃至－４０ボルト以上、及び、幾つかの場合に、該電圧は－１乃至３．３ボルトの範囲とすることが可能である。
幾つかの場合に、その他のＩＩＩ－Ｖ物質を一つ又はそれ以上の層において使用することが可能であり、且つ、幾つかの場合に、少なくとも一つの層をＳｉ及び／又はＧｅ及び／又はＧｅＳｉとすることが可能である。そして、幾つかの場合に、一つ又はそれ以上の層を結晶性及び／又は非結晶性とすることが可能である。幾つかの場合に、該Ｐ及びＮは交換可能である。
垂直ＰＩＮ及び横方向ＭＳＭショットキーコンタクト及び／又はＰＮコンタクト下において、Ｓｉ、Ｇｅ・オン・Ｓｉ、ＧｅＳｉ・オン・Ｓｉ、及びＩＩＩ－Ｖ光検知器に対して、アバランシェ利得を観察することが可能である。該アバランシェ利得は、幾つかの場合に、ブレークダウン電圧の前に観察することが可能であり、かつマイクロストラクチャ孔又は突起光検知器は、ブレークダウン電圧の前に、マイクロストラクチャ孔又は突起の無い同様の光検知器よりも一層高い利得を有することが可能である。マイクロストラクチャ孔又は突起は端部において高い電界を有する場合があり、そのことはブレークダウン電圧より前の利得を発生させることが可能であり、その利得は、マイクロストラクチャ孔又は突起の無い同様の構造で観察される利得よりも一層高いものである場合がある。
O. Wada et al.、「ＡｌＩｎＡｓ／ＧａＩｎＡｓ傾斜超格子を組み込んだ超高速ＧａＩｎＡｓ金属－半導体－金属フォトダイオード（Very high GaInAs metal-semiconductor-metal photodiode incorporating an AlInAs/GaInAs graded superlattice）」、アプライド・フィジックス・レターズ、５４（１）２、１９８９年１月（この文献を引用により本書に取り込む）は、１．５ミクロンの吸収層厚さを有する高速ＩＩＩ－ＶＭＳＭフォトダイオードについて議論している。データレートが表面照射型光検知器に対して２５Ｇｂ／ｓを超えて増加すると、その吸収層は必然的に、例えば１．５ミクロン以下のように薄くなり、従って光発生されたキャリアのトランジット時間は３０ピコ秒未満、及び、幾つかの場合に、２０ピコ秒未満となる。このような薄い層の場合、マイクロストラクチャ孔は吸収を向上させることが可能であり、且つマイクロストラクチャ孔の無い同等の光検知器よりもいっそう高いＥＱＥを有することが可能である。
幾つかの場合に、ＭＳＭ又は垂直ショットキー光検知器を製造するために非晶質Ｓｉを使用することが可能である。例えば、S. Ghanbarzadeh、「デジタルイメージング適用例用の低暗電流非晶質シリコン金属－半導体－金属光（Low Dart Current Amorphous Silicon Metal-Semiconductor-Metal Photodetector for Digital Imaging Applications）」、ＩＥＥＥ・エレクトロン・デバイシーズ・レターズ、Ｖｏｌ．３５、Ｎｏ．２、２０１４年２月（この文献を引用により本書に取り込む）を参照するとよい。この様な装置はイメージングのために使用することが可能であり、及び、幾つかの場合に、マイクロストラクチャ孔を付加した場合には、該検知器が感応する波長を拡張させることが可能である。
図６３Ａ及び６３Ｂは、幾つかの実施例に基づいて、垂直形態と横方向形態の両方でのＧｅ及び／又はＧｅＳｉ・オン・Ｓｉマイクロストラクチャ光検知器の部分断面図である。図６３Ａは垂直Ｇｅ・オン・Ｓｉマイクロストラクチャ孔フォトダイオードを示しており、その場合にＧｅは選択的区域成長を使用して成長されている。例えば、J. Michelを参照するとよい。Ｇｅ中のマイクロストラクチャ孔６３１２も選択的区域成長によって形成されている。この場合に、２段階の選択的区域成長プロセスが使用される。図６３Ａの例においては、最初のＧｅ層６３０５が成長され、次いでＧｅ層６３０４である。Ｇｅの成長が望まれない区域をマスクするために誘電体６３１０が使用される。誘電体６３１０は二酸化シリコン、Ｓｉ窒化物、Ａｌ酸化物、及び／又はその他の誘電体物質である。Ｓｉ及び／又はその他の非晶質半導体などのその他のマスク物質を使用することも可能である。マイクロストラクチャ孔６３１２は選択的区域成長を使用してＧｅ６３０４内に形成され、且つＮ＋ドーピングを有するポリＳｉ層６３０２を使用して該Ｎ層を形成することが可能である。該構造はＰ＋Ｓｉ基板６３０６上に成長され、及び、幾つかの場合に、ＳＯＩウエハ上とすることが可能である。Ｇｅ６３０４及び６３０５はＩ又は低ドープである。マイクロストラクチャ孔６３１２は３００ｎｍ乃至２５００ｎｍの範囲の横方向寸法を有することが可能であり、且つ該マイクロストラクチャ孔の端部間の間隔は１００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。この例において、Ｐ＋Ｓｉ６３０６上の選択的区域成長されたＧｅ又はＧｅＳｉ６３０５の最初の層は２００ｎｍ乃至１０００ｎｍの範囲の厚さを有することが可能であり、且つマイクロストラクチャ孔を具備する２番目に選択的区域成長されたＧｅ６３０４は１００ｎｍ乃至１０００ｎｍの範囲の厚さを有することが可能である。該ポリＳｉＮ＋層６３０２は１００ｎｍ乃至１０００ｎｍの範囲の厚さを有することが可能である。カソードを該Ｎ＋ポリＳｉ層６３０２上に形成することが可能であり、且つアノードを該Ｐ＋Ｓｉ基板又は層６３０６上に形成することが可能である。光学信号は、表面照射型光検知器に対しては正面（上部）から入射することが可能であり、及び、幾つかの場合に、光学信号は底部照射型光検知器に対しては基板側の背面（底部）から入射することが可能である。このプロセスはＣＭＯＳ又はＢｉＣＭＯＳエレクトロニクスと互換性があり、従ってＣＭＯＳ，ＢｉＣＭＯＳ ＡＳＩＣ（不図示）と集積化させることが可能である。幾つかの場合に、該マイクロストラクチャ孔はウエット及び／又はドライエッチングによって形成することが可能である。該孔は円錐状、台形状、円筒状、及び／又は複数の形状の組み合わせとすることが可能である。図６３ＡのＧｅ／ＧｅＳｉ・オン・ＳｉのＰＩＮマイクロストラクチャ孔光検知器に対する波長範囲は、７５０ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、８００ｎｍ乃至１７００ｎｍ、幾つかの場合に、８００ｎｍ乃至１３５０ｎｍ、幾つかの場合に、９５０ｎｍ乃至１３５０ｎｍ、幾つかの場合に、１０００ｎｍ乃至１３５０ｎｍとすることが可能である。マイクロストラクチャ孔Ｇｅ／ＧｅＳｉ光検知器のＥＱＥは、或る波長にたいして、マイクロストラクチャ孔の無い同等のＧｅ／ＧｅＳｉ光検知器よりも一層高いものとすることが可能である。
図６３Ｂは、ＭＳＭ又は噛合型マイクロストラクチャ孔形態における同様のＧｅ／ＧｅＳｉ光検知器を示している。噛合型電極Ｍ１及びＭ２は、Ｉ又は低ドープとすることが可能なポリシリコン６３０２上にショットキーコンタクトを形成することが可能であり、且つ該選択的区域成長されたＧｅ６３０４はＳｉ基板又は層６３０６上のＩ又は低ドープとすることが可能である。そして、幾つかの場合に、ＳＯＩウエハを使用することが可能であり、それはＢＯＸ層を包含することが可能である。光は上部表面から入射することが可能であり、且つ、幾つかの場合には、底部表面から入射することが可能である。図示していないものは、反射防止コーティング及び／又は反射防止ナノストラクチャである。更に図示していないものは、ＣＭＯＳ又はＢｉＣＭＯＳプロセスの一部として光検知器を被覆する場合のある何らかの付加的なパッシベーション又は誘電体である。図６３Ｂの該噛合型Ｇｅ／ＧｅＳｉマイクロストラクチャ光検知器もＣＭＯＳ、ＢｉＣＭＯＳ ＡＳＩＣ（不図示）と集積化させることが可能である。Liu et al.、「Ｃ及びＬ帯域遠隔通信用のＳｉプラットフォームの引張り歪型Ｇｅｐ－ｉ－ｎ光検知器（Tensile strained Ge p-i-n photodetectors of Si platform for C and L band telecommunications）」、ジャーナル・オブ・アプライド・フィジックス ９８、０１３５０１（２００５）（この文献を引用により本書に取り込み、以後「Liu et al 2005」として参照する）は、Ｇｅ・オン・ＳｉのＰＩＮフォトダイオードについて議論している。
例えば、Liu et al 2005はＧｅ上のポリシリコンの使用について議論している。H. Zang et al.、「極めて大きな暗電流の抑圧のために金属－中間層－半導体－金属の構造を使用した非対称的接触型ゲルマニウムフォトダイオード（Asymmetrically contacted germanium photodiode using a metal-interlayer-semiconductor-metal structure for extremely large dark current suppression）」、オプティックス・レターズＶｏｌ．４１、Ｎｏ．１６、２０１６年８月１５日（この文献を引用により本書に取り込み、以後「Zang et al. 2016」として参照する）は、Ｔｉ酸化物の使用について議論している。M. Miura et al.、「ＳｉＧｅ層によって被覆された高度に一様なＭＳＭゲルマニウム光検知器を具備する差動受信器（Differential receivers with highly-uniform MSM Germanium photodetectors capped by SiGe layer）」、オプティックス・エクスプレス、Ｖｏｌ．２１、Ｎｏ．２０、２０１３年１０月７日（この文献を引用により本書に取り込む）は、ＧｅとＴｉＮとの間の界面においてのＳｉＧｅの使用について議論している。Dushaq et al.、「低温ＲＦ－ＰＥＣＶＤを使用してシリコン上に成長させた金属－ゲルマニウム－金属光検知器（Metal-germanium-metal photodetector grown on silicon using low temperature RF-PECVD）」、オプティックス・エクスプレス、Ｖｏｌ．２５、Ｎｏ．２５、２０１７年１２月１１日（この文献を引用により本書に取り込み、以後「Dushaq et al.」として参照する）は、例えば、非晶質Ｓｉの使用について議論している。更に、Ｐ及びＮ接合もＧｅ光検知器において使用することが可能である。幾つかの場合に、透明導電性金属酸化物、例えばインジウムスズ酸化物、を使用することが可能である。暗電流を減少させるための種々の技術の組み合わせを使用することが可能である。
B.S. Person et al.、「エレクトロニック－フォトニック集積化のための非晶質基板上のゲルマニウム光検知器（Germanium Photodetectors on Amorphous Substrates for Electronic-Photonic Integration）」、ＩＥＥＥ２０１６ ９７８－１－５０９０－１９０３－８／１６（この文献を引用により本書に取り込み、以後「Person et al.」として参照する）は、暗電流を減少させるためにＡｌ電極とＧｅとの間の界面において使用されるＡｌ酸化物について議論している。
T. Nishimura et al.、「超薄い絶縁膜を挿入することにより強くピン止めされた金属／ゲルマニウム界面におけるショットキーバリア高さの顕著なシフト（A significant Shift of Schottky Barrier Heights at Strongly Pinned Metal/Germanium Interface by Inserting an Ultra-Thin Inslating Film）」、アプライド・フィジックス・エクスプレス、Ｖｏｌ．１ ２００８（この文献を引用により本書に取り込み、以後「Nishimura et al.」として参照する）は、暗電流／リーク電流を減少させるために使用したＧｅ酸化物について議論している。
パッシベーションは示されておらず、且つ、幾つかの場合に、暗電流を減少させるために非晶質Ｓｉ及び／又はその他の誘電体を使用することが可能である。J. Kang、「プラズマ後酸化によるＧｅＯｘ－パッシベーションしたゲルマニウム金属－半導体－金属光検知器における暗電流の抑圧（Suppression of dart current in GeOx-passivated germanium metal-semiconductor-metal photodetector by plasma post-oxidation）」、オプティックス・エクスプレス、Ｖｏｌ．２３、Ｎｏ． １３、２０１５年６月２９日（この文献を引用により本書に取り込む）は、暗電流又はリーク電流を減少させる場合に効果的である表面パッシベーションについて議論している。
選択的区域成長は多くのリサーチグループによって示されている。光検知器の目的のために結晶性Ｇｅ及び／又は多結晶性Ｇｅを成長させるその他の方法は、非晶質Ｇｅのデポジション即ち付着と、それに続く迅速熱アニール、及び、幾つかの場合に、レーザアニールを使用することによるものである。例えば、Assefa et al. 2010及びAssefa et al. 2012を参照するとよい。更に、該Ｇｅ・オン・Ｓｉ又はＧｅＳｉ・オン・Ｓｉ光検知器はＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣと集積化させることが可能である。例えば、Y. Urino et al.、「単一シリコン基板上にレーザ、光学スプリッタ、光学変調器及び光検知器と集積化させた１２．５－Ｇｂｐｓ光学相互接続のデモンストレーション（Demonstration of 12.5-Gbps optical interconnects integrated with lasers, optical splitters, optical modulators and photodetectors on a single silicon substrate）」、オプティックス・エクスプレス、Ｖｏｌ．２０、Ｎｏ．２６、２０１２年１２月１０日（この文献を引用により本書に取り込み、以後「Xiao et al.」として参照する）を参照するとよい。
幾つかの場合に、Ｇｅ・オン・Ｓｉ光検知器を製造するためにウエハボンディングを使用することが可能である。例えば、Chen et al.を参照するとよい。
J. Liu et al.、「Ｃ及びＬ帯域遠隔通信用のＳｉプラットフォーム上の引張り歪型Ｇｅｐ－ｉ－ｎ光検知器（Tensile strained Ge p-i-n photodetectors on Si platform for C and L band telecommunications）」、アプライド・フィジックス・レターズ、８７、０１１１０、２００５（この文献を引用により本書に取り込み、以後「Liu et al. 2005-1」として参照する）は、ＮＩＰ構造を形成するためにＧｅ・オン・Ｓｉフォトダイオード上に付着したＮポリシリコン、及び低リーク／暗特性について議論している。
図６４Ａ及び６４Ｂは、幾つかの実施例に基づく、対称的及び非対称的であるマイクロストラクチャ孔Ｇｅ・オン・Ｓｉ噛合型ＭＳＭ光検知器の部分断面図である。図６４Ａは、数例を挙げると、Ａｌ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｓｉ酸化物等であって酸化物の厚さが１ｎｍ乃至１０ｎｍの範囲である薄い金属酸化物上の金属電極を示している。図６４Ａは対称的なＭＳＭを示しており、且つ図６４Ｂは非対称的なＭＳＭを示しており、その場合に電極の内の一つＭ１は酸化物上にあり且つ他方の電極Ｍ２はＧｅ上にある。例えば、Zang et al. 2016、Person et al.、Dushaq et al.、Nishimura、Liu et al. 2005、及びLiu et al. 2005-1を参照するとよい。前述した如く、酸化物以外のその他の物質を使用することが可能であり、例えば、ポリシリコン、非晶質シリコン、ＧｅＳｉ、及び／又はそれらの任意の組み合わせなどがある。幾つかの場合に、該層の内の少なくとも一つは、Ｇｅ割合が０より大きく且つ１以下であって１とは全部がＧｅであるＧｅＳｉとすることが可能である。幾つかの場合に、結晶性、多結晶性、又は非晶質の半導体と関連してＰ及びＮドーパントを使用することが可能である。ＢＯＸ層はオプションとすることが可能である。
図６４Ａは、連続する金属酸化物半導体コンタクトを示しており、且つ正電圧バイアスか又は負電圧バイアスのいずれかで動作させることが可能である。図６４Ｂは、Ｍ１に対する金属酸化物半導体コンタクトを示しており、Ｍ２コンタクトはリーク性ショットキーコンタクトとすることが可能であり、且つ、幾つかの場合に、Ｍ２はオーミックコンタクトとすることが可能であり、その場合に、該噛合型マイクロストラクチャ孔光検知器の動作は、Ｍ１へ印加される逆バイアスで最良の性能を有している。一方、Ｍ２と相対的にＭ１に対して負の電圧を印加させることが可能である。そのバイアス電圧は－１乃至－１０ボルトの範囲とすることが可能であり、且つ、幾つかの場合に、－１乃至－３．３ボルトとすることが可能である。図６３について説明した如くリーク電流又は暗電流を減少させるための方法を全ての垂直及び横方向光検知器構造へ適用させることが可能であり、その場合に、該層の内の少なくとも一つはＧｅ割合が０乃至１の範囲であるＧｅＳｉであり、且つ、幾つかの場合に、Ｇｅ割合は０より大きく且つ１以下の範囲である。
図６５Ａ－６５Ｃは、幾つかの実施例に基づく、噛合型マイクロストラクチャ孔光検知器の部分平面図であり、その場合に、該孔は該噛合型電極へ接続されている。幾つかの場合に、２５Ｇｂ／ｓ以上のデータレート達成するために、該噛合型電極の間隔は１ミクロン未満とすることが可能である。例えば、Liu et al. 1994を参照するとよい。
マイクロストラクチャ孔噛合型ＭＳＭ光検知器の場合、該孔は、或る波長において２５Ｇｂ／ｓ以上のデータレートを達成するために該噛合型電極の間隔よりも一層大きくさせることが可能である。例えば、１３５０ｎｍの波長において、該マイクロストラクチャ孔の横方向寸法は１０００ｎｍ乃至２０００ｎｍの範囲とすることが可能であり、且つ該噛合型電極の間の間隔は１．５ミクロン以下、及び、幾つかの場合に、１ミクロン未満とさせることが可能である。該噛合型電極の幅は２０ｎｍ乃至３００ｎｍの範囲とすることが可能である。該マイクロストラクチャ孔が該噛合型電極の間隔よりも一層大きいという状態を解消するために、該マイクロストラクチャ孔自身が該噛合型電極の一部を形成することが可能である。
図６５Ａは、正方形のマイクロストラクチャ孔６５１２を示しており、それは、例えば、反転ピラミッドとすることが可能であり、且つ該噛合型電極Ｍ１、Ｍ２及びＭ３は該孔に対して対角線上にある。注意すべきことであるが、図６５Ａ－６５Ｃにおいて、参照番号「Ｍ３」があるが、理解すべきことは、２つの極性の噛合型電極が存在する多くの場合において、Ｍ３への参照はＭ１と関連させることが可能である。幾つかの場合に、噛合型電極は、図示した如くに、該孔を取り囲むことが可能である。マイクロストラクチャ孔の端部同士の間隔は、１ミクロン未満とすることが可能であり、且つ、幾つかの場合に、０．５ミクロン未満、及び、幾つかの場合に、０．３ミクロン以下とすることが可能である。図６５Ａは、中間点において正方形のマイクロストラクチャ孔６５１２を接続している噛合型電極Ｍ１、Ｍ２及びＭ３を示しており、及び、幾つかの場合に、該マイクロストラクチャ孔を取り囲むことが可能である。図６５Ｂは円形の孔、又は殆ど円形状のマイクロストラクチャ孔６５１４を示しており、該孔は六角形状格子において断面が円筒状又は台形状とすることが可能であり、その場合に、該噛合型電極Ｍ１、Ｍ２及びＭ３は該孔を接続しており、及び、幾つかの場合に、図示した如くに該孔を取り囲むことが可能である。マイクロストラクチャ孔６５１４の間隔は１００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。正方形であるか又は円形のいずれかの孔に対する孔寸法は３００ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、６００ｎｍ乃至１７００ｎｍの範囲とすることが可能である。
幾つかの場合に、該マイクロストラクチャ孔は周期的なものとすることが可能であり、且つ、幾つかの場合に、非周期的、及び、幾つかの場合に、ランダムとすることが可能である。該マイクロストラクチャ孔の横方向寸法は一様なもの、及び、幾つかの場合に、非一様なものとすることが可能である。該マイクロストラクチャ孔の形状は多角形状、楕円状、円形状、アメーバ状、及び／又は複数の形状及び寸法の任意の組み合わせとすることが可能である。
マイクロストラクチャ孔は、該噛合型電極の一体的な一部とすることが可能であり、その場合に、該孔の表面は金属酸化物半導体（ＭＯＳ）、金属半導体（ショットキー）、ポリシリコン、ｐｎ、ｐｐ、ｎｎ接合、オーミックコンタクトを形成するためのｐドーピングと、ｎドーピングと、水素とを具備する場合又は具備しない場合の非晶質Ｓｉ（ａ－Ｓｉ）を有することが可能である。幾つかの場合に、ＧｅＳｉのＳＡＧ又はＧｅを該マイクロストラクチャ孔の表面上に成長させることが可能である。
該Ｇｅ、ＧｅＳｉ、Ｓｉの上部表面は、数例を挙げると、Ａｌ酸化物、Ｈｆ酸化物、Ｔｉ酸化物等、及び、幾つかの場合に、Ｓｉ酸化物、の金属酸化物でコーティングすることが可能である。その他の誘電体又はａ－Ｓｉ：Ｈを幾つかの場合に付着させることが可能である。金属噛合型電極はを該誘電体の上に付着させてリーク電流又は暗電流を減少させることが可能である。
金属、透明導電性金属酸化物、ＴｉＮ、金属シリサイド、等を単独で又は任意の組み合わせで該孔における接触電極として使用することが可能であり、且つ該接続用電極で隣接するマイクロストラクチャ孔を共に接続してＭ１、Ｍ２及びＭ３を形成する。これらは接合及び電極の例の幾つかに過ぎず、金属、金属酸化物、金属窒化物、非晶質半導体、多結晶半導体、結晶性半導体のその他の組み合わせを使用して、ＭＯＳ金属半導体、ＰＮ接合、オーミックコンタクト、ドーパント分離を形成することが可能である。
図６５Ｄ－６５Ｇは、図６５Ａ－６５Ｃに示したマイクロストラクチャ孔の例の部分概略断面図である。図６５Ｄ及び６５Ｅに示した如く、孔６５１２は、薄い金属、透明導電性金属酸化物、非晶質Ｓｉ、Ｐ又はＮドープしたか又はドープしていないポリＳｉ、金属酸化物、及び／又はその任意の組み合わせからなる層６５０２で完全に又は部分的に被覆させることが可能である。更に、図６５Ｆ及び６５Ｇに示す如く、孔６５１２は点線６５０３で示したようにＮ及び／ＰドーパントイオンでドープさせてＰＰ、ＮＮ、又はＰＮ接合を形成させることが可能であり、及び、幾つかの場合に、ポリＳｉ及び／又は非晶質Ｓｉの付加的な層を該孔内に完全に又は部分的に付着させることが可能であり、及び、幾つかの場合に、金属又は透明導電性金属酸化物を使用することも可能である。噛合型電極Ｍ１及びＭ２は該孔６５１２を取り囲むことが可能であり、従って該孔は、図６５Ａ－６５Ｃに示した如くに電気的に接続させることが可能である。幾つかの場合に、該噛合型電極はショットキーコンタクト、又は金属－酸化物－半導体コンタクト、及び、幾つかの場合に、Ｐ又はＮ接合、及び、幾つかの場合に、その組み合わせを形成することが可能である。Ｇｅ割合が０より大きく且つ１以下で変化することが可能なＧｅＳｉの場合に、リーク電流又は暗電流の制御は重要であり、且つ一層高いバンドギャップ物質、例えばポリＳｉ、又は非晶質Ｓｉ、又は金属酸化物を使用することが可能である。
該孔が該噛合型電極の一部を形成している場合には、逆バイアスの印加によって、反対極性の電極へ接続されている隣接する孔の間に電界を発生させることが可能である。幾つかの場合に、－０．５乃至－１０ボルト以上の逆バイアスをＭ１とＭ２との間に印加させることが可能であり、及び、幾つかの場合に、０乃至－３．３ボルト以上の逆バイアス電圧を印加させることが可能である。対称的及び／又は殆ど対称的なＩＶ特性の場合、該ＭＳＭ光検知器は順方向バイアスか又は逆方向バイアスのいずれかで動作することが可能である。金属、透明導電性金属酸化物、金属酸化物、ポリＳｉ、非晶質Ｓｉ、及びその任意の組み合わせの層厚さは、１ｎｍ以下乃至１００ｎｍ以上の範囲とすることが可能である。そして、幾つかの場合に、１ｎｍ乃至１００ｎｍである。該ドーパントは、１×１０１７／ｃｍ３乃至５×１０１９／ｃｍ３以上の範囲のドーパント濃度で１乃至１００ｎｍ以上拡散することが可能である。該ドーパントを活性化させるために熱アニールを使用することが可能である。
図６６は、半田バンプ技術を包含することが可能な単一チップ上のＣＭＯＳ、ＢｉＣＭＯＳ ＡＳＩＣと集積化されたモノリシックに集積化したカッドＳｉ／ＧｅＳｉ／Ｇｅ垂直ＰＩＮ又は横方向ＭＳＭの概略平面図である。該カッド光検知器６６５０は表面照射型であり、及び、幾つかの場合に、該カッド光検知器は背面側即ち基板側から照射させることが可能である。該光検知器周りの領域内にＨ、Ｈｅ、Ｏ、Ｎ、及び／又はその他のイオンのイオン注入を使用するなどにより電気的分離部６６６０が与えられる。幾つかの場合に、トレンチを電気的分離部６６６０用に使用することが可能であり、例えば、各光検知器６６５０周りの溝等である。幾つかの場合に、該光検知器をＣＭＯＳ、ＢｉＣＭＯＳ ＡＳＩＣ６６３２から分離させるためにトレンチ又は注入を使用することが可能である。ダッシュ線で輪郭を示した光及びＲＦシールド６６４０は、クロストーク及び／又は干渉を最小化させるために、ＣＭＯＳ、ＢｉＣＭＯＳ ＡＳＩＣ６６３２を被覆し且つ該光検知器の伝送線６６４２を部分的に被覆するために使用することが可能である。ＡＳＩＣ６６３２は該光検知器６６５０の内の一つ又はそれ以上と結合した一つ又はそれ以上のアクティブ電子回路を有することが可能であり、それによりその電気的出力を処理し且つ処理した信号を該チップから送信する。個々のアクティブ電子回路は任意の適宜の形態とさせることが可能であり、例えば、リニアアレイ、２次元アレイ、３次元アレイ等の垂直配置とさせることが可能である。
図６７は、幾つかの実施例に基づく、図６６に示した構造の概略部分断面図である。ハーメチックシール等のバッファ層６７１０が、モノリシックに集積化されたカッド光検知器及びＣＭＯＳ、ＢｉＣＭＯＳ ＡＳＩＣチップの全表面をシールさせることが可能である。該バッファ層６７１０は、ポリマー及び／又は二酸化シリコン、及び／又は窒化シリコン、及び／又はその他の誘電体とすることが可能である。光学的／ＲＦシールド６６４０はＳｉ、Ｇｅ、金属、金属ワイヤのナノ粒子から構成することが可能であり、その場合に、光はＳｉ及び／又はＧｅの該ナノ又はマイクロ粒子によって吸収させることが可能であり、且つ該ＲＦフィールドは金属ナノ／マイクロ粒子又はナノ／マイクロワイヤによって吸収させることが可能である。幾つかの場合に、光を吸収するために染料を使用することが可能である。反射を減少させるために、ナノガラス等のマイクロ／ナノストラクチャを該光／ＲＦシールド上に形成させることも可能である。
図６８Ａ－６８Ｊは、幾つかの実施例に基づく、ＳＯＩウエハ上にＧｅ・オン・Ｓｉマイクロストラクチャ孔フォトダイオードを製造する幾つかの処理ステップを例示した断面図である。該基本的なステップの内の幾つかのみを示してあり、パッシベーション、反射防止、表面処理、完全なＣＭＯＳ／ＢｉＣＭＯＳプロセスにおいて使用することが可能な付加的な誘電体層等のステップは包含されていない。更に図示していないものは、該光検知器と同一のチップ上に製造されるＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣである。幾つかの場合に、該光検知器の製造ステップはＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣのものの処理ステップと織り交ぜることが可能である。更に図示していないものは、電気的分離トレンチ又は電気的イオン注入又は光シールド及び／又はチップ全体の及び／又は、幾つかの場合に、チップの一部のハーメチックシール等である。更に、該チップをプリント回路基板へ取り付けるための半田バンプ技術が図示されておらず、及び、該光検知器とＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとのモノリシック集積化を完成するためのその他の技術及び該プリント回路基板への取り付けは図示されていない。光学信号は正面（上部）表面から入射することが可能であり、且つ、幾つかの場合に、フリップチップ技術を使用してその背面（底部）表面上に入射することが可能である。幾つかの場合に、該処理ステップの内の幾つかはラインのフロントエンド（ＦＥＯＬ）である場合があり、且つ、幾つかの場合に、該処理ステップの幾つかは中間ステップである場合があり、及び、幾つかの場合に、該処理ステップの内の幾つかはＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣ用のラインのバックエンド（ＢＥＯＬ）プロセスである場合がある。
図６８Ａは、基本的な開始物質、この場合には、Ｓｉ上のＢＯＸ上のＰ型装置層を示している。該装置層Ｐ型（又はＮ型）は１乃至４０Ω・ｃｍ以上の範囲の固有抵抗を有することが可能であり、且つ該装置層は０．２－２μｍ以上、及び、幾つかの場合に、約０．３－１μｍの範囲の厚さを有することが可能である。
図６８Ｂは、該装置層内へのボロン注入を示しており、それは０．１Ω・ｃｍ以下、及び、幾つかの場合に、０．０１Ω・ｃｍ以下の固有抵抗を達成するための単一又は複数のエネルギ／ドーズとすることが可能である。幾つかの場合に、該ボロンのイオン注入は選択的区域注入とすることが可能である。該イオン注入の深さは５０ｎｍ－３００ｎｍ以上の範囲とすることが可能である。
図６８Ｃは、Ｇｅ、及び、幾つかの場合に、ＧｅＳｉ、及び、幾つかの場合に、Ｇｅ及びＧｅＳｉ層の組み合わせ、の選択的区域成長のための誘電体層の付着を示している。該誘電体は熱的に成長させたＳｉ酸化物とすることが可能であり、及び、幾つかの場合に、Ａｌ酸化物等のその他の酸化物、及び／又はＳｉ窒化物とすることが可能である。該酸化物はＧｅ／ＧｅＳｉが所望される区域においてのみパターン形成され、及び、更に、該マイクロストラクチャ孔は任意の形状とすることが可能な酸化物島状部の付着によって形成することが可能であり、及び、幾つかの場合に、円形状又は楕円状、及び、幾つかの場合に、正方形又は多角形、又は複数の形状の任意の組み合わせとすることが可能である。該酸化物の厚さは、例えば１ｎｍ等の、数ｎｍ乃至１０００ｎｍ以上、及び、幾つかの場合に、１００ｎｍ－３００ｎｍの範囲とすることが可能である。Ｇｅ／ＧｅＳｉ光検知器の場合、Ｇｅ／ＧｅＳｉウィンドウの直径は、円形状の幾何学形状に対して、５μｍ乃至１００μｍ以上、及び、幾つかの場合に、１０μｍ乃至８０μｍ、及び、幾つかの場合に、１０μｍ乃至１０００μｍ以上の範囲とすることが可能であり、且つ、幾つかの場合に、Ｇｅ／ＧｅＳｉの感光性ウィンドウは正方形、矩形、多角形でその横方向寸法を５μｍ乃至１０００μｍ以上の範囲とすることが可能である。該Ｇｅ／ＧｅＳｉにおけるマイクロストラクチャ孔を形成する誘電体島状部６８１０は、３００ｎｍ乃至２５００ｎｍ、及び、幾つかの場合に、５００ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、１０００ｎｍ乃至３０００ｎｍの範囲の横方向寸法を有することが可能である。該誘電体島状部間の間隔は、１００ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、３００ｎｍ乃至１５００ｎｍ、及び、幾つかの場合に、２００ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、３０００ｎｍを超える範囲とすることが可能である。
図６８Ｄは、該誘電体によって被覆されていない区域におけるＧｅ／ＧｅＳｉ選択的区域成長を示している。該Ｇｅ／ＧｅＳｉは、１００ｎｍ乃至２０００ｎｍ以上、及び、幾つかの場合に、３００ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、１００ｎｍ乃至１０００ｎｍの範囲の厚さを有することが可能である。該Ｇｅ／ＧｅＳｉは何らの意図的なドーピング無しで成長され且つ真性及び／又は低ドープＰ又はＮ型とすることが可能である。図示していないものは、低温バッファとそれに続く一層高い温度での成長を包含すること、及び、幾つかの場合に、該Ｇｅ／ＧｅＳｉは４５０℃以下等の低温で全体的に成長させることが可能であること、及び、幾つかの場合に、該Ｇｅ／ＧｅＳｉは結晶性及び／又は多結晶性及び／又は非晶質とすることが可能であること、及び、幾つかの場合に、高温アニールを使用することが可能でありそれは迅速熱アニール又はレーザーアニーリングを包含することが可能であること、などのＧｅ／ＧｅＳｉを成長させるための種々の技術である。幾つかの場合に、Ｇｅ／ＧｅＳｉエピタキシャル層の成長前に非晶性Ｓｉ又はＧｅを付着させることが可能である。更に図示していないことは、該誘電体層上でのＧｅ／ＧｅＳｉのエピタキシャル横方向過剰成長である。
図６８Ｅは、０．１Ω・ｃｍ以下、及び、幾つかの場合に、０．０１Ω・ｃｍ以下の固有抵抗を達成するために単一又は複数のエネルギ／ドーズでのＧｅ／ＧｅＳｉ層の領域６８０２内への燐又は砒素の選択的区域イオン注入を示している。注入深さは１０ｎｍ乃至３００ｎｍ、及び、幾つかの場合に、１０ｎｍ乃至５００ｎｍの範囲とすることが可能である。幾つかの場合に、該Ｎ層又は領域を形成するために、イオン注入を使用する代わりにＮ＋ポリシリコンを該Ｇｅ／ＧｅＳｉ上に付着させることが可能である。
図６８Ｆにおいて、イオン注入した領域６８０２を活性化させるため、及び、幾つかの場合に、例えば非晶質から多結晶又は結晶性への該Ｇｅ／ＧｅＳｉの結晶品質を改善させるために実施される迅速熱アニールプロセスを示している。
図６８Ｇは、該Ｎ領域及び該Ｐ領域へのオーミックコンタクトの形成を示している。該Ｐオーミックコンタクトは、ボロンで注入することが可能な該Ｓｉ装置層上とすることが可能である。該Ｎコンタクトは該Ｇｅ／ＧｅＳｉＮ注入領域上とすることが可能であり、及び、幾つかの場合に、該Ｎコンタクトは該Ｇｅ／ＧｅＳｉ層上のＮ＋ポリシリコン層上とすることが可能である。これらのコンタクトはオーミックコンタクトを形成し、且つ、数例を挙げると、Ａｌ、Ｎｉ、Ｔｉ、Ｐｔ、Ｃｕ、ＮｉＧｅ、Ｃｒ、非晶質Ｇｅ、及びその任意の組み合わせ等の金属を包含することが可能である。幾つかの場合に、オーミックコンタクトを形成するために熱アニーリングプロセスを使用することが可能である。
図６８Ｈは、メサエッチ、及び、幾つかの場合に、トレンチエッチ、例えば該ＢＯＸ層に対する溝トレンチエッチを示しており、及び、幾つかの場合に、該Ｐ装置層上に誘電体層が形成される場合にはメサエッチを省略することが可能である。メサエッチが使用されない場合には、後述する図６９Ｇと同様のプロセスを溝トレンチ分離を共に又は無しで使用することが可能である。
図６８Ｉは、該Ｇｅ／ＧｅＳｉ層及び該Ｐ装置層を部分的に被覆している分離誘電体保護層６８６０を示している。幾つかの場合に、メサエッチ無しで、この誘電体分離層は、該カソード及び該アノードの両方上で該Ｇｅ／ＧｅＳｉ及び該Ｐ装置層を部分的に被覆することが可能である。
図６８Ｊは、該光検知器のカソード及びアノードを夫々該ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣ（不図示）へ接続する伝送線電極６８４２及び６８４４の形成を示している。該伝送線電極金属は、Ａｌ、Ｃｕ、Ｗ、Ｍｏ、Ｎｉ、Ｔｉ、Ａｕ、Ｐｔ、Ｓｎ、又は複数の金属及びシリサイド及び金属シリサイドの任意の組み合わせとすることが可能である。注意すべきことであるが、該Ｎ及びＰは交換可能である。
図６９Ａ乃至６９Ｈは、ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化させることが可能なＰＳｉ基板上にＧｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ孔ＰＩＮフォトダイオードを製造する幾つかの基本的なステップを示している断面図である。該処理ステップは図６８Ａ乃至６８Ｊに例示したものと同様であるが、ＳＯＩウエハの使用及びメサエッチが省略されている。
図６９Ａは、０．１Ω・ｃｍ以下乃至１Ω・ｃｍ以上の範囲の固有抵抗を有するＰＳｉウエハ（又はＮＳｉウエハ）を示している。高固有抵抗Ｐ基板の場合、選択的区域Ｐイオン注入を使用して、１００ｎｍ乃至５００ｎｍ範囲の厚さにわたって０．１Ω・ｃｍ以下へ固有抵抗を減少させることが可能である。該イオン注入した領域を活性化させるために迅速熱アニールを使用することが可能である。
図６９Ｂは、図６８Ｃについて説明したようにＧｅ／ＧｅＳｉの選択的区域成長のための誘電体島状部６９１０を包含している該Ｓｉの表面上の誘電体の形成を示している。
図６９Ｃは、図６８Ｄについて説明したようにＧｅ／ＧｅＳｉの成長を示している。
図６９Ｄは、図６８Ｅについて説明した如く、イオン注入領域６９０２における該Ｇｅ／ＧｅＳｉ層内への単一又は複数のエネルギ／ドーズでの燐又は砒素イオンのイオン注入を示している。幾つかの場合に、Ｎ＋ポリシリコンを該Ｇｅ／ＧｅＳｉ層上に成長又は付着させてＮ領域又は層を形成させることが可能である。
図６９Ｅにおいて、イオン注入領域を活性化させるため、及び／又は該Ｇｅ／ＧｅＳＤｉの結晶品質を改善させるために実施される迅速熱アニールを示している。
図６９Ｆは、図６８Ｇにおける如く、該光検知器上のアノード及びカソードの形成を示している。
図６９Ｇは、該Ｇｅ／ＧｅＳｉの端部及び該Ｐ基板の表面を保護するための誘電体層６９６０の付着を示している。更に、該カソードへ接続している該伝送電極が該アノード又は該Ｇｅ／ＧｅＳｉ真性又は低ドープ層を短絡させることが無いように、該誘電体６９６０は部分的に該アノードを保護する。該Ｐ層の表面上の該誘電体層６９６０は伝送電極の容量も減少させる。該誘電体層の厚さは、１００ｎｍ乃至３０００ｎｍ以上の範囲とすることが可能である。該誘電体層はＳｉ酸化物、Ｓｉ窒化物、スピン・オン・ガラス、ポリイミド、又はその他のポリマーとすることが可能である。幾つかの場合に、それはそれらの組み合わせとすることが可能である。このステップは、図６８Ｈに示したメサエッチステップを置換させることが可能である。幾つかの場合に、電気的分離のために溝トレンチを使用することが可能であり、且つこのステップは該基板又は該装置層のＰ（又はＮ）半導体表面を保護するために使用することが可能である。
図６９Ｈは、該光検知器のカソード及びアノードを夫々該ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣ（不図示）へ接続させる電極伝送線６９４２及び６９４０の形成を示している。該伝送電極は、金属、又は金属又はシリサイド又はＡｌ、Ｎｉ、Ｃｒ、Ｗ、Ｍｏ、Ｔｉ、Ｃｕ、Ｐｔ、Ａｕ、及び／又はＶの金属シリサイドの組み合わせから構成することが可能である。
図７０Ａ乃至７０Ｈは、幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ吸収層を具備する垂直マイクロストラクチャ孔ＰＩＮフォトダイオードにおけるある変形例を例示した断面図である。図示した変形例の任意の組み合わせを、単一チップ上にＣＭＯＳＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化Ｇｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ孔ＰＩＮフォトダイオード製造において使用することが可能である。マイクロストラクチャ孔Ｇｅ／ＧｅＳｉフォトダイオードのアレイを、単一シリコンチップ上にＣＭＯＳＢｉＣＭＯＳエレクトロニクスと共に製造させることが可能である。
図７０Ａは、ＰＳｉ基板上及び／又はＳＯＩ基板上のＰ装置層上の選択的区域成長させたＧｅ／ＧｅＳｉを示しており、その場合に該マイクロストラクチャ孔７０１２は誘電体島状部７０１０周りに選択的区域成長によって形成されている。Ｎ＋ポリＳｉ層７００２が該選択的区域成長されたＧｅ／ＧｅＳｉの表面上に付着されて該Ｎコンタクトを提供している。該ＮＰ＋ポリＳｉ上にオーミックコンタクトを形成することが可能であって、それはカソードとすることが可能であり、且つオーミックコンタクトを該ＰＳｉ上に形成することが可能であって、それはアノードとすることが可能である。逆バイアスを該カソードとアノードとの間に印加させる。該Ｇｅ／ＧｅＳｉは意図的にドープされることはなく且つ真性及び／又は低ドープとすることが可能である。全ての場合において、該Ｎ及び該Ｐは交換可能である。
図７０Ｂは、エッチングしたマイクロストラクチャ孔７０１２を具備するＰＳｉ上に選択的区域成長されたＧｅ／ＧｅＳｉを示しており、該Ｎ＋ポリＳｉ７００２は該選択的区域成長されたＧｅ／ＧｅＳｉの表面上及び該マイクロストラクチャエッチングした孔７０１２の側壁及び底部上の両方の上にある。
図７０Ｃは、エッチングしたマイクロストラクチャ孔７０１２を具備する選択的区域成長されたＧｅ／ＧｅＳｉ７００４を示しており、その場合に、Ｇｅ／ＧｅＳｉ７００３の付加的な再成長が該選択的区域成長されたＧｅ／ＧｅＳｉ７００４上及びマイクロストラクチャ孔７０１２内側に成長されている。Ｎ＋ポリＳｉ層７００２が該再成長されたＧｅ／ＧｅＳｉ７００３上に形成されており且つ該マイクロストラクチャ孔内に延在して該側壁及び該底部を被覆している。該Ｎ＋ポリＳｉ上にカソードメタリゼーションを形成することが可能であり、且つアノードメタリゼーションを該ＰＳｉ上に形成することが可能である。
図７０Ｄは、該ＰＳｉ内にエッチングしたピラミッド等のマイクロストラクチャ突起７０１０を示している。該突起７０１０は、１００ｎｍ乃至２５００ｎｍの範囲の横方向寸法を有することが可能であり且つ５０ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、３００ｎｍ乃至１０００ｎｍの範囲の高さを有することが可能である。Ｇｅ／ＧｅＳｉ７００４は該突起の上に選択的区域成長を使用して成長されている。Ｎ＋ポリＳｉ７００４は該選択的区域成長されたＧｅ／ＧｅＳｉの表面上に付着させることが可能である。カソードメタリゼーションを該Ｎ＋メタリゼーション上に形成することが可能であり、且つ該アノードメタリゼーションをＰＳｉ上に形成することが可能である。光が正面（上部）表面（Ｎ＋ポリＳｉ）から入射することが可能であり、又は、幾つかの場合に、該Ｓｉ基板の底部表面から入射することが可能である。
図７０Ｅは、該Ｓｉ突起７０１０上に成長させたＧｅ／ＧｅＳｉ及び突起７０１０が存在する区域において孔に類似する窪み等の表面凹凸７０１２を示している。Ｎ＋ポリＳｉ７００２は、選択的区域技術を使用して成長されているＧｅ／ＧｅＳｉ７００４の表面上に形成させることが可能である。カソード及びアノードが、夫々、該Ｎ＋ポリＳｉ７００２及び該ＰＳｉ７００６上に形成されている。幾つかの場合に、該Ｇｅ／ＧｅＳｉ７００４は選択的区域成長を使用せずに成長させることが可能であり、且つメサをエッチングすることが可能である。
図７０Ｆは、Ｓｉ突起７０１０上の選択的区域成長されたＧｅ／ＧｅＳｉ７００４を示しており、且つ、更に、マイクロストラクチャ孔７０１２が該Ｇｅ／ＧｅＳｉ内にエッチングされており且つＮ＋ポリＳｉ７００２を該表面上に形成させることが可能であり、及び、幾つかの場合に、該孔７０１２内に形成させることが可能である。カソード及びアノードメタリゼーションは該Ｎ＋及びＰＳｉ表面上に形成されている。
図７０Ｇは、マイクロストラクチャ孔７０１２をエッチングし次いで該表面上及びＧｅ／ＧｅＳｉ７００４のマイクロストラクチャ孔７０１２内のＧｅ／ＧｅＳｉ７００３の再成長を具備する選択的区域成長されたＧｅ／ＧｅＳｉ７００４を示している。Ｇｅ／ＧｅＳｉの選択的区域成長の前に該ＰＳｉ７００６内にボロンの選択的区域イオン注入７００８を注入させることが可能である。該注入した領域を活性化させるために熱アニールを使用することが可能である。該注入されたＰ型領域７００８は０．１Ω・ｃｍ以下の固有抵抗を有することが可能である。該Ｎ＋ポリＳｉ上にカソードを形成し、且つ該Ｐ又はＰ＋Ｓｉ上にアノードを形成する。
図７０Ｈは、該ＰＳｉ７００６の上にＰ＋ポリＳｉ層７０３０が付加されていることを除いて図７０Ｇと同様であり、該Ｐ＋ポリＳｉ７０３０上にはＧｅ／ＧｅＳｉ７００４が選択的区域成長されており、マイクロストラクチャ孔７０１２がエッチングされ次いでＧｅ／ＧｅＳｉ７００３が再成長され且つＮ＋ポリＳｉ７００２で被覆されている。該Ｎ＋ポリＳｉ上にカソードが形成され、且つ該Ｐ＋ポリＳｉ上にアノードが形成されている。該Ｎ＋ポリＳｉは１００ｎｍ乃至１０００ｎｍ以上の厚さ範囲を有することが可能であり且つ０．１Ω・ｃｍ以下、及び、幾つかの場合に、０．０１Ω・ｃｍ以下の固有抵抗を有することが可能である。該Ｐ＋ポリＳｉは、５０ｎｍ乃至２０００ｎｍ以上の範囲の厚さを有することが可能であり且つ０．１Ω・ｃｍ以下、及び、幾つかの場合に、０．０１Ω・ｃｍ以下の固有抵抗を有することが可能である。幾つかの場合に、該ＰポリＳｉはＰポリＧｅ及び／又はＰポリＧｅＳｉとすることが可能である。該ＰポリＧｅ／ＧｅＳｉは１０ｎｍ乃至１０００ｎｍ以上の厚さ範囲を有することが可能であり且つ０．１Ω・ｃｍ以下、及び、幾つかの場合に、０．０１Ω・ｃｍ以下の固有抵抗を有することが可能である。
全ての場合に、該Ｐ及びＮ型は交換可能である。そして、幾つかの場合に、各構造内にＳｉ／Ｇｅ／ＧｅＳｉの複数の層が存在することが可能であり、それは結晶性、多結晶性、及び／又は非晶質とすることが可能である。そして、更に、Ｓｉ／Ｇｅ／ＧｅＳｉ層及び／又は領域の任意の組み合わせを使用することが可能である。
図７１Ａ乃至７１Ｆは、ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化させることが可能なＧｅ／ＧｅＳｉ金属半導体金属（ＭＳＭ）横方向フォトダイオードを製造するための幾つかの基本的なステップを示している断面図である。
図７１Ａは、ＰＳｉの開始物質を示しており、それは１－４０Ω・ｃｍ以上の範囲の固有抵抗を有しているＳＯＩ基板上のＰＳｉ装置層又は基板とすることが可能である。
図７０Ｂは、熱酸化を使用するか又は原子層付着等の付着によって形成させることが可能な二酸化シリコン等の酸化物の付着を示している。Ｓｉ窒化物、Ａｌ酸化物、ハフニウム酸化物、及び／又はタンタル酸化物などのその他の誘電体も使用することが可能である。これらの誘電体層は、Ｓｉ上のＧｅ／ＧｅＳｉの選択的区域成長のために該ＰＳｉ７１０６上に形成される。該Ｇｅ／ＧｅＳｉは該誘電体によって被覆されていない区域において成長する。誘電体島状部７１１０によってマイクロストラクチャ孔を形成することが可能である。円形状のフォトダイオードの場合、該孔が形成される区域の直径は５μｍ乃至１００μｍ以上、及び、幾つかの場合に、１０μｍ乃至１０００μｍ以上の範囲とすることが可能である。該誘電体島状部は、１００ｎｍ乃至３０００ｎｍ、及び、幾つかの場合に、５００ｎｍ乃至２５００ｎｍの範囲の寸法を有することが可能である。該誘電体島状部７１１０は、１００ｎｍ乃至１０００ｎｍ以上の範囲の間隔を有することが可能であり、且つ該誘電体の高さは１０ｎｍ乃至１０００ｎｍ以上の範囲とすることが可能である。
図７１Ｃは、該誘電体によって被覆されていない領域におけるＧｅ／ＧｅＳｉ７１０４の選択的区域成長を示している。幾つかの場合に、該Ｇｅ／ＧｅＳｉはエピタキシャル過剰成長を示す場合があり、それはマイクロストラクチャ孔７１１２の寸法を狭める場合がある。該Ｇｅ／ＧｅＳｉ選択的区域成長７００４の厚さは０．２μｍ乃至２μｍ以上、及び、幾つかの場合に、０．３μｍ乃至１μｍの範囲とすることが可能である。
図７１Ｄは、選択的区域成長されたＧｅ／ＧｅＳｉ７１０４の表面を被覆する原子層付着を使用して形成したＡｌ酸化物又はＨｆ酸化物又はＴｉ酸化物又はＴａ酸化物７１０２を示している。金属酸化物７１０２は０．５ｎｍ乃至１０ｎｍ以上、及び、幾つかの場合に、１ｎｍ乃至５ｎｍの範囲の厚さを有することが可能であり、幾つかの場合に、Ｓｉ酸化物を使用することも可能である。
図７１Ｅは、例えば、ＭＯＳ接合（金属－酸化物－半導体）を形成するために金属酸化物又はＳｉ酸化物上に噛合型電極Ｍ１及びＭ２を形成することを示している。この接合は、該Ｇｅ／ＧｅＳｉＭＳＭフォトダイオードのリーク電流／暗電流を減少させることが可能である。幾つかの場合に、該Ｍ１及びＭ２接合は前の図について説明した如くに非対称的とすることが可能である。Ｍ１及びＭ２は、数例を挙げると、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａ、Ｖ、Ｐｔ、Ｃｕ、Ｎｉ、Ｃｒ等から構成することが可能である。
図７１Ｆは、Ｍ１及びＭ２の夫々への伝送電極７１４０及び７１４２を形成することを示しており、それはポリイミド分離層を包含することが可能であり、且つ、幾つかの場合に、該電気的分離層７１６０はＳｉ窒化物、Ｓｉ炭化物、Ｓｉ酸化物、又はその他の誘電体等の誘電体とすることが可能である。幾つかの場合に、該ＭＳＭ光検知器がＳＯＩ基板上に形成される場合には、該ＰＳｉ装置層は該ＢＯＸ層へエッチングさせることが可能であり、且つ該電極は電気的分離層を具備する該ＢＯＸ層上に形成される。
図示されていないその他の層は反射防止層であり、表面反射を減少させるためのナノガラス等の誘電体ナノストラクチャは図示していない。更に図示していないものは、光遮断層、その他のパッシベーション層、及び、幾つかの場合に、ＣＭＯＳ／ＢｉＣＭＯＳプロセスにおいて、厚い酸化物層を該ＭＳＭ光検知器の上部表面上に形成させる場合がある。幾つかの場合に、Ｓｉ／Ｇｅ／ＧｅＳｉの複数の層を該ＭＳＭマイクロストラクチャ孔光検知器において使用することが可能である。
図７２Ａ－７２Ｃは、幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉマイクロストラクチャ孔及び／又は突起ＭＳＭにおける幾つかの変形例を例示する断面図及び平面図である。これらの変形例の任意の組み合わせを、単一チップ上にＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとのモノリシック集積化のためにＧｅ／ＧｅＳｉマイクロストラクチャ孔／突起を製造するために使用することが可能である。
図７２Ａは、例えばＳｉピラミッド等のＳｉ突起７２１０上に選択的区域成長させたＧｅ／ＧｅＳｉ７２０４を示している。Ｇｅ／ＧｅＳｉは、該Ｓｉ突起上のＧｅ／ＧｅＳｉの成長に起因したマイクロストラクチャ孔に類似する凹所又はディップをその表面上に表すことが可能である。Ａｌ酸化物又はＴｉ酸化物又はＨｆ酸化物、及び、幾つかの場合に、ポリＳｉ又は非晶質Ｓｉ等の金属酸化物層７２０２を、暗電流／リーク電流を減少させるために使用することが可能である。該エキストラな層が該Ｇｅ／ＧｅＳｉの表面上に付着される。該表面において凹所又はディップを有することのない区域において、及び、幾つかの場合に、該Ｓｉ突起の間の区域において、Ｍ１及びＭ２噛合型電極を形成することが可能である。該Ｓｉピラミッド即ち突起７２１０は５０ｎｍ乃至１０００ｎｍ以上、及び、幾つかの場合に、５００ｎｍ乃至２５００ｎｍの横方向寸法を有することが可能であり、該突起の間隔は１００ｎｍ乃至１０００ｎｍ以上、及び、幾つかの場合に、３００ｎｍ乃至１５００ｎｍの範囲を有することが可能である。該Ｓｉ突起の高さは５０ｎｍ乃至１０００ｎｍ以上、及び、幾つかの場合に、１００ｎｍ乃至１０００ｎｍの範囲を有することが可能である。該突起はウエットエッチング又はドライエッチングさせることが可能であり、且つピラミッド、台形、三角形、多角形、円筒、又は楕円、又は複数の形状の任意の組み合わせの範囲の任意の形状を有することが可能であり、且つ周期的又は非周期的及び／又はランダム態様で配置させることが可能である。該Ｇｅの厚さは３００ｎｍ乃至２０００ｎｍ以上、及び、幾つかの場合に、３００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。
図７２Ｂは、反転ピラミッド７２１０、及び、幾つかの場合に、反転台形、及び／又はその他の形状を具備しておりＳｉ上に選択的区域成長されたＧｅ／ＧｅＳｉ７２０４を示している。金属酸化物層７２０２、例えば、数例を挙げると、Ａｌ酸化物、Ｈｆ酸化物、Ｔａ酸化物、及び、幾つかの場合に、Ｓｉ酸化物、及び、幾つかの場合に、Ｓｉ及び／又は非晶質Ｓｉ、暗電流／リーク電流を減少させるために、該Ｇｅ／ＧｅＳｉ表面上に付着させることが可能である。Ｍ１及びＭ２電極は該金属酸化物の表面上に形成され、且つ該Ｍ１及びＭ２電極は該Ｇｅ／ＧｅＳｉ層が一層厚い領域上に形成される。
図７２Ｃは、ＰＳｉ７２０６上に選択的区域成長されたＧｅ／ＧｅＳｉ７２０４を示しており、それはエッチングされたマイクロストラクチャ孔７２１４を具備しており、それに続いて該Ｇｅ／ＧｅＳｉ７２０４の表面上及び該マイクロストラクチャ孔７２１４内にＧｅ／ＧｅＳｉ７２０３が再成長されている。金属酸化物層７２０２、ポリＳｉ、非晶質Ｓｉ，二酸化シリコンを、暗電流／リーク電流を減少させるために、該Ｇｅ／ＧｅＳｉの表面上に形成させることが可能である。噛合型Ｍ１及びＭ２電極は該金属酸化物／ポリＳｉ／非晶質Ｓｉ層上に形成される。
図７２Ｄは、エッチング形成されたマイクロストラクチャ孔７２１４の表面上に再成長させたＧｅ／ＧｅＳｉ７２０３を具備するＰＳｉ７２０６上に選択的区域成長されたＧｅ／ＧｅＳｉ７２０４を示している。Ｐ＋ポリＳｉ／非晶質Ｓｉ７２２０が該Ｇｅ／ＧｅＳｉ７２０３上に付着され、次いで該Ｍ１電極を形成し、且つＮ＋ポリＳｉ／Ｓｉが該Ｇｅ／ＧｅＳｉ表面上に付着され、次いで該Ｍ２電極を形成する。このことは該ＭＳＭフォトダイオードに対するＰＩＮ構造を形成する。該Ｇｅ／ＧｅＳｉ層は意図的にはドープされず且つ真性、及び、幾つかの場合に、低ドープとすることが可能である。該ＰＳｉ層は１乃至４０Ω・ｃｍ以上の範囲の固有抵抗を有することが可能であり、且つ、幾つかの場合に、該ＰＳｉ層の固有抵抗は該Ｇｅ／ＧｅＳｉ層の固有抵抗とほぼ等しいか又は一層大きい。Ｍ１及びＭ２は非対称的とすることが可能である。逆バイアスがＭ１とＭ２との間に印加され、その場合、Ｍ１がアノードであり且つＭ２がカソードである。
図７２Ｅは、Ｓｉ島状部７２３０をを具備しているＰＳｉ７２０６において成長されたＧｅ／ＧｅＳｉ７２２４を示している。Ｓｉ島状部７２３０は正方形パターンを形成することが可能であり、且つ、幾つかの場合に、正方形又は台形の形状とすることが可能であり、且つ正方形格子状、及び、幾つかの場合に、六角形格子状とすることが可能であり、且つ、幾つかの場合に、周期的、非周期的又はランダムな間隔とさせることが可能である。該Ｓｉ島状部７２３０は、１００ｎｍ乃至３０００ｎｍ以上、及び、幾つかの場合に、３００ｎｍ乃至２０００ｎｍの範囲の横方向寸法を有することが可能である。該Ｓｉ島状部の高さは、５０ｎｍ乃至２０００ｎｍ以上、幾つかの場合に、３００ｎｍ乃至１０００ｎｍ、幾つかの場合に、５００ｎｍ乃至２０００ｎｍの範囲とすることが可能である。該Ｓｉ島状部７２３０は、１００ｎｍ乃至１０００ｎｍ以上、及び、幾つかの場合に、３００ｎｍ乃至２５００ｎｍの範囲で離隔させることが可能である。Ｇｅ／ＧｅＳｉ７２２４は、該Ｓｉ島状部の間の領域内に選択的区域成長される。金属酸化物／ポリＳｉ／非晶質Ｓｉ／Ｓｉ二酸化物７２２２を、暗電流／リーク電流を減少させるために、該Ｇｅ／ＧｅＳｉ表面上に形成させることが可能である。Ｍ１及びＭ２噛合型電極をＧｅを具備する領域上に形成することが可能である。
図７２Ｆは、次の点を除いて図７２Ｅと類似している。即ち、Ｇｅ／ＧｅＳｉ７２３２はＳｉ島状部７２３０の間の空間内及びＳｉ島状部の上に図示した如くに選択的区域成長されており、次いで金属酸化物／ポリＳｉ／非晶質Ｓｉ／Ｓｉ二酸化物７２２２がＧｅ７２３２の表面上に付着され、該噛合型電極Ｍ１及びＭ２が該表面上に形成されている。
図７２Ｇは、該Ｓｉ島状部の間の区域内（図７２Ｅにおける如く）及び、幾つかの場合に、該Ｓｉ島状部の上方（図７２ＦにおけるＧｅ／ＧｅＳｉ７２３２における如く）にＧｅ／ＧｅＳｉ７２２４を具備している該Ｓｉ内にエッチング形成させたＳｉ島状部７２３０の平面図である。Ｍ１及びＭ２電極が該Ｓｉ島状部の間に図示されている。
注意すべきことであるが、幾つかの場合に、該マイクロストラクチャ孔７２１４は誘電体等の物質で充填させることが可能である。該孔を充填することは電極レイアウト及び間隔設定において一層大きな自由度を与えることとなる。何故ならば、該電極は一つ又はそれ以上の孔を部分的に又は完全に重畳することが可能であるからである。該誘電体物質は周囲の物質に対して実質的な屈折率の対比を有することが可能であるので、該マイクロストラクチャ孔のフォトントラッピング利益を維持することが可能である。
図７３Ａは、ＰＩＮマイクロストラクチャ埋設型誘電体島状部フォトダイオードを示している。この例においては、Ｎ＋Ｓｉ層又は領域上に、Ｇｅ／ＧｅＳｉの成長が望まれない区域内において誘電体７３１０が該Ｎ＋Ｓｉ層上に形成されるか又は付着される。該誘電体７３１０は、数例を挙げると、Ｓｉ二酸化物、Ｓｉ窒化物、Ａｌ酸化物とすることが可能である。真性及び／又は低ドープＧｅ／ＧｅＳｉが選択的区域成長され、且つ、更に、ＥＬＯＧで誘電体島状部を埋設させることが可能である。該Ｇｅ／ＧｅＳｉ７３０４は２００ｎｍ乃至２０００ｎｍの範囲の厚さを有することが可能である。該誘電体層７３１０は５０ｎｍ乃至１０００ｎｍ以上の範囲の厚さを有することが可能である。該埋設型誘電体島状部７３１０は、Ｇｅよりも一層低い屈折率を有しており、従って該埋設型誘電体及びその上に過剰成長されたＧｅを有する領域は該誘電体島状部を包含することのない該Ｇｅ／ＧｅＳｉ領域よりも一層低い実効屈折率を有しているという意味において「孔」としてみることが可能である。これらの埋設型誘電体島状部は、マイクロストラクチャ孔がフォトントラッピングに起因する吸収を向上させるのと同様の態様で、フォトントラッピングに起因する吸収を向上させることが可能である。該ＰＩＮ構造は、ＰポリＳｉを該Ｇｅ／ＧｅＳｉ上に付着させて完成する。アノードが該Ｐ＋ポリＳｉ上に形成され、且つカソードが該Ｎ＋Ｓｉ上に形成される。フォトンは上部表面か又は底部表面のいずれかから入射することが可能である。逆バイアスが該アノードとカソードとの間に印加される。該Ｎ＋Ｓｉは結晶性とすることが可能であり、及び、幾つかの場合に、多結晶性、及び、幾つかの場合に、非晶質とさせることが可能である。幾つかの場合に、該Ｎ＋層は多結晶Ｇｅ及び／又は非晶質Ｇｅ／ＧｅＳｉとすることが可能である。（尚、「／」は「及び／又は」のことを意味している。）幾つかの場合に、該Ｎ＋Ｓｉの下側にＢＯＸ層が存在する場合がある。該Ｐ及びＮは交換可能である。
図７３Ｂは、埋込型誘電体島状部を形成するためにＥＬＯＧプロセスを付加した選択的区域成長させた真性又は低ドープＧｅ／ＧｅＳｉ・オン・Ｓｉを示している。該構造は、この例においてはＰ及びＮドーピングは使用されないことを除いて、図７３Ａと同様とすることが可能である。厚さが０．５ｎｍ乃至１０ｎｍ、及び、幾つかの場合に、１ｎｍの範囲であるＡｌ酸化物又はＨｆ酸化物又はＳｉ二酸化物又はＴｉ酸化物等の薄い金属坂物層を該Ｇｅ／ＧｅＳｉ表面上に付着させ、且つ該表面上に噛合型電極Ｍ１及びＭ２を形成する。該埋込型誘電体島状部はフォトンによってみられる場合には実効的には孔である。
該誘電体島状部７３１０は３００ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、１００ｎｍ乃至１５００ｎｍの範囲の横方向寸法を有することが可能である。該誘電体島状部の間の間隔は５０ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、１００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。該誘電体島状部７３１０は周期的、非周期的、及び／又はランダムな配置とさせることが可能である。該誘電体島状部は矩形状、多角形状、三角形状、円筒状、長円状、及び／又は複数の形状の任意の組み合わせとすることが可能である。該Ｇｅ／ＧｅＳｉは、Ｉ又は低ドープ結晶Ｓｉ、多結晶Ｓｉ、多結晶Ｇｅ、非晶質Ｓｉ、及び／又は非晶質Ｇｅ上に選択的区域成長させることが可能である。幾つかの場合に、ＢＯＸ層を包含させることが可能である。光は上部表面から又は底部表面から入射させることが可能である。
図７４Ａ－７４Ｃ、７５Ａ、７５Ｂ、７６Ａ、７６Ｂ、７７Ａ、７７Ｂ、７８Ａ、７８Ｂ、７９Ａ、７９Ｂ、８０Ａ、及び８０Ｂは、幾つかの実施例に基づく、ＭＳＭ光検知器用の噛合型電極の種々の形態を例示した概略図である。図７４Ａにおいて、電極Ｍ１及びＭ２は伝送線７４４０及び７４４２へ夫々接続されている。こららの形態の内の幾つか、例えば図７５Ａ－Ｂ、７６Ａ－Ｂ、７７Ａ－Ｂ、７９Ａ－Ｂ、及び８０Ａ－Ｂは、入射する光学信号の分極即ち偏光に対する感度を減少させてしまっている場合がある。
図８１は、幾つかの実施例に基づく、噛合型電極を有するＭＳＭ構造の斜視図である。図示した構造は図７４Ａ－７４Ｃに示したものと同様であり、その場合に、その感光性区域８１００は噛合型電極Ｍ１及びＭ２を有しており、それらは伝送線７４４０及び７４４２へ夫々接続されている。注意すべきことであるが、図示していないが、図７４Ａ－７４Ｃ、７５Ａ、７５Ｂ、７６Ａ、７６Ｂ、７７Ａ、７７Ｂ、７８Ａ、７８Ｂ、７９Ａ、７９Ｂ、８０Ａ、８０Ｂ、及び８１に図示した構造の全ては、ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化させることが可能であり、且つ複数の光検知器からなる１次元又は２次元のアレイを有することが可能である。
図８２Ａは、表面照射型、及び、幾つかの場合に、底部照射型のＮＩＰ垂直構造を示しており、その場合に、該ＧｅはＰＳｉ装置層及び／又は基板上に選択的区域成長させることが可能である。該Ｉ又はＧｅ／ＧｅＳｉは０．３ミクロン乃至２ミクロン以上、及び、幾つかの場合に、０．５ミクロン乃至１ミクロンの範囲の厚さを有することが可能である。ポリＳｉＮ＋層を該Ｉ又は低ドープＧｅ／ＧｅＳｉの表面上に形成させることが可能であり、及び、幾つかの場合に、図示した如くに該孔を完全に被覆することが可能である。該Ｎ＋ポリＳｉは０．１ミクロン乃至２ミクロン以上の範囲の厚さを有することが可能である。該Ｉ又は低ドープＧｅ／ＧｅＳｉにおける該マイクロストラクチャ孔８２１２は、０．１ミクロン乃至１ミクロン、及び、幾つかの場合に、０．３ミクロン乃至０．７ミクロンの範囲の深さを有することが可能である。幾つかの場合に、該マイクロストラクチャ孔８２１２は該Ｇｅ／ＧｅＳｉ内に部分的にエッチングさせることが可能であり、及び、幾つかの場合に、該ＰＳｉへエッチングさせることが可能である。該マイクロストラクチャ孔８２１２の横方向寸法は、３００ｎｍ乃至２０００ｎｍの範囲とすることが可能であり、且つ該マイクロストラクチャ孔の間の間隔は５０ｎｍ乃至２０００ｎｍの範囲とすることが可能である。カソードは該Ｎ＋ポリＳｉ上に形成され且つアノードは該Ｐ又はＰ＋Ｓｉ上に形成される。図示されていないものは、ポリ及び／又は非晶質Ｓｉ、及び、幾つかの場合に、ポリ及び／又は非晶質Ｇｅとすることが可能な該Ｉ又は低ドープＧｅ／ＧｅＳｉの該メサの側壁上に付着させることが可能なパッシベーション層である。
図８２Ｂは、その層の全てがＩ又は低ドープであることを除いて図８２Ａに対する構造と同様である。更に、該ポリＳｉも該Ｉ又は低ドープＧｅ／ＧｅＳｉメサの側壁上に付着させることが可能である。この構造は、幾つかの場合にポリＳｉで部分的に又は完全に埋設させることが可能な該マイクロストラクチャ孔８２１２の間に形成される噛合型電極Ｍ１及びＭ２を具備するＭＳＭ構造である。光学信号は該上部表面上に入射させることが可能であり、及び、幾つかの場合に、その底部表面上に入射させることが可能である。
真性又は低ドープは１×１０１６／ｃｍ３以下、及び、幾つかの場合に、１０１５／ｃｍ３以下、及び、幾つかの場合に、１０１４／ｃｍ３以下のドーピングを有することが可能である。反射を減少させるための反射防止及び／又はナノガラス物質は図示されていない。
図８３Ａ及び８３Ｂは、該Ｎ＋ポリＳｉ層内にマイクロストラクチャ孔を形成する側面を例示している断面図である。図８３Ａは、上部表面、及び、幾つかの場合に、底部表面照射型マイクロストラクチャ孔ＮＩＰ垂直構造フォトダイオードを示している。該Ｉ又は低ドープＧｅ／ＧｅＳｉはＰ又はＰ＋Ｓｉ装置層又は基板上に選択的区域成長させることが可能であり、その場合に、該ＢＯＸ層はオプションである。該Ｉ又は低ドープＧｅ／ＧｅＳｉは０．１乃至２ミクロン以上、及び、幾つかの場合に、０．５乃至１ミクロンの厚さ範囲を有することが可能である。マイクロストラクチャ孔８３１２は、０．１乃至１ミクロン以上、及び、幾つかの場合に、０．３－０．７ミクロンの範囲の深さで該Ｎ＋ポリＳｉ内にエッチングされる。該マイクロストラクチャ孔の横方向寸法は、０．３－２ミクロン以上、及び、幾つかの場合に、０．６－１．８ミクロンの範囲を有することが可能であり、且つ該孔の間の間隔は、０．１ミクロン－１ミクロンの範囲とすることが可能である。該マイクロストラクチャ孔の断面は、反転ピラミッド、反転台形、円筒状、又は任意の断面及び組み合わせとすることが可能である。該マイクロストラクチャ孔の形状は、正方形、多角形、円形、卵型、アメーバ状、及び／又は複数の形状のその他の任意の組み合わせとすることが可能である。該マイクロストラクチャ孔は周期的、非周期的、及び／又はランダムに配置させることが可能である。カソードは該Ｎ＋ポリＳｉの表面上に形成され、且つアノードは該Ｐ又はＰ＋Ｓｉの表面上に形成される。
図８３Ｂは、ＭＳＭ構造を示しており、その場合に、該Ｉ又は低ドープポリＳｉが該Ｉ又は低ドープＧｅ／ＧｅＳｉ上に形成されており、及び、幾つかの場合に、該Ｉ又は低ドープＧｅ／ＧｅＳｉメサの側壁を被覆することが可能である。噛合型電極Ｍ１及びＭ２を該マイクロストラクチャ孔８３１２の間に形成することが可能である。該構造は、該層がＩ又は低ドープであることを除いて、図８３Ａと同様である。幾つかの場合に、該Ｍ１及びＭ２電極は透明導電性金属酸化物とすることが可能であり、例えばインジウムスズ酸化物があり、その他の透明導電性金属酸化物を使用することも可能である。幾つかの場合に、Ｐｔシリサイド、Ｔｉシリサイド、Ｗシリサイド、Ｍｏシリサイド、及びその他の金属シリサイド等のシリサイドを該Ｍ１及びＭ２噛合型電極に使用することが可能である。
Ｇｅ／ＧｅＳｉフォトダイオードにおける暗電流は、Ｇｅ／ＧｅＳｉとＳｉとの間の格子不整合によって発生される転位に起因する場合がある。熱アニールは転位密度、従って暗リーク電流を減少させるために使用することが可能である。例えば、Chen et al.、「高速ゲルマニウムＰ－Ｉ－Ｎ導波路光検知器における暗電流（Dark Current Analysis in High-Speed Germanium P-I-N Waveguide Photodetectors）」、ジャーナル・オブ・アプライド・フィジックス、１１９、２１３１０５（２０１６）、を参照すると良く、尚、この文献を引用により本書に取り込む。暗電流を減少させるその他の方法は、数例を挙げると、誘電体、非晶質半導体、多結晶半導体、結晶半導体、での表面パッシベーションを含んでおり、且つ、幾つかの場合に、０．５ｎｍ－５ｎｍの範囲の厚さの酸化物層を該噛合型電極と該Ｇｅ／ＧｅＳｉ表面との間に挿入させることが可能である。
ポリＳｉ内へのウエットエッチングは反転ピラミッドとならない場合があり且つ孔の最終的な形状を決定することが可能な該ポリＳｉ内の結晶配向性に依存する。吸収の向上のために、反転ピラミッド以外の形状をマイクロストラクチャ孔として使用することが可能である。幾つかの場合に、円筒状の孔、又は漏斗状の孔等のマイクロストラクチャ孔のドライエッチングを吸収を向上させるマイクロストラクチャ孔を形成するために使用することが可能である。
図８４Ａ乃至８４Ｈは、幾つかの実施例に基づく、垂直ＰＩＰＩＮ構造及び横方向ＰＩＮ構造の両方におけるマイクロストラクチャ孔アバランシェフォトダイオードの側面を例示する断面図である。図８４Ａは、ＰＩＰＩＮアバランシェフォトダイオードを示しており、その場合に、該上部Ｐ層はポリＳｉであり且つ反転ピラミッド、円筒状、漏斗状の孔等のマイクロストラクチャ孔８４１２は該ポリＳｉ内にエッチングさせることが可能である。該ポリＳｉ下側の真性又は低ドープＧｅ／ＧｅＳｉ層は、１０００ｎｍ乃至２０００ｎｍの波長範囲を有する入射フォトンを吸収する。ＰＳｉ荷電層が該Ｇｅ／ＧｅＳｉの下側に位置している。真性又は低ドープＳｉ増倍層が該ＰＳｉ荷電層の下側に位置されている。Ｎ又はＮ＋Ｓｉ層が該増倍層の下側に位置している。ＢＯＸ層はオプションであり、且つＳＯＩウエハ又はＳｉウエハのいずれかとすることが可能である。アノードが該ＰポリＳｉ上に配置され且つカソードが該Ｎ又はＮ＋Ｓｉ層上に配置される。逆バイアスが該アノードとカソードとの間に－３乃至－５０ボルト以上の範囲の電圧で印加される。光は該上部表面から、及び、幾つかの場合に、該底部表面から入射することが可能である。該Ｎ又はＮ＋Ｓｉに対する層厚さは２００ｎｍ乃至２０００ｎｍ以上の範囲とすることが可能である。該Ｉ又は低ドープＳｉ増倍層は５０ｎｍ乃至１０００ｎｍの厚さの範囲とすることが可能である。該ＰＳｉ荷電層は２０ｎｍ乃至３００ｎｍの厚さの範囲とすることが可能である。該Ｉ又は低ドープＧｅ／ＧｅＳｉは１００ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、３００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。該ポリＳｉＰ＋層は１００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。マイクロストラクチャ孔８４１２は該ポリＳｉＰ＋層内に支配的にエッチングされ、及び、幾つかの場合に、該Ｉ又は低ドープＧｅ／ＧｅＳｉ層内へ延在することが可能である。幾つかの場合に、該マイクロストラクチャ孔８４１２は該ポリＳｉ層内のみである。Ｐ及びＮは交換可能である。
図８４Ｂは、噛合型電極Ｍ１及びＭ２を具備する横方向ＰＩＮ構造を示している。この例において、Ｐドープ領域は噛合型電極Ｍ１の下側であり、且つＮドープ領域は噛合型電極Ｍ２の下側にある。マイクロストラクチャ孔８４１４は、該Ｉ又は低ドープＧｅ／ＧｅＳｉを封止することが可能なＩ又は低ドープポリＳｉにおいて噛合型電極Ｍ１及びＭ２の間にエッチングされている。該Ｇｅ／ＧｅＳｉはＩ又は低ドープＳｉ上に選択的区域成長されている。ＢＯＸ層はオプションである。該装置はＳＯＩウエハ又はＳｉウエハのいずれかの上に製造させることが可能である。該Ｉ又は低ドープＳｉ層の層厚は１００－２０００ｎｍ以上の範囲とすることが可能である。該Ｉ又は低ドープＧｅ／ＧｅＳｉ層は１００－２０００ｎｍ、及び、幾つかの場合に、３００－１０００ｎｍの範囲とすることが可能である。該Ｎ及びＰドープウエルは１００－１０００ｎｍの範囲の深さを有することが可能であり、且つ該Ｉ又は低ドープポリＳｉ内に支配的なものとすることが可能であり、及び、幾つかの場合に、該Ｉ又は低ドープＧｅ／ＧｅＳｉ領域内へ延在することが可能である。光学信号は上部又は底部のいずれかの表面から入射することが可能である。
逆バイアスを、－３乃至－５０ボルト以上の範囲の逆バイアス電圧で、Ｍ１（アノード）とＭ２（カソード）との間に印加させることが可能である。反射防止コーティング及び／又はナノガラスは図示しておらず且つ反射を更に減少させるために包含させることが可能である。逆バイアス電圧を、－１乃至―３５ボルト、及び、幾つかの場合に、－３５ボルトより大きな電圧の範囲の電圧でＭ１とＭ２との間に印加させる。幾つかの場合に、該逆バイアス電圧は－１乃至－４ボルトの範囲である。
図８４Ｃは、図８４Ａと同様であり、且つ多角形形状で且つ多分該ポリＳｉの多数の結晶配向に起因する不規則な形状でドライエッチング及び／又はウエットエッチングさせることが可能な該ポリＳｉ内にマイクロストラクチャ孔８４１６を示している。
図８４Ｄは、図８４Ｂと同様であるが、該Ｐ及びＮウエルが該Ｉ又は低ドープＧｅ／ＧｅＳｉ層内に部分的に延在している点が除外される。マイクロストラクチャ孔８４１８は該ポリＳｉ内にエッチングされる。
図８４Ｅは、マイクロストラクチャ孔８４２０を具備すると共に噛合型電極Ｍ１及びＭ２の下側にＰ及びＮウエルを具備しているＩ又は低ドープＧｅ層を示している。該マイクロストラクチャ孔８４２０は１００ｎｍ－１０００ｎｍ以上の範囲の深さを有することが可能であり、且つ５００ｎｍ－２０００ｎｍ、及び、幾つかの場合に、６００ｎｍ－１６００ｎｍの範囲の横方向寸法を有することが可能である。該マイクロストラクチャ孔の間の間隔は１００ｎｍ－１０００ｎｍの範囲とすることが可能である。該マイクロストラクチャ孔は周期的、非周期的、及び／又はランダム、及び／又は周期的、非周期的、及びランダムの任意の組み合わせとすることが可能である。幾つかの場合に、該孔は正方形格子を有することが可能であり、且つ、幾つかの場合に、それは六角形格子を有することが可能である。
該Ｉ又は低ドープＧｅ／ＧｅＳｉは３００ｎｍ－２０００ｎｍ、及び、幾つかの場合に、５００ｎｍ－１０００ｎｍの範囲の層厚を有することが可能である。該Ｉ又は低ドープＧｅは、１×１０１６／ｃｍ３以下、及び、幾つかの場合に、５×１０１５／ｃｍ３以下、及び、幾つかの場合に、１×１０１５／ｃｍ３以下のドーピングを有することが可能である。該Ｎ及びＰウエルは、３×１０１７／ｃｍ３以上のドーピングを有することが可能であり、且つ１００ｎｍ－１０００ｎｍ以上の範囲の深さを有することが可能である。該Ｍ１及びＭ２電極は、５０ｎｍ－５００ｎｍ以上の範囲の金属厚さで該Ｐ及びＮウエルへのオーミックコンタクトとすることが可能であり、且つ３０ｎｍ－３００ｎｍの範囲の幅を有することが可能である。幾つかの場合に、該金属幅は３０ｎｍ未満とすることが可能である。該噛合型電極Ｍ１及びＭ２の間の間隔は、３００ｎｍ－２０００ｎｍ以上、及び、幾つかの場合に、５００ｎｍ－１０００ｎｍの範囲とすることが可能である。幾つかの適用例において、該噛合型電極の間隔は１０００ｎｍ－３０００ｎｍ以上の範囲とすることが可能である。Koester et al.、「高性能光学通信適用例用のＧｅ・オン・ＳＯＩ検知器／Ｓｉ－ＣＭＯＳ増幅器受信機（Ge-on-SOI-Detector/Si-CMOS-Amplifier Receivers for High-Performance Optical-Communication Applications）」、ジャーナル・オブ・ライトウエーブ・テクノロジー、Ｖｏｌ．２５、Ｎｏ．１、２００７年１月（この文献を引用により本書に取り込む）は、マイクロストラクチャ孔の無いＣＭＯＳ ＡＳＩＣと集積化された噛合型ＭＳＭＧｅ・オン・ＳＯＩ光検知器について議論している。マイクロストラクチャ孔を付加した場合には、そのＥＱＥは、マイクロストラクチャ孔の無い同様の構造と比較して或る波長において一層高いものとなることが可能である。
図８４Ｆは、埋込型島状部８４２２を示しており、それは結晶Ｓｉ、多結晶Ｓｉ、及び／又は多角形形状の誘電体とすることが可能であり、且つその場合に、該下側の屈折率島状部は一層高い光学的屈折率を有する該Ｉ又は低ドープＧｅによって埋設されるように該Ｉ又は低ドープＧｅ／ＧｅＳｉはこれらの島状部の上にエピタキシャル的に横方向に過剰成長させることが可能である。この様な埋設型島状部８４２２は埋設型マイクロストラクチャ孔として見ることが可能である。該島状部は、１００ｎｍ－２０００ｎｍ以上の範囲の横方向寸法を有することが可能であり、及び、幾つかの場合に、５００ｎｍ－１７００ｎｍの範囲とすることが可能であり、且つ０ｎｍ又は重畳乃至２０００ｎｍ以上、及び、幾つかの場合に、０ｎｍ－１０００ｎｍの範囲の間隔を有することが可能である。該Ｉ又は低ドープＧｅは、該島状部が部分的に又は完全に埋設されるように、選択的区域成長させるか又はエピタキシャル横方向過剰成長させることが可能である。該島状部は、周期的、非周期的、及び／又はランダムな配置、及び／又はその任意の組み合わせとすることが可能である。Ｐ及びＮウエルは、Ｍ１とＭ２との間に電界をあたえるために該Ｉ又は低ドープＧｅ内、及び該Ｉ又は低ドープＧｅ内に実現させることが可能である。逆バイアスが該Ｍ１とＭ２との間に印加される。
図８４Ｇは、図８４Ｅ及び８４Ｆと同様である。この場合、埋込型島状部８４２２とマイクロストラクチャ孔８４２０の両方が包含されている。
図８４Ｈは、該埋込型島状部８４２８が台形状、矩形状、及び／又は多角形形状であることが可能であることを除いて、図８４Ｆと同様である。更に、該島状部は結晶性及び非結晶性半導体、及び／又は誘電体を包含することが可能である。該埋込型島状部は３０ｎｍ－１０００ｎｍ以上の範囲の高さを有することが可能である。幾つかの場合に、該島状部は、選択的区域成長させるか及び／又はエピタキシャル横方向過剰成長させることが可能な該Ｉ又は低ドープＧｅ／ＧｅＳｉ層によって完全に又は部分的に埋設させることが可能である。Ｐ及びＮウエルは、５０ｎｍ－１０００ｎｍ以上の範囲の深さで該Ｉ又は低ドープＧｅ／ＧｅＳｉ領域内に包含させることが可能である。幾つかの場合に、該島状部は該ウエルの間とすることが可能であり、及び、幾つかの場合に、該島状部は該ウエルの下側とすることが可能である。該島状部は周期的、非周期的、及び／又はランダムに配置させることが可能であり、及び、幾つかの場合に、周期的、非周期的、及びランダム配置の任意の組み合わせとすることが可能である。幾つかの場合に、該島状部は正方形格子を有することが可能であり、及び、幾つかの場合に、それは六角形格子を有することが可能である。逆バイアスが該Ｐ及びＮウエルの間に印加される。Ｍ１及びＭ２金属は該Ｐ及びＮウエルへのオーミックコンタクトを形成する。該Ｍ１及びＭ２はＡｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ｃｒ、Ｔｉ、Ｔａ、Ｖ、Ｗ、又はＭｏ等の金属製とすることが可能であり、又は金属の任意の組み合わせとすることが可能である。幾つかの場合に、非晶質Ｓｉ及び／又はＧｅをオーミックコンタクトを形成する場合に使用することが可能である。幾つかの場合に、Ｍ１及びＭ２はシリサイドとすることが可能であり、例えば、数例を挙げると、Ｐｔシリサイド、Ｔｉシリサイド、Ｎｉシリサイド、Ａｌシリサイドとすることが可能である。図示していないものは、ナノガラス又は反射防止コーティングであり、それは該Ｇｅ／ＧｅＳｉ表面及び該Ｍ１及びＭ２電極に適用することが可能である。非晶質Ｓｉ及び／又はＧｅは、該金属表面からの反射を更に減少させるために、該Ｍ１及びＭ２電極上に付着させることが可能である。
図８４Ｈは、該埋設型島状部の上に該Ｐ及びＮウエルがある場合又はない場合の噛合型電極Ｍ１及びＭ２を付加的に示している。該埋設型島状部は、該Ｍ１及びＭ２電極の横方向寸法よりも一層大きな横方向寸法を有することが可能であり、且つ、幾つかの場合に、Ｍ１及びＭ２電極の間の間隔以上とすることが可能である。
図８４Ｉは、幾つかの実施例に基づく、六角形状格子に配設されたマイクロストラクチャ孔又は埋設型島状部を示している平面図である。該孔及び／又は埋設型島状部８４３０は、円形状、楕円状、多角形形状、不規則及びアメーバ状の範囲の形状を有することが可能である。噛合型電極Ｍ１及びＭ２がマイクロストラクチャ孔の間に形成されており、且つ、埋設型島状部の場合には、該Ｍ１及びＭ２電極は該埋設型島状部の間、及び、幾つかの場合に、該埋設型島状部の上に形成することが可能である。
図８５Ａ及び８５Ｂは、幾つかの実施例に関連して誘電体物質を使用する側面を例示した断面図である。使用される誘電体物質の例は、Ｓｉ窒化物、Ｓｉ炭化物、Ｓｉ酸化物、Ａｌ酸化物、及びＡｌを包含している。それらは、１７００ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、１５５０ｎｍ乃至２０００ｎｍ等の一層長い波長に対してのＧｅ／ＧｅＳｉの吸収係数を向上させるために該Ｉ又は低ドープＧｅ／ＧｅＳｉ層に応力を付与すべく作用することが可能である。図８５Ａは、マイクロストラクチャ孔８５１２の中及び該ポリＳｉＮ＋層の上部表面上に付着されているＳｉ窒化物等の誘電体層８５０２を示している。該誘電体層は１００ｎｍ乃至２０００ｎｍの範囲の厚さを有することが可能であり、且つ、幾つかの場合に、該Ｉ又は低ドープＧｅ／ＧｅＳｉ層を含む該メサ全体を封止させることが可能である。
図８５Ｂは、該Ｉ又は低ドープＧｅ／ＧｅＳｉへ応力を付与するために該マイクロストラクチャ孔８５１３の中及び該マイクロストラクチャ孔の上方に付着されている同様の誘電体層８５０３を具備する横方向構造を示している。そして、幾つかの場合に、該誘電体層は該フォトダイオード全体を封止させることが可能である。
図８６Ａ及び８６Ｂは、Ｉ又は低ドープＧｅ／ＧｅＳｉ層内へエッチングし、及び、幾つかの場合に、該Ｉ又は低ドープＧｅ／ＧｅＳｉ層を貫通してＰＳｉ層へエッチングして形成したマイクロストラクチャ孔を具備する構造を例示している断面図である。図８６Ａにおいて、誘電体層８６０２が該マイクロストラクチャ孔８６１２を充填し及び又該マイクロストラクチャ孔の上にも付着されている。該誘電体層８６０２は、数例を挙げると、Ｓｉ窒化物、Ｓｉ炭化物、Ｓｉ酸化物、Ａｌ酸化物、Ａｌ窒化物、Ｇｅ窒化物とすることが可能である。該誘電体物質は該Ｉ又は低ドープＧｅ／ＧｅＳｉへ応力を付与して１５５０ｎｍ乃至２０００ｎｍの間、及び、幾つかの場合に、１２００ｎｍ乃至２０００ｎｍの間の波長に対しての吸収係数を向上させる。
図８６Ｂは、該Ｉ又は低ドープＧｅ／ＧｅＳｉ内へエッチングし、及び、幾つかの場合に、該Ｉ又は低ドープＧｅ／ＧｅＳｉを貫通して該Ｉ又は低ドープＳｉ層へエッチングして形成したマイクロストラクチャ孔８６１３を具備している横方向ＭＳＭ構造を示している。該誘電体層８５０３は、図８６Ａにおける層８６０２における如く、該Ｉ又は低ドープＧｅへ応力を付与して１２００ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、１５００ｎｍ乃至２０００ｎｍの波長範囲においてのＧｅ／ＧｅＳｉの吸収係数を向上させる。
該誘電体層は１００ｎｍ乃至２０００ｎｍ以上の厚さ範囲を有することが可能である。図示していないものは、反射を減少させるための反射防止コーティング又はナノガラスである。幾つかの場合にはＳｉＮ等の該誘電体層は、応力を与えるためにマイクロストラクチャ孔を有するか又は有することのないＧｅ／ＧｅＳｉを被覆する５０ｎｍ－１０００ｎｍ以上の厚さ範囲を具備する薄膜とすることが可能である。幾つかの場合に、該孔は島状部又はＳｉ、ポリＳｉ、又は誘電体とすることが可能であり、その場合に、Ｇｅ／ＧｅＳｉはＥＬＯＧ等のプロセスを使用してエピタキシャル的に過剰成長される。
図８７Ａ－８７Ｃは、図８３Ａと同様の構造における光学フィールド吸収の有限差分時間領域（ＦＴＴＤ）シミュレーションを例示している。図８７Ａは、ポリＳｉ層内に反転ピラミッドを有する図８７Ｃに示した構造に対して（曲線８７１０）、及び又該ポリＳｉ層を貫通して及び該Ｇｅ層を貫通して該Ｎ基板へエッチング形成した漏斗孔を具備している図８７Ｂに示した構造に対して（曲線８７１２）の光学波長に対しての吸収のプロットである。いずれの場合にもＢＯＸ層は包含されていない。該マイクロストラクチャ孔は、１１００ｎｍの直径又は横方向寸法、および１７００ｎｍの周期を有している。図８７Ｃの反転ピラミッドの場合に、該ポリＳｉ層は８００ｎｍであり、該Ｇｅは１６００ｎｍであり、及び該底部Ｓｉ層は１０００ｎｍである。図８７Ｂの漏斗孔が該Ｇｅ層を貫通して該底部Ｓｉ層へエッチングされる場合に、該ポリＳｉ層は３００ｎｍである。このシミュレーションが示す吸収係数は、１２００ｎｍ乃至１８００ｎｍの波長の関数として量子効率及び／又は外部量子効率が直接的に比例している。その向上された吸収は、１２００及び１６００ｎｍの間に約８０％であり、及び１８００ｎｍにおいて約５０％へ単調的に降下する。ＥＱＥは、吸収に直接的に比例することが可能であり、且つ１２００乃至１６００ｎｍの間は約８０％のＥＱＥを有することが可能であり、及び、１８００ｎｍにおいて約５０％へ単調的に降下する。ＥＱＥは直接的に吸収に比例する場合があり且つ同様に１２００乃至１６００ｎｍの間は約８０％のＥＱＥを有している場合があり且つ１８００ｎｍにおいて約５０％へ単調的に降下する場合がある。反射防止コーティング又はナノガラスは包含されていない。
注意すべきことであるが、図８７Ｂ及び８７Ｃに示した構造は、ＣＭＯＳ／ＢｉＣＭＯＳプロセスと適合性があり、且つ単一のＳｉチップ上にＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化させることが可能である。
このシミュレーションにおいては、該マイクロストラクチャ孔は正方形格子を有しており、及び、幾つかの場合に、該マイクロストラクチャ孔は周期的、非周期的、及び／又はランダム、及び／又はその任意の組み合わせとすることが可能である。
図８８Ａ及び８８Ｂは、マイクロストラクチャ装置における向上された吸収のＦＤＴＤシミュレーションを例示している。図８８Ａは、該ＦＴＤＴシミュレーションのプロットであり、且つ図８８Ｂは、そのシミュレーションに使用される層構造を示している。該マイクロストラクチャの寸法は以下の如くである。底部層が１０００ｎｍのＳｉ、次いでＧｅ層の１６００ｎｍ厚さで１０００ｎｍエッチングされたマイクロストラクチャ孔を具備しており、且つ該マイクロストラクチャ孔は１７００ｎｍの周期と１１００ｎｍの直径とを有している。該マイクロストラクチャ孔は形状が円筒状であり、正方形格子状である。ポリＳｉが該Ｇｅマイクロストラクチャ孔の上に付着されて該マイクロストラクチャ孔を完全に被覆しており、該孔の底部から該ポリＳｉの上部表面まで測定された厚さは１３００ｎｍである。光が該上部表面から入射する。該Ｇｅは約０．６％の歪を有している。図８８Ａにおけるプロットは、１２００ｎｍ乃至１８００ｎｍの波長の関数として向上された吸収を示している。その向上された吸収は１２００ｎｍ乃至１６００ｎｍでは約８０％であり、そして１８００ｎｍにおいて約５０％であるように単調的に減少している。その量子効率、及び／又は外部量子効率は、その向上された吸収に直接的に比例している。該外部量子効率は１２００ｎｍ乃至１６００ｎｍにおいて約８０％であり、１８００ｎｍにおいて約５０％であるように単調的に減少している。幾つかの場合に、該ＥＱＥは１２００ｎｍ乃至１６００ｎｍにおいて約６０％よりも一層大きい場合があり、及び、幾つかの場合に、該ＥＱＥは或る波長において１２００ｎｍ乃至１６００ｎｍにおいて４５％よりも一層大きい場合がある。この構造において、孔が該Ｇｅ内にエッチングされ且つポリＳｉによって完全に被覆されている。該ポリＳｉの上部表面はほぼ平坦状とすることが可能であり、且つ反射を減少させるために反射防止及び／又はナノガラスを適用することが可能である。幾つかの場合に、光は該底部表面に入射することが可能である。
ＬｉＤＡＲ適用例の場合、他の自動車からのＬｉＤＡＲ送信からの干渉を最小とさせるために、データ通信パルスストリームのものと同様にコード化したパルスストリームでレーザパルスを送信させることが可能である。該コード化パルスストリームは、リターンツー０フォーマットでのデータ通信パルスにおける０及び１と同様にオン及びオフパルスのシリーズとさせることが可能である。幾つかの場合に、ノンリターンツー０フォーマットを使用することも可能である。他のＬｉＤＡＲユニットからの干渉を最小化させるその他の方法としては、レーザの複数スペクトラムの使用、及び、幾つかの場合に、ターゲットから反射された光を検知するための合到法の使用とすることが可能である。幾つかの場合に、対向するＬｉＤＡＲからの光を最小とさせるために光検知器上に交差偏光フィルターを使用することが可能である。
図８９Ａ及び８９Ｂは、図８７Ａ－８７Ｃにおいてシミュレーションした構造と同様のマイクロストラクチャＰＩＮフォトダイオードのＦＤＴＤシミュレーションを例示している。シミュレーションした構造は図８９Ｂに示してある。マイクロストラクチャ孔は該Ｇｅ内にエッチングされており、且つ該マイクロストラクチャ孔はＳｉＮで充填されており且つ３００ｎｍの表面厚さを有している。該マイクロストラクチャ孔の底部から該ＳｉＮの上部表面まで測定された該ＳｉＮ厚さは１５００ｎｍである。その底部層はＮ＋Ｓｉの１０００ｎｍであり、該Ｉ又は低ドープＧｅは５００－１６００ｎｍの範囲であり、次いで２００ｎｍのＰＳｉである。マイクロストラクチャ孔は、１７００ｎｍの周期で且つ正方形格子状において１１００ｎｍの直径で該ポリＳｉ及びＧｅ内にエッチングされている。１０００ｎｍ又は１６００ｎｍの厚さを有するＧｅの場合、該孔は１２００ｎｍの深さへエッチングされる。該Ｇｅが５００ｎｍである場合には、該孔は７００ｎｍの深さへエッチングされる。該マイクロストラクチャ孔はＳｉＮで充填され且つ３００ｎｍの表面厚さを有している。図８９Ａにおいて、実線８９１０は、該孔が１２００ｎｍの深さへエッチングされており且つ該孔がＳｉＮで充填されている１６００ｎｍ厚さのＩＧｅの場合に対するものである。向上された吸収は１３５０ｎｍにおいて約９０％であり、且つ１８００ｎｍにおいて約５０％へと単調的に降下している。ＥＱＥは向上された吸収に直接的に比例しており且つ１２００－１３５０ｎｍの範囲の幾つかの波長に対して８０％以上であり、１３５０－１８００ｎｍの範囲の幾つかの波長に対して５０％より大きい量子効率を有することが可能である。該Ｇｅは０．６％の歪を有している。ダッシュ曲線８９１２は、マイクロストラクチャ孔が無くＳｉＮが無い同等のＳｉＧｅＳｉＰＩＮフォトダイオードを示している。幾つかの場合に、該マイクロストラクチャ孔ＰＩＮフォトダイオードは、或る波長において１２００－１８００ｎｍの波長スパンにおいて孔の無い同等のＳｉＧｅＳｉフォトダイオードのＥＱＥよりも一層大きなＥＱＥを有している。その垂直軸は吸収であり、且つその水平軸はミクロン単位の波長である。
図８９Ｃ及び８９Ｄは、図８９Ｂに示した構造の更なる変形例のＦＤＴＤシミュレーションのプロットである。図８９Ｃにおいて、実線８９２０は、該ＩＧｅ層が１０００ｎｍの厚さを有する場合を示している。ダッシュ曲線８９２２は、マイクロストラクチャ孔の無い等価なＳｉＧｅＳｉＰＩＮフォトダイオードである。図８９Ｄにおいて、実線８９３０は、該ＩＧｅが５００ｎｍの厚さを有している場合を示している。ダッシュ曲線８９３２はマイクロストラクチャ孔の無い等価なフォトダイオードである。
理解されるように、向上された吸収を有する該５００ｎｍのＩＧｅの場合、該装置は、１２００－１３５０ｎｍの波長範囲にわたり７０％より大きな吸収を達成しており、それは１３５０－１８００ｎｍにわたり約５０％へ単調的に減少している。５００ｎｍのＩＧｅ層を具備する２０ミクロン直径のＰＩＮＳｉ／Ｇｅ／Ｓｉマイクロストラクチャフォトダイオードは、３０Ｇｂ／ｓ以上のデータ帯域幅を有することが可能であり、且つ、幾つかの場合には、１２００－１８００ｎｍの波長スパンにおいて或る波長において４０％以上の量子効率で５０Ｇｂ／ｓとすることが可能である。
図８９Ｅは、Ｓｉ－ＩＧｅ－ＳｉＰＩＮマイクロストラクチャ孔フォトダイオードのＩ層厚さに対するフォトダイオード３ｄＢ帯域幅（Ｇｈｚ）の計算のプロットである。該プロットは、異なるフォトダイオード直径例の１０μｍ、２０μｍ、３０μｍ（ミクロン）を表す３つの曲線を示している。その計算は、該ＩＧｅ層内の光発生されたキャリアの移動時間、及び該ＰＩＮ接合のＲＣ時間を与える容量を考慮にいれており、尚、Ｒは抵抗（この場合は、５０Ω）であり且つＣは接合容量である。理解されるように、約０．５μｍの薄いＩ－Ｇｅ層の場合、１０μｍ直径Ｓｉ－Ｇｅ－ＳｉＰＩＮマイクロストラクチャフォトダイオードの場合にＧｈｚを超える帯域幅に到達することが可能である。約０．３μｍのＩＧｅ層厚さの場合、Ｓｉ－Ｇｅ－Ｓｉマイクロストラクチャフォトダイオードによって５０Ｇｈｚより大きな帯域幅に到達することが可能である。０．９μｍのＩＧｅ層厚さは、３０μｍの光検知器直径で２０Ｇｈｚの帯域幅を達成することが可能である。該ＩＧｅ層の厚さを１μｍ以下に減少させると、該マイクロストラクチャ孔光検知器は、マイクロストラクチャ孔の無い同等の光検知器よりも一層高いＥＱＥを有することが可能である。該マイクロストラクチャ孔はポリＳｉによって埋設させることが可能であり、及び、幾つかの場合に、誘電体によって埋設させることが可能であり、及び、幾つかの場合に、該マイクロストラクチャ孔は支配的に該ポリＳｉ及び／又はその他の非晶質又は多結晶半導体内のものとすることが可能である。
該マイクロストラクチャ孔はウエット又はドライエッチングで形成することが可能であり、及び、幾つかの場合に、反転ピラミッド、円筒状、漏斗状、円錐状、台形状、及び／又は複数の形状の任意の組み合わせとすることが可能である。該マイクロストラクチャ孔、又は埋設型孔の横方向寸法は、３００ｎｍ乃至２０００ｎｍ、幾つかの場合に、６００ｎｍ乃至１７００ｎｍ、及び、幾つかの場合に、７００ｎｍ乃至１２００ｎｍの範囲とすることが可能である。該マイクロストラクチャ孔、又は埋設型孔の深さは、１００ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、３００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。該ナノストラクチャ孔の間の間隔は０ｎｍ乃至２０００ｎｍ、及び、幾つかの場合に、０ｎｍ乃至１０００ｎｍの範囲とすることが可能である。該マイクロストラクチャ孔又は埋設型孔は周期的、及び／又は非周期的、及び／又はランダム、及び／又はその任意の組み合わせとすることが可能である。
図９０Ａは、幾つかの実施例に基づく、面発光レーザ用の受容（リセプタクル）孔を有する単一チップ上のＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化させたマイクロストラクチャ光検知器の平面図である。単一チップ９０００は、２×４アレイのＭＳＰＤ／ＭＳＡＰＤ９０３０、ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣ９０３２、及び受容孔９０３４を包含している。ＶＣＳＥＬ装置は、流体組立方法を使用して受容孔９０３４内に位置決めさせることが可能であり、及び、幾つかの場合に、流体の使用は省略することが可能である。この例において、Ｓｉチップ９０００内の受容孔９０３２は円形状であり、従って同様の円形形状を有する面発光レーザを高い歩留まりとなる高い蓋然性をもって流体組立させることが可能である。図示していないものは、該光検知器及び該レーザを該ＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスへ接続させる伝送線である。ＡＳＩＣ９０３２は、複数個のＡＳＩＣ又は互いに横方向に離隔されているその他のアクティブ電子回路を有することが可能であり、及びその各々は複数の光検知器９０３０の夫々一つから、又は２個以上の光検知器９０３０の夫々のグループからの電気的出力と結合され且つ処理する。前記アクティブ電子回路の内の一つ以上は、ＶＣＳＥＬ９０３４の内の一つ又はそれ以上と結合させて必要に応じてそれを活性化させることが可能である。該個々のアクティブ電子回路は任意の適宜の形態とすることが可能であり、例えばリニアアレイ、２次元アレイ、３次元アレイのような垂直配置とさせることが可能である。
図９０Ｂは、同心円状のアノード９０２０及びカソード９０２２を具備する円形形状にある面発光レーザ９０３６を示している。更に、発光区域９００８、伝送線９０４０及び９０４２、及び金属タブ９０１６及び９０１８も示されている。円形形状に起因して、ＶＣＳＥＬ９０３６が該Ｓｉチップ９０００における円形状の受容孔内に落下する場合、それは伝送線９０４０及び９０４２への後の取り付けのためには任意の配向状態とすることが可能である。金属又は誘電体とすることが可能な小さなタブ９０１６及び９０１８は、流体組立期間中に該受容孔内に裏返しで該円形状のレーザが落下することを阻止することが可能である。流体組立に続いて、該ＶＣＳＥＬ９０３６は、例えば、該受容孔の底部内に半田を使用して、該チップ９０００へ取り付けられ又はボンド即ち固着される。ボンディングの後に、既知のフォトリソグラフィ技術を使用して、該伝送線９０４０及び９０４２をアノード９０２０及びカソード９０２２へ夫々接続させることが可能である。該伝送線９０４０及び９０４２は該ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣ（図９０Ａに示してある）との接続を形成する。
図９０Ｃは、幾つかの実施例に基づく、面発光レーザの斜視図である。該ＶＣＳＥＬ９０３６は「ホッケーのパック」のような幾何学的形状を有して示されている。見えているものは、同心円状のアノード９０２０及びカソード９０２２、及びレーザ動作領域９００８及び該表面上の誘電体又は金属のタブ９０１６及び９０１８である。該面発光レーザ９０３６は、典型的に、ＩＩＩ－Ｖ物質から構成されており、該面発光レーザの底部はインジウムのような金属コンタクトを有することが可能であり、該金属コンタクトはそれもインジウムを有することが可能な該受容孔の底部に取り付けることが可能であり、従って、加熱することにより、該面発光レーザチップは半田付けさせることが可能となる。幾つかの場合に、該受容孔の底部は該伝送線の一部とすることが可能である。該受容孔はＳｉ内にエッチングさせることが可能であり、及び、幾つかの場合に、該受容孔はＳｉ二酸化物、又は誘電体、又はＳｉと誘電体との組み合わせとすることが可能である。
図９０Ｄは、幾つかの実施例に基づく、矩形状のＩＩＩ－Ｖチップ上の面発光レーザの２次元アレイの平面図である。チップ９０５０はＶＣＳＥＬ９０３６からなるアレイ（この場合には２×４）を包含している。各ＶＣＳＥＬはアノード及びカソード電極を有しており、それらは、該矩形状チップ９０５０が２つの可能な配向状態で流体組立することが可能であり、且つ該ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣ（例えば、図９０Ａに図示）におけるレーザドライバへ接続されている伝送線（例えば、９０４４及び９０４６）へ接続させることが可能であるような態様で、位置決めされている。金属又は誘電体タブ９０６６及び９０６８は、該矩形状チップが裏返しで該受容孔内に落下することがないように包含させることが可能である。２つの配向状態を可能とするために、該アノード及びカソードは１８０度の回転対称性を有することが可能である。図９０Ｄに例示した形態は、代替的には、正方形形状とさせることが可能であり、その場合には、４通りの対称性があり且つ該チップは任意の４つの回転配向状態で流体組立させることが可能である。伝送線は全ての４つの端部に付加させることが可能である。
幾つかの場合に、流体組立は完全には装置に処理されていないＩＩＩ－Ｖ物質と共に使用することが可能であり、その場合に、流体組立が完了すると、該ＩＩＩ－Ｖ物質はラインのバックエンドで処理して該レーザアレイを完成させることが可能である。該レーザは垂直共振器面発光レーザとすることが可能であり、及び、幾つかの場合に、レンズ一体化面発光レーザ、及び、幾つかの場合に、端部発光レーザとすることが可能である。
Anderson et al.、「ＰＳＭ４技術及び相対的コスト解析アップデート（PSM4 Technology & Relative Cost Analysis Update）」、www.ieee802.org/3/bm/public/jan13/anderson_01_0113optx.pdf（この文献を引用により本書に取り込む）は、４チャンネルを有する並列単一モードファイバ用のＬＩＳＥＬアレイについて議論している。
図９１Ａ及び９１Ｂは、幾つかの全シリコンＭＳＭ横方向フォトダイオード及び幾つかの全シリコン垂直ＰＩＮフォトダイオードに対する光学フィールドのＦＤＴＤシミュレーションを例示している。幾つかの場合に、該横方向ＭＳＭは横方向ＰＩＮを与えるためにＰ及びＮドーピングを包含する場合がある。そのシミュレーションした構造は、１ミクロンでシリコン基板の下側に位置しているＢＯＸ層の上に形成されている０．５、１、又は１．５ミクロンの厚さを有するＳｉ層を包含している。図９１Ｂに図示しており７００ｎｍの横方向寸法である反転ピラミッドが約５００ｎｍの深さで該Ｓｉ内にウエットエッチングされる。該反転ピラミッド孔は正方形格子において８２５ｎｍの周期を有している。図９１Ａにおいて、その垂直軸は吸収であり、且つその水平軸は８００ｎｍ－９００ｎｍの波長である。上側の曲線９１１０、９１１２、及び９１１４は、０．５、１．１．５
ミクロンの夫々のＳｉ層厚さに対してマイクロストラクチャ反転ピラミッドを具備しているフォトダイオードを示している。８００－９００ｎｍの波長に対して、吸収は支配的に６０％、及び、幾つかの場合に、或る波長において約８０％を超えている。下側の曲線９１２０、９１２２、及び９１２４は、０．５、１、１．５ミクロンの夫々のＳｉ層厚さに対してマイクロストラクチャ孔の無い同等のフォトダイオードを示している。理解されるように、マイクロストラクチャ孔の無い装置は８００－９００ｎｍの波長範囲において吸収は約１０％以下である。吸収は外部量子効率（ＥＱＥ）と直接的に比例し、及び、幾つかの場合に、ＥＱＥは吸収と同じ場合がある。マイクロストラクチャ孔を有するフォトダイオードは、マイクロストラクチャ孔の無い同等のフォトダイオードよりも一層大きなＥＱＥを有することが可能である。幾つかの場合に、マイクロストラクチャ孔光検知器ＥＱＥは、８００－９００ｎｍの波長にわたってマイクロストラクチャ孔の無い同等のフォトダイオードのＥＱＥよりも２倍一層高い場合がある。幾つかの場合に、該ＥＱＥは或る波長においては３倍以上一層高いものである場合があり、及び、幾つかの場合に、８００－９００ｎｍの間の或る波長においては５倍以上である場合がある。
図９１Ｃは、幾つかの実施例に基づく、マイクロストラクチャ反転ピラミッド及びマイクロストラクチャ円筒形状孔を有する光検知器をＦＤＴＤシミュレーションのプロットである。該孔は、８２５ｎｍ周期の正方形格子において、７００ｎｍの横方向寸法、５００ｎｍの深さを有している。該Ｓｉ層は、Ｓｉ基板上の１ミクロンのＢＯＸ層上で１．５ミクロンである。曲線９１３０、９１３２、及び９１３４は、夫々、反転ピラミッド、円筒状、及び「平坦」（マイクロストラクチャ孔無し）に対するものである。該プロットから理解されるように、該反転ピラミッド及び該円筒状孔に対する吸収対波長特性は、両方とも、８００－９００ｎｍの波長スパンにわたって６０％よりも一層大きな吸収を有している。マイクロストラクチャ孔の無いＳｉ光検知器は、８００－９００ｎｍの波長スパンにおいて約１０％未満の吸収を有している。幾つかの波長において、該円筒状の孔は、反転ピラミッドマイクロストラクチャ孔よりも多少低い吸収を有している。
図９１Ｄ及び９１Ｅは、幾つかの実施例に基づく、２５０ｎｍの深さの浅いマイクロストラクチャ孔を有する構造のＦＤＴＤシミュレーションを例示している。このシミュレーションにおいて、図９１Ｅに示した構造は、正方形格子において８２５ｎｍの周期と、７００ｎｍの横方向寸法と、２５０ｎｍの深さとを有する反転ピラミッドを包含している。該Ｓｉ層は０．５、１、又は１．５ミクロンの厚さで且つ１ミクロン厚さのＢＯＸ層及びＳｉウエハ上に形成されている。図９１Ｄにおいて、曲線９１４０、９１４２、及び９１４４は、夫々、０．５、１、１．５ミクロンのＳｉ層厚さに対する吸収を示している。曲線９１５０、９１５２、及び９１５４は、夫々、Ｓｉ層厚さ０．５、１、１．５ミクロンに対する「平坦」（マイクロストラクチャ孔無し）においての吸収を示している。該シミュレーションにおいて理解される如く、一層浅い孔は８００－９００ｎｍの波長範囲に対して吸収が減少することとなっている。該吸収は約６０％であり、且つ図示した如く、９００ｎｍにおいて約５０％へ降下している。浅いマイクロストラクチャ孔のＥＱＥは、８００－９００ｎｍの波長範囲に対する或る波長において、マイクロストラクチャ孔の無いＳｉ光検知器の同等のＥＱＥよりも２－３倍又はそれより一層大きなものである。
図９２Ａ及び９２Ｂは、幾つかの実施例に基づく、該Ｇｅの上にポリＳｉ層を有しているＧｅ・オン・Ｓｉ構造に対する吸収対波長のＦＤＴＤシミュレーションを例示している。そのシミュレーションした構造は図９２Ｂに図示してある。ポリＳｉ上部層は０．２５及び０．５ミクロンの厚さを有しており、且つ円筒状マイクロストラクチャ孔の横方向寸法は１２００ｎｍで、孔は該ポリＳｉ層厚さの約９０％である深さへエッチングされている。該孔は正方形格子において１７００ｎｍの周期を有している。該Ｇｅ層は０．５及び１ミクロンの厚さであり、且つ該底部Ｓｉ層は１０ミクロンよりも一層大きい。該Ｇｅ層は歪ませることが可能である。曲線９２１０、９２１２、及び９２１４は、ポリＳｉ＝０．２３ミクロン／Ｇｅ＝１ミクロン、ポリＳｉ＝０．５ミクロン／Ｇｅ＝１ミクロン、及びポリＳｉ＝０．５ミクロン／Ｇｅ＝０．５ミクロンの夫々の場合を示している。該吸収は１５０ｎｍ波長に対して７０％より高く、且つ１８００ｎｍ波長において約３０％又はそれ以上へ単調的に減少している。下側の曲線９２２０及び９２２２は、マイクロストラクチャの無い（平坦）同様の光検知器構造の場合を示している。そして、理解されるごとく、１６００ｎｍよりも一層大きな波長において、該吸収は迅速に５％未満へ減少している。
ＥＱＥは、吸収に対して直接的に比例することが可能であり、且つマイクロストラクチャ孔光検知器のＥＱＥは、１２００－１８００ｎｍの波長範囲において、或る波長において、マイクロストラクチャ孔の無い同等の光検知器のＥＱＥよりも１．５倍以上一層大きい場合がある。１６００－１８００ｎｍの波長範囲において、マイクロストラクチャ孔光検知器のＥＱＥは、或る波長において、マイクロストラクチャ孔の無い同等の光検知器よりも５倍以上大きい場合がある。
該ポリＳｉ－Ｇｅ－Ｓｉ構造は横方向及び／又は垂直光検知器構造、例えば横方向ＰＩＮＭＳＭ及び／又は垂直ＰＩＮ又はＮＩＰ構造、の両方へ適用させることが可能である。両方の場合において、これらの構造はＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化させることが可能である。幾つかの場合に、光学信号は上部表面上に入射することが可能であり、且つ、幾つかの場合に、底部表面から入射することが可能である。
該ＦＤＴＤシミュレーションは、マイクロストラクチャ孔装置の場合には、垂直から±１０度で入射する光信号の平均である。マイクロストラクチャ孔の無い（平坦）同等の光検知器の場合には、該ＦＴＤＴシミュレーションは垂直入射のみである。
幾つかの場合に、Ｇｅ・オン・ＳｉフォトダイオードはＳＯＩウエハ上に製造させることが可能である。例えば、Xue et al.、「並列光学相互接続用の１×４Ｇｅ－オン－ＳＯＩＰＩＮ光検知器アレイ（1x4 Ge-on-SOI PIN Photodetector Array for Parallel Optical Interconnects）」、ジャーナル・オブ・ライトウエーブ・テクノロジー、Ｖｏｌ．２７、Ｎｏ．２４、２００９年１２月１５日（この文献を引用により本書に取り込む）、を参照すると良い。該Ｇｅ・オン・ＳｉフォトダイオードはＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化させることが可能である。例えば、Knoll et al.、「フォトニックＢｉＣＭＯＳ技術における１．５５μｍ用のモノリシックに集積化した２５Ｇｂｉｔ／ｓｅｃ受信機（Monolithically Integrated 25 Gbit/sec Receiver for 1.55 μｍ in Photonic BiCMOS Technology）」、ＯＦＣ２０１４（この文献を引用により本書に取り込む）、を参照すると良い。
メサＰＩＮ構造を有するＧｅ・オン・Ｓｉフォトダイオードの暗電流はＳｉパッシベーションで抑圧させることが可能である。例えば、Dong et al.、「シリコン表面パッシベーション技術によるゲルマニウム－スズ－オンシリコンｐ－ｉ－ｎフォトダイオードにおける暗電流の抑圧（Suppression of dark current in germanium-tin-on silicon p-i-n photodiode by silicon surface passivation technique）」、オプティックス・エクスプレス、Ｖｏｌ．２３、Ｎｏ．１４、２０１５年７月１３日、の文献を参照すると良い。DeLello et al.、「Ｇｅ・オン・Ｓｉフォトダイオードにおける暗電流の特性（Characterization of dark current in Ge-on-Si photodiodes）」、ジャーナル・オブ・アプライド・フィジックス、１１２、０５４５０６（２０１２）の文献は、ＣＭＯＳ／ＢｉＣＭＯＳ製造方法と適合性がある誘電体プロセスを使用してＧｅ・オン・Ｓｉフォトダイオードにおける暗電流の減少を示している。
図９２Ｃ－９２Ｆは、Ｇｅ表面上にポリＳｉキャッピング層を有する場合と有していない場合のＳｉピラミッド島状部を有するＧｅ・オン・Ｓｉ構造に対する光学吸収対波長のＦＤＴＤシミュレーションを例示している。その構造は図９２Ｄ（Ｓｉキャップ無し）及び９２Ｆ（Ｓｉキャップ有り）に図示してある。該Ｇｅ層は０．５及び１ミクロンの厚さを有している。該Ｓｉピラミッドは１２００ｎｍの基部寸法及び正方形格子において１７００ｎｍの周期を有している。光学信号は垂直に該Ｇｅの上部表面に入射し、及び、幾つかの場合に、±１０度だけ垂直からずれて入射する。図９２Ｃにおける曲線９２３０及び９２３２、及び図９２Ｅにおける９２４０及び９２４２は、該Ｇｅ上にＳｉキャッピング層が無く且つ反射防止コーティングが或る場合と無い場合を示している。僅かに離隔したダッシュ線９２３４及び９２４４は、反射防止コーティングを有しており１ミクロンＧｅ厚さに対しての１１００ｎｍ乃至１８００ｎｍにわたっての吸収対波長を示している。点線曲線９２３６及び９２４６は反射防止コーティングを有している０．５ミクロンＧｅ厚さを示している。向上された吸収は該１ミクロンＧｅ厚さに対しては約８０％であり、且つ１４００ｎｍ波長に対しての０．５ミクロン厚さのＧｅに対しては６０％である場合がある。該ＥＱＥは吸収に比例しており、且つその比例係数は、１（ＥＱＥ＝吸収）乃至０．５（ＥＱＥ＝０．５吸収）の範囲となる場合があり、及び、幾つかの場合に、該比例係数は１乃至０．３の範囲となる場合がある。
両方の場合に、埋込型Ｓｉ島状部（通常は、ピラミッド、円筒状、正方形、台形、又は多角形）を有するＧｅ・オン・Ｓｉ光検知器は、１１００ｎｍ乃至１８００ｎｍの波長範囲において或る波長において、Ｓｉ島状部の無い同等のＧｅ・オン・Ｓｉ光検知器よりも一層高いＥＱＥを有することが可能である。
該構造は、垂直ＰＩＮ又は横方向ＰＩＮの両方、又は横方向ＭＳＭマイクロストラクチャ光検知器へ適用させることが可能である。
光学信号は、幾つかの場合に、底部から入射させることが可能であり、且つ、幾つかの場合に、ＢＯＸ層を包含させることが可能である。
該Ｓｉ島状部の横方向寸法は、３００ｎｍ－１８００ｎｍの範囲とすることが可能であり、その高さは５０ｎｍ－１０００ｎｍ以上の範囲とすることが可能であり、且つその間隔は０ｎｍ（接触又は重畳）－２０００ｎｍ以上の範囲とすることが可能である。該Ｓｉ島状部は周期的、非周期的、及び／又はランダムとすることが可能であり、及び、幾つかの場合に、周期的、非周期的、及び／又はランダムの任意の組み合わせとすることが可能である。その波長スパンは８００－２０００ｎｍ、及び、幾つかの場合に、１０００－１４５０ｎｍ、及び、幾つかの場合に、１０００－１８００ｎｍとすることが可能である。データレートは１０Ｇｂ／ｓ乃至５０Ｇｂ／ｓ以上の範囲とすることが可能であり、且つ該構造はＣＭＯＳＢｉＣＭＯＳプロセスと適合性がある。該光検知器の横方向寸法は５－１０００ミクロン以上、及び、幾つかの場合に、１０－８０ミクロン、及び、幾つかの場合に、１０－３０００ミクロンの範囲とすることが可能である。ＡＰＤ及びＳＰＡＤ光検知器構造も埋込型Ｓｉ島状部を有するＧｅ・オン・Ｓｉで実現することが可能である。そして、幾つかの場合に、該埋込Ｓｉ島状部は誘電体とすることが可能であり及び／又は誘電体でコーティングさせることが可能であり、及び該島状部は非結晶性、及び／又は結晶性とすることが可能である。
図９３Ａ及び９３Ｂは、Ｇｅ表面上にポリＳｉキャッピング層を有するＳｉ矩形状島状部を有しているＧｅ－Ｓｉ構造に対する光学吸収対波長のＦＤＴＤシミュレーションを例示している。シミュレーションした構造は図９３Ｂに図示してある。下側Ｓｉ層は０．２５ミクロン又は０．５ミクロンのいずれかである。該Ｓｉ層の上側のＧｅ層は０．５又は１．０ミクロンである。上側ポリＳｉ層は１００ｎｍである。マイクロストラクチャ突起がＳｉから形成され且つその形状は円筒状である。該円筒状の突起は１．２ミクロンの横方向寸法で１．７ミクロンの周期で正方形格子内に配設されている。該突起の高さは０．２５ミクロン及び０．５ミクロンである。該Ｇｅの歪は０．６％である。反射防止コーティングが上部ポリＳｉ層の上側に存在している。図９３Ａにおいて、曲線９３１０、９３１２、及び９３１４は、３つの場合についての吸収対光学信号波長を例示しており、即ち、（１）Ｓｉ突起高さ＝０．５ミクロン、Ｇｅ厚さ＝０．５ミクロン、（２）Ｓｉ突起高さ＝０．５ミクロン、Ｇｅ厚さ＝１．０ミクロン、及び（３）Ｓｉ突起高さ＝０．２５ミクロン、Ｇｅ厚さ＝１ミクロンである。上のケース（１）の場合には、Ｓｉ突起とＧｅ厚さとは同じであり、従って該突起の広がりは該Ｇｅ層の上部表面へ到達している。下側の曲線９３２０及び９３２２は平坦構造（マイクロストラクチャ無し）に対する２つの場合、即ち、夫々、（１）Ｇｅ厚さ＝０．５ミクロン、及び（２）Ｇｅ厚さ＝０．２５ミクロンである。理解されるように、突起が無い場合には、１．６ミクロン－１．８ミクロン波長の間で、吸収は迅速に１０％以下へ減少している。対照的に、マイクロストラクチャ島状部が設けられている場合には、吸収は全ての波長において実質的に一層高く且つ１．８ミクロンの波長において約３０％へ単調的に減少している。突起がある場合には、吸収の向上は、マイクロストラクチャ突起の無い同様の構造と比較した場合に、１．２乃至１．８ミクロンの波長範囲にわたって約１．２倍乃至６倍を超えるものである。
注意すべきことであるが、シミュレーションした構造は、垂直に配置させたＰＩＮ光検知器及び横方向に配置させたＭＳＭ噛合型電極光検知器の両方に適用可能なものである。更に、横方向に配置させた噛合型電極光検知器の場合には、ディジット間間隔（電極の間）は該突起の横方向寸法以下とさせることが可能である。
注意すべきことであるが、該シリコン突起の屈折率は、通常、上側のＧｅ層よりも一層低い。しかしながら、幾つかの場合に、該突起は一層高い屈折率物質（例えば、Ｇｅ）から構成することが可能であり、その上により低い屈折率の物質（例えば、Ｓｉ）を位置させることが可能である。この様な形態はここに図示した如くに向上した吸収を達成するために使用することが可能である。
図９４Ａ－９４Ｄは、４つの異なるＧｅ・オン・Ｓｉ構造を示しており、且つ図９４Ｅはこれらの構造の表面上に入射する光学フィールドのＦＤＴＤシミュレーションを示している。図９４Ａは、側部寸法が１２００ｎｍで正方形格子において周期が１７００ｎｍであり高さが５００ｎｍである正方形Ｓｉ島状部を示しており、その上にＧｅが１０００ｎｍの厚さに成長されており且つ１００ｎｍの厚さのポリＳｉキャッピング層がその上に形成されている。図９４Ｂは、図９４Ａと同様であるが、１２００ｎｍの基部寸法を有しており正方形格子において１７００ｎｍの周期で且つ高さが約５００ｎｍであるピラミッドがＳｉ内にエッチングされていることが異なっており、その上に１０００ｎｍのＧｅが成長されており且つ１００ｎｍのポリＳｉでキャッピングされている。図９４Ｃは、基部が１２００ｎｍで正方形格子において周期が１７００ｎｍで高さが約５００ｎｍである二酸化シリコン等の誘電体がピラミッド形状でＳｉ上に付着されている状態を示しており、且つ１０００ｎｍのＧｅがエピタキシャル横方向過剰成長方法を使用していその上に成長されており且つ１００ｎｍのポリＳｉでキャッピングされている。図９４Ｄは、Ｓｉ上に付着された二酸化シリコン等の誘電体で横方向寸法が１２００ｎｍで正方形格子内の周期が１７００ｎｍで且つ高さが約５００ｎｍである立体的島状部にエッチング形成されている状態を示しており、且つ該誘電体の上に１０００ｎｍの厚さのＧｅがエピタキシャル横方向過剰成長されており且つ１００ｎｍのポリＳｉでキャッピングされている。
図９４Ｅは、１．２乃至１．８ミクロンの範囲の波長に対する吸収の幾つかのプロットを示している。理解されるように、埋設型誘電体島状部（図９４Ｃ及び９４Ｄ及び曲線９４１４及び９４１６）を使用している構造は、Ｓｉ突起（図９４Ａ及び９４Ｂ及び曲線９４１０及び９４１２）を使用する構造よりも、１．６ミクロン乃至１．８ミクロンにわたって一層高い吸収となっている。図９４Ｃ及び９４Ｄの構造の場合（曲線９４１４及び９４１６）、その吸収は１．２乃至１．５ミクロンの波長に対して約８０％であり、且つ１．８ミクロンの波長において約４０％へのほぼ単調的に減少している。ＥＱＥは吸収に比例しており且つ１．２乃至１．８ミクロンの範囲における幾つかの波長に対して４０％乃至８０％の範囲となることが可能であり、及び、幾つかの場合に、１．２－１．８ミクロンの波長範囲において２０％以上である。図９４Ａ－９４Ｄに例示した構造は、各々が同じ光学信号を受け取る複数の孔を使用して、横方向噛合型光検知器と垂直ＰＩＮフォトダイオードとの両方に適用することが可能である。
図９４Ａ－９４Ｄが示すタイプの複数個の孔を使用する構造において、Ｓｉ又は誘電体における島状部は、８００ｎｍ－１５００ｎｍ、及び、幾つかの場合に、５００ｎｍ－２０００ｎｍ、の範囲の横方向寸法を有することが可能であり、且つ該島状部の間の間隔は０（重畳）乃至１０００ｎｍ以上の範囲とすることが可能である。幾つかの場合に、該間隔は１００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。該島状部の高さは、５０ｎｍ－１０００ｎｍ、及び、幾つかの場合に、２５０ｎｍ－１０００ｎｍの範囲とすることが可能である。該島状部の形状は円筒状、ピラミッド状、多角形状、台形状、及び複数の形状の任意の組み合わせとすることが可能であり、且つ周期的、及び／又は、非周期的、及び／又はランダムに配置させることが可能である。該島状部は同じアレイ又は複数の島状部からなる複数のグループにおいて同じ及び／又は異なる寸法を有することが可能である。ポリＳｉを、非晶質シリコンの代わりに使用することが可能であり、及び、幾つかの場合に、非晶質ＳｉをポリＳｉの代わりに使用することが可能である。
図９５は図８４Ｉと同様であるが、点線９５１０において及びその近くでのイオン注入の付加を示しており、その場合に、該マイクロストラクチャ孔区域外側の領域は、数例を挙げると、Ｎ、Ｏ、Ｈ、Ａｒ等のイオンで高度にイオン注入されていて、光発生されたキャリアの寿命を減少させ且つ光学的インパルス応答において遅滞尾部（slow tail）に寄与することのある高電界領域への光発生されたキャリアの拡散を最小とさせている。幾つかの場合に、点線９５０に沿ってトレンチをエッチングさせることが可能である。トレンチ９５２０も示されており、それは該Ｍ１及びＭ２電極及び該マイクロストラクチャ孔８４３０を取り囲んでおり、それは高電界領域へ拡散する光キャリアの寄与を最小とさせるためにトレンチ９５２０によって取り囲まれている領域外側で発生される光キャリアに対しての光学的分離として使用することが可能である。該トレンチ９５２０は図示した如くに堀のように連続的なものとすることが可能であり、及び、幾つかの場合に、該Ｍ１及びＭ２電極への金属線を接続することを許容するためにギャップを有することが可能である。ギャップが使用されない場合には、該トレンチは誘電体及び／又はポリイミド等の充填物で充填させることが可能であり、且つ伝送線等の接続用金属が該トレンチを横断して該Ｍ１及びＭ２電極へ接続することが可能である。トレンチ９５２０の深さは１００ｎｍ乃至１０００ｎｍ以上の範囲とすることが可能であり、及び、幾つかの場合に、該ＢＯＸ層へエッチングさせることが可能である。幾つかの場合に、該トレンチは該Ｓｉ又はＧｅ／ＧｅＳｉ層厚さの１０％乃至１００％とすることが可能である。キャリア寿命を減少させるためのイオン注入の場合、該イオンのドーピング濃度は５×１０１７／ｃｍ３乃至１×１０２０／ｃｍ３以上の範囲とすることが可能であり、且つ該イオン注入イオンの一様な深さ分布を与えるために複数のイオン注入エネルギを有することが可能である。
図４８Ａ－４８Ｃに示し如く、該ＭＳＭ電極は異なる面上に位置させることが可能である。しかしながら、一層高いデータレート帯域幅において、該噛合型電極Ｍ１及びＭ２の間のギャップは１０００ｎｍ未満とさせることが可能である。多くの場合に、該マイクロストラクチャ孔は横方向寸法が１０００ｎｍのオーダーである。該噛合型電極の間のギャップよりも該孔の寸法を一層幅広なものとすることが所望される場合には、該電極Ｍ１及びＭ２の内の一つを、該吸収層Ｇｅ／ＧｅＳｉがＭ１及びＭ２電極の間に位置させることが可能であるように、埋設させることが可能である。
図９６Ａ－９６Ｄは、幾つかの実施例に基づく、該電極の内の一つが埋設されるか又は該吸収層の下側に形成される場合の噛合型電極光検知器の概略断面である。図９６Ａの場合、電極Ｍ２がＳｉ上に付着されており且つドープさせるか又は未ドープのままとさせることの可能なポリＳｉ９６０８の層で被覆させることが可能である。該ポリＳｉ９６０８の厚さは５０ｎｍ乃至５００ｎｍ以上の範囲とさせることが可能であり、及び、幾つかの場合に、該ポリＳｉは５０ｎｍ未満とすることが可能である。Ｇｅ／ＧｅＳｉが、バッファ層と共に又は無しでＳｉ上に選択的区域成長されており、且つ該Ｍ２電極及び何らかのポリＳｉの上にエピタキシャル成長されており、従って該Ｍ２電極は該Ｇｅ／ＧｅＳｉ層によって埋設されている。ドープされているか又はされていないポリＳｉの薄い層を、図示した如くに、該Ｇｅ／ＧｅＳｉ層上に付着させることが可能である。次いで、Ｍ１噛合型電極が、図示した如くに、該ポリＳｉ層上に付着される。該Ｇｅ／ＧｅＳｉ層上の該ポリＳｉ層は１０ｎｍ－５００ｎｍ以上の範囲の厚さを有することが可能であり、及び、幾つかの場合に、その厚さは１０ｎｍ未満とすることが可能である。該Ｇｅ／ＧｅＳｉ層は３００ｎｍ－１０００ｎｍ、及び、幾つかの場合に、１０００ｎｍ以上、及び、幾つかの場合に、３００ｎｍ未満の範囲の厚さを有することが可能である。光は該ポリＳｉ層の表面上に入射し、及び、幾つかの場合に、該基板の底部から入射することが可能であり、その波長は８００ｎｍ－１８００ｎｍの範囲である。
埋設型電極Ｍ２で、該Ｍ１電極の間の間隔はＭＳＭ光検知器の２倍又はそれよりも一層近く、その場合に、該Ｍ１及びＭ２電極はほぼ同じ面上にある。該Ｍ１電極の幅又は横方向寸法は、表面照射された光学信号のブロックを最小とさせるために可及的に狭いものとすることが可能であり、且つ２０ｎｍ乃至３００ｎｍの範囲とすることが可能であり、及び、幾つかの場合に、３００ｎｍよりも一層幅広とすることが可能であり、及び、幾つかの場合に、２０ｎｍ未満とすることが可能である。該Ｍ２電極用の物質の例は、Ｍｏ、Ｗ、及び／又は金蔵シリサイドを包含しており、それら全ては標準のＣＭＯＳ／ＢｉＣＭＯＳ処理を使用することが可能である。該Ｍ１電極用に使用される物質の例は、Ａｌ、Ｃｕ、Ｗ、Ｍｏ，金属シリサイド、及び／又はＣＭＯＳ／ＢｉＣＭＯＳ処理において一般的に使用されている任意の金属を包含している。図示されていないものは、反射防止層、表面反射を減少させるためのナノガラス、パッシベーション、分離トレンチ、伝送線、及び該埋設型電極へのコンタクトである。該Ｍ２電極は２０ｎｍ乃至３００ｎｍ以上の範囲の横方向寸法を有することが可能である。該Ｍ１電極の間隔は５００ｎｍ乃至２０００ｎｍ以上の範囲とすることが可能であり、且つ該Ｍ２電極の間隔は１００ｎｍ乃至２０００ｎｍ以上の範囲とすることが可能である。
図９６Ｂは、図９６Ａと同様であるが、該埋込型Ｍ２電極がＰポリＳｉから構成されており、その厚さが１００ｎｍ乃至５００ｎｍ以上の範囲であり、且つ横方向寸法が３００ｎｍ乃至１７００ｎｍ以上の範囲であることが異なっている。該Ｍ２電極９６１０の間隔は１００ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、１０００ｎｍを超える範囲とすることが可能である。幾つかの場合に、該ＰポリＳｉ９６１０はＮポリＳｉとすることが可能である。
図９６Ｃは、該Ｍ１電極の間にエッチング形成したマイクロストラクチャ孔９６１２を示しており、それは該ポリＳｉ内にエッチングさせることが可能であり、及び、幾つかの場合に、該ポリＳｉ層を通過して該Ｇｅ／ＧｅＳｉ層内にエッチングさせることが可能である。そのエッチング深さは１００ｎｍ乃至１０００ｎｍ以上の範囲とすることが可能である。該マイクロストラクチャ孔の横方向寸法は５００ｎｍ乃至１７００ｎｍ、及び、幾つかの場合に、６００ｎｍ乃至１５００ｎｍの範囲とすることが可能である。該マイクロストラクチャ孔９６１２の間隔は０ｎｍ（上端部に接触）乃至１０００ｎｍ、及び、幾つかの場合に、１００ｎｍ乃至５００ｎｍの範囲とすることが可能である。該孔の形状は円形状、矩形状、多角形状、漏斗状、反転ピラミッド状、とすることが可能であり、且つ周期的又は非周期的とすることが可能である。該Ｍ２電極は金属、又は金属シリサイドとすることが可能であり、及び、幾つかの場合に、ドープしたポリＳｉとすることが可能である。幾つかの場合に、該Ｍ２電極は、リーク電流を最小とさせるために、酸化物層又はポリＳｉ層で被覆させることが可能である。
図９６Ｄは、図９６Ｃと同様であるが、孔９６１４が該Ｇｅ／ＧｅＳｉ層内にエッチングされておりポリＳｉ層でコーティングされている。幾つかの場合に、該孔９６１４は、リーク電流を減少させるために、Ａｌ酸化物等の薄い金属酸化物層でコーティングさせることが可能である。
図９６Ｅは、幾つかの実施例に基づく、噛合型光検知器の概略平面図であり、その場合に、一組の噛合型電極が埋設されている。特に、Ｍ１伝送線９６５０から点線の水平線によって示されている該Ｍ１「ディジット」又は電極「フィンガー」９６４０が埋設されている。一組の電極を埋設させることは（この場合にはＭ１で、図９６Ａ－９６ＤではＭ２）、例えば、該Ｍ２噛合型電極９６４２の間のマイクロストラクチャ孔９６１２に対してより多くの余裕を与えることを可能とし、且つ、同時に、該Ｍ１及びＭ２噛合型電極９６４０及び９６４２の間の距離を１０００ｎｍ未満とさせることを可能とする。この概略図において、該マイクロストラクチャ孔９６１２は一つの例として図示されているが、幾つかの場合に、マイクロストラクチャ島状部を埋設型で形成させることも可能である。この様な埋設型島状部を実現させることが可能であり、それはＭ１及びＭ２噛合型電極間の距離を１０００ｎｍ、及び、幾つかの場合に、５００ｎｍ、よりも著しく小さくさせることを可能とする。該Ｍ１及びＭ２ディジットの間に一層小さな距離を与えることは、一層高いデータレート、例えば、２５Ｇｂ／ｓ以上、及び、幾つかの場合に、５０Ｇｂ／ｓ以上とすることを可能とする。該Ｍ２ディジット電極（例えば、９６４２）へ接続されている伝送線９６５２も図示されている。
埋設型電極ディジットは、表面上の電極ディジットとは異なる幅及び／又は周期を有することが可能である。幾つかの場合に、Ｍ１及びＭ２ディジットの両方を完全に又は部分的に埋設させることが可能である。幾つかの場合に、エピタキシャル横方向過剰成長及び／又は選択的区域成長を使用して埋込プロセス中にボイドを形成させることが可能である。該埋込型又は非埋込型電極用に使用される物質は、Ｗ、Ｍｏ、Ａｌ、Ｃｕ、Ｐｔ、Ｎｉ、Ｃｒ、Ｔｉ、Ｔａ等の金属、金属シリサイド、ドープしたポリＳｉ、及び／又はそれらの任意の組み合わせを包含している。該Ｇｅ／ＧｅＳｉは結晶性、多結晶性、非晶質、及びそれらの任意の組み合わせとすることが可能であり、且つ異なる組成及び／又は結晶性を有するＧｅ／ＧｅＳｉの単一を超える層を有することが可能である。該電極を埋設させるプロセスは標準のＣＭＯＳ／ＢｉＣＭＯＳ及び／又は非標準のＣＭＯＳ／ＢｉＣＭＯＳプロセスを使用することが可能である。
埋込型噛合型電極光検知器のその他の形態とすることも可能である。例えば、幾つかは、Ｐ及びＮ接合、金属半導体接合、金属酸化物半導体接合、及び／又は該Ｍ１及びＭ２電極の内の少なくとも一方又は両方に対するオーミックコンタクトを有することが可能である。幾つかの場合に、ＰＮ接合はアバランシェ利得のために包含させることが可能である。該Ｇｅ／ＧｅＳｉはＩ又は低ドープとすることが可能であり、且つ結晶性及び／又は多結晶性及び／又は非晶質とすることが可能である。ＧｅＳｉの場合、そのＧｅのモル割合は０－１の範囲とすることが可能であり、その場合に、０は純粋Ｓｉであり且つ１は純粋Ｇｅである。
図９７Ａ－９７Ｃは、幾つかの実施例に基づく、埋設型アノード又はカソード電極を具備する垂直に配置された光検知器の概略断面図である。該光検知器は、表面照射で、ＰＩＮ、ＮＩＰ、又はショットキーコンタクト等の形態とさせることが可能である。図９７Ａにおいて、アノード９７４０が、図示した如く、ＢＯＸ層を包含することが可能なＰＳｉと接触している。アノード９７２０は、例えば、Ｍｏ、Ｗ、金属シリサイドとすることが可能である。島状部９７３０は、横方向寸法が５００ｎｍ乃至１５００ｎｍの範囲で且つ間隔が１００ｎｍ乃至１０００ｎｍの範囲、及び、幾つかの場合に、１０００ｎｍを超える範囲で、誘電体、ポリＳｉ、又はＳｉとさせることが可能である。マイクロストラクチャ島状部９７３０は、１００ｎｍ乃至５００ｎｍ、及び、幾つかの場合に、５００ｎｍを超える範囲の高さを有することが可能である。Ｇｅ／ＧｅＳｉは、該アノード及び該マイクロストラクチャ島状部を埋設させるために選択的区域成長及びエピタキシャル横方向過剰成長させることが可能である。該Ｇｅ／ＧｅＳｉの厚さは、３００ｎｍ乃至１０００ｎｍ以上、及び、幾つかの場合に、３００ｎｍ乃至１０００ｎｍの範囲とすることが可能である。ＮポリＳｉを該Ｇｅ／ＧｅＳｉ上に付着させることが可能であり且つ１００ｎｍ乃至５００ｎｍ、及び、幾つかの場合に、５００ｎｍを超える範囲の厚さを有することが可能である。カソード電極を該ＮポリＳｉ上に形成させる。マイクロストラクチャ孔９７１２を、５００ｎｍ乃至１５００ｎｍの範囲の横方向寸法で及び１００ｎｍ乃至５００ｎｍの範囲の間隔で、該ＮポリＳｉ層内に形成させることが可能である。該マイクロストラクチャ孔９７１２は、周期的及び／又は非周期的とさせることが可能である。該誘電体島状部９７３０も周期的及び／又は非周期的とさせることが可能である。該アノード電極９７２０は、該島状部９７３０間の格子内に配置させることが可能であり、及び、幾つかの場合に、それは、該Ｇｅ／ＧｅＳｉ層によって埋設されるか又は埋設されずに該周辺区域上とさせることが可能である。
図９７Ｂは、図示したように、該アノードが該感光性区域の幅にわたり延在することが可能である点を除いて、図９７Ａと同様である。該アノードは、幾つかの場合に、未ドープポリＳｉとすることが可能なＰポリＳｉによって被覆されて示されている。該Ｇｅ／ＧｅＳｉは結晶性、多結晶性、非晶質性、及び／又は結晶性、多結晶性、非晶質性の任意の組み合わせとすることが可能である。ＧｅＳｉに対して、該Ｇｅのモル割合は０乃至１の範囲とすることが可能である。幾つかの場合に、マイクロストラクチャ及び／又はナノストラクチャ孔９７１２は、Ｇｅ／ＧｅＳｉ成長前に、該ポリＳｉ及びアノードを貫通して該Ｓｉ層へエッチングさせることが可能である。該金属シリサイド又は金属アノードの上の該ＰポリＳｉ又は未ドープポリＳｉは数ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、１０ｎｍ乃至１００ｎｍの範囲の厚さを有することが可能である。Ｉ又は低ドープとすることが可能な該Ｇｅ／ＧｅＳｉの厚さは、２００ｎｍ乃至１０００ｎｍ、及び、幾つかの場合に、１０００ｎｍを超える範囲とすることが可能である。
マイクロストラクチャ孔及び／又は島状部を具備しているＧｅ／ＧｅＳｉ吸収層での波長範囲は８００ｎｍ乃至１８００ｎｍの範囲とすることが可能である。アバランシェ利得のために付加的なＰＮ接合を包含させることが可能である。光は上部表面から入射することが可能であり、及び、幾つかの場合に、底部表面から入射することが可能である。該埋込アノードのような埋設型電極の場合（Ｐ及びＮは交換可能であり、且つアノードとカソードとは交換可能である）、底部表面から入射する光が波長選択性特性を有することが可能であるように該埋設型電極に波長選択性パターンを発生させることが可能である。
図９８は、幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化されており且つ同一の基板上に製造されている横方向噛合型フォトダイオード及び噛合型横方向アバランシェフォトダイオード（ＡＰＤ）及び／又は単一フォトンアバランシェフォトダイオード（ＳＰＡＤ）の概略断面図である。幾つかの場合に、該フォトダイオード及び／又はアバランシェフォトダイオードは１次元アレイに配置される。その他の場合に、該フォトダイオードは、図５３及び図９０Ａに示した如くに２次元アレイに配置させることが可能である。該フォトダイオード及び／又はアバランシェフォトダイオードの横方向寸法は異なるものとすることが可能であり、且つ１０ミクロン乃至１０００ミクロン以上の範囲とすることが可能である。分離トレンチ９８２０は、該フォトダイオードを分離させ且つ該ＡＰＤ／ＳＡＰＤから分離させ、及び、トレンチ９８２２の場合には、該フォトダイオード及びＡＰＤ／ＳＡＰＤを該ＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスから分離させるために包含させることが可能である。幾つかの場合に、該アバランシェ動作領域及び該ＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスからの光をブロックするために、光シールド９８３０を包含させることが可能である。これは、図２４に示した如きＡＰＤ／ＳＡＰＤと共に、図２１に示した如き噛合型フォトダイオードの製造を例示している。Ｍ１及びＭ２は、該フォトダイオード用の一対の噛合型電極であり、且つＭ３及びＭ４は、該ＡＰＤ／ＳＡＰＤ用の一対の噛合型電極である。複数のフォトダイオード及びＡＰＤ／ＳＡＰＤを異なる又は同一の横方向寸法でアレイ状に製造することが可能である。ショットキーコンタクト、オーミックコンタクト、金属酸化物半導体コンタクト、等のその他のコンタクトも可能である。更に、図３０に示した如きＧｅ／ＧｅＳｉを含むその他のＡＰＤ構造及び図２６及び図３３に示した光検知器を単一の共通の基板上に結合させることが可能である。
この例においては、反転ピラミッド等のマイクロストラクチャ孔９８１２が表面にエッチングされており、及び、幾つかの場合に、それを誘電体で充填することが可能であり、及び、幾つかの場合に、Ｐ又はＮ型にドープさせることが可能である。幾つかの場合に、該孔は島状部のような固体とすることが可能であり且つ該Ｉ又は低ドープ半導体領域内に埋設させることが可能である。幾つかの場合に、該ＢＯＸ層はオプションとすることが可能である。光学信号が上部表面に入射し、及び、幾つかの場合に、底部基板表面上に入射することが可能である。
該横方向光検知器及び該横方向ＡＰＤ／ＳＡＰＤを共通のＩ又は低ドープ層と共に共通の基板上に製造させることが可能であり、ＣＭＯＳ／ＢｉＣＭＯＳ ＡＳＩＣとモノリシックに集積化させることが可能である。
上に説明した各図は、一般的に、光検知器の一部のみをしめすものであり、従って、理解すべきことであるが、図示した部分を多数回複製して単一の光検知器を形成することが可能である。例えば、図７２Ｆは、２個の電極Ｍ１及び１個の電極Ｍ２のみを例示している一部であるが、例えば図７４Ｂに見られるように、その例示されている光検知器は該光検知器の感光性区域にわたって更に多くの電極Ｍ１及び更に多くの電極Ｍ２からなるパターンを有している。図７４Ｃは、図７４Ｂに示されている多くの電極Ｍ１及び多くの電極Ｍ２の一部のみを示しているに過ぎない。
更に理解すべきことであるが、２個又はそれ以上の光検知器が同一のチップ上又はチップ内に形成されている実施例において、これらの光検知器は同一のもの又は互いに異なるものとすることが可能である。例えば、幾つかはＭＳＰＤで幾つかはＭＳＡＰＤとすることが可能であり、幾つかは金属電極を使用することが可能であり、且つ幾つかは金属電極下側にドープした半導体を付加させることが可能であり、且つ幾つかはショットキー接合電極を使用することが可能であり、幾つかは横方向ＭＳＰＤとすることが可能であり、及び、幾つかは垂直なものとするなどである。同様に、一つ又はそれ以上のＭＳＰＤ及び／又はＭＳＡＰＤとして同一のチップにモノリシックに集積化されている２個又はそれ以上のアクティブ電子回路を包含している実施例においては、該アクティブ電子回路は同一又は互いに異なるものとすることが可能であり、例えば、幾つかは増幅器で、幾つかはデジタル処理を行うことが可能である等である。
明瞭性のために上に幾らか詳細に説明しているが、その原理から逸脱すること無しに或る変更及び修正を行うことが可能であることは明らかである。注意すべきことであるが、本書に記載されている方法及び装置の両方を実現する多数の代替的態様が存在している。従って、これらの実施例は例示的なものであって制限的なものではなく、本書に記載されている実体の本体はそこに与えられている詳細に制限されるべきものではなく、それは添付の特許請求の範囲の範囲及び均等物内において修正することが可能なものである。

Claims (8)

  1. 横方向マイクロストラクチャ向上型光検知器において、
    水平方向に延在しており上部表面と底部表面とを具備している半導体物質からなる非ドープ又は低ドープＩ層、
    ０．１－１０μｍの深さへ該Ｉ層内に延在しており５０－１０００ｎｍの幅で且つ水平方向に互いに０．５－１０μｍ離隔されているドープした半導体物質の領域、
    前記ドープした半導体物質の領域上にあり該領域と電気的に結合されており且つ前記ドープした半導体物質の領域の一方から他方へ該Ｉ層内に電界を発生する形態とされている噛合型電極、
    前記Ｉ層下側で固体誘電体物質を包含している層、
    前記上部表面から前記Ｉ層内に延在している複数個の意図的に形成した孔を有するマイクロストラクチャ、
    を有しており、
    前記孔は５０－５０００ｎｍの範囲内の深さを有しており且つ部分的に又は完全にパッシベーションされており、
    前記光検知器は、照射に依存する電気的出力を発生することにより前記照射に応答する形態とされており、及び
    前記孔の存在により前記孔が存在しない場合と比較して、一つ又はそれ以上の選択した波長範囲において少なくとも１０％だけ前記光に対する前記光検知器の外部量子効率を向上させる、
    前記横方向マイクロストラクチャ向上型光検知器。
  2. 更に、モノリシックチップ、及び前記チップの上又は中において前記光検知器とモノリシックに集積化されており且つ前記電極と電気的に結合されている一つ又はそれ以上のアクティブ電子回路、を有している請求項１記載の横方向マイクロストラクチャ向上型光検知器。
  3. 更に、モノリシックチップ、及び前記チップの上又は中において前記光検知器とモノリシックに集積化されており且つ前記電極と電気的に結合されている複数個のアクティブ電子回路、及び前記チップの上に装着されており且つそれにより駆動されるべく一つ又はそれ以上のアクティブ電子回路へ結合されている一つ又はそれ以上の発光装置、を有している請求項１記載の横方向マイクロストラクチャ向上型光検知器。
  4. 前記孔が前記電極の間に散在されている請求項１記載の横方向マイクロストラクチャ向上型光検知器。
  5. 前記孔が前記I層内へ下方へ途中まで延在している請求項１記載の横方向マイクロストラクチャ向上型光検知器。
  6. 更に、前記電極の少なくとも一部の上に光吸収物質からなる層を有している請求項１記載の横方向マイクロストラクチャ向上型光検知器。
  7. 更に、前記電極の少なくとも一部の上であり且つナノストラクチャ型上部表面を有している光吸収層を有している請求項１記載の横方向マイクロストラクチャ向上型光検知器。
  8. 更に、前記電極及び前記Ｉ層の少なくとも一部の上で且つナノストラクチャ型上部表面を有している光吸収層を有している請求項１記載の横方向マイクロストラクチャ向上型光検知器。
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