JP2021027358A - マイクロストラクチャ向上型吸収感光装置 - Google Patents

マイクロストラクチャ向上型吸収感光装置 Download PDF

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Abstract

【課題】 ラテラル及び垂直マイクロストラクチャ向上型光検知器及びアバランシェ光検知器がＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されており且つ流体組み立て技術を使用してレーザ装置と集積化させることも可能である。【解決手段】 光検知器は垂直ＰＩＮ配置又はラテラル金属−半導体−金属配置で構成することが可能であり、その場合に、電極は噛み合い型パターンである。穴及び突起等のマイクロストラクチャがシリコン、ゲルマニウム、及びＩＩＩ−Ｖ物質における量子効率を改善することが可能であり、且つアバランシェフォトダイオードのアバランシェ電圧を減少させることも可能である。適用例としては、データセンタ内及び間での光通信、遠隔通信、ＬｉＤＡＲ、及び自由空間データ通信を包含している。【選択図】 図１

Description

本願は、２０１８年７月２３に出願した米国特許出願第１６／０４２，５３５号、２０１８年７月２３日に出願しＷＯ２０１９／１８８４６として公開された国際特許出願番号ＰＣＴ／ＵＳ１８／４３２８９、２０１７年１０月３０日に出願した米国特許出願第１５／７９７，８２１号、２０１５年１１月２０日に出願した米国特許出願第１４／９４７，７１８号、及び２０１６年１２月２１日に出願しＷＯ２０１７／１１２７４７として公開された国際特許出願番号ＰＣＴ／Ｓ１６／６７９７７、２０１９年３月８日に出願した米国特許出願第１６／２９６，９８５号、及び２０１８年１０月２９日に出願しＷＯ２０１９／０８９４３７として公開された国際特許出願番号ＰＣＴ／ＵＳ１８／５７９６３、の各々の一部継続出願である。
本願は、上記特許出願、及びそれらが間接的に又は直接的に引用により取り込む出願であって米国仮出願と、米国非仮出願と、国際出願とを含む出願、の各々を引用により取り込むと共にその各々の出願日の利益を主張する。
本願は、以下の仮出願の各々を引用により取り込むと共にその優先権を主張する。
米国仮出願番号６２／７１３，４５５ ２０１８年８月１日出願；
米国仮出願番号６２／７１６，３１０ ２０１８年８月８日出願；
米国仮出願番号６２／７１７，７５０ ２０１８年８月１０日出願；
米国仮出願番号６２／７１９，６８９ ２０１８年８月１９日出願；
米国仮出願番号６２／７２４，４４９ ２０１８年８月２９日出願；
米国仮出願番号６２／７３３、４７６ ２０１８年９月１９日出願；
米国仮出願番号６２／７３７，０６２ ２０１８年９月２６日出願；
米国仮出願番号６２／７５０，０１６ ２０１８年１０月２４日出願；
米国仮出願番号６２／７７０，６５６ ２０１８年１１月２１日出願；
米国仮出願番号６２／７７２，４９８ ２０１８年１１月２８日出願；
米国仮出願番号６２／７７７，１５７ ２０１８年１２月９日出願；
米国仮出願番号６２／７７９，６９３ ２０１８年１２月１４日出願；
米国仮出願番号６２／７８４，３４２ ２０１８年１２月２１日出願；
米国仮出願番号６２／７９４，３３０ ２０１９年１月１８日出願；
米国仮出願番号６２／７９７，１４１ ２０１９年１月２５日出願；
米国仮出願番号６２／７９７，２６３ ２０１９年１月２６日出願；
米国仮出願番号６２／８００，３７１ ２０１９年２月１日出願；
米国仮出願番号６２／８０２，１７１ ２０１９年２月６日出願；
米国仮出願番号６２／８０２，７１８ ２０１９年２月８日出願；
米国仮出願番号６２／８０５，８５０ ２０１９年２月１４日出願；
米国仮出願番号６２／８０８，９４９ ２０１９年２月２２日出願；
米国仮出願番号６２／８１９，６０４ ２０１９年３月１７日出願；
米国仮出願番号６２／８１９，６６９ ２０１９年３月１７日出願；
米国仮出願番号６２／８２０，６９５ ２０１９年３月１９日出願；
米国仮出願番号６２／８２８，９７６ ２０１９年４月３日出願；
米国仮出願番号６２／８４１，７９８ ２０１９年５月１日出願；
米国仮出願番号６２／８４３，２０６ ２０１９年５月３日出願；
米国仮出願番号６２／８４６，５５４ ２０１９年５月１０日出願；
米国仮出願番号６２／８５３，２８０ ２０１９年５月２９日出願；
米国仮出願番号６２／８６０，１１５ ２０１９年６月１１日出願；
米国仮出願番号６２／８６３，２３１ ２０１９年６月１８日出願；
米国仮出願番号６２／８６３，８５２ ２０１９年６月１９日出願；
米国仮出願番号６２／８６７，１８６ ２０１９年６月２６日出願；
米国仮出願番号６２／８６８，９１１ ２０１９年６月２９日出願；
米国仮出願番号６２／８７０，５３３ ２０１９年７月３日出願；
米国仮出願番号６２／８７３，８９１ ２０１９年７月１３日出願；
米国仮出願番号６２／８７４，４１８ ２０１９年７月１５日出願。
前記米国特許出願第１６／２９６，９８５号は前記米国特許出願第１５／７９７，８２１号の継続であり、且つ前記米国特許出願第１６／０４２，５３５号は前記米国特許出願第１５／７９７，８２１号の一部継続である。
前記米国特許出願第１５／７９７，８２１号は、以下の仮出願の各々を引用により取り込み且つその優先権を主張している。
米国仮出願番号６２／４６５，７３４ ２０１７年３月１日出願；
米国仮出願番号６２／４７４，１７９ ２０１７年３月２１日出願；
米国仮出願番号６２／４８４，４７４ ２０１７年４月１２日出願；
米国仮出願番号６２／４８７，６０６ ２０１７年４月２０日出願；
米国仮出願番号６２／４８８，９９８ ２０１７年４月２４日出願；
米国仮出願番号６２／５００，５８１ ２０１７年５月３日出願；
米国仮出願番号６２／５０５，９７４ ２０１７年５月１４日出願；
米国仮出願番号６２／５０９，０９３ ２０１７年５月２０日出願；
米国仮出願番号６２／５１０，２４９ ２０１７年５月２３日出願；
米国仮出願番号６２／５１４，８８９ ２０１７年６月４日出願；
米国仮出願番号６２／５２１，５０４ ２０１７年６月１８日出願；
米国仮出願番号６２／５２２，１６９ ２０１７年６月２０日出願；
米国仮出願番号６２／５２７，９６２ ２０１７年６月３０日出願；
米国仮出願番号６２／５３０，２８１ ２０１７年７月９日出願；
米国仮出願番号６２／５３３，０７８ ２０１７年７月１６日出願；
米国仮出願番号６２／５３３，６０３ ２０１７年７月１７日出願；
米国仮出願番号６２／５３５，８０１ ２０１７年７月２１日出願；
米国仮出願番号６２／５４０，５２４ ２０１７年８月２日出願；
米国仮出願番号６２／５４２，２４３ ２０１７年８月７日出願；
米国仮出願番号６２／５４７，７２８ ２０１７年８月１８日出願；
米国仮出願番号６２／５５３，８４４ ２０１７年９月２日出願；
米国仮出願番号６２／５５６，４２６ ２０１７年９月１０日出願；
米国仮出願番号６２／５６１，８６９ ２０１７年９月２２日出願。
前記米国特許出願第１５／７９７，８２１号は、
?２０１６年１１月９日に出願し現在は米国特許第９，８１８，８９３であり、２０１５年１１月１７日に出願した国際特許出願番号ＰＣＴ／ＵＳ１５／０６１１２２０の§３７１国内段階である米国特許出願第１５／３０９，９２２号；
?２０１５年１１月２０日に出願した前記米国特許出願第１４／９４７，７１８号；
?ＷＯ２０１７／１１２７４７として公開された２０１６年１２月２１日に出願した前記国際特許出願番号１４／９４７，７１８；
の各々の一部継続である。
前記出願番号第１５／３０９，９２２号は、（ｉ）米国特許出願第１４／９４３，８９８号（現在は米国特許第９，５３０，９０５）、（ｉｉ）２０１１年１１月１８日に出願した米国特許出願第１４／９４５，００３号（現在は米国特許第９，５２５，０８４）の各々の継続であり、且つ国際特許出願番号ＰＣＴ／ＵＳ１５／０６１１２０の§３７１国内段階であり、且つ以下のものを含む米国仮特許出願の各々を引用により取り込むと共にその各々の出願日の優先権を主張する。
米国仮出願番号６２／０８１，５３８ ２０１４年１１月１８日出願；
米国仮出願番号６２／０９０，８７９ ２０１４年１２月１１日出願；
米国仮出願番号６２／１００，０２５ ２０１５年１月５日出願；
米国仮出願番号６２／１１１，５８２ ２０１５年２月３日出願；
米国仮出願番号６２／１３９，５１１ ２０１５年３月２７日出願；
米国仮出願番号６２／１５３，４４３ ２０１５年４月２７日出願；
米国仮出願番号６２／１５４，６７５ ２０１５年４月２９日出願；
米国仮出願番号６２／１５７，８７６ ２０１５年５月６日出願；
米国仮出願番号６２／１７１，９１５ ２０１５年６月５日出願；
米国仮出願番号６２／１７４，４９８ ２０１５年６月１１日出願；
米国仮出願番号６２／１７５，８５５ ２０１５年６月１５日出願；
米国仮出願番号６２／１８２，６０２ ２０１５年６月２１日出願；
米国仮出願番号６２／１８８，８７６ ２０１５年７月６日出願；
米国仮出願番号６２／１９７，１２０ ２０１５年７月２７日出願；
米国仮出願番号６２／１９９，６０７ ２０１５年７月３１日出願；
米国仮出願番号６２／２０５，７１７ ２０１５年８月１５日出願；
米国仮出願番号６２／２０９，３１１ ２０１５年８月２４日出願；
米国仮出願番号６２／２１３，５５６ ２０１５年９月２日出願；
米国仮出願番号６２／２３２，７１６ ２０１５年９月２５日出願。
前記出願番号第１４／９４７，７１８号は、ＷＯ２０１４／１９０１８９として公開された国際特許出願番号ＰＣＴ／ＵＳ１４／３９２０８の継続であり、且つ以下のものを含む米国仮特許出願の各々を引用により取り込み且つその出願日の優先権を主張している。
米国仮出願番号６１／８２６，４４６ ２０１３年５月２２日出願；
米国仮出願番号６１／８３４，８７３ ２０１３年６月１３日出願；
米国仮出願番号６１／８４３，０２１ ２０１３年７月４日出願；
米国仮出願番号６１／９０５，１０９ ２０１３年１１月１５日出願。
前記国際特許出願番号ＰＣＴ／ＵＳ１６／６７９７７は以下の米国仮特許出願の各々の出願日の優先権を主張している。
米国仮出願番号６２／２７０，５７７ ２０１５年１２月２１日出願；
米国仮出願番号６２／２９０，３９１ ２０１６年２月２日出願；
米国仮出願番号６２／３０４，９０７ ２０１６年３月７日出願；
米国仮出願番号６２／３３４，９３４ ２０１６年５月１１日出願；
米国仮出願番号６２／３３８，２６３ ２０１６年５月１８日出願；
米国仮出願番号６２／３４６，８５０ ２０１６年６月７日出願；
米国仮出願番号６２／３５９，３４９ ２０１６年７月７日出願；
米国仮出願番号６２／３６６，１８８ ２０１６年７月２５日出願；
米国仮出願番号６２／３６８，１０９ ２０１６年７月２８日出願；
米国仮出願番号６２／３７４，８２８ ２０１６年８月１３日出願；
米国仮出願番号６２／３７６，８６９ ２０１６年８月１８日出願；
米国仮出願番号６２／３８０，３６４ ２０１６年８月２７日出願；
米国仮出願番号６２／３８３，３９１ ２０１６年９月３日出願；
米国仮出願番号６２／３８３，４７９ ２０１６年９月４日出願；
米国仮出願番号６２／３９４，２２２ ２０１６年９月１４日出願；
米国仮出願番号６２／３９８，６０７ ２０１６年９月２３日出願；
米国仮出願番号６２／４０１，１２６ ２０１６年９月２８日出願；
米国仮出願番号６２／４０６，９９９ ２０１６年１０月１２日出願；
米国仮出願番号６２／４１４，６７１ ２０１６年１０月２９日出願；
米国仮出願番号６２／４１５，３３９ ２０１６年１０月３１日出願。
２０１８年７月２３日に出願した前記ＰＣＴ／ＵＳ１８／４３２８９及び２０１８年１０月２９日に出願した前記ＰＣＴ／ＵＳ１８／５７９６３の各々は、前記米国特許出願第１５／７９７，８２１号の一部継続であり、且つＰＣＴ／ＵＳ１８／４３２８９は以下の仮出願の各々を引用により取り込み且つ優先権を主張している。
米国仮出願番号６２／５３５，８０１ ２０１７年７月２１日出願；
米国仮出願番号６２／５４０，５２４ ２０１７年８月２日出願；
米国仮出願番号６２／５４２，２４３ ２０１７年８月７日出願；
米国仮出願番号６２／５４７，７２８ ２０１７年８月１８日出願；
米国仮出願番号６２／５５３，８４４ ２０１７年９月２日出願；
米国仮出願番号６２／５５６，４２６ ２０１７年９月１０日出願；
米国仮出願番号６２／５６１，８６９ ２０１７年９月２２日出願；
米国仮出願番号６２／５９１，０７２ ２０１７年１１月２７日出願；
米国仮出願番号６２／５９９，２４６ ２０１７年１２月１５日出願；
米国仮出願番号６２／６０７，８６０ ２０１７年１２月１９日出願；
米国仮出願番号６２／６１５，３１４ ２０１８年１月９日出願；
米国仮出願番号６２／６２３，９７１ ２０１８年１月３０日出願；
米国仮出願番号６２／６２８，７６４ ２０１８年２月９日出願；
米国仮出願番号６２／６３１，６３０ ２０１８年２月１７日出願；
米国仮出願番号６２／６３３，５１４ ２０１８年２月２１日出願；
米国仮出願番号６２／６３４、６９２ ２０１８年２月２３日出願；
米国仮出願番号６２／６３７，９４５ ２０１８年３月２日出願；
米国仮出願番号６２／６３９，３５６ ２０１８年３月６日出願；
米国仮出願番号６２／６３９，４７２ ２０１８年３月６日出願；
米国仮出願番号６２／６３９，９２０ ２０１８年３月７日出願；
米国仮出願番号６２／６４０，５２２ ２０１８年３月８日出願；
米国仮出願番号６２／６４３，０１０ ２０１８年３月１４日出願；
米国仮出願番号６２／６４５，８１０ ２０１８年３月２１日出願；
米国仮出願番号６２／６４６，８７１ ２０１８年３月２２日出願；
米国仮出願番号６２／６５１，０５３ ２０１８年３月３０日出願；
米国仮出願番号６２／６５１，０８７ ２０１８年３月３１日出願；
米国仮出願番号６２／６５２，８３０ ２０１８年４月４日出願；
米国仮出願番号６２／６５９，０６７ ２０１８年４月１７日出願；
米国仮出願番号６２／６５９，０７２ ２０１８年４月１７日出願；
米国仮出願番号６２／６６２，２１７ ２０１８年４月２４日出願；
米国仮出願番号６２／６６６，００５ ２０１８年５月２日出願；
米国仮出願番号６２／６６９，１９４ ２０１８年５月９日出願；
米国仮出願番号６２／６７５，１３０ ２０１８年５月２２日出願；
米国仮出願番号６２／６７７，６０９ ２０１８年５月２９日出願；
米国仮出願番号６２／６８２，９０９ ２０１８年６月９日出願。
上に引用した仮及び非仮特許出願の全ては、本書において、集約的に「該共通に譲渡され組み込まれた出願」として引用する。
本特許明細書は主に感光装置に関するものである。更に詳細には、幾つかの実施例は、マイクロストラクチャ向上型吸収特性を有する感光装置、及び、同一のチップの上又は中にアクティブ電子回路とモノリシックに集積化した感光装置に関するものである。
光ファイバー通信は、遠隔通信、大型データセンター内の通信、及びデータセンター間の通信等の適用例において広く使用されている。一層短い光学波長（optical wavelength）即ち可視光を使用することに関連する減衰損失のために、殆どの光ファイバーデータ通信は８００ｎｍ及び一層長い光学波長を使用する。通常使用されるマルチモード及びシングルモード光ファイバーは８００ｎｍと１６７５ｎｍとの間の波長を使用する。光ファイバー通信システムにおいて使用される光学受信器の主要な部品は光検知器であり、それは、通常、フォトダイオード（ＰＤ）又はアバランシェフォトダイオード（ＡＰＤ）の形態である。
高品質低雑音ＡＰＤはシリコンから作ることが可能である。しかしながら、シリコンは可視光及び近赤外線領域における光を吸収するが、それは一層長い光学波長において一層透明性となる。シリコンＰＤ及びＡＰＤは、その装置の吸収「Ｉ」領域の厚さを増加することにより８００ｎｍ及びそれより一層長い光学波長用に作ることが可能である。しかしながら、適切な量子効率（外部量子効率としても知られている）を得るためには、シリコン「Ｉ」領域の厚さは非常に大きくなり、該装置の最大帯域幅（「データレート」とも呼称される）が多くの現在及び将来の遠隔通信及びデータセンター適用例に対しては低すぎるものとなる。
シリコンＰＤ及びＡＰＤが一層長い波長及び一層高い帯域幅に関して有している本来的な問題を回避するために、その他の物質が使用される。ゲルマニウム（Ｇｅ）ＡＰＤは２０００ｎｍの波長まで赤外を検知するが、比較的に高い増倍雑音を有している。ＩｎＧａＡｓＡＰＤは１６００ｎｍよりも一層長いものまで検知することが可能であり且つＧｅよりも増倍雑音は一層少ないが、シリコンＡＰＤよりも増倍雑音を尚且つ一層大きい。ＩｎＧａＡｓはヘテロ構造ダイオードの吸収領域として使用されることが知られており、最も典型的には、ＩｎＰを基板として且つ増倍層として関与する場合である。この物質系は約９００乃至１７００ｎｍの吸収窓と適合性がある。しかしながら、ＩｎＧａＡｓＰＤ及びＡＰＤ装置は比較的高価であり且つシリコンと比較した場合に比較的高い増倍雑音を有しており且つ単一チップとしてＳｉエレクトロニクスと集積化させることは困難である。
光検知器のビジネスにおける主要な会社によって公表されている情報（http://files.shareholder.com/downloads/FNSR/0x0x382377/0b3893ea-fb06-417d-ac71-84f2f9084b0d/Finisar_Investor_Presentation.pdf参照）は、１０頁において、光通信装置に対する現在の市場は１２％の複合年間成長率で７０億米国ドルを超えていることを示している。８５０−９５０ｎｍ波長用に使用されるフォトダイオード（ＰＤ）はＧａＡｓ物質を使用し、且つ１５５０−１６５０ｎｍ波長フォトダイオード用はＩｎＰ物質をベースしており、それらは両方共高価であり且つＳｉをベースとしたエレクトロニクスと集積化させることは困難である。従って、そこには大きな市場があり且つより良い装置の開発に対して未だに充足されていない長い間待たれている必要性が存在している。本発明者等が知る限りにおいて、今日まで、上部表面又は底部表面照射型で、データレートが少なくとも２５Ｇｂ／ｓであり、且つ市販されている単一チップ上にＣＭＯＳ／ＢｉＣＭＯＳシリコンエレクトロニクスとモノリシックに集積化されている、８５０−９５０ｎｍ用のＳｉ物質をベースとしたフォトダイオードもアバランシェフォトダイオード（ＡＰＤ）も存在していないし且つ１５５０−１６５０ｎｍ用のＧｅオンＳｉ（ＧｅｏｎＳｉ）物質をベースとしたフォトダイオードもアバランシェフォトダイオードも存在していない。しかしながら、この大きな市場に対してのより良い装置を開発しようとする努力が欠如していたわけではない。例えば、Ｓｉ物質で製造した共鳴フォトダイオードに対する提案がなされいる（エピタキシャルラテラル過剰成長によって成長された共鳴空胴向上型高速Ｓｉフォトダイオード（Resonant-Cavity-Enhanced High-Speed Si Photodiode Grown by Epitaxial Lateral Overgrowth）, Schaub et al., IEEE PHOTONICS TECHNOLOGY LETTERS, VOL. 11, NO. 12, １９９９年２１２月を参照）が、それは既知の市場に到達してはいない。導波路形態でのその他の形態の高速フォトダイオードも提案されており、例えば、４０ＧＨｚ Ｓｉ／Ｇｅ単一進行キャリア導波路（40 GHz Si/Ge uni-travelling carrier waveguide photodiode）、Piels et al.、DOI 10, 1109/JLT.2014.2310780、Journal of Lightwave Technology (引用におり本書に取り込む)；３４０ＧＨｚ利得−帯域幅プロダクトを具備するモノリシックゲルマニウム／シリコンアバランシェフォトダイオード（Monolithic germanium/silicon avalanche photodiodes with 340 GHz gain-bandwidth product）、NATURE PHOTONICS | VOL 3 | ２００９年１月 | www.nature.com/naturephotonics （引用により本書に取り込み且つ本書において「Ｋａｎｇ ｅｔ ａｌ．２００９」として参照）；大断面シリコン・オン・インシュレータ導波路とモノリシックに集積化した高速Ｇｅ光検知器（High-speed Ge photodetector monolithically integrated with large corss-section silicon-on-insulator waveguide）、Feng et al.、Applied Physics Letters 95, 261105 (2009), doi: 10.1063/1.3279129 （引用により本書に取り込む）、その場合には、光は端部から光学導波路内に結合されており且つ１５５０ｎｍにおけるＧｅの弱い吸収係数を補償するために、吸収長は１００μｍ又はそれ以上とする場合がある。これらの以前に提案されている導波路フォトダイオード構造においては、光は導波路の長さに沿って伝播し且つ電界がそのＰＩＮ導波路を横断して印加されるが、その場合に、光伝播の方向と電界の方向とがこの導波路形態において支配的に垂直であるようにされる。Ｓｉ内で光は、電子／正孔の飽和速度よりも約１０００倍一層早く進行するので、導波路ＰＤは、例えば、２００ミクロンの長さである場合があり、且つＰＩＮ内の「Ｉ」は、例えば、２ミクロンの長さである場合があり、且つ１０Ｇｂ／ｓを超える帯域幅を達成することが可能である。この様な光の端部結合は、本書に記載するような表面照射と比較した場合にパッケージングがコスト高であり、光伝播方向における断面の寸法は、典型的に、数ミクロンに過ぎず既知の表面照射型フォトダイオード又はアバランシェフォトダイオードの場合には数十ミクロンであるのと対比される。既知の導波路ＰＤ／ＡＰＤは、しばしば、単一モード光学系であるにすぎないが、一方、本特許明細書に記載する表面照射型ＰＤ／ＡＰＤは単一モード及びマルチモード光学系の両方において使用することが可能である。更に、既知の導波路フォトダイオードはウエハレベルにおいてテストすることが困難であるが、本特許明細書に記載する表面照射型フォトダイオードは容易にウエハレベルにおいてテストすることが可能である。既知の導波路フォトダイオード／アバランシェフォトダイオードは殆どが特殊なフォトニック回路において使用されており且つ多くの場合に慎重な温度制御を必要とし、そのことはコスト高となる場合があり且つ厳しいデータセンター環境においては非効率的なものとなる場合がある。上部又は底部照射型Ｓｉ及びＳｉと集積化させることが可能なＧｅ・オン・Ｓｉ又はＧｅＳｉ・オン・ＳｉのＰＤ／ＡＰＤで、８５０−９５０ｎｍ、１２５０−１３５０ｎｍ、及び１５５０−１６５０ｎｍの波長において２５Ｇｂ／ｓ以上のデータレートで市販されているものは、本発明者等は不知である。対照的に、本特許明細書に記載するようなＳｉをベースとした物質上のフォトダイオードは単一のＳｉチップ上に集積化した電子回路とモノリシックに集積化させることが可能であり、それによりパッケージングコストを著しく減少させる。更に、本特許明細書に記載する８５０ｎｍ、１３００ｎｍ、及び１５５０ｎｍの公称波長においてのマイクロストラクチャ型ＰＤ／ＡＰＤは、３００メートル未満の距離、或る場合には２０００メートル未満、或る場合には１００００メートル未満、及びある場合には１００００メートルを超える光学データ送信において、支配的に短距離（short haul,）、中距離（medium haul）、長距離（long haul）用のものとすることが可能である。マイクロストラクチャ型ＰＤ／ＡＰＤの入射光ビーム方向及びＰＩＮ又はＮＩＰ構造の「Ｉ」領域における電界は、支配的にコリニア（collinear）及び／又は略コリニアとすることが可能である。本特許明細書に記載するラテラル（lateral）ＰＤ及びＡＰＤにおいては、電界及び光伝播は異なる方向とさせることが可能であるが、その吸収層は、同等のデータレート及び／又は吸収及び量子効率に対して本発明者等が知っている装置におけるものよりも、尚且つ一層薄いとすることが可能である。本特許明細書はこの様な装置を可能とするものであり且つ現在のデータセンターをブレード間、ブレード内、ラック間、及び／又はデータセンタ間における略全ての光学的データ送信へ変革させることを期待しており、そのことは、データ送信帯域幅能力を著しく増加させ且つ電力使用を著しく減少させ且つ同時にマイクロストラクチャ穴を具備するモノリシックに集積化させた光検知器アレイの性能を改善させて光学吸収を向上させ、従って容量、インダクタンス、及び抵抗等の寄生効果が一層低いことに起因してＣＭＯＳ／ＢｉＣＭＯＳ応用特定集積回路に対する外部量子効率を向上させる。その光検知器はフォトダイオード、アバランシェフォトダイオード、及び／又は単一フォトンアバランシェフォトダイオード（ＳＰＡＤ）とすることが可能である。
データ通信適用例に加えて、高速で且つ効率的なマイクロストラクチャ穴光検知器は、光検知と測距（ＬｉＤＡＲ）近赤外波長領域における３Ｄイメージング等の飛行時間適用例において使用することが可能である。エレクトロニクスと利得有り又は無しでのマイクロストラクチャ型穴光検知器とのモノリシック集積化は性能を改善し且つコストを低下させることが可能である。その市場規模は年当たり数十億ドルの範囲である。
本書の特許請求の範囲に記載する要旨は、何らかの特定の欠点を解消する実施例又は上述した如き環境においてのみ動作する実施例へ制限するものではない。そうではなく、この背景は、本書に記載する幾つかの実施例を実施することが可能な一つの例示的な技術分野を例示するためのものに過ぎない。
本特許明細書において参照する公表されている各文書は引用により本書に取り込むこととする。
エピタキシャルラテラル過剰成長によって成長された共鳴空胴向上型高速Ｓｉフォトダイオード（Resonant-Cavity-Enhanced High-Speed Si Photodiode Grown by Epitaxial Lateral Overgrowth）, Schaub et al., IEEE PHOTONICS TECHNOLOGY LETTERS, VOL. 11, NO. 12, １９９９年２１２月 ４０ＧＨｚ Ｓｉ／Ｇｅ単一進行キャリア導波路（40 GHz Si/Ge uni-travelling carrier waveguide photodiode）、Piels et al.、DOI 10, 1109/JLT.2014.2310780、Journal of Lightwave Technology ３４０ＧＨｚ利得−帯域幅プロダクトを具備するモノリシックゲルマニウム／シリコンアバランシェフォトダイオード（Monolithic germanium/silicon avalanche photodiodes with 340 GHz gain-bandwidth product）、NATURE PHOTONICS | VOL 3 | ２００９年１月 | www.nature.com/naturephotonics 大断面シリコン・オン・インシュレータ導波路とモノリシックに集積化した高速Ｇｅ光検知器（High-speed Ge photodetector monolithically integrated with large corss-section silicon-on-insulator waveguide）、Feng et al.、Applied Physics Letters 95, 261105 (2009), doi: 10.1063/1.3279129
幾つかの実施例によれば、集積化した単一チップ構成体が、基板の一つの面における感光性部分と、該基板の反対側の面におけるアクティブＣＭＯＳ又はＢｉＣＭＯＳ電子回路とを有しており、前記基板の一つの面における前記感光性部分は、Ｐドープ領域と、Ｎドープ領域と、Ｎドープ領域と該Ｐドープ領域との間であって且つ前記感光性部分内へ延在して故意に形成されている少なくとも１個の穴を有している低ドープ又は未ドープ半導体物質のＩ領域と、を有しており；前記Ｉ領域は本来的な結晶面を具備している基本的に単結晶半導体物質であり且つ前記すくなくとも１個の穴は前記結晶面に沿う側部を具備している反転ピラミッド穴の深さを超える深さへ前記感光性部分内に延在しており；前記基板の反対側における前記アクティブ回路は複数個のアクティブ電子要素を有しており；前記アクティブ電子回路によって処理するために、照射に応答して前記感光性部分によって発生される電気信号を前記アクティブ電子回路へ運ぶために接続用電極が構成されており；及び出力電極が前記アクティブ電子回路へ接続されており且つ該アクティブ電子回路によって処理された電気信号を送り出すべく構成されている。
前記Ｐドープ領域、Ｎドープ領域、及びＩ領域は垂直装置を形成するために垂直に配置させることが可能であり、又はラテラル装置を形成するために横方向に配置させることが可能である。
前記領域が垂直に配置される垂直装置形態においては、該構成体は以下の特徴の内の一つ又はそれ以上を包含することが可能であり、即ち、前記少なくとも一つの穴は前記Ｐドープ領域及びＮドープ領域の内の一方を介して且つ他方へ向かって延在することが可能であり；前記Ｐドープ領域及びＮドープ領域の内の一方の物質は前記すくなくとも一つの穴の側壁部分において包含させることが可能であり；前記Ｉ領域は前記すくなくとも一つの穴の閉じた端部において且つその少なくとも側壁部分に沿うものとすることが可能であり；前記Ｐドープ領域及びＮドープ領域の内の一方は前記すくなくとも一つの穴のすくなくとも側壁部分に沿って延在することが可能であり、前記少なくとも一つの穴は前記Ｐドープ領域及びＮドープ領域を貫通して延在することが可能であり；前記少なくとも一つの穴は互いに横方向に離隔された複数個の穴を包含することが可能であり且つ前記感光性部分は複数個の光検知器を包含することが可能であり；少なくとも一つのアバランシェフォトダイオード構成体を該感光性部分に包含させることが可能であり；及び少なくとも一つの単一フォトンアバランシェフォトダイオード（ＳＰＡＤ）を該感光性部分内に包含させることが可能である。
前記Ｐドープ領域と、Ｎドープ領域と、Ｉ領域とが横方向に配置されるラテラル形態においては、該構成体は以下の特徴の内の一つ又はそれ以上を包含することが可能であり、即ち、前記Ｐドープ領域とＮドープ領域との内の一方は前記少なくとも一つの穴の閉じた端部において且つその側壁部分におけるものとすることが可能であり；前記少なくとも一つの穴は前記Ｐドープ領域及びＮドープ領域の内の少なくとも一方を貫通して延在することが可能であり；前記少なくとも一つの穴は前記Ｐドープ領域及びＮドープ領域の両方の中へ延在することが可能であり；前記少なくとも一つの穴は前記Ｐドープ領域及びＮドープ領域の両方を貫通することが可能であり；前記少なくとも一つの穴は互いに横方向に離隔された複数個の光検知器を包含することが可能であり且つ前記感光性部分は互いに横方向に離隔された複数個の光検知器を包含することが可能であり；前記少なくとも一つの穴は前記Ｐドープ領域及びＮドープ領域の内の一方において閉じた端部を有することが可能であり；及び少なくとも一つの単一フォトンアバランシェフォトダイオード（ＳＰＡＤ）を該感光性部分に包含させることが可能である。
幾つかの実施例によれば、集積化した単一チップ構成体が、第１半導体物質内を延在する故意に形成した複数の第１穴によって互いに横方向に離隔している低ドープ又は未ドープ第１半導体物質からなる複数のＩ領域；一方の極性へドープされている前記第１半導体物質からなる複数の領域；及び前記第１半導体物質とは異なる第２半導体物質からなり各々が反対極性へドープされており且つ前記一方の極性へドープされている領域の横方向の間にある領域から形成されている複数のトリプレット（triplet）、即ち三つ組み、を有している複数の領域、を有しており、前記第１半導体物質の隣接領域が前記第２半導体物質の前記トリプレットによって互いに横方向に離隔されており、前記Ｉ領域及び前記一方の極性へドープされている前記第１半導体物質の領域及び反対極性へドープされている前記第２半導体物質の前記領域は照射に応答して電気信号を発生させる光検知器として構成されており、前記穴の複数個を同時的に照射する照射は前記電気信号の夫々の単一の一つに貢献し；及び前記第２半導体物質の前記領域はアバランシェ構造として構成されている。該構成体は、更に、前記一方の極性へドープされている該第１半導体の前記領域へ及び前記他方の極性へドープされている該第２半導体物質の前記領域へ夫々結合されている第１及び第２の?み合い電極を包含することが可能である。前記一方の導電型へドープされている該第１半導体の前記領域は、該第２半導体物質の前記領域から垂直方向に離隔させることが可能である。該構成体は、更に、前記第１穴の隣接するものの横方向の間で前記第１半導体物質内に付加的な故意に形成した複数の穴を包含することが可能である。
幾つかの実施例によれば、集積化した単一チップ構成体が、低ドープ又は未ドープＳｉ半導体物質のＩ領域、前記半導体物質内を延在するＰドープ領域及びＮドープ領域、前記ドープ領域を横方向に離隔させ且つ前記半導体物質内に延在する故意に形成した複数の穴、を有しており、各Ｐドープ領域は前記穴の内の少なくとも一つによってＮドープ領域から横方向に離隔されており、及び第１及び第２?み合い電極が前記Ｐドープ領域及び前記Ｎドープ領域へ夫々結合されており、前記構成体は複数個の前記穴へ同時的に入射する光に応答して電気信号を発生して前記光を表す夫々の共通の電気的出力を発生し且つギガヘルツデータレートで動作する構成とされている。
幾つかの実施例によれば、集積化された単一チップ構成体が、低ドープ又は未ドープのＧｅ又はＧｅ／Ｓｉ合金半導体物質の第１Ｉ領域、低ドープ又は未ドープのＳｉ半導体物質の第２Ｉ領域、一方の極性へドープされておりＧｅ又はＧｅ／Ｓｉ物質における複数のドープ領域、反対極性へドープされており前記一方の極性へドープされている前記領域を互いに横方向に離隔させる前記Ｓｉ半導体物質における複数のドープ領域、前記Ｇｅ又はＧｅ／Ｓｉ合金物質内に故意に形成された複数の穴、及び前記Ｐドープ領域へ及び前記Ｎドープ領域へ夫々結合されている複数の第１及び第２?み合い電極、を有しており、前記構成体は光に応答して電気信号を発生し且つギガヘルツデータレートで動作すべく構成されている。
幾つかの実施例によれば、集積化された単一チップ構成体が、低ドープ又は未ドープＧｅ又はＧｅＳｉ合金半導体物質のＩ領域、前記半導体物質内を延在する複数のＰドープ領域及びＮドープ領域、前記半導体物質内に延在し且つ複数の前記ドープ領域を互いに横方向に離隔させている故意に形成した複数の穴、を有しており、各Ｐドープ領域は前記複数の穴のすくなくとも一つによってＮドープ領域から横方向に離隔されており、低ドープＳｉ領域が複数の前記ドープ領域と反対側の側部において前記Ｇｅ又はＧｅＳｉ領域に沿って延在しており、及び複数の第１及び第２?み合い電極が前記一方の導電型へドープした前記領域へ及び反対の導電型へドープした前記領域へ夫々結合されており、前記構成体が光に応答して電気信号を発生し且つギガヘルツデータレートで動作する構成とされている。
幾つかの実施例によれば、集積化した単一チップ構成体が、低ドープ又は未ドープのＳｉ半導体のＩ領域、一方の極性へドープされた前記Ｓｉ半導体物質の第１領域、及び反対の極性へドープされた前記Ｓｉ半導体物質の第２領域及び前記一方の極性へドープされた前記Ｓｉ半導体物質の第３領域、を有しており、前記第２及び第３領域は複数のトリプレットを形成しておりその各々は反対の極性へドープされ且つ前記一方の極性へドープされた複数の前記第２領域の内の２つの間に横方向に位置されている複数の前記第２領域の内の一つを有しており、前記第１領域の内の隣接するものは前記トリプレットの内の少なくとも一つによって互いに横方向に離隔されており、故意に形成した複数の穴が前記Ｉ領域内へ延在しており、複数の前記穴が前記第１領域の内の一つ及び前記トリプレットの内の一つの各隣接する対の間の横方向であり、前記Ｉ領域及び前記第２領域は入射に応答して電気信号を発生する光検知器として構成されており、及び前記トリプレットはアバランシェ構成体として構成されている。
幾つかの実施例によれば、集積化された単一チップ構成体が、基板の片側において感光性部分を及び該基板の反対側においてアクティブＣＭＯＳ又はＢｉＣＭＯＳ電子回路を有しており、前記基板の片側における前記感光性部分は複数組の領域を有しており、その各組はＰドープ領域と、Ｎドープ領域と、該Ｎドープ領域とＰドープ領域との間の低ドープ又は未ドープの半導体物質のＩ領域と、を有しており、複数の穴が前記感光性部分内を延在しており且つ前記組の間に横方向に位置しており、前記基板の反対側における前記アクティブ回路は複数のアクティブ電子要素を有しており、第１及び第２電極が前記Ｐドープ領域及び前記Ｎドープ領域を夫々接続しており且つ入射に応答して前記感光性部分によって発生される電気信号を処理のために前記アクティブ電子回路へ運ぶ構成とされており、複数の前記組の内の少なくとも２つがそれらが発生する該電気信号を共通信号へ結合させるために接続されており、及び複数の出力電極が前記アクティブ電子回路へ接続されており且つ該アクティブ電子回路によって処理された電気信号を運ぶ構成とされている。複数の前記組の各々は複数の領域の垂直積層体を有することが可能であり、又は、代替的に、複数の前記組の各々の該領域は互いに横方向に離隔させることが可能である。複数の前記穴は非周期的アレイに配置されている。
「穴（hole）」という用語は、本特許明細書においては、特定した電気的及び／又は光学的特性において周囲物質と異なるように特定した形状及び寸法とされた物質の故意に形成した体積のことを意味している。一つの穴の物質は、この様な異なる電気的／光学的特性を具備する半導体のような固体、又は誘電体、又は空気などの気体、又は真空とすることが可能である。穴は層の上部表面内、又は底部表面内に形成することが可能であり、又は装置の上部層と底部層との間の内部体積とすることが可能である。この様な穴の多数の
例が後に詳細に記載され、且つ幾つかは交換可能に突起と呼称され、例えば、Ｉ層の下面における穴が下側の層から突出する物質で充填されている凹み（indentation）である場合である。
「電極」という用語は、本明細書においては、開示する装置において所望の電界を形成し且つ光入射に応答して該装置が発生する所望の電気信号を抽出すべく作用する物質のことを意味している。電極の多数の例が以下に詳細に記載され、例えば、装置のドープ領域とオーミックコンタクトしている電気的に導電性の物質、又はショットキー接合等の他のタイプのコンタクトを構成する電気的に導電性の物質である。
「上部」及び「底部」という用語及び同様の用語は装置の特定した配向を意味しており、以下に記載する装置の上部とは、該装置が反転されるとその底部となり、又は該装置が９０度回転されるとその左側又は右側となる。
本特許明細書の要旨の上記及びその他の利点及び特徴を更に明確化させるために、その実施例の特定の例が添付図面に例示されている。これらの図面は例示的な実施例を図示するに過ぎないものであり、従って本特許明細書の範囲又は特許請求の範囲を制限するものとした考えるべきものではない。本特許明細書の要旨は添付の図面を使用して付加的な特定性及び詳細を伴って記載され且つ説明される。
?み合い型金属−半導体−金属（ＭＳＭ）Ｇｅ／ＧｅＳｉ光検知器の概略断面図。 幾つかの実施例に基づいて、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されたＳＯＩ上のマイクロストラクチャ穴を具備する垂直Ｎ−Ｉ−ＰＧｅ／ＧｅＳｉフォトダイオードの概略図。 幾つかの実施例に基づいて、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されたＳＯＩ上のマイクロストラクチャ穴を具備する垂直Ｎ−Ｉ−ＰＧｅ／ＧｅＳｉフォトダイオードの概略図。 幾つかの実施例に基づいて、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されたＳＯＩ上のマイクロストラクチャ穴を具備する垂直Ｎ−Ｉ−ＰＧｅ／ＧｅＳｉフォトダイオードの概略図。 幾つかの実施例に基づいて、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されたＳＯＩ上のマイクロストラクチャ穴を具備する垂直Ｎ−Ｉ−ＰＧｅ／ＧｅＳｉフォトダイオードの概略図。 幾つかの実施例に基づいて、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されたＳＯＩ上のマイクロストラクチャ穴を具備する垂直Ｎ−Ｉ−ＰＧｅ／ＧｅＳｉフォトダイオードの概略図。 幾つかの実施例に基づいて、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されたＳＯＩ上のマイクロストラクチャ穴を具備する垂直Ｎ−Ｉ−ＰＧｅ／ＧｅＳｉフォトダイオードの概略図。 幾つかの実施例に基づくＧｅ及び／又はＧｅＳｉ・オン・Ｓｉラテラル?み合い型アバランシェフォトダイオード（ＡＰＤ）の概略断面図。 幾つかの実施例に基づく、ラテラルアバランシェフォトダイオード（ＡＰＤ）又は単一フォトンアバランシェフォトダイオード（ＳＰＡＤ）の概略断面図。 幾つかの実施例に基づく、光学的吸収がＧｅにおいて発生し且つ増倍がＳｉにおいて発生するＧｅ又はＧｅ／ＧｅＳｉ・オン・ＳｉＡＰＤの概略断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ層内にマイクロストラクチャ穴４１２を付加した図４Ａと同様の構造の概略断面図。 幾つかの実施例に基づく、単一チップ上の?み合い型Ｇｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤを具備する?み合い型Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの概略断面図。 幾つかの実施例に基づく、吸収を向上させ従って外部量子効率（ＥＱＥ）を向上させるためにマイクロストラクチャ穴を付加した図５Ａと同様のラテラルＡＰＤ／ＳＰＡＤと共にラテラルフォトダイオードの概略断面図。 幾つかの実施例に基づく、光検知器がＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣエレクトロニクス及びレーザとモノリシックに集積化されたチップの簡単な３Ｄ斜視図。 幾つかの実施例に基づく、面発光レーザの概略平面図。 上部表面上にタブを具備する面発光レーザチップの概略部分側面図。 幾つかの実施例に基づく、フォトダイオードの断面図。 幾つかの実施例に基づく、フォトダイオードの断面図。 幾つかの実施例に基づく、フォトダイオードの断面図。 幾つかの実施例に基づく、フォトダイオードの断面図。 幾つかの実施例に基づく、フォトダイオードの断面図。 幾つかの実施例に基づく、検知器がＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスとモノリシックに集積化されている場合の検知器及びレーザアレイを具備している単一チップの簡単化した部分平面図。 幾つかの実施例に基づく、ＬｉＤＡＲシステムにおける３Ｄイメージングのために使用することが可能な複数のレーザ及び２Ｄアレイのマイクロストラクチャ穴光検知器を具備するチップの簡単化した部分概略平面図。 ラテラル光検知器の簡単化した部分概略断面図。 ラテラル光検知器の簡単化した部分概略断面図。 幾つかの実施例に基づく、Ｐ及びＮ接合を具備するラテラルＳｉアバランシェフォトダイオード／単一フォトンアバランシェフォトダイオードの部分断面図。 同一の環境において存在することのある異なるＬｉＤＡＲ信号の間を区別するためにＬｉＤＡＲ適用例に対する複数のパルスの或るシーケンスを有する場合があるレーザパルスを示した概略図。 同一の環境において存在することのある異なるＬｉＤＡＲ信号の間を区別するためにＬｉＤＡＲ適用例に対する複数のパルスの或るシーケンスを有する場合があるレーザパルスを示した概略図。 垂直ＰＩＮマイクロストラクチャ穴光検知器に対する実験結果を示した概略図。 垂直ＰＩＮマイクロストラクチャ穴光検知器に対する実験結果を示した概略図。 垂直ＰＩＮマイクロストラクチャ穴光検知器に対する実験結果を示した概略図。 幾つかの実施例に基づく、ネイティブ酸化物が或る場合と無い場合のラテラルＳｉＭＳＭコンタクトの実験的電流―電圧（ＩＶ）特性を示したプロット。 幾つかの実施例に基づく、ネイティブ酸化物が或る場合と無い場合のラテラルＳｉＭＳＭコンタクトの実験的電流―電圧（ＩＶ）特性を示したプロット。 垂直形態でのＳｉマイクロストラクチャ穴ＰＩＮフォトダイオードの実験的利得プロット。 垂直形態でのＳｉマイクロストラクチャ穴ＰＩＮフォトダイオードの実験的利得プロット。 垂直形態でのＳｉマイクロストラクチャ穴ＰＩＮフォトダイオードの実験的利得プロット。 垂直形態でのＳｉマイクロストラクチャ穴ＰＩＮフォトダイオードの実験的利得プロット。 幾つかの実施例に基づく、種々のマイクロストラクチャ穴構造の光学フィールドのＦＤＴＤ（有限差分時間領域）シミュレーションのプロット。 幾つかの実施例に基づく、種々のマイクロストラクチャ穴構造の光学フィールドのＦＤＴＤ（有限差分時間領域）シミュレーションのプロット。 幾つかの実施例に基づく、種々のマイクロストラクチャ穴構造の光学フィールドのＦＤＴＤ（有限差分時間領域）シミュレーションのプロット。 幾つかの実施例に基づく、種々のマイクロストラクチャ穴構造の光学フィールドのＦＤＴＤ（有限差分時間領域）シミュレーションのプロット。 幾つかの実施例に基づく、種々のマイクロストラクチャ穴構造の光学フィールドのＦＤＴＤ（有限差分時間領域）シミュレーションのプロット。 幾つかの実施例に基づく、種々のマイクロストラクチャ穴構造の光学フィールドのＦＤＴＤ（有限差分時間領域）シミュレーションのプロット。 幾つかの実施例に基づく、種々のマイクロストラクチャ穴構造の光学フィールドのＦＤＴＤ（有限差分時間領域）シミュレーションのプロット。 幾つかの実施例に基づく、種々のマイクロストラクチャ穴構造の光学フィールドのＦＤＴＤ（有限差分時間領域）シミュレーションのプロット。 幾つかの実施例に基づく、金属酸化物半導体（ＭＯＳ）接合を具備するラテラル?み合い型光検知器の簡単化した部分断面図。 幾つかの実施例に基づく、金属酸化物半導体（ＭＯＳ）接合を具備するラテラル?み合い型光検知器の簡単化した部分断面図。 幾つかの実施例に基づく、?み合い型ラテラル光検知器の簡単化した部分断面図。 幾つかの実施例に基づく、複数の検知器アレイが一つ又はそれ以上のチップ上にＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されているＬｉＤＡＲ及び／又はカメラシステムの概略図。 幾つかの実施例に基づく、複数の検知器アレイが一つ又はそれ以上のチップ上にＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されているＬｉＤＡＲ及び／又はカメラシステムの概略図。 幾つかの実施例に基づく、複数の検知器アレイが一つ又はそれ以上のチップ上にＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されているＬｉＤＡＲ及び／又はカメラシステムの概略図。 幾つかの実施例に基づく、複数の検知器アレイが一つ又はそれ以上のチップ上にＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されているＬｉＤＡＲ及び／又はカメラシステムの概略図。 幾つかの実施例に基づく、光学信号の吸収が支配的にＧｅ／ＧｅＳｉ内であり及びアバランシェ利得等の増倍がＳｉにおいて発生するラテラルＡＰＤ／ＳＰＡＤＧｅ／ＧｅＳｉ・オン・Ｓｉの簡単化した部分概略断面図。 幾つかの実施例に基づく、光学信号の吸収が支配的にＧｅ／ＧｅＳｉ内であり及びアバランシェ利得等の増倍がＳｉにおいて発生するラテラルＡＰＤ／ＳＰＡＤＧｅ／ＧｅＳｉ・オン・Ｓｉの簡単化した部分概略断面図。 幾つかの実施例に基づく、光学信号の吸収が支配的にＧｅ／ＧｅＳｉ内であり及びアバランシェ利得等の増倍がＳｉにおいて発生するラテラルＡＰＤ／ＳＰＡＤＧｅ／ＧｅＳｉ・オン・Ｓｉの簡単化した部分概略断面図。 幾つかの実施例に基づく、ＢＯＸ層があるか又は無い場合の?み合い型垂直Ｇｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤの簡単な概略断面図。 ?み合いアノード及びカソードが送信線へ接続されており且つＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能な図２２Ａに示した構造の簡単な平面図。 幾つかの実施例に基づく、?み合い型ラテラルＧｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤの概略断面図。 幾つかの実施例に基づく、?み合い型ラテラルＧｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤの概略断面図。 幾つかの実施例に基づく、?み合い型ラテラルＧｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤの概略断面図。 幾つかの実施例に基づく、?み合い型ラテラルＧｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤの概略断面図。 幾つかの実施例に基づく、?み合い型ラテラルＧｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤの概略断面図。 幾つかの実施例に基づく、?み合い型ラテラルＧｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤの概略断面図。 幾つかの実施例に基づく、?み合い型ラテラルＧｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤの概略断面図。 幾つかの実施例に基づく、?み合い型ラテラルＧｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤの概略断面図。 Ｇｅストリップにおける光学吸収のＦＤＴＤシミュレーションにおいて使用するマイクロストラクチャ穴が或る場合及び無い場合のＧｅストリップ・オン・Ｓｉの概略断面図及び平面図。 Ｇｅストリップにおける光学吸収のＦＤＴＤシミュレーションにおいて使用するマイクロストラクチャ穴が或る場合及び無い場合のＧｅストリップ・オン・Ｓｉの概略断面図及び平面図。 １−１．６ミクロンの波長に対するマイクロストラクチャ穴が無い場合のＧｅストリップ・オン・Ｓｉの吸収のＦＤＴＤシミュレーションを示した概略図。 １−１．６ミクロンの波長に対するマイクロストラクチャ穴を具備する場合のＧｅストリップ・オン・Ｓｉにおける光学吸収のＦＤＴＤシミュレーションを示した概略図。 幾つかの実施例に基づく、トレンチとして構成した穴を具備する半導体表面の簡単化した部分概略平面図。 幾つかの実施例に基づく、トレンチとして構成した穴を具備する半導体表面の簡単化した部分概略平面図。 幾つかの実施例に基づく、イメージング及びＬｉＤＡＲ適用例用のＳＰＡＤ又はＡＰＤ又はＰＤＳｉ光検知器の簡単化した部分概略断面図。 幾つかの実施例に基づく、イメージング及びＬｉＤＡＲ適用例用のＳＰＡＤ又はＡＰＤ又はＰＤＳｉ光検知器の簡単化した部分概略断面図。 幾つかの実施例に基づく、Ｎウエルの上にＧｅ／ＧｅＳｉ層を付加した場合の図３１Ｂと類似した簡単化した部分概略断面図。 幾つかの実施例に基づく、Ｎウエルの上にＧｅ／ＧｅＳｉ層を付加した場合の図３１Ｂと類似した簡単化した部分概略断面図。 幾つかの実施例に基づく、半導体表面上に形成したマイクロストラクチャ穴の簡単化した部分概略断面図。 幾つかの実施例に基づく、半導体表面上に形成したマイクロストラクチャ穴の簡単化した部分概略断面図。 幾つかの実施例に基づく、半導体表面上に形成したマイクロストラクチャ穴の簡単化した部分概略断面図。 既知の光学モジュールを示した概略図。 幾つかの実施例に基づく、光学モジュールを示した概略図。 既知の光学モジュールを示した概略図。 幾つかの実施例に基づく、光学モジュールを示した概略図。 幾つかの実施例に基づく、?み合い型フォトダイオード及び伸長型マイクロストラクチャ穴の簡単化した部分概略平面図。 幾つかの実施例に基づく、?み合い型フォトダイオード及び伸長型マイクロストラクチャ穴の簡単化した部分概略平面図。 幾つかの実施例に基づく、?み合い型フォトダイオードのＭ１及びＭ２電極の両方の下側の金属酸化物半導体接合の電流電圧特性「ＩＶ」を示したグラフ。 幾つかの実施例に基づく、?み合い型Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分概略断面図。 幾つかの実施例に基づく、?み合い型Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分概略断面図。 幾つかの実施例に基づく、?み合い型Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分概略断面図。 幾つかの実施例に基づく、?み合い型Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分概略断面図。 幾つかの実施例に基づく、?み合い型Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分概略断面図。 幾つかの実施例に基づく、?み合い型Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分概略断面図。 ＦＤＴＤシミュレーションのために使用したＧｅ・オン・Ｓｉピラミッドの簡単化した断面図。 図３９Ｄに示した構造のＦＤＴＤシミュレーションを示した概略図。 幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣを具備するモノリシック集積化した光検知器アレイの簡単化した部分断面図。 幾つかの実施例に基づく、流体自己組立用の形態としたＳｉ表面上にエッチしたピットの簡単化した概略図。 幾つかの実施例に基づく、流体自己組立用の形態としたＳｉ表面上にエッチしたピットの簡単化した概略図。 幾つかの実施例に基づく、流体自己組立用の形態としたＳｉ表面上にエッチしたピットの簡単化した概略図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分断面図。 幾つかの実施例に基づく、マイクロストラクチャ穴光検知器のＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとのモノリシック集積化のための基本的な簡単化した段階を示した概略図。 幾つかの実施例に基づく、マイクロストラクチャ穴光検知器のＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとのモノリシック集積化のための基本的な簡単化した段階を示した概略図。 幾つかの実施例に基づく、マイクロストラクチャ穴光検知器のＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとのモノリシック集積化のための基本的な簡単化した段階を示した概略図。 幾つかの実施例に基づく、マイクロストラクチャ穴光検知器のＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとのモノリシック集積化のための基本的な簡単化した段階を示した概略図。 幾つかの実施例に基づく、マイクロストラクチャ穴光検知器のＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとのモノリシック集積化のための基本的な簡単化した段階を示した概略図。 幾つかの実施例に基づく、マイクロストラクチャ穴光検知器のＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとのモノリシック集積化のための基本的な簡単化した段階を示した概略図。 幾つかの実施例に基づく、マイクロストラクチャ穴光検知器のＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとのモノリシック集積化のための基本的な簡単化した段階を示した概略図。 幾つかの実施例に基づく、マイクロストラクチャ穴光検知器のＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとのモノリシック集積化のための基本的な簡単化した段階を示した概略図。 幾つかの実施例に基づく、マイクロストラクチャ穴光検知器のＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとのモノリシック集積化のための基本的な簡単化した段階を示した概略図。 幾つかの実施例に基づく、マイクロストラクチャ穴光検知器のＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとのモノリシック集積化のための基本的な簡単化した段階を示した概略図。 幾つかの実施例に基づく、マイクロストラクチャ穴光検知器のＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとのモノリシック集積化のための基本的な簡単化した段階を示した概略図。 幾つかの実施例に基づく、?み合い型光検知器をＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させるための簡単化した基本的な処理段階を示した概略図。 幾つかの実施例に基づく、?み合い型光検知器をＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させるための簡単化した基本的な処理段階を示した概略図。 幾つかの実施例に基づく、?み合い型光検知器をＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させるための簡単化した基本的な処理段階を示した概略図。 幾つかの実施例に基づく、?み合い型光検知器をＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させるための簡単化した基本的な処理段階を示した概略図。 幾つかの実施例に基づく、?み合い型光検知器をＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させるための簡単化した基本的な処理段階を示した概略図。 幾つかの実施例に基づく、?み合い型光検知器をＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させるための簡単化した基本的な処理段階を示した概略図。 幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能なＧｅ／ＧｅＳｉ・オン・Ｓｉ?み合い型フォトダイオードに対する基本的な製造段階を示した概略図。 幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能なＧｅ／ＧｅＳｉ・オン・Ｓｉ?み合い型フォトダイオードに対する基本的な製造段階を示した概略図。 幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能なＧｅ／ＧｅＳｉ・オン・Ｓｉ?み合い型フォトダイオードに対する基本的な製造段階を示した概略図。 幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能なＧｅ／ＧｅＳｉ・オン・Ｓｉ?み合い型フォトダイオードに対する基本的な製造段階を示した概略図。 幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能なＧｅ／ＧｅＳｉ・オン・Ｓｉ?み合い型フォトダイオードに対する基本的な製造段階を示した概略図。 幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能なＧｅ／ＧｅＳｉ・オン・Ｓｉ?み合い型フォトダイオードに対する基本的な製造段階を示した概略図。 幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能なＧｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分概略断面図。 幾つかの実施例に基づく、マイクロストラクチャ穴を周囲物質におけるものよりも光学的屈折率が一層低い領域として画定することが可能な場合のマイクロストラクチャ穴の例の簡単化した部分概略断面図。 幾つかの実施例に基づく、マイクロストラクチャ穴を周囲物質におけるものよりも光学的屈折率が一層低い領域として画定することが可能な場合のマイクロストラクチャ穴の例の簡単化した部分概略断面図。 幾つかの実施例に基づく、マイクロストラクチャ穴を周囲物質におけるものよりも光学的屈折率が一層低い領域として画定することが可能な場合のマイクロストラクチャ穴の例の簡単化した部分概略断面図。 幾つかの実施例に基づく、マイクロストラクチャ穴を周囲物質におけるものよりも光学的屈折率が一層低い領域として画定することが可能な場合のマイクロストラクチャ穴の例の簡単化した部分概略断面図。 幾つかの実施例に基づく、?み合い間にマイクロストラクチャ穴を具備するラテラルＰ及び Ｎウエルを具備する?み合い型Ｇｅ・オン・ＳｉＳＯＩフォトダイオードの簡単化した部分概略断面図。 幾つかの実施例に基づく、Ｇｅ・オン・ＳｉＳＯＩラテラルＰＩＮ?み合い型光検知器の簡単化した３Ｄ概略図。 図５２に示したような?み合い型電極を具備する?み合い型ラテラルＰＩＮ光検知器の簡単化した３Ｄ概略図。 図５２に示したような構造のＦＤＴＤシミュレーションした光学的吸収を示したグラフ。 図５２に示したような構造のＦＤＴＤシミュレーションした光学的吸収を示したグラフ。 図５２に示したような構造のＦＤＴＤシミュレーションした光学的吸収を示したグラフ。 装置層が１ミクロン厚さである場合のＳＯＩ上の?み合い型ＭＳＭ光検知器の逆バイアス電圧に対する外部量子効率の実験データを示したグラフ。 図５５に示したＥＱＥを有する装置の８５０ｎｍ波長におけるインパルス応答を示したグラフ。 図５５に示したＥＱＥを有する装置の８５０ｎｍ波長におけるインパルス応答を示したグラフ。 図５５に示したＥＱＥを有する装置の８５０ｎｍ波長におけるインパルス応答を示したグラフ。 図５５に示したＥＱＥを有する装置の８５０ｎｍ波長におけるインパルス応答を示したグラフ。 幾つかの実施例に基づく、底部照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサーアレイの簡単な部分断面図。 幾つかの実施例に基づく、底部照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサーアレイの簡単な部分断面図。 幾つかの実施例に基づく、底部照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサーアレイの簡単な部分断面図。 幾つかの実施例に基づく、マイクロストラクチャ穴裏面照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサーアレイの断面図。 幾つかの実施例に基づく、マイクロストラクチャ穴裏面照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサーアレイの底面図。 幾つかの実施例に基づく、マイクロストラクチャ穴底部照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサーアレイの簡単化した部分断面図。 幾つかの実施例に基づく、マイクロストラクチャ穴底部照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサーアレイの簡単化した部分断面図。 幾つかの実施例に基づく、円形状の穴を具備する裏面照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサーアレイの簡単化した部分概略底面図。 幾つかの実施例に基づく、円形状の穴を具備する裏面照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサーアレイの簡単化した部分概略底面図。 幾つかの実施例に基づく、六角形格子における六角形穴を例示した概略図。 正方形格子において１３００ｎｍ周期で１０００ｎｍの直径のマイクロストラクチャ穴を具備するＳＯＩ上の１ミクロン装置層に対するＦＤＴＤシミュレーションを行った光学的波長ｖｓ波長の示すグラフ。 ＳＯＩ構成体上の０．５ミクロンＳｉ装置のＦＤＴＤシミュレーションを示すグラフ。 ８５０ｎｍ波長照明がある場合及び無い場合のＩＶ特性の線形プロットを示したグラフ。 ８５０ｎｍ波長照明がある場合及び無い場合のＩＶ特性の片対数プロットを示したグラフ。 幾つかの実施例に基づく、マイクロストラクチャ穴を具備する?み合い型ＳｉＭＳＭのインパルス応答を示したグラフ。 幾つかの実施例に基づく、マイクロストラクチャ穴を具備する?み合い型ＳｉＭＳＭのアイパターンを示したグラフ。 幾つかの実施例に基づく、マイクロストラクチャ穴を具備する?み合い型ＳｉＭＳＭのインパルス応答を示したグラフ。 幾つかの実施例に基づく、マイクロストラクチャ穴を具備する?み合い型ＳｉＭＳＭのアイパターンを示したグラフ。 幾つかの実施例に基づく、マイクロストラクチャ穴を具備する?み合い型ＳｉＭＳＭのインパルス応答を示したグラフ。 幾つかの実施例に基づく、マイクロストラクチャ穴を具備する?み合い型ＳｉＭＳＭのアイパターンを示しタたラフ。 幾つかの実施例に基づく、マイクロストラクチャ穴を具備する?み合い型ＳｉＭＳＭのインパルス応答を示したグラフ。 幾つかの実施例に基づく、マイクロストラクチャ穴を具備する?み合い型ＳｉＭＳＭのアイパターンを示したグラフ。 マイクロストラクチャ穴が或る場合と無い場合のＰＩＮ／ＮＩＰ垂直構造光検知器の容量変化の百分率を示したグラフ。 プロットに示したようにＳｉ装置層が１０００ｎｍ−２００ｎｍの範囲である場合のＳＯＩ上のＳｉ層におけるＦＤＴＤシミュレーションした光学的吸収を示したグラフ。 幾つかの実施例に基づく、ＳｉＭＳＭの簡単化した部分断面図。 幾つかの実施例に基づく、ＳｉＭＳＭの簡単化した部分断面図。 図７２Ａ−Ｂに示した装置の平面の簡単化した部分概略図。 幾つかの実施例に基づく、Ｓｉが存在する領域上に成長されたＧｅ及び／又はＧｅＳｉ選択的区域の概略断面図。 幾つかの実施例に基づく、Ｓｉが存在する領域上に成長されたＧｅ及び／又はＧｅＳｉ選択的区域の概略断面図。 図７４Ａに示した装置の平面図。 図７４Ｂに示した装置の簡単化した平面図。 図７４Ａに示したような装置の簡単化した平面図。 幾つかの実施例に基づく、スロットとして構成された穴がクロスハッチ等のパターンを形成する場合のＳｉ表面上に付着させたＳｉ二酸化物／誘電体の簡単化した部分断面図。 幾つかの実施例に基づく、スロットとして構成された穴がクロスハッチ等のパターンを形成する場合のＳｉ表面上に付着させたＳｉ二酸化物／誘電体の簡単化した平面図。 幾つかの実施例に基づく、例えばＣＭＰを使用して表面を平坦化させることが可能な場合のＧｅ及び／又はＧｅＳｉ・オン・Ｓｉの選択的区域エピタキシャル成長の簡単化した部分断面図。 幾つかの実施例に基づく、例えばＣＭＰを使用して表面を平坦化させることが可能な場合のＧｅ及び／又はＧｅＳｉ・オン・Ｓｉの選択的区域エピタキシャル成長の簡単化した平面図。 幾つかの実施例に基づく、例えばＣＭＰを使用して表面を平坦化させることが可能な場合のＧｅ及び／又はＧｅＳｉ・オン・Ｓｉの選択的区域エピタキシャル成長の簡単化した部分断面図。 幾つかの実施例に基づく、例えばＣＭＰを使用して表面を平坦化させることが可能な場合のＧｅ及び／又はＧｅＳｉ・オン・Ｓｉの選択的区域エピタキシャル成長の簡単化した部分断面図。 幾つかの実施例に基づく、例えばＣＭＰを使用して表面を平坦化させることが可能な場合のＧｅ及び／又はＧｅＳｉ・オン・Ｓｉの選択的区域エピタキシャル成長の簡単化した平面図。 幾つかの実施例に基づく、ＳＯＩウエハ上の?み合い型Ｓｉフォトダイオードの簡単化した部分概略断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上の?み合い型Ｓｉフォトダイオードの簡単化した部分概略断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上の?み合い型Ｓｉフォトダイオードの簡単化した部分概略断面図。 幾つかの実施例に基づく、ＳＯＩウエハ上の?み合い型Ｓｉフォトダイオードの簡単化した部分概略断面図。 幾つかの実施例に基づく、マイクロストラクチャ穴が形成されているＳｉラテラルＰＩＮ光検知器の簡単な部分断面図。 幾つかの実施例に基づく、マイクロストラクチャ穴が形成されているＳｉラテラルＰＩＮ光検知器の簡単な平面図。 幾つかの実施例に基づく、マイクロストラクチャ穴が形成されているＳｉラテラルＰＩＮ光検知器の簡単な平面図。 幾つかの実施例に基づく、ＳＯＩウエハ上のマイクロストラクチャ穴の光学的吸収のＦＤＴＤシミュレーションを示した概略図。 幾つかの実施例に基づく、ＳＯＩウエハ上のマイクロストラクチャ穴の光学的吸収のＦＤＴＤシミュレーションを示した概略図。 幾つかの実施例に基づく、ＳＯＩウエハ上のマイクロストラクチャ穴の光学的吸収のＦＤＴＤシミュレーションを示した概略図。 幾つかの実施例に基づく、ＳＯＩウエハ上のマイクロストラクチャ穴の光学的吸収のＦＤＴＤシミュレーションを示した概略図。 幾つかの実施例に基づく、ＳＯＩウエハ上のマイクロストラクチャ穴の光学的吸収のＦＤＴＤシミュレーションを示した概略図。 幾つかの実施例に基づく、ＳＯＩウエハ上のマイクロストラクチャ穴の光学的吸収のＦＤＴＤシミュレーションを示した概略図。 幾つかの実施例に基づく、薄いＳｉ装置層上のマイクロストラクチャ穴の簡単化した部分断面図。 幾つかの実施例に基づく、薄いＳｉ装置層上のマイクロストラクチャ穴の簡単化した部分断面図。 幾つかの実施例に基づく、マイクロストラクチャ穴光検知器の概略断面図。 幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ穴光検知器の概略断面図。 幾つかの実施例に基づく、?み合い部がアノードであり且つカソード電極がＮ＋Ｓｉ上に形成することが可能な場合のＳｉマイクロストラクチャ穴垂直ＰＩＮを示した概略図。 幾つかの実施例に基づく、垂直ＰＩＮ光検知器の概略平面図。 上部装置層表面へ入射する光学フィールドのＦＤＴＤシミュレーションを示した概略図。 上部装置層表面へ入射する光学フィールドのＦＤＴＤシミュレーションを示した概略図。 上部装置層表面へ入射する光学フィールドのＦＤＴＤシミュレーションを示した概略図。 マイクロストラクチャ穴構造のＦＤＴＤシミュレーションを示した概略図。 マイクロストラクチャ穴構造のＦＤＴＤシミュレーションを示した概略図。 マイクロストラクチャ穴構造の光学フィールドのＦＤＴＤシミュレーションを示した概略図。 マイクロストラクチャ穴構造の光学フィールドのＦＤＴＤシミュレーションを示した概略図。 マイクロストラクチャ形態の光学フィールドのＦＤＴＤシミュレーションを示した概略図。 マイクロストラクチャ形態の光学フィールドのＦＤＴＤシミュレーションを示した概略図。 幾つかの実施例に基づく、ラテラルＰＩＮ?み合い型光検知器の部分概略断面図。 幾つかの実施例に基づく、ラテラルＰＩＮ?み合い型光検知器の部分概略断面図。 幾つかの実施例に基づく、ラテラルＰＩＮ?み合い型光検知器の部分概略平面図。 幾つかの実施例に基づく、底部照射型ＣＭＯＳイメージセンサ又は底部照射型ＣＭＯＳ高速垂直ＰＩＮフォトダイオードの簡単化した部分概略断面図。 幾つかの実施例に基づく、底部照射型ＣＭＯＳイメージセンサ又は底部照射型ＣＭＯＳ高速垂直ＰＩＮフォトダイオードの簡単化した部分概略断面図。 図９５及び９６と同様な部分概略断面図。 図９５及び９６と同様な部分概略断面図。 図９５及び９６と同様な部分概略断面図。 図９５及び９６と同様な部分概略断面図。 ＳＯＩ構成体におけるＢＯＸ層の上の薄いＳｉ層の概略断面図。 該ＳＯＩ構成体における該ＢＯＸ層の上の該薄いＳｉ層で吸収される光学フィールドのＦＤＴＤシミュレーションを示したグラフ。 図９９Ａに示したものと同様の構造の部分概略断面図。 図９９Ａに示したものと同様の構造の部分概略断面図。 幾つかの実施例に基づく、或る構成体の面照射型光学フィールドのＦＤＴＤシミュレーションを示した概略図。 幾つかの実施例に基づく、或る構成体の面照射型光学フィールドのＦＤＴＤシミュレーションを示した概略図。 或る構成体の面照射型光学フィールドのＦＤＴＤシミュレーションを示した概略図。 或る構成体の面照射型光学フィールドのＦＤＴＤシミュレーションを示した概略図。 或る構成体の面照射型光学フィールドのＦＤＴＤシミュレーションを示した概略図。 或る構成体の面照射型光学フィールドのＦＤＴＤシミュレーションを示した概略図。 或る構成体の面照射型光学フィールドのＦＤＴＤシミュレーションを示した概略図。 幾つかの実施例に基づく、イメージング適用例用の稠密２Ｄアレイとして構成された光検知器アレイの簡単化した部分概略平面図。 幾つかの実施例に基づく、イメージング適用例用の稠密２Ｄアレイとして構成された光検知器アレイの簡単化した部分概略平面図。 幾つかの実施例に基づく、イメージング適用例用の稠密２Ｄアレイとして構成された光検知器アレイの簡単化した部分概略平面図。 幾つかの実施例に基づく、イメージング適用例用の稠密２Ｄアレイとして構成された光検知器アレイの簡単化した部分概略平面図。 幾つかの実施例に基づく、イメージング適用例用の稠密２Ｄアレイとして構成された光検知器アレイの簡単化した部分概略平面図。 幾つかの実施例に基づく、イメージング適用例用の稠密２Ｄアレイとして構成された光検知器アレイの簡単化した部分概略平面図。 幾つかの実施例に基づく、イメージング適用例用の稠密２Ｄアレイとして構成された光検知器アレイの簡単化した部分概略平面図。 幾つかの実施例に基づく、イメージング適用例用の稠密２Ｄアレイとして構成された光検知器アレイの簡単化した部分概略平面図。 幾つかの実施例に基づく、ピクセル内の単一マイクロストラクチャ穴の簡単化した部分断面図。 幾つかの実施例に基づく、ピクセル内の単一マイクロストラクチャ穴の簡単化した部分断面図。 幾つかの実施例に基づく、ピクセル内の単一マイクロストラクチャ穴の簡単化した部分断面図。 マイクロストラクチャ穴又はマイクロ穴での吸収向上の実験結果を示したグラフ。 幾つかの実施例に基づく、単一マイクロストラクチャ穴を具備するピクセルの簡単化した部分概略平面図。 幾つかの実施例に基づく、単一マイクロストラクチャ穴を具備するピクセルの簡単化した部分概略平面図。 幾つかの実施例に基づく、単一マイクロストラクチャ穴を具備するピクセルの簡単化した部分概略断面図。 Ｓｉが３０ｎｍ厚さでＢＯＸ層がＳｉ基板上の１００ｎｍである場合のＳＯＩ基板上の薄いＳｉ装置層のＦＤＴＤシミュレーションを示した概略図。 Ｓｉが３０ｎｍ厚さでＢＯＸ層がＳｉ基板上の１００ｎｍである場合のＳＯＩ基板上の薄いＳｉ装置層のＦＤＴＤシミュレーションを示した概略図。 Ｓｉが３０ｎｍ厚さでＢＯＸ層がＳｉ基板上の１００ｎｍである場合のＳＯＩ基板上の薄いＳｉ装置層のＦＤＴＤシミュレーションを示した概略図。 幾つかの実施例に基づく、光トラッピング構造の部分概略断面図。 幾つかの実施例に基づく、ＢＯＸ層上のＳｉにおける単一穴ピクセルのＦＤＴＤシミュレーションした光学的吸収、反射、及び透過を示した概略図。 幾つかの実施例に基づく、ＢＯＸ層上のＳｉにおける単一穴ピクセルのＦＤＴＤシミュレーションした光学的吸収、反射、及び透過を示した概略図。 幾つかの実施例に基づく、ＢＯＸ層上のＳｉにおける単一穴ピクセルのＦＤＴＤシミュレーションした光学的吸収、反射、及び透過を示した概略図。
好適実施例の幾つかの例の詳細な説明を以下に記載する。幾つかの実施例を記載するが、本特許明細書に記載される新規な要旨は本書に記載するいずれか一つ又は複数の実施例の組み合わせへ制限されるべきものではなく、多数の代替例、修正例、及び均等物を包含するものであることを理解すべきである。更に、完全なる理解を与えるために以下の記載においては多数の特定の詳細が記載されるが、これらの詳細の全て又は幾つか無しでも幾つかの実施例を実施することが可能である。更に、明確性の目的のために、関連技術において既知である或る技術的資料は、本書に記載する新奇な要旨が不必要にぼかされることを回避するために、詳細には記載していない。本書に記載する特定の実施例の一つ又は幾つかの個々の特徴はその他の記載される実施例の特徴と結合して使用することが可能であることは明白である。更に、種々の図面における同様の参照番号及び記号は同様の要素を表すものである。
本特許明細書において引用される全ての刊行物は引用により本書に取り込まれている。本書に記載される図面の幾つかは簡単化されているが、明確性のためには、当業者が理解するであろうような構造の要素は明示的に示す必要性がないので省略することが可能であり、且つ該図面は図示した部分の繰り返しパターンを有する構造の一部のみを示す場合がある。例えば、或る図面は単一の対の横方向に離隔された電極を具備する装置を示す場合があるが、記載される実際の装置は同一の基板の上又は中に２つ又はそれ以上のこの様な領域の集まりを包含している。ギリシャ文字のν（ニュー）及びπ（パイ）は、本明細書においては、夫々Ｎ及びＰドーピングへ低ドープされている、例えば、約１０１２／ｃｍ３ドーピングを超えることのないドーピングへドープされている半導体物質を意味している。本特許明細書において記載される半導体物質領域は、そうでないことの特に断りがない限り、以下に記載する故意に形成される「穴（hole）」を除いて、単結晶又は基本的に単結晶である物質である。穴の又はエッチングの深さに関して「一部」又は「部分的に」という用語は、本明細書においては、領域全体を貫通するのでは無く或る領域内へ途中まで延在する穴のことを意味している。
図１は、Ｇｅ／ＧｅＳｉ光検知器の?み合い型（interdigitated）金属―半導体―金属（ＭＳＭ）の概略断面図である。該Ｇｅ／ＧｅＳｉ層はＳｉ及び絶縁体（ＳＯＩ）上に形成されている。該Ｓｉ装置層はＩ又は低ドープＰ型であり、固有抵抗は５Ω／ｃｍ以上であり且つ厚さは略１００−１０００ｎｍである。Ｇｅ／ＧｅＳｉ層は、低温Ｇｅ／ＧｅＳｉバッファ層を伴うか又は伴うこと無しに該Ｓｉ装置上に選択的区域成長され、且つ該Ｇｅ／ＧｅＳｉ層がＩ又は低ドープである箇所において、及び１００−１０００ｎｍ、及び、幾つかの場合には、２００−７００ｎｍ、及び、幾つかの場合には、３００−５００ｎｍ、の範囲の厚さで成長される。漏れ電流を減少させるために、１−１０ｎｍの範囲の厚さで該Ｇｅ／ＧｅＳｉ上に薄いＡｌ酸化物層を付着させることが可能である。金属及び／又は金属シリサイドが電極Ｍ１及びＭ２の?み合い部を形成する。マイクロストラクチャ穴１１２及び１１４は該Ｇｅ／ＧｅＳｉ層内へ完全に又は部分的にドライエッチさせる。幾つかの場合に、該エッチは穴１１４のように該Ｇｅ／ＧｅＳｉ層の底部へ延在することが可能である。幾つかの場合に、Ｓｉにおける該ドライエッチの後にウエットエッチを実施して穴１１２におけるように反転ピラミッドを形成することが可能である。該マイクロストラクチャ穴の横方向寸法は５００−１７００ｎｍ又はそれ以上の範囲とすることが可能である。該マイクロストラクチャ穴の形状は円形状、矩形状、多角形状、反転ピラミッド、及び／又は複数の形状の任意の結合とすることが可能である。該マイクロストラクチャ穴は正方形又は六角形格子におけるものとすることが可能であり、且つ周期的及び／又は非周期的なものとすることが可能である。?み合い電極間隔は５００−１０００ｎｍ又はそれ以上の範囲とすることが可能であり、及び、幾つかの場合には、３００乃至１０００ｎｍ又はそれ以上の範囲とすることが可能である。該?み合い部の長さは５ミクロン乃至１００ミクロン又はそれ以上の範囲とすることが可能であり、及び、幾つかの場合には、１０−５０ミクロンとすることが可能である。
該マイクロストラクチャ穴は、充填しないもの、誘電体又は多結晶半導体で、部分的に充填するもの、又は完全に充填するものとすることが可能である。幾つかの場合に、該Ａｌ酸化物層を、１０−３００ｎｍの範囲の厚さを有するＩ又は低ドープポリシリコンで置換させることが可能である。該噛み合い型光検知器は、ＣＭＯＳ／ＢｉＣＭＯＳ応用特定集積回路（ＡＳＩＣ）へモノリシックに集積化させることが可能である。図示していないものは、噛み合い部Ｍ１及びＭ２を該ＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスへ接続させる送信線がある。
幾つかの場合に、噛み合い部Ｍ１及びＭ２は、部分的に該Ｇｅ層内へ形成させることが可能である。そして、幾つかの場合に、Ｍ１とＭ２との間にＰ−Ｉ−Ｎ接合を形成するために、Ｍ１及びＭ２の下側にＰ及びＮウエルを形成することが可能である。Ｐ−Ｉ−Ｎの場合には、Ｍ１とＭ２との間に逆バイアスが印加され、その場合にＰはＮよりも一層負である。Ｍ１とＭ２とがショットキーコンタクト又は金属酸化物半導体コンタクトである場合には、該噛み合い型検知器は順方向又は逆電圧バイアスの両方で動作させることが可能である。
波長は８００ｎｍ乃至１８００ｎｍの範囲とすることが可能であり、及び、幾つかの場合には、８００ｎｍ−１６００ｎｍ、幾つかの場合には、１０００ｎｍ−１４００ｎｍ、そして、幾つかの場合には、７００−２２００ｎｍの範囲とすることが可能である。
Ｐ−Ｉ−Ｎに対する逆バイアス電圧は、１乃至１０Ｖ又はそれ以上の範囲とすることが可能であり、且つ、順方向及び逆バイアスの両方において対称的なものとすることが可能なショットキーコンタクトに対するバイアス電圧は１乃至１０Ｖ又はそれ以上の範囲とすることが可能である。幾つかの場合には、１０Ｖ又はそれ以上の電圧において、外部量子効率において利得を観測することが可能であり、そのことは、例えば、アバランシェ利得に起因するものである場合がある。幾つかの場合に、利得は１０Ｖ未満において観測できる場合がある。光学信号は上部表面から入射することが可能であり、その場合に、該噛み合い部は底部基板表面上にある。図示していないものは、パッシベーション反射防止層である。幾つかの場合に、該マイクロストラクチャ穴は該Ｇｅ／ＧｅＳｉ層内に部分的にエッチングさせることが可能であり、及び、幾つかの場合に、それは該Ｓｉ層内へ部分的にエッチングさせることが可能であり、及び、幾つかの場合に、それは該ＢＯＸ層へエッチングさせることが可能である。幾つかの場合に、該マイクロストラクチャ穴は該ＢＯＸ層内へエッチングさせることが可能であり、且つ、幾つかの場合に、該ＢＯＸ層を貫通してエッチングさせることが可能である。
本特許明細書において言及される殆どの場合におけるマイクロストラクチャ穴の横方向寸法は、何らかの誘電体で充填しておらず且つ空気又は真空のみで充填されているマイクロストラクチャ穴に対するものであって、その場合に、その光学的屈折率は約１である。該マイクロストラクチャ穴が誘電体で完全に又は部分的に充填されている場合には、該マイクロストラクチャ穴の横方向寸法は、該マイクロストラクチャ穴内の誘電体／ボイドの実効光学的屈折だけ減少させることが可能である。例えば、空気で充填されていない場合に８００ｎｍの横方向寸法を有するマイクロストラクチャ穴は、約１．５の光学的屈折率を有するＳｉＯ２で完全に充填されている場合には、５３３ｎｍの横方向寸法を有することが可能である。該マイクロストラクチャ穴横方向寸法は、幾つかの場合に、誘電体で充填されている場合に減少させることが可能であり、その場合に、その屈折率は１よりも大きく、例えば、（真空又は空気中のマイクロストラクチャ穴の横方向）／（光学的屈折率）であり、及び、幾つかの場合に、該マイクロストラクチャ穴が誘電体で部分的に充填されており且つ実効光学的屈折率は、１の体積比率か又は該マイクロストラクチャ穴内のより多くの誘電体によって計算することが可能である。
図２Ａ−２Ｆは、幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されたＳＯＩ上にマイクロストラクチャ穴を具備する垂直Ｎ−Ｉ−ＰＧｅ／ＧｅＳｉフォトダイオードの概略図である。
図２Ａは、例えば光検知器の下側等の選択的区域内にボロンの拡散又はイオン注入によってドープさせることが可能なＰ＋領域２０８を有するＳＯＩウエハの断面図である。Ｐ＋ウエルの形成は該ＣＭＯＳ／ＢｉＣＭＯＳプロセスの一部とさせることが可能である。
図２Ｂは、２００−１０００ｎｍ、そして、幾つかの場合には、３００−５００ｎｍの範囲の厚さを有しており且つＩ又は低ドープとさせることが可能なＧｅ／ＧｅＳｉ層を有するＰ＋ウエル領域上に成長させたＧｅ／ＧｅＳｉ選択的区域を示している。該Ｇｅ／ＧｅＳｉ層は、該Ｇｅ／ＧｅＳｉと該Ｓｉ装置層との間にバッファ層を包含することが可能である。該Ｎ＋ポリシリコン層は、１００ｎｍ乃至１０００ｎｍ、及び、幾つかの場合には、１００ｎｍ−５００ｎｍの範囲の厚さで該Ｇｅ／ＧｅＳｉ層上に付着させることが可能である。直列抵抗を減少させるために該Ｎ又はＮ＋ポリシリコン上に透明導電性金属酸化物を付着させることが可能である。幾つかの場合に、該Ｎポリシリコン上に複数のカソードを形成することが可能である。アノードは該Ｐ＋Ｓｉ上に形成することが可能である。マイクロストラクチャ穴を該ポリシリコン内にエッチングし、且つ、幾つかの場合に、該Ｇｅ／ＧｅＳｉ内へ延在させることが可能であり、且つ、幾つかの場合に、該Ｇｅ／ＧｅＳｉ層を貫通して延在させることが可能である。マイクロストラクチャ穴２１２は充填しないままとするか、誘電体及び／又は多結晶半導体で、部分的に充填させるか、又は完全に充填させることが可能である。マイクロストラクチャ穴の寸法は図１のものと同様なものとすることが可能である。
図２Ｃは、図２Ａにおけるような選択的区域成長させたＧｅ／ＧｅＳｉ・オン・ＳＯＩを示しており、マイクロストラクチャ穴２１２はＳｉＯ２島状部での選択的区域成長によって形成されている。該ＳｉＯ２島状部は図１に示した穴と同様の横方向寸法及び間隔を有することが可能であり、且つ該ＳｉＯ２島状部の厚さは１０ｎｍ−５００ｎｍ又はそれ以上の範囲とすることが可能である。Ｎポリシリコンを該Ｇｅ／ＧｅＳｉの表面上に形成させることが可能であり、及び、幾つかの場合に、該マイクロストラクチャ穴の側壁上に形成させることが可能である。該Ｎポリシリコンは１００乃至５００ｎｍの範囲の厚さを有することが可能である。幾つかの場合に、該ポリシリコンの表面上に透明導電性金属酸化物を形成させることが可能である。カソードをＮポリシリコン上に形成し、且つアノードを該Ｐ＋Ｓｉ上に形成させる。
図２Ｄは、該Ｎポリシリコンが該Ｇｅの上部表面上にのみ存在しており該穴内には無いという点を除いて、図２Ｃと同様である。幾つかの場合に、該ポリシリコンは該マイクロストラクチャ穴内に部分的に存在させることが可能である。該マイクロストラクチャ穴は未充填とさせるか、誘電体及び／又は多結晶半導体で部分的に充填させるか又は完全に充填させることが可能である。
図２Ｅは、図２Ｂ、２Ｃ、及び２Ｄのマイクロストラクチャ穴フォトダイオードの概略平面図であり、選択的区域成長させたＧｅ／ＧｅＳｉの領域２５０を示しており、及び、幾つかの場合に、エッチしたメサとすることが可能であり、その場合に、カソードリング２２２が該選択的区域成長及び／又は該Ｇｅ／ＧｅＳｉ層２５０のメサの上に形成され、及びアノード２２０が該Ｐ＋Ｓｉ上に形成される。マイクロストラクチャ穴２１２が示されており、それは選択的区域成長によって形成するか又はエッチすることが可能である。該穴は未充填とするか、誘電体及び／又は多結晶／非晶質半導体で部分的に又は完全に充填させることが可能である。該光検知器又は光検知器アレイはＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。不図示のものは該光検知器を該ＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスと接続させている送信線である。更に不図示のものは分離トレンチ、光遮蔽、パッシベーション、反射防止等がある。
図２Ｆは別の平面図であり、それはカソード２２２へ接続している垂直及び／又は水平金属／金属シリサイド電極２２４を付加した状態を示している。幾つかの場合に、該金属／金属シリサイドは図示した如くに格子状とすることが可能である。該格子は、該Ｎポリシリコンの導電性が低い場合に電界の分布を一層一様なものとさせることが可能である。例えば、該Ｎポリシリコンが１００Ω／ｓｑ又はそれ以上のシート抵抗を有する場合である。該金属及び／又は金属シリサイド電極の幅は、２０ｎｍ−３００ｎｍの範囲とすることが可能である。反射防止コーティング及び／又は非晶質半導体のナノ構造を該金属電極上に付着させて反射を減少させることが可能である。幾つかの場合に、直列抵抗を減少させるために、該ポリシリコンの表面上に透明金属導電性酸化物を付着させることが可能である。
図２Ａ−Ｆに例示したカソードへ接続した水平及び／又は垂直電極は、１個又はそれ以上の穴間隔だけ離隔させることが可能であり、且つ、幾つかの場合に、格子パターンにおけるような垂直及び水平電極の両方で、該電極の間隔は１個又はそれ以上の個数の穴によるものとすることが可能である。幾つかの場合に、該カソードへ接続する電極は蛇行型とすることが可能であり必ずしも直線型とすることは必要ではない。この例はＮ−Ｉ−Ｐ構造用のものであり、且つ該Ｎ及びＰは交換可能であり、その場合に、該カソードは該アノードで置換され、且つ該アノードは該カソードで置換される。
図３Ａは、幾つかの実施例に基づく、Ｇｅ及び／又はＧｅＳｉ・オン・Ｓｉラテラル噛み合い型アバランシェフォトダイオード（ＡＰＤ）の概略断面図である。該フォトダイオードは、横方向Ｐ、Ｉ又はＰＮ構造での、ＡＰＤ及び／又は単一フォトンアバランシェフォトダイオード（ＳＰＡＤ）とすることが可能である。逆バイアスを電極Ｍ１とＭ２との間に印加させる。幾つかの場合に、該ラテラルＡＰＤ／ＳＰＡＤはＰ、Ｉ又は低ドープＮ構造とすることが可能である。該Ｇｅ、及び／又はＧｅＳｉ層厚さは１００ｎｍ乃至１０００ｎｍ又はそれ以上の範囲とすることが可能であり、及び、幾つかの場合に、３００ｎｍ乃至７００ｎｍとすることが可能である。低温Ｇｅバッファ層を、Ｓｉ上のＧｅの高温成長の前に、包含させることが可能である。例えば、Dehlinger et al..、高速ゲルマニウム・オン・ＳＯＩラテラルＰＩＮフォトダイオード（High-Speed Germanium-on-SOI
Lateral PIN Photodiodes）、IEEE Phogtonics Technology Letters, Vol. 16, No. 11, ２００４年１１月、の文献を参照すると良い。これらの構造はＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能であり、例えば、Koester et al.、高性能光通信適用例用のＧｅ・オン・ＳＯＩ検知器／Ｓｉ−ＣＭＯＳ−増幅器受信器（Ge-on-SOI-Detector/Si-CMOS Amplifier Receivers for High-Performance Optical-Communication Applications）、Journal of Lightwave Technology、Vol. 25、No. 1、２００７年１月、の文献を参照すると良い。ＢＯＸ層を包含させることが可能であり、該Ｓｉ装置層は１０ｎｍ−１０００ｎｍ又はそれ以上の範囲の厚さを有することが可能である。光即ち光学信号が該Ｇｅ／ＧｅＳｉの上部表面上に入射することが可能であり、又は底部表面Ｓｉ又はＢＯＸ表面から入射することが可能である。波長は８００ｎｍ乃至１８００ｎｍの範囲とすることが可能であり、及び、幾つかの場合に、８００ｎｍ−１４００ｎｍ又はそれ以上、及び、幾つかの場合に、８００ｎｍ−１５５０ｎｍの範囲とすることが可能である。
例えば、該Ｍ２電極上の該ＰＮＰ増倍領域を遮蔽するため光遮蔽を包含させることが可能である。
図３Ｂは、幾つかの実施例に基づく、ラテラルアバランシェフォトダイオード（ＡＰＤ）又は単一フォトンアバランシェフォトダイオード（ＳＰＡＤ）の概略断面図である。該ＡＰＤ／ＳＰＡＤ噛み合い型光検知器は、吸収の向上のためにマイクロストラクチャ穴を包含している点を除いて、図３Ａと同様である。マイクロストラクチャ穴３１２は、図示した如くに、該Ｇｅ／ＧｅＳｉ層内に形成され、且つ１００ｎｍ乃至１０００ｎｍの範囲のエッチ深さを有することが可能であり、及び、幾つかの場合に、該マイクロストラクチャ穴は部分的に該Ｇｅ内とさせるか又は該Ｓｉ層へ該Ｇｅ／ＧｅＳｉを貫通してエッチングすることが可能であり、及び、幾つかの場合に、該Ｓｉ層内へエッチングさせることが可能であり、及び、幾つかの場合に、該Ｓｉ層を貫通して該ＢＯＸ層へエッチングさせることが可能である。該マイクロストラクチャ穴は未充填とさせるか、又は誘電体、及び／又は、非晶質／多結晶半導体で部分的に充填させるか又は完全に充填させることが可能である。該マイクロストラクチャ穴の寸法は４００ｎｍ乃至２０００ｎｍの範囲とすることが可能であり、及び、幾つかの場合に、５００ｎｍ乃至１５００ｎｍの範囲とすることが可能である。隣接する穴の間の間隔即ちスペーシングは、０ｎｍ（接触しているか又は重畳している）乃至１０００ｎｍの範囲とすることが可能であり、及び、幾つかの場合に、１００ｎｍ乃至５００ｎｍとすることが可能である。０ｎｍ即ち穴が接触している場合、該穴は円錐状とすることが可能であり、その場合に、該穴の頂部は接触するがその底部は接触していない。該穴の断面形状は円筒状、円錐状、多角形状、及び複数の形状の任意の組み合わせとすることが可能である。該穴は円形状、正方形状、又は多角形状とすることが可能であり、且つ非周期的、及び／又は周期的、及び／又はランダムパターンとすることが可能である。
図３Ａ−Ｂに不図示のものは、パッシベーション層、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣ、反射防止コーティング、光遮蔽、及び分離トレンチ等がある。
図４Ａは、幾つかの実施例に基づく、ラテラル噛み合い型Ｇｅ・オン・ＳｉＡＰＤの概略断面図であり、その場合に、光学的吸収は該Ｇｅにおいて発生し且つ増倍はＳｉにおいて発生する。その構造は、Ｐ（Ｇｅ／ＧｅＳｉ）、Ｉ又は低ドープＧｅ／ＧｅＳｉ／Ｓｉ及びＰＮ・オン・Ｓｉとすることが可能である。Ｍ１電極下側のＧｅのストリップは選択的区域成長を使用して成長させることが可能であり、又は該ストリップは該Ｇｅを該Ｓｉ層へエッチングすることによって形成することが可能である。該Ｇｅ／ＧｅＳｉはＩ又は低ドープとすることが可能であり、その厚さは１００ｎｍ−１０００ｎｍ又はそれ以上、及び、幾つかの場合には、３００ｎｍ−７００ｎｍの範囲とすることが可能である。Ｐドープウエルを該Ｇｅ内に形成し、且つ該Ｍ１電極は該Ｐドープウエルへのオーミックコンタクトを形成する。Ｐ及びＮウエルが該Ｓｉ内に形成され、且つ該Ｍ２電極が該Ｎウエルへのオーミックコンタクトを形成する。該Ｍ１及びＭ２電極間に逆バイアスを印加する。該Ｓｉ層内の該ＰＮ接合において増倍が発生し、且つ電子−正孔対を発生させるフォトン吸収が該Ｇｅ／ＧｅＳｉ層において発生する。ＬｉＤＡＲ（光検知及び測距）適用例の場合、該噛み合い部の間の間隔は１ミクロン乃至１００ミクロン又はそれ以上の範囲とすることが可能であり、及び、幾つかの場合に、５ミクロン−５０ミクロンの範囲とすることが可能である。該Ｇｅストリップの幅は、Ｍ１及びＭ２電極間の間隔の５０％又はそれ以上とすることが可能である。該Ｍ１及びＭ２電極の幅は２０ｎｍ乃至３００ｎｍ又はそれ以上の範囲とすることが可能であり、且つ該噛み合い型電極の長さは５ミクロン乃至１００ミクロン又はそれ以上の範囲とすることが可能である。該Ｓｉ装置層は１０ｎｍ乃至１０００ｎｍ又はそれ以上の範囲とすることが可能である。ＢＯＸ層を包含させることが可能である。該光学信号即ち光の波長範囲は１０００ｎｍ乃至１８００ｎｍ、及び、幾つかの場合に、８００ｎｍ−１８００ｎｍとすることが可能である。幾つかの場合に、該増倍領域を被覆するために光遮蔽を包含させることが可能である。不図示のものは、パッシベーション層、反射防止コーティング層、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣ、送信線等がある。
図４Ｂは、幾つかの実施例に基づく、該Ｇｅ／ＧｅＳｉ層にマイクロストラクチャ穴４１２を付加した場合図４Ａと同様の構造の概略断面図である。図示した如く、Ｍ１及びＭ２電極の間に単一のマイクロストラクチャ穴があり、及び、幾つかの場合に、Ｍ１及びＭ２電極の間の間隔に依存して、Ｍ１及びＭ２電極の間に複数個の穴が存在する場合がある。その穴の寸法は図３Ｂにおけるもの同様である。マイクロストラクチャ穴４１２の付加は光学的吸収を向上させ且つ或る波長範囲において、図４Ａにおけるような同様な構造のものよりも一層高い外部量子効率を有することが可能である。フォトンは該Ｓｉ基板の上部表面又は底部表面に入射することが可能である。逆バイアスがＭ１及びＭ２電極間に印加され、そのバイアス電圧は１乃至１００Ｖ又はそれ以上、及び、幾つかの場合には、５−３５Ｖの範囲である。
図４Ａ−Ｂに例示したような構造において、１０００ｎｍ又はそれ以上、例えば１０００ｎｍ、乃至１８００ｎｍの波長範囲、及び、幾つかの場合に、１２００ｎｍ乃至１６００ｎｍの波長範囲の場合に、フォトンは該Ｇｅ／ＧｅＳｉ層において支配的に吸収され、且つアバランシェ利得等の増倍は、該装置がアノード（Ｍ１）とカソード（Ｍ２）との間で逆バイアスされる場合に、該ＳｉＰＮ領域において発生し、その場合に、Ｍ１における電圧即ち電位はＭ２における電圧即ち電位よりも一層負であり即ち一層低い。該逆バイアスは−３Ｖ乃至−５０Ｖ又はそれ以上、及び、幾つかの場合に、−１０Ｖ乃至−４５Ｖの範囲とすることが可能である。図４Ａ及び４Ｂにおいて、ラテラルＰＩ（又は低ドープ）ＰＮ接合が示されており、及び、幾つかの場合に、それはＰＩＰＩＮ接合とすることが可能であり、且つ、幾つかの場合に、ＰＮ接合とすることが可能であり、且つ、幾つかの場合に、ショットキー接合とすることが可能であり、及び、幾つかの場合に、金属酸化物半導体接合とすることが可能であり、及び、幾つかの場合に、複数の接合の任意の組み合わせを使用することが可能である。ラテラル分離吸収増倍ＡＰＤ／ＳＰＡＤ（単一フォトンアバランシェダイオード）が図４Ａ及び４Ｂに示されている。垂直分離吸収増倍ＡＰＤは参考文献、Zaoui et al.、分離−吸収−電荷−増倍Ｇｅ／Ｓｉアバランシェフォトダイオードにおける利得―帯域幅−プロダクト向上のオリジン（Origin of the Gain-Bandwith-Product Enhancement in Seprate-Absorption-Charge-Multiplication Ge/Si Avalanche Photodiodes）、OSA/OFCN/NFOEC 2009、に示されている。
図５Ａは、幾つかの実施例に基づく、単一チップ上の噛み合い型Ｇｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤを具備する噛み合い型Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの概略断面図である。ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣと集積化した単一Ｓｉチップ上に複数のフォトダイオード及びＡＰＤ／ＳＰＡＤを製造することが可能である。幾つかの場合に、フォトダイオード及び／又はＡＰＤ／ＳＰＡＤは、トランジットタイム即ち通過時間及び光検知器のＲＣ時間を変化させることが可能な噛み合い型電極間の異なる間隔を有することによって異なる速度即ちデータレート帯域幅を有することが可能である。フォトダイオードとＡＰＤ／ＳＰＡＤの２Ｄアレイは、単一チップ上にＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能であり、且つ、幾つかの場合に、垂直共振器面発光レーザ（ＶＣＳＥＬ）及び／又は端部表面発光レーザ（ＥＳＥＬ）を同一のチップ上に流体組み立て（fluidic assembly）させることが可能である。ロボット組み立てなどのその他の組み立てを使用することも可能である。幾つかの場合に、該フォトダイオード及び／又はＡＰＤ／ＳＰＡＤは、分離トレンチ５３０によって分離されたＭ１とＭ２及び／又はＭ３とＭ４電極の単一サイクルを有することが可能であり、例えば、その構造はＭ１とＭ２及び／又はＭ３とＭ４電極の間に広い間隔を有するラテラルフォトダイオード及び／又はＡＰＤ／ＳＰＡＤとすることが可能である。その間隔は２０ミクロン−２００００ミクロン、及び、幾つかの場合に、１００ミクロン−２０００ミクロン又はそれ以上とすることが可能である。殆どの場合に、該フォトダイオード及び／又はＡＰＤ／ＳＰＡＤの噛み合い部は複数サイクルの噛み合い部を有している。
図５Ｂは、幾つかの実施例に基づく、吸収を向上させ従って外部量子効率（ＥＱＥ）を向上させるためにマイクロストラクチャ穴５１２を付加した図５Ａと同様のラテラルＡＰＤ／ＳＰＡＤと共にラテラルフォトダイオードの概略断面図である。マイクロストラクチャ穴を具備する光検知器は、或る波長領域において、マイクロストラクチャ穴の無い同様の光検知器よりも一層高いＥＱＥを有することが可能である。該フォトダイオードに対して幾つかの場合に、Ｍ２を該Ｇｅ上に形成することが可能であり、且つ、該ＡＰＤ／ＳＰＡＤに対して幾つかの場合に、Ｍ４及び該増倍領域も該Ｇｅ上に形成することが可能である。
図６は、幾つかの実施例に基づく、チップの簡単化した３Ｄ斜視図であり、光検知器がＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣエレクトロニクス及びレーザとモノリシックに集積化されている。面発光レーザＶＣＳＥＬ及びＥＳＥＬ６１０を、流体組み立て及びロボット組み立て等を包含することが可能な技術を使用してＳｉチップ６００上に組み立てることが可能である。出力光６２２を光学的相互接続適用例用の光ファイバへ結合させることを助けるために、構造６２０をウエハスケールレベルにおいて該チップの表面上に形成することが可能であり、且つ、ＬｉＤＡＲ適用例の場合には、表面に対し垂直からずれた角度の入力光６２４を指向させるために該面発光レーザの上に構造６２０を形成することが可能であり、且つ、該光検知器に対しては、表面に対して垂直からずれた或る角度での入力光６２４を回収するための構造を形成することが可能である。幾つかの場合に、構造６２０はレーザ及び光検知器の両方に対して表面に対して垂直な光を指向させることが可能である。垂直からずれた角度でレーザからの光を指向させる場合に、幾つかの場合に、レンズと共にマイクロプリズムを使用することが可能である。同様に、ずれた角度で入ってくる光を回収するために、光検知器６１２用にマイクロプリズムとレンズとを使用することが可能である。この様に、単一のチップがＬｉＤＡＲ適用例のために広い角度をカバーすることが可能である。該チップは、１Ｄ又は２Ｄアレイにおいて複数のレーザ６１０及び検知器６１２を包含することが可能である。光を案内し及び／又は光をフォーカスさせるため及び／又は光を指向させるための構造６２０は、マイクロプリント技術及び／又はリソグラフィ技術を使用して形成することが可能である。幾つかの場合に、リソグラフィ技術、及び／又はマイクロプリンティング技術と共に、レーザアブレーションを使用することが可能である。
図６に例示するような構造を使用する光学的データ通信の場合、構造が垂直又はラテラルとすることが可能でありＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されたＳｉ及び／又はＧｅ・オン・Ｓｉ光検知器の１又は２Ｄアレイ、及び垂直共振器面発光レーザ及び／又は端部表面発光レーザとすることが可能な面発光レーザの１又は２Ｄアレイを、該光検知器及びＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとして同一のＳｉチップ上に組み立てることが可能である。該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣは該光検知器アレイへ接続され且つ別の組のＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣを、バックエンド（ＢＥＱＬ）処理方法を使用してウエハスケールレベルにおいて該面発光レーザアレイへ接続させることが可能である。例えば、この単一チップは光学送信機の複数チャンネル及び光学受信機の複数チャンネルを提供することが可能である。幾つかの場合に、光学送信機の該アレイは発光ダイオードとすることが可能である。該レーザ又は発光ダイオードアレイは、同一又は異なる波長を有することが可能な単一又は複数のチップに組み立てることが可能であり、及び、幾つかの場合に、単独又はアレイとすることが可能な面発光レーザ及び発光ダイオードを、単独又はアレイとすることが可能な光検知器のアレイとして、同一のＳｉチップ上に組み立てることが可能である。必要である場合には、入力信号の異なる波長を選択するために該光学検知器の上に光学的バンドパスフィルタを形成することが可能である。
図６に例示したような構造をＬｉＤＡＲ適用例の場合、信号処理のためにＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへ接続されているモノリシックに集積化した光検知器を包含するＳｉチップ上に、例えば、流体組み立て又はロボット組み立てを使用してレーザ及び／又は発光ダイオードのアレイを組み立てることが可能である。同一のチップ上の別の組のＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣを該レーザ及び／又はＬＥＤアレイを駆動するために使用することが可能であり、及び、その場合に、該レーザ及びＬＥＤは単独又はアレイとすることが可能である。ＬｉＤＡＲ適用例の場合、該光学送信機は単独又は複数又はストリームの光学パルスであって、光学的検知器の感度を向上させ及び／又は他のＬｉＤＡＲシステムによって発生された信号から該光学パルスを区別するためにコード化させることが可能である。ＬｉＤＡＲの場合、該パルスは約１００Ｈｚ又はそれ以下からＭＨｚ、及び、幾つかの場合に、ＫＨｚまでの範囲の繰り返しレートを有する場合があり、一方、例えば、データセンター相互接続における光学データ通信の場合には、光学パルス繰り返し即ちデータレートは１Ｇｂ／ｓ乃至５０Ｇｂ／ｓ又はそれ以上、及び、幾つかの場合には、２５Ｇｂ／ｓ乃至５０Ｇｂ／ｓ、及び、幾つかの場合には、５０Ｇｂ／ｓより大きな範囲である。自動車又は航空等の或る光学データ通信の場合、データレートは数十Ｍｂ／ｓ乃至１０Ｇｂ／ｓ又はそれ以上、及び、幾つかの場合に、０．５Ｇｂ／ｓ乃至１０Ｇｂ／ｓ又はそれ以上の範囲である場合がある。
図６に例示したような構造を使用する光学データ通信に対する波長範囲は、８００ｎｍ乃至１７５０ｎｍの範囲である場合があり、且つ、ＬｉＤＡＲ用の波長範囲は８００ｎｍ乃至１６００ｎｍの範囲である場合がある。
図７Ａは、幾つかの実施例に基づく、面発光レーザの概略平面図である。この場合には、垂直共振器面発光レーザ７０２がモノリシックシリコンチップ７００上に流体組み立てにより組み立てられており、その場合に、光検知器及びＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣが集積化されている。レーザ７０２が流体組み立てによって組み立てられると、レーザ７０２の底部をレーザ７０２を受納するためにシリコンチップ７００内にエッチングされた穴の底部表面へ半田付けさせるために熱が付与することが可能である。レーザ７０２は発光区域７１０及びレーザ７０２がひっくり返ることを防止するためにその上部表面近くの一つ又はそれ以上のタブ７４０を有している。レーザ７０２が該シリコンチップ上に組み立てられると、レーザ駆動エレクトロニクス等のＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣエレクトロニクスからの送信線７３０及び７３２をレーザ７０２のアノード７２０及びカソード７２２へ夫々取り付けることが可能である。幾つかの場合に、単一の幅広送信線を該カソードへ取り付けることが可能であり、且つ単一の幅広送信線をアノード７２０へ取り付けることが可能である。幾つかの場合に、送信線７３０は、図７Ａに図示されているように、該送信線が２か所でアノード７２０へコンタクトするように分岐、例えばＹ分岐、させることが可能である。同様に、カソード用の送信線７３２も、それがカソード７２２上の２か所で取り付けられるようにＹ形状に分岐させることが可能である。該レーザの端部におけるタブのいずれかが該送信線と同じ位置にある場合には、該分岐の内の少なくとも一つはアノード又はカソードとコンタクトすることが可能である。送信線７３０及び７３２は、標準のＣＭＯＳプロセス及びリソグラフィを使用して適用することが可能である。
レーザに対する送信線の複数の分岐はアノード及びカソードへの有効な電気的コンタクトの形成を確保する。
図７Ｂは、流体組み立て期間中にレーザチップ７０２がひっくり返った状態で指定された穴内に落下することがないようにその上部表面上にタブ７４０を具備している面発光レーザチップ７０２の部分概略側面図である。更に、半田を溶融させるための短い熱サイクル動作の後に面発光レーザチップをＳｉウエハへ取り付けることを助けるために該チップの底部に半田バンプ７５０を付加させることが可能である。面発光レーザチップの底部上の半田の重さが流体組み立て又は任意のその他の自己組み立て方法のプロセスを容易化させることが可能である。何故ならば、該チップの底部が一層重たいからである。
図８Ａ−８Ｃは幾つかの実施例に基づくフォトダイオードの断面図である。図８Ａ−８Ｃに図示されるフォトダイオードは噛み合い電極間隔、穴寸法、データレート及び帯域幅の観点において同様の特性を共有している。
図８Ａは、噛み合い部の間にマイクロストラクチャ穴を有するシリコン噛み合い型フォトダイオードの概略断面図である。例えば噛み合い部Ｍ１の下側にＰウエルを形成することが可能であり、且つ噛み合い部Ｍ２の下側にＮウエルを形成することが可能である。Ｐ及びＮウエルの深さは１０ｎｍ−１０００ｎｍ又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、該シリコン装置層の厚さの約半分とすることが可能であり、且つ、幾つかの場合に、該ＢＯＸ層へ延在するものとすることが可能である。該シリコン噛み合い型フォトダイオードは、埋込酸化物（ＢＯＸ）層を有するＳＯＩウエハ（シリコン・オン・インシュレータ）上に製造され、ＢＯＸ層の厚さは１０ｎｍ−２０００ｎｍ又はそれ以上の範囲であり、且つ、該シリコン装置層は３００ｎｍ−１０００ｎｍ又はそれ以上の範囲の厚さを有することが可能であり、且つ、幾つかの場合に、その厚さは５００ｎｍ−１０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、その厚さは１０００ｎｍ−５０００ｎｍ又はそれ以上の範囲とすることが可能である。該Ｓｉ装置層は、未ドープ又は低ドープとすることが可能であり、且つ、幾つかの場合に、Ｐ--（π）のような低Ｐドープとすることが可能であり、且つ、幾つかの場合に、該Ｓｉ装置層はＮ---（π）とすることが可能である。Ｍ１とＭ２との間の間隔は３００ｎｍ又はそれ以下とすることが可能であり、且つ、幾つかの場合に、Ｍ１とＭ２との間の間隔は３００ｎｍ−２０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、Ｍ１及びＭ２電極の間の間隔は５０００ｎｍ−５０，０００ｎｍの範囲とすることが可能である。光学的吸収を向上させ、従って外部量子効率を向上させるためのマイクロストラクチャ穴が３００ｎｍ−１０００ｎｍ又はそれ以上の範囲の深さで該Ｓｉ内にエッチングされ、且つ、幾つかの場合に、該装置層の約半分へエッチングされ、且つ、幾つかの場合に、該ＢＯＸ層へエッチングされる。該穴の断面は反転ピラミッドとすることが可能であり、且つ、幾つかの場合に、円筒状とすることが可能であり、且つ、幾つかの場合に、多角形状とすることが可能である。該穴の深さは変動することが可能であり、且つ該穴の上部横方向寸法も幅が変動することが可能である。該穴の間隔はゼロ（重畳）とすることが可能であり、且つ、幾つかの場合に、１０ｎｍ−５００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、０ｎｍ−３００ｎｍの範囲とすることが可能であり、そして、幾つかの場合に、５００ｎｍを超えるものとすることが可能である。該穴の上部横方向寸法は５００ｎｍ−２０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、６００ｎｍ−１，６００ｎｍ、及び、幾つかの場合に、６００ｎｍ−１０００ｎｍの範囲とすることが可能である。該穴は周期的及び／又は非周期的とすることが可能であり、且つ、幾つかの場合に、ランダム配置とさせることが可能である。波長は７５０ｎｍ−１０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、８００ｎｍ−９８０ｎｍ、及び、幾つかの場合に、８００ｎｍ−９００ｎｍ、の範囲とすることが可能である。Ｐ（Ｍ１）とＮ（Ｍ２）との間に逆バイアスを印加するが、その場合のバイアス電圧は−１Ｖ乃至−１００Ｖ又はそれ以上、及び、幾つかの場合に、−１Ｖ乃至−３５Ｖの範囲とすることが可能である。データレートは１Ｇｂ／ｓ乃至５０Ｇｂ／ｓ又はそれ以上、及び、幾つかの場合に、１０Ｇｂ／ｓ乃至２５Ｇｂ／ｓ、及び、幾つかの場合に、２５Ｇｂ／ｓ乃至５０Ｇｂ／ｓの範囲とすることが可能である。ＬｉＤＡＲ適用例の場合には、光のインパルス、例えばレーザ光のインパルス、に対する噛み合い型フォトダイオードのインパルス応答、該インパルス応答のライズタイムは数ピコ秒乃至数ナノ秒の範囲である必要がある。必要とされる距離の分解能に依存して、例えば３０ｃｍ分解能の場合、しばしばピーク応答の１０−９０％として定義されるライズタイム（上昇時間）は略１ｎｓｅｃである必要があり、及び、一層高い距離分解能の場合には、例えば、１ｃｍ距離分解の場合、インパルス応答のライズタイムは、約３０ｐｓｅｃ又はそれ以下である必要がある。ＬｉＤＡＲ用の毎秒当たりのパルス数は５パルス／秒乃至１０００パルス／秒又はそれ以上の範囲とすることが可能である。この場合に、フォールタイム（下降時間）はライズタイムよりも著しく一層長いものとすることが可能である。例えば、Hallman et al.、二重パルストリガ動作でのパルス型飛行時間ＬｉＤＡＲのジッタ検知（Detection of jitter of pulsed time-of-flight lidar with dual pulse triggering）、Review of Scientific Instruments 85、036105(2014) を参照すると良い。
幾つかの場合に、図８Ａ−Ｅに例示したような構造においては、逆バイアスが増加されると、アバランシェ利得又は倍増に起因して該（ＥＱＥ）が増加することが可能である。幾つかの場合に、このラテラルＰＩＮ、尚そのＩ領域はπ又はνとすることが可能、はアバランシェフォトダイオード及び／又は単一フォトンアバランシェフォトダイオードとして機能することが可能である。幾つかの場合に、これらのラテラルＰＩＮフォトダイオードの高密度アレイはＬｉＤＡＲイメージングのために使用することが可能である。該高密度アレイはｎ×ｍのフォトダイオードを有することが可能であり、尚ｎ及びｍは任意の数字であり、例えば１０×１０、１００×１００、１，０００×１，０００等である。
図８Ａ−Ｅに例示したような構造においては、ＥＱＥは或る波長において２０％−８０％の範囲とすることが可能であり、且つ、幾つかの場合に、ＥＱＥは或る波長において４０％−９０％又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、ＥＱＥは或る波長におけるアバランシェ利得で４０％−１００％超えの範囲とすることが可能である。マイクロストラクチャ穴を具備する噛み合い型フォトダイオードのＥＱＥは、或る波長において、マイクロストラクチャ穴の無い同様の噛み合い型フォトダイオードのＥＱＥよりも一層大きい場合がある。
図８Ａ−Ｃに例示したような構造においては、該Ｐウエルは支配的に該Ｍ１噛み合い電極の下側にあり、且つ該Ｎウエルは支配的に該Ｍ２電極の下側にあり、且つ、幾つかの場合に、該Ｐ及びＮは交換可能である。
図８Ａ−Ｃに例示したような構造においては、噛み合い部Ｍ１及びＭ２の幅、及び、幾つかの場合に、２個を超える噛み合い部は３００ｎｍ乃至３ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、１５０ｎｍ乃至９０ｎｍ、及び、幾つかの場合に、９０ｎｍ乃至１５ｎｍ、及び、幾つかの場合に、１０ｎｍ乃至３ｎｍの範囲とすることが可能である。
図８Ｂは、噛み合い型電極を具備するＧｅ／ＧｅＳｉ・オン・Ｓｉ又はオン・ＳＯＩウエハを示しており、該Ｇｅ／ＧｅＳｉ層内にマイクロストラクチャ穴を有しており且つラテラルＰ、Ｉ又は低ドープ、Ｎ構造を有していて、該Ｐは該Ｇｅ／ＧｅＳｉ内であり且つ該ＮはＳｉ内である。幾つかの場合に、ラテラルＰＩＮはそのＰとＮとを交換させた場合のＮＩＰとすることが可能である。該Ｇｅ／ＧｅＳｉはＩ又は低ドープであり且つπ又はνとすることが可能である。該Ｇｅ／ＧｅＳｉの厚さは２００ｎｍ−１０００ｎｍ又はそれ以上、及び、幾つかの場合に、３００ｎｍ−１０００ｎｍの範囲とすることが可能である。該Ｓｉ層は、厚さが１０ｎｍ乃至１０００ｎｍ又はそれ以上の範囲で、π又はν又はＩとすることが可能であり、且つ該ＢＯＸ層の厚さはＳｉ基板上で１０ｎｍ乃至１０００ｎｍ又はそれ以上の範囲とすることが可能である。該Ｇｅ／ＧｅＳｉ層内に形成されるＰウエルは１０ｎｍ乃至１０００ｎｍ又はそれ以上の範囲のウエル深さを有することが可能であり、且つ該ＰウエルはＭ１電極の下側に閉じ込められている。Ｓｉ内のＭ２電極の下側に閉じ込められているＮウエルは１０ｎｍ乃至１０００ｎｍ又はそれ以上の範囲の深さを有することが可能である。マイクロストラクチャ穴が該Ｇｅ／ＧｅＳｉ層内にエッチされ且つ該Ｓｉ層に向かって該Ｇｅ／ＧｅＳｉ層を介して部分的に又は完全に延在することが可能であり、且つ、幾つかの場合に、該Ｓｉ層内へ延在することが可能である。該穴の横方向寸法は６００ｎｍ乃至１８００ｎｍの範囲とすることが可能であり、且つ該穴の間の間隔は５０ｎｍ乃至３００ｎｍ又はそれ以上の範囲とすることが可能である。該マイクロストラクチャ穴は円形、楕円、正方形、多角形、及び／又は複数の形状の任意の組み合わせとすることが可能である。該マイクロストラクチャ穴の断面形状は、円筒、円錐、多角形、又は複数の形状の任意の組み合わせとすることが可能である。幾つかの場合に、該ＰウエルはＭ１を超えて延在することが可能であり且つ該Ｇｅ／ＧｅＳｉの上部表面を部分的に又は完全に被覆することが可能である。該Ｇｅ／ＧｅＳｉ下側のＳｉ層はＮドープしたものとすることが可能であり、且つ、幾つかの場合に、Ｎ＋ドープしたものとすることが可能である。この場合に、該ＰＩＮ構造は垂直型とすることが可能である。
図８Ａ−Ｅに例示したような構造においては、波長範囲は８００ｎｍ乃至１，６００ｎｍ又はそれ以上とすることが可能であり、且つ、幾つかの場合には、８００ｎｍ−１，１００ｎｍ、そして、幾つかの場合には、１，０００ｎｍ乃至１，４００ｎｍ、そして、幾つかの場合には、１，２５０ｎｍ乃至１，３５０ｎｍ、そして、幾つかの場合には、１，５００ｎｍ乃至１，６００ｎｍ又はそれ以上とすることが可能である。逆バイアスを該ＰとＮとの間に印加させるが、その電圧は−１Ｖ乃至−１００Ｖ又はそれ以上、そして、幾つかの場合には、−１Ｖ乃至−３５Ｖである。逆バイアス電圧が増加すると、アバランシェ利得即ち増倍を発生させることが可能である。ＥＱＥは２０％乃至８０％の範囲とすることが可能であり、且つ、幾つかの場合には、４０％乃至９０％、そして、幾つかの場合には、或る波長におけるアバランシェ利得／増倍を伴って４０％乃至１００％又はそれ以上とすることが可能である。マイクロストラクチャ穴噛み合い型フォトダイオードのＥＱＥは、或る波長において、穴の無い同等の噛み合い型フォトダイオードよりも一層高いＥＱＥを有することが可能である。図８Ａにおける如く、該マイクロストラクチャ穴は周期的、非周期的、及び／又はランダム配列とすることが可能である。該噛み合い部間の間隔は、同様のデータレート帯域幅及びインパルス応答のライズタイムで、図８Ａにおけるものと同様のものとすることが可能である。Ｍ１はアノードとし且つＭ２をカソードとすることが可能であり、且つ逆電圧バイアスをＭ１とＭ２との間に印加させる。幾つかの場合に、Ｍ１とＭ２との間の電圧バイアスは順方向バイアスとすることが可能であり、その場合には、Ｍ１における電圧はＭ２における電圧よりも一層大きい。幾つかの場合に、Ｍ１とＭ２とが逆又は順方向バイアスされた場合にアバランシェ利得を観察することが可能であるが、アバランシェ利得に起因する雑音は、逆バイアスの場合に一層低いものとすることが可能であり、その場合には増倍はＳｉにおいて発生する。
図８Ｃは、Ｎウエルが図示した如くにＧｅ／ＧｅＳｉ層内にあることを除いて図８Ｂと同様である。逆バイアスをＰアノードとＮカソードとの間に印加させる。光学信号は上部表面（噛み合い部表面）又は底部表面、即ち基板表面に入射することが可能である。該光学信号の波長は８００ｎｍ−１８００ｎｍ、そして、幾つかの場合には、８００ｎｍ−１６００ｎｍの範囲とすることが可能である。幾つかの場合に、該波長範囲は１０００ｎｍ−１４００ｎｍ、そして、幾つかの場合には、１２５０ｎｍ−１５５０ｎｍである。該Ｇｅ／ＧｅＳｉの厚さは３００ｎｍ−１０００ｎｍ又はそれ以上、そして、幾つかの場合に、５００ｎｍ−１０００ｎｍの範囲とすることが可能である。光学的相互接続適用例に対するデータレートは、１０Ｇｂ／ｓ−５０Ｇｂ／ｓ又はそれ以上、そして、幾つかの場合に、２５Ｇｂ／ｓ−５０Ｇｂ／ｓ、そして、幾つかの場合に、１００Ｇｂ／ｓ又はそれ以上、の範囲とすることが可能である。
図８Ａ−Ｅに例示したような構造においては、該噛み合い部の幅は３００ｎｍ乃至１００ｎｍ、そして、幾つかの場合に、１００ｎｍ乃至２０ｎｍ、そして、幾つかの場合に、２０ｎｍ乃至３ｎｍ、の範囲とすることが可能である。幾つかの場合に、該噛み合い部の幅は３００ｎｍよりも大きなものとすることが可能である。
図８Ａ−Ｅに例示したような構造を使用するＬｉＤＡＲ適用例の場合、該１０％−９０％ライズタイムは１ｐｓｅｃ乃至１００ｐｓｅｃ、そして、幾つかの場合に、１００ｐｓｅｃ乃至１０００ｐｓｅｃ又はそれ以上、の範囲とすることが可能であり、且つそのフォールタイムはライズタイムよりも一層長いものとすることが可能である。
図８Ａ−Ｅに例示したような構造において逆バイアスとした場合、そのＥＱＥはアバランシェ利得で１０％乃至１００％又はそれ以上の範囲となる場合があり、幾つかの場合に、アバランシェ利得があるか又は無い場合で２０％−８０％、そして、幾つかの場合に、或る波長においてのアバランシェ利得で１００％を超えるものとすることが可能である。マイクロストラクチャ穴を具備する噛み合い型光検知器は、或る波長において、マイクロストラクチャ穴の無い同様の噛み合い型光検知器よりも一層高いＥＱＥを有することが可能である。
図８Ｄは、ＰＮ接合が金属／ポリＳｉ／半導体、及び／又は、金属誘電体半導体、及び／又は金属半導体接合で置換されていることを除いて、図８Ｂと同様の構造を示している。漏洩電流を減少させるために、ポリＳｉ及び／又はＳｉ酸化物、Ａｌ酸化物、Ｈｆ酸化物（層８０８）等の誘電体を金属と半導体との間に使用することが可能である。該酸化物又は誘電体は０．５ｎｍ乃至５ｎｍ又はそれ以上、そして、幾つかの場合に、１−２ｎｍの範囲の厚さを有することが可能である。図８Ｄに示した如く、漏洩を減少させるために、ポリＳｉ層又は誘電体／酸化物層８０８をＭ１電極とＧｅ／ＧｅＳｉとの間に挿入させることが可能である。幾つかの場合に、Ｍ１電極は直接に該Ｇｅ／ＧｅＳｉ上とさせることが可能である。幾つかの場合に、ポリＳｉ８０８がＭ１とＧｅ／ＧｅＳｉとの間の界面に使用される場合に、該ポリＳｉはＮ又はＰ型へドープさせるか、または未ドープとするか、又は低ドープとすることが可能であり、且つ１−１００ｎｍ又はそれ以上の範囲の厚さを有することが可能である。図８Ｄに示した如く、Ｍ２電極は、ＭＯＳ（金属酸化物半導体）接合を形成するために、Ｍ２と該Ｓｉ表面との間に薄い酸化物／誘電体層８１０を有することが可能である。幾つかの場合に、Ｍ２は、ショットキー接合を形成するために、直接該Ｓｉ表面上とさせることが可能である。マイクロストラクチャ穴８１２は該Ｇｅ／ＧｅＳｉ層上に形成する。該Ｇｅ／ＧｅＳｉ層は３００ｎｍ−１０００ｎｍ又はそれ以上、そして、幾つかの場合に、３００ｎｍ−９００ｎｍの範囲の厚さを有することが可能である。逆バイアスはＭ１及びＭ２電極間に印加させることが可能であり、その場合にＭ１電極はＭ２電極よりも一層負の電圧を有している。このバイアス条件下において、アバランシェ利得を観察することが可能であり且つＭ１電極をＭ２電極よりも一層高い電圧でバイアス
する場合よりも一層低いノイズ即ち雑音とすることが可能である。幾つかの場合に、Ｍ１電極がＭ２電極よりも一層高い電位を有するようにＭ１及びＭ２電極へ電圧を印加することが可能であり、そして、幾つかの場合に、Ｍ１電極は或るバイアス条件においてＭ２電極よりも一層低い電位を有することが可能である。
アバランシェ利得が観察される電圧バイアス条件において、図８Ｂに例示した如くに、最低の雑音でアバランシェ利得即ち増倍がＳｉ内において発生することが望ましく、このことが発生するためには、Ｍ１とＭ２との間の電圧バイアスは、Ｍ１がＭ２よりも一層低い電圧即ち電位を有するように逆バイアスとすべきである。
光学信号は、図８Ａ−Ｅに例示した如くに、構成体における上部表面（電極表面）又は底部表面（Ｓｉ基板）に入射させることが可能である。該ＢＯＸ層はオプションとすることが可能であり、且つＧｅ／ＧｅＳｉ・オン・Ｓｉ光検知器の場合には、該ＢＯＸ層はオプションとすることが可能である。幾つかの場合に、該Ｇｅ／ＧｅＳｉ層は、トレンチ等の該Ｓｉの凹設領域に成長させることが可能であり、従ってＭ１及びＭ２電極は略同一の面上とさせることが可能である。
ラテラルＧｅ／ＧｅＳｉ光検知器は、単独で又はアレイにおいて、図８Ａ−Ｅに例示した如き構造において、ＣＭＯＳ／ＢｉＣＭＯＳ応用特定集積回路（ＡＳＩＣ）とモノリシックに集積化させることが可能である。該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣはこの図には示されていない。Ｇｅ／ＧｅＳｉ・オン・Ｓｉラテラル光検知器の適用例は、光学データ通信、イメージング、及びＬｉＤＡＲ等を包含することが可能である。データレートに依存する光学通信の場合には、該光検知器の横方向寸法は３０ミクロン−３００ミクロン又はそれ以上、そして、幾つかの場合に、２０ミクロン乃至２００ミクロンの範囲とすることが可能である。イメージング及び／又はＬｉＤＡＲ適用例の場合、該光検知器の横方向寸法は５０ミクロン乃至１０００ミクロン又はそれ以上の範囲とすることが可能である。
図８Ｅは図８Ｄと同様であるが、マイクロストラクチャ穴無しで形成されている。幾つかの場合に、ラテラルＧｅ／ＧｅＳｉ・オン・Ｓｉ光検知器は、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能な同一のチップ上に、マイクロストラクチャ穴を有するもの及びマイクロストラクチャ穴無しのものとすることが可能である。該ＢＯＸ層はＧｅ／ＧｅＳｉ・オン・Ｓｉ光検知器の場合にはオプションとすることが可能である。
同一のチップの上又は中に光検知器とアクティブ電子回路、例えばＡＳＩＣ、とを具備している図８Ａ−Ｅに例示したような構造においては、混合Ｐ及びＮ接合、ＭＯＳ接合、ショットキー接合、金属ポリＳｉ半導体接合を任意の組み合わせでラテラル噛み合い型光検知器へ適用させることが可能である。
参考文献のDushaq et al.、低温ＲＦ−ＰＥＣＶＤを使用してシリコン上に成長させた金属−ゲルマニウム−金属光検知器（Metal-germanium-metal photodetector grown on silicon using low temperature RF-PECVD）、Optics Express Vol.. 25, No. 25, 11 Dec 2017は、一方の電極がＧｅ上であり且つ他方の電極がＧｅとコンタクトしている図８Ｅにおけるのとは異なり両方の電極がＧｅとコンタクトしている金属−ゲルマニウム−金属光検知器を示している。
図９は、幾つかの実施例に基づく、検知器がＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスとモノリシックに集積化されており検知器とレーザアレイとを具備する単一チップの簡単化した部分平面図である。単一Ｓｉチップ９００上に、Ｓｉ／ＧｅＳｉマイクロストラクチャ穴光検知器９１２がＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されている。レーザ９１０は、流体組み立て等の方法を使用してチップ上に組み立てることが可能な垂直共振器面発光レーザ又は端部表面発光レーザとすることが可能である。同一又は異なる波長における複数のレーザ９１０のアレイを使用して、ＬｉＤＡＲ適用例の場合におけるターゲットを照射することが可能であり、且つ該光検知器９１２は同一の波長又は異なる波長において検知することが可能である。異なる波長で検知する検知器９１２の場合には、インクジェット印刷又は３Ｄ印刷等の技術を使用して光検知器９１２上にバンドパスフィルタ９２２を形成することが可能である。この図においては、４つの波長例λ１、λ２、λ３、λ４が示されている。各レーザ９１０は異なる波長λ１、λ２、λ３、λ４で射出し且つ該検知器アレイは４つの異なる波長λ１、λ２、λ３、λ４で検知することが可能である。同一又は異なる波長を有する複数のレーザはＬｉＤＡＲ適用例の精度を増加させることが可能であり、例えば、参考文献のJo et al.、偏光変調ポケットセル及びマイクロポラライザＣＣＤカメラを使用した高分解能三次元フラッシュＬｉＤＡＲシステム（High resolution three-dimensional flash LiDAR system using a ;polarization modulating Pockets cell and a micro-polarizer CCD camera）、Optics Express Vol. 24, No.26, Dec 2016、を参照すると良い。他の自動車システム等の他のＬｉＤＡＲシステムからの干渉を減少させるために、ＬｉＤＡＲ信号パルスを複数のパルスへコード化させることが可能であり、且つ、幾つかの場合に、このコード化及び／又はシーケンスが個々のＬｉＤＡＲシステムにとって固有であるか又は典型的に固有であることが可能であるように或るシーケンスの信号又は複数のパルスで発射される異なる波長でコード化させることが可能である。
図９に例示したような構造において、異なる波長レーザを使用し且つマイクロストラクチャ穴を有する光検知器及び異なるは波長を選択することが可能な該光検知器の各々の上にバンドパスフィルタを有している光学的相互接続適用例の場合に、このトランシーバチップの総合データレートは疎波長多重分割（ＣＷＤＭ）を使用する単一の光ファイバ上で１００Ｇｂ／ｓ−４００Ｇｂ／ｓの範囲とすることが可能である。そして、幾つかの場合に、波長分割多重又は密波長分割多重（ＤＷＤＭ）を使用することが可能である。
図１０は、幾つかの実施例に基づく、複数のレーザとＬｉＤＡＲシステムにおける３Ｄイメージングのために使用することが可能な複数のマイクロストラクチャ穴光検知器の２Ｄアレイとを有するチップの簡単化した部分概略平面図である。該光検知器１０１２のアレイは、５×５乃至１０００×１０００又はそれ以上の範囲とすることが可能であり、例えば、参考文献の浜松、ＬｉＤＡＲ用光検知器、https://www.hamamatsu,com/resources/pdf/ssd/Photodetector_lidar_kapd0005e.pdfを参照すると良い。チップ１０００は１個又はそれ以上のレーザを包含することが可能であり、且つ、幾つかの場合に、レーザが包含されない場合がある。マイクロストラクチャ穴を有する光検知器アレイはＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。幾つかの場合に、ＬｉＤＡＲ適用例における一層正確な３Ｄイメージングのために該アレイ内の光検知器の幾つか又は全てへバンドパスフィルタを適用することが可能である。
この様に高い密度のマイクロストラクチャ穴光検知器を具備する図１０に例示したような構造は、光学的相互接続適用例における超高総合データレートにおいて使用することも可能である。単一又は複数の光ファイバーバンドル又はリボンで、１Ｔｂ／ｓの総合データレートを達成することが可能である。異なる波長における光学信号の複数のストリームをＣＷＤＭを使用して単一ファイバー内に包含させることが可能である。
図１１ＡはＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスとモノリシックに集積化させることが可能な単一チップ上にラテラルＳｉ光検知器とラテラルＧｅ／ＧｅＳｉ光検知器との両方を包含することが可能なラテラル光検知器の簡単化した部分概略断面図である。該光検知器は単独、及び／又は、１Ｄ又は２Ｄアレイとすることが可能である。該光検知器はＭＳＭ及び／又はラテラルＰＩＮ及び／又はラテラルＰＩＰＮ光検知器とすることが可能であり、それは、光検知器モード「増倍又は利得無し」で、又は増倍即ち利得のあるアバランシェフォトダイオードモードで、動作することが可能であり、及び、幾つかの場合に、時折ガイガーモードとしても知られている単一フォトンアバランシェフォトダイオードモードで動作することが可能である。参考文献のRenker、ガイガーモードアバランシェフォトダイオード、歴史、特性及び問題（Geiger-mode avalanche photodiodes, history, properties and probles）、Nuclear Instruments and Methods in Physics Research A 567 (2006) 48-56、を参照すると良い。マイクロストラクチャ穴を該Ｓｉ（１１１２）及び／又はＧｅ／ＧｅＳｉ（１１１４）光検知器に形成させることが可能である。幾つかの場合に、マイクロストラクチャ穴は或る適用例においては必要でない場合があり、且つ幾つかのラテラル光検知器はマイクロストラクチャ穴を有していない場合がある。幾つかの場合に、図１１Ａに示した該ＢＯＸ層はオプションである場合がある。そして、幾つかの場合に、該光検知器の一つ又はそれ以上が図２Ａ−２Ｄに示したようにハイブリッド垂直構造である場合がある。
図１１Ａ−Ｂに例示したような構造の幾つかの場合に、Ｍ１及びＭ２は異なる金属とすることが可能であり、例えばＭ１はＡｌでＭ２はＣｒとすることが可能であり、且つ、幾つかの場合に、Ｍ１がＡｌでＭ２がＡｕ，Ｎｉ，Ｐｔ，Ｗ等とすることが可能である。幾つかの場合に、Ｍ１又はＭ２はＡｌ，Ａｕ，Ｎｉ，Ｖ，Ｈｆ，Ｔｉ，Ｔａ等とすることが可能であり、その場合にＭ１とＭ２とは異なる金属又は金属合金又はシリサイドを有することが可能である。Ｍ１及び／又はＭ２は、Ｓｉ及び／又はＧｅ／ＧｅＳｉ等のＭ１と半導体との間の界面に酸化物層を有することが可能である。幾つかの場合に、Ｍ１及び／又はＭ２と半導体との間のバリア層は、酸化物又は金属酸化物又はＳｉ窒化物、Ｓｉ炭化物等のＳｉ酸化物以外の物質とすることが可能である。該バリア層は、例えば、ＳｉＯｘ、ＨｆＯｘ、ＴｉＯｘ、ＳｉＮｘ、ＳｉＣ等とすることが可能であり、それは０．２ｎｍ乃至１０ｎｍの範囲の層厚を有することが可能であり、且つ、幾つかの場合に、該バリア層はポリ及び／又は非晶質Ｓｉ又はＧｅ／ＧｅＳｉ等のその他の半導体とすることが可能である。同じことがＭ３及びＭ４電極についても言える。該Ｓｉ装置層は低ドープＮ、又は低ドープＰ型とすることが可能であり、且つ、幾つかの場合に、イントリンシック即ち真性とすることが可能である。Ｍ１，Ｍ２，Ｍ３，Ｍ４の幅は異なるものとすることが可能であり且つ３ｎｍ−３００ｎｍ又はそれ以上の範囲の幅を有することが可能である。該ＢＯＸ層は、幾つかの場合に、オプションとすることが可能である。該ＢＯＸ層が無い場合には、ＳｉＭＳＭをその上に製造する該Ｓｉ基板は低ドープＮ、又は低ドープＰ、又は真性とすることが可能であり、その場合に１乃至１００Ω／ｃｍ又はそれ以上の範囲の固有抵抗を有する。幾つかの場合には、図１１Ａにおけるような該Ｓｉ光検知器は７００乃至１１００ｎｍの範囲内の波長で動作することが可能である。
図１１Ｂは、図１１Ａと同様にラテラルＳｉ光検知器及びＧｅ／Ｇｅ・オン・Ｓｉ光検知器の両方を包含することが可能なラテラル光検知器の簡単化した部分概略断面図であり、尚Ｐ及びＮ接合が金属半導体ショットキー接合及び／又は金属酸化物半導体接合の代わりに使用されている。該光検知器はフォトダイオードモード、アバランシェフォトダイオードモード、単一フォトンアバランシェモードで動作することが可能である。幾つかの場合に、少なくとも１個の光検知器が該フォトダイオードモードで動作することが可能であり、及び／又は少なくとも光検知器は該アバランシェフォトダイオードモードで動作することが可能であり、及び／又は少なくとも１個のフォトダイオードは該単一フォトンアバランシェフォトダイオードモードで動作することが可能である。
図１１Ａ−Ｂにおける該ＢＯＸ層はオプションとすることが可能であり、且つ該Ｓｉ層又はウエハは低ドープＮ又は低ドープＰ又は真性とすることが可能であり、その場合の固有抵抗は１乃至１００Ω・ｃｍ又はそれ以上の範囲である。該Ｇｅ／ＧｅＳｉ層は低ドープＮ又は低ドープＰ又は真性とすることが可能である。
図１２は、幾つかの実施例に基づく、Ｐ及びＮ接合を具備しているラテラルＳｉアバランシェフォトダイオード／単一フォトンアバランシェフォトダイオードの部分断面図である。該Ｐ及びＮ接合は該ＢＯＸ層へ延在することが可能である。幾つかの場合に、該ラテラルアバランシェフォトダイオードはＰＰ−ＰＮを有しており、且つ、幾つかの場合に、ＰＰ−Ｎ構造であり、及び、幾つかの場合に、Ｐ及びＮは交換させることが可能である。逆バイアスをアノードＭ１とカソードＭ２との間に印加させ、そのバイアス電圧は−３Ｖ乃至−２００Ｖの範囲であり、且つ、幾つかの場合に、−１０Ｖ乃至―５０Ｖである。該Ｐ−−（π）Ｓｉ層は１ミクロン乃至１０ミクロン又はそれ以上、及び、幾つかの場合に、２ミクロン乃至１０ミクロン、の範囲とすることが可能である。該Ｐ＋とＮ＋との間の間隔は１ミクロン乃至１０ミクロン又はそれ以上の範囲とすることが可能であり、及び、幾つかの場合に、Ｐ＋とＮ＋との間の間隔は１ミクロン乃至１０ミクロンの範囲とすることが可能である。該感光性区域の横方向寸法は、直径、又は対角線、又は矩形又は多角形の側部とすることが可能であり、それは３０ミクロン乃至１０００ミクロン又はそれ以上、そして、幾つかの場合に、３０ミクロン乃至８００ミクロンの範囲とすることが可能である。マイクロストラクチャ穴１２１２は該Ｐ−−Ｓｉ内に形成することが可能であり、及び、幾つかの場合に、該マイクロストラクチャ穴は該Ｐ層等のドープ層にも形成することが可能である。該マイクロストラクチャ穴は反転ピラミッド、円錐、円筒、矩形、及び／又は、複数の形状の任意の組あわせとすることが可能である。該穴の間隔は０（接触、及び／又は、重畳）乃至１０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、０乃至３００ｎｍとすることが可能である。該マイクロストラクチャ穴は異なる横方向寸法を有することが可能であり、及び／又は、異なる深さを有することが可能である。該マイクロストラクチャ穴は部分的に該Ｐ−−（π）領域内へ延在することが可能であり、且つ、幾つかの場合に、該マイクロストラクチャ穴は該ＢＯＸ層へ延在することが可能である。該穴の横方向寸法は直径又は対角線又は矩形の側部の内の一つとすることが可能であり、５００ｎｍ乃至１５００ｎｍ又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合には、４００ｎｍ乃至１２００ｎｍ、及び、幾つかの場合に、６００ｎｍ乃至１２００ｎｍの範囲とすることが可能である。光学信号は上部表面から入射することが可能であり、且つ、幾つかの場合に、該Ｓｉ基板の底部表面から入射することも可能であり、その場合には、該ＢＯＸ層へウィンドウをエッチングすることが可能である。光学信号は７８０ｎｍ乃至１１００ｎｍ、及び、幾つかの場合に、８００ｎｍ乃至１０００ｎｍ、の範囲の波長を有することが可能である。データレートは、ＬｉＤＡＲ適用例の場合には、数百パルス／秒乃至数千パルス／秒又はそれ以上の範囲とすることが可能であり、且つ、データ通信適用例の場合には、１Ｇｂ／ｓ乃至２５Ｇｂ／ｓの範囲とすることが可能である。幾つかの場合に、プラスチック光ファイバを使用する動作の場合には、そのデータレートは１００Ｍｂ／ｓ乃至数十Ｇｂ／ｓの範囲とすることが可能である。幾つかの場合に、該ＡＰＤ／ＳＰＡＤは利得の無いフォトダイオードとして動作することが可能であり、且つ、幾つかの場合に、１より大きな倍増係数、そして、幾つかの場合に、１０より大きな増倍係数、そして、幾つかの場合に、１乃至１０００又はそれ以上の範囲の増倍係数、を有するアバランシェフォトダイオードとして動作することが可能である。該ＳＰＡＤモードにおいては、該増倍係数は５００乃至１００，０００又はそれ以上の範囲とすることが可能である。幾つかの場合に、該ＳｉＡＰＤ／ＳＰＡＤは１Ｄ及び／又は２Ｄアレイとすることが可能であり、それはＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。ＰＤ／ＡＰＤ／ＳＰＡＤの該２Ｄアレイはイメージング及び／又は３Ｄイメージング用に使用することが可能である。従来のＳｉＡＰＤについては、例えば、参考文献のLaforce、ＳｉＡＰＤを使用した低ノイズ光学的受信器（Low noise optical receiver using Si APD）、SPIE Vol. 7212, 721210 (Feb. 6, 2009)、参考文献の浜松技術情報ＳＤ−２８ ＳｉＡＰＤ（アバランシェフォトダイオード）の特性及び使用を参照すると良く、尚、その場合に、Ｉ又は低ドープ層は２０−１００ミクロンの厚さの範囲とすることが可能である。
幾つかの適用例においては、マイクロストラクチャ穴は図３Ａ、４Ａ，５Ａにおけるように必要ではない場合があり、且つ、幾つかの場合には、マイクロストラクチャ穴を有する光検知器とマイクロストラクチャ穴を有することのない光検知器とがＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣでモノリシックに集積化されている同一のチップ上に存在する場合がある。これは図１１Ａ、１１Ｂ、１２に示した装置に適用することが可能である。幾つかの場合に、該マイクロストラクチャ穴光検知器及び／又はマイクロストラクチャ穴の無い光検知器をＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。
図１２に例示したような構造においては、アノードＭ１とカソードＭ２との間に逆バイアスを印加させることが可能であり、その場合の電圧は−３Ｖ乃至−１００Ｖ又はそれ以上、そして、幾つかの場合には、−３Ｖ乃至−４５Ｖの範囲である。幾つかの場合に、Ｍ１及び／又はＭ２はショットキーコンタクトを形成することが可能であり、及び、幾つかの場合に、Ｍ１又はＭ２は金属酸化物半導体接合を形成することが可能であり、且つ、幾つかの場合に、Ｍ１及び／又はＭ２はＰ及び／又はＮ接合を形成することが可能である。該接合がショットキー及び／又はＭＯＳ（金属酸化物半導体）のいずれかである幾つかの場合に、その電流電圧特性は対称的及び／又は殆ど対称的なものとすることが可能であり、従ってアバランシェ利得等の利得はＡＰＤ／ＳＰＡＤに対する順方向及び／又は逆電圧バイアス方向において観察することが可能である。
マイクロストラクチャ穴を有するラテラル光検知器は、或る波長において、及び／又は、或るバイアス電圧において、マイクロストラクチャ穴の無い同等のラテラル光検知器よりも一層高いＥＱＥを有することが可能である。
ＰＮ接合が形成され且つ該噛み合い電極の内の一つが、例えば、図１２に示されているＭ１などのＰ接合上に形成され、且つ第２組の噛み合い電極がＮ接合上に形成される場合には、該ラテラルフォトダイオードはＰＤ／ＡＰＤ／ＳＰＡＤ用にアノード（Ｍ１）とカソード（Ｍ２）との間の逆バイアス電圧で動作される。
該マイクロストラクチャ穴は、幾つかの場合に、Ｉ又は低ドープＰＳｉ領域内とすることが可能であり、且つ、幾つかの場合に、図１２に例示したような構造においてはＰ領域内とすることも可能である。該マイクロストラクチャ穴は該Ｉ又は低ドープＰ領域内へ部分的に延在することが可能であり、且つ、幾つかの場合に、該ＢＯＸ層へ延在することが可能である。幾つかの場合に、該Ｐ又は低ドープ領域におけるマイクロストラクチャ穴は必要ではない場合があり且つ上部構造を該Ｐ又は低ドープ領域の表面上に製造することが可能であり、それはＨｆ酸化物等の高屈折率誘電体から構成することが可能である。図１２において、該Ｐ＋、Ｐ、Ｎ＋は該装置層内へ部分的に延在することが可能であり、且つ、幾つかの場合に、該ＢＯＸ層へ延在することが可能である。参考文献のIiyama et al.、標準０．１８ミクロンＣＭＯＳプロセスによって製造したシリコンラテラルフォトダイオード（Silicon Lateral Photodiodes Fabricated by Standard 0.18 microns CMOS Process）、ECOC 2009,
September 2009, Vienna, Austria、は吸収を向上させるためにマイクロストラクチャ穴無しのラテラルアバランシェフォトダイオードを示している。参考文献、Wegrzecksa et al.、シリコンアバランシェフォトダイオードの設計及び特性（Design and properties of Silicon avalanche photodiodes）、Opto-electronics Review 12(1), 95-104(2004)。
図１３Ａ−Ｂは、同一の環境内に存在することのある異なるＬｉＤＡＲ信号の間の区別をするためにＬｉＤＡＲ適用例用のパルスの或るシーケンスを有することが可能なレーザパルスを示している。幾つかの場合に、図１３Ａに示したような光学的パルスのシーケンスは、近くで動作している他のＬｉＤＡＲの信号から更に区別するためにコード化させることが可能である。図１３Ｂに図示したパルスの組はＬｉＤＡＲ光検知器によって検知されるような反射された光学信号である。この受信した電気信号のシーケンスは出力する光学信号のシーケンスと比較して、これらの光学パルス及び電気信号が同一のＬｉＤＡＲユニットからのものであることを検証することが可能である。そのコード化手法は例示した如くのものとすることが可能であり、パルス位置変調、又はパルス幅変調、又は波長変調等とすることが可能である。
レーザ又は発光ダイオード（ＬＥＤ）から発生する光学信号の波長は８００ｎｍ乃至１８００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、該光学パルスは全て同一の波長を有することが可能であり、且つ、幾つかの場合に、該光学パルスは異なる波長を有することが可能である。複数の光学パルスが異なる波長を有している場合には、同一のチップ上の夫々の光検知器は反射された光学パルスの選択した波長を検知するためにバンドパスフィルタを有することが可能である。
幾つかの場合に、ＬｉＤＡＲ適用例におけるイメージングの精度を改善するために、レーザ又はＬＥＤ等の光源を２個以上使用することが可能であり、例えば、参考文献のChen et al.、３つのレーザビームを使用して時間相関単一フォトンカウントに基づいたイメージングＬｉＤＡＲの精度改善（Accuracy improvement of imaging lidar based on time-correlated single-photon counting using three laser beams）、Optics Communications、https://doi.org/10.1016/j.optcom.2018.08.017、を参照すると良い。
図１４Ａ−Ｃは、図１４Ａに示した垂直ＰＩＮマイクロストラクチャ穴光検知器に対する実験結果を示す図１４Ｂと図１４Ｃの２つのプロットを包含している。図１４Ａに示したＰＩＮＳｉマイクロストラクチャ穴光検知器は、厚さが１−２ミクロンのＩ又は低ドープ層と、約０．５ミクロンの厚さを有するＮ＋Ｓｉ層と、横方向寸法が約６００−８００ｎｍで間隔が約１００ｎｍで反転ピラミッドであるマイクロストラクチャ穴１４１２を有しており約０．３ミクロンの上部Ｐ＋Ｓｉ層とを有している。そのアノードは該Ｐ層の上に形成されており且つそのカソードは該Ｎ層の上に形成されており、且つ逆バイアスが該アノードと該カソードとの間に印加される。
図１４Ｂは８５０ｎｍにおける光学信号に対する逆バイアスの関数としての応答性を示している。曲線１４２２はマイクロストラクチャ穴の無いフォトダイオードに対するものであり、且つ曲線１４２０はマイクロストラクチャ穴を有するフォトダイオードに対するものである。理解されるように、マイクロストラクチャ穴を有するフォトダイオードは、マイクロストラクチャ穴の無い同様のフォトダイオードと比較してほぼ３倍も一層高い応答性を有している。更に、アバランシェフォトダイオードモードで動作するマイクロストラクチャ穴フォトダイオードに対する利得即ち応答性の増加は、マイクロストラクチャ穴の無い同様のフォトダイオードよりも一層低い電圧において利得即ち増倍を達成している。
図１４Ｃは、図１４Ｂと同様の曲線を示しているが、応答性の代わりに、増倍が示されている。曲線１４３２はマイクロストラクチャ穴の無いフォトダイオードに対するものであり、曲線１４３０はマイクロストラクチャ穴を有するフォトダイオードに対するものである。マイクロストラクチャ穴アバランシェフォトダイオードに対する増倍は１０００を超えており、マイクロストラクチャ穴の無い同様のフォトダイオードの増倍が７００未満であることと比較される。
マイクロストラクチャ穴は電界を向上させることが可能であり、そのことはアバランシェ効果がより低い電圧において発生することを可能とし且つ一層高い電界の場合には、アバランシェ利得及び／又は増倍は、例えば同じ電圧において、マイクロストラクチャ穴の無い同様のフォトダイオードよりも一層高いものとすることが可能である。幾つかの場合に、アバランシェモードで動作しているラテラル構造ＰＩＮ及び／又はＰＩＰＮマイクロストラクチャ穴フォトダイオードは、与えられた逆バイアス電圧において、マイクロストラクチャ穴の無い同様のフォトダイオードよりも一層高いアバランシェ利得及び／又は増倍を有することが可能である。幾つかの場合に、ＭＳＭラテラル光検知器も順方向又は逆バイアスにおいてアバランシェ利得を示すことが可能であり、且つ与えられた電圧において、マイクロストラクチャ穴の無い同様の光検知器よりも一層高いアバランシェ利得及び／又は増倍を有することが可能である。
本特許明細書に記載する垂直又はラテラル光検知器においてマイクロストラクチャ穴を付加した場合には、しばしばＩ又は低ドープ層であり且つ幾つかの場合にドープした層である吸収層は、３００ｎｍ−５，０００ｎｍ、そして、幾つかの場合には、５００ｎｍ−２，０００ｎｍの範囲の厚さで薄くすることが可能であり、尚且つ或る波長において、マイクロストラクチャ穴の無い同等の光検知器よりも一層高い外部量子効率を達成することが可能である。垂直又はラテラルのいずれかのマイクロストラクチャ穴光検知器構造のＡＰＤ／ＳＰＡＤの場合には、該吸収領域又は層は、或る波長において、従来のＳｉＡＰＤ／ＳＰＡＤよりも１０倍も一層薄くさせることが可能である。幾つかの場合に、１０倍を超えて一層薄くさせることが可能であり、且つ、幾つかの場合に、或る波長において、同等の応答性及び／又は増倍を達成するために５倍を超えて一層薄くさせることが可能である。更に、マイクロストラクチャ穴ＡＰＤ／ＳＰＡＤは、従来のＳｉＡＰＤ／ＳＰＡＤと比較して、応答性及び／又は増倍を達成するために一層低い逆バイアス電圧を有することが可能である。
高い増倍を有しておりＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されているシリコンアバランシェフォトダイオードは、例えば、参考文献のYoun et al.、モノリシックに集積化した８５０ｎｍアバランシェ光検知器を有する１２．５Ｇｂ／ｓＳｉＧｅＢｉＣＭＯＳ光学受信器（A 12.5 Gb/s SiGe BiCMOS Optical Receiver with a Monolithically Integrated 850-nm Avalanche Photodetector）、OFC/NFOEC Technical Digest 2012, OSA、において記載されており、その場合の応答性は８５０ｎｍにおいての増倍係数が１に対して０．０１Ａ／Ｗ以下の程度である。
図１５Ａ−Ｂは、幾つかの実施例に基づく、ネイティブ酸化物がある場合と無い場合のラテラル噛み合い部（interdigit）ＳｉＭＳＭ又はショットキーコンタクトの実験による電流−電圧（ＩＶ）特性を示すプロットである。そのＳｉ層は低Ｐ型ドーピングで固有抵抗は１０−２０Ω・ｃｍである。
図１５Ａにおいて、曲線１５１０は、８５０ｎｍ波長における照射でのＳ型特性を示しており、その場合に、バッファ酸化物エッチによってネイティブ酸化物は除去されておりＡｌ噛み合い部が付着されている。図１５Ｂにおいて、曲線１５２０は８５０ｎｍ波長で照射された場合のダイオードのような特性を示しており、その場合にネイティブ酸化物を除去されておらず且つＡｌ噛み合い部が付着されている。実線（非照射）の曲線１５１２及び１５２２が図１５Ａ及び１５Ｂに夫々示されている。
図１５ＢにおけるようなダイオードのようなＩＶ特性は一層高いＥＱＥを有することが可能であり且つそのＥＱＥが±３Ｖ又はそれ以上の低バイアスにおいて１００％以上となることが可能であるようなアバランシェ利得を有することが可能である。Ａｌ噛み合い部の間の間隔は約１μｍであり、且つ該噛み合い部の幅は約３００ｎｍであった。
図１５Ａの構造は、感光性利得等の利得を有することが可能であり、且つ、幾つかの場合に、一層高いバイアスにおいて、アバランシェ利得を有することが可能である。図１５Ｂの構造は一層高いバイアスにおいてアバランシェ利得を有することが可能である。参考文献のLi et al.、室温において高い感光性利得を有するシリコンフォトダイオード（Silicon photodiodes with high photoconductive gain at room temperature）、Optics Express, Vol. 20, No. 5, 27 Feb 2012、を参照すると良い。
図１６Ａ−１６Ｄは、垂直形態でのＳｉマイクロストラクチャ穴ＰＩＮフォトダイオードの実験による利得プロットを示している。該プロットは、マイクロストラクチャ穴の無い同様のフォトダイオードと比較したマイクロストラクチャ穴フォトダイオードの８５０ｎｍ乃至９９０ｎｍの異なる波長における実験によるアバランシェ利得を示している。
図１６Ａは、８５０ｎｍ＠約８μＷにおける照射に対する実験による利得を示している。曲線１６１０は、約３０Ｖの逆バイアス（曲線１６１２での）約０．３Ａ／Ｗの応答性を有する穴の無い同様のＳｉＰＩＮフォトダイオードと比較した場合の約３０Ｖの逆バイアスにおいての約８０Ａ／Ｗのマイクロストラクチャ穴ＰＩＮフォトダイオード応答性を示している。図１６Ａ−１６Ｄにおけるマイクロストラクチャ穴は、７００ｎｍの直径及び正方形格子において１０００ｎｍの周期を有している。
図１６Ｂは、９００ｎｍ波長照射＠約８μＷの下での同一の装置に対する実験による利得を示している。図１６Ｃは、９４０ｎｍ波長表面照射＠約１５μＷでの同一の装置を示している。図１６Ｄは、９９０ｎｍ波長表面＠約１０μＷでの同一の装置を示している。全ての場合に、マイクロストラクチャ穴フォトダイオードでのアバランシェ利得の開始は、穴無しの同様のＳｉフォトダイオードよりも一層低い逆バイアス電圧において発生している。マイクロストラクチャ穴フォトダイオードの応答性は、或るバイアス電圧において、マイクロストラクチャ穴の無い同様のフォトダイオードの応答性よりも一層高いものであることが可能である。
図１７Ａ−１７Ｈは、幾つかの実施例に基づく、垂直又はラテラル形態のいずれかとすることが可能な種々のマイクロストラクチャ穴構造の光学フィールド（光場）のＦＤＴＤ（有限差分時間領域）シミュレーションを示すプロットである。図１７Ａは、６７５ミクロン厚さの４００ｎｍＧｅ・オン・Ｓｉバルクウエハを有するマイクロストラクチャ穴構成体の光学フィールドのＦＤＴＤシミュレーションを示している。該マイクロストラクチャ穴は、直径が１１００ｎｍで、４００ｎｍの周期で正方形格子内にある。円筒状の穴が２００ｎｍの深さへエッチされている。縦軸はＧｅ層における吸収を示しており、且つ横軸は波長を示している。その吸収は外部量子効率（ＥＱＥ）に直接的に比例している。ＥＱＥ／吸収の比は０．１−１の範囲にわたる。光発生されたキャリアーが再結合によって失われず且つ効率的に回収することが可能である場合には、ＥＱＥはほぼ吸収に等しく、又は等価的に、ＥＱＥ／吸収の比は０．８−１の範囲となることが可能である。光学信号が垂直入射で表面照射（ウエハのマイクロストラクチャ穴の側）される。吸収又はＥＱＥは、７００ｎｍ−１３５０ｎｍの或る波長範囲においては、６０％又はそれ以上となることが可能であり、且つ、幾つかの場合に、該吸収又はＥＱＥは７００ｎｍ乃至１３５０ｎｍの或る波長範囲においては４０％又はそれ以上となることが可能である。マイクロストラクチャ穴ＰＤ／ＡＰＤ／ＳＰＡＤは、或る波長において及び／又は或るバイアス電圧において、マイクロストラクチャ穴の無い同等のＰＤ／ＡＰＤ／ＳＰＡＤよりも一層高いＥＱＥを有することが可能である。
図１７Ｂは、マイクロストラクチャＧｅ・オン・Ｓｉにおける光学フィールドのＦＤＴＤシミュレーションを示している。光学信号が、＋１０度乃至−１０度の角度分布又は垂直入射にわたって平均化されて穴表面を照射する。該Ｇｅ層はＳｉウエハ上で８００ｎｍ厚さである。円筒状の穴が４００ｎｍの深さに形成されている。実線の曲線１７２０は正方形格子において１４００ｎｍ周期で且つ１０００ｎｍ直径の穴に対するものであり、且つ点線の曲線１７２２は正方形格子において１６００ｎｍ周期で且つ１２００ｎｍ直径の穴に対するものである。その縦軸は該Ｇｅ層における吸収であり、且つ横軸は８００乃至１８００ｎｍの波長である。吸収及び／又はＥＱＥは８００−１８００ｎｍの範囲における幾らかの波長において４０％を超える場合がある。
図１７Ｃは、Ｇｅ・オン・Ｓｉにおけるマイクロストラクチャ穴の光学フィールドのＦＤＴＤシミュレーションを示している。該Ｇｅ層はＳｉウエハ上で６００ｎｍである。直径１２００ｎｍで正方形格子において１６００ｎｍの周期で穴の深さは３００ｎｍである円筒状の穴が実線の曲線１７３０に示されている。点線の曲線１７３２は、１０００ｎｍの直径で正方形格子において１４００ｎｍの周期である穴を示している。吸収及び／又はＥＱＥは８００−１８００ｎｍの範囲における或る波長において３０％以上となることが可能である。
図１７Ｄは、図１７Ｃと同様であるが、円筒状の穴がＳｉウエハへ６００ｎｍの深さへエッチされている場合である。
図１７Ｅは、図１７Ｂと同様であるが、円筒状の穴がＳｉウエハへ８００ｎｍの深さへエッチされている場合である。
図１７Ｆは、円筒状の穴が該Ｇｅを該Ｓｉへ６００ｎｍの深さへエッチされていることを除いて図１７Ｃと同様である。
図１７Ｇは、円筒状の穴が該Ｇｅを貫通して該Ｓｉ内へ全深さ８００ｎｍでエッチされていることを除いて図１７Ｃと同様である。
図１７Ｈは、円筒状の穴が該Ｇｅを貫通して該Ｓｉ内へ全深さ１０００ｎｍでエッチされていることを除いて図１７Ｂと同様である。
図１７Ａ−１７Ｈの全てにおいて、入射光学フィールドは表面に対する垂線に対して−１０乃至１０度にわたって平均化されている。該吸収及び／又はＥＱＥは、８００−１８００ｎｍの波長範囲における或る波長において４０％以上となることが可能である。
図１８Ａ−１８Ｂは、幾つかの実施例に基づく、金属酸化物半導体（ＭＯＳ）接合を有するラテラル噛み合い型光検知器の簡単化した部分断面図である。図１８Ａにおいて、Ｍ１及びＭ２はＡｌ電極であり２ｎｍＡｌ酸化物層１８０８の上にある。Ａｌ酸化物１８０８が原子層付着を使用してＳｉ上に形成される。該Ｓｉ基板又は層は低ドープＰ型であり、固有抵抗は１０−３０Ω／ｃｍであり、且つ、幾つかの場合に、１０Ω／ｃｍ以上である。Ａｌ電極がＡｌ酸化物１８０８の上に３００ｎｍの幅で付着され、且つ、幾つかの場合に、その幅は５ｎｍ−６００ｎｍの範囲とすることが可能である。電極Ｍ１とＭ２との間の間隔は１００ｎｍ乃至１０，０００ｎｍ又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、該間隔は３０ｎｍ−１，０００ｎｍの範囲とすることが可能である。幾つかの場合に、該間隔は３０ｎｍ未満とすることが可能である。光は該電極を有する上部表面へ入射させることが可能であり、又はその底部表面へ入射させることが可能である。バイアスをＭ１及びＭ２電極へ順方向又は逆方向に印加させることが可能である。噛み合い光検知器に対する波長範囲は６００ｎｍ−１，１００ｎｍ、及び、幾つかの場合に、６００ｎｍ未満の範囲とすることが可能である。
図１８Ｂは、図１８Ａと同様であるが、ＢＯＸ層が付加されており、その厚さは１０ｎｍ−２，０００ｎｍ又はそれ以上の範囲とすることが可能である。該ＢＯＸの上のＳｉ装置層は、真性又は低ドープＰ又はＮ型で固有抵抗が１Ω／ｃｍ又はそれ以上で厚さ範囲が１００ｎｍ−５，０００ｎｍ又はそれ以上とすることが可能である。Ｓｉ酸化物、Ａｌ酸化物、Ｈｆ酸化物、Ｔｉ酸化物、Ｔａ酸化物等の酸化物層をＳｉ装置層の上に形成することが可能である。該酸化物層は、１ｎｍ−５ｎｍの範囲の厚さで、幾つかの場合には、５ｎｍより大きな厚さを有することが可能である。幾つかの場合に、該酸化物は、酸化物以外の炭化物等の誘電体層とすることが可能であり、例えば、Ｓｉ炭化物、Ｗ炭化物等であり、且つ、幾つかの場合には、窒化物層、例えばＳｉ窒化物とすることが可能である。金属電極が該酸化物層上に形成されてＭＯＳ接合を形成する。幾つかの場合に、該電極の内の一つはＭＯＳ接合とすることが可能であり、且つ他の電極はショットキー接合とすることが可能である。マイクロストラクチャ穴１８１２は、該Ｓｉ装置層内へのエッチ深さでその表面上に形成することが可能であり、且つ、幾つかの場合に、該ＢＯＸ層へ該Ｓｉ装置層を貫通して形成することが可能である。該マイクロストラクチャ穴は、円筒状、漏斗状、反転ピラミッド、円錐状、矩形状、アメーバ状、及び多角形状、又はそれらの任意の組み合わせとすることが可能である。該表面における該マイクロストラクチャ穴の横方向寸法は、５００ｎｍ−１，２００ｎｍの範囲とすることが可能である。該穴の間の間隔は、０ｎｍ−１，０００ｎｍ又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、０ｎｍ−５００ｎｍとすることが可能である。該穴はＳｉ酸化物、Ｓｉ窒化物、Ａｌ酸化物等の誘電体で部分的に又は完全に充填させることが可能である。電圧バイアスは順方向又は逆バイアスのいずれかでＭ１及びＭ２電極間に印加させることが可能である。該電圧バイアスの極性は、該噛み合い型ラテラル光検知器の性能、例えば、高ＥＱＥ、高速、高利得、低雑音等を最適化させるために選択される。Ｍ１及びＭ２はＭＯＳ接合を形成する金属とすることが可能であり、該金属は、Ａｌ、Ｃｕ、Ｗ、Ｍｏ、Ｎｉ、Ｃｒ、Ｐｔ、Ａｕ、等を包含することが可能であり、且つ、幾つかの場合に、金属合金とすることが可能であり、且つ、幾つかの場合に、金属シリサイドとすることが可能である。光は上部表面（電極表面）へ入射させることが可能であり、又は、幾つかの場合に、底部表面（基板表面）へ入射させることが可能である。幾つかの場合に、該ＢＯＸ層はオプションとすることが可能である。
図１９は、幾つかの実施例に基づく、噛み合い型ラテラル光検知器の簡単化した部分断面図である。該ラテラル光検知器は、ＰＮ，ＰＩＮ、ＰＩＰＮ等の適切なＰ及びＮドーピング分布を有する、フォトダイオード、アバランシェフォトダイオード、単一フォトンアバランシェフォトダイオード等とすることが可能である。アノード（Ｍ１）とカソード（Ｍ２）との間に逆バイアスを印加する。該噛み合い型電極は金属及び／又は金属シリサイドとすることが可能である。該噛み合い型光検知器はＳｉ・オン・インシュレータ（ＳＯＩ）上に製造され、且つその噛み合い型電極を具備する該光検知器は非晶質Ｓｉで埋設され、且つ該非晶質Ｓｉ内にマイクロストラクチャ穴が形成され、且つ該非晶質Ｓｉ（ａ−Ｓｉ）及びマイクロストラクチャ穴１９１２はＳｉに酸化物等の酸化物又は誘電体で充填させることが可能である。該マイクロストラクチャ穴１９１２の横方向寸法は、該噛み合い型電極間の間隔よりも一層大きいものとすることが可能であり、且つ幾つかの場合に、該マイクロストラクチャ穴の横方向寸法内に複数の電極を包含させることが可能である。光は基板表面とは反対側の上部表面に入射する。複数の光検知器のアレイを製造し且つ単一チップ上のＣＭＯＳＡＳＩＣへ接続させることが可能である。該ＢＯＸ層の厚さは１０ｎｍ乃至２，０００ｎｍ又はそれ以上の範囲とすることが可能であり、且つＩ又は低ドープＰ又はＮとすることが可能な該結晶性装置層の厚さは１０ｎｍ乃至１００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、３０ｎｍ乃至３００ｎｍ、そして、幾つかの場合に、５０ｎｍ乃至５００ｎｍ、そして、幾つかの場合に、５００ｎｍ乃至１，０００ｎｍの範囲とすることが可能である。該Ｐ及びＮウエルの深さは、該装置層内へ部分的に又は該ＢＯＸ層へ該装置層全体にわたり形成することが可能である。電極Ｍ１及びＭ２の間の間隔は、１００ｎｍ乃至１，０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、１，０００ｎｍを超えるものとすることが可能である。幾つかの場合に、Ｍ１及びＭ２電極の間の間隔は周期的なものとすることが可能であり、且つ、幾つかの場合に、非周期的なもの、且つ、幾つかの場合に、ランダムなものとすることが可能である。Ｐ及びＮウエルは該電極の下側に形成することが可能であり、且つ、幾つかの場合に、該Ｐ及びＮのドーピングは該電極の幅を超えて延在することが可能であり、且つ幾つかの場合に、該ドーピングは、例えば、ＰＩＰＮを包含することが可能である。該電極の厚さは、５０ｎｍ乃至５００ｎｍ、及び、幾つかの場合に、１，０００ｎｍ以上の範囲とすることが可能である。該ａ−Ｓｉは、プラズマエンハンストＣＶＤ、ＣＶＤ、電子ビーム等の熱付着、及び/又はＣＭＯＳ処理において使用される任意のその他の方法を使用して該光検知器上に付着させることが可能である。該ａ―Ｓｉの厚さは、１００ｎｍ−１，０００ｎの範囲とすることが可能であり、及び、幾つかの場合に、１，０００ｎｍを超えるものとすることが可能である。該マイクロストラクチャ穴は円形状、矩形状、楕円状、及び／又は任意のその他の形状とさせることが可能であり、且つ円筒状、台形状、円錐状、及び／又は任意の断面の組み合わせとすることが可能であり、且つ４００ｎｍ乃至１，３００ｎｍ、そして、幾つかの場合に、７００ｎｍ−１，０００ｎｍの範囲の表面横方向寸法を有することが可能である。該マイクロストラクチャ穴１９１２及び該ａ―Ｓｉは、例えばＳｉ二酸化物やＳｉ窒化物等の該ａ−Ｓｉとは異なる屈折率を有する誘電体によって部分的に又は完全に埋設させることが可能である。該逆バイアスは１Ｖ−３５Ｖ、そして、幾つかの場合に、０．７Ｖ−３．３Ｖ、そして、幾つかの場合に、３．３Ｖ−１５Ｖの電圧範囲を有することが可能である。データ通信用等の変調信号又は飛行時間適用例又は光学画像用等の反射信号とすることが可能な入射フォトンの波長範囲は７００ｎｍ乃至１，１００ｎｍの範囲とすることが可能である。
本特許明細書において言及される殆どの場合におけるマイクロストラクチャ穴１９１２の横方向寸法は、いかなる誘電体でも充填されていないマイクロストラクチャ穴に対するものであって、例えば、空気又は真空のみで充填されており、その光学的屈折率はほぼ１である。該マイクロストラクチャ穴が誘電体で部分的に又は完全に充填されている場合には、該マイクロストラクチャ穴の横方向寸法はそのマイクロストラクチャ穴内の誘電体／ボイドの実効光学的屈折率によって減少される場合がある。例えば、充填されていない（例えば、空気内）８００ｎｍの横方向寸法を有するマイクロストラクチャ穴は、光学的屈折率が約１．５であるＳｉＯ２で完全に充填されている場合には、５３３ｎｍの横方向寸法を有することとなる場合がある。マイクロストラクチャ穴横方向寸法は、幾つかの場合に、誘電体で充填される場合には減少される場合があり、その場合にその屈折率は１よりも大きく、例えば（真空又は空気中のマイクロストラクチャ穴の横方向寸法）／（光学的屈折率）であり、且つ、該マイクロストラクチャ穴が部分的に誘電体で充填されている場合には、実効光学的屈折率は該マイクロストラクチャ穴内の１個又はそれ以上の誘電体の体積の比によって計算することが可能である。
図２０Ａ−Ｄは、幾つかの実施例に基づく、検知器アレイが１個又はそれ以上のチップ上にＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されているＬｉＤＡＲ及び／又はカメラシステムの概略図である。図２０Ａにおいて、検知器アレイ２０５０はＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣ２０６０とモノリシックに集積化させることが可能であり、且つ検知器アレイ２０５０は、電荷結合素子（ＣＣＤ）、ＣＭＯＳをベースとしたイメジャー、光検知器、ＡＰＤ及び／又はＳＰＡＤとすることが可能である。レーザ源２０４０を流体組み立て及び／又はロボット組み立てを使用してＳｉチップ２０３０上に組み立てることが可能であり、且つ該レーザへの電気的接続はバックエンド（ＢＥＯＬ）プロセスとすることが可能である。光源は、発光ダイオード（ＬＥＤ）、レーザダイオードとすることが可能であり、それは端部表面発光レーザ、垂直共振器面発光レーザ、及び／又はその任意の組み合わせとすることが可能である。光源単一又は複数ビームをスキャニングＭＥＭＳミラー２０２０へ指向させることが可能であり、従ってターゲット物体を照射するためにラスタースキャンを実施することが可能であり（ターゲット２０１０への出力光ビーム２０４２）、そしてターゲット物体から反射された光源（ターゲット２０５２からの入力光ビーム）を検知器アレイ２０５０上に画像形成させることが可能である。ラスタースキャンのために使用するＳｉマイクロミラー２０２０は該光源の上方にマウントされた別個のチップとすることが可能である。例えば、参考文献のHofmann、低コストレーザスキャナー用ＭＥＭＳミラー（MEMS mirror for low cost laser scanners）、Fraunhofer, www.minifaros.euを参照すると良い。
幾つかの場合に、図２０Ａ−Ｄに例示されている例における光源は、或る波長でターゲット物体を照射するためのパルス型又はＣＷ（連続波）とすることが可能であり、その波長は８００−１，６００ｎｍの範囲である。該光源によって照射される該ターゲット物体からの反射光は、検知器アレイ内へフォーカスさせることが可能であり且つＣＣＤ及び／又はＣＭＯＳセンサーを使用するカメラ要素とすることが可能である。そして、幾つかの場合に、一層高い感度のために、該センサーアレイはＡＰＤ／ＳＰＡＤアレイとすることが可能である。
幾つかの場合に、図２０Ａ−Ｄに例示した例における光源はパルス動作させることが可能であり、且つ該検知器アレイによって検知される該光パルスの該ターゲット物体への飛行時間はＬｉＤＡＲモードで使用するすることが可能である。複数のレーザビームでＭＥＭＳマイクロミラースキャナー２０２０の場合には、ラスタースキャンはより一層大きいな空間分解能で実施することが可能であり、且つ単一ビームＬｉＤＡＲの場合よりも一層短い時間で実施することが可能である。非常に基本的な要素のみしか図示していないが、不図示のものは、レンズ、マイクロミラードライバー、及びイメージング及び／又はＬｉＤＡＲシステムを完成するために必要なその他の要素である。該光源の単一及び／又は複数波長を使用することが可能であり、且つ該検知器アレイは単一又は複数の波長を検出するためにフィルターを有することが可能である。幾つかの場合に、或る波長を検出するために各アレイ上に適切なフィルタを具備する単一Ｓｉチップ上に複数のアレイを製造させることが可能である。参考文献のVasile et al.、高利得アバランシェフォトダイオードアレイでのフォトン検知（Photon Detection with High Gain Avalanche Photodiode Arrays）、IEEE transactions on Nuclear Science, Vol. 45, No. 3, June 1988を参照すると良い。幾つかの実施例によれば、該Ｇｅ光検知器は７００−２，２００ｎｍの範囲の波長を有することが可能であり、且つ該Ｓｉ光検知器は７００−１，１００ｎｍの波長範囲を有することが可能である。幾つかの実施例によれば、該Ｓｉ光検知器は次の波長の内の一つ又はそれ以上で動作することが可能であり、即ち、９０５ｎｍ、９４０ｎｍ、９８０ｎｍ、及び１０４０ｎｍである。幾つかの実施例によれば、該Ｇｅ／ＧｅＳｉ光検知器は以下の波長の内の一つ又はそれ以上で動作することが可能であり、即ち、９０５ｎｍ、９４０ｎｍ、９８０ｎｍ、１０４０ｎｍ、１５５０ｎｍ、１６５０ｎｍ、及び１８５０ｎｍである。
図２０Ｂは、光源アレイが一つのチップ２０３２上にあり且つ一つ又は複数の検知器アレイが別のチップ２０３４上にある点を除いて、図２０Ａと同様である。注意すべきことであるが、この場合には、チップ２０３２及び２０３４の各々がそれ等自身の夫々のＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣ２０６０及び２０６２を有していることである。幾つかの場合に、ターゲット物体の３Ｄ検知を改善し且つ太陽等のその他の発生源からの干渉を最小とさせるたけに、複数光源アレイ及び複数検知器アレイを１個又はそれ以上の波長において使用することが可能である。
図２０Ｃは、図２０Ｂと同様のＬｉＤＡＲシステムの簡単化した概略図を示しており、その場合には、ＭＥＭＳミラーなどのスキャニング用マイクロミラーを具備する面発光レーザ等の光射出器のアレイが同一又は異なる波長にある複数のビームで自動車などのターゲットをスキャンし且つその反射ビームがＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されているＰＤ／ＡＰＤ／ＳＰＡＤの２組の高密度２Ｄアレイ上に入射することが可能である。該高密度検知器アレイ２０３４及び２０３６は付加的な深さ情報を与えるために２乃至２０ｃｍ又はそれ以上だけ離隔させることが可能であり、且つ、幾つかの場合に、付加的な深さ情報を与えるために２個を超える数の高密度光検知器アレイを使用することが可能である。幾つかの場合に、その照射器はＬＥＤ及び／又はレーザとすることが可能であり且つＬｉＤＡＲモードに加えて使用することが可能であり及び／又はターゲットを照射するために使用することが可能であり、且つ該高密度検知器アレイはカメラと同様の態様で機能することが可能であり、且つ６ｃｍ又はそれ以上だけ離隔させた２個又はそれ以上の高密度アレイを使用することは人間の目と同様の３Ｄイメージング等の深さ情報を与えることが可能である。
図２０Ｄは、ＬｉＤＡＲ及び／又はカメラシステムの簡単化した概略図を示しており、その場合に、面発光レーザ２０４２等の複数の照射器の高密度アレイをターゲット２０１０を照射するために使用することが可能であり且つ該ターゲットからの反射が高密度アレイ２０３８上に入射する。幾つかの場合に、該高密度光射出器及び該高密度光検知器アレイは単一のチップ上に実現させることが可能であり、その場合、該検知器はＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣ２０６６とモノリシックに集積化され、且つ該射出器は、ＩＩＩ−Ｖ物質の選択的ヘテロエピタキシー、ＩＩＩ−Ｖ物質のＳｉへのウエハボンディング、流体自己組み立てを使用して、該Ｓｉ上に製造させることが可能である。幾つかの場合に、該高密度射出器及び該高密度検知器アレイは別々のチップとすることが可能であり、且つ幾つかの場合に、図２０Ｃにおける如く、離隔させた複数の検知器の複数のアレイを深さ情報を与えるために使用することが可能である。幾つかの場合に、光学射出器の複数の高密度アレイを使用することが可能である。幾つかの場合に、スキャニング用のマイクロミラーは省略することが可能である。
ＣＭＯＳＡＳＩＣとモノリシックに集積化されたＳＰＡＤは参考文献のZhang et al.、衝突検知及び単一フォトン計数用の１２８個の動的再割り当て用ＴＤＣ及び３Ｄ飛行時間イメージングを具備するＣＭＯＳＳＰＡＤ撮像器（A CMOS SPAD Imager with Collision Detection and 128 Dynamically Reallocating TDCs for Single-Photon Counting and 3D Time-of-Flight Imaging）、Sensors 2018, 18, 4016; doi: 10.3390/s18114016 に記載されている。
幾つかの場合に、スキャニングミラーを使用すること無しにフラッシュＬｉＤＡＲを実現することが可能である。例えば、参考文献のBaba et al.、フラッシュＬＩＤＡＲ用のＩｎＧａＡｓＳＰＡＤ２Ｄアレイの開発（Development of an InGaAs SPAD 2D array for flash LIDAR）、doi: 10..1117/12.2289270 を参照すると良い。
参考文献のBeer et al.、自動車適用例用の高周囲光拒否を有するＳＰＡＤをベースとしたフラッシュＬｉＤＡＲセンサー（SPAD-based flash LiDAR sensor with high ambient light rejectionfor automotive a;pplications）、Proc. Of SPIE Vol. 10540, 105402G-3 はフラッシュＬｉＤＡＲ適用例のためにＳＰＡＤ光検知器を使用することについて記載している。
参考文献のNiclass et al.、ＭＥＭＳをベースとしたレーザスキャニング飛行時間センサー用のＣＭＯＳでの２５６×６４ピクセル単一フォトン撮像器の設計及び特性（Design and characterization of a 256x64-pixel single-photon imager in CMOS for a MEMS-based laser scanning time-of-flight sensor）、Optics Express, 11863 Vol. 20, No. 11, 21 May 2012 はフラッシュＬｉＤＡＲ又はスキャニングＬｉＤＡＲのいずれかとして使用するＣＭＯＳＡＳＩＣと集積化したイメージング用のＳＰＡＤアレイを使用することについて記載している。Niclass文献の図３において、該ＳＰＡＤの断面が示されているが、本特許明細書に記載されているように、該深いＮウエル内及び／又は該Ｐ基板内へのマイクロストラクチャ穴を付加した場合には近赤外フォトンの吸収を向上させることが可能なものである。
厚いＳｉ光検知器のＣＭＯＳＡＳＩＣとのモノリシック集積化は、基板を光検知器として使用することにより実現させることが可能であり、例えば、参考文献のLee et al.、ＬｉＤＡＲ適用例用のＳＯＩをベースとした完全に枯渇させた検知器技術での裏面照射型飛行時間イメージセンサー（A Back-Illuminated Time-of-Flight Image Sensor with SOI-Based Fully Depleted Detector Technology for LiDAR Application）、Proceedings 2018, 2, 789, doi: 10.3390/proceedings2130789 を参照すると良い。しかしながら、該Ｓｉ吸収層の厚さに起因して、該光検知器の１０−９０％ライズタイムはナノ秒の範囲である。このことは深さ分解能を約１メートル又はそれ以上に制限することとなる。
図２１Ａ−２１Ｃは、幾つかの実施例に基づく、ラテラルＡＰＤ／ＳＰＡＤＧｅ／ＧｅＳｉ・オン・Ｓｉの簡単化した部分概略断面図であり、その場合には、光学信号の吸収は支配的に該Ｇｅ／ＧｅＳｉ内であり、且つアバランシェ利得等の増倍は該Ｓｉ内において発生する。該ラテラルＡＰＤ／ＳＰＡＤは面照射型であり、その場合に、光は該上部表面に入射することが可能であり、且つ、幾つかの場合に、底部（基板表面）に入射することが可能であり、且つ、幾つかの場合に、該基板は薄いものとすることが可能であり、及び／又は底部照射用にビア（ｖｉａ）をエッチングさせることが可能である。図２１Ａにおいて、該構成体はＧｅ／ＧｅＳｉを有しており、それはＩ又は低ドープＰＳｉ（π）上に選択的区域成長させることが可能である。そして、幾つかの場合に、該Ｇｅ／ＧｅＳｉは該Ｉ又はＳｉ層上に一様に成長させることが可能であり、且つＧｅ／ＧｅＳｉはＭ２即ちカソード２１２２を形成する区域をエッチングすることが可能である。Ｐ及びＮ＋領域を該又は低ドープＳｉ内に形成することが可能であり、且つ噛み合い部Ｍ２（２１２２）が該Ｎ＋領域とオーミックコンタクトを形成することが可能である。該Ｉ又は低ドープＳｉ上の該Ｇｅ／ＧｅＳｉは２００乃至２，０００ｎｍ又はそれ以上、そして、幾つかの場合に、３００−１，０００ｎｍの範囲の厚さを有することが可能であり、且つＩ又は低ドープＰ又はＮ型とすることが可能であり、且つＰ＋Ｇｅ／ＧｅＳｉ層又は領域２１３０を該Ｉ又は低ドープＧｅ上に形成させることが可能である。該ＰＧｅ／ＧｅＳｉ２１３０は１０ｎｍ乃至３００ｎｍ又はそれ以上の範囲の厚さを有することが可能であり且つＭ１噛み合い電極２１２０は該ＰＧｅ２１３０上に形成することが可能であり、オーミックコンタクトを形成する。幾つかの場合に、複数のＭ１（２１２０）を該ＰＧｅ／ＧｅＳｉ２１３０上に形成することが可能である。マイクロストラクチャ穴２１１２を該ＰＧｅ２１３０内にエッチングさせることが可能であり、且つ、幾つかの場合に、該ＰＧｅを貫通してＩ又は低ドープＧｅ内へエッチングさせることが可能であり、且つ、幾つかの場合に、該Ｉ又は低ドープＧｅを貫通して該Ｉ又は低ドープＳｉ内へエッチングさせることが可能である。穴２１１２の断面は円筒状、矩形状、台形状、円錐状等とすることが可能であり、且つ該表面において、６００ｎｍ乃至１，５００ｎｍ又はそれ以上、そして、幾つかの場合に、１００ｎｍ−６００ｎｍの範囲の横方向寸法を有することが可能である。隣接する穴２１１２の間の間隔は、０ｎｍ（接触及び／又は重畳）乃至１，０００ｎｍ又はそれ以上、そして、幾つかの場合に、１００ｎｍ−６００ｎｍの範囲とすることが可能である。該穴は周期的、及び／又は非周期的、及び／又はランダムに離隔されているものとすることが可能である。逆バイアスをＭ１（アノード）２１２０とＭ２（カソード）２１２２との間に印加させる。電界はＰ＋Ｇｅ／ＧｅＳｉ２１３０から該Ｉ又は低ドープＧｅ／ＧｅＳｉを介して且つ該Ｉ又は低ドープＳｉを介して該Ｎ＋へ延在する。
参考文献のNovak et al.、ラテラルアバランシェ光検知器（Lateral Avalanche Photodetector）。米国特許商標庁２０１７／０３３８３６７Ａ１は、ラテラル構造について記載しており、その場合に、該Ｇｅはアノードにもカソードにも電気的に接続されておらず且つ支配的に導波路モードで動作する。本特許明細書においては、例えば図２１Ａ−Ｃに例示されているように、該Ｇｅ／ＧｅＳｉは直接的にアノード及び／又はカソードへ接続されており、且つ電界は該Ｐ＋領域から該Ｎ＋領域へ浸透しており、更に、光学信号は表面照射されている。
図２１Ａ−Ｃに例示されるように装置内の波長範囲は、８００ｎｍ乃至１，７００ｎｍ、そして、幾つかの場合に、８００ｎｍ−１，８００ｎｍ、そして、幾つかの場合に、１，１００ｎｍ−１，５５０ｎｍ、そして、幾つかの場合に、１，１５０ｎｍ−１，５５０ｎｍ範囲とすることが可能である。逆バイアス電圧を該アノードと該カソードとの間に印加させ、その逆バイアス電圧は−２Ｖ乃至−５０Ｖ又はそれ以上、そして、幾つかの場合に、−１０Ｖ乃至−４５Ｖの範囲とすることが可能である。該ＢＯＸ層はオプションとすることが可能である。
参考文献のZhu et al.、別個の垂直ＳＥＧ−Ｇｅ吸収、ラテラルＳｉ電荷、及び増倍形態を有する導波路型Ｇｅ／Ｓｉアバランシェフォトダイオード（Waveguided Ge/Si Avalanche Photodiode Witth Separate Vertical SEG-Ge Absorption, Lateral Si Charge, and Multiplication Configuration）、IEEE Electron Device Letter, Vol. 30, No. 9, September 2009 は、ラテラルＧｅ・オン・ＳｉＡＰＤを記載しており、その場合に、光は導波路モードで結合される。
図２１Ｂは、そのＳｉ層がＮ又はＮ＋であり且つＭ２が該Ｎ又はＮ＋Ｓｉに対してオーミックコンタクトを形成している点を除いて、図２１Ａと同様である。
図２１Ｃは、ＰとＮとが交換された状態（従って、電極Ｍ２がアノード２０１６で且つ電極Ｍ１がカソード２１２４である）で図２１Ｂと同様である。
図２１Ｂ及び２１Ｃは、逆バイアスで動作することが可能であり、その場合に、逆バイアス電圧は該アノードと該カソードとの間に印加され、そのバイアス電圧は−１乃至―１０Ｖ又はそれ以上であり、且つ、幾つかの場合に、アバランシェ利得が一層高い逆バイアス電圧において発生することが可能である。
図２１Ａ−Ｃに例示したラテラルＰＤ／ＡＰＤ／ＳＰＡＤＧｅ／ＧｅＳｉ・オン・Ｓｉ光検知器は、信号処理、及び／又は、向上、及び／又は、通信のために、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。
図２１Ａ−Ｃに例示されているようなマイクロストラクチャ穴ラテラルＰＤ／ＡＰＤ／ＳＰＡＤは、或る波長において、及び／又は、或るバイアス電圧において、マイクロストラクチャ穴の無い同等のラテラルＰＤ／ＡＰＤ／ＳＰＡＤよりも一層高いＥＱＥを有することが可能である。幾つかの場合に、マイクロストラクチャ穴は或る適用例に対しては必要ではない場合がある。
図２１Ａ−Ｃに例示されているようなラテラル噛み合い型ＰＤ／ＡＰＤ／ＳＰＡＤは、アレイ又は複数のアレイで製造することが可能であり、且つ、幾つかの場合に、高密度アレイの１，０００×１，０００光検知器又はそれ以上として製造することが可能であり、且つ、光学的相互接続、イメージング、３Ｄイメージング、及び／又はＬｉＤＡＲにおける適用例のためにＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。
図２２Ａは、幾つかの実施例に基づく、ＢＯＸ層があるか又は無い場合の噛み合い型垂直Ｇｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤの簡単化した概略断面図を示している。Ｎ＋Ｓｉ装置層又はＮ＋Ｓｉ基板の上にＰ層Ｓｉをエピタキシャル成長させることが可能であり、次いでＩ又は低ドープＳｉ、次いで低温Ｇｅ／ＧｅＳｉバッファ層を伴うか又はない場合のＩ又は低ドープＧｅ層、次いでＰ＋Ｇｅ／ＧｅＳｉ層２２１０を形成する。該ＰＳｉ層の厚さは、５乃至１００ｎｍの範囲とすることが可能であり、該Ｉ又は低ドープＳｉの厚さは５乃至５００ｎｍの範囲とすることが可能であり、且つ該Ｉ又は低ドープＧｅの厚さは５０乃至１，０００ｎｍ又はそれ以上の範囲とすることが可能である。該Ｐ＋Ｇｅ２２１０の厚さは１０乃至３００ｎｍの範囲とすることが可能である。噛み合い型アノード２２２０は該Ｐ＋Ｇｅ２２１０上に形成され、且つ噛み合い型カソード２２２２は該Ｎ＋Ｓｉ上に形成する。逆バイアス電圧を該アノードと該カソードとの間に印加させる。該アノード及びカソード噛み合い部の幅は、５ｎｍ乃至３００ｎｍ又はそれ以上の範囲とすることが可能である。該噛み合いアノード、カソード電極の厚さは、５０乃至３００ｎｍ又はそれ以上の範囲とすることが可能であり、且つ金属、又は金属合金、又はシリサイドとすることが可能である。マイクロストラクチャ穴２２１２は、該Ｐ＋Ｇｅ層２２１０を介して該Ｐ＋Ｇｅ層内へ及び該Ｉ又は低ドープＧｅ／ＧｅＳｉ層内へエッチングさせることが可能であり、及び／又は、該マイクロストラクチャ穴は該Ｉ又は低ドープＳｉ層へエッチングさせることが可能である。幾つかの場合に、該マイクロストラクチャ穴２２１２は、該Ｓｉ内へエッチングさせることが可能である。光は該上部表面及び／又は底部表面（基板側）に入射することが可能である。その波長は７５０ｎｍ乃至１，８００ｎｍ、そして、幾つかの場合に、８５０ｎｍ−１，５５０ｎｍ、そして、幾つかの場合に、１，０４０ｎｍ−１，５５０ｎｍの範囲とすることが可能である。データレートは１Ｇｂ／ｓ又はそれ以下乃至５０Ｇｂ／ｓ又はそれ以上の範囲とすることが可能である。
マイクロストラクチャ穴２２１２は、円筒状、台形状、矩形状、反転ピラミッド、漏斗状、とすることが可能であり、且つ６００ｎｍ−１，７００ｎｍ又はそれ以上、そして、幾つかの場合に、６００ｎｍ−１，３００ｎｍの範囲の直径を有することが可能である。該穴の間の間隔は、１００ｎｍ−５００ｎｍ、そして、幾つかの場合に、５００ｎｍ以上、の範囲とすることが可能である。該マイクロストラクチャ穴は、例えば正方形又は六角形等の周期的な格子に配設させることが可能であり、且つ、幾つかの場合に、該マイクロストラクチャ穴は非周期的、及び／又は、間隔及び／又は形状及び／又は深さにおいてランダムなものとすることが可能である。
図２２Ｂは図２２Ａに示した構造の簡単化した平面図を示しており、その場合に、幾つかの実施例によれば、該噛み合いアノード及びカソードは送信線へ接続されており且つＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。
図２３Ａ−Ｂ、２４Ａ−Ｂ、２５Ａ−Ｂ、及び２６Ａ−Ｂは、幾つかの実施例に基づく、噛み合い型ラテラルＧｅ／ＧｅＳｉ・オン・ＳｉＡＰＤ／ＳＰＡＤの概略断面図である。図２３Ａには噛み合い型ラテラルＧｅ／ＧｅＳｉ・オン・ＳｉＰＩＰＮＡＰＤ／ＳＰＡＤが示されている。該ラテラルＧｅ／ＧｅＳｉＳｉＡＰＤ／ＳＰＡＤはＩ又は低ドープＳｉ基板上又はＩ又はＳＯＩウエハ上の低ドープＳｉ装置層上に形成させることが可能である。該Ｉ又は低ドープＳｉは、図２３Ａに示した如く、低ドープＮ又は低ドープＰとすることが可能である。該Ｓｉ層は低ドープＰ又はπである。Ｐ及びＮ＋ウエルは該Ｓｉ層内に形成させることが可能であり、そのＭ２電極は該Ｎ＋ウエルとオーミックコンタクトを形成する。該Ｉ又は低ドープＧｅ／ＧｅＳｉ２３１０は、１００ｎｍ−１，０００ｎｍ又はそれ以上の範囲の厚さで該Ｉ又は低ドープＳｉ上に選択的区域成長させることが可能である。Ｐ＋ウエルは該Ｇｅ／ＧｅＳｉ２３１０内に形成することが可能であり、且つ該Ｍ１噛み合い電極は該Ｐ＋Ｇｅ／ＧｅＳｉウエルとオーミックコンタクトを形成することが可能である。該Ｇｅストリップ２３１０の幅は、２００ｎｍ乃至２，０００ｎｍ又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、該Ｇｅ／ＧｅＳｉストリップの幅は、１，０００ｎｍ乃至１０，０００ｎｍ又はそれ以上の範囲とすることが可能である。該Ｇｅ／ＧｅＳｉストリップの長さは１ミクロン乃至１，０００ミクロン又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、２０ミクロン乃至１，０００ミクロン又はそれ以上、そして、幾つかの場合に、１０，０００ミクロン又はそれ以上とすることが可能である。該噛み合い電極Ｍ１及びＭ２の幅は、５ｎｍ乃至３００ｎｍ又はそれ以上の範囲とすることが可能である。該Ｇｅ／ＧｅＳｉ内の該Ｐ＋ウエルの深さは、部分的に該Ｇｅ／ＧｅＳｉ内とすることが可能であり、且つ、幾つかの場合に、該Ｇｅ／ＧｅＳｉ２３１０の全深さを貫通させることが可能である。Ｓｉ内の該Ｐ及びＮ＋ウエルは、部分的に該Ｉ又は低ドープＳｉ装置層内に、そして、幾つかの場合に、該ＢＯＸ層へ該Ｉ又は低ドープＳｉ装置層の底部へ延在することが可能である。逆バイアス電圧がＭ１（アノード）とＭ２（カソード）との間に印加される。Ｍ１及びＭ２は送信線へ接続されており、それはＡＰＤ／ＳＰＡＤ検知器又は検知器アレイと集積化されているＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへ電気信号を運ぶ。光は該上部表面へ入射することが可能であり、且つ、幾つかの場合に、該底部表面に入射することが可能である。該光の波長は、８００ｎｍ−１，８００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、１，０４０ｎｍ乃至１，５５０ｎｍ、そして、幾つかの場合に、９００ｎｍ乃至１，３５０ｎｍとすることが可能である。データレートは１Ｇｂ／ｓ以下乃至５０Ｇｂ／ｓ以上の範囲とすることが可能であり、且つ、幾つかの場合に、１０Ｇｂ／ｓ乃至５０Ｇｂ／ｓ、そして、幾つかの場合に、１００Ｇｂ／ｓ又はそれ以上とすることが可能である。或る適用例においては、光学パルスがイメージングのために使用され、且つ、幾つかの場合に、ＬｉＤＡＲ等の測距のために使用され、その光学パルスのレートは１Ｋ乃至１Ｍ又はそれ以上のパルス数／秒の範囲とすることが可能である。そして、幾つかの場合に、１０Ｍ−１００Ｍ又はそれ以上のパルス数／秒で検知することが可能である。該ＡＰＤ／ＳＰＡＤのライズタイムは、５ピコ秒又は乃至３００ピコ秒の範囲とすることが可能であり、且つ、幾つかの場合に、１０ピコ秒乃至５０ピコ秒とすることが可能である。利得即ち増倍係数は、１００乃至１，０００又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、１，０００乃至１，０００，０００又はそれ以上とすることが可能であり、幾つかの場合に、該利得即ち増倍係数は、３乃至１，０００又はそれ以上、そして、幾つかの場合に、５００乃至５，０００又はそれ以上とすることが可能である。
幾つかの場合に、該Ｇｅ／ＧｅＳｉ２３１０は、該Ｓｉ層上に成長させることが可能であり、且つＧｅ／ＧｅＳｉストリップを該Ｓｉ層へ該Ｇｅ／ＧｅＳｉをエッチング除去することによって形成させることが可能である。幾つかの場合に、該Ｇｅ／ＧｅＳｉの成長の前に、低温Ｇｅ／ＧｅＳｉバッファ層を該Ｓｉ層上に形成させることが可能である。
幾つかの場合に、図２３Ａに示したウエルに加えて、Ｐ又はＮの複数のウエルを形成させることが可能である。
図２３Ｂは、Ｓｉ内にＰウエルが無いが、図２３Ａと同様の簡単な部分概略断面図を示している。
図２４Ａは、Ｇｅ／ＧｅＳｉ内にマイクロストラクチャ穴を有している図２３Ａと同様の簡単化した部分概略断面図を示している。マイクロストラクチャ穴２４１２は該Ｇｅ／ＧｅＳｉ層又は領域２４１０内にエッチングさせることが可能であり、その直径は６００ｎｍ―１，８００ｎｍの範囲及び間隔は０ｎｍ−３００ｎｍ又はそれ以上、そして、幾つかの場合に、０ｎｍ−１，０００ｎｍの範囲とすることが可能である。該マイクロストラクチャ穴２４１２の間隔は、異なる方向に対して異なるものとすることが可能であり、例えば、該ストリップの長さに沿っては該間隔は０ｎｍ（接触状態）で且つ該ストリップの幅に沿っては該間隔は３００ｎｍ−６００ｎｍとすることが可能である。該マイクロストラクチャ穴が接触状態にある場合には、該穴は反転ピラミッド又は円錐形状とさせることが可能である。該Ｇｅ／ＧｅＳｉ２４１０における該マイクロストラクチャ穴の深さは部分的に該Ｇｅ／ＧｅＳｉ内とすることが可能であり、且つ、幾つかの場合に、該Ｇｅ／ＧｅＳｉを貫通して該Ｓｉ層へ延在することが可能である。
図２４Ｂは、該Ｓｉ内に該Ｐウエルが無い場合の図２４Ａと同様である。
図２５Ａは、Ｇｅ／ＧｅＳｉ２５１０がＳｉ２５０８の凹設トレンチ内に成長されており、従って該Ｇｅ／ＧｅＳｉ２５１０が、例えば、選択的区域成長を使用して支配的にＳｉ２５０８内のトレンチ内に埋設されているという点を除いて、図２３Ａと同様である。該表面は化学的機械的研磨などの方法を使用して平坦化させることが可能である。Ｐ＋ウエル該Ｇｅ／ＧｅＳｉ内に形成することが可能であり、且つＰ及びＮ＋ウエルをＳｉ内に形成することが可能である。Ｍ１は該Ｐ＋（アノード）に対するオーミックコンタクトを形成することが可能であり、且つＭ２は該Ｎ＋（カソード）に対するオーミックコンタクトを形成することが可能であり、且つ逆バイアスをＭ１とＭ２との間に印加させる。
参考文献のZhu et al.、別個の垂直ＳＥＧ−Ｇｅ吸収、ラテラルＳｉ電荷、及び増倍形態を有する導波路型Ｇｅ／Ｓｉアバランシェフォトダイオード（Waveguided Ge/Si Avalanche Photodiode Witth Separate Vertical SEG-Ge Absorption, Lateral Si Charge, and Multiplication Configuration）、IEEE Electron Device Letter, Vol. 30, No. 9, September 2009 は、導波路モードでのＧｅ・オン・ＳｉＡＰＤについて記載している。この特許明細書においては、全ての光検知器は上部表面及び／又は底部表面照射型である。
図２５Ｂは、Ｓｉ２５０８内にＰウエルが無いが図２５Ａと同様である。
図２６Ａは、Ｇｅ／ＧｅＳｉ内にマイクロストラクチャ穴２６１２を付加しているが、図２５Ａと同様である。該マイクロストラクチャ穴は図２４Ａにおいて説明したものと同様である。
図２６Ｂは、Ｓｉ２５０８内にＰウエルが無いが図２６Ａと同様である。参考文献のKang et al.、３４０ＧＨｚ利得−帯域幅積を有するモノリシックゲルマニウム／シリコンアバランシェフォトダイオード（Monolithic germanium/silicon avalanche photodiodes with 340 GHz gain-bandwidth product）、Nature Photonics 7 Dec 2008, DOI: 10.1038/NPHOTON, 2008, 247 は面照射型Ｇｅ・オン・ＳｉＡＰＤを記載している。参考文献のMartinez et al.、導波路結合Ｇｅ・オン・Ｓｉラテラルアバランシェフォトダイオードにおける単一フォトン検知（Single photon detection in a waveguide-coupled Ge-on-Si lateral avalanche photodiode）、Optics Express, Vol. 25, No. 14, 10, July 2017 は導波路結合型ラテラルＡＰＤ構造を記載している。
マイクロストラクチャ穴を具備する光検知器は、マイクロストラクチャ穴が無い同等の光検知器よりも一層高い外部量子効率（ＥＱＥ）を有することが可能である。該光検知器は、データ通信、ＬｉＤＡＲ，又はイメージングのために使用されるＰＤ又はＡＰＤ又はＳＰＡＤとすることが可能である。該マイクロストラクチャ穴を具備する光検知器は、マイクロストラクチャ穴が無い同等の光検知器のＥＱＥよりも２Ｘ乃至１０Ｘ又はそれ以上の範囲のＥＱＥを有することが可能である。
図２７Ａ−Ｂは、Ｇｅストリップにおける光学的吸収のＦＤＴＤシミュレーションにおいて使用するためのマイクロストラクチャ穴が有る場合とない場合とのＧｅストリップ・オン・Ｓｉの概略断面図及び平面図を示している。該ＦＤＴＤシミュレーション結果は、図２８及び２９に示してある。該Ｇｅストリップの幅は３６００ｎｍであり且つ該ストリップ間のギャップは４００ｎｍであり、且つ該Ｇｅストリップの厚さは８００ｎｍである。該ストリップの長さはシミュレーション目的のためには無限大である。ＦＤＴＤシミュレーションのために、該ストリップの全ては、マイクロストラクチャ穴２７１２を有するものではないか、又は該ストリップの全てがマイクロストラクチャ穴を有するものであるかのいずれかである。シミュレーションのためのマイクロストラクチャ穴の直径は１２００ｎｍであり、且つその周期は正方形格子において１６００ｎｍである。該穴は円形状及び円筒状である。該マイクロストラクチャ穴の深さは４００ｎｍ乃至８００ｎｍである。
図２８は、マイクロストラクチャ穴無しで１乃至１．６ミクロンの波長にわたりＧｅストリップ・オン・Ｓｉの吸収のＦＤＴＤシミュレーションを示している。このシミュレーションは光学信号の垂直入射から±１０度にわたって平均化しており且つ偏光にわたって平均化している。ＥＱＥに直接的に比例する吸収は１−１．６ミクロンの波長範囲においては４０％以下である。
図２９は、マイクロストラクチャ穴有りで１乃至１．６ミクロン波長にわたってのＧｅストリップ・オン・Ｓｉにおける光学吸収のＦＤＴＤシミュレーションを示している。該シミュレーションは垂線から±１０度の角度にわたっての入射フォトンの角度を平均化しており且つ該Ｇｅストリップの長さに沿っての一つの偏光と該Ｇｅストリップの幅に沿っての別の偏光との２つの直交する偏光によって平均化している。点線の曲線２９１０は、４００ｎｍの深さへエッチングした穴の場合に対するものである。そして、実線の曲線２９１０は８００ｎｍの深さへ該Ｇｅ層を貫通してエッチングしたマイクロストラクチャ穴の場合に対するものである。吸収は１乃至１．６ミクロンの波長範囲にわたって６０−８０％又はそれ以上の範囲である。そのＥＱＥは吸収に直接的に比例している。
マイクロストラクチャ穴を有する光検知器のＥＱＥは、或る波長において、マイクロストラクチャ穴の無い光検知器のＥＱＥよりも一層高いものとすることが可能である。マイクロストラクチャ穴を有するＧｅストリップ・オン・Ｓｉの穴直径が１２００ｎｍで、周期が正方形格子において１，６００ｎｍで、円筒状断面で、エッチ深さがＧｅにおいて４００ｎｍ及び８００ｎｍである。
図３０Ａ−Ｂは、幾つかの実施例に基づく、トレンチとして構成された穴を具備している半導体表面の簡単化した部分概略平面図である。半導体３０１０及び３００８は、Ｓｉ、Ｇｅ、ＧｅＳｉ、及び／又はＩＩＩ−Ｖ物質、例えばＩｎＰ、ＧａＡｓ、ＧａＮ等とすることが可能である。この場合に、マイクロストラクチャ「穴」は「接続」されてトレンチ３０６０及び３０６２を形成している。該マイクロストラクチャ穴／トレンチ３０６０及び３０６２は、更に、半導体３０１０及び３００８の表面を夫々十字形に交差するように構成されている。図３０Ａ−Ｂにおけるトレンチ形状の穴が直線で示されているが、それらは、代替的に、曲線又は直線と曲線との組み合わせで形成することが可能である。各トレンチの幅は、ほぼ１波長であり、且つ、幾つかの場合に、波長未満とすることも可能であり、且つ、幾つかの場合に、１波長より大きなものとすることも可能であり、且つ、幾つかの場合に、６００ｎｍ乃至１，６００ｎｍの範囲の幅を有することが可能であり、且つ該感光性区域の長さを走行することが可能である。該トレンチの深さは、１００ｎｍ乃至１，０００ｎｍ又はそれ以上、そして、幾つかの場合に、１００ｎｍ−６００ｎｍの範囲とすることが可能である。
図３１Ａ−Ｂは、幾つかの実施例に基づく、イメージング及びＬｉＤＡＲ適用例用のＳＰＡＤ又はＡＰＤ又はＰＤＳｉ光検知器の簡単化した部分概略断面図を示している。該光検知器／ＡＰＤ／ＳＰＡＤは、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されておりＢＯＸ層が有るか又は無い場合でＳｉ内に製造されたＰＤ／ＡＰＤ／ＳＰＡＤの高密度アレイの単一ピクセルを表すことが可能である。Ｐ型Ｓｉにおいては、図示した如くに、Ｎウエル３１０６を形成し、次いでＰウエル３１３０及び３１３２とＰ＋浅いウエル３１４０である。図３１Ａに示した如く、アノード３１２０を該Ｐ領域上に形成し、且つカソード３１２２もＰ領域３１４２上に形成する。その構造はＰＮＰ光検知器であり、且つ逆バイアスを該アノードと該カソードとの間に印加させる。幾つかの場合に、カソード３１２２はＮ領域３１０６上に形成することが可能である。幾つかの場合に、その構造はＰＮとすることが可能であり、且つ、幾つかの場合に、それはＮＰＮとすることが可能であり、且つ、幾つかの場合に、それはＰ低ドープＮ又はＰＮとすることが可能であり、且つ、幾つかの場合に、該Ｐ及びＮは交換可能である。反転ピラミッド等のマイクロストラクチャ穴３１１２を穴寸法が４００ｎｍ乃至１，２００ｎｍで形成することが可能であり、且つ、幾つかの場合に、６００ｎｍ−１，０００ｎｍ、そして、幾つかの場合に、７００−１，２００ｎｍ、そして、幾つかの場合に、１，２００ｎｍより大きいものとすることが可能である。円筒状の穴も形成することが可能であり、且つ、幾つかの場合に、漏斗状の穴、そして、幾つかの場合に、円錐状の穴とすることも可能である。該穴は正方形、矩形、多角形、アメーバ状等とすることが可能である。該穴の間隔は、５０ｎｍ乃至６００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、１００ｎｍ−１，０００ｎｍ、そして、幾つかの場合に、５０ｎｍ−３００ｎｍとすることが可能である。該穴の深さは、５０ｎｍ−１，０００ｎｍ又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、１００ｎｍ−５００ｎｍ、そして、幾つかの場合に、５０ｎｍ−８００ｎｍとすることが可能である。該マイクロストラクチャ穴は周期的、及び／又は非周期的、及び／又はランダムとすることが可能である。周期的なマイクロストラクチャ穴の場合には、それは正方形格子又は六角形格子を有することが可能である。物体から反射される光学信号即ち光は７００ｎｍ乃至９９０ｎｍの範囲の波長を有する場合があり、且つ、幾つかの場合に、７００ｎｍ乃至１，０５０ｎｍの場合がある。不図示のものは、マイクロストラクチャ穴内のパッシベーション層、及び、幾つかの場合に、該マイクロストラクチャ穴は誘電体層で充填させることが可能である。更に不図示のものは、集積化したＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣ及び該ＰＤ／ＡＤＰ／ＳＰＡＤからＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスへの接続用送信線である。マイクロストラクチャ穴を具備するＰＤ／ＡＤＰ／ＳＰＡＤのＥＱＥは、マイクロストラクチャ穴の無い同等のＰＤ／ＡＤＰ／ＳＰＡＤよりも一層高いものとすることが可能である。参考文献のNiclass et al;、同軸レーザ距離測定器用の０．１８μｍＣＭＯＳ単一フォトンセンサー（A 0.18 um CMOS Single-Photon Sensor for Coaxial Laser Rnagefinders）、IEEE Asian Solid-State Circuits Conference, Nov 8-10, 2010 の図１は、ＣＭＯＳエレクトロニクスと集積化させることが可能なＳＰＡＤマイクロピクセルを示している。参考文献：Niclass et al.、１００−ｍ−距離１０−フレーム／ｓ２００×９６−ピクセル飛行時間深さセンサー用の０．１８μｍＣＭＯＳＳｏＣ（A 0,180um CMOS SoC for a 100-m-Range 10-Frames/s 200X96-Pixel Time-of-Flight Depth Sensor）、IEEE Journal of Solid-State Circuits, VOL. 49, NO. 1, Jan 2014。参考文献：Niclass et al.、０．１８μｍＣＭＯＳにおける１００−ｍ距離１０−フレーム／ｓ３４０×９６−ピクセル飛行時間深さセンサー（A 100-m Range 10-Frames/s 340X96-Pixel Time-of-Flight Depth Sensor in 0.18 um CMOS）、IEEE Journal of Solid State Circuits, VOL. 48, NO. 2, Feb 2013。参考文献：Ito et al.、自動化案内乗物用の小イメージング深さＬｉＤＡＲ及びＤＣＮＮをベースとしたローカリゼーション（Small Imaging Depth LiDAR and DCNN-Based Localization for Automated Guided Vehicle）、Sensors 2018, 18, 177; doi:10.3390/s18010177。参考文献：Villa et al.、単一フォトンタイミング及び３Ｄ飛行時間用の１０２４個のＳＰＡＤ及びＴＤＣを具備するＣＭＯＳ撮像器（CMOS Imager With 1024 SPADs and TOCs for Single-Photon Timing and 3-D Time-of-Flight）、IEEE Journal of Selected Topics in Quantum Electronics, VOL. 20, NO. 6, Nov/Dec 2014。
図３１Ａ−Ｂに例示したような構造のＣＭＯＳＳＰＡＤ撮像器においてマイクロストラクチャ穴を付加した場合には、８７０ｎｍ、９０５ｎｍ、９４０ｎｍ波長においてのＥＱＥは、マイクロストラクチャ穴の無い同等のＣＭＯＳＳＰＡＤ撮像器よりも２×−１０×又はそれ以上一層高いものとすることが可能である。ＣＭＯＳ撮像器においてマイクロストラクチャ穴でのＥＱＥの増加は、ＳＰＡＤＣＭＯＳ撮像器に加えて、ＰＤ／ＡＰＤに対しても適用可能である。
図３１Ｂは、マイクロストラクチャ穴３１１２が最初にエッチングされ、次いでボロン等のＰ＋ドーパントの浅い拡散によって浅いＰウエル３１４４を形成していることを除いて、図３１Ａと同様のものである。
図３２Ａ−Ｂは、Ｎウエルの上にＧｅ／ＧｅＳｉ層を付加した場合の図３１Ｂと同様の簡単化した部分概略断面図を示している。該Ｇｅ／ＧｅＳｉ３２０８はＩ又は低ドープＰとすることが可能であり、且つ、幾つかの場合に、該Ｇｅ／ＧｅＳｉ３２０８内にエッチングしたマイクロストラクチャ穴３２１２を有するＮとすることが可能である。Ｐ＋層３２４０をマイクロストラクチャ穴３２１２に従って上部表面上に成長させることが可能であり、且つ、幾つかの場合に、該Ｐ＋層３２４０又は領域はボロン等のＰ型イオンで拡散させることが可能である。幾つかの場合に、該Ｐ＋３２４０は多結晶シリコンとすることが可能であり、且つ、幾つかの場合に、Ｐ＋非晶質シリコンとすることが可能である。アノード電極３２２０を該Ｐ＋層３２４０上に形成することが可能であり、且つカソード３２２２をＮウエル３２０６上に形成することが可能である。逆バイアスを該アノードとカソードとの間に印加させる。幾つかの場合に、該ＢＯＸ層はオプションとすることが可能である。該光検知器は、ＰＤ／ＡＰＤ／ＳＰＡＤとすることが可能であり、且つイメージングＬｉＤＡＲ適用例用の高密度２Ｄアレイとすることが可能であり、且つＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。図示した如く、該構造はＰＩＮであり、且つ、幾つかの場合に、ＰＮとすることが可能であり、且つ、幾つかの場合に、ＰＮＰとすることが可能であり、且つ、幾つかの場合に、ＮＰとすることが可能であり、且つ、幾つかの場合に、ＮＰＮとすることが可能であり、且つ、幾つかの場合に、ＰＩＮＰとすることが可能であり、且つ、幾つかの場合に、ＮＩＰＮとすることが可能である。傾斜ドーピング領域を含むその他のドープ領域を包含させることも可能である。光即ち光学信号が上部表面に入射することが可能であり、且つ、幾つかの場合に、底部基板表面に入射することも可能である。検知用波長は８００ｎｍ乃至１，８００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、８００ｎｍ−１，５５０ｎｍ、そして、幾つかの場合に、９００ｎｍ−１，０００ｎｍ、そして、幾つかの場合に、９００ｎｍ−１，５５０ｎｍとすることが可能である。該Ｎウエルの厚さは１００ｎｍ乃至２，０００ｎｍ又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、１００ｎｍ未満とさせることも可能である。
マイクロストラクチャ穴３２１２は、５００ｎｍ乃至１，６００ｎｍの範囲の横方向表面寸法を有することが可能である。該マイクロストラクチャ穴の間の間隔は５０ｎｍ乃至１，６００ｎｍの範囲とすることが可能である。幾つかの場合に、該間隔は８００ｎｍを超えるものとすることが可能である。幾つかの場合に、円錐状の穴の場合に、該間隔は０ｎｍとすることが可能であり、且つ、幾つかの場合に、交差状とすることが可能である。該マイクロストラクチャ穴の深さは１００ｎｍ乃至１，０００ｎｍの範囲とすることが可能であり、そして、幾つかの場合に、１，０００ｎｍを超えるものとすることが可能である。
該Ｇｅ／ＧｅＳｉ層３２０６は、１００ｎｍ−１，０００ｎｍの範囲の厚さを有することが可能であり、且つ、幾つかの場合に、１，０００ｎｍを超えるものとすることが可能である。該Ｇｅ／ＧｅＳｉは、Ｇｅ／ＧｅＳｉの低温バッファ層と共に又は無しで、該ＳｉＮウエル上に選択的区域成長させることが可能であり、且つ、幾つかの場合に、該Ｇｅ／ＧｅＳｉは歪がある状態とすることが可能であり、又は、幾つかの場合に、歪が無い状態とすることが可能である。
幾つかの適用例において、マイクロストラクチャ穴３２１２は該Ｇｅ内において必要ではない場合があるが、マイクロストラクチャ穴を有する光検知器は、マイクロストラクチャ穴の無い同等の光検知器よりも、或る波長において、一層高いＥＱＥ又は応答性を有することが可能である。この光検知器のライズタイムは数十ピコ秒以下の程度とすることが可能であり、且つＬｉＤＡＲ適用例において高い深さ分解能を提供することが可能である。毎秒のパルス数は１Ｋ−１Ｍの範囲とすることが可能であり、且つ、幾つかの場合に、１Ｍより大きなものとすることも可能である。
本特許明細書に記載する新規な構造を使用する光データ通信の場合、そのデータレートは１Ｇｂ／ｓ−２５Ｇｂ／ｓの範囲とすることが可能であり、且つ、幾つかの場合に、２５Ｇｂ／ｓ−５０Ｇｂ／ｓ、そして、幾つかの場合に、５０Ｇｂ／ｓを超えるものとすることが可能である。図３２Ａ−Ｂに例示したような構造の場合、ＰＡＭ４はデータレートを更に２×だけ増加させることが可能である。参考文献のKerrebrouck et al.、直接変調型長波長ＶＣＳＥＬを具備する高速ＰＡＭ４をベースとした光学ＳＤＭ相互接続（High-Speed PAM4-Based Optical SDM Interconnects With Directly Modulated Long-Wavelength VCSEL）、Journal of Lightwave Technology, DOI 10..1109/JLT.2018.2875538 を参照すると良い。
図３２Ｂは、マイクロストラクチャ穴３２１２をエッチングする前に該Ｇｅ／ＧｅＳｉ層３２０８上にＰ＋層３２４２を形成することを除いて、図３２Ａと同様である。
マイクロストラクチャ穴３２１２は、非晶質半導体及び／又は誘電体でパッシベーションすることが可能であり、且つ、幾つかの場合に。該マイクロストラクチャ穴は誘電体で充填させることが可能である。
例えば、図２３Ａ−Ｂ、２４Ａ−Ｂ、２５Ａ−Ｂ、２６Ａ−Ｂ、及び３２Ａ−Ｂに例示したような構造の幾つかの場合には、ノイズ即ち雑音を更に減少させるためにバランス型光検知器（ＰＤ／ＡＰＤ／ＳＰＡＤ）を使用することが可能であり、例えば、参考文献のWang et al.、ＳＯＩナノ導波路上にヘテロ的に集積化させたＩｎＰをベースとしたバランス型フォトダイオード（InP-based Balanced Photodiodes Heterogeneously Integrated on SOI
Nano-Waveguides）、IEEE 976-1-5090-1602-0/16； Runge et al.、コヒーレント受信器用導波路集積化バランス型光検知器（Waveguide Integrated Balanced Photodetectors for Coherent Receivers）、IEEE Journal of Selected Topics in Quantum Electronics, Vol. 24, No. 2, March/April 2018； Islam et al.、ブロードバンドノイズ抑圧用の分散型バランス型光検知器（Distributed Balanced Photodetectors for Broad-Band Noise Suppression）、IEEE Transactions on Microwave Theory and Techniques, Vol. 47, No. 7, July 1999等を参照すると良い。マイクロストラクチャ穴は、或る波長においてＥＱＥを向上させるためにバランス型光検知器上に包含させることが可能である。参考文献のZheng et al.、流体的ヘテロマイクロシステム組立及びパッケージング（Fluidic Heterogeneous Microsystems Assembly and Packaging）、Journal of Microelectrochemical Systems, Vol. 15, No. 4, August 2006 を参照すると良い。更に、参考文献のPark et al.、自動化リール対リール流体自己組立マシンの最初の実現（A First Implementation of an Automated Real-to-Real Fluidic Self-Assembly Machine）、https://doi.org/10.1002/adma.201401537, June 27, 2014 を参照すると良い。
図３３Ａ−Ｃは、幾つかの実施例に基づく、半導体表面上に形成したマイクロストラクチャ穴の簡単化した部分概略断面図を示している。図３３Ａにおいて半導体物質３３０２内に形成した穴３３１２は、円錐又は反転ピラミッドの形状を有することが可能である。穴３３１２は、図示した如くに、有限の距離、例えば５０ｎｍ乃至１，０００ｎｍ、だけ離隔させることが可能である。図３３Ｂの穴３３１４は、幾つかの場合に、該円錐又は反転ピラミッドのマイクロストラクチャ穴はタッチ即ち接触することが可能であることを例示している。図３３Ｃの穴３３１６は、幾つかの場合に、該円錐又は反転ピラミッドのマイクロストラクチャ穴は交差することが可能であることを例示している。
幾つかの場合に、ＥＱＥを向上させるための光検知器の表面上マイクロストラクチャ穴は、図３３Ａ−Ｃに示した３つの場合全ての組み合わせを包含することが可能である。該穴は誘電体又は半導体でパッシベーションさせることが可能であり、それは、結晶、多結晶、及び／又は非晶質とすることが可能であり、且つその上に該マイクロストラクチャ穴が形成されている半導体とは異なる半導体とすることが可能である。幾つかの場合に、該マイクロストラクチャ穴は部分的に又は完全に誘電体で充填させることが可能である。
図３３Ａ−Ｃに例示したような構造のＥＱＥを向上させるためのマイクロストラクチャ穴の使用は、半導体以外の物質へ適用することが可能であり、例えば、ポリマー、グラフェン等がある。幾つかの場合に、逆バイアスを印加して光発生したキャリアーを掃引させるために電界を発生させることが可能である。幾つかの場合に、光発生したキャリアーを掃引させるための電界を発生するために順方向バイアスを印加させることも可能である。
本特許明細書に記載されている全ての新規な構造であるマイクロストラクチャ穴での逆方向又は順方向のバイアスの下での光検知器のＥＱＥは、或る波長において逆方向又は順方向のバイアス下にある同等の光検知器のＥＱＥよりも一層大きなものとすることが可能である。
図３４Ａは、既知の光学モジュールを示している。図示した例の更なる詳細については、ＩＢＭの参考文献のDoany、高性能コンピューティング用の高密度光学的相互接続（High Density Optical Interconnects for High Performance Computing）、OFC 2014M3G1 を参照すると良い。該モジュールは、４個の別個のコンポーネントから構成されている。図３４Ｂは、本特許明細書の幾つかの実施例に基づく縮合型光学モジュールである。この場合に、図３４Ａに示した該既知の例における別々のコンポーネントは単一のコンポーネント３４００へ「縮合」されている。特に、該コンポーネントの内の３個はモノリシックに集積化されており、即ち、（１）光検知器アレイ、（２）垂直共振器面発光レーザ（ＶＣＳＥＬ）アレイを駆動するためのＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣ、（３）該検知器アレイからの電気信号を増幅し且つ条件付けを及び／又は処理するためのＡＳＩＣ、である。４番目のコンポーネントであるＶＣＳＥＬアレイは、モノリシックに集積化された検知器アレイ及びＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへ、流体自己組立、ロボット組立、ファンデルワールスエピタキシャルリフトオフアタッチメント、ウエハボンディング、ヘテロエピタキシャル等を使用して、取り付けることが可能である。該ＶＣＳＥＬアレイの電極は、バックエンドプロセスを使用して、ＣＭＯＳ／ＢｉＣＭＯＳドライバの送信線へ取り付けることが可能である。このコンポーネント数の減少は著しいコスト低下となる場合がある。図３４Ｂに示した如く、単一コンポーネント３４００はＰＣＢ、マザーボード、ピンゲートアレイコネクタ（ＰＧＡ）へ直接的に取り付けることが可能である。その総合データレートは、４×１２アレイのＶＣＳＥＬ及び光検知器で４００Ｇｂ／ｓ以上とすることが可能であり、その場合に、各チャンネルは１０Ｇｂ／ｓ又はそれ以上とすることが可能である。
オンボード光学モジュール用に４８チャンネル有する高密度ＶＣＳＥＬアレイ及び検知器アレイの更なる詳細については、参考文献のDoany et al.、ホーリーＣＭＯＳトランシーバーＩＣに基づくテラビット／秒ＶＣＳＥＬをベースとした４８チャンネル光学モジュール（Terabit/Sec VCSEL-Based 48-Channel Optical Module Based on Holey CMOS Transceiver IC）、Journal of Lightwave Technology, Vol. 31, No. 4, February 15, 2013 を参照すると良い。
図３５Ａは、既知のオンボード光学モジュールを示している。該光学モジュールは６個のコンポーネントから構成されており、即ち、インターポーザ（interposer）、有機基板、ＶＣＳＥＬドライバ、相互インピーダンス増幅器（ＴＩＡ）、ＶＣＳＥＬアレイ、及び光検知器（ＰＤ）アレイである。該モジュールはマザーボード／ＰＣＢへ直接取り付けられる。参考文献のNasu et al.、高密度光学的相互接続用の超１．３Ｔｂ／ｓＶＣＳＥＬをベースとしたオンボード並列光学トランシーバーモジュール（1.3 Tb/s VCSEL-Based On-Board Parallel-Optical Transceiver Module for High-Density Optical Interconnects）、Journal of Lightwave Technology, Vol. 31, No. XX, January, 2018 を参照すると良い。図３５Ｂは本特許明細書の幾つかの実施例に基づく光学モジュールを示している。この例においては、該６個のコンポーネントが単一のコンポーネントへ減少されている。該光検知器アレイはＳｉ、ＧｅＳｉ、Ｇｅ・オン・Ｓｉとすることが可能であり、且つＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化されており、該ＡＳＩＣは、レーザドライバ及びＴＩＡ及び処理用、条件付け用、及び該レーザ及び光検知器アレイ用の通信用のその他のエレクトロニクスを包含している。２４チャンネルに対するその総合データレートは、６００Ｇｂ／ｓを超えることが可能であり、その場合に、各チャンネルは２５Ｇｂ／ｓ乃至２８Ｇｂ／ｓのデータレートを有することが可能である。該ＶＣＳＥＬアレイは、流体自己組立、ロボット組立、又はその他のウエハスケール組立を使用してウエハスケールレベルにおいてモノリシックに集積化されたチップへ取り付けることが可能であり、且つ該ＶＣＳＥＬアレイの電極はバックエンドプロセスを使用して該レーザドライバＡＳＩＣの送信線へ取り付けることが可能である。このコンポーネント数の減少は、パッケージング複雑性を著しく減少させ、従ってオンボード光学モジュールのコストを著しく減少させる。
検知用吸収層の表面上の反転ピラミッド穴を有するＣＭＯＳＡＳＩＣでのイメージング用の高密度光検知用アレイのモノリシック集積化は、１，０００ｎｍ波長への光学感度の拡張を示しており、例えば、参考文献のYokogawa et al.、回折性光トラップ用ピクセルを有するＣＭＯＳイメージセンサーのＩＲ感度向上（IR sensitivity enhancement of CMOS Image Sensor with diffractive light trapping pixels）、Scientific Reports 7:3832, DOI:
10.1038s41598-017-04200-y を参照すると良い。該ＣＭＯＳイメージセンサーは非常に低い毎秒当たりのフレーム数で動作し、典型的にミリ秒又はそれより一層長い。更に、Yokogawa文献は、例えば、逆バイアス等の外部バイアス電圧を印加することの暗示無しで該光センサーの吸収の表面上に反転ピラミッドアレイを示している。その光検知動作は、ＣＭＯＳトランジスタの回収電極に対して発生された光キャリアの拡散のみに依存する可能性がある。
図３５Ｂに例示したような構造においては、ＰＤ／ＡＰＤ／ＳＰＡＤアレイをＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスとモノリシックに集積化させており、そのアレイ寸法は４８チャンネルより大きなものとすることが可能であり、且つ、幾つかの場合に、そのアレイ寸法は１００チャンネルより大きなものとすることが可能であり、且つ、幾つかの場合に、該アレイ寸法は１，０００チャンネルより大きなものとすることが可能である。各チャンネルに対するデータレートは１０Ｇｂ／ｓ−２５Ｇｂ／ｓ又はそれ以上の範囲とすることが可能である。モノリシックに集積化させることによって、チャンネル又はＰＤ／ＡＰＤ／ＳＰＡＤを該エレクトロニクスへ接続させることに起因する寄生効果は、該エレクトロニクスとモノリシックに集積化されていない場合の検知器アレイチップの送信線へ取り付けることが必要とされる場合のあるワイヤボンディングや半田バンプ技術と比較した場合に、著しく低下させることが可能である。該寄生効果は容量、インダクタンス、及び／又は抵抗から構成される。
図３６Ａ−Ｂは、幾つかの実施例に基づく、噛み合い型フォトダイオード及び伸長型マイクロストラクチャ穴の簡単化した部分概略平面図を示している。該噛合い部は２つの直交する配向とすることが可能であり、且つ該マイクロストラクチャ穴又は島状部は該噛合い電極の方向に沿って伸長させることが可能である。幾つかの場合に、該マイクロストラクチャ穴又は島状部は矩形状（図３６Ａにおける穴３２１２）、楕円状（図３６Ｂにおける穴３２１４）、及び／又は多角形状等とさせることが可能である。該穴が噛み合い電極の方向に沿って伸長される場合には、該噛み合い電極の間隔を一層狭く、例えば１，０００ｎｍ未満、とさせることが可能である。該矩形状の穴又は島状部の寸法は、１００ｎｍ−１，５００ｎｍ又はそれ以上の範囲とすることが可能である。例えば、該矩形状の穴の狭い寸法は、５０ｎｍ−１，０００ｎｍの範囲の寸法を有することが可能であり、且つ、長い方向においては、その寸法は４００ｎｍ−２，０００ｎｍ又はそれ以上とすることが可能である。
図３６Ａ−Ｂに例示したような構造の幾つかの場合には、該噛み合い電極の間即ちｐ及びｎ接合の間の間隔は、１００ｎｍ乃至１，０００ｎｍ又はそれ以上の範囲とすることが可能である。該電極の幅ｐ及びｎ接合の幅は、１０ｎｍ乃至５００ｎｍの範囲とすることが可能である。Ｍ１（３６２０）及び／又はＭ２（３６２２）噛み合い電極は、ショットキー、金属酸化物半導体、及び／又は、半導体へのオーミック、及び／又は、ｐ及び／又はｎ接合へのオーミックを形成することが可能である。
図３６Ａ−Ｂに例示したような構造及び本特許明細書に記載されるその他の新規な構造のデータレートは、１乃至５０Ｇｂ／ｓ又はそれ以上、そして、幾つかの場合に、１０乃至３０Ｇｂ／ｓの範囲とすることが可能である。幾つかの場合に、ライズタイム（パルス振幅の１０−９０％）は１乃至１００ピコ秒の範囲とすることが可能であり、且つ、幾つかの場合に、１０乃至５０ピコ秒、そして、幾つかの場合に、１００ピコ秒乃至１０ナノ秒とすることが可能である。
図３６Ａ−Ｂに例示したような構造及び本特許明細書に記載されるその他の新規な構造においては、光検知器、ＰＤ／ＡＰＤ／ＳＰＡＤ、のアレイは、４乃至１，０００個又はそれ以上の光検知器を有することが可能であり、且つ、幾つかの場合に、ＣＭＯＳ又はＢｉＣＭＯＳＡＳＩＣへモノリシックに集積化されており且つ該ＡＳＩＣへ電気的に接続されていてｐ及び／又はｎ接合の場合に逆バイアスで動作する数万乃至数百万個の光検知器
を有することが可能であり、且つショットキー及び／又はＭＯＳ接合の場合には、該光検知器は逆方向及び／又は順方向で動作することが可能である。該半導体へのオーミック接合である場合には、バイアスは順方向又は逆方向のいずれかとすることが可能である。
図３６Ａ−Ｂに例示されているような構造及び本特許明細書に記載されているその他の新規なマイクロストラクチャ穴構造の感光性領域の横方向寸法は、１ミクロン乃至数千ミクロンの範囲とすることが可能であり、且つ、幾つかの場合に、１，０００ミクロンを超えるものとすることが可能である。
図３６Ｂは、マイクロストラクチャ穴３２１４が楕円形状であることを除いて、図３６Ａと同様である。注意すべきことであるが、幾つかの場合に、該穴は、ダイアモンド形状の穴等のその他の形状を有することが可能である。全てのこの様な場合において、一方の横方向寸法は、他の直交する寸法よりも一層大きい。該楕円形状の穴は該電極を密接して離隔させることを可能としており、例えば、その電極間隔は２００ｎｍ−１，０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、高いデータレートの場合、例えば２０Ｇｂ／ｓ又はそれ以上の場合には、２００ｎｍ−５００ｎｍの範囲とすることが可能である。該伸長型の穴の２つの横方向寸法は、１００ｎｍ−１，５００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、第１の横方向寸法は１００ｎｍ−１，０００ｎｍの範囲とすることが可能であり、且つ第２の横方向寸法は５００ｎｍ−２，０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、第１の横方向寸法は３００ｎｍ−５００ｎｍの範囲で且つ第２の横方向寸法は５００ｎｍ−１，５００ｎｍの範囲とすることが可能である。
図３７は、幾つかの実施例に基づく、噛み合い型フォトダイオードのＭ１及びＭ２の両方の電極の下側の金属酸化物半導体接合の電流電圧特性「ＩＶ」を示している。点線のＩＶ曲線は、逆方向又は順方向の電圧バイアスのいずれにおいても約２．５Ｖにおいてシャープなブレークダウンを示している。このブレークダウンはツェナーブレークダウンである場合があり、それは酸化物層を介してのトンネリングに起因するものであって、該半導体内に吸収されたフォトンの強度によって制御することが可能である。その吸収されたフォトンは該半導体内において少数キャリアーの数を変化させ、そのことがツェナーブレークダウン電圧に影響を与えるこのツェナーブレークダウンは、７Ａ／Ｗ又はそれ以上の８５０ｎｍにおける応答性となることが可能である。噛み合い型金属半導体金属フォトダイオードにおいては３つのタイプの利得を観測することが可能である。ツェナー利得と、光導電性利得と、アバランシェ利得である。
図３８Ａ−Ｃは、幾つかの実施例に基づく、或る構造のＦＤＴＤシミュレーションを例示している。その構造は図３８Ｃに示されており、その場合に、ＧｅＳｉ層は１０％−３０％の範囲でＧｅの濃度が変化しており且つＳｉ基板上の２，０００ｎｍのＢＯＸ層の上の２００ｎｍのＳｉ装置層の上に成長されていて１，０００ｎｍの厚さを有している。マイクロストラクチャ穴３８１２は、７００ｎｍの直径と六角形格子における１，０００ｎｍの周期とを有しており、且つ光は該ＧｅＳｉ層の表面上に入射する。その光学信号は垂直入射から±１０度の角度にわたって平均化される。図３８Ａは、マイクロストラクチャ穴を有するＧｅＳｉにおいてＧｅ濃度が１０、２０、３０％でのＦＤＴＤシミュレーションを示している。縦軸はフォトンの吸収であり、且つ横軸は波長である。吸収は外部量子効率と直接的に比例している。実線の曲線３８２０はＧｅが１０％でのＧｅＳｉの吸収を示しており、ダッシュの曲線３２２２はＧｅが２０％でのＧｅＳｉの吸収を示しており、且つ点線の曲線３２２４はＧｅが３０％でのＧｅＳｉの吸収を示している。
図３８Ｂは、図３８Ｃにおけるのと同様構造の光学フィールドのＦＤＴＤシミュレーションを示しているが、マイクロストラクチャ穴がない場合で且つＧｅＳｉにおいてのＧｅ濃度が１０％（曲線３８３０）、２０％（曲線３８３２）、３０％（曲線３８３４）の場合である。理解されるように、マイクロストラクチャ穴を有する構造の吸収即ち外部量子効率は、或る波長において、マイクロストラクチャ穴の無い同様の構造よりも一層高い吸収を有することが可能である。
ＧｅｘＳｉｘ、尚ｘは０．０５乃至１の範囲とすることが可能で１は純粋のＧｅ、におけるＧｅの付加により、該ＧｅＳｉの波長は、図３８Ａに示されるように、１，０００ｎｍを超えて拡張させることが可能である。ＧｅｘＳｉｘにおけるｘ＝０．１乃至０．３の場合、図３８Ａ−Ｃに例示されるような構造及びＥＱＥに直接的に比例する本特許明細書に記載されているその他のＧｅＳｉマイクロストラクチャ穴の新規な構造における吸収は、８００−１，２００ｎｍの波長及び、幾つかの場合に、１，３５０ｎｍまでで５０％よりも一層大きいことが可能である。ＧｅＳｉを有する光検知器ＰＤ／ＡＰＤ／ＳＰＡＤは、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。幾つかの光データセンター相互接続（ＤＣＩ）適用例において、その波長は９５０ｎｍ−１，０８０ｎｍの範囲である場合がある。例えば、参考文献のSimpanen et al.、長距離１，０６０ｎｍＶＣＳＥＬ−ＳＭＦ光相互接続（Long-Reach 1060 nm VCSEL - SMF Optical Interconnects）、DOI: 10.1109/ECOC.2018.8535524 を参照すると良い。その場合には、長距離（２Ｋｍ）の光データ通信のために１，０６０ｎｍが使用されていた。
図３９Ａ−Ｃは、幾つかの実施例に基づいて、噛み合い型Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分概略断面図を示している。幾つかの場合に、該噛み合い型Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードは、アノードとカソードとを有する垂直構造のＧｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードとすることが可能である。例えば、Ｍ２がカソードで、Ｍ１がアノードとすることが可能である。図３９Ａに示した構造において、マイクロレンズ３９３０がＳｉ基板の底部上に形成されている。不図示のものは、反射防止コーティングで、それは該マイクロレンズへ付与することが可能である。光即ち光学信号が底部表面から入射し、且つ該マイクロレンズが該光をフォトダイオードへフォーカスさせる。該Ｇｅ／ＧｅＳｉはＩ又は低ドープでバッファ層と共に又は無しでＳｉ上に成長させることが可能である。該Ｉ又は低ドープＧｅ／ＧｅＳｉの上に、Ｐ＋Ｇｅ／ＧｅＳｉ又はポリＳｉを形成することが可能である。該Ｉ又は低ドープＧｅ／ＧｅＳｉは１００−１，０００ｎｍ又はそれ以上の範囲の厚さを有することが可能であり、且つ該Ｐ＋Ｇｅ／ＧｅＳｉ又はポリＳｉは、５０ｎｍ−５００ｎｍ又はそれ以上の厚さ範囲を有することが可能である。Ｎ＋ウエルは、Ｉ又はＰ又はＮＳｉとすることが可能なＳｉ内に形成することが可能である。マイクロストラクチャ穴３９１２を、部分的に該Ｐ＋領域内へ、該Ｐ＋領域を介して該Ｉ又は低ドープＧｅ／ＧｅＳｉ領域内へ、又は該Ｐ＋領域を介して且つ該Ｉ又は低ドープＧｅ／ＧｅＳｉ領域を介して該Ｓｉへ形成することが可能である。カソード即ちＭ２を該Ｎ＋ウエル上に形成することが可能であり、且つアノード即ちＭ１を該Ｐ＋領域上に形成することが可能である。逆バイアスを該アノード即ちＭ１とカソード即ちＭ２との間に印加させる。このフォトダイオードのアレイは、単一Ｓｉチップ上に製造しＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。該アレイ内の光検知器の数は４−１，０００個以上の範囲とすることが可能であり、且つ、幾つかの場合に、１００，０００個の範囲、そして、幾つかの場合に、１，０００、０００個の範囲とすることが可能である。波長範囲は１，０００ｎｍ−１，８００ｎｍである。
図３９Ｂは、Ｇｅ／ＧｅＳｉ領域がＳｉから構成されているピラミッド「穴」３９１４を有しているという点を除いて、図３９Ａと同様である。ＳｉはＧｅ／ＧｅＳｉよりも一層低い光学屈折率を有しており且つ光は底面から入射されるので、該Ｓｉピラミッドは
Ｓｉで充填されている穴であるように見え、先の例におけるように、マイクロストラクチャ穴は例えば二酸化シリコン等の誘電体で充填させることが可能である。
図３９Ｃは図３９Ａと同様であり、その場合に、マイクロストラクチャ穴３９１６，３９１７，３９１８は該Ｓｉ領域へエッチされており、且つ、幾つかの場合に、該Ｓｉ領域内へエッチされており（３９１７）、そして、幾つかの場合に、該Ｓｉへエッチしウエットエッチによって反転ピラミッドを形成（３９１８）している。該穴は円形状、矩形状、正方形状、多角形状、楕円状、アメーバ状、及び／又は複数の形状の任意の組み合わせとすることが可能である。幾つかの場合に、該穴は、円筒状、漏斗状、台形状、ピラミッド状、又は反転ピラミッド状とすることが可能である。
図３９Ａ−Ｅに例示したような構造におけるマイクロストラクチャ穴は、１００ｎｍ−２，５００ｎｍの範囲の横方向寸法を有することが可能であり、且つ、幾つかの場合に、５００ｎｍ−１，２００ｎｍ、そして、幾つかの場合に、６００ｎｍ−１，２００ｎｍ、そして、幾つかの場合に、１２，００ｎｍ以上とすることが可能である。該穴の間の間隔は０ｎｍ（接触又は重畳）−１，０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、１００ｎｍ−２，０００ｎｍ、そして、幾つかの場合に、３００ｎｍ−６００ｎｍ、そして、幾つかの場合に、１，０００ｎｍ以上とすることが可能である。該穴は周期的、及び／又は、非周期的、及び／又はランダム、及び／又は、周期的、非周期的、及び／又は、ランダムの任意の組み合わせとすることが可能である。
逆バイアスを、図３９Ａ−Ｅに例示したような構造のＰアノードとＮカソードとの間に印加させることが可能であり、その逆バイアス電圧は−１Ｖ乃至−３５Ｖ又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、−１Ｖ乃至−４Ｖの範囲とすることが可能である。不図示のものは、該アノード及びカソードを該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへ接続させる送信線である。ＰＤ／ＡＰＤ／ＳＰＡＤを有する高密度アレイを形成することが可能である。該アレイの寸法は４個乃至１００個又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、１，０００個又はそれ以上とすることが可能であり、且つ、幾つかの場合に、数十乃至数十万個又はそれ以上、そして、幾つかの場合に、数百万個とすることが可能である。
図３９Ｄは、ＦＤＴＤシミュレーションのために使用したＧｅ・オン・Ｓｉピラミッドの簡単な断面図を示している。Ｓｉピラミッド３９１４は、Ｓｉ基板３９０２上に形成されており、そのベース側寸法は７５０ｎｍで、正方形格子内で周期が１，０００ｎｍである。該Ｓｉピラミッド上に成長されたＧｅは厚さが１ミクロンである。光及び／又は光学信号が底部表面へ入射され、該底部表面は反射防止コーティングを有している。
図３９Ｅは、１，２００ｎｍ乃至１，４５０ｎｍの光学信号のＦＤＴＤシミュレーションを示しており、縦軸は向上された吸収である。理解されるように、点線の曲線３９１０は該波長範囲にわたって５０％より大きな向上された吸収を示している。ＥＱＥは該吸収に対して直接的に比例しており、或る波長においてこの波長範囲にわたり５０％又はそれ以上のＥＱＥを有しており、且つ、幾つかの場合に、或る波長においては３０％又はそれ以上のＥＱＥであり、且つ、幾つかの場合に、或る波長においては２０％又はそれ以上のＥＱＥである。
図４０は、幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシック集積化された光検知器アレイの簡単化した部分断面図を示している。該アレイ内の光検知器は、フォトダイオード、及び／又は、アバランシェフォトダイオード、及び／又は、単一フォトンアバランシェフォトダイオードとすることが可能である。該光検知器の吸収層はＧｅ濃度が１％乃至１００％の範囲であるＧｅ／ＧｅＳｉとすることが可能であり、尚１００％とは純粋なＧｅのことを表しており、且つ、幾つかの場合に、Ｇｅ濃度は１０％−３０％とすることが可能であり、且つ、幾つかの場合に、Ｇｅ濃度は１０％−６０％とすることが可能である。図３９Ａ−Ｄにおけるようなマイクロレンズ４０５０がＳｉ４０００の底部表面上に形成されていて光及び／又は光学信号を該光検知器内へフォーカスさせる。光検知器アレイ４０１０内の要素数は１乃至１，０００，０００又はそれ以上の範囲となることが可能であり、且つ、幾つかの場合に、１２−９８、そして、幾つかの場合に、２４−９６、そして、幾つかの場合に、１００−１，０００、そして、幾つかの場合に、数万、そして、幾つかの場合に、数十万、そして、幾つかの場合に、数百万とすることが可能である。該アレイ内の光検知器は該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへ電気的に接続させることが可能であり、且つバイアス電圧が該光検知器へ印加される。幾つかの場合に、該バイアス電圧は逆バイアスであり、且つ、幾つかの場合に、該ＩＶ特性がほぼ対称的である場合には該バイアス電圧は順方向バイアスとすることが可能である。更に、該ＶＣＳＥＬアレイを駆動するために、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣをモノリシックに集積化させることが可能である。該ＶＣＳＥＬアレイを駆動するための該ＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスは信号処理のため及び／又は最適データ送信のための波長条件付けのためのＡＳＩＣを有することも可能である。該ＶＣＳＥＬアレイは、流体自己組み立て、ロボット組み立て、及び／又はその他の任意の組み立て方法等の自己組み立てを使用して該Ｓｉ基板の背面上に組み立てることが可能である。該ＣＭＯＳ／ＢｉＣＭＯＳ、レーザ送信機、レーザドライバ、及びＡＳＩＣを接続する電極４０３０をバックエンドプロセスを使用して該レーザアレイを接続するために形成することが可能である。該ＶＣＳＥＬアレイはマイクロレンズ４０５２を有することが可能であり、該マイクロレンズは光を同様のマイクロレンズへフォーカスされるべく形成されており、該同様のマイクロレンズはその後該光を並列光ファイバーリボン４０２０へフォーカスさせる。該ＶＣＳＥＬアレイのマイクロレンズ４０５２、及び該光検知器アレイ用のマイクロレンズ４０５０は、該光ファイバーリボンへ接続するために使用される回収用マイクロレンズとテレセントリックとさせることが可能である。該ＶＣＳＥＬアレイ、該光検知器アレイ、ＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスを包含するＳｉチップ４０００は、半田バンプ４０３２等の技術を使用してプリント回路基板（ＰＣＢ）上に直接的に装着させることが可能である。各チャンネルは１−２５Ｇｂ／ｓ又はそれ以上の範囲のデータレートを有することが可能である。波長は９９０−１，８００ｎｍの範囲とすることが可能である。幾つかの場合に、該ＶＣＳＥＬアレイは図３５におけるように上部表面上に組み立てることが可能である。更に図４０に示されているものは、光学信号４０４０の送信、光学信号４０４２の受信である。
テレセントリックレンズデザインを使用したマイクロレンズの結合は、図４０に例示したような構造間の光学的不整合に起因する許容誤差を増加させることが可能である。例えば、参考文献のKuo et al.、基板と基板の相互接続用の自由空間光学リンク（Free-space optical links for board-to-board interconnects）、Applied Physics A Materials Science & Processing, DOI: 10.1007/s00339-009-5144z を参照すると良い。
１，０６０ｎｍＶＣＳＥＬ又はレーザにおける波長は短距離光データセンター相互接続適用例のために使用することが可能である。例えば、参考文献のHeroux et al.;、最大で２８Ｇｂ／ｓまで動作するエネルギ効率的な１０６０ｎｍ光学リンク（Energy-Efficient 1060-nm Optical Link Operating up to 28 Gb/s）、Journal of Lightwave Technology, Vol. 33, No. 4, February 15, 2015 を参照すると良い。更に、参考文献のHeroux et al.、低パワーＣＭＯＳ駆動型１０６０ｎｍマルチモード光学リンク（Low power CMOS-driven 1060 nm multimode optical link）、OFC 2014 を参照すると良い。更に、参考文献のDoany、高性能計算用の高密度光学相互接続（High Density Optical Interconnects for High Performance Computing）、OFC 2014 を参照すると良い。
図４１Ａ−Ｃは、幾つかの実施例に基づく、流体自己組み立てのために構成されたＳｉ表面上にエッチされたピットの簡単化した図である。図４１Ａは、流体自己組み立てのためにＳｉ表面４１１０上にエッチした矩形状のピットの３Ｄ図を示している。該ピット４１３０の一つ又はそれ以上の側部は、例えば、矩形状スロット４１２０等のコルゲーション即ち波形を有することが可能であり、該スロットは該ピットの側壁上を部分的に及び／又は該ピットの上部表面から底部表面へ完全に延在することが可能である。図示した如く、該側壁の内の２つの側壁がその中にエッチングしたスロットを有している。
図４１Ｂは、流体自己組み立てのためにＳｉ４１１０の上部表面内にエッチングした矩形状のピット４１３０の簡単化した部分平面図を示しており、それは矩形状ピット４１３０の側壁の内の２つの側壁にエッチングしたスロット４１２０を示している。面発光レーザアレイチップ４１１０も図示されており、それは該矩形状のピット内に流体組み立てされている。該スロット内の流体は加熱させることが可能であり、その場合に該スロット内の流体の膨張は該レーザアレイチップを該矩形状ピットの底部右角部へ押し付けることが可能である。このことは、光学的コンポーネントのマイクロレンズ組立体に対する精密な整合を可能とさせる。該マイクロレンズ組立体は、集積化させたマイクロレンズを有する場合があるＶＣＳＥＬアレイからの光を外部光ファイバーリボンへ結合させる。不図示のものは、ＶＣＳＥＬアレイへの電気的接続であるが、それはバックエンドプロセスで作ることが可能である。更に不図示のものは、ＶＣＳＥＬアレイの底部をＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへ接続させるために使用することが可能なトランスシリコンビア（ＴＳＶ）である。ＶＣＳＥＬチップが所定位置とされ、且つ該流体の全て又は殆どが蒸発すると、付加的な熱を付与して、半田バンプ技術等の技術を使用して、該レーザアレイを底部電極へ半田付けさせることが可能である。該スロットの幅は１−１００ミクロン又はそれ以上の範囲とすることが可能であり、且つ該スロットの深さは１−１００ミクロン又はそれ以上の範囲とすることが可能である。該スロットの長さは１−１００ミクロン又はそれ以上の範囲とすることが可能である。
図４１Ｃは、５個の側部を有する多角形状ピットの簡単化した部分平面図を示している。該５個の側部の内の３個の側部にはスロット４１２２がエッチングされている。同じく５個の側部を有している多角形状のＶＣＳＥＬ又はレーザアレイ４１３４が図示されており、それは一つの配向状態においてのみ該ピットに嵌合することが可能である。スロット４１２２内の流体は温度付与により膨張することが可能であり且つ該多角形形状のレーザアレイを底部左角部押し付けて精密な光学的及び電気的整合を達成することが可能である。不図示のものは、該レーザアレイチップの表面上に形成することが可能な複数のタブであり、該タブは該レーザアレイチップが例えばひっくり返った状態で該ピット内に落下することを防止することが可能なものである。不図示のものは送信線であり、該送信線は該レーザアレイ、該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣレーザドライバ、及びその他の信号条件付け及び／又は処理エレクトロニクスへ取り付けることが可能である。該ピットの側部にスロットを設けることの利点は、温度で膨張することが可能な流体の体積を増加させることが可能であることであり、従って該レーザアレイチップを所定の角部へ向けて位置決めさせ
、そのことが精密な光学的及び電気的な整合状態を可能とすることである。
図４２Ａ−Ｂ及び４３Ａ−Ｂは、幾つかの実施例に基づく、Ｇｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分断面図である。該Ｇｅ／ＧｅＳｉ・オン・ＳｉフォトダイオードはＭ１及びＭ２電極で噛み合い型とすることが可能であり、その場合に、Ｍ１はアノードとし且つＭ２をカソードとすることが可能である。該Ｇｅ／ＧｅＳｉ層はグレイデッド即ち傾斜Ｐ型にドープした層であって、そのドーピングはπＳｉとの該Ｇｅ／ＧｅＳｉ界面におけるドーピングレベルと比較してその表面におけるドーピングレベルが一層高いものとなっている。マイクロストラクチャ穴４２１２を該Ｇｅ／ＧｅＳｉ内に形成することが可能であり、且つ、幾つかの場合に、該πＳｉ内へ延在することが可能である。Ｎ＋ウエルが該πＳｉ内に形成されている。上部表面上に入射することが可能であり且つ、幾つかの場合に、底部表面に入射することが可能な光学信号の波長は、９９０ｎｍ−１，６００ｎｍ、そして、幾つかの場合に、１，０００ｎｍ−１，３５０ｎｍ、の範囲とすることが可能である。フォトンは支配的に該Ｇｅ／ＧｅＳｉ領域／層内で吸収され、且つ、アノードとカソードとの間が逆バイアスの場合には、光キャリアは支配的に電子であって、該電子は該Ｐ型のＧｅ／ＧｅＳｉからＮ＋Ｓｉカソードへ向けて掃引される。この様な装置は単一走行キャリア「ＵＴＣ」フォトダイオードと呼称される場合がある。この様なＵＴＣフォトダイオードは、バイポーラキャリアを有するフォトダイオードよりも一層高い速度及び／又はデータレートを有することが可能である。例えば、参考文献のPiels et al.、４０ＧＨｚＳｉ／Ｇｅ単一走行キャリア導波路フォトダイオード（40 GHz Si/Ge uni-travelling carrier waveguide photodiode）、DOI: 10.1109/JLT.2014.2310780, Journal of Lightwave Technology を参照すると良い。
図４２Ａ−Ｂに例示したような構造におけるＧｅ／ＧｅＳｉ層は、２００−１，０００ｎｍ、そして、幾つかの場合に、５００−１，０００ｎｍ、そして、幾つかの場合に、１，０００ｎｍ以上の範囲の厚さを有することが可能である。該マイクロストラクチャ穴は、漏斗状、円筒状、台形状、ピラミッド状とすることが可能であり、且つ表面におけるその横方向寸法は、３００ｎｍ乃至１，３００ｎｍ、そして、幾つかの場合に、６００ｎｍ−１，２００ｎｍ、そして、幾つかの場合に、８００ｎｍ−１，５００ｎｍ、そして、幾つかの場合に、１，５００ｎｍ以上の範囲とすることが可能である。該穴の深さは、２００ｎｍ乃至１，０００ｎｍ、そして、幾つかの場合に、１，０００ｎｍ以上の範囲とすることが可能である。該マイクロストラクチャ穴の間の間隔は、０（接触状態又は交差状態）乃至６００ｎｍ、そして、幾つかの場合に、１００ｎｍ−８００ｎｍ、そして、幾つかの場合に、８００ｎｍ以上の範囲とすることが可能である。該マイクロストラクチャ穴は部分的に該Ｇｅ／ＧｅＳｉ内とさせることが可能であり、該Ｓｉ界面へ該Ｇｅ／ＧｅＳｉを貫通して延在することが可能であり、且つ、幾つかの場合に、該πＳｉ内へ延在することが可能である。該πＳｉ層も低ドープＰ又はＮＳｉ層とすることが可能であり、その固有抵抗は１０Ω・ｃｍ以上で、且つ、幾つかの場合に、２５Ω・ｃｍ以上で、且つ、幾つかの場合に、１００−１，０００又はそれ以上のΩ・ｃｍとすることが可能である。ＢＯＸ層を該Ｉ又は低ドープＳｉ層の下側に設けることが可能であり、且つ、幾つかの場合に、該Ｉ又は低ドープＳｉは基板とすることが可能である。幾つかの場合に、該底部表面に入射する光信号をフォーカスさせ且つ該信号を該光検知器へフォーカスさせるために該Ｓｉ基板の底部上にマイクロレンズを形成することが可能である。アノードとカソードとに印加される逆バイアスは−１Ｖ乃至−３５Ｖ又はそれ以上、そして、幾つかの場合に、−１Ｖ乃至−５Ｖ、そして、幾つかの場合に、−１Ｖ乃至−３．３Ｖの範囲とすることが可能である。Ｍ１とＭ２との間の間隔は、幾つかの場合に、３００ｎｍ乃至３，０００ｎｍ、そして、幾つかの場合に、３，０００ｎｍ以上の範囲とすることが可能である。データレートは、１Ｇｂ／ｓ乃至５０Ｇｂ／ｓ、そして、幾つかの場合に、５０Ｇｂ／ｓ以上、そして、幾つかの場合に、１Ｇｂ／ｓ以下の範囲とすることが可能である。幾つかの場合に、該データレートは、１０乃至４０Ｇｂ／ｓの範囲とすることが可能である。インパルス応答に対する該フォトダイオードのライズタイムは、１ピコ秒乃至１００ピコ秒、そして、幾つかの場合に、１０ピコ秒乃至１００ピコ秒、そして、幾つかの場合に、３０ピコ秒以下の範囲とすることが可能である。該ライズタイムはインパルス応答の先端エッジの１０−９０％として定義することが可能である。
図４２Ｂは、図４２Ａと同様であるが、傾斜ドーピングを確保するためにＧｅ／ＧｅＳｉの上部表面上にＰ＋ウエルを付加させており、その場合の該表面におけるドーピングレベルはを高いものとさせており、且つそのドーピングレベルは該Ｓｉ界面へ向けて深さとともに減少している。マイクロストラクチャ穴４２１４も円錐状又はピラミッド状ではなく矩形状として図示されている。
図４３Ａは、図４２Ａと同様であるが、該Ｉ又は低ドープＳｉ内にＰ荷電ウエルが付加されている。ＢＯＸ層が包含されており、且つ、幾つかの場合に、ＢＯＸ層は必要ではない場合がある。マイクロストラクチャ穴４３１２は該Ｇｅ／ＧｅＳｉ層内とすることが可能であり、且つ、幾つかの場合に、該Ｉ又は低ドープＳｉ領域内へ延在することが可能である。逆バイアスがアノードとカソードとの間に印加され、そのバイアス電圧は−３Ｖ乃至−３５Ｖの範囲とすることが可能であり、そして、幾つかの場合に、−３５Ｖよりも一層高い負の電位とさせることが可能である。アバランシェ利得は、３ｄＢ−３０ｄＢ又はそれ以上の範囲とすることが可能である。
図４３Ｂは図４３Ａと同様であるが、Ｐドープとするか又は軽度にＰドープとさせることの可能な該Ｇｅ／ＧｅＳｉ層内にＰ＋ドープウエルが付加されている。マイクロストラクチャ穴４３１４は該Ｇｅ／ＧｅＳｉ内とすることが可能であり、且つ、幾つかの場合に、該Ｉ又は低ドープＳｉ内に延在することが可能である。光学信号は該上部表面に入射することが可能であり、且つ、幾つかの場合に、該底部表面に入射することも可能である。
図４２Ａ−Ｂ及び図４３Ａ−Ｂは、Ｇｅ／ＧｅＳｉ・オン・Ｓｉの簡単化した部分断面図を示しており、その場合に、ＢＯＸ層はオプションとすることが可能であり、且つ該Ｇｅ／ＧｅＳｉ層又は領域はＰドープされており且つ、幾つかの場合に、Ｐ＋ドープされており、且つ、幾つかの場合に、πドープされていて、従って、光学信号が該上部表面に入射するか及び／又は該底部表面へ入射すると、該Ｇｅ／ＧｅＳｉ内に電子／正孔が発生され、その場合に、電子は少数キャリアであり且つ該光検知器が逆バイアス状態にあると、電子は該カソードへ向かって掃引され、且つその場合に、該Ｐ層又は領域上の電極がアノードであり且つ該Ｎ領域上の電極がカソードである。該光発生された電子は単一走行キャリア（ＵＴＣ）となることが可能であり、且つ電子は正孔よりも一層早いドリフト速度を有しているので、このＵＴＣ光検知器はバイポーラ又は正孔により支配されるキャリア光検知器よりも一層高速である。例えば、参考文献のPiels et al.、４０ＧＨｚＳｉ／Ｇｅ単一走行キャリア導波路フォトダイオード（40 GHz Si/Ge uni-travelling carrier waveguide photodiode）、Journal of Lightwave Technology, DOI 10.1109/JLT.2014.2310780 を参照すると良い。
図４２Ａ−Ｂ及び図４３Ａ−Ｂに例示したような構造における波長は１，１００ｎｍ乃至１，６００ｎｍの範囲とすることが可能であり、そして、幾つかの場合に、波長は９００ｎｍ乃至１，６５０ｎｍの範囲とすることが可能であり、その場合に、フォトンは支配的に該Ｇｅ／ＧｅＳｉ領域において吸収され、且つ、幾つかの場合に、上部表面の照射の場合に、該波長範囲は８００ｎｍ−１，６５０ｎｍの範囲とすることが可能であり、その場合に、フォトンは支配的に該Ｇｅ／ＧｅＳｉ領域において吸収される。
図４２Ａ−Ｂ及び図４３Ａ−Ｂに不図示のものは、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣであり、それは該ＵＴＣのＰＤ／ＡＰＤ／ＳＰＡＤとモノリシックに集積化させることが可能である。ＵＴＣＡＰＤ／ＳＰＡＤの利点は、ノイズ即ち雑音の低下である。何故ならば、そのイオン化プロセスにおいては電子のみが関与するからである。
図４４Ａ−Ｂ、４５Ａ−Ｃ，４６Ａ−Ｄは、幾つかの実施例に基づく、マイクロストラクチャ穴光検知器とＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとのモノリシック集積化のための簡単化した基本的な段階を示している。図４４Ａは、ＣＭＯＳプロセス用の開始物質を示しており、それは低ドープＰ装置層を具備するＳＯＩ基板からなる。図４４ＢはディープＮウエル４４０６とシャロー（浅い）Ｐウエル４４１０の形成を示している。該ドープウエルはドーパントイオンの拡散によるか、及び／又はドーパントイオンのイオン注入によって形成させることが可能である。図４４Ｃは、該Ｎ及びＰ領域にコンタクトするためのカソード４４２２及びアノード４４２０金属及び／又はシリサイドの形成を示している。図４４Ｄはマイクロストラクチャ穴４４１２の形成を示しており、該穴はドライエッチ及び／又はウエットエッチによってエッチングさせることが可能である。ウエットエッチの場合には、反転ピラミッドを形成することが可能である。
図４４Ａ−Ｄ、４５Ａ−Ｃ，４６Ａ−Ｄに不図示のものは、光検知器の間及び／又はＣＭＯＳＡＳＩＣの間の電気的及び／又は光学的の両方に対する分離トレンチである。更に不図示のものは、マイクロストラクチャ穴及び／又は電極の表面上に付着させる場合がある二酸化シリコン等の誘電体層である。更に不図示のものは、反射防止コーティング、平坦化層、該光検知器から該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへの送信線、及び該モノリシック集積化を完成させるための何らかのその他の層又はコンポーネントである。該上部表面上の電極及び／又はいずれかの電気的コンタクトを、介在物が必要でないようにプリント回路基板上の電極へ直接的にコンタクトさせることが可能な該底部表面上の電気的コンタクトへ接続させるためのトランスシリコンビア（ＴＳＶ）を形成することが可能である。
図４５Ａ−Ｃの開始点は図４４Ａである。そのプロセスは図４４Ｂ−Ｄと同様である。図４５Ａにおいて、低ドープディープＮウエル４５０６を形成し、次いで高度にドープしたシャローＰウエル４５１０を形成する。図４５Ｂはカソード４５２２とアノード４５２０との形成を示している。図４５Ｃは、マイクロストラクチャ穴４５１２の形成を示している。
図４６Ａにおいて、開始物質が示されている。図４６Ｂにおいて、シャローＮウエルがＰ装置層内に形成され、且つシャローＮウエルがその表面上に形成される。図４６Ｃにおいて、カソード４６２２及びアノード４６２０電極がＮ及びＰ表面上に、夫々、形成され且つ、図４６Ｃにおいて、マイクロストラクチャ穴４６１２が形成される。
図４７Ａ−Ｃ及び４８Ａ−Ｃは、幾つかの実施例に基づく、噛み合い型光検知器をＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させるための簡単化した基本的な処置段階を示している。図４７ＡはＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣ用の開始物質を示しており、その場合には、ＳＯＩ基板が使用され且つ装置層は低ドープＰ型半導体である。図４７Ｂは、該低ドープＰ半導体の表面上に金属噛み合い部４７２２及び４７２０の形成を示している。図４７Ｃは、噛み合い型電極間のマイクロストラクチャ穴４７１２の形成を示している。この金属−半導体―金属（ＭＳＭ）構造において、バイアス電圧は順方向バイアスか又は逆方向バイアスのいずれかとすることが可能であり、というのは、該半導体への該金属コンタクトはショットキーコンタクトか又はＭＯＳコンタクトとすることが可能であり、且つ連続するダイオードだからである。
図４８Ａ−Ｃに示したプロセスの開始点も図４７Ａである。図４８Ａにおいて、Ｐ及びＮウエルを形成する。図４８Ｂにおいて、噛み合い型電極を該Ｐ及びＮウエル上に形成する。そして、図４８Ｃにおいて、マイクロストラクチャ穴４８１２を形成する。
幾つかの場合に、図４７Ａ−Ｃ及び４８Ａ−Ｃに例示した構造において、Ｇｅ／ＧｅＳｉ層を該Ｐ−装置層上に成長させることが可能であり、且つ該Ｇｅ／ＧｅＳｉもＰ−ドープとすることが可能であり、Ｐ及びＮウエルは該Ｇｅ／ＧｅＳｉ及び／又はＳｉ上に形成することが可能であり且つその処理ステップは同様である。幾つかの場合に、該ＢＯＸ層は必要ではない場合がある。例えば、Ｇｅ／ＧｅＳｉ・オン・Ｓｉ光検知器用の図４２Ａ−Ｂ及び図４３Ａ−Ｂを参照すると良い。
図４９Ａ−Ｆは、幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能なＧｅ／ＧｅＳｉ・オン・Ｓｉ噛み合い型フォトダイオードに対する基本的な製造段階を示している。これらのＧｅ／ＧｅＳｉフォトダイオードのアレイはＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスとモノリシックに集積化させることが可能である。
図４９Ａは、開始物質を示しており、この場合にはＰ装置層を有するＳＯＩであり、且つ、幾つかの場合に、該Ｐ装置層は低ドープ又はπドープとすることが可能である。幾つかの場合に、該装置層はＮドープ又は低Ｎドープとすることが可能であり、且つ該Ｐ及びＮは交換可能である。幾つかの場合に、該開始物質は低ドープ又はπドープＳｉウエハで該ＢＯＸ層がないものとすることが可能である。
図４９Ｂは、バッファ層有りか又は無しでのＳｉ上のＧｅ又はＧｅＳｉの成長を示しており、且つ該Ｇｅ／ＧｅＳｉは緩和させるか又は歪ませることが可能である。該Ｇｅ／ＧｅＳｉ層の厚さは２００ｎｍ乃至１，０００ｎｍ又はそれ以上の範囲とすることが可能である。
図４９Ｃは、該Ｓｉ装置層へ該Ｇｅ／ＧｅＳｉ内へのトレンチのエッチングを示している。幾つかの場合に、Ｇｅ／ＧｅＳｉのストリップは選択的区域成長によって形成させることが可能であり、その場合にはトレンチのエッチングは必要ではない。
図４９Ｄは、該Ｇｅ／ＧｅＳｉ内のＰ＋ウエルの形成及び該低ドープＰＳｉ内のＮ＋ウエルの形成を示している。
図４９Ｅは、該Ｐ及びウエルに対するオーミックコンタクト、及び、幾つかの場合に、別の段階で形成することが可能なＭ１及びＭ２噛み合い型電極の形成を示している。
図４９Ｆは、マイクロストラクチャ穴４９１２のエッチングを示している。
図４９Ａ−Ｆにおいて不図示のものは、パッシベーション層で、それは部分的に又は完全にマイクロストラクチャ穴及び該Ｇｅ／ＧｅＳｉのいずれかの露出端部を被覆することが可能である。そして、幾つかの場合に、パッシベーション層は、該Ｓｉの表面及び該Ｓｉのいずれかの露出端部を被覆することが可能である。更に不図示のものは、モノリシックに集積化させることが可能なＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣ、該光検知器から該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへの送信線、及びいずれかの電気的光学的分離トレンチ等である。
図５０は、幾つかの実施例に基づく、ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能なＧｅ／ＧｅＳｉ・オン・Ｓｉフォトダイオードの簡単化した部分概略断面図を示している。該ＢＯＸ層はオプションとすることが可能である。Ｎ＋ウエルを該低ドープＰＳｉ層内へ拡散又はイオン注入させることが可能であり、且つ低ドープＰＧｅ／ＧｅＳｉをバッファ有りか又は無しで該Ｎ＋Ｓｉ上に成長させることが可能である。該Ｇｅ／ＧｅＳｉの厚さは３００ｎｍ−１，０００ｎｍ、そして、幾つかの場合に、１，０００ｎｍ以上の範囲とすることが可能である。Ｐ＋ウエルが該Ｇｅ／ＧｅＳｉの表面上に形成される。アノードを該Ｐ＋Ｇｅ領域の上に形成することが可能であり、且つカソードを該Ｎ＋Ｓｉ領域上に形成することが可能である。マイクロストラクチャ穴５０１２をＧｅ／ＧｅＳｉ内に形成することが可能であり、且つ、幾つかの場合に、該Ｐ＋領域内とすることが可能であり、且つ、幾つかの場合に、該Ｇｅ／ＧｅＳｉ内へ部分的に延在することが可能であり、且つ、幾つかの場合に、該Ｇｅ／ＧｅＳｉを貫通して延在することが可能である。該マイクロストラクチャ穴は周期的とすることが可能であり、且つ、幾つかの場合に、非周期的とすることが可能であり、且つ、幾つかの場合に、周期的で且つ非周期的とすることが可能である。該マイクロストラクチャ穴の横方向寸法は２００ｎｍ−１，８００ｎｍの範囲とすることが可能であり、且つ該穴の間の間隔は０（交差状態）−８００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、８００ｎｍ以上とすることが可能である。該マイクロストラクチャ穴は円筒状、漏斗状、円錐状、アメーバ状、正方形状、矩形状、三角形状、多角形状等とすることが可能である。光学信号は該上部表面へ入射することが可能であり、且つ、幾つかの場合に、該底部表面へ入射することが可能である。逆バイアスが該アノードとカソードとの間に印加され、そのバイアス電圧は−０．５乃至−１０Ｖの範囲であり、且つ、幾つかの場合に、−１乃至−３．３Ｖで、且つ、幾つかの場合に、−１０Ｖ以上で、例えば、−３５Ｖとすることが可能である。
図５０に例示したような構造におけるデータレートは、１０Ｇｂ／ｓ乃至２５Ｇｂ／ｓの範囲とすることが可能であり、そして、幾つかの場合に、２５Ｇｂ／ｓ乃至５０Ｇｂ／ｓ、そして、幾つかの場合に、５０Ｇｂ／ｓ以上、そして、幾つかの場合に、１０Ｇｂ／ｓ以下とすることが可能である。波長範囲は８００ｎｍ乃至１，６５０ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、９５０ｎｍ−１，２００ｎｍ、そして、幾つかの場合に、９９０ｎｍ−１，３５０ｎｍ、そして、幾つかの場合に、１，０００ｎｍ−１，５５０ｎｍ、そして、幾つかの場合に、１，５５０ｎｍ以上とすることが可能である。
図５１Ａ−Ｄは、マイクロストラクチャ穴の例の簡単化した部分概略断面図を示しており、その場合に、マイクロストラクチャ穴は、光学的屈折率が周囲物質よりも一層低い領域として定義することが可能である。例えば、図５１ＡはＳｉ内にエッチしたマイクロストラクチャ穴５１１２を示しており、該穴は屈折率が１であり且つＳｉの屈折率は３．４である。
図５１Ｂは、図５１Ａと同様であるが、マイクロストラクチャ穴５１１４は、例えば二酸化シリコン等の誘電体に埋設されており、尚、二酸化シリコンの屈折率は１．５であるがＳｉの屈折率は３．４である。
図５１Ｃは、マイクロストラクチャ穴の別の例を示しており、その場合に、該穴５１１６は屈折率が３．４のＳｉ物質から構成されており、且つ周囲物質はＧｅでありその屈折率は或る波長において４である。この例においては、該マイクロストラクチャ穴はＳｉ突起である。
図５１Ｄは、Ｓｉ層上に形成した誘電体島状部を示しており、その場合に、該誘電体は、例えば、Ｓｉ酸化物とすることが可能であり、且つＧｅが該誘電体島状部の上に成長されている。この例において、該マイクロストラクチャ穴５１１８は誘電体島状部であって、それは１．１乃至１．５の範囲の屈折率を有することが可能であり、且つ該Ｇｅは或る波長において屈折率が４であり、且つ該Ｓｉは或る波長において屈折率は３．４である。
図５１Ａ−Ｄに例示したような構造においてＳｉ内に穴をエッチングする場合に、該マイクロストラクチャ穴の寸法は３００−１，３００ｎｍ又はそれ以上の範囲とすることが可能であり、その場合に、該マイクロストラクチャ穴が１以外の屈折率を有している場合には、該マイクロストラクチャ穴の寸法を該穴内の屈折率で割り算すればよい。例えば、該穴が二酸化シリコンで充填されている場合には、該穴の寸法は１．２−１．５で割り算すれば良く、且つ、幾つかの場合に、該穴がＳｉ島状部である場合には、その寸法は１５０ｎｍ−８００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、８００ｎｍ以上とすることが可能である。
図５１Ａ−Ｄにおけるマイクロストラクチャ穴は周期的、又は非周期的、又は周期的で且つ非周期的とすることが可能である。該穴の横方向寸法は、同じものとすることが可能であり、且つ、幾つかの場合に、一つ又はそれ以上の異なる横方向寸法を有することが可能である。該マイクロストラクチャ穴の深さ又はマイクロストラクチャ島状部の高さは同じとすることが可能であり、又は一つを超える深さ又は高さを有することが可能である。
図５２は、噛み合い部の間にマイクロストラクチャ穴を有しラテラルＰ及びＮウエルを具備している噛み合い型Ｇｅ・オン・ＳｉＳＯＩフォトダイオードの簡単化した部分概略断面図を示している。該Ｓｉ基板上のＢＯＸ層は約１００−１５０ｎｍの厚さであり、且つ、幾つかの場合に、１００ｎｍよりも一層薄いものとすることが可能である。該Ｓｉ装置層はＩ又は低ドープであり且つ１０−５０ｎｍの範囲の厚さを有しており、且つ該Ｓｉ装置層上に成長されたＧｅ層はＩ又は低ドープであり且つ２５０乃至４００ｎｍの範囲の厚さを有している。該Ｎ＋及びＰ＋ウエルは噛み合い型金属電極Ｍ１及びＭ２下側の該Ｇｅ内に形成されている。該Ｎ＋及びＰ＋ウエルは約１００ｎｍ幅であり、該ウエルの深さは１０ｎｍ乃至４００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、部分的に該Ｇｅ内とさせることが可能であり、及び／又は、完全に該Ｇｅ層の深さを貫通することが可能である。例えば、参考文献のDehlinger et al.、高速ゲルマニウム・オン・ＳＯＩラテラルＰＩＮフォトダイオード（High-Speed Germanium-on-SOI Lateral PIN Photodiodes）、IEEE Photonics Technology Letters, Vol. 16, No. 11, November 2004 を参照すると良い。その図１では、この様な構造が図４に示されるように３６ＧＨｚに対する応答を示している。幾つかの実施例によれば、マイクロストラクチャ穴５２１２は、４００ｎｍ、そして、幾つかの場合に、６００ｎｍ、の直径即ち横方向寸法が付加されており、且つ正方形格子における２００ｎｍの穴の間の間隔があり、それらは感度を更に向上させることが可能であり且つ或る波長においてマイクロストラクチャ穴の無い同等の噛み合い型Ｇｅ・オン・ＳｉＳＯＩよりも一層大きなＥＱＥを有することが可能である。該マイクロストラクチャ穴５２１２は該Ｇｅ内に部分的にエッチさせることが可能であり、且つ、幾つかの場合に、該Ｇｅを貫通して、且つ、幾つかの場合に、該ＢＯＸ層へ到達させることが可能である。不図示のものは、メサの端部及び／又は、幾つかの場合に、該マイクロストラクチャ穴内側における二酸化シリコン等のパッシベーション層がある。該パッシベーションは該マイクロストラクチャ穴の内壁を被覆することが可能であり、且つ、幾つかの場合に、二酸化シリコン、Ｓｉ窒化物、及び／又は、その他の誘電体で該マイクロストラクチャを充填させることが可能である。逆バイアスをＭ１（カソード）とＭ２（アノード）との間に０．１Ｖ乃至３．３Ｖの範囲又はそれ以上の電圧、そして、幾つかの場合に、０．３Ｖ乃至１Ｖを印加させることが可能である。幾つかの場合に、逆バイアスが１０Ｖ又はそれ以上である場合にはアバランシェ利得となる場合がある。Ｍ１及びＭ２電極はＡｌ、又はＴｉ／Ａｌ、又はＮｉ／Ａｌとすることが可能であり、且つ、幾つかの場合に、シリサイドとすることが可能である。該電極の幅は該ウエルよりも一層小さいものとすることが可能であり、例えば１８０ｎｍ以下、そして、幾つかの場合に、６０ｎｍ以下とすることが可能である。該ウエル幅は、幾つかの場合に、２００ｎｍ以下、例えば１００ｎｍ以下、とすることが可能であり、且つ、幾つかの場合に、５０ｎｍ以下とすることが可能である。光感光性メサの横方向寸法は、１０×１０μｍ２、そして、幾つかの場合に、３０×３０μｍ２、そして、幾つかの場合に、５０×５０μｍ２とすることが可能である。幾つかの場合に、該光感光性区域は１０×１０μｍ２以下、例えば、５×５又は１×１とすることが可能であり、その場合には、電極幅は１４ｎｍ以下とすることが可能である。光学信号は該上部表面へ入射することが可能であり、且つ、幾つかの場合に、該底部表面即ち基板表面へ入射することが可能である。
図５３Ａは、幾つかの実施例に基づく、Ｇｅ・オン・ＳｉＳＯＩラテラルＰＩＮ噛み合い型光検知器の簡単化した３Ｄ概略図を示している。図示した光検知器はフォトダイオード、ＡＰＤ、ＳＰＡＤとすることが可能である。１００−３００ｎｍの範囲の厚さを有しておりＩ又は低ドープであるＧｅの薄い層を、Ｓｉハンドル層／ウエハ上の１０乃至１，０００ｎｍの範囲の厚さを有するＢＯＸ層上の５乃至２００ｎｍの範囲の厚さを有するＳｉ装置層の薄い層の上に成長させることが可能である。Ｐ及びＮウエルをＧｅ内に形成することが可能であり、それはＰ＋又はＮ＋ドープとさせることが可能で且つその深さは１０ｎｍ乃至１００ｎｍ、そして、幾つかの場合に、１０ｎｍ−５０ｎｍ、そして、幾つかの場合に、２０ｎｍ以下とさせることが可能である。噛み合い型電極５３２０を該Ｐ及びＮ領域上に形成させることが可能であり、該Ｐ及びＮウエルに対するオーミックコンタクトを形成する。該金属はＴｉ／Ａｌ、Ｃｒ／Ａｌ，Ａｌ，Ｎｉ／Ａｌ，Ｔｉ／Ｃｕ、Ｃｒ／Ｃｕ，Ｃｕ等とすることが可能である。マイクロストラクチャ穴５３１２は該Ｇｅ内へエッチさせることが可能であり、且つ該Ｇｅ内に部分的にエッチさせることが可能であり、且つ、幾つかの場合に、該Ｇｅを介して該ＢＯＸ層へ、且つ、幾つかの場合に、該Ｇｅ層を介して該Ｓｉ層へエッチさせることが可能である。該マイクロストラクチャ穴５３１２は１００ｎｍ乃至１，０００ｎｍ又はそれ以上、そして、幾つかの場合に、３００ｎｍ−１，２００ｎｍの範囲の横方向寸法を有することが可能である。該噛み合い型電極の間の間隔は３００ｎｍ乃至１，０００ｎｍ、そして、幾つかの場合に、２００ｎｍ−６００ｎｍ、そして、幾つかの場合に、２００ｎｍ未満、そして、幾つかの場合に、１，０００ｎｍを超えるものとすることが可能である。該電極５３２０及び該ドープしたウエルの幅は１０ｎｍ乃至３００ｎｍ、そして、幾つかの場合に、３０ｎｍ−１６０ｎｍの範囲とすることが可能である。該ドープしたウエルは該噛み合い型電極よりも僅かに一層幅広とすることが可能である。
図５３Ａ−Ｂに例示したような構造における光学信号の波長は、８００乃至２，０００ｎｍの範囲とすることが可能であり、且つデータレートは２５Ｇｂ／ｓ乃至５０Ｇｂ／ｓ、そして、幾つかの場合に、４０Ｇｂ／ｓ−６０Ｇｂ／ｓ又はそれ以上の範囲とすることが可能である。
非常に浅いＰ及びＮウエルは、ウエル深さが５−２０ｎｍでＮ＋Ｐ＋又はＮ＋＋Ｐ＋＋及び／又は縮退ドーピングを有しており、且つ、幾つかの場合に、Ｐ及びＮドーピングは、低電界の領域内における光発生されるキャリアの数を最小とさせるために、図５３Ａ−Ｂに例示されるような構造において使用することが可能である。
図５３Ｂは、図５２に示したような噛み合い型電極を具備する噛み合い型ラテラルＰＩＮ光検知器の簡単な３Ｄ概略図を示している。例えば、参考文献のKoester et al.、高性能光通信適用例用のＧｅ・オン・ＳＯＩ検知器／Ｓｉ−ＣＭＯＳ−増幅器受信器（Ge-on-SOI-Detector/Si-CMOS-Amplifier Receivers for High-Performance Optical-Communication Applications）、Journal of Lightwave Technology, Vol. 25, No. 1, January 2007 を参照すると良い。それはＣＭＯＳ／ＢｉＣＭＯＳプロセスと適合性があり、且つ１５Ｇｂ／ｓデータレートが検証されている。本特許明細書の幾つかの実施例によれば、マイクロストラクチャ穴５３１４が付加されている。
図５４Ａ−Ｃは図５２に示したような構造のＦＤＴＤシミュレーションを行った光吸収を示している。図５４Ａにおいて、該構造は円筒状穴を有しており、その直径は４００及び６００ｎｍであり、その間隔は正方形格子において２００ｎｍであり、且つＧｅの厚さは２５０ｎｍである。マイクロストラクチャ穴をＧｅを介して２５０ｎｍの深さへエッチし、Ａｌ電極の幅は１８０ｎｍである。ＥＱＥに直接比例する吸収は８００乃至１，０００ｎｍの波長範囲に対して示されている。実線の曲線５４１０は６００ｎｍの穴に対するものであり、且つ点線の曲線５４１２は４００ｎｍ直径の穴に対するものである。その吸収即ちＥＱＥは８００乃至１，０００ｎｍの波長範囲において５０％よりも一層大きくなっている。マイクロストラクチャ穴ＰＤのＥＱＥは、或る波長において、マイクロストラクチャ穴の無い同等のＰＤよりも一層高いものとすることが可能である。
図５４Ｂは、図５４Ａにおいてシミュレーションしたものと同様の構造のＦＤＴＤシミュレーションを示しており、その場合の波長範囲は１，０００−１，７００ｎｍで、マイクロストラクチャ穴は該Ｇｅ層の半分の深さへエッチしている。実線の曲線５４２０は６００ｎｍの直径の円筒状の穴に対するものであり、且つ点線の曲線５４２２は４００ｎｍの直径の円筒状の穴に対するものであり、且つ該穴は正方形格子において２００ｎｍの間隔を有しているものである。ＥＱＥの吸収は１，３５０ｎｍにおいて３０％よりも一層大きく、且つ、幾つかの場合に、１，３５０ｎｍにおいては１０％よりも一層大きい。
図５４Ｂの例におけるＥＱＥは或る波長において高々７０％であり、且つデータレートは４０Ｇｂ／ｓ以上とすることが可能であり、且つ、幾つかの場合に、４０−６０Ｇｂ／ｓとすることが可能である。
図５４Ｃは、該マイクロストラクチャ穴が該Ｇｅ層を介して該Ｓｉ層へエッチされていることを除いて、図５４Ｂと同様である。実線の曲線５４３０は６００ｎｍの直径の円筒状の穴の場合であり、且つ点線の曲線５４３２は４００ｎｍの直径の円筒状の穴に対するものである。マイクロストラクチャ穴を具備するラテラル噛み合い型ＰＩＮＧｅ・オン・ＳｉＳＯＩは、或る波長において、マイクロストラクチャ穴の無い同等の光検知器よりも一層高いＥＱＥを有することが可能である。マイクロストラクチャ穴ラテラルＰＩＮＧｅ・オン・ＳｉＳＯＩのＥＱＥは１，５５０ｎｍの波長において、１０％以上一層高いものであることが可能である。その吸収はＥＱＥに直接的に比例し、そして、幾つかの場合に、ＥＱＥと等しい場合がある。
図５５は、噛み合い型ＭＳＭ光検知器・オン・ＳＯＩの逆バイアス電圧に対する外部量子効率の実験データを示しており、その場合に、該装置層は図４７Ｃに例示したような構造及び本特許明細書に記載するその他の新規なラテラルショットキーＭＳＭ構造において１ミクロンの厚さである。該ＢＯＸ層は約１ミクロンの厚さであり、且つハンドルＳｉ基板は約７００ミクロンの厚さである。該装置層は低ドープＰ型であり、固有抵抗は約１０−２５Ω・ｃｍであり、且つ該金属噛み合い部はＡｌで該低ドープＰＳｉとショットキーコンタクトを形成している。マイクロストラクチャ穴は１，０００ｎｍ直径であり、且つ正方形格子において１，３００ｎｍ周期である。該穴はｄｒｉｅ（ディープ反応性イオンエッチング）を使用して約６００−８００ｎｍの深さへドライエッチしてある。該噛み合いＡｌ電極の幅は３００ｎｍであり、且つその間隔は１，０００ｎｍである。８５０ｎｍ波長がマルチモード又はシングルモードファイバーを使用して該上部表面へ入射させる。該グラフ内の三角形はマイクロストラクチャ穴の無い制御サンプルのＥＱＥを示しており、理解されるように、そのＥＱＥは約１３−１４％であって、それは理論計算と一致する。該グラフ内の正方形は、パッシベーションしていないマイクロストラクチャ穴を具備するＭＳＭ光検知器のＥＱＥであり、理解されるように、得られた最大のＥＱＥは−１０Ｖにおいて僅かに３０％を超えるものである。該グラフ内の円は、水素でパッシベーションしたマイクロストラクチャ穴を具備する同一のＭＳＭ光検知器のＥＱＥを示しており、その場合は、理解されるように、ＥＱＥは約８５％であり、それは理論的予測値である８６％に近い値である。その理論では、金属噛み合いフィンガが８５０ｎｍで所定位置とされ且つ穴が有る場合と無い場合とのＭＳＭ構造における光学フィールドのＦＤＴＤシミュレーションを使用している。理解されるように、この場合には水素を使用したパッシベーション（希釈したＨＦ溶液に３秒浸漬）が該穴の側壁における表面再結合を事実上全ての吸収されたフォトンを回収することが可能であるような点へ減少させることが可能であり、従ってＥＱＥは吸収したフォトンの数とほぼ等しい。その他のパッシベーション方法としては、原子層付着等の方法を使用しての、該Ｓｉの熱酸化物、Ａｌ酸化物、Ｓｉ二酸化物、Ｓｉ窒化物、Ｈｆ酸化物等の誘電体の付着等を包含することが可能である。該パッシベーション用酸化物は該基板の表面上及び該マイクロストラクチャ穴の側壁の表面上に形成させることが可能であり、且つ、幾つかの場合に、該マイクロストラクチャ穴を部分的に及び／又は完全に充填することが可能である。１ミクロン装置層ＳＯＩに対するＥＱＥのこの実験データは、ＭＳＭ構造ＦＤＴＤシミュレーションと良好な一致を示している。
図５６Ａ−Ｄは、図５５に示したＥＱＥを有する装置の８５０ｎｍ波長におけるインパルス応答を示している。理解されるように、図５６Ａ及び５６Ｃは、夫々、３及び１０Ｖのバイアスでのマイクロストラクチャ穴を有するＭＳＭに対するものであり、且つ、図５６Ｂ及び図５６Ｄはマイクロストラクチャ穴の無い同じウエハ上の制御サンプルに対するものである。理解されるように、マイクロストラクチャ穴の無いＭＳＭのインパルス応答はマイクロストラクチャ穴を有しており且つ水素でパッシベーションしたＭＳＭに対するものよりも著しく一層低い。その半値全幅は３８ピコ秒であり且つレーザパルス幅及びサンプリングスコープの応答時間等のシステム時間定数をデコンボルブ（deconvolve）した場合に、半値全幅は５０ミクロン直径を有するＭＳＭ光検知器に対して測定した３８ピコ秒よりも著しく一層短いものとすることが可能である。理解されるように、該インパルス応答に対するライズタイムは、１０−９０％振幅レベル（それは、ＬｉＤＡＲ等の飛行時間適用例に対してミリメータ範囲における深さ分解を有することが可能である）において約１０−２０ピコ秒である。データセンタ通信に対しては、１０−２５Ｇｂ／ｓのデータレートを得ることが可能であり、且つ、一層薄い装置層、例えば０．５ミクロン、で且つ電極間の間隔が約４００−６００ｎｍであり且つ電極幅が１６０ｎｍ−６０ｎｍの範囲であり、且つ、幾つかの場合に、６０ｎｍであり、例えば３０−１４ｎｍである場合には、該ＭＳＭ光検知器のデータレートは２５Ｇｂ／ｓより一層大きなものとすることが可能であり、且つ、幾つかの場合に、４０−５０Ｇｂ／ｓ、そして、幾つかの場合に、６０Ｇｂ／ｓ以上とすることが可能である。
図５７−５９は、幾つかの実施例に基づく、底部照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサーアレイの簡単化した部分断面図を示している。マイクロストラクチャ穴５７１２は吸収を向上させ、且つセンサーアレイの動作波長を拡張させるので、該センサーアレイは高速光データ通信、ＬｉＤＡＲ等の飛行時間適用例、及び近赤外波長におけるイメージングに使用することが可能である。ＣＭＯＳ／ＢｉＣＭＯＡＳＩＣがＳＯＩウエハの装置層内に製造し、且つ該ハンドルウエハは、例えば、ν又はπドーピング等の低ドープＰ又はＮとすることが可能である。該光検知器は該ＳＯＩのハンドル基板内に製造され、且つマイクロストラクチャ穴は該ＢＯＸ層へ数ミクロン以下内で該ハンドル基板内へエッチされる。図５７において、π型ハンドルウエハ上にＮウエル及びＰウエルを形成するためにイオン注入を使用することが可能である。ＣＭＯＳＡＳＩＣからの接続用電極５７４０は、ビアを介して該Ｎウエルへ形成することが可能であり、且つ該接続用電極は金属とすることが可能であり、且つ、幾つかの場合に、金属シリサイドとすることが可能である。接続用電極５７４０はビアを介して該ＣＭＯＳから該Ｐ層へ形成することが可能であり、且つ、幾つかの場合に、該Ｐ層はアノード等のメタリゼーションを有することが可能であり、且つＴＳＶ（トランスシリコンビア）を介しての代わりに共通接地へ接続させることが可能である。該Ｎウエルはカソードであり、且つ該Ｐウエルはアノードであり、且つ逆バイアスを該アノードと該カソードとの間に印加させることが可能である。該ハンドルウエハの厚さは２００ミクロン乃至数ミクロン、例えば３ミクロン、の範囲とすることが可能である。該マイクロストラクチャ穴５７１２は、該ハンドル基板内に、該ＢＯＸ層の数ミクロン以内へ、幾つかの場合に、該ＢＯＸ層へ３ミクロン以下内へ、そして、幾つかの場合に、該ＢＯＸ層へ１ミクロン以内へ、エッチングさせることが可能である。該マイクロストラクチャ穴は３００ｎｍ−１，５００ｎｍの範囲の直径を有することが可能であり、且つ、幾つかの場合に、５００ｎｍ−１，５００ｎｍ、そして、幾つかの場合に、７００ｎｍ−１，８００ｍ、そして、幾つかの場合に、８００ｎｍ−１，２００ｎｍの範囲とすることが可能である。該マイクロストラクチャ穴の間の間隔は、１００ｎｍ−６００ｎｍの範囲とすることが可能であり、そして、幾つかの場合に、６００ｎｍを超えるものとすることが可能である。該マイクロストラクチャ穴は周期的、及び／又は非周期的、及び／又はランダムとさせることが可能である。該マイクロストラクチャ穴の直径即ち横方向寸法は同じものとすることが可能であり、及び／又は、幾つかの場合に、同一のアレイ内において異なるものとすることが可能である。該マイクロストラクチャ穴は円形状、楕円状、正方形状、矩形状、多角形状、及び／又はアメーバ状とすることが可能である。該マイクロストラクチャ穴は、例えば、ＤＲＩＥを使用してドライエッチさせることが可能であり、且つ、幾つかの場合に、例えはＴＭＡＨを使用してドライエッチとウエットエッチとの組み合わせとすることが可能である。該マイクロストラクチャ穴の及び該Ｓｉの表面はネイティブ酸化物でパッシベーションさせることが可能であり、且つ、幾つかの場合に、例えば、表面再結合を減少させ、従ってＥＱＥを増加させるために原子層付着を使用して該表面上に付着させることが可能な誘電体でパッシベーションさせることが可能である。該パッシベーション用誘電体は該マイクロストラクチャ穴を部分的に充填させることが可能であり、且つ、幾つかの場合に、該マイクロストラクチャ穴を完全に充填することが可能である。該Ｎウエルはイオン注入させ、次いで熱アニールで活性化させることが可能であり、且つ該Ｐウエルもイオン注入させ且つ熱アニールで活性化させることが可能である。幾つかの場合に、該Ｐ及びＮウエルは拡散、及び／又はドーパントイオンのイン注入と拡散の組み合わせによって形成することが可能である。該マイクロストラクチャ穴をエッチングすることによって、該ＮウエルをπＳｉの厚さに係らずに該ＢＯＸ層近くに形成させることが可能であり、例えば、幾つかの場合に、該πＳｉは５０ミクロン又はそれ以上の厚さとすることが可能であり、且つマイクロストラクチャ穴を該ＢＯＸ層の数ミクロン内へエッチングさせることが可能である。該Ｎウエルは該ＢＯＸ層近くに近接して、且つ、幾つかの場合に、該ＢＯＸ層に接触して、イオン注入させることが可能である。電極は該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣから該Ｎウエルカソード領域へ形成させることが可能であり、且つアノードは該Ｐウエル上に形成させることが可能であり且つ該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへ接続させることが可能である。高データレート信号、飛行時間光学パルス、又はイメージとすることが可能な光信号は、８００−１，１００ｎｍの波長範囲で該裏側表面を照射することが可能であり、且つ、幾つかの場合に、９００−１，０６０ｎｍ、且つ、幾つかの場合に、１，０００−１，１００ｎｍの波長とすることが可能である。１０ミクロン以下のハンドル層厚さの場合、データレートは１Ｇｂ／ｓを超えるものとすることが可能である。ハンドル層厚さが３ミクロン以下の場合には、データレートは１０Ｇｂ／ｓ以上とすることが可能である。マイクロストラクチャ穴裏面照射ＣＭＯＳセンサアレイのＥＱＥは、或る波長において、マイクロストラクチャ穴の無い同等の裏面照射型ＣＭＯＳセンサアレイよりも一層大きいものとすることが可能である。例えば、参考文献のLee et al.、ＬｉＤＡＲ適用例用のＳＯＩをベースとした完全に枯渇させた検知器技術での裏照射型飛行時間イメージセンサ（A Back-Illuminated Time-of-Flight Image Sensor with SOI-Based Fully Depleted Detector Technology for LiDAR Application）、Proceedings 2018, 2, 798; doi: 10.3390/proceedings2130798 を参照すると良い。更に、例えば、参考文献のYokogawa et al.、回折性光捕獲ピクセルを具備するＣＭＯＳイメージセンサのＩＲ感度向上（IR sensitivity enhancement of CMOS Image Sensor with diffractive light tra;pping pixels）、Scientific Reports 7:3832, DOI:10 1038/g41598-017-04200-y を参照すると良い。
電気的及／又はび光学的用の分離トレンチ５７６０該ＢＯＸ層へエッチングさせることが可能であり、且つ、幾つかの場合に、該分離トレンチは該ハンドル層内へ部分的にエッチングさせることが可能であり、且つ、幾つかの場合に、オプションとすることが可能である。
図５８は、該Ｎウエルもマイクロストラクチャ穴５７１２の側壁上とすることが可能であるということを除いて、図５７と同様である。この構造においては、光発生されたキャリアの通過時間を、例えば、図５７に示した構造と比較して、該Ｐ及びＮウエルの近接性に起因して減少させることが可能である。該通過時間における減少は一層高速の光検知器とさせることが可能である。該センサアレイは２×２乃至１，０００×１，０００又はそれ以上の範囲のアレイ寸法を有することが可能である。
図５８に例示されるような構造におけるマイクロストラクチャ穴の側壁上にＮドーピングがある場合には、該ＳＯＩウエハの該ハンドル層は、該吸収領域における印加された電界の存在に起因して、速度における著しい損失無しで、一層厚いもの、例えば、５０ミクロンを超えるもの、とすることが可能である。注意すべきことであるが、該Ｐ及びＮは交換させることが可能であり、且つ該ハンドル基板は低ドープＰ又はＮで固有抵抗が１００Ω・ｃｍより大きなもの、且つ、幾つかの場合に、１，０００Ω・ｃｍとさせることが可能である。
図５９は、マイクロストラクチャ穴５７１２の表面上にＧｅ及び／又はＧｅＳｉ合金を成長させることが可能であることを除いて、図５７と同様な構造を示している。Ｐ及びＮウエルは該Ｇｅ／ＧｅＳｉ層とコンタクトして形成される。Ｇｅ／ＧｅＳｉの付加により、裏面照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサアレイの波長は１，８００ｎｍへ拡張させることが可能であり、且つ、幾つかの場合に、１，０００ｎｍ−１，６００ｎｍとすることが可能である。マイクロストラクチャ穴裏面照射型アレイセンサのＥＱＥは、或る波長において、マイクロストラクチャ穴の無い同等の裏面照射型センサよりも一層大きいものとすることが可能である。
図５９に例示したＧｅ／ＧｅＳｉ・オン・Ｓｉ構造はＰＤ／ＡＰＤ／ＳＰＡＤアレイを形成することが可能である。
図６０Ａ及び６０Ｂは、幾つかの実施例に基づく、マイクロストラクチャ穴裏面照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサアレイの断面図及び底面図を夫々示している。マイクロストラクチャ穴６０１２は該ＢＯＸ層の数ミクロン内、例えば、２ミクロン未満、へエッチングされている。Ｐ及びＮドーパントイオンを該マイクロストラクチャ穴の側壁内へ拡散させ、且つ隣接するマイクロストラクチャ穴は図６０に示すように異なるドーパント極性を有することが可能である。該ＰＩＮ構造はラテラルであり且つ該吸収領域内に強力な電界を与え、且つ該ハンドルウエハは２００−１ミクロンの範囲の厚さを有することが可能である。逆バイアスを、該ＢＯＸ層を介して該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへの金属又は金属シリサイドとすることが可能な接続用電極を介して、アノードとカソードのドープした領域へ印加させることが可能である。
マイクロストラクチャ穴６０１２は４００−１，８００ｎｍの範囲の横方向寸法を有することが可能であり、且つ、幾つかの場合に、６００−１，２００ｎｍの範囲であり、且つ円形状、楕円状、正方形状、矩形状、多角形状、六角形状、及び／又はアメーバ状とすることが可能であり、且つ１０ミクロン乃至２００ミクロンの範囲のエッチ深さを有することが可能であり、且つ幾つかの場合に、１０ミクロン未満とすることが可能である。幾つかの場合に、該エッチ深さは１ミクロン乃至５０ミクロンの範囲とすることが可能である。該マイクロストラクチャ穴は、ＤＲＩＥを使用してドライエッチさせることが可能であり、且つドライエッチとウエットエッチとの組み合わせとすることが可能であり、その場合にはエッチ深さはファセット角によって制限されるものではなく、例えば、反転ピラミッドの場合には、エッチ深さは約５４度の結晶面によって制限される。該マイクロストラクチャ穴は周期的及び／又は非周期的、及び／又はランダムとさせることが可能である。該穴は誘電体でパッシベーションさせることが可能であり、且つ部分的に又は完全に該マイクロストラクチャ穴を充填させることが可能である。
図６０Ａ−ＢのラテラルＰＩＮはフォトダイオードとすることが可能であり、且つ、幾つかの場合に、ＡＰＤ，そして、幾つかの場合に、ＳＰＡＤアレイ、そして、幾つかの場合に、アレイ内におけるＰＤ，ＡＰＤ，ＳＰＡＤの組み合わせとすることが可能である。逆バイアスを該Ｎカソードと該Ｐアノードとの間に印加させることが可能であり、その場合の逆バイアス電圧は０．５Ｖ−３．３Ｖ、そして、幾つかの場合に、１Ｖ−１０Ｖ、そして、幾つかの場合に、１Ｖ−３５Ｖ、そして、幾つかの場合に、３５Ｖを超えるものの範囲とすることが可能である。速度、即ちデータレート帯域幅、即ち１０−９０％ライズタイムは、該Ｓｉ／ＧｅＳｉ／Ｇｅ内に光発生されたキャリアの通過時間及び容量によって決定することが可能である。データセンタ相互接続適用例用の該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣは、相互インピーダンス増幅器及び信号処理のため及び処理済みの電気信号を該データセンタ内の他のコンポーネントと通信するためのその他のエレクトロニクスから構成されている場合があり、そして、幾つかの場合に、該ＡＳＩＣもＡＰＤ／ＳＰＡＤ装置及び電気信号の条件付け、処理、及び送信のための全ての必要なエレクトロニクスをバイアスさせて制御するためのエレクトロニクスを包含している場合があり、且つ、幾つかの場合に、該ＡＳＩＣは、更に、３Ｄ画像処理などの画像処理用のエレクトロニクス、及び読み出しエレクトロニクス、及び画像を表示させるために必要なエレクトロニクスを包含している場合があり、且つ、幾つかの場合に、該ＡＳＩＣは、更に、飛行時間エレクトロニクス及びＬｉＤＡＲ適用例等の空間的及び深さ分解能を決定するために必要なエレクトロニクスを包含している場合がある。光信号及び／又は光画像は該底部表面へ入射する。
Ｇｅ及び／又はＧｅＳｉは、また、図５９及び図６０Ａにおけるように、ラテラルＧｅ・オン・ＳｉＰＩＮＰＤ／ＡＰＤ／ＳＰＡＤを形成するために、該穴内に成長させることが可能である。
図６０Ａ−Ｂに例示したような構造におけるデータレートは、１０乃至５０Ｇｂ／ｓ又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、２５−５０Ｇｂ／ｓ又はそれ以上とすることが可能であり、且つ該１０−９０％ライズタイムは、５ｐｓ乃至１００ｐｓ、そして、幾つかの場合に、１０ｐｓ−１００ｐｓの範囲とすることが可能である。利得は３ｄＢ乃至３０ｄＢ又はそれ以上の範囲とすることが可能であり、且つＧｅ又はＧｅＳｉの無い波長範囲は５００乃至１，１００ｎｍの範囲とすることが可能であり、且つＧｅ／ＧｅＳｉが有る場合には、５００乃至２，０００ｎｍ、そして、幾つかの場合に、１，８００−２，０００ｎｍの範囲とすることが可能である。
ＳＰＡＤモードにおいては、図６０Ａ−Ｂに例示したような構造における利得は１００，０００−１，０００，０００又はそれ以上の範囲とすることが可能である。
図６０Ａ−Ｂに例示したような構造におけるＰＮ，ＰＩＮ，ＰＩＰＮのドーピング分布の場合、該光検知器はフォトダイオード、又はアバランシェフォトダイオード、又は単一フォトンアバランシェフォトダイオードとすることが可能である。該マイクロストラクチャ穴の間の間隔は１００ｎｍ−５００ｎｍの範囲とすることが可能である。該光検知器層の厚さは３０ｎｍ−５，０００ｎｍ、そして、幾つかの場合に、３００ｎｍ−３，０００ｎｍの範囲とすることが可能である。該光検知器は裏面ＣＭＯＳイメージセンサ又は正面照射型ＣＭＯＳイメージセンサとすることが可能である。逆バイアスが該アノード（Ｐ）と該カソード（Ｎ）との間に印加され、その逆バイアス電圧は０．７Ｖ乃至３５Ｖ、そして、幾つかの場合に、０．７Ｖ−３．３Ｖ、そして、幾つかの場合に、３．３Ｖ−１５Ｖの範囲とすることが可能である。
図６０Ｂは単一ピクセル底面図であり、マイクロストラクチャ穴６０１２はラテラルＰ及びＮドープ領域を有しており、且つ該穴は隣の穴が反対のドーピング極性を有するように配置されている。分離トレンチを包含させることが可能であり、その場合に、該分離トレンチは該底部ハンドル層内に部分的にエッチさせることが可能であり、且つ、幾つかの場合に、該分離トレンチは該ＢＯＸ層へ完全にエッチさせることが可能である。
マイクロストラクチャ穴６０１２は円形状、楕円状、多角形状、アメーバ状、とすることが可能であり、且つ周期的又は非周期的又はランダム配置とさせることが可能である。該マイクロストラクチャ穴は円筒状、漏斗状、又は円錐状の形状とさせることが可能である。該穴の横方向寸法は３００乃至１，５００ｎｍの範囲とすることが可能であり、そして、幾つかの場合に、１，５００ｎｍを超えるものとすることが可能である。幾つかの場合に、該穴の横方向寸法は５００乃至１，２００ｎｍの範囲とすることが可能である。該穴の間の間隔は、１００ｎｍ乃至６００ｎｍの範囲とすることが可能であり、そして、幾つかの場合に、３００ｎｍ乃至１，０００ｎｍ、そして、幾つかの場合に、１，０００ｎｍを超えるものとすることが可能である。
図６１及び６２は、幾つかの実施例に基づく、マイクロストラクチャ穴底部照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサアレイの簡単化した部分断面図である。図６１において、マイクロストラクチャ穴６１１２は該ＢＯＸ層へエッチさせることが可能であり、且つＮドーパントイオンをその側壁内へ拡散させる。Ｐウエル該底部表面上に形成させることが可能である。接続用電極を該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣから該ＢＯＸ層を介して形成させることが可能であり、且つカソードを形成するためにＮドープ層へ接続させることが可能である。アノードメタリゼーションを該Ｐ層上に形成することが可能であり、且つ共通接地を介して及び／又はＴＳＶを介して該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへ接続させることが可能である。ただ一つのマイクロストラクチャ穴が示されているに過ぎないが、周期的及び／又は非周期的及び／又はランダムアレイを形成する複数の穴を形成することが可能である。
図６２は、複数の穴６２１２が示されており且つ該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへ共通電極を介して接続されている点を除いて、図６１と同様である。接続される穴の数は、１乃至１，０００又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、１−１００、そして、幾つかの場合に、１，０００個を超える数の穴、例えば、１０，０００−１，０００，０００個又はそれ以上の穴とすることが可能である。
図６３Ａ−Ｂは円形状の穴を具備する裏面照射型ＣＭＯＳ／ＢｉＣＭＯＳセンサアレイの簡単化した部分概略底面図を示している。図６３Ａにおいて、周期的な円形状の穴６３１２が正方形格子内に配置されている。図６３Ｂは、マイクロストラクチャ穴６３１２の非周期的及び／又はランダム配置を示している。ピクセルの寸法に依存して該センサアレイの各ピクセルは、１個乃至１，０００個又はそれ以上のマイクロストラクチャ穴を包含することが可能であり、且つ、幾つかの場合に、５−３０個のマイクロストラクチャ穴、そして、幾つかの場合に、１００個又はそれ以上のマイクロストラクチャ穴を包含することが可能である。幾つかの場合に、該穴の数は、１個のピクセル即ち感光性区域内において１，０００乃至１０，０００の範囲とすることが可能である。該マイクロストラクチャ穴の間の間隔は、１００ｎｍ乃至６００ｎｍの範囲とすることが可能であり、そして、幾つかの場合に、６００ｎｍを超える、例えば、１，０００ｎｍとすることが可能である。
図６４は、幾つかの実施例に基づく、六角形格子における六角形穴の例示している概略図である。穴６４１２はドライエッチングを使用して形成することが可能であり、且つ該穴の深さは該ＢＯＸ層へエッチさせることが可能であり、且つ、幾つかの場合に、該ＢＯＸ層の１又は２ミクロン内へエッチさせることが可能である。該六角形穴の間の間隔は、１００−５００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、３００−６００ｎｍとすることが可能である。該六角形穴の横方向寸法は３００乃至１，８００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、６００−１，２００ｎｍ、そして、幾つかの場合に、８００−１，０００ｎｍとすることが可能である。
分離トレンチ６４６０を該底部表面内へ部分的に該ハンドル層内へエッチングさせることが可能であり、且つ、幾つかの場合に、該ハンドル層を介して該ＢＯＸ層へエッチングさせることが可能である。該分離トレンチは、ピクセル間の電気的分離及び／又はピクセル間の光学的分離のためとすることが可能である。図６４に示されているものは、単一ピクセル又は１−１，０００，０００又はそれ以上のピクセルを有することが可能なアレイ内の複数のピクセルとすることが可能であり、且つ適用例は光データ通信、ＬｉＤＡＲ及び３Ｄイメージング、そして、幾つかの場合に、飛行時間イメージングを包含することが可能である。
図６５は、図４７Ｃに例示したような構造及び本特許明細書に記載したその他の新規なラテラルショットキーＭＳＭ構造において直径が１，０００ｎｍで周期が正方形格子において１，３００ｎｍであるマイクロストラクチャ穴を有する１ミクロン装置層・オン・ＳＯＩに対するＦＤＴＤシミュレーションした光学吸収ｖｓ波長を示している。点線の曲線６５１０は、或る波長において８００乃至１，１００ｎｍにおいて３０％より大きな吸収を有するマイクロストラクチャ穴を具備する１ミクロンＳｉ層・オン・ＢＯＸ層の吸収を示している。実線の曲線６５１２はマイクロストラクチャ穴の無い１ミクロンＳｉ層の吸収を示している。理解されるように、マイクロストラクチャ穴を具備する層による吸収は、或る波長において、マイクロストラクチャ穴の無い１ミクロン層の吸収のものよりも２０−３０％又はそれ以上大きいものであることが可能である。
図６６は、図４７Ｃに例示した構造及び本特許明細書に記載するその他の新規なラテラル又は垂直のショットキーＭＳＭ構造における０．５ミクロンＳｉ装置層・オン・ＳＯＩのＦＤＴＤシミュレーションを示している。実線の曲線６６１０に対するマイクロストラクチャ穴は直径が１，０００ｎｍであり且つ周期が正方形格子において１，３００ｎｍである。且つ、点線の曲線６６１２では、直径が１６００ｎｍであり且つ周期が正方形格子において９００ｎｍである。理解されるように、ＥＱＥが直接的に比例する吸収は、波長１，１００ｎｍにおいて１０％又はそれ以上とすることが可能である。
図６７Ａ−Ｂは、図４７Ｃに例示したような構造及び本特許明細書に記載されるその他の新規なラテラルショットキーＭＳＭ構造において８５０ｎｍ波長の照射が有る場合と無い場合のＩＶ特性の線形プロット及び片対数プロットを夫々示している。
図６７Ａにおける照射曲線６７１０は、１０乃至２５Ω・ｃｍの範囲の固有抵抗を有するＳｉ装置層に対するアルミニウム噛み合い型電極の連続するショットキーコンタクトの特性である。該噛み合い型フィンガの間の間隔は１，０００ｎｍであり且つ該噛み合い型フィンガの幅は３００ｎｍであり、且つ該噛み合い型フォトダイオードの感光性区域の横方向寸法は５０ミクロンである。
図６８Ａ−Ｄ及び６９Ａ−Ｄは、幾つかの実施例に基づく、図４７Ｃに例示したような構造及び本特許明細書に記載されるその他の新規なラテラルショットキーＭＳＭ構造においてマイクロストラクチャ穴を有する噛み合い型ＳｉＭＳＭのインパルス応答及びアイダイアグラムを示している。該マイクロストラクチャ穴は１，０００ｎｍの直径と正方形格子における１，３００ｎｍの周期とを有しており、ＳＯＩ基板上に１ミクロンの装置層を有している。図６８Ａ及び６８Ｃは、１０Ｖの逆バイアスでの同一のウエハ上の２つの異なる装置に対する２つのインパルス応答である。１０Ｖの逆バイアスで１０Ｇｂ／ｓにおいてのそれぞれのアイダイアグラムが図６８Ｂ及び６８Ｄである。
図６９Ａ−Ｄは、図６８Ａ−Ｄと同一の装置からのインパルス応答及びアイダイアグラムであるが、３Ｖの逆バイアスの場合である。該インパルス応答の下側に示されている該１０Ｇｂ／ｓアイダイアグラムはオープンであり且つＤＣＩ適用例における１０Ｇｂ／ｓデータレート送信のために使用することが可能である。
図７０は、図１４Ａに例示したような垂直ＰＩＮ構造におけるマイクロストラクチャ穴が有る場合と無い場合のＰＩＮ／ＮＩＰ垂直構造の容量変化の百分率を示している。該実験データで理解されるように、容量は、マイクロストラクチャ穴の無い同等の光検知器と比較してマイクロストラクチャ穴の有る光検知器の場合には、５０％又はそれ以上一層少ないものとすることが可能である。この容量における減少は、減少されたＲＣ時定数とすることが可能であり、そのことは、マイクロストラクチャ穴の無い同等のＰＤ／ＡＰＤ／ＳＰＡＤよりもＰＤ、ＡＰＤ、又はＳＰＡＤとすることが可能な光検知器に対して一層高い速度又はデータレート帯域幅とさせることを可能とさせる。
図７１は、Ｓｉ層・オン・ＳＯＩにおけるＦＤＴＤシミュレーションした光学的吸収を示している。そのＳｉ装置層は、該プロットに示した如くに、１００ｎｍ−２００ｎｍの範囲である。マイクロストラクチャ穴の横方向寸法は７００ｎｍであり且つ正方形格子における周期は１，０００ｎｍである。該マイクロストラクチャ穴は円筒状であり且つ該ＢＯＸ層へエッチングされている。その縦軸は吸収であり、且つその横軸は８００−１，１００ｎｍの波長である。該吸収はＥＱＥに比例しており、且つ、幾つかの場合に、ほぼＥＱＥと等しい場合がある。該吸収は、５００ｎｍ厚さのＳｉ装置層に対して１，０５０ｎｍの波長において５０％又はそれ以上とすることが可能であり、且つ２００乃至３００ｎｍの厚さの装置層に対しては２０％又はそれ以上とすることが可能である。電極間隔が３００ｎｍ乃至５００ｎｍで且つ装置層が５００ｎｍ未満である場合、データレートは３０Ｇｂ／ｓ又はそれ以上とすることが可能であり、且つ、幾つかの場合に、２５−５０Ｇｂ／ｓ、そして、幾つかの場合に、５０Ｇｂ／ｓを超えるもの、そして、幾つかの場合に、１００Ｇｂ／ｓ又はそれ以上とすることが可能である。
図７２Ａ−Ｂは、幾つかの実施例に基づく、ＳｉＭＳＭの簡単化した部分断面図を示している。該ＳｉＭＳＭはＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。該ＳＯＩの装置層は非常に薄いものとすることが可能であり、その厚さは５０乃至５００ｎｍの範囲であって、且つ、幾つかの場合に、３００−１，０００ｎｍの範囲である。噛み合い型電極７２２０及び７２２２は、２０乃至１６０ｎｍの範囲の幅を有することが可能であり、且つ、幾つかの場合に、３０−６０ｎｍであり、且つ、該噛み合い型電極間の間隔は１００乃至６００ｎｍの範囲とすることが可能である。この様な間隔及び厚さで、該ＭＳＭは３０Ｇｂ／ｓ以上のデータレートを有することが可能であり、且つ、幾つかの場合に、６０−１００Ｇｂ／ｓ又はそれ以上とすることが可能である。ＥＱＥは或る波長において２０％又はそれ以上とすることが可能であり、且つ、幾つかの場合に、或る波長において５０％又はそれ以上、且つ、幾つかの場合に、或る波長において７０％又はそれ以上とすることが可能であり、その場合に、該波長範囲は８００乃至１，１００ｎｍの範囲とすることが可能である。該金属電極は該Ｉ又は低ドープＳｉに対してショットキーコンタクトを形成することが可能であり、且つ、幾つかの場合に、中間又は高ドープウエル７２１０及び７２０８とすることが可能なＰＮ接合を該電極の下側に形成することが可能であり、その場合に、該電極は該Ｐ及びＮ接合に対してオーミックコンタクトを形成する。該Ｐ及びＮ接合の深さは１０ｎｍ乃至５００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、５００ｎｍを超えるものとすることが可能である。低い電界を有する領域において光発生されるキャリアの数を最小とさせるために、深さが５乃至３０ｎｍの範囲である浅いＰＮ接合が望ましい場合がある。Ｐ及びＮウエル７２１０及び７２０８の幅は該噛み合い型電極の幅と同じであるか又は僅かに一層幅広とすることが可能である。逆バイアスを該ＰアノードとＮカソードとの間に印加させる。ショットキーコンタクトの場合には、ＩＶをほぼ対称的とすることが可能であるので、該ＭＳＭは逆バイアスと順バイアスの両方で動作させることが可能である。
マイクロストラクチャ穴７２１２は該Ｓｉ装置層内へ部分的にエッチングされ、且つ、幾つかの場合に、該Ｓｉ装置層を介して該ＢＯＸ層へエッチングされる。該マイクロストラクチャ穴７２１２は、Ｓｉ二酸化物及び／又はその他の誘電体で充填させることが可能である。該マイクロストラクチャ穴７２１２は、矩形状又は楕円状とすることが可能であり、その場合に、その狭い横方向寸法は１００乃至６００ｎｍの範囲とすることが可能であり、且つその広い横方向寸法は３００ｎｍ−１，０００ｎｍ又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、６００ｎｍ−１，７００ｎｍとすることが可能である。
図７２Ｂは、グローバルに成長させるか及び／又は選択的区域成長させることが可能なＧｅ／ＧｅＳｉ・オン・Ｓｉが付加されていることを除いて、図７２Ａと同様である。該Ｇｅ層は１００乃至５００ｎｍの範囲の厚さを有することが可能であり、且つ該Ｓｉは１０乃至３００ｎｍ又はそれ以上の範囲の厚さを有することが可能である。該ＢＯＸ層はオプションとすることが可能である。該ＢＯＸ層の厚さは、Ｓｉハンドル層又は基板上で１０乃至１，０００ｎｍ又はそれ以上の範囲とすることが可能である。該Ｇｅ及び該ＳｉはＩ又は低ドープとさせることが可能である。Ｐ及びＮのウエルはＭ１及びＭ２下側の該Ｇｅ内に形成することが可能である。波長は８００乃至２，０００ｎｍの範囲とすることが可能であり、且つデータレートは２５乃至５０Ｇｂ／ｓの範囲とすることが可能であり、且つ、幾つかの場合に、４０−６０Ｇｂ／ｓ、そして、幾つかの場合に、６０−１００Ｇｂ／ｓ又はそれ以上とすることが可能である。逆バイアスを該Ｐアノードと該Ｎカソードとの間に印加させ、その電圧は−１Ｖ乃至−３．３Ｖの範囲とすることが可能であり、且つ、ＡＰＤ／ＳＰＡＤ用の幾つかの場合に、該逆バイアス電圧は−３．３Ｖ乃至−３５Ｖ又はそれ以上の範囲とすることが可能である。該ＥＱＥは或る波長において２０％又はそれ以上とさせることが可能であり、且つ、幾つかの場合に、或る波長において５０％又はそれ以上とすることが可能であり、且つ、幾つかの場合に、或る波長において７０％又はそれ以上とすることが可能である。光信号は該上部表面及び／又は該底部表面に入射することが可能である。
図７２Ａ−Ｂに不図示のものは、モノリシックに集積化させることが可能なＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣである。
上述したこれらのラテラルＰＩＮ噛み合い型光検知器に対する適用例は、データセンター相互接続、飛行時間ＬｉＤＡＲ、ＬｉＤＡＲイメージング、及び／又は３Ｄイメージング等を包含することが可能である。この様な検知器は、データセンター適用例に対する総合データレート帯域幅を増加させるためにアレイ状に製造させることが可能であり、且つ、幾つかの場合に、高密度アレイ、例えば、高分解能ＬｉＤＡＲイメージング及び／又は３Ｄイメージングのために１０，０００−１，０００，０００ピクセルとすることが可能である。
該マイクロストラクチャ穴の横方向寸法は、幾つかの場合に、該マイクロストラクチャ穴を充填する物質の光学的屈折率によって分割することが可能である。
図７３は、図７２Ａ−Ｂに図示した装置の簡単化した部分概略平面図である。マイクロストラクチャ穴７２１２は、長尺及び幅狭などの異なる横方向寸法を有することが可能である。この様な孔７２１２は偏光感受性とすることが可能であり且つ偏光光多重化のためにしよいウすることが可能である、その場合に、光の選択的偏光が光検知器の偏光感受性が望ましくない場合の光学系のデータ帯域幅を増加させることが可能である。上述した如く、伸長型マイクロストラクチャ穴を対応する噛み合い型電極と直交する配向状態で形成させることが可能である。
噛み合い型電極７２２０及び７２２２が図７３に示した如くにマイクロストラクチャ穴と交差している場合、該Ｓｉ又はＧｅ／ＧｅＳｉにおいて光発生されたキャリアは該電極への明らかな経路を有しており且つ該マイクロストラクチャ穴によって阻止されることはなく、そのことは一層高速のＭＳＭ光検知器とさせることが可能である。この様な構成において、該電極の間隔は該マイクロストラクチャア穴の寸法によって制限されることはない。
図７４Ａ−Ｂは、Ｓｉが存在する領域上に選択的区域成長されたＧｅ及び／又はＧｅＳｉの概略断面図を示している。図７４Ａにおいて、ＳＯＩウエハでフロントエンドプロセス（ＦＥＯＬ）を開始し、その場合に、Ｇｅ及び／又はＧｅＳｉ光検知器をＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクス又はＡＳＩＣの前に、製造させることが可能である。マイクロストラクチャ穴７４１２のパターンを該装置層内に該ＢＯＸ層へエッチングさせることが可能であり、尚該ＢＯＸ層は幾つかの場合にはオプションとすることが可能である。該ＢＯＸ層がオプションである場合には、該Ｓｉ表面上に誘電体層を付着させることが可能であり、その場合に該穴はその底部においてエッチングされる。次いで、Ｇｅ及び／又はＧｅＳｉを該Ｓｉ表面上に成長させてマイクロストラクチャ穴を有するＧｅ／ＧｅＳｉ層のパターンを形成することが可能である。この場合に、Ｇｅ及び／又はＧｅＳｉ内に形成される穴は選択的区域成長によるものであって、ドライエッチング又はウエットエッチングなどのエッチングによるものではない。エピタキシャル成長によって該マイクロストラクチャ穴を形成することの利点は、該穴の表面がエッチングによって損傷されることが無く且つ暗電流を減少させ及び／又は光発生されるキャリアの再結合を減少させることである。Ｐウエル７４１０及びＮウエル７４０８は、図示した如くに、該Ｇｅ及び／又はＧｅＳｉ内に形成することが可能であり、且つ該Ｐ及びＮウエルの表面上にオーミック電極を形成することが可能である。逆バイアスを該アノード（Ｐ）とカソード（Ｎ）との間に印加させることが可能であり、その逆バイアス電圧は−１乃至−１０Ｖの範囲、そして、幾つかの場合に、−１０Ｖより大きな電圧とさせることが可能である。該電極は噛み合い型ラテラルフォトダイオードの噛み合いフィンガーＭ１及びＭ２を形成することが可能である。
図７４Ｂは、該穴が誘電体７４３０で充填されており、且つその表面を化学的機械的研磨（ＣＭＰ）を使用して平坦化させることが可能である点を除いて図７４Ａと同様である。例えば該誘電体の上に電極を形成することが可能である。該誘電体と交差する電極の１例が図７３に示されており、その場合に、該電極、例えばＭ２、は図７４Ｂの平面図とすることが可能な図７２Ａ−Ｂに示したように該誘電体及び該Ｇｅ及び／又はＧｅＳｉの両方と交差する。
該マイクロストラクチャ穴の横方向寸法は、幾つかの場合に、該マイクロストラクチャ穴を充填する物質の光学的屈折率によって分割させることが可能である。
図７５Ａは、図７４Ａに示した装置の平面図である。図７５Ａに図示していないものは、Ｍ１及びＭ２を該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへ接続させている送信線である。更に、単一の光検知器が示されているが、１×４、２×４、又は一層高い次数のアレイからなる光検知器アレイ等の複数の光検知器を単一チップ上に集積化させ且つ更なる信号処理のために対応するＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣエレクトロニクスへ接続させることが可能である。
図７５Ｂは、図７４Ｂの簡単化した平面図を示しており、且つそこに包含されていないものは、該フォトダイオードを該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣ、及び、この場合には、複数の検知器、へ接続させる送信線であり、且つ、それは単一チップ上に形成され且つ更なる信号処理のために対応するエレクトロニクスへ接続される。
対応するＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへモノリシックに集積化された光検知器は、寄生容量及びインダクタンスが著しく減少されており、そのことは性能及び歩留まりを著しく改善させる。光検知器又は光検知器アレイが対応するＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣチップ及び／又はその他の電子的チップへワイヤボンディングされる従来技術においては、該ワイヤボンドの寄生インダクタンスが歩留まりを著しく劣化させる場合があり、従って配送するまえに各ユニットに対してアクティブな光学的及び電気的なテストが必要とされ、そのことは受信機光学的サブアッセンブリ（ＲＯＳＡ）のコストを著しく増加させる場合がある。ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化した光検知器／光検知器アレイの場合には、本特許明細書に記載されるように寄生容量、抵抗、インダクタンスが著しく減少され、その性能はワイヤボンディングによる従来装置よりも、帯域幅及び感度の点で著しく改良されている。更に、本特許明細書に記載されるモノリシックに集積化された光検知器アレイ及びＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣは、製造上の一様例の利点が得られ且つ著しく一層高い歩留まりを有しており、従って単にスポットテストが必要であるにすぎず、その結果ＲＯＳＡのコストを著しく減少させる。
図７６は、図７４Ａに示したような装置の簡単化した平面図を示しており、その場合に、２つの噛み合い型電極が該Ｇｅ及び／又はＧｅＳｉ表面上に穴７６１２に近接して形成されている。この形態においては、該Ｇｅ及び／又はＧｅＳｉ内に発生される光キャリアは
図示した如くに形成されているＭ１及びＭ２電極へ迅速に掃引させることが可能であり、且つ該光発生されたキャリアは穴を「迂回」する必要がない。この電極配置は、本特許明細書に記載される実施例に基づいて、誘電体で完全に又は部分的に充填することが可能なマイクロストラクチャ穴を具備するＳｉ及び／又はＧｅ及び／又はＧｅＳｉ表面上に形成した任意の噛み合い型光検知器上に設けることが可能である。
図７７Ａ−Ｂは、Ｓｉ表面上に付着させたＳｉ二酸化物／誘電体の簡単化した断面及び
平面を夫々示しており、その場合に、スロット７７０２として構成された穴はクロスハッチ即ち網目等のパターンを形成している。該スロットはＳｉ二酸化物／誘電体島状部を形成するためのエッチングによって形成させることが可能である。
図７７Ｂは、Ｇｅ及び／又はＧｅＳｉが成長することを望まない区域の上をＳｉ二酸化物／誘電体が被覆している例を示している。図示した如きＳｉの露出表面は、Ｇｅ及び／又はＧｅＳｉの低温バッファ有りか又は無しでＧｅ／ＧｅＳｉを成長させることが可能な区域である。
図７８Ａは、Ｇｅ及び／又はＧｅＳｉ・オン・Ｓｉの選択的区域エピタキシャル成長の簡単化した概略断面図を示しており、該表面は例えばＣＭＰを使用して平坦化させることが可能である。該Ｇｅ及び／又はＧｅＳｉ７８１０の厚さは１００乃至４００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、２００−６００ｎｍ、そして、幾つかの場合に、５０−４５０ｎｍとすることが可能である。該Ｇｅ及び／又はＧｅＳｉ７８１０はＩ又は低ドープＮ又はＰとすることが可能である。
図７８Ｂは、図７８Ａの簡単な部分概略平面図を示しており、Ｇｅ及び／又はＧｅＳｉがクロスハッチパターンでエピタキシャル的に選択的区域成長される区域を示している。
該マイクロストラクチャ穴の横方向寸法は、幾つかの場合に、該マイクロストラクチャ穴を充填する物質の光学的屈折率によって分割することが可能である。
図７９Ａは、図７８Ｂの断面の簡単化した部分概略図であって、Ｐ＋及びＮ＋ウエルが該Ｇｅ／ＧｅＳｉ上に形成されており且つ同時にＰ＋及びＮ＋ウエルを例えばＰＭＯＳ及びＮＭＯＳ用に形成させることが可能である。
図７９Ｂは、簡単化した部分概略断面図を示しており、オーミック電極が該Ｐ及びＮウエル上に形成されており且つ噛み合い型Ｇｅ及び／又はＧｅＳｉフォトダイオードを形成するＭ１及びＭ２電極とすることが可能である。接続用電極７９２４もＰＭＯＳとＮＭＯＳの下側に且つ該Ｐ＋及びＮ＋ウエルがそれらの下側に形成されていることが示されている。
図８０は、図７９Ｂの簡単化した部分概略平面図を示している。噛み合い型電極８０２０及び８０２２は更なる信号処理のためにＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣエレクトロニクスへ接続されている送信線へ接続されている。光学信号は該上部表面へ入射し、且つ、幾つかの場合に、該底部表面へ入射することが可能である。Ｓｉ二酸化物及び／又は誘電体島状部によって形成されたＧｅ及び／ＧｅＳｉ層内のマイクロストラクチャ穴８０１２は、４００ｎｍ乃至１，５００ｎｍ、そして、幾つかの場合に、４００ｎｍ−１，２００ｎｍの範囲の直径即ち横方向寸法を有することが可能である。マイクロストラクチャ穴８０１２の形状は正方形、矩形、楕円、及び円形とすることが可能である。そして更に、該マイクロストラクチャ穴は周期的及び／又は非周期的とすることが可能である。該マイクロストラクチャ穴の間の間隔は１００ｎｍ乃至５００ｎｍ、そして、幾つかの場合に、３００ｎｍ−１，０００ｎｍの範囲とすることが可能である。該光検知器は単独及び／又はアレイにおけるように複数とすることが可能であり、且つＣＭＯＳ／ＢｉＣＭＯＳエレクトロニクスへ接続されている。該光検知器の横方向寸法は、１ミクロン乃至１，０００ミクロン又はそれ以上の範囲とすることが可能である。光データ通信の場合、該光検知器の横方向寸法は５ミクロン−５０ミクロンの範囲とすることが可能であり、且つ、幾つかの場合に、５０ミクロン−１，０００ミクロン又はそれ以上とすることが可能である。ＬｉＤＡＲ適用例の場合、該横方向寸法は１０ミクロン−１，０００ミクロンの範囲とすることが可能であり、そして、幾つかの場合に、１，０００ミクロンより大きなものとすることが可能である。イメージング適用例の場合、該横方向寸法は、１ミクロン乃至１００ミクロンの範囲とすることが可能であり、そして、幾つかの場合に、１００ミクロンより大きなものとすることが可能である。波長は８００ｎｍ乃至１，６５０ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、８００ｎｍ−１，３５０ｎｍ、そして、幾つかの場合に、１，０００ｎｍ−１，４００ｎｍ、そして、幾つかの場合に、１，１００ｎｍ−１，５５０ｎｍとすることが可能である。マイクロストラクチャ穴を有する光検知器は、或る波長において、マイクロストラクチャ穴の無い同等の光検知器よりも一層高い外部量子効率を有することが可能である。データレートは、データセンター相互接続適用例の場合、１Ｇｂ／ｓ乃至１００Ｇｂ／ｓ又はそれ以上の範囲とすることが可能である。そして、飛行時間適用例の場合、該１０−９０％ライズタイムは１ピコ秒乃至１００ピコ秒の範囲とすることが可能である。イメージングの場合、マイクロストラクチャ穴を有するイメージングセンサのＥＱＥは、或る波長において、マイクロストラクチャ穴の無い同様のイメージングセンサのＥＱＥよりも一層高いものとすることが可能である。逆バイアスが該アノードと該カソードとの間に印加される。
図８１Ａ−Ｄは、ＳＯＩウエハ上の噛み合い型Ｓｉフォトダイオードの簡単化した部分概略断面図を示している。図８１Ａにおいて、マイクロストラクチャ穴８１１２は該ＢＯＸ層へエッチングされており、且つ、幾つかの場合に、該ＢＯＸ層内へエッチングさせることが可能である。Ｐ及びＮウエルを、ＰＭＯＳ及びＮＭＯＳトランジスタ用のＰ及びＮウエルとして同時に形成させることが可能である。オーミック電極をＰ＋及びＮ＋ウエル上に形成することが可能であり、且つマイクロストラクチャ穴を有するラテラルＳｉフォトダイオードの噛み合い型フィンガーとさせることが可能である。幾つかの場合に、該マイクロストラクチャ穴は誘電体で充填することが可能であり、且つ該表面を例えばＣＭＰを使用して平坦化させることが可能である。該装置層は１０乃至１，０００Ω・ｃｍ又はそれ以上の範囲の固有抵抗を有することが可能であり、且つ該Ｓｉ装置層の厚さは４０ｎｍ乃至２，０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、１００ｎｍ−２，０００ｎｍとすることが可能である。該マイクロストラクチャ穴の横方向寸法は４００ｎｍ−１，２００ｎｍの範囲とすることが可能であり、且つ該マイクロストラクチャ穴の間の間隔は１００ｎｍ乃至６００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、６００ｎｍを超えるものとすることが可能である。該マイクロストラクチャ穴は周期的なアレイで配置させることが可能であり及び／又は周期的に配置させることが可能であり、及び、幾つかの場合に、ランダムとさせることが可能である。
図８１Ｂは、図８１Ａと同様であるが、異なる点としては、トレンチ８１２４が１００乃至１，０００ｎｍの範囲の深さへ該Ｓｉ内にエッチングされており、且つＮウエル８１０８及びＰウエル８１１０を、図示した如くに、トレンチ８１２４の側壁及び底部内へ形成させることが可能な点である。オーミックコンタクト電極を該トレンチ内に形成することが可能であり、それはマイクロストラクチャ穴を有するラテラルＰＩＮフォトダイオードのＭ１及びＭ２噛み合い部である。図８１Ｃ及び８１Ｄは、夫々、図８１Ａ及び８１Ｂと同様である。図８１Ｃの場合、該ＳｉＢＯＸ界面に近接してディープＰ＋領域８１３０が形成されている。該Ｐ＋領域８１３０は該感光性区域の全領域にわたって延在しており、且つ例えばボロンイオンのディープイオン注入によって形成することが可能である。アノード電極８１２６が該表面から該ディープＰ＋領域へ形成されている。逆バイアスが該Ｍ１を包含する該アノードと、カソードＭ２との間に印加される。該ディープＰ＋アノード８１２６と該浅いカソードとの間の電界は光発生されるキャリアを逆バイアス下で該アノード及びカソードへ掃引することの手助けとなることが可能である。
図８１Ｄは、図８１Ｂと同様であるが、異なる点としては、ディープＮ＋領域８１３２が、例えば、リン及び／又は窒素イオンのイオン注入によって形成することが可能な感光性領域の全底部表面わたって延在している点である。ディープ電極コンタクト８１２８がカソードを形成しているＮ＋領域へ設けられている。逆バイアスが該Ｍ１アノードと該Ｍ２カソード、及び該ディープカソード、との間に印加され、且つＰとＮとは交換可能である。
図８２Ａは、ＳＯＩウエハ上に形成されたマイクロストラクチャ穴を有するＳｉラテラルＰＩＮ光検知器の簡単な部分断面図を示している。マイクロストラクチャ穴８２１２が該装置層内へ部分的に又は完全にエッチングされている。図示される如く、該マイクロストラクチャ穴は該ＢＯＸ層へエッチングされる。該Ｓｉ装置層は１２０ｎｍ乃至２，０００ｎｍの範囲の厚さを有することが可能であり、且つ幾つかの場合に、１，０００ｎｍ乃至２，０００ｎｍ、そして、幾つかの場合に、２００ｎｍ−１，０００ｎｍとすることが可能である。該Ｓｉ装置層はＩ又は低ドープＰ又はＮとすることが可能であり且つ１０乃至１，０００Ω・ｃｍ又はそれ以上の範囲の固有抵抗を有することが可能である。Ｐ及びＮウエルが該マイクロストラクチャ穴の側壁内へ形成されており、そして、幾つかの場合に、部分的にエッチングした孔が該装置層内にある箇所においては、該Ｐ及びＮウエルを該穴の側壁内及び該穴の底部に形成することが可能である。該マイクロストラクチャ穴８２１２は、例えば、円形状、楕円状、矩形状、正方形状、多角形状とさせることが可能である。該マイクロストラクチャ穴の横方向寸法は、４００ｎｍ乃至１，２００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、６００ｎｍ乃至１，０００ｎｍ、そして、幾つかの場合に、１，２００ｎｍより一層大きいものとすることが可能である。該穴の間隔は１００ｎｍ乃至５００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、３００ｎｍ−１，０００ｎｍ、そして、幾つかの場合に、６００ｎｍ−１，５００ｎｍ、そして、幾つかの場合に、１，５００ｎｍより一層大きいものとすることが可能である。
図８２Ｂは、図８２Ａの概略平面図を示しており、その場合に、該マイクロストラクチャ穴８２１２は六角形パターンに配置されている。接続用電極８２２０が該Ｐ穴をＰ送信線８２４０へ接続して形成されており、且つ接続用電極８２２２がＮ穴をＮ送信線８２４２へ接続するために形成されている。該接続用電極は又該Ｐ＋及びＮ＋領域へのオーミックコンタクトを形成することも可能である。幾つかの場合に、付加的な電極を該Ｎ＋及びＰ＋領域の上に形成し、且つ該接続用電極へ接続することが可能である。そして、幾つかの場合に、透明金属導電性酸化物を該Ｐ＋及びＮ＋領域上に形成して直列抵抗を減少させることが可能である。該マイクロストラクチャ穴間で該Ｓｉ内に光発生されたキャリアは容易に該アノード又はカソードへ掃引され、且つ該装置の帯域幅は該装置層の厚さによって決定されるのではなく、Ｐ＋及びＮ＋マイクロストラクチャ穴の間の距離によって決定され、その距離は１００ｎｍ乃至１，０００ｎｍの範囲の距離、及び、幾つかの場合に、２００ｎｍ−６００ｎｍの範囲で調節させることが可能である。該送信線はＣＭＯＳ及びＢｉＣＭＯＳＡＳＩＣへ接続し、光学的及び／又は電気的な分離トレンチは図示されていないがそれは光検知器及びエレクトロニクスの最適な性能のために必要である場合がある。単一の光検知器のみが示されているが、アレイ等の複数の光検知器を更なる信号処理及び他の電子コンポーネントへの送信のために適宜のＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへ接続して形成させることが可能である。更に、全モノリシック集積化チップを誘電体及び／又はポリマーを使用して封止させることが可能であり、且つ該チップの底部に半田バンプ技術及びトランスシリコンビアを使用して電気的コンタクトを形成することが可能である。幾つかの場合に、該半田バンプは該チップの表面上とすることが可能である。該光検知器の横方向寸法は１ミクロン乃至１，０００ミクロン又はそれ以上の範囲とすることが可能である。該マイクロストラクチャ穴は周期的なパターンで配置させることが可能であり、又は非周期的に配置させることが可能である。多少変形したこの構造は、前述した如く、ＳＯＩウエハの背面上に形成することが可能である。
図８２Ｃは、図８２Ｂと同様であるが、異なる点は、マイクロストラクチャ穴８２１２が正方形パターンで配置されており且つ或る極性を有する各マイクロストラクチャ穴は反対極性のマイクロストラクチャ穴によって取り囲まれており、且つ接続用電極が誘電体によって分離された状態で互いに交差している点である。
図８３Ａ−Ｃ及び８４Ａ−Ｃは、幾つかの実施例に基づく、ＳＯＩウエハ上のマイクロストラクチャ穴の光学的吸収のＦＤＴＤシミュレーションを示している。
図８３Ａは、厚さが１００−１２０ｎｍの範囲のＳｉ装置層内のマイクロストラクチャ穴の簡単化した部分概略断面図を示しており、該マイクロストラクチャ穴は６００ｎｍの直径の横方向寸法を有しており、且つ正方形格子において８００及び９００ｎｍの周期を有しており、且つ該穴はＢＯＸ層へエッチングされている。該ＢＯＸ層はＳｉ基板上に２００ｎｍである。その光学フィールドは垂直入射である。
図８３Ｂは、８００−９５０ｎｍの範囲の波長に対する光学吸収ｖｓ波長を示している。種々の曲線は６００ｎｍ直径と８００及び９００ｎｍ周期を有するマイクロストラクチャ穴、且つ１００及び１２０ｎｍのＳｉ装置層に対する吸収ｖｓ波長を示している。更に、穴無しの１００ｎｍのＳｉ装置層も示されている（曲線８３１０）。曲線８３１２は８００ｎｍ周期及び１００ｎｍ装置層に対するものである。曲線８３１４は９００ｎｍ周期及び１００ｎｍ装置層に対するものである。曲線８３１６は８００ｎｍ周期及び１２０ｎｍ置層に対するものである。曲線８３１８は９００ｎｍ周期及び１２０ｎｍ装置層に対するものである。理解されるように、マイクロストラクチャ穴を有する装置層は、或る波長において、マイクロストラクチャ穴の無い同等の構造よりも高い吸収を有することが可能である。該外部量子効率は該吸収に直接的に比例し、且つ、幾つかの場合に、該吸収とほぼ同じである場合がある。
図８３Ｃは、垂直入射（曲線８３２２）及び±１０度にわたり平均化した入射（曲線８３２０）に対しての装置層が７０ｎｍの厚さで穴の直径が６００ｎｍで且つ周期が８００ｎｍの場合に対する吸収ｖｓ波長を示している。
図８４Ａ−Ｃは、図８３Ａ−Ｃと同様であるが、異なる点はマイクロストラクチャ穴が図８４Ａに示されるようにＳｉＯ２で充填されている点である。
図８４Ｂは、図８４Ａに示した構造に対する光学吸収ｖｓ波長のＦＤＴＤを示している。そのマイクロストラクチャ穴は直径が６００ｎｍであり、正方形格子における周期が８００ｎｍであり、且つ該穴は該ＢＯＸ層へ延在している。更に、該穴はＳｉＯ２で充填されている。入射光学フィールドは該表面に対して垂直であり且つその垂直入射に対して±１０度にわたり平均化している。図８４Ｂは１２０ｎｍ乃至４００ｎｍの範囲の種々の装置層厚さに対しての吸収ｖｓ波長を示している。曲線８４１０は２００ｎｍに対するものであり、曲線８４１２は４００ｎｍに対するものであり、且つ曲線８４１４は１２０ｎｍに対するものである。図８４Ｃは装置層厚さ７０ｎｍに対する吸収ｖｓ波長を示している。
幾つかの場合に、図８３Ａ及び８４Ａに例示したような構造におけるマイクロストラクチャ穴は非周期的及び／又はランダムとさせることが可能であり、且つ、幾つかの場合に、該マイクロストラクチャ穴は周期的、非周期的、及び／又はランダムの任意の組み合わせとすることが可能である。
幾つかの場合に、図８３Ａ及び８４Ａに例示したような構造におけるマイクロストラクチャ穴は、該ＢＯＸ層内へエッチングさせることが可能であり、且つ、幾つかの場合に、該ＢＯＸ層を貫通してエッチングさせることが可能である。幾つかの場合に、該マイクロストラクチャ穴を充填する誘電体は該ＢＯＸ層とは異なる屈折率を有することが可能である。
図８３Ａ及び８４Ａに例示したような構造における装置層の厚さは、３０ｎｍ乃至５００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、７０ｎｍ乃至２，０００ｎｍとすることが可能である。該ＢＯＸ層の厚さは５０ｎｍ乃至２，０００ｎｍの範囲とすることが可能である。該マイクロストラクチャ穴の横方向寸法は、３００ｎｍ乃至１，０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、４００ｎｍ乃至１，５００ｎｍとすることが可能であり、且つ、隣接する穴の間の間隔は１００ｎｍ乃至１，０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、反転ピラミッド等の円錐形状の穴の場合、隣接する穴の間の間隔は接触状態及び／又は重畳状態とすることが可能である。該マイクロストラクチャ穴は円形状、矩形状、多角形状、アメーバ状、及び／又は複数の形状の任意の組み合わせとすることが可能である。
幾つかの場合に、３０−５００ｎｍの範囲の厚さを有するＧｅ及び／又はＧｅＳｉ層を薄いＳｉ層上にエピタキシャル的に成長させて図８３Ａ及び８４Ａに例示したような構造において波長範囲を１，０００ｎｍを超えて拡張させることが可能である。
図８５Ａ−Ｂは、薄いＳｉ装置層上のマイクロストラクチャ穴の簡単化した部分断面を示している。該装置層はＳＯＩ基板上にあり、その場合に、マイクロストラクチャ穴を該ＢＯＸ層内へ及び／又はそれを貫通してエッチングさせることが可能である。図８５Ａは、図８３Ａと同様であるが、異なる点は、穴８４１２が該ＢＯＸ層内へ及び／又はそれを貫通してエッチングされており、且つ、幾つかの場合に、該Ｓｉ層内へエッチングされており、且つ該マイクロストラクチャ穴を該ＢＯＸ層とは異なる屈折率を有する誘電体で充填させることが可能であり、且つ、幾つかの場合に、該ＢＯＸ層と同一又は同様の屈折率を有する誘電体で充填させることが可能である点である。該誘電体は該マイクロストラクチャ穴を部分的に又は完全に充填することが可能であり、且つ、幾つかの場合に、複数の領域が部分的に充填される穴の場合のように異なる誘電指数を有することが可能である。
ＳＯＩウエハ上の図８３Ａ及び８４Ａに例示したような構造においては、幾つかの場合に、該Ｓｉ装置層は部分的に又は完全に枯渇即ち空乏化される場合があり、且つ該装置層は５ｎｍ乃至２００ｎｍの範囲の厚さで薄くすることが可能であり、且つ、幾つかの場合に、１０ｎｍ乃至３５ｎｍとすることが可能であり、且つＢＯＸ層は１０ｎｍ乃至２００ｎｍの範囲の厚さを有することが可能であり、且つ、幾つかの場合に、２０ｎｍ乃至１００ｎｍとすることが可能であり、且つ、幾つかの場合に、２００ｎｍより大きなものとすることが可能であり、且つ該ハンドル基板は真性とすることが可能であり、且つ、幾つかの場合に、１ミクロン乃至７００ミクロンの範囲の厚さで軽度にドープさせることが可能であり、且つ、幾つかの場合に、１ミクロン乃至３ミクロン、そして、幾つかの場合に、３ミクロン乃至５ミクロンとすることが可能である。
該マイクロストラクチャ穴の横方向寸法は、幾つかの場合に、該マイクロストラクチャ穴を充填する物質の光学的屈折率によって分割させることが可能である。
図８６Ａは、マイクロストラクチャ穴光検知器の概略断面図を示している。該装置層はＢＯＸ層へエッチングされてマイクロストラクチャ穴８６１２を形成しており、且つ該装置層はＧｅ及び／又はＧｅＳｉの成長を望まない区域において除去することが可能であり、且つ、幾つかの場合に、Ｇｅ及び／又はＧｅＳｉのエピタキシャル成長を望まない箇所を、Ｓｉ二酸化物又はＳｉ窒化物等の誘電体で該Ｓｉ装置層を被覆させることが可能である。露出したＳｉ表面上にＧｅ及び／又はＧｅＳｉの選択的区域エピタキシャル成長を使用することは、マイクロストラクチャ穴を有するＧｅ／ＧｅＳｉ・オン・Ｓｉ光検知器を形成することが可能である。Ｐ及びＮドーピングを噛み合い的に形成することが可能であり、且つ噛み合いＭ１及びＭ２電極は該Ｐ及びＮウエルへオーミックコンタクトを形成することが可能である。該Ｇｅ及び／又はＧｅＳｉ層の厚さは２０ｎｍ乃至５００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、３０ｎｍ乃至４５０ｎｍ、そして、幾つかの場合に、５００ｎｍより大きなものとすることが可能である。該マイクロストラクチャ穴８６１２は周期的、及び／又は、非周期的、及び／又は、ランダム、及び／又は、それらの任意の組み合わせとすることが可能である。該マイクロストラクチャ穴の横方向寸法は４００ｎｍ乃至１，５００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、３００ｎｍ乃至１，５００ｎｍとすることが可能であり、且つ、隣接する穴の間の間隔は１００ｎｍ乃至６００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、５０ｎｍ乃至３００ｎｍ、そして、幾つかの場合に、３００ｎｍ乃至１，０００ｎｍとすることが可能である。幾つかの場合に、該穴の間の間隔は０．５波長乃至１波長の範囲とすることが可能であり、且つ、幾つかの場合に、Ｇｅ及び／又はＧｅＳｉ等の物質とすることが可能である。光は該上部表面に入射することが可能であり、且つ、幾つかの場合に、光は該底部表面に入射することが可能である。幾つかの場合に、該Ｇｅ・オン・Ｓｉ光検知器の選択的区域成長は該底部表面上又は該ハンドルウエハ表面上に形成することが可能であり、且つ該ＣＭＯＳ及び／又はＢｉＣＭＯＳエレクトロニクスを該装置層上に形成することが可能である。この様な装置は該ＣＭＯＳ及び／又はＢｉＣＭＯＳエレクトロニクスとの電気的コンタクトの容易な形成を可能とさせ、特に、高密度アレイの光検知器（それはフォトダイオード／ＡＰＤ／ＳＰＡＤとすることが可能）の場合にそうである。該装置層上にＡＳＩＣエレクトロニクスを及び反対側の表面上に光検知器アレイを形成することについては既に記載しており、例えば、図５８乃至図６４を参照すると良い。図８６Ａは、ラテラルＰＩＮＧｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ穴光検知器を示しており、Ｓｉ装置層及び該Ｇｅ／ＧｅＳｉ層はＩ「真性」であるか又は低ドープＰ又はＮである。逆バイアスをＭ１アノードとＭ２カソードとの間に印加させ、その逆バイアス電圧は０．３Ｖ乃至３．３Ｖの範囲であり、且つ、幾つかの場合に、３．３Ｖ乃至３５Ｖであり、且つ、幾つかの場合に、３５乃至５０Ｖである。入射波長は８５０ｎｍ乃至１，１００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、９００ｎｍ乃至１，３５０ｎｍ、そして、幾つかの場合に、１，２００ｎｍ乃至１，６５０ｎｍであり、且つ、幾つかの場合に、１，５００ｎｍ乃至２，２００ｎｍである。
図８６Ｂは、Ｇｅ／ＧｅＳｉ・オン・Ｓｉマイクロストラクチャ穴光検知器の概略断面図を示している。該光検知器は、図８６Ａと同様の選択的区域エピタキシャル成長を使用して垂直ＰＩＮ構造を有している。該Ｓｉ装置層はＮ＋ウエルで完全に又は部分的にドープさせることが可能であり、且つ、該Ｇｅを介してエッチングすることにより、及び、幾つかの場合に、該Ｇｅ／ＧｅＳｉ層とは別の該Ｎ＋ウエルへのコンタクトを形成することにより該Ｎ＋ウエルとコンタクトするカソード電極を形成することが可能である。該噛み合い部及びこの場合には全てアノードとすることが可能である。該Ｇｅ／ＧｅＳｉ層厚さ及び該マイクロストラクチャ穴の寸法は図８６Ａと同様である。逆バイアス電圧を該アノードとカソードとの間に印加させる。該Ｐ及びＮは交換可能である。幾つかの場合に、該Ｇｅ／Ｓｉ層の一部をＮドープとさせることが可能である。幾つかの場合に、該装置層の一部をＰドープとして該Ｓｉ内にアバランシェダイオード、例えば、ＰＩＰＮ構造、及び、幾つかの場合に、ＰＮ構造、を形成することが可能である。
図８６Ｃは、Ｓｉマイクロストラクチャ穴垂直ＰＩＮを示しており、その場合に、該噛み合い部はアノードであり且つ該カソード電極は該Ｎ＋Ｓｉ上に形成させることが可能である。マイクロストラクチャ穴８６１２は周期的、及び／又は非周期的、及び／又はランダム、及びそれらの任意の組み合わせとすることが可能である。該マイクロストラクチャ穴は３００ｎｍ−１，２００ｎｍの範囲の横方向寸法を有することが可能であり、そして、幾つかの場合に、４００ｎｍ−１，０００ｎｍとすることが可能であり、且つ隣接する穴の間の間隔は１００ｎｍ−６００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、１００ｎｍ−１，０００ｎｍとすることが可能である。幾つかの場合に、該隣接する穴は、例えば、反転ピラミッドの場合に交差させることが可能である。該Ｉ又は低ドープＳｉの厚さは３５ｎｍ−１，０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、３５ｎｍ−４００ｎｍとすることが可能である。該Ｎ＋ウエル厚さは１０ｎｍ−１００ｎｍの範囲とすることが可能である。逆バイアスを該アノードと該カソードとの間に印加させ、その電圧範囲は０．３Ｖ−３５Ｖの範囲である。入射光学信号の波長は８００ｎｍ−１，０００ｎｍの範囲とすることが可能である。
図８６Ａ−Ｃに例示したような構造においてデータセンター相互接続適用例に対するデータレートは、１０Ｇｂ／ｓ−５０Ｇｂｓ／の範囲とすることが可能であり、且つ、幾つかの場合に、１００Ｇｂ／ｓまでとすることが可能である。複数の光検知器をＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能であり、且つ該ＳＯＩの正面表面又は裏側表面上のいずれかに設けることが可能であり、従ってＣＭＯＳ及びＢｉＣＭＯＳＡＳＩＣと光検知器アレイとは反対側の表面上に設けることが可能である。ＬｉＤＡＲ又はＬｉＤＡＲ適用例の場合、該マイクロストラクチャ穴光検知器の検知した光学パルスの１０−９０％又は２０−８０％ライズタイムにおけるライズタイムは、ピコ秒、例えば１−２０ピコ秒、の時間応答を有することが可能であり、且つ、幾つかの場合に、１−４０ピコ秒、そして、幾つかの場合に、５−１５ピコ秒、そして、幾つかの場合に、１０ピコ秒以下とさせることが可能である。これはミリメートルの深さ分解能を与えるものであり、一方、均等な量子効率を有する市販されているＳｉ光検知器ではナノ秒、即ち数十ナノ秒であることと対比される。横方向寸法において１−２５ミクロンのピクセル寸法を有する高密度ピクセルをＣＭＯＳイメージセンサー等のセンサーの場合、該マイクロストラクチャ穴光検知器は、マイクロストラクチャ穴の無い同等のＣＭＯＳイメージセンサーよりも、或る波長において、一層高いＩＲ感度を有することが可能である。該マイクロストラクチャ穴アレイは該ＣＭＯＳＡＳＩＣと同一の表面上に形成させることが可能であり、且つ、幾つかの場合に、該ＣＭＯＳイメージセンサーは該ハンドル基板上、又は該ＣＭＯＳＡＳＩＣの反対側の表面上で、且つマイクロストラクチャ穴を形成させることが可能である箇所に形成させることが可能である。
幾つかの場合に、図８８Ａ−Ｃに例示されているような構造において、該Ｉ又は低ドープＳｉはＮ型とすることが可能であり、且つ、幾つかの場合に、それは低ドープＰ型とすることが可能であり、且つ、幾つかの場合に、該アノード電極はショットキーコンタクトとすることが可能である。逆バイアスを該ショットキー金属コンタクトと該Ｎ−Ｓｉ層との間に印加させる。
図８７は、垂直ＰＩＮ光検知器の概略平面図である。該光検知器は、図８６ＣにおけるようにＳｉとするか、または図８６ＢにおけるようにＧｅ／ＧｅＳｉ・オン・Ｓｉとすることが可能であり、且つ該光検知器（複数）は該ＣＭＯＳ及び／又はＢｉＣＭＯＳＡＳＩＣと同じ表面上に形成させることが可能である。該Ｇｅ／ＧｅＳｉ層は選択的区域成長させることが可能であり、且つ該アノードは直列抵抗を減少させるために該マイクロストラクチャ穴の周りのグリッド即ち格子とすることが可能であり、且つ該カソードは該Ｇｅ／ＧｅＳｉ層を貫通するビア（ｖｉａ）をエッチングすることにより該Ｎ＋Ｓｉ層上に形成させることが可能であり、且つ該送信線は該ＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣへ接続させることが可能である。該光検知器の性能を最適化させるためにその他の電極形態を使用することが可能である。
図８８Ａ−Ｃは該上部装置層表面に入射する光学フィールドのＦＤＴＤシミュレーションを示している。該「装置層表面」は、図８８Ａに示したような２００ｎｍ厚さＢＯＸ層構造上の７０ｎｍ厚さのＳｉ装置層のものである。該マイクロストラクチャ穴８８１２は円形状であり且つ該ＢＯＸ層へエッチングされており、且つ周期的な正方形格子に配置されており、その直径は４５０ｎｍ−１，０００ｎｍの範囲である。光学信号は該表面に対して垂直に入射する。
図８８Ｂは、吸収ｖｓ波長を示しており、その場合に、吸収は２つの異なるマイクロストラクチャ穴直径に対して外部量子効率に直接的に比例している。実線の曲線８８２０は、穴直径が１，０００ｎｍで且つ周期が１，２００ｎｍである場合を示しており、点線の曲線８８２２は、穴直径が９００ｎｍで且つ周期が１，２００ｎｍである場合を示している。吸収は８００−９５０ｎｍの波長範囲にわたり４０％又はそれ以上である。
図８８Ｃは、実線の曲線８８３０が穴直径が７００ｎｍで且つ周期が９００ｎｍの場合であり、且つ点線の曲線９９３２が穴直径が４５０ｎｍで且つ周期が９００ｎｍの場合である吸収ｖｓ波長を示している。マイクロストラクチャ穴を有する光検知器は、或る波長において、マイクロストラクチャ穴の無い同等の光検知器よりも一層高い外部量子効率を有することが可能である。
図８９Ａ−Ｂは、マイクロストラクチャ穴構造のＦＤＴＤシミュレーションを示している。図８９Ａは、２００ｎｍのＢＯＸ層上に３０ｎｍ及び５０ｎｍの装置層厚さで形成されたマイクロストラクチャ穴８９１２を有する形態を示している。図８９Ｂは該ＢＯＸ層へエッチングされた９００ｎｍの直径で１，２００ｎｍの周期のマイクロストラクチャ穴寸法に対する吸収ｖｓ波長を示している。点線の曲線８９２４は、５０ｎｍの装置層厚さを有するマイクロストラクチャ穴に対する吸収ｖｓ波長を示しており、且つ実線の曲線８９２２は３０ｎｍの装置層に対する場合を示している。該点線の曲線８９２０はマイクロストラクチャ穴の無い場合の３０ｎｍ装置層厚さに対する吸収ｖｓ波長を示している。
図９０Ａ−Ｂは、マイクロストラクチャ穴構造の光学フィールドのＦＤＴＤシミュレーションを示している。図９０Ａは、３０ｎｍ及び６０ｎｍの装置層厚さで形成されているマイクロストラクチャ穴９０１２、及び７０ｎｍのＳｉ二酸化物等の誘電体、及び２００ｎｍのＢＯＸ層を具備する形態を示している。図８９Ａにおけるようなマイクロストラクチャ穴９０１２は９００ｎｍ直径、及び１，２００ｎｍ周期、を有しており、且つ該ＢＯＸ層へエッチングされる。図９０Ｂにおいて、実線の曲線９０２２は誘電体層を有しており且つ装置層厚さが３０ｎｍであるマイクロストラクチャ穴に対するものである。点線の曲線９０２４は、誘電体を有しており且つ装置層厚さが６０ｎｍであるマイクロストラクチャ穴に対するものである。ダッシュ線の曲線９０２６は、誘電体を有しており且つ装置層厚さが３０ｎｍであるマイクロストラクチャ穴に対するものである。ダッシュ・点・ダッシュ曲線９０２０はマイクロストラクチャ穴が無く且つ装置層が３０ｎｍである構造の吸収ｖｓ波長を示している。
図９０ＡにおけるＳｉ装置層上の誘電体は、与えられた波長において、Ｓｉ屈折率と同様の屈折率を有することが可能である。
図９１Ａ−Ｂは、マイクロストラクチャ形態の光学フィールドのＦＤＴＤシミュレーションを示している。図９１Ａに示した構造は、該Ｓｉ装置層上の誘電体をＴｉ酸化物又はＨｆ酸化物とすることが可能であるという点を除いて、図９０Ａにおけるものと同様である。該Ｓｉ装置層は３０ｎｍの厚さであり、且つ該Ｈｆ酸化物又はＴｉ酸化物は１００ｎｍの厚さであり、且つ該ＢＯＸ層はＳｉの上で２００ｎｍである。図９１Ｂにおいて、吸収ｖｓ波長のプロットが示されており、その場合に、吸収は外部量子効率に対して直接的に比例することが可能であり、且つ８００−９５０ｎｍの範囲の波長に対してのものである。点線の曲線９１２６は、直径が１，２００ｎｍで周期が正方形格子において１，５００ｎｍであり、該装置層上にＴｉ酸化物誘電体があるマイクロストラクチャ穴に対する吸収ｖｓ波長を示している。曲線９１２０は、１，０００ｎｍ直径で、周期が１，２００ｎｍでＨｆ酸化物を有するに対するものであり、且つ曲線９１２２は、直径が１，２００ｎｍで、周期が１，５００ｎｍで、Ｔｉ酸化物を有する場合に対するものであり、曲線９１２４は、直径が１，１００ｎｍで、周期が１，４００ｎｍで、Ｈｆ酸化物を有する場合に対するものであり、且つ曲線９１２８は１，０００ｎｍ直径の穴で、１，２００ｎｍの周期でＴｉ酸化物を有する場合に対するものである。この形態においての吸収は８００−９５０ｎｍの波長範囲にわたって１５％よりも一層大きいものである。マイクロストラクチャ穴の無い同等の構造は同一の波長範囲にわたっての吸収は１％未満である。
図９２は、ラテラルＰＩＮ噛み合い型フォトダイオードの部分概略断面図を示している。該フォトダイオードはＳＯＩウエハ上に形成されており、その場合に、該Ｓｉ装置層はＩ又は低ドープＰ又はＮとすることが可能であり、且つ部分的に又は完全に枯渇即ち空乏化させることが可能であり、且つ８ｎｍ−２００ｎｍの範囲の厚さを有することが可能であり、且つ、幾つかの場合に、１０−３０ｎｍとすることが可能である。ＣＭＯＳＡＳＩＣが該Ｓｉ装置層上に形成され且つ、複数の光検知器、及び、幾つかの場合に、光データ通信、ＬｉＤＡＲ、又は３Ｄイメージング用の２Ｄアレイの光検知器を有することが可能なラテラルＰＩＮフォトダイオードとモノリシックに集積化させることが可能である。該ラテラルＰＩＮはＨｆ酸化物等の高屈折率誘電体で被覆させることが可能であり、且つ更にＳｉ二酸化物で被覆させることが可能である。マイクロストラクチャ穴９２１２は該誘電体内に形成されており且つ図９２に示したように該ＢＯＸ層へエッチングさせることが可能である。光がその上部表面へ入射することが可能である。該噛み合い型電極は１００乃至１，０００ｎｍの範囲の間隔を有することが可能であり、且つ該噛み合い部の幅は１０ｎｍ乃至１６０ｎｍの範囲とすることが可能である。単一又は異なる屈折率の複数の層を有することが可能な該誘電体の厚さは、５０ｎｍ乃至６００ｎｍの範囲とすることが可能である。該マイクロストラクチャ穴の直径は４００ｎｍ−１，２００ｎｍの範囲とすることが可能である。該マイクロストラクチャ穴の直径は４００ｎｍ−１，２００ｎｍの範囲とすることが可能である。該マイクロストラクチャ穴は周期的及び／又は非周期的、及び／又はランダムとすることが可能であり、且つ円形状、矩形状、多角形状、の形状とすることが可能であり、且つ２００ｎｍ乃至１，０００ｎｍの範囲の間隔を有することが可能である。該マイクロストラクチャ穴光検知器用の波長範囲は、８００ｎｍ乃至１，１００ｎｍとすることが可能であり、且つ、幾つかの場合に、８００ｎｍ乃至１，ｌ０００ｎｍとすることが可能である。マイクロストラクチャ穴光検知器の外部量子効率は、或る波長において、マイクロストラクチャ穴のの無い同等の光検知器の外部量子効率よりも一層大きいものとすることが可能である。
図９３は、図９２と同様のラテラルＰＩＮ噛み合い型フォトダイオードの部分が概略断面図を示している。図９３の場合には、マイクロストラクチャ穴９３１２が一つ又はそれ以上の誘電体内へ部分的にエッチングされており且つ該Ｓｉ装置層内ヘはエッチングしていない。マイクロストラクチャ穴光検知器の外部量子効率は、或る波長において、マイクロストラクチャ穴の無い同等の光検知器の外部量子効率よりも一層高いものとすることが可能である。
図９４は、図９２及び９３に示したようなマイクロストラクチャラテラルＰＩＮの概略平面図である。簡単化のために、一つの光検知器のみが示されている。１Ｄ又は２Ｄアレイの形態において複数の光検知器を単一のチップ上に製造することが可能であり、且つＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。この構造において、該噛み合い部が最初に形成され、次いで該誘電体内にマイクロストラクチャ穴９４１２をエッチングするが、その場合に、該誘電体内へ部分的にエッチングさせるか又は該誘電体を貫通してＳｉ装置層、又は該ＢＯＸ層へエッチングさせることが可能である。該マイクロストラクチャ穴９４１２は該噛み合い電極の間隔よりも一層大きな横方向寸法を有することが可能である。Ｍ１及びＭ２噛み合い部を接続する送信線がＣＭＯＳＡＳＩＣへ接続される。
逆バイアス電圧が０．１Ｖ乃至４Ｖの範囲の電圧で図９４におけるＭ１アノードとＭ２カソードとの間に印加され、且つ、幾つかの場合に、増倍利得が所望される場合に、４Ｖを超える電圧とすることが可能である。
図９５は、光データセンター相互接続適用例用、又はＬｉＤＡＲ又は飛行時間用、又は飛行時間３Ｄイメージング用の底部照射型ＣＭＯＳイメージセンサ又は底部照射型ＣＭＯＳ高速垂直ＰＩＮフォトダイオードの簡単化した部分概略断面図を示している。ＣＭＯＳＡＳＩＣが、部分的に又は完全に枯渇即ち空乏化させることが可能であり且つ、幾つかの場合に、部分的に又は完全に枯渇即ち空乏化させることのないＳＯＩウエハのＳｉ装置層に形成され、且つ該光検知器はハンドル基板上の反対側の表面上に形成され、その場合に、該ハンドル基板は５ミクロン又はそれ以下の厚さへ薄くさせることが可能であり、且つ、幾つかの場合に、２ミクロン又はそれ以下の厚さとされる。イオン注入とそれに続く迅速熱アニールによってＰ及びＮ接合を形成することが可能であり、且つマイクロストラクチャ穴を該ＢＯＸ層へエッチングさせることが可能である。ハンドル基板９５０６はＩ又は低ドープＮ又はＰとすることが可能であり、且つ該Ｐ及びＮは交換させることが可能である。ビアを介して、上部ＣＭＯＳＡＳＩＣから該光検知器の該Ｐ及びＮ層へ電極が接続される。該光検知器即ちピクセルの横方向寸法は１ミクロン乃至２５ミクロンの範囲とすることが可能であり、且つ、幾つかの場合に、２５ミクロンー５０ミクロンとすることが可能であり、且つ、幾つかの場合に、５０ミクロンを超えるものとすることが可能である。マイクロストラクチャ穴９５１２の横方向寸法は３００ｎｍ乃至１，２００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、６００ｎｍ−１，０００ｎｍとすることが可能であり、且つ、幾つかの場合に、１，２００ｎｍより大きなものとすることも可能である。隣接する穴の間の間隔は１００ｎｍ乃至６００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、該穴は、例えばそれが反転ピラミッドである場合に、接触又は交差することが可能である。分離トレンチ９５３０を包含させて該光検知器即ちピクセルを分離させることが可能である。データ通信の場合には、そのデータレートは１０−５０Ｇｂ／ｓの範囲とすることが可能であり、且つ、幾つかの場合に、５０−１００Ｇｂ／ｓ、そして、幾つかの場合に、１００Ｇｂ／ｓより大きなものとすることが可能である。飛行時間適用例に対するライズタイムは１ピコ秒乃至３０ピコ秒の範囲とすることが可能であり、且つ、幾つかの場合に、１０ピコ秒乃至４０ピコ秒、そして、幾つかの場合に、１００ピコ秒未満のものとすることが可能である。マイクロストラクチャ穴光検知器の外部量子効率は、或る波長において、マイクロストラクチャ穴の無い同等の光検知器の外部量子効率よりも一層大きなものとすることが可能である。マイクロストラクチャ穴９５１２は周期的、及び／又は非周期的、及び／又は、ランダムとさせることが可能である。光信号及び／又は飛行時間信号及び／又はイメージは該底部表面上に入射する。アノード９５２０とカソード９５２２との間に０．１Ｖ乃至４Ｖの範囲の、そして、幾つかの場合に、増倍利得が所望される場合には４Ｖより大きな、電圧で逆バイアスを印加させる。波長範囲は８００−１，１００ｎｍである。
図９６は、底部照射型ＣＭＯＳイメージセンサー又は底部ＣＭＯＳ高速垂直ＰＩＮフォトダイオードの簡単化した部分概略断面図を示している。図９６は、図９５と同様であるが、Ｓｉ９６０６上にＧｅ９６０４の選択的区域成長が付加されている。Ｐ層がＧｅ９６０４上に形成されており、且つＮ層がＳｉ９６０６上に形成されている。該Ｇｅ及び／又はＧｅＳｉ層は３０ｎｍ乃至５００ｎｍの範囲の厚さを有することが可能であり、且つ、幾つかの場合に、５０ｎｍ−４００ｎｍとすることが可能である。該Ｇｅ又はＧｅＳｉはＩ又は低ドープＰ又はＮとすることが可能である。マイクロストラクチャ穴９６１２は周期的、非周期的、及び／又はランダム、及び／又はそれらの任意の組み合わせとすることが可能である。該マイクロストラクチャ穴は該Ｇｅ層内に部分的にエッチングさせることが可能であり、及び、幾つかの場合に、該Ｓｉ層へ即ち該Ｓｉ層までエッチングさせることが可能であり、及び、幾つかの場合に、該ＢＯＸ層へエッチングさせることが可能である。該マイクロストラクチャ穴の横方向寸法は３００乃至１，５００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、６００乃至１，５００ｎｍ、そして、幾つかの場合に、１，５００ｎｍよりも大きいものとすることが可能である。隣接する穴の間の間隔は、１００ｎｍ乃至６００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、６００ｎｍよりも大きいものとすることが可能である。該光検知器の横方向寸法は２ミクロン乃至３０ミクロンの範囲とすることが可能であり、且つ、幾つかの場合に、３０ミクロン乃至１００ミクロン、そして、幾つかの場合に、１００ミクロンよりも大きなものとすることが可能である。該アノード及びカソードを該ＣＭＯＳＡＳＩＣへ接続させて電極が形成されており、且つ逆バイアスを、０．１乃至４Ｖの範囲の電圧で、該アノードと該カソードとの間に印加させることが可能であり、該バイアス電圧は増倍利得が所望される場合には４Ｖよりも大きなものとすることが可能である。該光検知器の波長範囲は８００乃至１，６５０ｎｍとすることが可能であり、且つ、幾つかの場合に、８００乃至１，１００ｎｍ、そして、幾つかの場合に、８００−１，３５０ｎｍとすることが可能である。データレートは１０乃至５０Ｇｂ／ｓの範囲とすることが可能であり、且つ、幾つかの場合に、５０−１００Ｇｂ／ｓ、そして、幾つかの場合に、光相互接続適用例のために１００Ｇｂ／ｓより大きなものとすることが可能である。ライズタイムは１乃至２０ピコ秒の範囲とすることが可能であり、且つ、幾つかの場合に、１０−４０ピコ秒、そして、幾つかの場合に、ＬｉＤＡＲ及び３Ｄイメージング等の飛行時間適用例に対しては１００ピコ秒より短いものとすることが可能である。マイクロストラクチャ穴光検知器は、或る波長において、マイクロストラクチャ穴の無い同等の光検知器の外部量子効率よりも一層大きな外部量子効率を有することが可能である。光信号及び／又は飛行時間信号及び／又は３Ｄイメージは該底部表面上に入射する。複数個の光検知器／ピクセルを、ＣＭＯＳＡＳＩＣとモノリシックに集積化されている１Ｄ又は２Ｄのアレイに形成させることが可能である。
図９７Ａ−Ｂは、図９５と同様の部分概略断面図である。図９７Ａの場合には、ラテラルＰＩＮ形態噛み合い型電極Ｍ１及びＭ２が交互のＰＮ接合を形成している。Ｍ１及びＭ２電極の幅は１０ｎｍ乃至３００ｎｍの範囲とすることが可能である。Ｍ１及びＭ２電極は、ドーパント拡散によるか及び／又はイオン注入によって形成することが可能なＰ及びＮドープウエル、に対してオーミックコンタクトを形成する。該ラテラルフォトダイオードは、該Ｐ及びＮ領域を、夫々、ビアによって該ＡＳＩＣエレクトロニクスにおける適宜のコンタクトへ接続させる電極９７２０及び９７２２によって該ＣＭＯＳ又はＢｉＣＭＯＳＡＳＩＣへ接続させることが可能である。該光検知器の横方向寸法は、数ミクロン乃至数十ミクロンの範囲とすることが可能であり、且つ、幾つかの場合に、数百ミクロンとすることが可能である。適用例としては、データセンター用の光相互接続、自立乗物、ロボット、及びドローン用のＬｉＤＡＲ、及び飛行時間がある場合とない場合の３Ｄイメージングを包含することが可能である。複数の光検知器及び／又は高密度アレイを製造し且つＣＭＯＳ／ＢｉＣＭＯＳＡＳＩＣとモノリシックに集積化させることが可能である。逆バイアスを該アノードと該カソードとの間に印加させ、その場合の電圧は０．１乃至４Ｖの範囲とすることが可能であり、且つ、幾つかの場合で、増倍利得が所望される場合には４−５０Ｖとすることが可能である。
図９７Ｂは図９７Ａと同様であるが、Ｍ１又はＭ２噛み合い型電極が無く、その場合に、該Ｎ及びＰドーピングが十分に高く従って電極が必要ではない可能性がある場合である。逆バイアスは該アノードと該カソードとの間に印加され、その電圧は０．１乃至４Ｖの範囲であり、且つ、幾つかの場合で増倍利得が所望される場合には、４−５０Ｖとすることが可能である。
図９８Ａ−Ｂは、図９６と同様の部分概略断面図である。図９８Ａの場合には、ラテラルＰＩＮ構造が交番するＰ及びＮ接合の上に噛み合い型電極Ｍ１及びＭ２を有している。該光検知器アノード及びカソードの該ＣＭＯＳエレクトロニクスへの接続は電極９８２０及び９８２２でなされており、該電極は該ＢＯＸ層及び該光検知器内の層におけるビアを介して通過して該Ｐ及びＮオーミックコンタクトへ接続している。逆バイアスが該アノードと該カソードとに印加され、その電圧は０．１乃至４Ｖの範囲であり、且つ、幾つかの場合で増倍利得が所望される場合には、４−５０Ｖとすることが可能である。該検知器は、８００乃至１，６５０ｎｍの範囲の波長を有する光又は光信号を検知することが可能であり、且つ、幾つかの場合に、２，２００ｎｍまで、そして、幾つかの場合に、８５０−１，１００ｎｍ、そして、幾つかの場合に、１，２００−１，３５０ｎｍ、そして、幾つかの場合に、８５０−１，５５０ｎｍとすることが可能である。適用例としてはデータセンター用の光相互接続、自動乗物、ロボット、及びドローン用のＬｉＤＡＲ、飛行時間がある場合又はない場合の３Ｄイメージングを包含する。
図９８Ｂは、図９８Ａと同様であるが、金属の噛み合い電極Ｍ１及びＭ２は存在していない。幾つかの場合に、Ｐｔ，Ｔｉ又はＡｌシリサイド等のシリサイドを金属電極の代わりに使用することが可能であり、且つ、幾つかの場合に、該高度にドープしたＰ及びＮ領域は、或る適用例の場合に十分に低い直列抵抗を有しており、従って噛み合い型金属電極が必要ではない場合がある。
本特許明細書、及び／又は該共通に譲渡され且つ組み込まれている出願、において記載している光検知器構造の全て又は殆ど全ては、ＳＯＩウエハの裏面型に製造することが可能であり、且つ該ＣＭＯＳ及び／又はＢｉＣＭＯＳエレクトロニクスはその正面側（装置層側）に製造させることが可能である。
本特許明細書に基づく実施例に対する全ての場合に、該マイクロストラクチャ穴は、ネイティブ熱酸化物及び／又はＡｌ酸化物、Ｓｉ窒化物、Ｈｆ酸化物等のその他の誘電物で、例えば原子層付着等の方法によって、パッシベーションさせることが可能であり、及び／又は、幾つかの場合に、該マイクロストラクチャ穴は、Ｓｉ二酸化物及び／又はその他の誘電体で部分的に又は完全に充填させることが可能である。更に、該Ｓｉ二酸化物、及び／又はその他の誘電体は該マイクロストラクチャ穴を充填し且つ該穴を超えて該表面へ延在することが可能である。幾つかの場合に、該マイクロストラクチャ穴用の該パッシベーション層は、非晶質Ｓｉ及び／又は非晶質Ｇｅ等の非晶質半導体とすることが可能である。
アバランシェフォトダイオード及び／又は単一フォトンアバランシェフォトダイオードは、又、適宜のＰＮ接合ドーピング分布、及び、幾つかの場合に、ＰＩＰＮ、そして、幾つかの場合に、ＰＩＰＩＮ、尚幾つかの場合に、ＰとＮとはＳｉ及びＧｅ・オン・Ｓｉの両方の場合に交換させることが可能である、と共に、本明細書に記載される実施例に基づく構造における裏面照射型光検知器アレイ内に製造させることが可能である。
図９９Ａ−Ｂは、ＳＯＩ構造におけるＢＯＸ層の上の薄いＳｉ層内に吸収される光学フィールドＦＤＴＤシミュレーションを示している。図９９Ａに概略断面が示されている。Ａｌ電極が４０ｎｍの厚さの薄いＳｉ層上に位置されており、該Ａｌは２００ｎｍの幅と２０ｎｍの厚さとを有している。その構造は１，０００ｎｍの厚さへＨｆＯ２で被覆されている。穴９９１２が正方形格子状に配置され直径が８００ｎｍで周期が１，０００ｎｍで該ＢＯＸ層へ該ＨｆＯ２を貫通してエッチングされている。噛み合いＡｌ電極に対して平行及び垂直な光学的電界の両方に対してＦＤＴＤシミュレーションを行っている。図９９Ｂは吸収をプロットしておりそれは８００−９５０ｎｍの範囲の波長に対して外部量子効率に直接的に比例している。実線の曲線９９２０は、電極が無い場合であり、且つダッシュの曲線９９２４は電極が有る場合であり、尚該光学的電界は該噛み合い電極に対して垂直である。点線の曲線９９２２は電極が有る場合で且つ該光学的電界が該噛合い電極に対して平行な場合であり、且つ、ダッシュ・点・ダッシュの曲線９９２６は電極が有る場合で且つ光学的電界が該電極に対して平行及び垂直の両方の場合である。理解されるように、その吸収即ち量子効率は、８００ｎｍ波長における５０％程度の高さから９５０ｎｍにおける２０％を超える程度の範囲とすることが可能である。
マイクロストラクチャ穴を有する光検知器は、或る波長において、マイクロストラクチャ穴の無い同等の光検知器よいも一層高い外部量子効率を有することが可能である。
図１００Ａ−Ｂは、図９９Ａに示したものと同様の構造の部分概略断面図である。図１００Ａの場合には、Ｐ及びＮウエルが該４０ｎｍ厚さのＳｉ層１００１０内に付加されている。マイクロストラクチャ穴１００１２が該ＢＯＸ層へ該誘電体（ＨｆＯ２）を介してエッチングされている。そして、幾つかの場合に、該穴は該誘電体内は部分的にエッチングさせることが可能であり、且つ、幾つかの場合に、該穴は該Ｓｉ装置層へ即ち該Ｓｉ装置までエッチングさせることが可能である。
図１００Ｂは図１００Ａと同様であるが、マイクロストラクチャ穴１００１４の横方向寸法が該電極の間隔よりも一層幅広であり、図示される如く、この場合には、マイクロストラクチャ穴１００１４は該誘電体を介して該装置層へエッチングされており、且つ、幾つかの場合に、該誘電体層内へ部分的にエッチング、及び、幾つかの場合に、該装置層内へエッチング、及び、幾つかの場合に、該ＢＯＸ層へエッチング、及び、幾つかの場合に、該ＢＯＸ層内へ又はそれを介してエッチングさせることが可能である。
図１００Ａ―Ｂに例示されるような構造におけるＡｌ電極の幅は、４０ｎｍ乃至３００ｎｍの範囲とすることが可能であり、該Ａｌ電極の間の間隔は１００ｎｍ乃至１，０００ｎｍの範囲とすることが可能であり、そして、幾つかの場合に、１，０００ｎｍより大きなものとすることが可能である。該Ａｌ電極の厚さは１０ｎｍ乃至１００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、１００ｎｍを超えるものとすることが可能であり、且つ該Ａｌ電極の長さは１ミクロン乃至１，０００ミクロン又はそれ以上の範囲とさせることが可能である。該電極はＣｕ、Ｍｏ、Ｔａ、Ｐｔ、等のその他の金属とすることが可能であり、且つ、幾つかの場合に、該電極は金属シリサイドとすることが可能であり、且つ、幾つかの場合に、該電極は高度にドープしたＰ又はＮ半導体領域とすることが可能である。該誘電体穴の横方向寸法は、３００ｎｍ乃至１，６００ｎｍの範囲とすることが可能であり、該誘電体厚さは１００ｎｍ乃至２，０００ｎｍ又はそれ以上の範囲とすることが可能であり、且つ該誘電体はＴｉ酸化物、Ｈｆ酸化物、Ｓｉ窒化物、Ｓｉ二酸化物等とすることが可能である。前述した構造におけるように、適宜のＰ及びＮドーピング分布で且つＰＮ、ＰＩＮ、ＰＩＰＮ、ＰＩＰＩＮアバランシェフォトダイオードで、単一フォトンアバランシェフォトダイオードを製造することが可能である。参考文献のPiemonte et al.、最近のシリコン光増倍器の主要なパラメータ及び技術に関する概観（Overview of the main parameters and technology of modern Silicon Photomultipliers）、Nuclear Inst. And Methods in Physics Research, A 926(2019)2-15 を参照すると良い。
図９９Ｂに示した如く、誘電体の下側に噛み合い型電極があろうがなかろうが、８００−９５０ｎｍの波長範囲にわたっての吸収はほぼ同じである。該電極は幅方向においてサブ波長であるから、該電極による光学信号に対する幾何学的な障害は最小のものであることが理解される。この構造は、誘電体下側に電極を有するものではない従来技術とは異なるものである。
図１００Ａ−Ｂに例示したような構造における誘電体の厚さは、１００ｎｍ乃至１，０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、１，０００ｎｍを超えるものとすることが可能である。該誘電体内のマイクロ穴は部分的に又は完全に充填させることが可能であり、又は異なる屈折率を有する別の誘電体で埋設させることが可能であり、且つ該誘電体上にマイクロ穴を形成する。幾つかの場合に、該電極及び／又はＰ及びＮウエルは図１００に示したように該マイクロ穴と整合させることが可能であり、且つ、幾つかの場合に、該電極及び／又はＰ及びＮウエルは該マイクロ穴と整合させることが必要ではない場合がある。例えば、該電極及び／又はＰ及びＮウエルは該マイクロ穴と交差することが可能である。
図１０１Ａ−Ｂは、或る構造の表面照射型光学フィールドのＦＤＴＤシミュレーションを示している。図１０１Ａは、シミュレーションした形態を示している。ＳＯＩウエハは２００ｎｍのＢＯＸ層及び３０ｎｍのＳｉ装置層１０１１０を有しており、１１０ｎｍ厚さのＨｆ酸化物等の誘電体が該Ｓｉ装置層１０１１０上に付着されている。金属噛み合い型電極は図１１０Ａ―Ｂに示した如くにＨｆ酸化物の下側に埋設させることが可能である。該噛み合い電極は金属、シリサイド、高度にドープした領域、透明金属酸化物等とすることが可能である。マイクロストラクチャ穴１０１１２は円形状であり直径が８００ｎｍで且つ正方形格子における周期が１，０００ｎｍである。該穴は周期的、非周期的、及び／又はランダム、及び／又はその任意の組み合わせとすることが可能である。光は該上部表面即ち該誘電体表面に入射する。図１０１Ｂにおいて、曲線１０１２２はマイクロストラクチャ穴の無い形態に対するものであり、且つその吸収は８００−９５０ｎｍの波長範囲にわたり１％未満である。Ｈｆ酸化物を有する場合は点線の曲線１０１２４で示しており、その構造では、量子効率に直接的に比例しており且つ該波長範囲にわたって４０−６０％の間の吸収を有することが可能である。該誘電体が無い場合（曲線１０１２０）は、吸収は該波長範囲において約２０％である。マイクロストラクチャ穴光検知器は、或る波長において、マイクロストラクチャ穴の無い同等の光検知器よりも一層高い外部量子効率を有することが可能である。
図１０２Ａ−Ｂは、或る構造の表面照射型光学フィールドのＦＤＴＤシミュレーションを示している。図１０２Ａに示した構造は図１０１Ａに示した構造と類似しているが、異なる点は、穴１０２１２が該Ｓｉ装置層へエッチングされている点である。図１００Ａ−Ｂにおける如く、電極を該誘電体の下側に埋設させることが可能であり、且つ、図９９Ａにおける如く、該電極は吸収に与える影響は最小である。図１０２ＢはプロットしたＦＤＴＤシミュレーションを示している。その吸収効率は、８００−９５０ｎｍの波長範囲にわたって５０−６０％の範囲とすることが可能である。曲線１０２２０は該ＳｉＯ２層へエッチングした穴の場合であり、一方、曲線１０２２４は該Ｓｉ層へエッチングした穴の場合である。曲線１０２２２は穴が無い構造の場合である。
図１０３Ａ−Ｃは、或る構造の表面照射型光学フィールドのＦＤＴＤシミュレーションを示している。図１０３Ａ及び１０３Ｂに示した構造は図１０２Ａに示したものと同様である。該穴は該装置層へエッチングされており且つ矩形状で横方向寸法が８００ｎｍで且つ周期が１，０００ｎｍであり、図１０３Ａに示した如く、２５０ｎｍのＨｆ酸化物層内に形成した穴１０３１２の場合には円錐形状である。図１０３Ｂは矩形状の穴１０３１４を示しており、該穴は１１０ｎｍ厚さのＨｆ酸化物層１０３１０においては台形状である。図１０３Ｃにおいて、実線の曲線１０３２０は、１１０ｎｍの誘電体で台形状穴を与えており、８００−９５０ｎｍの波長範囲にわたって約２０％の吸収を有している。２５０ｎｍ上の円錐状又は反転ピラミッド状の穴（曲線１０３２４）は、８００−９５０ｎｍの波長範囲にわたって約３０−４０％の吸収を有している。吸収は直接的に外部量子効率に比例し、且つもしも全ての光発生されたキャリアが回収された場合には、その吸収は外部量子効率と等しくなる場合がある。曲線１０３２６は、直径が８００ｎｍで、周期が１，０００ｎｍで、正方形格子であり、２５０ｎｍのＨｆＯ２、３０ｎｍのＳｉ、２００ｎｍのＢＯＸを介して該Ｓｉ基板へエッチングされている円筒状の穴に対するものである。曲線１０３２２は、８００ｎｍの直径で、１，０００ｎｍの周期で３０ｎｍのＳｉ内における単に円筒状の穴に対するものである。
１０−３０ｎｍで、幾つかの場合に、１０−１００ｎｍである非常に薄いＳｉ装置層は、しばしば、現在の技術状態のＣＭＯＳ技術において使用され、その場合に、ＮＭＯＳ及びＰＭＯＳがこれらの薄いＳｉ装置層上に形成される。幾つかの場合に、該薄いＳｉ装置層は、部分的に又は完全に枯渇状態、即ち空乏化させることが可能であり、且つ、しばしば、それは低ドープＰ層であって、且つ、幾つかの場合に、それは低ドープＮ層とすることが可能である。
本特許明細書に記載される実施例に基づく、フォトダイオード、アバランシェフォトダイオード、及び／又は単一フォトンアバランシェフォトダイオードの１Ｄ又は２Ｄアレイは、適宜のＰ及びＮドーピングでラテラルＰＩＮ、ＰＩＰＮ、ＰＩＰＩＮ構造で該薄いＳｉ層上に形成させることが可能である。幾つかの場合に、該穴はそれが形成されている該誘電体よりも低い屈折率の誘電体で完全に又は部分的に充填させることが可能である。幾つかの場合に、該穴はそれが形成されている誘電体よりも一層高い屈折率を有する誘電体で部分的に又は完全に充填させることが可能である。幾つかの場合に、該穴はそれが形成されている誘電体の屈折率とは異なる屈折率を有する誘電体で完全に埋設させることが可能である。光学フィールドが該上部表面又は該誘電体表面へ入射し、且つ、幾つかの場合に、該Ｓｉハンドル層内のビアを介して該底部表面へ入射することが可能である。
図１０４Ａ−Ｈは、イメージング適用例のために高密度２Ｄアレイとして構成した光検知器アレイの簡単化した部分概略平面図である。図１０４Ａにおいて、各ピクセルは１，０００ｎｍ乃至２，０００ｎｍの範囲の横方向寸法を有することが可能である。１，０００−２，０００ｎｍ横方向寸法のピクセルの場合、マイクロ穴の数は１乃至１０又はそれ以上の範囲とすることが可能であり、且つ、幾つかの場合に、各ピクセル内にただ１個のマイクロ穴を形成することが可能であるにすぎない場合がある。該マイクロ穴の寸法はほぼ１波長、例えば６００−１，０００ｎｍ、であり、且つ、幾つかの場合に、７００−９００ｎｍである。
図１０４Ｂにおいて、単一のマイクロ穴が一つのピクセル内に示されており、その場合に、該マイクロ穴の端部と該ピクセルの端部との間の距離は該物質における約１波長である場合があり（自由空間波長／物質の屈折率）、例えば、２００乃至５００ｎｍの範囲の寸法を有することが可能である。各ピクセルは、部分的に該Ｓｉ内へ延在するか又は、幾つかの場合に、該ＢＯＸ層へ延在する場合がある分離トレンチで隣接するピクセルから分離させることが可能である。
図１０４Ｃは、１個のピクセル内の単一のマイクロストラクチャ穴を示しており、その場合に、該マイクロストラクチャ穴は反転ピラミッドであり、それはウエットエッチングで形成することが可能である。
図１０４Ｄ−Ｅは、一層大きな横方向寸法を有する１個のピクセル内の複数のマイクロ穴を示している。
図１０４Ｆ−Ｇは、単一のピクセル内に異なる横方向寸法を有する複数のマイクロ穴を示している。図１０４Ｈは、１個のピクセル内の単一のマイクロ穴を示しており、その場合に、該マイクロ穴はランダム、自由形態、即ち「アメーバ」形状をしている。
図１０４Ａ−Ｈに不図示のものは、該ピクセルをＣＭＯＳエレクトロニクスへ接続させる接続用金属層、又は電極、又は金属シリサイドがある。幾つかの場合に、該ピクセルは該表面上に共通接続と、且つ該ＢＯＸ層を介して通過し且つ反対側の表面上のＣＭＯＳエレクトロニクスへ接続する電極による各ピクセルへの個別的な接続とを有することが可能である。
図１０４Ａ−Ｈにおける光センサーアレイは１，０００×１，０００個のピクセルとすることが可能であり、且つ、幾つかの場合に、１０，０００×１０，０００個又はそれ以上のピクセルとすることが可能であり、且つ、幾つかの場合に１０００×１０００未満のピクセルアレイとすることが可能である。該光センサーはフォトダイオード及び／又はアバランシェフォトダイオード及び／又は単一フォトンアバランシェフォトダイオードとすることが可能であり、且つ７００乃至１，０００ｎｍの波長範囲を有することが可能であり、且つＧｅ又はＧｅＳｉ合金の付加により、該波長範囲は１，６５０ｎｍへ拡張させることが可能である。大型ピクセルの場合に、マイクロ穴アレイは１０×１０乃至１，０００×１，０００又はそれ以上のマイクロ穴の範囲とすることが可能である。該マイクロ穴は周期的及び／又は非周期的及び／又はランダムに配置させることが可能である。マイクロ穴を有する光センサーは、７００−１，６５０ｎｍの範囲における或る波長において、マイクロ穴の無い同等の光センサーよりも一層高い外部量子効率を有している。飛行時間適用例においては、該マイクロ穴光センサーは数十ピコ秒におけるライズタイムを有することが可能である。
図１０５Ａ−Ｃは、１個のピクセルにおける単一のマイクロストラクチャ穴の簡単化した部分断面図を示している。ＣＭＯＳエレクトロニクスは反対側の表面上に示されており、且つ不図示のものは、該ＢＯＸ層を介して通過し各ピクセルをＣＭＯＳエレクトロニクスへ接続させる接続用電極である。図１０５Ａにおいて、該Ｐ層を形成し、次いでＳｉ層内へ部分的にマイクロ穴１０５１２をドライエッチングし、且つ次いで、マイクロ穴１０５１２の底部にＮ層を形成させる。該Ｐ及びＮ層はイオン注入によって形成することが可能である。この例において、イオン注入エネルギは低いものとすることが可能である。何故ならば、そのイオンは該Ｓｉの深さ全てを通り抜ける必要がないからである。該Ｐ及びＮ領域は交換させることが可能である。分離トレンチ１０５３０をＳｉ層内へ部分的にエッチングさせることが可能であり、且つ、図示した如く、該ＢＯＸ層へエッチングさせることが可能である。該分離トレンチ１０５３０及びマイクロ穴１０５１２はＳｉＯ２等の誘電体で充填させることが可能であり、且つ例えば化学的機械的研磨を使用して表面を平坦化させることが可能であり、且つ全てのピクセルのために共通電極を該Ｐ表面上に形成することが可能である。光センサーをその上に形成する該Ｓｉ層の厚さは、１，０００−５，０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、１０，０００ｎｍとすることが可能である。幾つかの場合に、該光センサーをその上に形成する該Ｓｉの厚さは１００ｎｍ−５，０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、１００ｎｍ未満とすることが可能である。
図１０５Ｂは、この場合には反転ピラミッドである単一のマイクロ穴１０５１４を有する１個のピクセルの簡単化した部分概略断面図を示している。Ｐ及びＮ領域をイオン注入によって形成することが可能であり、且つ該反転ピラミッドをウエットエッチングさせることが可能である。分離トレンチ１０５３４は各ピクセルを電気的に及び／又は光学的に分離させるために形成することが可能である。図１０５Ａにおけるように、該マイクロ穴内における該トレンチは酸化物で埋設させることが可能である。該酸化物は、又、パッシベーション層としても機能することが可能である。不図示のものは、該ＢＯＸ層を介してのビアにより該ＣＭＯＳエレクトロニクスへの各ピクセルの接続用電極である。該ピクセルのＮ領域は共通電極とすることが可能である。
図１０５Ｃは、図１０５Ｂと同様であるが、異なる点は、最初に反転ピラミッド１０５１４を形成し、次いでＮドーパントによる拡散及び／又はイオン注入を行う点である。図１０５Ａ−Ｂにおける如く、該トレンチ及び該マイクロ穴は酸化物で埋設させることが可能である。該反転ピラミッドの横方向寸法は、ほぼ１波長、例えば、７００−１，０００ｎｍとすることが可能であり、且つ該ピラミッドの端部から該ピクセルの端部までの距離は該物質内の約１波長、例えば，２００−５００ｎｍとすることが可能である。光又は光学信号又は光学イメージが該マイクロ穴を有する該表面上に入射する。その波長はＳｉの場合に７００−１，１００ｎｍの範囲とすることが可能であり、且つ、Ｇｅ又はＧｅＳｉ合金を付加した場合には、その波長は７００−２，１００ｎｍの範囲とすることが可能である。該光センサーはフォトダイオード又はアバランシェフォトダイオード、又は単一フォトンアバランシェフォトダイオードとすることが可能であり、且つ数十ピコ秒程度のライズタイムを有することが可能であり、且つ１ＧＨｚ乃至１００ＧＨｚの範囲の帯域幅を有することが可能であり、且つ、幾つかの場合に、ＧＨｚ未満とすることが可能である。光学イメージ又は信号は該マイクロ穴を有する表面上に入射し且つ表面照射される。図１０５Ａ−Ｃに示した装置は、時折、裏面照射型ＣＭＯＳイメージセンサーとして知られている。
Ｐ及びＮ接合、及び、幾つかの場合に、ＰＩＮ、及び、幾つかの場合に、ＰＩＰＮ，及び、幾つかの場合に、ＰＩＰＩＮ（ＰとＮとは図１０５Ａ−Ｃに例示したような構造において交換可能である。しかしながら、最低ノイズのためには、アバランシェ利得のための電子のＡＰＤ／ＳＡＰＤイオン化が好適である）の適宜のドーピング分布で、マイクロ穴を有するピクセルはフォトダイオード（ＰＤ）及び／又はアバランシェフォトダイオード（ＡＰＤ）及び／又は単一フォトンアバランシェフォトダイオード（ＳＰＡＤ）とすることが可能である。
図１０６は、図４７Ｃに例示したような構造において、及び、本特許明細書に記載されているその他の新規なラテラルショットキーＭＳＭ構造において、マイクロストラクチャ穴即ちマイクロ穴での吸収の向上の実験結果を示している。吸収係数ｖｓ波長を、マイクロ穴を有するＳｉＭＳＭフォトダイオード及びマイクロ穴を有するＳｉＰＩＮ垂直構造フォトダイオードと比較して、マイクロ穴の無いＳｉ及びＧａＡｓ等の種々の物質に対してプロットしてある。大きなドットでの曲線１０６２０は、マイクロストラクチャ穴即ちマイクロ穴を有するＳｉＭＳＭ噛み合い型ラテラルフォトダイオードの実験結果であり、その場合に、８５０ｎｍ波長における実効吸収係数は、マイクロストラクチャ穴が無いＳｉの吸収係数が５３５ｃｍ−１であるのと比較して３５倍の１８，０００ｃｍ−１の実効吸収係数に向上されている。８５０ｎｍ波長において、マイクロストラクチャ穴の無いＧａＡｓは約１２，０００ｃｍ−１の吸収係数を有している。これは、マイクロ穴を使用してのフォトントラッピングで、Ｓｉの吸収及び／又は量子効率が８５０ｎｍ−９８０ｎｍの波長範囲においてＧａＡｓのものよりも一層大きいことを示す最初のものである。
１ミクロン厚さの装置層及び２ミクロン厚さのＢＯＸ層を有するＳＯＩＳｉウエハ上に製造したマイクロ穴を有するＳｉＭＳＭラテラル噛み合い型フォトダイオードは、逆バイアス（ＭＳＭ構造においては、電流電圧はほぼ対称的であり且つ該装置は逆バイアス又は順方向バイアスのいずれでも動作させることが可能であり、例えば、図４７Ｃに例示したような構造において、及び本特許明細書に記載されているようなＭ１及びＭ２の両方がショットキーコンタクトである場合のその他の新規なラテラルＭＳＭ構造においてである）で実験的に８５０ｎｍにおいて８５％の外部量子効率を達成する。マイクロストラクチャ穴の無い同等の光検知器は一層低いＥＱＥで約１０％又はそれ以下を有している。該マイクロ穴は約１波長であり且つ該マイクロ穴間の間隔は正方形格子において該物質内において約１波長であり、且つ該噛み合い型電極の幅は約３００ｎｍであり間隔は約１，０００ｎｍである。
１ミクロンの装置層を有しており、固有抵抗が１−１０Ω・ｃｍの範囲で、且つ直径が７００ｎｍ−１，０００ｎｍの範囲の円筒状の穴を有していて、該穴の間の間隔が正方形格子において３００ｎｍであるＳＯＩウエハ上のショットキー噛み合い型ＭＳＭフォトダイオードは、円で示したように、８５０ｎｍ波長においては３５倍そして９０５ｎｍ波長においては３７倍の吸収係数の向上があることを実験的に証明している。この様な向上は、図４７Ｃに例示したような構造及び本特許明細書に記載されているその他の新規なラテラルショットキーＭＳＭ構造に関するものである。
図１０７Ａ−Ｃは、単一のマイクロストラクチャ穴を有する１個のピクセルの簡単化した部分概略平面図及び断面図を示している。該ピクセルは、裏面照射ＣＭＯＳイメージセンサー（ＢＩ−ＣＩＳ）の場合におけるように、例えば、裏面側に形成することが可能であり、又は正面照射型ＣＭＯＳイメージセンサー（ＦＩ−ＣＩＳ）の場合の上部表面上に形成することが可能である。該ピクセルの横方向寸法は、１乃至５ミクロンの範囲とすることが可能である。例えばＰＮ、ＰＩＮ、ＰＩＰＮ等の適切なドーピング分布で、該ピクセルは、適切な逆バイアスで、フォトダイオード、又はアバランシェフォトダイオード、又は単一フォトンアバランシェフォトダイオードで動作することが可能である。該逆バイアス電圧は０．３Ｖ乃至４０Ｖの範囲とすることが可能であり、且つ、幾つかの場合に、０．３Ｖ−３．３Ｖ、そして、幾つかの場合に、３．３Ｖ−１５Ｖ、そして、幾つかの場合に、３．３Ｖ−３５Ｖとすることが可能である。
図１０７Ａは、ピクセルアレイの平面図を示しており、その場合に、各ピクセルは１個のマイクロストラクチャ穴を有しており、且つ各ピクセルは該ＢＯＸ層へ部分的に又は完全にエッチングさせることが可能な分離トレンチで電気的に且つ光学的に分離させることが可能である（図１０７Ｃにおけるトレンチ１０７３０及び１０７３２参照）。更に、該トレンチ及び該マイクロストラクチャ穴はＳｉ二酸化物等の誘電体で充填させることが可能である。不図示のものは、表面ドーパント領域を隣接するピクセルへ接続して共通コンタクトを形成する接続用電極である。幾つかの場合に、各ピクセルはそれ自身のアノードとカソードとを有することが可能であり、且つ、例えば、共通カソードを有するものではないことがある。データ通信のため、飛行時間適用例からの光学信号のため、又は光学イメージのために変調された光学信号とすることが可能な光信号は該穴が形成されている表面上に入射する。
図１０７Ｂは、ドーピングの例での単一ピクセルを示している。マイクロストラクチャ穴１０７１２が該ピクセル内に形成されており、その横方向寸法は６００ｎｍ−１，３００ｎｍの範囲であり、且つ、幾つかの場合に、４００ｎｍ−１，３００ｎｍであり、且つ幾つかの場合に、７００ｎｍ−１，０００ｎｍである。該マイクロストラクチャ穴はドライエッチングを使用して形成することが可能であり、且つ円形状、楕円状、矩形状、多角形状、アメーバ状等とすることが可能である。該マイクロストラクチャ穴は、更に、反転ピラミッドを形成するために、ＴＭＡＨを使用してウエットエッチングさせることが可能である。マイクロストラクチャ穴１０７１２は該Ｓｉ内へ部分的に、又は該ＢＯＸ層へ完全にエッチングさせることが可能である。ドーピングは拡散及び／又はイオン注入とすることが可能であり、例えばＰドーパントを該マイクロストラクチャ穴の側壁内へ且つＮドーパントを該Ｐドーパントを取り囲んでＮドーパントを拡散又は注入させることが可能である。該ＮとＰとは交換可能であり、該Ｐ及びＮの適切なドーピング分布により、該装置をＰＤ、ＡＰＤ、ＳＰＡＤモードで動作させることが可能である。
図１０７Ｃは、ピクセル内の単一のマイクロストラクチャ穴の簡単化した部分概略断面図を示しており、該マイクロストラクチャ穴１０７１２は円筒状に示されており、且つ該Ｓｉ内に部分的にエッチングされており、且つ該穴の壁及び底部に沿ってＰドーパントが形成されており、且つ該Ｐドーパントに隣接してＮドーパントが形成されている。該Ｓｉ層の厚さは１００ｎｍ乃至３，０００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、３００ｎｍ乃至３，０００ｎｍ、そして、幾つかの場合に、３０ｎｍ乃至３００ｎｍの範囲とすることが可能である。該ＳｉはＩ又は低ドープＮ又はＰとすることが可能である。幾つかの場合に、ＧｅＳｉ又はＧｅ層を該Ｓｉ上に成長させてＳｉ／ＧｅＳｉ／Ｇｅ層を形成することが可能であり、その上に単一のマイクロストラクチャ穴を形成することが可能である。穴１０７１２は該Ｐ型物質へ下方へ延在しており、それはＩ領域によって取り囲まれている。従って、実効的には、該穴は該Ｉ領域内にも延在している。該穴の深さは、半導体の本来的な結晶面が与えられる場合には、単結晶半導体内にエッチングされる反転ピラミッドの深さよりも一層大きいものとすることが可能である。接続用電極１０７２０が該Ｐ領域（アノード）を該ＣＭＯＳエレクトロニクスへ接続させ、且つ共通電極１０７２２及び１０７２４が隣接する電極を接続し、例えば、該カソードを図示したように形成することが可能であり且つこれらの電極は不図示のＣＭＯＳエレクトロニクスへ接続させることが可能である。幾つかの場合に、各ピクセルは該ＣＭＯＳエレクトロニクスへ直接接続されているアノードとカソードとを有することが可能である。図１０７Ｃに示した例はＢＩ−ＣＩＳであり、その場合に、該ＣＭＯＳエレクトロニクスと該検知器とは該ＢＯＸ層の反対側上に設けられている。
幾つかの場合に、該マイクロストラクチャ穴の横方向寸法は、ほぼ、自由空間における公称波長を該マイクロストラクチャ穴を充填している物質の光学的屈折率で割り算することが可能である。
図１０８Ａ−Ｃは、ＳＯＩ基板上の薄いＳｉ装置層のＦＤＴＤシミュレーションを示しており（図１０８Ａ−Ｂにおける如く）、その場合に、該Ｓｉは３０ｎｍ厚さであり、該ＢＯＸ層はＳｉ基板上で１００ｎｍである。図１０８Ａにおける１０８２０及び図１０８Ｂにおける１０８２４の電極はＨｆＯ２層１０８１０によって埋設されている。円錐状の穴１０８１２が２５０ｎｍの厚さを有している該ＨｆＯ２上に形成されている。該Ｓｉ上に形成されている電極は３００ｎｍ幅で、５０ｎｍ厚で、且つ１００ミクロンの長さである。三角形状をした該円錐状穴１０８１２の横方向寸法は８００ｎｍであり、正方形格子において１，０００ｎｍの周期である。該電極は該穴の下側とするか、又は該穴の下側としないことが可能である。図１０８Ｃに示した如く、点線の曲線１０８３４は該電極が該穴の下側にある場合であり、ダッシュ線の曲線１０８３２は該電極が該穴の間にある場合であり、且つ実線の曲線１０８３０はどのような電極も無い場合である。波長８００ｎｍ−９５０ｎｍに対する計算において示されるように、これら３組の曲線の間の差異は５％未満であり、且つ該波長範囲にわたって３０％よりも大きいか又は等しい吸収を有している。幾つかの場合に、該吸収は或る波長範囲において２０％よりも大きいか又は等しい場合がある。１個又は複数個のマイクロストラクチャ穴を有する光検知器は、８００ｎｍ−９５０ｎｍの範囲における或る波長において、マイクロストラクチャ穴の無い同等の光検知器よりも一層高い外部量子効率を有することが可能である。
図１０９は、光トラッピング即ち捕獲構造の部分概略断面図を示している。マイクロ穴１０９１４がＳｉ／ＧｅＳｉ／Ｇｅとすることが可能なアクティブ層内にエッチングされており、且つ該マイクロストラクチャ穴はＳｉＯ２等の誘電体で充填させることが可能であり、且つ、更に、該酸化物は１００ｎｍ−３，０００ｎｍの厚さだけ延在することが可能であり、その上に付加的なマイクロストラクチャ穴１０９１２を形成することが可能である。不図示のものは、垂直ＰＩＮ、ＰＮ、ＰＩＰＮ、ＰＩＰＩＮ光検知器用の電極、又はＰＤ又はＡＰＤ又はＳＰＡＤとすることが可能なラテラルＰＮ、ＰＩＮ、ＰＩＰＮ光検知器用の電極である。光学信号がマイクロストラクチャ穴１０９１２を有する上部表面上に入射する。該ＢＯＸ層はオプションとすることが可能であり、且つ２０ｎｍ乃至２，０００ｎｍ又はそれ以上の範囲の厚さを有することが可能である。該Ｓｉ装置層は１０ｎｍ乃至１，０００ｎｍの範囲の厚さを有することが可能であり、且つ該ＧｅＳｉ／Ｓｉ層は１００ｎｍ乃至１，０００ｎｍの範囲の厚さを有することが可能であり、それは該Ｓｉ装置層上にエピタキシャル的に成長させることが可能であり、且つ、幾つかの場合に、選択的区域エピタキシャル成長を使用して成長させることが可能である。該Ｓｉ／ＧｅＳｉ／Ｇｅ内に形成されている該マイクロストラクチャ穴１０９１４は３００ｎｍ乃至１，３００ｎｍの範囲の横方向寸法を有することが可能であり、且つ、幾つかの場合に、５００ｎｍ−１，０００ｎｍであり、且つ、マイクロストラクチャ穴１０９１４の間の間隔は１００ｎｍ乃至５００ｎｍの範囲とすることが可能であり、且つ、幾つかの場合に、５００ｎｍを超えるものとすることが可能である。該マイクロストラクチャ穴１０９１４の深さは、部分的に該Ｓｉ／ＧｅＳｉ／Ｓｉ内にエッチングさせるか又は完全に該ＢＯＸ層へエッチングさせることが可能であり、又ＢＯＸ層が無い場合には、該Ｓｉ基板へエッチングさせることが可能である。該Ｓｉ／ＧｅＳｉ／Ｓｉ内のマイクロストラクチャ穴１０９１４は、円筒状の断面を有することが可能であり、且つ、幾つかの場合に、円錐状の断面、そして、幾つかの場合に、反転ピラミッド等とすることが可能である。該酸化物は部分的に又は完全に該マイクロストラクチャ穴１０９１４を充填することが可能であり、且つ１００ｎｍ乃至５，０００ｎｍの範囲の厚さへ延在させることが可能である。幾つかの場合に、ＳｉＯ２等の誘電体を付着させる前にパッシベーションのために、該ＧｅＳｉ／Ｇｅマイクロストラクチャ穴の側壁上に薄い層の非晶質Ｓｉを形成させることが可能である。マイクロストラクチャ穴１０９１２は該ＳｉＯ２又は誘電体上に形成させることが可能であり、それは該Ｓｉ／ＧｅＳｉ／Ｇｅ内のマイクロストラクチャ穴１０９１４と同時的とさせることが可能である。そして、幾つかの場合に、該誘電体内の該マイクロストラクチャ穴１０９１２は同時的である必要はない。
該誘電体内の付加的なマイクロストラクチャ穴１０９１２は、該Ｓｉ／ＧｅＳｉ／Ｇｅ内のマイクロストラクチャ穴の横方向寸法よりも一層大きな横方向寸法を有することが可能である。該誘電体内の該付加的なマイクロストラクチャ穴１０９１２は表面からの反射を減少させることに貢献し且つトラップしたフォトンを該半導体内のマイクロストラクチャ穴へ注ぐことを助ける。
マイクロストラクチャ穴１０９１２の横方向寸法は約１波長であり、且つ該マイクロストラクチャ穴の間の間隔は該物質において約１波長である。その波長は、例えば、入射信号スペクトルの平均波長とすることが可能である。幾つかの場合に、該横方向寸法は、例えは、１波長未満、波長／２、そして、幾つかの場合に、１波長より大きいもの、又は波長×整数とすることが可能である。
本特許明細書において言及される殆どの場合にマイクロストラクチャ穴の横方向寸法は、何らかの誘電体で充填されておらず且つ空気又は真空のみで充填されているマイクロストラクチャ穴に対する横方向寸法であって、その場合の光学的屈折率は約１である。該マイクロストラクチャ穴が誘電体で部分的に又は完全に充填されている場合には、該マイクロストラクチャ穴の横方向寸法は、該マイクロストラクチャ穴内の誘電体／ボイドの実効光学的屈折率だけ減少される場合がある。例えば、空気中において充填されていない８００ｎｍの横方向寸法を有するマイクロストラクチャ穴は、もしもそれが約１．５の光学的屈折率を有するＳｉＯ２で完全に充填されていた場合には、５３３ｎｍの横方向寸法を有することとなる。マイクロストラクチャ穴の横方向寸法は、幾つかの場合に、それが誘電体で充填されている場合には、減少されることとなり、その場合に、その屈折率は例えば１より大きい（真空又は空気中のマイクロストラクチャ穴の横方向寸法）／（光学的屈折率）であり、且つ、幾つかの場合に、該マイクロストラクチャ穴が誘電体で部分的に充填されている場合には、実効光学的屈折率は該マイクロストラクチャ穴内の１又はそれ以上の誘電体の体積の比によって計算することが可能である。
図１１０Ａ−Ｃは、幾つかの実施例に基づく、ＢＯＸ層上のＳｉ内の単一穴ピクセルのＦＤＴＤシミュレーションした光学的吸収、反射、及び透過を示している。図１０１Ａ及び１０１Ｂに示したように、ピクセル寸法は１，３００ｎｍ正方形であり、且つマイクロストラクチャ穴１１０１２は直径が８００ｎｍで且つ該ＢＯＸ層へエッチングされている。該Ｓｉの厚さは１ミクロンである。図１０１Ｃにおいて、シミュレーションが示すところでは、外部量子効率に比例する吸収は８００−９５０ｎｍの波長範囲において５０％又はそれ以上となることが可能である。幾つかの場合に、その吸収は、或る波長において８０％程の高さとなる場合がある。実線の曲線１１０２０は吸収であり、ダッシュの曲線は反射で、点線の曲線は透過である。これらの曲線はＡ＋Ｒ＋Ｔ＝１の式で関係付けられており、尚Ａは吸収で、Ｒは反射で、Ｔは透過であり、それらは図１１０Ａ−Ｂに示した単一マイクロストラクチャ穴ピクセルに対して垂直及び／又はほぼ垂直（±１５度）で入射する光学フィールドのＦＤＴＤシミュレーションに対するものである。外部量子効率ＥＱＥは吸収に比例している。全ての光発生されたキャリアが、電圧バイアスを含むことが可能な外部回路へ接続されているアノード及びカソードによって回収され、且つ信号処理用ＡＳＩＣが該光発生されたキャリアを電気信号へ変換する場合には、そのＥＱＥは吸収と等しく且つ８００−９５０ｎｍ、且つ、幾つかの場合に、１，０００ｎｍまでの範囲における或る波長において５０％又はそれ以上となる場合がある。いずれかの光発生されたキャリアが、例えば、再結合で失われる場合には、該ＥＱＥは該吸収よりも少なくなり、且つ、幾つかの場合に、８００−９５０ｎｍ、且つ、幾つかの場合に、１，１００ｎｍまでの波長範囲における或る波長において、１０−２０％少なくなり、且つ、幾つかの場合に、２０−５０％少なくなり、且つ、幾つかの場合に、５０−６０％少なくなる。マイクロストラクチャ穴を有するピクセルは、或る波長において、マイクロストラクチャ穴の無いピクセルよりも一層高いＥＱＥを有することが可能である。該シミュレーションは、単一穴ピクセルのものであり、その場合に該穴は空気以外の何らかの誘電体で充填されているものではない。幾つかの場合に、該マイクロストラクチャ穴の直径は、該穴が誘電体で充填されるか又は部分的に充填されるか又は埋設される場合には、減少させることが可能である。従って、該直径は、自由空間における直径を該誘電体物質の光学的屈折率で分割即ち割り算することによって近似的に与えることが可能である。幾つかの場合に、図１０９における如く、該誘電体表面からの反射を減少させ且つマイクロストラクチャ穴Ｓｉにおける光吸収を改善させるために、該誘電体内に付加的なマイクロストラクチャ穴を形成することが可能である。該ピクセルは誘電体で充填させることが可能なトレンチによって隣接するピクセルから分離させることが可能である。ピクセルの数は１００×１００乃至１，０００×１，０００乃至５，０００×５，０００又はそれ以上とすることが可能である。
明確性のためにこれまで幾らか詳細に記載してきたが、本発明の原理から逸脱すること無しに或る種の変形及び修正を行うことが可能であることは明らかである。注意すべきことは、本明細書に記載したプロセス及び装置の両方を実現するための多くの代替的な態様が存在していることである。従って、これらの実施例は制限的なものでは無く例示的なものとして解釈されるべきであり、本明細書に記載されている発明の要旨はここに記載されている詳細事項に制限されるべきものではなく、それは特許請求の範囲内及びその均等物の範囲内において修正することが可能なものであることに注意すべきである。

Claims (31)

  1. 基板の片側に感光性部分及び該基板の反対側にアクティブＣＭＯＳ又はＢｉＣＭＯＳエレクトロニクス回路を有している集積化した単一チップ構成体において、
    前記基板の片側における前記感光性部分が少なくとも１個の光検知器を有しており、該光検知器は、Ｐドープ領域と、Ｎドープ領域と、該Ｎドープ領域と該Ｐドープ領域との間であって且つ前記感光性部分内に延在して故意に形成されている少なくとも１個の穴を有している低ドープ又は未ドープ半導体物質のＩ領域と、を有しており；
    前記Ｉ領域は基本的に本来的な結晶面を有する単結晶半導体物質であり、且つ前記少なくとも１個の穴は前記結晶面に沿う側部を有する反転ピラミッド穴の深さを超える深さへ前記光感光性部部分へ延在しており、
    前記基板の反対側における前記アクティブ回路は複数のアクティブ電子回路を包含しており、
    照射に応答して前記感光性部分によって発生された電気信号を、前記アクティブ電子回路による処理のために、前記アクティブ電子回路へ運ぶために接続用電極が構成されており、
    出力電極が前記アクティブ電子回路へ接続されており且つ前記アクティブ電子回路によって処理された電気信号を運び出す構成とされている、
    構成体。
  2. 前記Ｐドープ領域、Ｎドープ領域、及びＩ領域が垂直に配置されている請求項１記載の構成体。
  3. 前記少なくとも１個の穴が前記Ｐドープ領域及びＮドープ領域の内の一方を貫通し且つ他方へ向かい延在している請求項２記載の構成体。
  4. 前記少なくとも１個の穴の側壁部分に前記Ｐドープ領域及びＮドープ領域の内の一つの物質を包含している請求項３記載の構成体。
  5. 前記Ｉ領域が前記少なくとも１個の穴の閉じた端部において且つその少なくとも側壁部分に存在している請求項２記載の構成体。
  6. 前記Ｐドープ領域及びＮドープ領域の内の一つが前記少なくとも１個の穴の少なくとも側壁部分に沿って延在している請求項２記載の構成体。
  7. 前記少なくとも１個の穴が前記Ｐドープ領域及びＮドープ領域を貫通して延在している請求項２記載の構成体。
  8. 前記少なくとも１個の穴が互いに横方向にりかくされている複数の穴を有しており、且つ前記光感光性部分が複数の光検知器を有している請求項２記載の構成体。
  9. 更に、少なくとも１個のアバランシェフォトダイオード構造を有している請求項２記載の構成体。
  10. 更に、少なくとも１個の単一フォトンアバランシェフォトダイオード（ＳＰＡＤ）を有している請求項２記載の構成体。
  11. 前記Ｐドープ領域、Ｎドープ領域、且つＩ領域が横方向に配置されている請求項１記載の構成体。
  12. 前記Ｐドープ領域及びＮドープ領域の内の一つが前記少なくとも１個の穴の閉じた端部及び側壁部分に存在している請求項１１記載の構成体。
  13. 前記少なくとも１個の穴が前記Ｐドープ領域及びＮドープ領域の内少なくとも一つを貫通して延在している請求項１１記載の構成体。
  14. 前記少なくとも１個の穴が前記Ｐドープ領域及びＮドープ領域の両方の中に延在している請求項１３記載の構成体。
  15. 前記少なくとも１個の穴が前記Ｐドープ領域及びＮドープ領域の両方を貫通して延在している請求項１１記載の構成体。
  16. 前記少なくとも１個の穴が互いに横方向に離隔されている複数の穴を有しており、且つ前記光感光性部分が互いに横方向に離隔されている複数の光検知器を有している請求項１１記載の構成体。
  17. 前記少なくとも１個の穴が前記Ｐドープ領域及びＮドープ領域の内の一方において閉じた端部を有している請求項１１記載の構成体。
  18. 更に、少なくとも１個のアバランシェフォトダイオード構造を有している請求項１１記載の構成体。
  19. 更に、少なくとも１個の単一フォトンアバランシェフォトダイオード（ＳＰＡＤ）を有している請求項１１記載の構成体。
  20. 集積化した単一チップ構成体において、
    低ドープ又は未ドープの第１半導体物質の複数のＩ領域であって、前記第１半導体物質内に延在する故意に形成した複数の第１穴によって互いに横方向に離隔されている複数のＩ領域と、
    一方の極性へドープされている前記第１半導体物質の複数の領域と、
    前記第１半導体物質とは異なり且つ各々が反対の極性へドープされており且つ前記一方の極性へドープされている複数の領域の横方向の間にあるトリプレットを有している第２半導体物質の複数の領域と、
    を有しており、
    前記第１半導体物質の隣接する複数の領域は前期第２半導体物質の前記トリプレットによって互いに横方向に離隔されており、
    複数の前記Ｉ領域、及び前記一方の極性へドープされている前記第１半導体物質の複数の領域、及び反対の極性へドープされている複数の前記領域が照射に応答して電気信号を発生する光検知器を構成しており、前記複数の穴の内の複数のものを同時に照射する照射が前記電気信号の夫々の一つに貢献し、及び
    前記第２半導体物質の複数の前記領域はアバランシェ構造として構成されている、
    構成体。
  21. 更に、前記一方の極性へドープされている前記第１半導体物質の複数の前記領域及び前記他方の極性へドープされている前記第２半導体物質の複数の前記領域へ夫々結合されている第１及び第２噛み合い型電極を有している請求項２０記載の構成体。
  22. 前記一方の極性へドープされている前記第１半導体物質の複数の前記領域が前記第２半導体物質の複数の前記領域から垂直に離隔されている請求項２０記載の構成体。￥
  23. 更に、複数の前記第１の穴の隣接するものの間の横方向に前記第１半導体物質内に付加的に故意に形成した複数の穴を有している請求項２０記載の構成体。
  24. 集積化した単一チップ構成体において、
    低ドープ又は未ドープのＳｉ半導体物質のＩ領域が設けられており、
    複数のＰドープ領域及びＮドープ領域が前記半導体物質内を延在しており、
    故意に形成した複数の穴が前記半導体物質内に延在しており且つ複数の前記ドープ領域を横方向に離隔させており、
    各Ｐドープ領域は前記複数の穴の内の少なくとも一つによって隣接するＮドープ領域から横方向に離隔されており、
    複数の第１及び第２噛み合い型電極が、夫々、複数の前記Ｐドープ領域及び複数の前記Ｎドープ領域へ結合されており、
    複数の前記穴に同時的に入射する光に応答して電気信号を発生して前記光を表す夫々の共通電気出力を発生し且つギガヘルツデータレートで動作する構成とされている、
    構成体。
  25. 集積化した単一チップ構成体において、
    低ドープ又は未ドープのＧｅ又はＧｅ／Ｓｉ合金半導体物質の第１Ｉ領域、
    低ドープ又は未ドープのＳｉ半導体物質の第２Ｉ領域、
    一方の極性へドープされている前記Ｇｅ又はＧｅ／Ｓｉ物質における複数のドープ領域、
    反対の極性へドープされており且つ前記一方の極性へドープされている複数の前記領域から互いに横方向に離隔されている前記Ｓｉ半導体物質における複数のドープ領域、
    前記Ｇｅ又はＧｅＳｉ合金物質内に故意に形成した複数の穴、
    複数の前記Ｐドープ領域へ及び複数の前記Ｎドープ領域へ夫々結合されている複数の第１及び第２噛み合い型電極、
    を有しており、光に応答して電気信号を発生し且つギガヘルツデータレートで動作する構成とされている構成体。
  26. 集積化した単一チップ構成体において、
    低ドープ又は未ドープのＧｅ又はＧｅＳｉ合金半導体物質のＩ領域、
    前記半導体物質内を延在する複数のＰドープ領域及びＮドープ領域、
    前記半導体物質内へ延在しており且つ前記ドープ領域を互いに横方向に離隔させている故意に形成した複数の穴であって、前記複数の穴の内の少なくとも一つによって各Ｐドープ領域が隣接するＮドープ領域から横方向に離隔されている複数の穴、
    前記ドープ領域の反対側で前記Ｇｅ又はＧｅＳｉ領域の側部に沿って延在している低ドープＳｉ領域、
    一方の極性へドープされている複数の前記領域及び反対の極性へドープされている複数の前記領域へ夫々結合されている複数の第１及び第２噛み合い型電極、
    を有しており、光に応答して電気信号を発生し且つギガヘルツデータレートで動作する構成とされている構成体。
  27. 集積化した単一チップ構成体において、
    低ドープ又は未ドープであるＳｉ半導体物質のＩ領域、
    一方の極性へドープされている前記Ｓｉ半導体物質の複数の第１領域、
    反対極性へドープされている前記Ｓｉ半導体物質の複数の第２領域及び前記一方の極性へドープされている前記Ｓｉ半導体物質の複数の第３領域であって、複数の前記第２領域と前記第３領域とが複数のトリプレットを形成しており、各トリプレットは反対極性へドープされている複数の前記第２領域の内の一つであって前記一方の極性へドープされている複数の前記第２領域の内の２つの間に横方向に位置されている前記一つを包含しており、複数の前記第１領域の内の隣接するものは複数の前記トリプレットの内の少なくとも一つによって互いに横方向に離隔されている複数の前記第２及び第３領域、
    前記Ｉ領域内へ延在している故意に形成した複数の穴であって、複数の前記第１領域の内の一つと複数の前記トリプレットの内の一つとからなる各隣接する対の間に横方向にある複数個の穴、
    を有しており、複数の前記Ｉ領域及びお複数の前記第２領域が照射に応答して電気信号をを発生する光検知器として構成されており且つ複数の前記トリプレットがアバランシェ構造に構成されている構成体。
  28. 基板の片側に感光性部分を且つ前記基板の反対側にアクティブＣＭＯＳ又はＢｉＣＭＯＳ電子回路を有している集積化した単一チップ構成体において、
    前記基板の片側における前記感光性部分が複数の領域の複数の組を有しており、各組はＰドープ領域、Ｎドープ領域、前記Ｐドープ領域と前記Ｎドープ領域との間である低ドープ又は未ドープ半導体物質のＩ領域、を有しており、
    複数の穴が前記感光性部分内に延在しており且つ前記複数の組の間に横方向に位置されており、
    前記基板の反対側における前記アクティブ回路が複数のアクティブ電子要素を有しており、
    複数の第１及び第２電極が、夫々、複数の前記Ｐドープ領域及び複数の前記Ｎドープ領域へ接続しており且つ照射に応答して前記感光性部分によって発生された電気信号を処理のために前記アクティブ電子回路へ運ぶ構成とされており、
    複数の前記組の内の少なくとも２つが接続されて前記電気信号を一つの共通信号へ結合させ、
    出力電極が前記アクティブ電子回路へ接続されており且つ前記アクティブ電子回路によって処理された電気信号を運び出す構成とされている、
    構成体。
  29. 複数の前記組の各々が複数の領域の垂直積層体を構成している請求項２８記載の構成体。
  30. 複数の前記組の各々の複数の前記領域が互いに横方向に離隔されている請求項２８記載の構成体。
  31. 服須の前記穴が非周期的なアレイに配置されている請求項２８記載の構成体。
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