KR20150016119A - 투명 전도성 적층체, 투명 전도성 적층체를 포함하는 투명 전극, 및 투명 전도성 적층체의 제조방법 - Google Patents

투명 전도성 적층체, 투명 전도성 적층체를 포함하는 투명 전극, 및 투명 전도성 적층체의 제조방법 Download PDF

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Abstract

본 명세서는 투명 전도성 적층체, 투명 전도성 적층체를 포함하는 투명 전극, 및 투명 전도성 적층체의 제조방법에 관한 것이다.

Description

투명 전도성 적층체, 투명 전도성 적층체를 포함하는 투명 전극, 및 투명 전도성 적층체의 제조방법{TRANSPARENT CUNDUCTIVE FILM, TRANSPARENT ELECTRODE COMPRINSING TRANSPARENT CUNDUCTIVE FILM, AND MANUFACTURING FOR TRANSPARENT CUNDUCTIVE FILM}
본 명세서는 2013년 8월 1일에 한국특허청에 제출된 한국 특허 출원 제 10-2013-0091805호의 출원일의 이익을 주장하며, 그 내용 전부는 본 명세서에 포함된다.
본 명세서는 투명 전도성 적층체, 투명 전도성 적층체를 포함하는 투명 전극, 및 투명 전도성 적층체의 제조방법에 관한 것이다.
투명 전도성 적층체는 빛의 투과성이 높으면서 전기가 통하는 성질을 가지는 얇은 박막을 의미하며, 액정 표시 소자(liquid crystal display), 일렉트로크로믹 디스플레이(ECD), 유기 전계발광소자(electroluminescence), 태양 전지, 플라즈마 디스플레이 패널(plasma display panel), 플렉서블(flexible) 디스플레이, 전자페이퍼, 터치패널 등의 전압 인가형 공통 전극이나 화소 전극으로 널리 사용되고 있다.
투명 전도성 산화물(Transparent conducting oxides, TCO)은 가시광선 영역의 빛을 투과시키면서, 동시에 높은 전도성을 갖도록 재료를 설계하는 것이 핵심이라 할 수 있다. 가시광선 영역(400 ~ 700nm 파장)에서 투명하기 위해서는 전자 에너지 밴드 갭(electronic energy bandgap)이 400nm 파장의 전자기파 에너지인 3.1eV 이상 되어야 한다.
이러한 특성을 만족시키는 산화물 반도체들은 ZnO(3.3eV), In2O3(3.7eV), SnO2(3.6eV)가 대표적이다. 일반적으로, TCO는 가시광 영역에서 80% 이상의 광투과율을 가지며, 전기적 특성으로서, 고유저항(resistivity)이 약 10-4 Ωcm 이하의 값을 갖는다.
이러한 TCO에 사용되는 물질을 찾아내기 위하여, 지금까지 여러 가지 물질에 도핑(doping), 합금(alloying) 등을 수행하는 방식의 연구가 주로 진행되어 왔다. 특히, In2O3의 경우 SnO2나 ZnO보다 낮은 고유저항값을 나타내는 것을 볼 수 있는데, 이러한 이유로 가장 먼저 상용화되었고, 현재까지도 쓰이고 있는 것이 ITO(Sn doped In2O3)이다.
다만, ITO, ZnO 등과 같은 재료로 형성된 투명 도전막은 전도도가 낮은 문제가 있다. 이를 개선하기 위하여, 전도도 향상을 목적으로 투명 도전막 전극 상에 금속 패턴으로 이루어진 보조 전극을 형성하는 시도가 이루어지고 있으나, 보조 전극 때문에 표면의 단차 및 표면 거칠기(roughness)가 높아져서 후공정 코팅 등이 원활히 되지 않는 등의 문제점이 있다.
한국 등록특허공보: 10-1050137
본 명세서는 상기의 문제점을 해결할 수 있는 투명 전도성 적층체, 투명 전도성 적층체를 포함하는 투명 전극, 및 투명 전도성 적층체의 제조방법을 제공한다.
본 명세서는 투명 기판; 상기 투명 기판 상에 구비되는 2 이상의 투명 전도성 패턴; 및 상기 투명 전도성 패턴보다 전기 전도도가 높은 전도성 라인을 포함하며, 상기 전도성 라인과 상기 투명 전도성 패턴은 상기 투명 기판의 동일 면상에 구비되고, 상기 전도성 라인은 상기 인접하는 적어도 2개의 투명 전도성 패턴들 사이에서 상기 투명 전도성 패턴과 적어도 일부 접하여 구비되는 것인 투명 전도성 적층체를 제공한다.
또한, 본 명세서는 상기 투명 전도성 패턴 및 상기 전도성 라인의 상면 상에 구비된 투명 전도성층을 더 포함하는 것인 투명 전도성 적층체를 제공한다.
또한, 본 명세서는 상기 투명 전도성 적층체를 포함하는 투명 전극을 제공한다.
또한, 본 명세서는 투명 기판을 준비하는 단계; 상기 투명 기판 상에 제1 투명 전도성층을 형성하는 단계; 상기 제1 투명 전도성층을 패터닝하여 2 이상의 투명 전도성 패턴을 형성하는 패터닝 단계; 및 상기 인접하는 적어도 2개의 투명 전도성 패턴들 사이에서 투명 전도성 패턴과 적어도 일부 접하여 구비되는 전도성 라인을 형성하는 단계를 포함하는 상기 투명 전도성 적층체의 제조방법을 제공한다.
본 명세서의 투명 전도성 적층체는 낮은 면저항 값을 가지므로, 투명 전극으로 사용한 경우 우수한 효과를 발휘한다.
또한, 본 명세서의 투명 전도성 적층체는 개구율이 높으며, 가시광선 투과율이 높은 장점이 있다.
또한, 본 명세서의 투명 전도성 적층체는 표면단차가 매우 작으므로, 상기 투명 전도성 적층체 상에 후공정으로서 유기물층 등의 다른 층을 형성하는 경우, 불량률을 현저하게 낮출 수 있는 장점이 있다.
또한, 본 명세서의 투명 전도성 적층체를 포함하는 투명 전극은 전자 소자에 사용되는 경우, 낮은 불량률을 달성할 수 있으며, 우수한 전기 전도성으로 인하여 높은 효율이 나타나는 장점이 있다.
도 1은 본 명세서의 일 구현예에 따른 투명 전도성 적층체의 측단면의 일부영역을 도시한 것이다.
도 2는 본 명세서의 일 구현예에 따른 투명 전도성 적층체의 상면도의 일부영역을 도시한 것이다.
도 3은 본 명세서의 일 구현예에 따른 투명 전도성 적층체의 측단면의 일부영역을 도시한 것이다.
도 4 내지 도 6은 본 명세서의 일 구현예에 따른 투명 전도성 적층체의 제조방법을 도시한 것이다.
도 7은 실시예 1에 따른 투명 전도성 적층체의 사진을 나타낸 것이다.
도 8은 실시예 3에 따른 투명 전도성 적층체의 사진을 나타낸 것이다.
도 9는 도 8의 영역에 따른 원소를 측정한 것을 나타낸 것이다.
이하, 본 명세서에 대하여 더욱 상세하게 설명한다.
본 명세서는 투명 기판; 상기 투명 기판 상에 구비되는 2 이상의 투명 전도성 패턴; 및 상기 투명 전도성 패턴보다 전기 전도도가 높은 전도성 라인을 포함하며, 상기 전도성 라인과 상기 투명 전도성 패턴은 상기 투명 기판의 동일 면상에 구비되고, 상기 전도성 라인은 상기 인접하는 적어도 2개의 투명 전도성 패턴들 사이에서 상기 투명 전도성 패턴과 적어도 일부 접하여 구비되는 것인 투명 전도성 적층체를 제공한다.
또한, 본 명세서의 일 구현예에 따르면, 상기 전도성 라인은 각각의 상기 투명 전도성 패턴들 사이에서 상기 투명 전도성 패턴과 접하여 구비될 수 있다.
상기 "인접하는 적어도 2개의 투명 전도성 패턴들"이란, 투명 전도성 패턴들 중 가장 가까이 있는 적어도 2개의 투명 전도성 패턴을 의미할 수 있다.
본 명세서의 "투명"이란 가시광선의 투과율이 50 % 이상, 또는 60 % 이상인 것을 의미한다. 또한, 전체 면적이 모두 투명하지 않고, 개구율이 60% 이상인 경우도 포함할 수 있다.
본 명세서의 "전도성"이란 전기 전도성을 의미한다.
본 명세서의 "전도성 라인"이란 전기 전도도를 갖는 물질로 이루어진 직선, 곡선 또는 직선과 곡선이 혼합된 연속적인 선을 의미한다. 또한, 상기 전도성 라인은 분지를 포함하는 분지점을 포함할 수 있다.
본 명세서의 "패턴"은 일정한 형태가 반복적으로 형성된 것을 의미할 수 있다. 구체적으로, 상기 패턴은 삼각형, 사각형 등의 다각형, 원, 타원형 또는 무정형의 형태가 될 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 패턴의 형태는 삼각형, 사각형, 허니컴형 또는 보로노이 다각형일 수 있다. 구체적으로, 상기 삼각형은 정삼각형, 직각삼각형 등이 될 수 있고, 상기 사각형은 정사각형, 직사각형, 사다리꼴 등이 될 수 있다. 상기 보로노이 다각형은 채우고자 하는 영역에 보로노이 다이어그램 제너레이터(Voronoi diagram generator)라는 점들을 배치하면, 각 점들이 다른 점들로부터의 거리에 비하여 해당 점과의 거리가 가장 가까운 영역을 채우는 방식으로 이루어진 패턴의 형태일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 전도성 라인은 상기 투명 기판 상에서 상기 2 이상의 인접한 투명 전도성 패턴 사이를 채우는 형태로 구비될 수 있다. 구체적으로, 상기 2 이상의 투명 전도성 패턴은 서로 이격되어 있으며, 상기 전도성 라인에 의하여 서로 물리적, 전기적으로 연결될 수 있다.
또한, 본 명세서의 일 구현예에 따르면, 상기 전도성 라인은 상기 투명 전도성 패턴의 측면과 접하여 구비될 수 있다. 구체적으로, 본 명세서의 일 구현예에 따르면, 상기 전도성 라인은 상기 투명 전도성 패턴의 전체 측면과 접하여 구비될 수 있으며, 전도성 라인의 일부만이 접하여 구비될 수 있다.
도 1은 본 명세서의 일 구현예에 따른 투명 전도성 적층체의 측단면의 일부영역을 도시한 것이다. 구체적으로, 도 1은 투명 기판(101) 상에 투명 전도성 패턴(201) 및 투명 전도성 패턴(201) 사이에 구비된 전도성 라인(301)이 구비된 투명 전도성 적층체의 일 예를 도시한 것이다.
도 2는 본 명세서의 일 구현예에 따른 투명 전도성 적층체의 상면도의 일부영역을 도시한 것이다. 구체적으로, 도 2는 본 명세서의 일 구현예에 따른 투명 전도성 적층체의 상면의 일부 영역을 도시한 것으로서, 투명 전도성 패턴(201) 사이에 구비된 전도성 라인(301)이 구비된 투명 전도성 적층체를 도시한 것이다.
본 명세서의 일 구현예에 따르면, 상기 투명 기판에 인접하는 하면에 대향하는 상기 투명 전도성 패턴 및 상기 전도성 라인의 상면 표면단차는 0 ㎚ 이상 30 ㎚ 이하일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 기판은 유리 기판이고, 상기 투명 전도성 패턴의 두께는 150 ㎚ 이상 200 ㎚ 이하일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 패턴의 두께는 150 ㎚ 이상 200 ㎚ 이하이고, 상기 투명 전도성 패턴 및 상기 전도성 라인의 상면 표면단차는 0 ㎚ 이상 30 ㎚ 이하일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 기판에 인접하는 하면에 대향하는 상기 투명 전도성 패턴 및 상기 전도성 라인의 상면 표면단차는 0 ㎚ 이상 10 ㎚ 이하일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 기판은 플라스틱 기판이고, 상기 투명 전도성 패턴의 두께는 15 ㎚ 이상 20 ㎚ 이하일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 패턴의 두께는 15 ㎚ 이상 20 ㎚ 이하이고, 상기 투명 전도성 패턴 및 상기 전도성 라인의 상면 표면단차는 0 ㎚ 이상 10 ㎚ 이하일 수 있다
상기 "투명 기판에 인접하는 하면"이란 투명기판과 가장 가깝게 위치하는 상기 투명 전도성 패턴 및 상기 전도성 라인의 면을 의미한다.
본 명세서의 상기 "표면단차"란, 상기 투명 기판상에 구비된 2 이상의 투명 전도성 패턴 및 상기 전도성 라인의 상면 경계의 편평한 정도를 의미할 수 있다. 즉, 본 명세서의 상기 투명 전도성 적층체 상면의 편평한 정도를 의미할 수 있다.
본 명세서의 상기 투명 전도성 적층체는 상면의 표면단차가 매우 낮다. 또한, 본 명세서의 상기 투명 전도성 적층체는 상면의 표면 거칠기가 낮은 장점이 있다. 그러므로, 본 명세서의 상기 투명 전도성 적층체 상에 추가의 층을 형성하는 경우, 일정한 두께의 층을 형성할 수 있는 장점이 있다. 그러므로, 본 명세서의 상기 투명 전도성 적층체를 이용하여 전자 소자를 형성하는 경우, 불량률을 낮출 수 있는 장점이 있다. 즉, 본 명세서의 상기 투명 전도성 적층체 상에 다른 물질을 코팅, 적층하는 경우, 디웨팅(dewetting), 단선, 버블 트랩(bubble trap) 등의 문제를 방지할 수 있다. 나아가, 본 명세서의 상기 투명 전도성 적층체 상에 추가 층의 증착시, 단차 피복(step coverage)가 우수하며, 빈 공간(void)의 발생을 방지할 수 있다.
ITO, IZO 등을 투명 기판 상에 전면층으로 형성한 투명 도전막은 면저항 값이 높아 전자 소자에 적용하는 경우, 효율이 낮은 문제가 있었다. 그러므로, 본 발명자들은 투명 도전막 상에 미세 선폭의 보조 전극을 형성하여 투명 도전막의 면저항 값을 낮추기 위한 시도를 하였다. 하지만, 보조 전극에 의한 표면단차에 의하여 투명 도전막 상에 추가적인 층의 형성시 단락이 발생하는 등 불량률이 높은 것을 발견하였다. 나아가, 상기 불량률을 낮추기 위하여 보조 전극의 테이퍼각(taper angle)을 낮추는 시도를 하였으나, 미세 선폭의 구현이 어려운 것을 발견하였다.
또한, 상기 보조 전극이 유기물층 또는 반대 전극에 접하여 누전되는 것을 방지하기 위하여, 상기 보조 전극 표면에 절연막을 형성하는 경우, 이로 인한 투명 도전막의 개구율이 낮아지는 문제가 발생하는 문제가 있었다.
그러므로, 본 발명자들은 상기의 문제점을 해결하기 위하여, 본 명세서의 상기 표면단차가 낮은 투명 전도성 적층체를 개발하였다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 패턴의 두께는 15 ㎚ 이상 200 ㎚ 이하일 수 있다. 또한, 본 명세서의 일 구현예에 따르면, 상기 투명 전도성 패턴의 두께는 50 ㎚ 이상 180 ㎚ 이하일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 기판이 유리 기판과 같이 내열성이 높은 기판인 경우, 상기 투명 전도성 패턴의 두께는 100 ㎚ 이상 200 ㎚ 이하, 또는 150 ㎚ 이상 180 ㎚ 이하일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 기판이 플라스틱 기판과 같이 내열성이 낮은 기판인 경우, 상기 투명 전도성 패턴의 두께는 15 ㎚ 이상 20 ㎚ 이하일 수 있다.
상기 투명 전도성 패턴의 두께가 상기 범위 내인 경우, 우수한 광투과도 및 우수한 전기 전도도를 구현할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 전도성 라인의 선폭은 2 ㎛ 이상 70 ㎛ 이하일 수 있다.
본 명세서의 상기 투명 전도성 적층체는 상기 전도성 라인을 미세 선폭으로 구현할 수 있으므로, 상기 투명 전도성 적층체의 개구율을 높일 수 있는 장점이 있다. 구체적으로, 상기 전도성 라인은 후술하는 투명 전도성 적층체의 제조방법에 의하여 미세한 선폭의 구현이 가능하다.
본 명세서의 상기 "전도성 라인의 선폭"이란, 전도성 라인의 두께 방향에 수직되는 방향의 거리이다. 구체적으로, 상기 "전도성 라인의 선폭"이란, 상기 인접하는 투명 전도성 패턴 간에 이격된 거리일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 패턴의 피치(pitch)는 100 ㎛ 이상 600 ㎛ 이하일 수 있다.
본 명세서의 상기 "투명 전도성 패턴의 피치"는 상기 2 이상의 투명 전도성 패턴이 반복되는 최소 거리를 의미할 수 있다. 즉, 상기 "투명 전도성 패턴의 피치"는 인접하는 투명 전도성 패턴의 중심을 연결한 거리를 의미할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 기판은 투명성, 표면평활성, 취급용이성 및 방수성이 우수한 유리기판 또는 투명 플라스틱 기판이 될 수 있으나, 이에 한정되지 않으며, 유기 전자소자에 통상적으로 사용되는 기판이면 제한되지 않는다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 패턴은 금속산화물 또는 투명 전도성 고분자를 포함할 수 있다. 구체적으로, 본 명세서의 일 구현예에 따르면, 상기 투명 전도성 패턴은 투명 전도성 산화물을 포함할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 금속산화물은 ITO(indium tin oxide), IZO(indium zinc oxide), IGZO(indium gallium zinc oxide), AZO(Al-doped ZnO), GZO (Ga-doped ZnO), SnO2 및 ZnO으로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 투명하고 전기 전도성이 우수한 물질이면 제한 없이 가능하다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 고분자는 PEDOT(poly(3,4-ethylenedioxythiophene) 및/또는 PEDOT:PSS(Poly(3,4-ethylenedioxythiophene)-poly(styrenesulfonate)) 가 될 수 있다. 또한, 본 명세서의 일 구현예에 따르면, 상기 투명 전도성 고분자는 고분자 매트릭스 내에 금속 나노와이어, CNT(carbon nano tube) 등의 전도성 나노 물질을 포함한 것일 수 있다.
다만, 이에 한정되는 것은 아니며, 투명하고 전기 전도성이 우수한 물질이면 제한 없이 가능하다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 패턴의 재료는 후술하는 투명 전도성층의 재료와 동일할 수 있다.
상기 전도성 라인의 선폭이 작더라도 높은 전도도를 얻게 하기 위하여 전기 전도도가 높은 금속일수록 바람직하다. 구체적으로, 본 명세서의 일 구현예에 따르면, 상기 전도성 라인은 은, 구리, 알루미늄, 금, 니켈, 비스무스, 팔라듐, 또는 이들의 합금으로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다. 다만, 이에 한정되는 것은 아니고, 전기 전도도 상기 전도성 패턴보다 높은 물질이면 제한 없이 가능하다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 적층체의 면저항 값은 상기 투명 전도성 패턴의 면저항 값의 70 % 이하일 수 있다. 구체적으로, 본 명세서의 일 구현예에 따르면, 상기 투명 전도성 적층체의 면저항 값은 상기 투명 전도성 패턴의 면저항 값의 30 % 이상 70 % 이하일 수 있다. 또는, 상기 투명 전도성 적층체의 면저항 값은 상기 투명 전도성 패턴의 면저항 값의 40 % 이상 70 % 이하일 수 있다.
본 명세서의 상기 투명 전도성 적층체는 상기 전도성 라인의 낮은 저항 값으로 인하여, 전체 투명 전도성 적층체의 면저항 값을 낮출 수 있다. 즉, 본 명세서의 상기 투명 전도성 적층체는 상대적으로 낮은 면저항 값으로 인하여 전자 소자에 적용시 높은 효율을 구현할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 적층체의 개구율은 80 % 이상 99 % 이하일 수 있다. 즉, 본 명세서의 상기 투명 전도성 적층체는 미세 선폭의 전도성 라인을 형성할 수 있으므로, 높은 개구율을 가질 수 있다.
본 명세서의 상기 "투명 전도성 적층체의 개구율"은 전체 투명 전도성 적층체 면적에 대한 투명 전도성 패턴 면적의 합의 백분율 값을 의미할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 적층체의 가시광선에 대한 투과도는 60 % 이상 93 % 이하일 수 있다. 구체적으로, 본 명세서의 일 구현예에 따르면, 상기 투명 전도성 적층체의 가시광선에 대한 투과도는 70 % 이상 90 % 이하일 수 있다.
본 명세서의 상기 "투명 전도성 적층체의 가시광선에 대한 투과도"는 상기 투명 전도성 패턴의 가시광선에 대한 투과도일 수 있다. 본 명세서의 일 구현예에 따르면, 상기 전도성 라인은 높은 전기 전도도를 가지지만, 불투명한 물질일 수 있으므로, 가시광선에 대한 투과도는 상기 투명 전도성 패턴의 가시광선에 대한 투과도일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 패턴 및 상기 전도성 라인의 상면 상에 구비된 투명 전도성층을 더 포함할 수 있다.
상기 투명 전도성층은 상기 투명 전도성 적층체 상에 구비되어, 상면의 단차를 보다 작게 할 수 있는 역할을 할 수 있다. 또한, 상기 투명 전도성층은 상기 전도성 라인과 상기 투명 전도성 패턴 간의 이질적인 물성에 의하여 상기 투명 전도성 적층체의 전기 전도도 등의 성능이 불균일해질 수 있는 문제를 완화할 수 있다. 또한, 상기 투명 전도성층은 상기 전도성 라인과 상기 투명 전도성 패턴 사이에 미세한 간극이 존재하더라도 이를 보완할 수 있는 장점이 있다.
도 3은 본 명세서의 일 구현예에 따른 투명 전도성 적층체의 측단면의 일부영역을 도시한 것이다. 구체적으로, 도 3은 투명 기판(101) 상에 투명 전도성 패턴(201) 및 투명 전도성 패턴(201) 사이에 구비된 전도성 라인(301)이 구비되고, 상기 투명 전도성 패턴(201) 및 상기 전도성 라인(301) 상에 구비된 투명 전도성층(401)이 구비된 투명 전도성 적층체의 일 예를 도시한 것이다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성층의 두께는 50 ㎚ 이상 180 ㎚ 이하일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성층은 금속산화물, 투명 전도성 고분자, 탄소나노튜브, 그래핀, 금속 나노와이어로 이루어진 군에서 선택되는 1종 이상을 포함하는 것일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성층은 전술한 투명 전도성 패턴의 재료와 동일할 수 있다.
본 명세서는 상기 투명 전도성 적층체를 포함하는 투명 전극을 제공한다.
또한, 본 명세서는 상기 투명 전극을 포함하는 유기전자소자를 제공한다.
본 명세서의 일 구현예에 따르면, 상기 투명 전극은 애노드일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 유기전자소자는 유기태양전지, 유기발광소자, 유기트랜지스터 및 유기감광체로 이루어진 군에서 선택되는 하나일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 유기태양전지는 애노드; 상기 애노드에 대향하여 구비된 캐소드 및 상기 애노드와 캐소드 사이에 구비되고 광활성층을 포함하는 1층 이상의 유기물층을 포함할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 유기발광소자는 애노드; 상기 애노드에 대향하여 구비된 캐소드 및 상기 애노드와 캐소드 사이에 구비되고 발광층을 포함하는 1층 이상의 유기물층을 포함할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 유기트랜지스터는 소스, 드레인, 게이트 및 1층 이상의 유기물층을 포함할 수 있다. 상기 유기트랜지스터의 경우, 상기 투명 전도성 적층체는 소스 또는 드레인일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 유기감광체는 애노드; 상기 애노드에 대향하여 구비된 캐소드 및 상기 애노드와 캐소드 사이에 구비되고 유기감광층을 포함하는 1층 이상의 유기물층을 포함할 수 있다.
본 명세서는 투명 기판을 준비하는 단계; 상기 투명 기판 상에 제1 투명 전도성층을 형성하는 단계; 상기 제1 투명 전도성층을 패터닝하여 2 이상의 투명 전도성 패턴을 형성하는 패터닝 단계; 및 상기 인접하는 적어도 2개의 투명 전도성 패턴들 사이에서 투명 전도성 패턴과 적어도 일부 접하여 구비되는 전도성 라인을 형성하는 단계를 포함하는 상기 투명 전도성 적층체의 제조방법을 제공한다.
본 명세서의 일 구현예에 따르면, 상기 제1 투명 전도성층은 전술한 투명 전도성 패턴의 재료를 이용하여 형성될 수 있다.
본 명세서의 일 구현예에 따르면, 상기 제1 투명 전도성층은 상기 투명 기판 상에 증착, 용액 공정 또는 전사 공정 등으로 형성될 수 있다. 다만, 이에 한정되는 것은 아니고, 상기 제1 투명 도전성층을 일정한 두께로 형성할 수 있는 방법이면 제한 없이 이용할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 전도성 라인은 전술한 전도성 라인의 재료를 이용하여 형성될 수 있다.
본 명세서의 일 구현예에 따르면, 상기 전도성 라인을 형성하는 단계는 상기 패터닝 단계 이후, 상기 투명 기판 및 상기 투명 전도성 패턴 상에 전도성 라인 형성용 전도성층을 형성하고, 상기 투명 전도성 패턴 상에 형성된 상기 전도성층을 제거하는 것일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 전도성층은 상기 투명 전도성 패턴의 두께와의 차이가 0 ㎚ 이상 30 ㎚ 이하의 두께로 형성될 수 있다.
상기 전도성층의 두께는 상기 투명 전도성 패턴이 형성되지 않은 상기 투명 기판의 상면으로부터 상기 전도성층의 상면까지의 길이를 의미할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 전도성층의 두께는 상기 투명 전도성 패턴의 두께보다 두꺼울 수 있다. 구체적으로, 본 명세서의 일 구현예에 따르면, 상기 전도성층의 두께는 상기 투명 전도성 패턴의 두께보다 두꺼우며, 상기 전도성층의 두께에서 상기 투명 전도성 패턴층의 두께를 뺀 값은 0 ㎚ 이상 30 ㎚ 이하일 수 있다.
또한, 본 명세서의 일 구현예에 따르면, 상기 전도성층의 두께는 상기 투명 전도성 패턴 두께보다 얇을 수 있다. 구체적으로, 본 명세서의 일 구현예에 따르면, 상기 전도성층의 두께는 상기 투명 전도성 패턴의 두께보다 얇으며, 상기 투명 전도성 패턴층의 두께에서 상기 전도성층의 두께를 뺀 값은 0 ㎚ 이상 30 ㎚ 이하일 수 있다.
나아가, 본 명세서의 일 구현예에 따르면, 상기 전도성 라인을 형성하지 않는 상기 전도성층을 제거하여 표면 단차가 작은 상기 투명 전도성 적층체를 제조할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 전도성층을 형성하는 단계는 금속 나노입자 잉크 및/또는 유기 금속 잉크 등을 이용하여 잉크젯 인쇄 또는 전면 코팅 후 소결하는 것일 수 있다.
구체적으로, 상기 전도성층을 형성하는 경우, 상기 각각의 투명 전도성 패턴 사이에 전도성 라인이 형성된다. 나아가, 상기 투명 전도성 패턴 상에 형성된 전도성 라인을 형성하지 않은 전도성층을 제거하여, 상기 투명 전도성 적층체를 제조할 수 있다.
또한, 본 명세서의 일 구현예에 따르면, 상기 전도성층을 형성하기 전에 상기 투명 전도성층 상에 희생층을 형성할 수 있다. 이 경우, 상기 투명 전도성층을 패턴화 한 후에 전도성층을 형성하여 전도성 라인을 형성하고, 희생층과 함께 전도성 라인을 형성하지 않은 전도성층을 제거하여, 상기 투명 전도성 적층체를 제조할 수 있다. 본 명세서의 상기 희생층은 전도성 라인을 형성하지 않는 전도성층의 제거를 보다 용이하게 하는 역할을 할 수 있다.
또한, 본 명세서의 일 구현예에 따르면, 상기 전도성층을 형성하는 단계는 금속 등의 전도성 라인의 재료를 이용하여 스퍼터링, 열증착, 전자빔 증착 및 화학 증착의 방법으로 상기 전도성층을 형성하는 것일 수 있다.
또한, 본 명세서의 일 구현예에 따르면, 상기 전도성층을 형성하는 단계는 은거울 반응 및 기타 무전해 도금 또는 전해 도금의 방법으로 상기 전도성층을 형성하는 것일 수 있다.
본 명세서의 일 구현예에 따르면, 상기 무전해 도금 또는 전해 도금의 방법으로 상기 전도성층을 형성하는 경우, 씨드(seed)층을 먼저 형성한 후 상기 전도성층을 형성할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 제1 투명 전도성층 상에 희생층을 형성하는 단계; 상기 제1 투명 전도성층 및 상기 희생층을 동시 또는 각각 패터닝하는 단계; 및 상기 전도성 라인을 형성하는 단계 이후, 상기 희생층을 제거하는 단계를 더 포함할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 희생층은 고분자 용액, 네거티브 포토레지스트, 포지티브 포토레지스트, UV 경화형 올리고머, UV 경화형 수지 및 몰리브데늄 산화물 등을 사용할 수 있으며, 희생층 형성 후에 희생층 상에 전도성층을 형성하는 공정에서 벗겨지지 않고, 전도성층이 형성된 후에는 전도성층 및 전도성 라인에 손상을 주지 않고 간단하게 제거할 수 있는 물질이면 제한 없이 사용할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 희생층을 형성하는 방법은 코팅, 전사, 증착 등의 방법을 이용할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 희생층을 제거하는 단계는 전도성 라인 및 제1 투명 도전성층의 손상이 적으면서 희생층을 제거할 수 있는 방법이면 제한 없이 가능하다. 구체적으로, 본 명세서의 일 구현예에 따르면, 상기 희생층을 잘 녹일 수 있는 용매나, 전용 박리액을 이용하여 상기 희생층을 제거할 수 있다. 보다 구체적으로, 본 명세서의 일 구현예에 따르면, 상기 희생층이 고분자로 이루어진 경우, 상기 고분자를 잘 녹일 수 있는 용매인 에탄올, 아세톤, NMP(N-Methylpyrrolidone), DMF(dimethylformamide) 및/또는 유기아민계 박리액 등을 이용하여 상기 희생층을 제거할 수 있다. 또한, 본 명세서의 일 구현예에 따르면, 상기 희생층을 구성하는 물질이 염기성 용액에 녹을 수 있는 물질인 경우, 염기성 수용액을 이용하여 상기 희생층을 제거할 수 있다. 또한, 본 명세서의 일 구현예에 따르면, 상기 희생층을 구성하는 물질이 물에 용해될 수 있는 물질인 경우, 증류수를 이용하여 상기 희생층을 제거할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 희생층을 이용하는 경우, 상기 희생층은 상기 제1 투명 전도성층 상에 형성된 후, 상기 제1 투명 도전성층을 패터닝할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 패터닝하는 단계는 상기 제1 투명 전도성층 및 상기 희생층을 동시에 패터닝하는 것일 수 있다. 구체적으로, 본 명세서의 일 구현예에 따르면, 제1 투명 도전성층을 레이저 식각을 이용하여 패터닝하는 경우, 레이저로 상기 제1 투명 도전성층 및 상기 희생층을 동시에 식각할 수 있으므로, 별도로 희생층을 식각하는 단계를 생략할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 패터닝하는 단계는 상기 제1 투명 전도성층 및 상기 희생층을 각각 패터닝하는 것일 수 있다. 구체적으로, 본 명세서의 일 구현예에 따르면, 상기 희생층은 습식 식각, 건식 식각, 레이저 식각, 포토 리소그래피법, 인쇄법 등을 이용하여 희생층을 패터닝할 수 있다. 나아가, 상기 제1 투명 도전성층을 건식 식각, 습식 식각, 레이저 식각 등을 이용하여 상기 패터닝된 희생층의 패턴과 동일하게 패터닝할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 투명 전도성 적층체의 제조방법은 상기 전도성 라인을 형성하는 단계 이후, 제2 투명 전도성층을 형성하는 단계를 더 포함할 수 있다.
본 명세서의 일 구현예에 따르면, 상기 제2 투명 전도성층은 전술한 투명 전도성층을 형성하는 물질을 이용하여, 코팅법, 증착법, 전사법 등으로 형성할 수 있다.
도 4 내지 도 6은 본 명세서의 일 구현예에 따른 투명 전도성 적층체의 제조방법을 도시한 것이다.
도 4는 투명 기판(101) 상에 제1 투명 전도성층(501)을 형성하고, 제1 투명 전도성 패턴(501)을 패터닝하여 투명 전도성 패턴(201)을 형성한다. 이후, 전도성층(601)을 형성한 후, 전도성 라인(301)을 형성하지 않는 전도성층을 제거하여 투명 전도성 적층체를 제조한다.
도 5는 투명 기판(101) 상에 제1 투명 전도성층(501)을 형성하고, 제1 투명 전도성층 상에 희생층(701)을 형성한 후, 제1 투명 전도성층(501)과 희생층(701)을 동시에 식각하여 투명 전도성 패턴(201)을 형성한다. 이후, 전도성층(601)을 형성한 후, 전도성 라인(301)을 형성하지 않는 전도성층 및 희생층(701)을 제거하여 투명 전도성 적층체를 제조한다.
도 6는 투명 기판(101) 상에 제1 투명 전도성층(501)을 형성하고, 제1 투명 전도성층 상에 희생층(701)을 형성한 후, 희생층(701)을 패터닝하고, 이후 제1 투명 전도성층(501)을 패터닝하여 투명 전도성 패턴(201)을 형성한다. 이후, 전도성층(601)을 형성한 후, 전도성 라인(301)을 형성하지 않는 전도성층 및 희생층(701)을 제거하여 투명 전도성 적층체를 제조한다.
이하, 본 명세서를 구체적으로 설명하기 위해 실시예를 들어 상세하게 설명하기로 한다. 그러나, 본 명세서에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 명세서의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않는다. 본 명세서의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 명세서를 보다 완전하게 설명하기 위해 제공되는 것이다.
[비교예 1]
ITO를 170 ㎚ 두께로 유리 기판 상에 형성하여 투명 전도성 적층체를 제조하였다. 상기 투명 전도성 적층체는 ITO가 결정질 상태이고, 상기 투명 전도성 적층체의 면저항 값은 10 Ω/□ 내지 11 Ω/□ 였다.
[실시예 1]
ITO를 170 ㎚ 두께로 유리 기판 상에 형성하였다. 상기 ITO 상에 포토레지스트인 ultra-1 300 (Daw Chemical)을 약 100 ㎚의 두께로 스핀 코팅법을 이용하여 형성한 후, UV 레이저((주)한빛 레이저)를 이용하여 선폭 25 ㎛, 피치 438 ㎛의 정사각형 메시의 형태로 레지스트층과 ITO층을 식각하여 ITO의 정사각형 패턴을 형성하였다. 이후, 유기 티타늄계 촉매 용액을 코팅한 후 90 ℃의 온도에서 2분간 알루미늄 전구체 용액에 침지하여 알루미늄 전도성층을 형성하였다. 이후, 기판을 아세톤에 30분간 침지하여 포토레지스트층 및 그 위에 형성된 알루미늄 전도성층을 제거하여, ITO의 투명 전도성 패턴과 알루미늄의 전도성 라인으로 이루어진 투명 전도성 적층체를 제조하였다.
상기 실시예 1에 의하여 제조된 투명 전도성 적층체의 면저항 값은 6.7 Ω/□로서, 비교예 1에서 제조된 ITO만 형성된 유리기판의 면저항 값의 61 % 내지 67 % 수준인 것으로 확인되었다. 즉, 상기 실시예 1에 의하여 제조된 투명 전도성 적층체의 전기 전도도는 ITO만으로 이루어진 필름에 비하여 높은 것을 알 수 있다.
도 7은 실시예 1에 따른 투명 전도성 적층체의 사진을 나타낸 것이다.
[비교예 2]
비정질 ITO를 유리기판 상에 상온에서 스퍼터링하여 170 ㎚의 두께로 형성하여 투명 전도성 적층체를 제조하였다. 상기 투명 전도성 적층체는 ITO가 비결정질 상태이고, 상기 투명 전도성 적층체의 면저항 값은 100 Ω/□ 였다.
[실시예 2]
비정질 ITO를 유리기판 상에 상온에서 스퍼터링하여 170 ㎚의 두께로 형성하였다. 상기 ITO 상에 노볼락 기반의 포토레지스트인 LGPR-412DR(LG CHEM.)을 1.7 ㎛의 두께로 형성한 뒤, 포토리소그래피 공정으로 허니컴형(육각형)의 포토레지스트 패턴을 형성하였다. 이후, 3 %의 옥살산 수용액에 침지한 후, 40 ℃의 온도에서 20분간 교반하여 포토레지스트로 덮혀있지 않고 노출된 부분의 ITO를 제거하였다. 이후, 170 ㎚ 두께의 구리 전도성층을 전자빔 증착으로 형성한 뒤, 유기 아민 기반의 포토레지스트 전용 박리액에 10분간 침지하여 포토레지스트와 그 위에 형성된 구리 전도성층을 제거하여, ITO의 투명 전도성 패턴과 구리의 전도성 라인으로 이루어진 투명 전도성 적층체를 제조하였다.
상기 실시예 2에 의하여 제조된 투명 전도성 적층체의 전도성 라인의 선폭은 9 ㎛이었고, 투명 전도성 패턴은 피치 200 ㎛의 허니컴형 메시의 형태이었다.
또한, 상기 실시예 2에 의하여 제조된 투명 전도성 적층체의 면저항은 5 Ω/□ 내지 7 Ω/□ 이었다. 그러므로, 비교예 2에서 제조된 ITO만으로 형성된 유리기판의 면저항 값의 5 % 내지 7 % 수준인 것으로 확인되었다.
[실시예 3]
상기 실시예 2에 의하여 제조된 투명 전도성 적층체 상에 PEDOT:PSS로서 Heraus사의 PH-1000 기반의 코팅액을 500 rpm의 속도로 30초간 스핀코팅한 뒤 120 ℃의 온도에서 30분간 열처리하여 투명 전도성층을 형성하였다.
상기 실시예 3에 의하여 제조된 투명 전도성 적층체의 면저항 값은 10 Ω/□ 내지 11 Ω/□이었다.
도 8은 실시예 3에 따른 투명 전도성 적층체의 사진을 나타낸 것이다. 실시예 3의 경우 투명 전도성층은 투명하므로, 도 8의 사진 상에는 나타나지 않았다.
나아가, 도 8에 표시된 영역에 따른 원소를 측정한 결과를 도 9에 나타내었다. 도 8 및 도 9의 #3은 구리의 전도성 라인 상에 PEDOT:PSS의 투명 전도성층이 구비된 영역이고, #4는 ITO의 투명 전도성 패턴 상에 PEDOT:PSS의 투명 전도성층이 구비된 영역이며, #5는 전도성 라인과 전도성 패턴의 경계면이며, #6은 전도성 라인이 완벽하게 형성되지 않은 영역이다.
구체적으로, 도 8 및 도 9에서, #3은 전도성 라인이 형성된 위치에서 투명 전도성 패턴을 형성하는 ITO가 검출되지 않는 것을 의미하고, #4는 투명 전도성 패턴이 구비된 영역에서 전도성 라인을 형성하는 Cu가 검출되지 않는 것을 의미한다. #5의 경우, 전도성 라인과 전도성 패턴 사이에 간극이 존재하는 경우, 투명 전도성층인 PEDOT:PSS에 의하여 간극이 채워질 수 있음을 의미한다. 또한, #6의 경우, 전고성 라인이 정상적으로 형성되지 않은 스크래치 영역으로서, 전도성 라인이 형성될 영역에 투명 전도성 패턴을 형성하는 ITO가 존재하지 않는 것을 알 수 있다.
[비교예 3]
유리 기판 상에 상기 실시예 3과 동일한 조건으로 투명 전도성층을 형성하여 투명 전도성 적층체를 형성하였다. 이 경우, 면저항 값은 2100 Ω/□ 이었다.
101: 투명 기판
201: 투명 전도성 패턴
301: 전도성 라인
401: 투명 전도성층(제2 투명 전도성층)
501: 제1 투명 전도성층
601: 전도성 라인 형성용 전도성층
701: 희생층

Claims (23)

  1. 투명 기판; 상기 투명 기판 상에 구비되는 2 이상의 투명 전도성 패턴; 및 상기 투명 전도성 패턴보다 전기 전도도가 높은 전도성 라인을 포함하며,
    상기 전도성 라인과 상기 투명 전도성 패턴은 상기 투명 기판의 동일 면상에 구비되고,
    상기 전도성 라인은 상기 인접하는 적어도 2개의 투명 전도성 패턴들 사이에서 상기 투명 전도성 패턴과 적어도 일부 접하여 구비되는 것인 투명 전도성 적층체.
  2. 청구항 1에 있어서,
    상기 전도성 라인은 각각의 상기 투명 전도성 패턴들 사이에서 상기 투명 전도성 패턴과 접하여 구비되는 것인 투명 전도성 적층체.
  3. 청구항 1에 있어서,
    상기 투명 기판에 인접하는 하면에 대향하는 상기 투명 전도성 패턴 및 상기 전도성 라인의 상면 표면단차는 0 ㎚ 이상 30 ㎚ 이하인 것인 투명 전도성 적층체.
  4. 청구항 1에 있어서,
    상기 투명 기판에 인접하는 하면에 대향하는 상기 투명 전도성 패턴 및 상기 전도성 라인의 상면의 표면단차는 0 ㎚ 이상 10 ㎚ 이하인 것인 투명 전도성 적층체.
  5. 청구항 1에 있어서,
    상기 투명 전도성 패턴 및 상기 전도성 라인의 상면 상에 구비된 투명 전도성층을 더 포함하는 것인 투명 전도성 적층체.
  6. 청구항 1에 있어서,
    상기 투명 전도성 패턴의 두께는 15 ㎚ 이상 200 ㎚ 이하인 것인 투명 전도성 적층체.
  7. 청구항 1에 있어서,
    상기 전도성 라인의 선폭은 2 ㎛ 이상 70 ㎛ 이하인 것인 투명 전도성 적층체.
  8. 청구항 5에 있어서,
    상기 투명 전도성층의 두께는 50 ㎚ 이상 180 ㎚ 이하인 것인 투명 전도성 적층체.
  9. 청구항 1에 있어서,
    상기 투명 전도성 패턴의 형태는 삼각형, 사각형, 허니컴형 또는 보로노이 다각형인 것인 투명 전도성 적층체.
  10. 청구항 1에 있어서,
    상기 투명 전도성 패턴의 피치(pitch)는 100 ㎛ 이상 600 ㎛ 이하인 것인 투명 전도성 적층체.
  11. 청구항 1에 있어서,
    상기 투명 전도성 패턴은 금속산화물 또는 투명 전도성 고분자를 포함하는 것인 투명 전도성 적층체.
  12. 청구항 1에 있어서,
    상기 전도성 라인은 은, 구리, 알루미늄, 금, 니켈, 비스무스, 팔라듐, 또는 이들의 합금으로 이루어진 군에서 선택되는 1종 이상을 포함하는 것인 투명 전도성 적층체.
  13. 청구항 5에 있어서,
    상기 투명 전도성층은 금속산화물, 투명 전도성 고분자, 탄소나노튜브, 그래핀, 금속 나노와이어로 이루어진 군에서 선택되는 1종 이상을 포함하는 것인 투명 전도성 적층체.
  14. 청구항 1에 있어서,
    상기 투명 전도성 적층체의 면저항 값은 상기 투명 전도성 패턴의 면저항 값의 70 % 이하인 것인 투명 전도성 적층체.
  15. 청구항 1에 있어서,
    상기 투명 전도성 적층체의 개구율은 80 % 이상 99 % 이하인 것인 투명 전도성 적층체.
  16. 청구항 1에 있어서,
    상기 투명 전도성 적층체의 가시광선에 대한 투과도는 60 % 이상 93 % 이하인 것인 투명 전도성 적층체.
  17. 청구항 1 내지 16 중 어느 한 항의 투명 전도성 적층체를 포함하는 투명 전극.
  18. 청구항 17의 투명 전극을 포함하는 유기전자소자.
  19. 투명 기판을 준비하는 단계;
    상기 투명 기판 상에 제1 투명 전도성층을 형성하는 단계;
    상기 제1 투명 전도성층을 패터닝하여 2 이상의 투명 전도성 패턴을 형성하는 패터닝 단계; 및
    상기 인접하는 적어도 2개의 투명 전도성 패턴들 사이에서 투명 전도성 패턴과 적어도 일부 접하여 구비되는 전도성 라인을 형성하는 단계를 포함하는
    청구항 1 내지 16 중 어느 한 항의 투명 전도성 적층체의 제조방법.
  20. 청구항 19에 있어서,
    상기 전도성 라인을 형성하는 단계는 상기 패터닝 단계 이후, 상기 투명 기판 및 상기 투명 전도성 패턴 상에 전도성 라인 형성용 전도성층을 형성하고,
    상기 투명 전도성 패턴 상에 형성된 상기 전도성층을 제거하는 것인 투명 전도성 적층체의 제조방법.
  21. 청구항 20에 있어서,
    상기 전도성층은 상기 투명 전도성 패턴의 두께와의 차이가 0 ㎚ 이상 30 ㎚ 이하의 두께로 형성되는 것인 투명 전도성 적층체의 제조방법.
  22. 청구항 19에 있어서,
    상기 제1 투명 전도성층 상에 희생층을 형성하는 단계;
    상기 제1 투명 전도성층 및 상기 희생층을 동시 또는 각각 패터닝하는 단계; 및
    상기 전도성 라인을 형성하는 단계 이후, 상기 희생층을 제거하는 단계를 더 포함하는 것인 투명 전도성 적층체의 제조방법.
  23. 청구항 19에 있어서,
    상기 전도성 라인을 형성하는 단계 이후, 상기 투명 전도성 패턴 및 상기 전도성 라인 상에 제2 투명 전도성층을 형성하는 단계를 더 포함하는 것인 투명 전도성 적층체의 제조방법.
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