KR20150003348A - 다계통 증폭 장치 - Google Patents
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Abstract
본 발명의 다계통 증폭 장치 (100) 는 병렬 형성되고 각각이 각각의 신호들의 입력 및 출력을 다루는 복수 계통의 증폭기들 (110, 120) 을 포함하고, 복수 계통의 증폭기들 (110, 120) 각각이 병렬 운전되고 각각의 신호들을 증폭하는 복수의 반도체 증폭 소자들 (111, 112, 121, 122) 을 더 포함한다. 한쌍의 인접한 증폭기들 (110, 120) 의 인접하는 한쌍의 반도체 증폭 소자들 (112, 121) 은 단일의 패키지 (130) 로서 형성된다.
Description
본 발명은 병렬 운전되어 신호들을 증폭하는 복수의 반도체 증폭 소자들을 각각 갖는 다계통의 증폭기들을 포함하는 다계통 증폭 장치에 관한 것이다.
현재, 송신 다이버시티 장치들 및 MIMO (Multiple-Input and Multiple-Output) 장치들과 같은 복수의 송신 계통을 각각 갖는 다계통 송신 장치들이 다계통 증폭 장치들을 이용하여 설계되어 있다.
다계통 증폭 장치들은 병렬 형성되어 신호들을 개별적으로 입력 및 출력하는 다계통의 증폭기들을 포함한다. 다계통의 증폭기들 각각은 병렬 운전되어 신호들을 증폭하는 복수의 반도체 증폭 소자들을 포함한다.
다계통 증폭 장치들은, 복수의 반도체 증폭 소자들이 병렬 운전되기 때문에 고출력 성능을 입증하는 한편, 도허티 타입 (Doherty-type) 의 다계통 증폭 장치들은, 복수의 반도체 증폭 소자들이 병렬 운전되기 때문에 고효율을 입증한다.
최종단의 증폭 파워 소자들의 역할을 하는 제 1 증폭 소자 및 제 2 증폭 소자가 입력 단자와 출력 단자 사이에 배치되는 증폭기를 설계하는 것이 가능하며, 여기서 제 1 증폭 소자 및 제 2 증폭 소자는 단일의 반도체 칩 상에 형성된다 (특허 문헌 1 참조).
추가적으로, 디지털 변조기의 출력 신호가 전력 증폭 장치에 입력되어 n-분배기를 통해 n 개의 신호들로 분배되고; n 개의 신호들이 상이한 위상 시프트들을 갖는 n 개의 입력 위상 시프터들에 통과된 후 전력 증폭기로 증폭되고; n 개의 신호들이 n 개의 출력 위상 시프터들에 통과되어 그들의 위상들이 서로 일치할 것이며; 후속하여, n 개의 신호들이 n-합성기로 함께 합성되어 출력 단자를 통해 합성된 신호를 출력하는 다른 증폭기를 설계하는 것이 가능하다 (특허문헌 2 참조).
비특허문헌 1 : Ichiro Tokkyo 에 의해 작성된 "다양한 다계통 증폭 장치들", 특허 출판 2003년
전술한 다계통 증폭 장치는 다계통의 증폭기들 각각마다 복수의 반도체 증폭 소자들을 필요로 하기 때문에, A 가 계통의 증폭기들의 수를 나타내는 한편, B 가 각각의 증폭기마다의 반도체 증폭 소자들의 수를 나타낸다고 하면, 전체로서 "A×B" 반도체 증폭 소자들을 사용할 필요가 있다.
이 이유로, 다수의 반도체 증폭 소자들로 인해 회로 규모가 커져 전술한 다계통 증폭 장치들을 소형화하기 어려워, 생산성 저하를 초래한다.
특허문헌 1 및 특허문헌 2 에 개시된 증폭기들 각각은 한쌍의 입력 단자 및 출력 단자를 갖는다. 그 증폭기들은 다계통의 신호들을 병렬로 증폭할 수 없고; 따라서 그 증폭기들은 다계통 송신기들에 이용되는 다계통 증폭 장치들의 역할을 할 수 없다.
본 발명은 전술한 과제를 고려하여 이루어져, 그 전술한 과제를 해결할 수 있는 다계통 증폭 장치를 제공한다.
본 발명은 병렬 형성되어 신호들을 개별적으로 입력 및 출력하는 다계통의 증폭기들을 포함하는 다계통 증폭 장치를 제공하며, 다계통의 증폭기들 각각은 병렬 운전되어 신호들을 증폭하는 복수의 반도체 증폭 소자들을 갖고, 한쌍의 증폭기들 내의 함께 인접하는 적어도 한쌍의 반도체 증폭 소자들은 단일의 패키지로 형성된다.
본 발명은 한쌍의 증폭기들 내의 함께 인접하는 적어도 한쌍의 반도체 증폭 소자들이 단일의 패키지로 형성되기 때문에 다계통 증폭 장치 내의 반도체 증폭 소자들에 이용하기 위한 부품들의 수를 삭감할 수 있다.
도 1 은 본 발명의 제 1 실시형태에 따른 다계통 증폭 장치의 구성을 도시하는 회로도이다.
도 2 는 본 발명의 제 1 실시형태에 따른 다계통 증폭 장치의 필수 구조를 모식적으로 도시하는 2 면도를 포함한다.
도 3 은 본 발명의 제 2 실시형태에 따른 다계통 증폭 장치의 구성을 도시하는 회로도이다.
도 4 는 본 발명의 제 3 실시형태에 따른 다계통 증폭 장치의 구성을 도시하는 회로도이다.
도 5 는 본 발명의 실시형태의 변형에 따른 다계통 증폭 장치의 필수 구성을 도시하는 회로도이다.
도 2 는 본 발명의 제 1 실시형태에 따른 다계통 증폭 장치의 필수 구조를 모식적으로 도시하는 2 면도를 포함한다.
도 3 은 본 발명의 제 2 실시형태에 따른 다계통 증폭 장치의 구성을 도시하는 회로도이다.
도 4 는 본 발명의 제 3 실시형태에 따른 다계통 증폭 장치의 구성을 도시하는 회로도이다.
도 5 는 본 발명의 실시형태의 변형에 따른 다계통 증폭 장치의 필수 구성을 도시하는 회로도이다.
먼저, 본 발명의 제 1 실시형태에 따른 다계통 증폭 장치 (100) 가 도 1 및 도 2 를 참조하여 설명될 것이다. 도 1 은 다계통 증폭 장치 (100) 의 전체 구성을 모식적으로 도시하는 회로도인 한편, 도 2 는 한쌍의 반도체 증폭 소자들을 포함하는 단일의 패키지의 물리 구조를 모식적으로 도시하는 2 면도를 포함한다.
도 1 에 도시한 바와 같이, 본 실시형태의 다계통 증폭 장치 (100) 는 병렬 형성되어 고주파 신호들을 개별적으로 입력 및 출력하는 다계통의 증폭기들, 즉 제 1 증폭기 (110) 및 제 2 증폭기 (120) 를 포함한다.
제 1 증폭기 (110) 는 병렬 운전되어 고주파 신호들을 증폭하는 트랜지스터들을 가진 제 1 반도체 증폭 소자 (111) 및 제 2 반도체 증폭 소자 (112) 를 포함한다.
유사하게, 제 2 증폭기 (120) 는 병렬 운전되어 고주파 신호들을 증폭하는 제 1 반도체 증폭 소자 (121) 및 제 2 반도체 증폭 소자 (122) 를 포함한다.
구체적으로, 제 1 증폭기 (110) 는 입력된 고주파 신호들을 분배하도록 구성되는 제 1 분배기 (113), 병렬 운전되어 분배된 고주파수 신호들을 증폭하는 한쌍의 제 1 반도체 증폭 소자 (111) 및 제 2 반도체 증폭 소자 (112), 및 증폭된 고주파 신호들을 합성하여 출력하도록 구성되는 제 1 합성기 (114) 를 포함한다.
제 2 증폭기 (120) 는 입력된 고주파 신호들을 분배하도록 구성되는 제 2 분배기 (123), 병렬 운전되어 분배된 고주파 신호들을 증폭하는 한쌍의 제 1 반도체 증폭 소자 (121) 및 제 2 반도체 증폭 소자 (122), 및 증폭된 고주파 신호들을 합성하여 출력하도록 구성되는 제 2 합성기 (124) 를 포함한다.
도 1 및 도 2 에 도시한 바와 같이, 제 1 증폭기 (110) 및 제 2 증폭기 (120) 내의 함께 인접하는 한쌍의 제 2 반도체 증폭 소자 (112) 및 제 1 반도체 증폭 소자 (121) 는 단일의 패키지 (130) 로 형성된다.
도 2(b) 는 도 2(a) 의 선 A-A' 를 따라 얻어진 단면도이다. 상기 설명한 바와 같이, 단일의 패키지 (130) 로 형성되는 제 2 반도체 증폭 소자 (112) 및 제 1 반도체 증폭 소자 (121) 는 전기적 아이솔레이션 (electric isolation) 의 역할을 하는 금속벽 (131) 을 통해 구분된다.
본 실시형태의 다계통 증폭 장치의 역할을 하는 다계통 증폭 장치 (100) 에서, 도 2(b) 에 도시한 바와 같이, 증폭기들 (110 및 120) 의 부분들은 프린트 배선 기판 (101) 의 표면 상에 형성된다.
고주파 신호들을 증폭기들 (110 및 120) 에 송신하는데 사용된 신호 송신 라인들 (102) 은 프린트 배선 기판 (101) 의 표면 상에 마이크로스트립 라인들로서 형성된다.
프린트 배선 기판 (101) 의 뒷면 상에는 신호 송신 라인들 (102) 에 적용된 그라운드 패턴 (미도시) 이 형성되어 있는 한편, 프린트 배선 기판 (101) 의 표면 상에는 금속벽 (131) 과 도통된 금속 패턴 (미도시) 이 형성되어 있다.
금속 패턴 및 그라운드 패턴은 프린트 배선 기판 (101) 에 형성된 비아-홀들 (103) 을 통해 함께 접속된다. 예를 들어, 전력 회로 (미도시) 는 반도체 증폭 소자들 (111 내지 122) 에 전력을 병렬로 공급할 수도 있다.
전술한 구성을 갖는 본 실시형태의 다계통 증폭 장치 (100) 에서, 제 1 고주파 신호 및 제 2 고주파 신호는 제 1 증폭기 (110) 및 제 2 증폭기 (120) 를 통해 병렬로 증폭된다.
구체적으로, 제 1 증폭기 (110) 에 입력된 제 1 고주파 신호는 제 1 분배기 (113) 를 통해 2 개의 경로들로 분배된다. 분배된 고주파 신호들은 병렬 운전되는 제 1 반도체 증폭 소자 (111) 및 제 2 반도체 증폭 소자 (112) 로 증폭된다. 증폭된 고주파 신호들은 제 1 합성기 (114) 를 통해 합성되어 출력된다.
유사하게, 제 2 증폭기 (120) 에 입력된 제 2 고주파 신호는 제 2 분배기 (123) 를 통해 2 개의 경로들로 분배된다. 분배된 고주파 신호들은 병렬 운전되는 제 1 반도체 증폭 소자 (121) 및 제 2 반도체 증폭 소자 (122) 를 통해 증폭된다. 증폭된 고주파 신호들은, 제 2 합성기 (124) 를 통해 합성되어 출력된다.
따라서, 본 실시형태의 다계통 증폭 장치 (100) 는 2 계통의 고주파 신호들을 병렬로 증폭하도록 설계되며, 따라서 본 실시형태는 송신 다이버시티 장치들 및 MIMO 장치들과 같은 복수의 송신 계통을 각각 갖는 다계통 송신 장치들 (미도시) 에 적용될 수 있다.
본 실시형태의 다계통 증폭 장치 (100) 에서, 제 1 증폭기 (110) 및 제 2 증폭기 (120) 내의 함께 인접하는 한쌍의 제 2 반도체 증폭 소자 (112) 및 제 1 반도체 증폭 소자 (121) 는 단일의 패키지 (130) 로 형성된다.
따라서, 본 실시형태의 다계통 증폭 장치 (100) 내의 반도체 증폭 소자들 (111 내지 122) 에 이용하기 위한 부품들의 수를 삭감하는 것이 가능하고, 따라서 전체 회로 규모를 축소시켜 생산성을 향상시키는 것이 가능하다.
추가적으로, 단일의 패키지 (130) 로 형성되는 제 2 반도체 증폭 소자 (112) 및 제 1 반도체 증폭 소자 (121) 는 전기적 아이솔레이션을 이용하여 구분된다.
따라서, 단일의 패키지 (130) 로 형성되는 제 2 반도체 증폭 소자 (112) 및 제 1 반도체 증폭 소자 (121) 가 서로 전기적으로 간섭하는 것을 방지하는 것이 가능하다.
특히, 금속벽 (131) 은 제 2 반도체 증폭 소자 (112) 및 제 1 반도체 증폭 소자 (121) 를 구분하는데 이용된 전기적 아이솔레이션의 역할을 한다. 따라서, 모든 반도체 증폭 소자들 (111 내지 122) 을 단순한 구조로 형성하는 것이 가능하다.
더욱이, 고주파 신호들을 제 1 증폭기 (110) 및 제 2 증폭기 (120) 에 송신하는데 이용된 마이크로스트립 라인들로 구성된 신호 송신 라인들 (102) 에 대한 그라운드 패턴은 프린트 배선 기판 (101) 의 뒷면 상에 형성되고, 프린트 배선 기판 (101) 의 표면 상에 형성된 금속벽 (131) 과 금속 패턴을 통해 도통된다.
따라서, 제 2 반도체 증폭 소자 (112) 및 제 1 반도체 증폭 소자 (121) 를 전기적으로 구분하는데 이용된 아이솔레이션의 역할을 하는 금속벽 (131) 을 단순한 구조로 접지시키는 것이 가능하다.
특히, 프린트 배선 기판 (101) 의 표면 상에 형성된 금속 패턴은 프린트 배선 기판 (101) 에 형성된 비아-홀들을 통해 프린트 배선 기판 (101) 의 뒷면 상에 형성된 그라운드 패턴에 접속된다. 따라서, 프린트 배선 기판 (101) 의 표면 및 뒷면 상에 형성되는 금속 패턴 및 그라운드 패턴을 단순한 구조로 확실하게 접속시키는 것이 가능하다.
다음에, 본 발명의 제 2 실시형태에 따른 다계통 증폭 장치의 역할을 하는 다계통 증폭 장치 (200) 가 도 3 을 참조하여 설명될 것이다. 도 3 은 다계통 증폭 장치 (200) 의 전체 구조를 모식적으로 도시하는 회로도이다.
다계통 증폭 장치 (200) 와 동일한 제 2 실시형태의 다계통 증폭 장치 (200) 의 부분들은 동일한 명칭 및 동일한 참조 부호를 사용하여 나타내지며; 따라서 그 부분들의 상세한 설명은 생략될 것이다.
도 3 에 도시한 바와 같이, 본 실시형태의 다계통 증폭 장치 (200) 는 다계통의 증폭기들, 즉 제 1 증폭기 (210) 및 제 2 증폭기 (220) 를 포함한다. 제 1 증폭기 (210) 는 제 1 반도체 증폭 소자 (111) 및 제 2 반도체 증폭 소자 (112) 를 포함하는 한편, 제 2 증폭기 (220) 는 제 1 반도체 증폭 소자 (121) 및 제 2 반도체 증폭 소자 (122) 를 포함한다.
제 1 증폭기 (210) 및 제 2 증폭기 (220) 내의 함께 인접하는 한쌍의 제 2 반도체 증폭 소자 (112) 및 제 1 반도체 증폭 소자 (121) 는 단일의 패키지 (130) 로 형성된다.
본 실시형태의 다계통 증폭 장치 (200) 의 제 1 증폭기 (210) 에서, 제 1 분배기 (113) 는 제 1 위상 시프터 (211) 를 경유하여 제 2 반도체 증폭 소자 (112) 에 결선된다.
제 1 증폭기 (210) 에서, 제 1 반도체 증폭 소자 (111) 는 제 2 위상 시프터 (212) 를 경유하여 합성기 (114) 에 결선된다.
유사하게, 제 2 증폭기 (220) 에서, 제 2 분배기 (123) 는 제 2 위상 시프터 (221) 를 경유하여 제 2 반도체 증폭 소자 (122) 에 결선된다.
제 2 증폭기 (220) 에서, 제 1 반도체 증폭 소자 (121) 는 제 2 위상 시프터 (222) 를 경유하여 제 2 합성기 (124) 에 결선된다.
따라서, 본 실시형태의 다계통 증폭 장치 (200) 는, 제 1 반도체 증폭 소자 (111) 가 캐리어 증폭기의 역할을 하고; 제 2 반도체 증폭 소자 (112) 가 피크 증폭기의 역할을 하고; 제 1 반도체 증폭 소자 (121) 가 피크 증폭기의 역할을 하며; 제 2 반도체 증폭 소자 (122) 가 캐리어 증폭기의 역할을 하는 도허티 타입 (Doherty type) 으로서 설계된다.
전술한 구성을 갖는 본 실시형태의 다계통 증폭 장치 (200) 에서, 제 1 고주파 신호 및 제 2 고주파 신호는 제 1 증폭기 (210) 및 제 2 증폭기 (220) 로 병렬로 증폭된다.
구체적으로, 제 1 증폭기 (210) 에 입력된 제 1 고주파 신호는 제 1 분배기 (113) 를 통해 2 개의 경로들로 분배된다. 분배된 고주파 신호는 제 1 반도체 증폭 소자 (111) 에 직접 입력된다.
그에 반해서, 분배된 고주파 신호는 제 1 위상 시프터 (211) 로 위상 제어된 후, 제 2 반도체 증폭 소자 (112) 에 입력된다. 따라서, 분배된 고주파 신호들은 제 1 반도체 증폭 소자 (111) 및 제 2 반도체 증폭 소자 (112) 에 입력되어 제 1 반도체 증폭 소자 (111) 및 제 2 반도체 증폭 소자 (112) 로 증폭된다.
제 1 반도체 증폭 소자 (111) 로부터 출력되는 증폭된 고주파 신호는 제 2 위상 시프터 (212) 로 위상 제어된다. 따라서, 2 계통의 증폭된 고주파 신호들이 합성기 (114) 로 함께 합성되어, 합성된 신호를 출력한다.
유사하게, 제 2 증폭기 (220) 에 입력된 제 2 고주파 신호는 제 2 분배기 (123) 를 통해 2 개의 경로들로 분배된다. 분배된 고주파 신호는 제 1 반도체 증폭 소자 (121) 에 직접 입력된다.
그에 반해서, 분배된 고주파 신호는 제 1 위상 시프터 (211) 로 위상 제어된 후, 제 2 반도체 증폭 소자 (122) 에 입력된다. 따라서, 분배된 고주파 신호들은 제 1 반도체 증폭 소자 (121) 및 제 2 반도체 증폭 소자 (122) 에 입력되어 제 1 반도체 증폭 소자 (121) 및 제 2 반도체 증폭 소자 (122) 로 증폭된다.
제 1 반도체 증폭 소자 (121) 로부터 출력되는 증폭된 고주파 신호는 제 2 위상 시프터 (222) 로 위상 제어된다. 2 계통의 증폭된 고주파 신호들은 합성기 (124) 로 함께 합성되어, 합성된 신호를 출력한다. 따라서, 본 실시형태의 다계통 증폭 장치 (200) 는 도허티 타입으로서 기능하여 2 계통의 고주파 신호들을 병렬로 증폭시킨다.
다음에, 본 발명의 제 3 실시형태에 따른 다계통 증폭 장치의 역할을 하는 다계통 증폭 장치 (300) 가 도 4 를 참조하여 설명될 것이다. 도 4 는 다계통 증폭 장치 (300) 의 전체 구성을 모식적으로 도시하는 회로도이다.
제 2 실시형태의 다계통 증폭 장치 (200) 와 동일한 제 3 실시형태의 다계통 증폭 장치 (300) 의 부분들은 동일한 명칭 및 동일한 참조 부호를 사용하여 나타내지며; 따라서 그 부분들의 상세한 설명은 생략될 것이다.
도 3 에 도시한 바와 같이, 본 실시형태의 다계통 증폭 장치 (300) 는 다계통의 증폭기들, 즉 제 1 증폭기 (310) 및 제 2 증폭기 (320) 를 포함한다. 제 1 증폭기 (310) 는 제 1 반도체 증폭 소자 (311), 제 2 반도체 증폭 소자 (312), 및 제 3 반도체 증폭 소자 (313) 를 포함하는 한편, 제 2 증폭기 (320) 는 제 1 반도체 증폭 소자 (321), 제 2 반도체 증폭 소자 (322), 및 제 3 반도체 증폭 소자 (323) 를 포함한다.
제 1 증폭기 (310) 및 제 2 증폭기 (320) 내의 함께 인접하는 한쌍의 제 3 반도체 증폭 소자 (313) 및 제 1 반도체 증폭 소자 (321) 는 단일의 패키지 (130) 로 형성된다.
추가적으로, 제 1 증폭기 (310) 내의 함께 인접하는 한쌍의 제 1 반도체 증폭 소자 (311) 및 제 2 반도체 증폭 소자 (312) 는 단일의 패키지 (331) 로 형성된다.
유사하게, 제 2 증폭기 (320) 내의 함께 인접하는 한쌍의 제 2 반도체 증폭 소자 (322) 및 제 3 반도체 증폭 소자 (323) 는 단일의 패키지 (332) 로 형성된다.
본 실시형태의 다계통 증폭 장치 (300) 의 제 1 증폭기 (310) 에서, 제 1 분배기 (113) 는 한쌍의 제 1 반도체 증폭 소자 (311) 및 제 2 반도체 증폭 소자 (312) 에 제 1 위상 시프터 (341) 및 제 2 분배기 (351) 를 경유하여 결선된다.
제 1 증폭기 (310) 에서, 한쌍의 제 1 반도체 증폭 소자 (311) 및 제 2 반도체 증폭 소자 (312) 는 제 1 합성기 (114) 에 제 2 합성기 (361) 를 경유하여 결선되는 한편, 제 3 반도체 증폭 소자 (313) 는 제 1 합성기 (114) 에 제 2 위상 시프터 (342) 를 경유하여 결선된다.
유사하게, 제 2 증폭기 (320) 에서, 제 1 분배기 (123) 는 한쌍의 제 2 반도체 증폭 소자 (322) 및 제 3 반도체 증폭 소자 (323) 에 제 1 위상 시프터 (343) 및 제 2 분배기 (352) 를 경유하여 결선된다.
제 2 증폭기 (320) 에서, 한쌍의 제 2 반도체 증폭 소자 (322) 및 제 3 반도체 증폭 소자 (323) 는 제 1 합성기 (114) 에 제 2 합성기 (362) 를 경유하여 결선되는 한편, 제 1 반도체 증폭 소자 (311) 는 제 1 합성기 (124) 에 제 2 위상 시프터 (344) 를 경유하여 결선된다.
본 실시형태의 다계통 증폭 장치 (300) 는, 단일의 패키지 (331) 로 형성된 한쌍의 제 1 반도체 증폭 소자 (311) 및 제 2 반도체 증폭 소자 (312) 가 일괄하여 피크 증폭기의 역할을 하고; 제 3 반도체 증폭 소자 (313) 가 캐리어 증폭기의 역할을 하고; 제 1 반도체 증폭 소자 (321) 가 캐리어 증폭기의 역할을 하며; 단일의 패키지 (332) 로 형성된 한쌍의 제 2 반도체 증폭 소자 (322) 및 제 3 반도체 증폭 소자 (323) 가 일괄하여 피크 증폭기의 역할을 하는 피크 증폭기들과 캐리어 증폭기들 간의 2 대 1 의 비대칭 비율을 가진 도허티 타입으로서 기능한다.
전술한 구성을 갖는 다계통 증폭 장치 (300) 는 제 1 고주파 신호 및 제 2 고주파 신호를 제 1 증폭기 (310) 및 제 2 증폭기 (320) 로 증폭시키도록 설계된다.
구체적으로, 제 1 증폭기 (310) 에서, 제 1 증폭기 (310) 에 입력된 제 1 고주파 신호는 제 1 분배기 (113) 를 통해 2 개의 경로들로 분배된다. 분배된 고주파 신호는 제 1 위상 시프터 (341) 및 제 2 분배기 (351) 를 경유하여 한쌍의 제 1 반도체 증폭 소자 (311) 및 제 2 반도체 증폭 소자 (312) 에 병렬로 입력되는 한편, 다른 분배된 고주파 신호는 제 3 반도체 증폭 소자 (313) 에 직접 입력된다.
고주파 신호는 제 1 반도체 증폭 소자 (311) 및 제 2 반도체 증폭 소자 (312) 로 증폭되고, 따라서 증폭된 고주파 신호는 제 2 합성기 (361) 를 경유하여 제 1 합성기 (114) 에 입력된다.
다른 한편으로는, 제 3 반도체 증폭 소자 (313) 로 증폭된 고주파 신호는 제 2 위상 시프터 (342) 를 경유하여 제 1 합성기 (114) 에 입력된다. 제 1 합성기 (114) 는 고주파 신호들을 합성하여 합성된 신호를 출력한다.
유사하게, 제 2 증폭기 (320) 에 입력된 제 2 고주파 신호는 제 1 분배기 (123) 를 통해 2 개의 경로들로 분배된다. 분배된 고주파 신호는 제 1 반도체 증폭 소자 (321) 에 직접 입력된다.
분배된 고주파 신호는 제 1 위상 시프터 (343) 및 제 2 분배기 (352) 를 경유하여 한쌍의 제 2 반도체 증폭 소자 (322) 및 제 3 반도체 증폭 소자 (323) 에 병렬로 입력되는 한편, 다른 고주파 신호는 제 1 반도체 증폭 소자 (321) 에 직접 입력된다.
한쌍의 제 2 반도체 증폭 소자 (322) 및 제 3 반도체 증폭 소자 (323) 에 병렬로 입력된 고주파 신호는 증폭된 후 제 2 합성기 (362) 를 경유하여 제 1 합성기 (124) 에 입력된다.
제 1 반도체 증폭 소자 (321) 로 증폭된 고주파 신호는 제 2 위상 시프터 (344) 를 경유하여 제 1 합성기 (124) 에 입력된다. 제 1 합성기 (124) 는 고주파 신호들을 합성하여 합성된 신호를 출력한다.
따라서, 본 실시형태의 다계통 증폭 장치 (300) 는 2 계통의 고주파 신호들을 병렬로 증폭하도록 캐리어 증폭기들과 피크 증폭기들 간의 2 대 1 의 비대칭 비율을 가진 도허티 타입으로서 기능한다.
본 실시형태의 다계통 증폭 장치 (300) 에서, 제 1 증폭기 (310) 및 제 2 증폭기 (320) 내의 함께 인접하는 한쌍의 제 3 반도체 증폭 소자 (313) 및 제 1 반도체 증폭 소자 (314) 는 단일의 패키지 (130) 로 형성되고; 한쌍의 제 1 반도체 증폭 소자 (311) 및 제 2 반도체 증폭 소자 (312) 는 제 1 증폭기 (310) 내에서 단일의 패키지 (331) 로 형성되며; 한쌍의 제 2 반도체 증폭 소자 (322) 및 제 3 반도체 증폭 소자 (323) 는 제 2 증폭기 (320) 내에서 단일의 패키지 (332) 로 형성된다.
본 실시형태의 다계통 증폭 장치 (300) 에서, 반도체 증폭 소자들 (311 내지 323) 에 이용하기 위한 부품들의 수를 삭감하여 전체 회로 규모를 축소하며, 따라서 생산성을 향상시키는 것이 가능하다.
본 발명은 반드시 전술한 실시형태들에 제한되지 않고; 따라서, 본 발명은 그 요지를 일탈하지 않고 다양한 변형들을 허용한다. 예를 들어, 제 1 실시형태의 다계통 증폭 장치 (100) 는 전원 회로가 반도체 증폭 소자들 (111 내지 122) 에 전력을 병렬로 공급하는 것을 가정하여 설계된다.
도 5 는 단일의 패키지 (500) 로 형성되는 제 1 반도체 증폭 소자 (510) 및 제 2 반도체 증폭 소자 (520) 를 도시한다. 제 1 반도체 증폭 소자 (510) 및 제 2 반도체 증폭 소자 (520) 중 하나에 DC 전력을 공급하는데 사용된 전력 공급 라인 (530), 및 제 1 반도체 증폭 소자 (510) 에 공급된 DC 전력을 제 2 반도체 증폭 소자 (520) 에 공급하는데 사용된 전력 공급 회로 (540) 를 추가적으로 배열하는 것이 가능하다.
예를 들어, 전력 공급 회로 (540) 는 코일들 (541) 및 커패시터 (542) 를 포함하는 로우-패스 필터로 이루어지며, 이는 DC 전력을 도통시키만 고주파 전류는 차단한다.
본 발명의 제 2 실시형태는, 제 1 반도체 증폭 소자 (111) 가 캐리어 증폭기의 역할을 하는 한편 제 2 반도체 증폭 소자 (112) 가 피크 증폭기의 역할을 하는 제 1 증폭기, 및 제 1 반도체 증폭 소자 (121) 가 피크 증폭기의 역할을 하는 한편 제 2 반도체 증폭 소자 (122) 가 캐리어 증폭기의 역할을 하는 제 2 증폭기를 포함하는 도허티 타입의 다계통 증폭 장치 (200) 를 예시한다.
그러나, 제 1 반도체 증폭 소자 (111) 가 피크 증폭기의 역할을 하는 한편 제 2 반도체 증폭 소자 (112) 가 캐리어 증폭기의 역할을 하는 제 1 증폭기, 및 제 1 반도체 증폭 소자 (121) 가 캐리어 증폭기의 역할을 하는 한편 제 2 반도체 증폭 소자 (122) 가 피크 증폭기의 역할을 하는 제 2 증폭기를 포함하는 인버팅된 도허티 타입의 다계통 증폭 장치 (미도시) 를 설계하는 것이 가능하다.
유사하게, 본 발명의 제 3 실시형태는, 한쌍의 제 1 반도체 증폭 소자 (311) 및 제 2 반도체 증폭 소자 (312) 가 피크 증폭기의 역할을 하는 한편 제 3 반도체 증폭 소자 (313) 가 캐리어 증폭기의 역할을 하는 제 1 증폭기, 및 제 1 반도체 증폭 소자 (321) 가 캐리어 증폭기의 역할을 하는 한편 한쌍의 제 2 반도체 증폭 소자 (322) 및 제 3 반도체 증폭 소자 (323) 가 피크 증폭기의 역할을 하는 제 2 증폭기를 포함하는 도허티 타입의 다계통 증폭 장치 (300) 를 예시한다.
그러나, 한쌍의 제 1 반도체 증폭 소자 (311) 및 제 2 반도체 증폭 소자 (312) 가 캐리어 증폭기의 역할을 하는 한편 제 3 반도체 증폭 소자 (313) 가 피크 증폭기의 역할을 하는 제 1 증폭기, 및 제 1 반도체 증폭 소자 (321) 가 피크 증폭기의 역할을 하는 한편 한쌍의 제 2 반도체 증폭 소자 (322) 및 제 3 반도체 증폭 소자 (323) 가 캐리어 증폭기의 역할을 하는 제 2 증폭기를 포함하는 인버팅된 도허티 타입의 다계통 증폭 장치 (미도시) 를 설계하는 것이 가능하다.
더욱이, 증폭기들 (110 및 120) 은 다계통 증폭 장치들 (100, 200, 및 300) 에서의 2 계통의 구성들을 예시한다. 그러나, 3 계통 이상의 구성들 (미도시) 을 형성하는 것이 가능하다.
100 다계통의 증폭 장치들의 역할을 하는 다계통 증폭 장치
110 증폭기
120 증폭기
111 반도체 증폭 소자
112 반도체 증폭 소자
121 반도체 증폭 소자
122 반도체 증폭 소자
113 분배기
114 합성기
123 분배기
124 합성기
130 패키지
131 금속벽
101 프린트 배선 기판
102 신호 송신 라인
103 비아-홀
200 다계통의 증폭 장치들의 역할을 하는 다계통 증폭 장치
210 증폭기
220 증폭기
211 위상 시프터
212 위상 시프터
221 위상 시프터
222 위상 시프터
300 다계통의 증폭 장치들의 역할을 하는 다계통 증폭 장치
310 증폭기
320 증폭기
311 반도체 증폭 소자
312 반도체 증폭 소자
313 반도체 증폭 소자
321 반도체 증폭 소자
322 반도체 증폭 소자
323 반도체 증폭 소자
331 패키지
332 패키지
341 위상 시프터
351 분배기
361 합성기
342 위상 시프터
343 위상 시프터
352 분배기
362 합성기
344 위상 시프터
331 패키지
500 패키지
510 반도체 증폭 소자
520 반도체 증폭 소자
530 전력 공급 라인
540 전력 공급 회로
541 코일
542 커패시터
110 증폭기
120 증폭기
111 반도체 증폭 소자
112 반도체 증폭 소자
121 반도체 증폭 소자
122 반도체 증폭 소자
113 분배기
114 합성기
123 분배기
124 합성기
130 패키지
131 금속벽
101 프린트 배선 기판
102 신호 송신 라인
103 비아-홀
200 다계통의 증폭 장치들의 역할을 하는 다계통 증폭 장치
210 증폭기
220 증폭기
211 위상 시프터
212 위상 시프터
221 위상 시프터
222 위상 시프터
300 다계통의 증폭 장치들의 역할을 하는 다계통 증폭 장치
310 증폭기
320 증폭기
311 반도체 증폭 소자
312 반도체 증폭 소자
313 반도체 증폭 소자
321 반도체 증폭 소자
322 반도체 증폭 소자
323 반도체 증폭 소자
331 패키지
332 패키지
341 위상 시프터
351 분배기
361 합성기
342 위상 시프터
343 위상 시프터
352 분배기
362 합성기
344 위상 시프터
331 패키지
500 패키지
510 반도체 증폭 소자
520 반도체 증폭 소자
530 전력 공급 라인
540 전력 공급 회로
541 코일
542 커패시터
Claims (10)
- 다계통 증폭 장치로서,
병렬 형성되어 신호들을 개별적으로 입력 및 출력하는 다계통의 증폭기들; 및
상기 다계통의 증폭기들이 병렬 운전될 때 신호들을 증폭하도록 구성되는 복수의 반도체 증폭 소자들을 포함하며,
한쌍의 증폭기들 내의 함께 인접하는 적어도 한쌍의 반도체 증폭 소자들은 단일의 패키지로 형성되는, 다계통 증폭 장치. - 제 1 항에 있어서,
상기 단일의 패키지로 형성된 상기 한쌍의 반도체 증폭 소자들은 전기적 아이솔레이션 (electric isolation) 을 통해 구분되는, 다계통 증폭 장치. - 제 2 항에 있어서,
상기 단일의 패키지로 형성된 상기 한쌍의 반도체 증폭 소자들을 구분하는데 이용된 상기 전기적 아이솔레이션은 금속벽으로 이루어지는, 다계통 증폭 장치. - 제 3 항에 있어서,
상기 증폭기들을 위에 형성하는데 사용된 프린트 배선 기판;
상기 증폭기들에 고주파 신호를 송신하도록 구성되는, 상기 프린트 배선 기판 상에 형성된 마이크로스트립 라인으로 이루어진 신호 송신 라인;
상기 프린트 배선 기판 상에 형성된 상기 신호 송신 라인에 적용된 그라운드 패턴; 및
상기 프린트 배선 기판 상에 형성되어 상기 금속벽을 상기 그라운드 패턴과 도통시키는 금속 패턴을 더 포함하는, 다계통 증폭 장치. - 제 4 항에 있어서,
상기 증폭기들, 상기 신호 송신 라인, 및 상기 금속 패턴은 상기 프린트 배선 기판들의 표면 상에 형성되고, 상기 그라운드 패턴은 상기 프린트 배선 기판의 뒷면 상에 형성되며, 상기 금속 패턴은 상기 프린트 배선 기판에 형성된 비하-홀들을 통해 상기 그라운드 패턴에 접속되는, 다계통 증폭 장치. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 다계통의 증폭기들 각각은, 입력 신호를 분배하는데 사용된 분배기, 병렬 운전되어 분배된 신호들을 증폭하는 한쌍의 반도체 증폭 소자들, 및 증폭된 상기 신호들을 합성하는데 사용된 합성기를 포함하는, 다계통 증폭 장치. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 다계통의 증폭기들 각각에 포함된, 상기 복수의 반도체 증폭 소자들의 일 부분이 캐리어 증폭기로서 기능하는 한편 다른 부분이 피크 증폭기로서 기능하는 도허티 타입 (Doherty type) 을 구현하는, 다계통 증폭 장치. - 제 7 항에 있어서,
상기 캐리어 증폭기의 역할을 하는 반도체 증폭 소자들의 수와 상기 피크 증폭기의 역할을 하는 반도체 증폭 소자들의 수 간의 불균형 비율을 가진 비대칭 도허티 타입을 구현하는, 다계통 증폭 장치. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 단일의 패키지로 형성된 상기 한쌍의 반도체 증폭 소자들 중 하나의 반도체 증폭 소자에 DC 전력을 공급하도록 구성되는 전력 공급 라인; 및
하나의 반도체 증폭 소자에 공급된 상기 DC 전력을 다른 반도체 증폭 소자에 공급하도록 구성되는 전력 공급 회로를 더 포함하며,
상기 전력 공급 회로는, 상기 DC 전력을 도통시키지만 고주파 전류는 차단하는, 다계통 증폭 장치. - 제 9 항에 있어서,
상기 전력 공급 회로는 커패시터 및 코일들을 포함하는 로우-패스 필터로 이루어지는, 다계통 증폭 장치.
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