KR20150002499A - 전도성 라인 패터닝 - Google Patents

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주잉이 유
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Abstract

방법은 레이아웃에서 2개의 전도성 라인을 위치시키는 단계를 포함한다. 2개의 절단 라인이 레이아웃에서 2개의 전도성 라인의 적어도 일부의 상부에 위치된다. 절단 라인은 2개의 전도성 라인의 절단부를 지정하고, 절단 라인은 제조 공정 한계 내에서 서로 이격된다. 레이아웃에서 2개의 절단 라인은 접속된다. 2개의 접속된 평행 절단 라인을 이용하여 물리적인 집적 회로에서 기판 상부에 2개의 전도성 라인이 패터닝된다. 2개의 전도성 라인은 전기적으로 전도성이다.

Description

전도성 라인 패터닝{CONDUCTIVE LINE PATTERNING}
본 발명은 전반적으로 직접 회로에 관한 것이고, 보다 구체적으로는 전도성 라인 패터닝에 관한 것이다.
집적 회로 레이아웃을 위해서, 최소 피치 또는 간격과 같은 사이즈 제한이 있다. 일부 레이아웃에서, 폴리실리콘 라인과 같은 전도성 라인은 컷 폴리(cut poly; CPO) 패턴으로 절단되지만, 일부 레이아웃 방법은 집적 회로 사이즈가 줄어듬에 따라 포토리소그래피 공정 한계를 갖는다. 종래 기술에서의 단점을 극복하기 위한 방법이 바람직하다.
이제 첨부 도면과 함께 취해진 다음의 설명이 참조된다.
도 1a는 일부 실시예에 따른 전도성 라인 구조체의 예시의 집적 회로 레이아웃의 개략도이다.
도 1b는 일부 실시예에 따른 도 1a의 전도성 라인 구조체의 예시의 집적 회로 레이아웃에 따라 제조된 예시의 물리적인 집적 회로의 단면도이다.
도 2a 내지 도 2d는 도 1a의 예시의 집적 회로 레이아웃을 생성하고, 도 1b의 예시의 집적 회로를 제조하는 것의 중간 단계이다.
다양한 실시예의 제조 및 이용이 이하 상세하게 논의된다. 그러나, 본 개시는 광범위하고 다양한 특정 문맥에서 구현될 수 있는 다수의 적용가능한 발명적 개념을 제공한다는 것이 인지되어야 한다. 논의된 특정 실시예는 제조 및 이용을 위한 특정 방식의 예시이고, 본 개시의 범위를 한정하지 않는다.
또한, 본 개시는 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 그러한 반복은 간단함 및 명료함을 위한 것이고, 그 자체가 논의된 여러 실시예들 및/또는 구성들 사이의 관계를 지시하지는 않는다. 게다가, 다음의 본 개시에서 다른 피처 상의, 접속된, 그리고/또는 연결된 피처의 형성은 피처들이 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 그 피처들이 직접 접촉하지 않을 수 있도록 추가의 피처들이 그 피처들 사이에 형성될 수 있는 실시예도 또한 포함할 수 있다. 추가적으로, 예를 들면, "하위", "상위", "수평", "수직", "위", "상부", "아래", "하부", "상방", "하방", "정상부", 및 "저부" 등의 공간 상대성 용어뿐 아니라 그들의 파생어(예를 들어 "수평적인", "상향", "하향" 등)는 하나의 피처에 대한 다른 피처의 관계를 위해 본 개시의 용이함을 위해 사용된다. 공간 상대성 용어는 그 피처들을 포함하는 디바이스의 상이한 방위를 포함하도록 의도된다.
도 1a는 일부 실시예에 따른 전도성 라인 구조체의 예시의 집적 회로 레이아웃(100)의 개략도이다. 집적 회로 레이아웃(100)은 트랜지스터와 같은 디바이스가 형성되는 활성 영역(102), 폴리실리콘과 같은 모델링된 전도성 라인(104), 컷 폴리실리콘(cut polysilicon; CPO) 패턴과 같은 절단 라인(106), 금속층 패턴과 같은 또 다른 층에서의 다른 전도성 라인(108), 및 비아(110)들을 포함한다. 집적 회로 레이아웃(100)은 컴퓨터 기반의 시스템에 의해 생성되어 컴퓨터 판독가능한 매체에 저장될 수 있다.
레이아웃(100)에서 모델링된 전도성 라인(104)은 기판 상부에 물리적인 집적 회로 내에 형성될 전기적인 전도성 라인에 상당한다. 모델링된 전도성 라인(104)은 폴리실리콘 또는 금속층에서의 금속과 같은 다른 전기적 전도성 물질을 포함할 수 있다. 절단 라인(106)은 집적 회로 설계에 따라 전기적 접속/접속해제를 위해 모델링된 전도성 라인(104)이 제거되는 절단부 또는 패터닝 영역에 상당한다.
예시의 레이아웃 영역(111)에는, 2개의 모델링된 전도성 라인(104), 및 그 2개의 모델링된 전도성 라인(104)의 일부를 덮는 2개의 절단 라인(106a)이 있다. 2개의 절단 라인(106a)은 서로로부터 제조 공정 한계(fabrication process limit) 내에 있다. 예를 들어, 레이아웃(100)에서 절단 라인(106a)에 대한 최소 피치는 0.08 mm이고, 일부 실시예에서 절단 라인(106a)에 대한 리소그래피 공정 한계이다. 2개의 절단 라인(106a)은 0.13 mm의 공정 한계 내에서 서로 이격된다.
제조 공정을 돕기 위해, 2개의 절단 라인(106a)이 레이아웃(100)에서 접속 절단 라인(106b)에 의해 접속된다. 접속된 절단 라인(106a 및 106b)은 도 2c 및 도 2d에 관해 이하 설명된 바와 같은 제조 공정에서 함께 에칭된다.
도 1b는 일부 실시예에 따른 도 1a의 전도성 라인 구조체의 예시의 집적 회로 레이아웃(100)에 따라 제조된 예시의 물리적인 집적 회로의 단면도이다. 이 단면도는 절취선 A-A'에 따른다.
기판(101)은 활성 영역(102)을 포함하고, 실리콘 또는 임의의 다른 적합한 물질을 함유한다. 셀로우 트렌치 격리(shallow trench isolation; STI) 영역(103)이 전기적 격리를 위해 활성 영역(102)들 사이에 위치되고, 실리콘 이산화물 또는 다른 적합한 물질을 함유한다. 물리적인 전도성 라인(104)은 유전체 물질로 충진된 절단부(105)와 함께 나타내어진다. 절단부(105)는 도 1a의 모델링된 전도성 라인(104)이 제조 공정 동안에 절단 라인(106a) 영역에서 제거되어야 함을 표시하는 레이아웃(100)에서 나타내어진 절단 라인(106a)으로부터 제조된다. 물리적인 전도성 라인(104)은 일부 실시예에서 폴리실리콘 라인일 수 있다. 다른 실시예에서, 물리적인 전도성 라인(104)은 금속층 내에 있을 수 있다.
금속층과 같은 상이한 층에서의 또 다른 전도성 라인(108a)이 나타내어진다. 금속층에서의 접속 전도성 라인(108a)은 폴리실리콘층에서의 2개의 물리적인 전도성 라인(104)을 전기적으로 접속시킬 수 있다. 비아(110)가 전도성 라인(108)(예를 들어, 금속층)으로의 전기적 접속을 위해 나타내어진다. 일부 실시예에 있어서, 접속 전도성 라인(108) 상부에 배치된 적어도 하나의 비아(110)가 있고, 여기서 적어도 하나의 비아(110)는 접속 전도성 라인(108)에 전기적으로 접속된다. 유전체층(109)이 절연을 위해 사용되고, 실리콘 이산화물, 실리콘 질화물, 또는 임의의 다른 적합한 물질을 함유한다.
도 2a 내지 도 2d는 도 1a의 예시의 집적 회로 레이아웃(100)을 생성하고 도 1b의 예시의 집적 회로를 제조하는 것의 중간 단계이다. 도 2a에서, 2개의 모델링된 전도성 라인(104) 및 2개의 절단 라인(106a)이 도 1a의 레이아웃(100)과 유사한 집적 회로 레이아웃에서 나타내어진다.
일부 실시예에서, 2개의 모델링된 전도성 라인(104)은 서로 평행하고, 2개의 절단 라인(106a)은 서로 평행하며, 2개의 모델링된 전도성 라인(104) 및 2개의 절단 라인(106a)은 직각으로 교차한다. 모델링된 전도성 라인(104)은 예를 들어 폴리실리콘 라인 또는 금속 라인일 수 있다.
절단 라인(106a)은 제조 공정 한계 내에서 서로 이격된다. 예를 들어, 일부 실시예에서 절단 라인(106a)에 대한 리소그래피 공정 한계는 0.13 mm이고, 레이아웃에서 절단 라인(106a)에 대한 최소 피치는 0.08 mm이다. 2개의 절단 라인(106a)은 0.13 mm의 공정 한계 내에서 서로 이격된다.
도 2b에서, 2개의 절단 라인(106a)은 제조 공정을 돕기 위한 레이아웃에서 접속 절단 라인(106b)에 의해 접속된다. 일부 실시예에서, 접속 전도성 라인은 2개의 모델링된 전도성 라인(104)과는 상이한 층(예를 들어, 또 다른 금속층)에서의 2개의 절단 라인(106a) 사이의 위치에서, 레이아웃에서의 2개의 전도성 라인(104) 사이에 위치된다.
도 2c에서, 병합된 절단부(201)는 집적 회로 제조에 있어서 절단 라인(106a 및 106b)에 기반을 둔다. 병합된 절단부(201)는 포토리소그래피 공정을 이용하여 물리적인 전도성 라인(104)으로부터 함께 에칭된다. 실제 에칭 섹션은 레이아웃 패턴과 같이 직선 및 직각의 형상을 갖지 않는다는 것을 주목하자. 이것은, 본 분야에 알려진 바와 같이, 리소그래피 및 에칭 공정과 같은 제조 공정에 의해 초래된 부정확도 때문이다.
도 2d에서는, 2개의 물리적인 전도성 라인(104)이 도 2c에서 에칭 공정 이후의 절단각(cut angle) 라인(202 및 204)과 함께 나타내어진다. 절단각 라인(202)은 일부 실시예에서 전도성 라인(104)에 대해 직각으로 편평하다. 이 경우, 절단각 라인(202)의 절단각은 0도이다. 그에 비해, 절단각 라인(204)의 절단각 θ1 및 θ2는 절단각 라인(202)와는 상이한 각이다. 절단각 θ1 및 θ2는 일부 실시예에서 10도 내지 45도의 범위 내에 있다.
2개의 물리적인 전도성 라인(104)은 일부 실시예에 있어서 후속하는 공정에서 상이한 층에 제조된 접속 전도성 라인(108)을 이용하여 전기적으로 접속될 수 있다.
도 2a 내지 도 2d의 기술은 제약된 레이아웃 규칙과 함께 예를 들어 고밀도 디바이스를 위한 게이트 패터닝에 적용될 수 있다. 물리적인 전도성 라인(104)은 폴리실리콘 게이트 라인일 수 있고, 접속 전도성 라인(108)은 금속층에서의 금속 라인일 수 있다. 다른 실시예에 있어서, 물리적인 전도성 라인(104)은 금속층에서의 금속 라인일 수 있고, 접속 전도성 라인(108) 금속층에서의 금속 라인일 수 있으며, 접속 전도성 라인(108)은 또 다른 금속층에서의 금속 라인일 수 있다.
상기 방법을 이용하여, 전도성 라인은 절단 패턴이 리소그래피 공정 피치 한계보다 작은 피치를 갖는 경우에도 CPO 패턴이 구현될 수 있도록 패턴을 절단한다. 예를 들어, 0.13 mm의 제조 공정 한계보다 작은 0.080 mm의 CPO 패턴 피치가 사용될 수 있다.
일부 실시예에 따르면, 방법은 레이아웃에서 2개의 모델링된 전도성 라인을 위치시키는 단계를 포함한다. 레이아웃에서 2개의 모델링된 전도성 라인의 적어도 일부의 상부에 2개의 평행 절단 라인이 위치된다. 절단 라인은 2개의 전도성 라인의 절단부를 지정하고, 절단 라인은 제조 공정 한계 내에서 서로 이격된다. 2개의 절단 라인은 레이아웃에서 접속된다. 2개의 물리적인 전도성 라인은 2개의 접속된 평행 절단 라인을 이용하여 물리적인 집적 회로에서 기판 상부에 패터닝된다.
일부 실시예에 따르면, 전도성 라인 구조체는 기판, 및 이 기판 상부에 형성된 2개의 물리적인 전도성 라인을 포함한다. 2개의 물리적인 전도성 라인 각각은 절단부를 갖는다. 절단부는 제 1 절단각, 및 제 1 절단각과는 상이한 제 2 절단각을 갖는다.
일부 실시예에 따르면, 컴퓨터 판독가능한 매체는 집적 회로 레이아웃을 포함한다. 집적 회로 레이아웃은 2개의 모델링된 전도성 라인, 및 이 2개의 모델링된 전도성 라인의 적어도 일부의 상부에 배치된 2개의 평행 절단 라인을 포함한다. 절단 라인은 제조 공정 한계 내에서 서로 이격된다. 절단 라인은 2개의 모델링된 전도성 라인의 절단부를 지정한다. 접속 절단 라인이 2개의 평행 절단 라인을 접속시킨다.
당업자는 본 개시의 많은 실시예 변동들이 있을 수 있다는 것을 인지할 것이다. 실시예 및 그들의 특징이 상세하게 설명되었지만, 다양한 변경, 대체 및 수정이 본 실시예의 사상 및 범위로부터 벗어남없이 여기서 이루어질 수 있다는 것이 이해되어야 한다. 게다가, 본 출원의 범위는 본 명세서에 설명된 공정, 머신, 제조, 물질의 조합, 수단, 방법 및 단계들의 특정 실시예에 한정되도록 의도되지 않는다. 당업자는 개시된 실시예로부터, 여기서 설명된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 성취하는, 현존하거나 추후 개발될 공정, 머신, 제조, 물질의 조합, 수단, 방법, 또는 단계들이 본 개시에 따라 사용될 수 있다는 것을 쉽게 인지할 것이다.
상기 방법 실시예는 예시의 단계들을 나타내지만, 그들이 반드시 나타낸 순서대로 수행될 필요는 없다. 본 개시의 사상 및 범위에 따라 단계들이 적당하게 추가, 대체, 순서 변경, 및/또는 제거될 수 있다. 상이한 청구항 및/또는 상이한 실시예를 조합한 실시예는 본 개시의 범위 내에 있고, 본 개시를 검토한 후에 당업자에게 명백해질 것이다.

Claims (10)

  1. 방법에 있어서,
    레이아웃에서 2개의 모델링된 전도성 라인들을 위치시키는 단계;
    상기 레이아웃에서 상기 2개의 모델링된 전도성 라인들의 적어도 일부의 상부에 2개의 절단 라인들 - 상기 절단 라인들은 상기 2개의 모델링된 전도성 라인들의 절단부들을 지정하고, 상기 절단 라인들은 제조 공정 한계(fabrication process limit) 내에서 서로 이격됨 - 을 위치시키는 단계;
    상기 레이아웃에서 상기 2개의 절단 라인들을 접속시키는 단계; 및
    상기 2개의 접속된 절단 라인들을 이용하여 물리적인 집적 회로에서 기판 상부에 배치된 2개의 물리적인 전도성 라인들을 패터닝하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 기판 상부에 상기 2개의 물리적인 전도성 라인들을 형성하는 단계를 더 포함하는 방법.
  3. 제 1 항에 있어서,
    상기 2개의 모델링된 전도성 라인들과는 상이한 층에서 상기 2개의 절단 라인들 사이의 위치에, 상기 레이아웃에서의 상기 2개의 전도성 라인들 사이의 접속 전도성 라인을 위치시키는 단계를 더 포함하는 방법.
  4. 제 3 항에 있어서,
    상기 물리적인 집적 회로에서 상기 기판 위에 물리적인 접속 전도성 라인을 형성하되, 상기 물리적인 전도성 라인이 상기 2개의 물리적인 전도성 라인들과는 상이한 층에서 상기 2개의 물리적인 전도성 라인들 사이에 형성되도록 하는, 상기 물리적인 접속 전도성 라인을 형성하는 단계를 더 포함하는 방법.
  5. 제 3 항에 있어서,
    상기 물리적인 집적 회로에서 상기 물리적인 접속 전도성 라인 상부에 적어도 하나의 비아를 형성하는 단계를 더 포함하고, 상기 적어도 하나의 비아는 상기 물리적인 접속 전도성 라인에 전기적으로 접속되는 것인 방법.
  6. 제 1 항에 있어서,
    상기 2개의 물리적인 전도성 라인들을 패터닝하는 단계는 상기 기판 상부의 상기 2개의 물리적인 전도성 라인들 위에, 상기 2개의 접속된 절단 라인들에 대응하는 영역을 에칭하는 단계를 포함하는 것인 방법.
  7. 제 1 항에 있어서,
    상기 2개의 패터닝된 물리적인 전도성 라인들 각각은 제 1 절단각(cut angle), 및 상기 제 1 절단각과는 상이한 제 2 절단각을 갖는 것인 방법.
  8. 전도성 라인 구조체에 있어서,
    기판; 및
    상기 기판 상부에 형성된 2개의 전도성 라인들을 포함하고,
    상기 2개의 전도성 라인들 각각은 절단부를 갖고, 상기 절단부는 제 1 절단각, 및 상기 제 1 절단각과는 상이한 제 2 절단각을 갖는 것인 전도성 라인 구조체.
  9. 제 8 항에 있어서,
    상기 2개의 전도성 라인들과는 상이한 층에서 상기 절단부에 있는 상기 2개의 전도성 라인들 사이에 배치된 접속 전도성 라인을 더 포함하는 전도성 라인 구조체.
  10. 컴퓨터로 하여금 제 1 항 내지 제 7 항 중 어느 한 항에 따른 단계들을 수행하게 하는 컴퓨터 프로그램 코드를 포함하는 컴퓨터 판독가능 기록 매체.
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