KR20140147898A - 메모리 액세스 지연을 트레이닝하기 위한 방법 및 장치 - Google Patents

메모리 액세스 지연을 트레이닝하기 위한 방법 및 장치 Download PDF

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안와르 피. 캐셈
리차드 더블유. 리브스
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제럴드 알. 탈보트
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Abstract

메모리 서브시스템에서 데이터 스트로브 신호를 인에이블하는 지연을 트레이닝하기 위한 각종 방법 및 장치 실시예가 개시된다. 일 실시예에서, 시스템은 데이터 스트로브 신호를 수신하도록 구성된 메모리 제어기를 포함한다. 메모리 제어기는 트레이닝 회로를 포함한다. 트레이닝 회로는 데이터 입력에서 데이터 스트로브 신호를 수신하고 클록 입력에서 인에이블 신호를 수신하도록 연결된 제1 저장 회로, 및 제1 플립-플롭으로부터 수신된 출력 신호에 기초하여, 인에이블 신호의 선언이 데이터 스트로브 신호에 있는 프리앰블 지시값과 일치할 때까지 인에이블 신호의 위상을 조절하도록 구성된 트레이닝 유닛을 포함한다.

Description

메모리 액세스 지연을 트레이닝하기 위한 방법 및 장치{METHOD AND APPARATUS FOR MEMORY ACCESS DELAY TRAINING}
본 발명은 컴퓨터 시스템에 관한 것으로, 보다 상세하게는, 컴퓨터 시스템에서 메모리의 판독을 동기화하는데 사용되는 신호에 대한 지연 시간을 트레이닝하는 것에 관한 것이다.
메모리로부터 데이터를 적절히 판독하기 위해서는, 데이터가 유효한 시간을 결정하는 것이 중요한 인자이다. 컴퓨터 시스템 성능을 최적화하기 위하여 이 값을 최소화하는 것이 요구될 수 있다. 메모리로부터 수신된 데이터를 판독할 수 있는 최적의 시간을 결정하기 위해 트레이닝 과정이 수행될 수 있다.
각종 유형의 DDR(double date rate) 메모리, 예를 들어 DDR, DDR2 및 DDR3에서, 데이터 스트로브 신호(data strobe signal)는 판독 동작 동안 메모리로부터 데이터와 함께 리턴될 수 있다. 데이터 스트로브 신호는 데이터가 유효한지를 나타내는 것뿐만 아니라 메모리 제어기에 있는 수신기에서 데이터를 동기화하는데 사용될 수 있는 소스 동기 클록 신호이다. 올바른 타이밍을 보장하기 위해 데이터 스트로브 신호를 트레이닝하는 것이 시스템 동작의 시작 시에 수행될 수 있다.
DDR 데이터 스트로브의 트레이닝을 수행하는 하나의 방법은 시드(seed)로 알려진 낮은 동작 주파수에서 판독을 수행하는 것으로 시작한다. 트레이닝 과정은 최적의 시간을 결정하는 일련의 판독을 수행하여 데이터 스트로브 신호를 통해 시드로 알려진 제1 주파수에서 리턴된 데이터를 관찰할 수 있다. 이 시드는 컴퓨터 시스템의 설계 위상 동안 실험실에서 수행되는 특성(characterization)에 기초하여 결정될 수 있다. 이 트레이닝은 데이터 스트로브 신호를 인에이블하는 최적의 시간을 결정할 때까지 상이한 주파수에서 수행될 수 있다. 오리지널 주파수에서 최종 트레이닝된 최적의 시간을 사용하여 그 다음 높은 주파수에서 후속적으로 트레이닝하기 위한 대략적인 시작 시간을 계산할 수 있다. 최종 트레이닝된 제2 값을 사용하여 더 높은 제3 주파수에서 트레이닝하기 위한 대략적인 시작 시간을 계산할 수 있고, 이와 같이 계속될 수 있다. 더 낮은 주파수에서 트레이닝된 시간을 사용하여 더 높은 주파수에서 트레이닝하기 위한 시작 시간을 결정하는 이 방법은 정상 동작에 사용되는 모든 주파수를 트레이닝할 때까지 다수회 반복될 수 있다.
데이터 스트로브 신호를 인에이블하는 지연을 트레이닝하는 각종 방법 및 장치 실시예가 개시된다. 일 실시예에서, 시스템은 데이터 스트로브 신호를 수신하도록 구성된 메모리 제어기를 포함한다. 메모리 제어기는 트레이닝 회로를 포함한다. 이 트레이닝 회로는 데이터 입력에서 데이터 스트로브 신호를 수신하고 클록 입력에서 인에이블 신호를 수신하도록 연결된 제1 저장 회로, 및 이 제1 저장 회로로부터 수신된 출력 신호에 기초하여, 인에이블 신호의 선언(assertion)이 데이터 스트로브 신호에 있는 프리앰블 지시값과 일치할 때까지 인에이블 신호의 위상을 조절하도록 구성된 트레이닝 유닛을 포함한다.
일 실시예에서, 방법은 메모리로부터 수신된 데이터 스트로브 신호에 대하여 인에이블 신호의 위상을 조절하는 단계를 포함한다. 이 위상은 인에이블 신호의 선언이 데이터 스트로브 신호에 있는 프리앰블 지시값과 일치할 때까지 조절될 수 있다. 조절하는 단계는 지연 동기 루프(delay locked loop: DLL)의 지연을 조절하는 것에 의해 달성될 수 있다. 본 방법은 이 지연의 지시값을 레지스터에 저장하는 단계를 더 포함한다.
메모리 서브시스템의 일 실시예는 메모리 제어기에 연결된 메모리를 포함한다. 이 메모리 제어기는 판독 요청을 메모리에 송신하도록 구성된다. 메모리는, 이 판독 요청에 응답하여, 데이터 및 데이터 스트로브 신호를 메모리 제어기에 제공하도록 구성된다. 메모리 제어기는 인에이블 신호의 선언이 데이터 스트로브 신호에 있는 프리앰블 지시값과 일치할 때까지 데이터 스트로브 신호에 대해 인에이블 신호의 위상을 조절하도록 구성된 트레이닝 유닛을 포함하며, 상기 조절하는 동작은 지연 동기 루프(DLL)의 지연을 조절하는 동작을 포함한다. 메모리 제어기는 이 지연의 지시값을 레지스터에 저장하도록 더 구성된다.
본 발명의 다른 측면은 이하에 간략히 설명된 첨부 도면을 참조하여 이하 상세한 설명을 판독하면 보다 명백해질 것이다.
도 1은 처리 유닛, 디스플레이, 주변 버스, 메모리 및 메모리 제어기를 포함하는 시스템의 블록도;
도 2는 트레이닝 유닛을 포함하는 메모리 제어기의 일 실시예의 블록도;
도 3은 데이터 스트로브 신호에 대해 인에이블 신호의 지연을 트레이닝하는 방법의 일 실시예를 도시하는 타이밍도;
도 4는 데이터 스트로브 신호에 대해 인에이블 신호의 지연을 트레이닝하는 방법의 일 실시예를 도시하는 흐름도;
도 5는 컴퓨터 판독가능한 캐리어 매체의 일 실시예의 블록도.
본 발명은 각종 변형과 대안적인 형태를 구비할 수 있으나, 본 특정 실시예는 단지 예로서 도면에 도시되고 본 명세서에 상세히 설명된다. 그러나, 첨부 도면 및 그 상세한 설명은 본 발명을 개시된 특정 형태로 제한하려고 의도된 것이 아니고, 본 발명은 첨부된 청구범위에 의해 한정된 본 발명의 사상과 범위 내에 있는 모든 변형, 균등물 및 대안물을 포함하는 것으로 의도된 것으로 이해된다.
도 1은 컴퓨터 시스템(10)의 일 실시예의 블록도이다. 도시된 실시예에서, 컴퓨터 시스템(10)은 메모리(6)에 연결된 집적 회로(IC)(2)를 포함한다. 컴퓨터 시스템(10)은, 예를 들어, 랩탑, 데스크탑 또는 서버 컴퓨터와 같은 종래의 컴퓨터 시스템 또는 각종 다른 유형의 컴퓨팅 디바이스, 예를 들어, 핸드헬드 컴퓨팅 디바이스(예를 들어, 모바일 폰 또는 스마트 폰), 디지털 텔레비전, 태블릿 컴퓨팅 디바이스 등을 포함할 수 있다. 도시된 실시예에서, IC(2)는 다수의 프로세서 코어(11)를 구비하는 시스템온 칩(system on chip: SoC)이다. IC(2)의 실시예는 중앙 처리 유닛(central processing unit: CPU), 그래픽 처리 유닛(graphics processing unit: GPU), 가속 처리 유닛(accelerated processing unit: APU), 응용 프로세서, 디지털 신호 프로세서(digital signal processor: DSP) 등을 포함할 수 있다. 각종 실시예에서, 프로세서 코어의 개수는 1개만큼 적을 수도 있고, 또는 IC 다이(die)에 구현될 수 있을 만큼 많을 수도 있다. 다중 코어 실시예에서, 프로세서 코어(11)는 서로 동일할 수 있고(즉, 동종 다중 코어), 또는 하나 이상의 코어는 서로 상이할 수 있다(즉, 이종 다중 코어). 프로세서 코어(11)는 하나 이상의 실행 유닛, 캐시 메모리, 스케줄러, 분기 예측(branch prediction) 회로 등을 각각 포함할 수 있다. 나아가, 각 프로세서 코어(11)는 컴퓨터 시스템(10)을 위한 메인 메모리로 기능할 수 있는 메모리(6)에 액세스 요청을 선언하도록 구성될 수 있다. 이러한 요청은 판독 요청 및/또는 기록 요청을 포함할 수 있고, 노쓰 브리지(north bridge)(12)에 의해 각 프로세서 코어(11)로부터 초기에 수신될 수 있다. 메모리(6)에의 액세스 요청은 특정 명령을 실행한 것에 응답하여 개시될 수 있고, 프리페치(prefetch) 동작에 응답하여 개시될 수도 있다.
도시된 실시예에서 노쓰 브리지(12)는 IC(2)의 각종 기능 유닛 사이에 라우팅 및 통신 제어를 제공할 수 있다. 따라서, 노쓰 브리지(12)는 상이한 기능 유닛을 서로 연결하도록 (예를 들어, 메모리 액세스 요청 동안 프로세서 코어(11) 중 하나를 메모리 제어기(18)에 연결하도록) 구성된 하나 이상의 크로스바(crossbar) 유닛을 포함할 수 있다. 나아가, 노쓰 브리지(12)는 IC(2)의 동작 동안 전력 소비 대 성능을 최적화하는데 사용되는 각종 전력 관리 기능을 구현할 수 있다.
I/O 인터페이스(13)는 도시된 실시예에서 노쓰 브리지(12)에 더 연결된다. I/O 인터페이스(13)는 컴퓨터 시스템(10)에서 사우쓰 브리지 디바이스(south bridge device)로 기능할 수 있다. 다수의 상이한 유형의 주변 버스는 I/O 인터페이스(13)에 연결될 수 있다. 이 특정 예에서, 버스 유형은 PCI(Peripheral Component Interconnect) 버스, PCI-X(PCI-Extended), 기가비트 이더넷(gigabit Ethernet: GBE) 버스 및 USB(Universal Serial Bus)를 포함한다. 그러나, 이들 버스 유형은 단지 예시를 위한 것일 뿐, 많은 다른 버스 유형들이 I/O 인터페이스(13)에 더 연결될 수 있다. 주변 디바이스는 주변 버스의 일부 또는 전부에 연결될 수 있다. 이러한 주변 디바이스는 키보드, 마우스, 프린터, 스캐너, 조이스틱 또는 다른 유형의 게임 제어기, 매체 레코딩 디바이스, 외부 저장 디바이스, 네트워크 인터페이스 카드 등을 포함한다(그러나, 이들로 제한되지 않는다). 대응하는 주변 버스를 통해 I/O 유닛(13)에 연결될 수 있는 주변 디바이스의 적어도 일부는 직접 메모리 액세스(direct memory access: DMA)를 사용하여 메모리 액세스 요청을 선언할 수 있다. (판독 및 기록 요청을 포함할 수 있는) 이들 요청은 I/O 인터페이스(13)를 통해 노쓰 브리지(12)로 전달될 수 있다.
도시된 실시예에서, IC(2)는 컴퓨터 시스템(10)의 디스플레이(3)에 연결된 그래픽 처리 유닛(14)을 포함한다. 디스플레이(3)는 평판-패널 LCD(liquid crystal display), 플라즈마 디스플레이, CRT(cathode ray tube) 또는 임의의 다른 적절한 디스플레이 유형일 수 있다. GPU(14)는 각종 비디오 처리 기능을 수행하고, 처리된 정보를 시각적 정보로 출력하기 위해 디스플레이(3)에 제공할 수 있다.
도시된 실시예에서 메모리 제어기(18)는 노쓰 브리지(12)에 연결되고, 일부 실시예에서, 실제로 노쓰 브리지(12)의 컴포넌트일 수 있다. 메모리 제어기(18)는 노쓰 브리지(12)로부터 전달된 메모리 요청을 수신할 수 있다. (프리페치를 포함하는) 판독 요청에 응답하여 메모리(6)로부터 액세스된 데이터는 메모리 제어기(18)에 의해 노쓰 브리지(12)를 통해 요청하는 에이전트(requesting agent)에 전달될 수 있다. 기록 요청에 응답하여, 메모리 제어기(18)는 노쓰 브리지(12)를 통해 요청하는 에이전트로부터 기록될 요청 및 데이터를 수신할 수 있다. 다수의 메모리 액세스 요청이 주어진 시간에 계류 중이라면, 메모리 제어기(18)는 이들 요청 사이를 중재할 수 있다.
메모리 제어기(18)는 데이터를 메모리(6)에 기록하는 기능을 더 지원할 수 있으나, 간략화를 위해 이 기능은 여기에 도시되지 않았다는 것이 주목된다.
도시된 실시예에서 메모리(6)는 일 실시예에서 복수의 메모리 모듈로 구현될 수 있다. 각 메모리 모듈은 상부에 장착된 하나 이상의 메모리 디바이스(예를 들어, 메모리 칩)를 포함할 수 있다. 다른 실시예에서, 메모리(6)는 상부에 IC(2)를 장착할 수 있는 마더보드 또는 다른 캐리어 위에 더 장착된 하나 이상의 메모리 디바이스를 포함할 수 있다. 또 다른 실시예에서, 메모리(6)의 적어도 일부는 IC(2) 그 자체의 다이 위에 구현될 수 있다. 전술된 각종 구현의 조합을 구비하는 실시예들이 또한 가능하고 고려될 수 있다. 메모리(6)는 동작 동안 IC(2)와 사용하기 위한 랜덤 액세스 메모리(random access memory: RAM)를 구현하는데 사용될 수 있다.
도시된 실시예에서, 메모리(6)는 다수의 상이한 유형의 DDR(double data rate) 동적 RAM(DRAM) 중 하나로 구현된다. 이러한 유형의 DDR DRAM은 오리지널 DDR 표준 DRAM, DDR2 DRAM 및 DDR3 DRAM을 포함한다. 메모리(6)는 DDR DRAM의 미래 표준으로 구현될 수 있는 것으로 고려될 수 있다. 특정 표준에 상관없이, 메모리(6)는, 메모리 제어기(18)로부터 판독 요청에 응답하여, 요청된 데이터와 함께 데이터 스트로브 신호(DQS)를 리턴할 수 있다. 데이터 스트로브 신호는 효과적으로 메모리 제어기(18)의 수신기(25)에서 데이터를 동기화하는데 사용되는 소스 동기 클록 신호이다. 데이터가 메모리(6)로부터 리턴되지 않을 때, 데이터 스트로브 신호는 아이들(idle) 상태 또는 3-상태(tri-stated)에 있을 수 있다. 일부 경우에, 데이터 스트로브 신호는 판독이 수행되고 있지 않을 때 3-상태에 있을 수 있다(즉, 높은 임피던스 상태에 놓여 있을 수 있다). 데이터 스트로브 신호가 3-상태에 있는 동안 샘플링되는 경우, 데이터 스트로브 신호는 수신기(25)에 있는 지연 동기 루프(DLL)의 내부 동작의 에러 있는 판독 및 손상을 포함하는 예측가능하지 않은 거동을 초래할 수 있다. 그러나, 후술되는 방법 및 장치 실시예는 데이터 스트로브 신호가 3-상태에 있을 때 데이터 스트로브 신호를 샘플링하는 것을 회피할 수 있다.
도시된 실시예에서, 메모리 제어기(18)는 노쓰 브리지(12)로부터 판독 커맨드를 수신하도록 연결된 스케줄러(21)를 포함한다. 스케줄러(21)는 메모리(6)에 전송하기 위한 각종 판독 커맨드를 스케줄링하도록 구성된다. 일부 실시예에서, 스케줄러(21)는 판독 커맨드와의 충돌을 중재하도록 구성될 수 있다. 판독 커맨드는 메모리(6)에 전송하기 위해 전송기(23)에 전달될 수 있다. 게다가, 스케줄러(21)는 판독 커맨드에 응답하여 메모리(6)로부터 데이터의 수신을 인에이블하는 수신 인에이블 신호('Rx_인에이블')를 수신기(25)에 제공할 수 있다. 도시된 실시예에서, 수신기(25)는 인에이블 신호의 선언이 메모리(6)로부터 데이터 스트로브 신호의 전송과 일치하도록 유지하는 일부 버퍼링 및 타이밍 회로를 포함할 수 있다. 이것에 의해 에러 있는 데이터가 수신기(25)에 의해 수신되는 것이 방지될 수 있다. 수신기(25)에서 인에이블 신호의 선언 타이밍은 트레이닝 유닛(30)에 의해 수행되는 트레이닝 과정에 의해 결정될 수 있다. 트레이닝 유닛(30) 및 대응하는 트레이닝 과정은 아래에 보다 상세히 설명된다.
이제 도 2를 참조하여, 메모리 제어기(18)의 일 실시예의 블록도를 설명한다. 메모리 제어기(18)의 컴포넌트들 전부가 여기에 도시된 것은 아니어서, (전술된 것을 포함하여) 다른 컴포넌트들이 각종 실시예에 포함될 수 있는 것으로 이해된다.
도시된 실시예에서, 메모리 제어기(18)는 메모리(6)로부터 전달되는 데이터를 수신하도록 연결된 수신기(25)를 포함한다. 데이터는 메모리(6)로부터 전달된 데이터 스트로브 신호에 기초하여 수신된 데이터 스트로브 신호('RDQS')에 동기화될 수 있다(수신된 데이터 스트로브 신호는 메모리(6)로부터 제공된 데이터 스트로브 신호와 본질적으로 동일한 신호일 수 있으나, 이들 신호는 버퍼(33)의 존재로 인해 여기서 별도로 지칭된다). 수신된 데이터 스트로브 신호는 인에이블 신호('Rx_인에이블')를 사용하여 (이 실시예에서 AND 게이트로 구현된) 논리 게이트(34)를 통해 게이팅될 수 있다. 인에이블 신호가 선언되면, 수신된 데이터 스트로브가 인에이블되어 수신기(25)의 지연 동기 루프(DLL)(251)로 통과된다. DLL(251)은 대응하는 클록 신호를 플립-플롭(39)(또는 플립-플롭의 그룹)에 제공하여 인입 데이터를 동기화할 수 있다. 그렇지 않고, 인에이블 신호가 선언되지 않은 경우, 수신된 데이터 스트로브는 DLL(251)에 제공되지 않아서, 수신기(25)에 의도치 않은 데이터가 수신되는 것이 방지된다. 인에이블 신호가 선언 해제(de-asserted)된 경우, 3-상태의 데이터 스트로브 신호의 샘플링이 회피되어, 전술된 바와 같이 에러 있는 동작이 일어날 가능성을 방지할 수 있다. 따라서, 인에이블 신호가 선언되고 선언 해제될 때를 제어하면, 데이터 스트로브 신호가 올바른 동작을 보장하는 적절한 시간에 샘플링되는 것을 보장할 수 있는데, 즉, 데이터 스트로브 신호가 예를 들어 도 3에 도시된 패턴으로 하이 상태와 로우 상태 사이에서 능동적으로 토글링될 때, 샘플링되는 것을 보장할 수 있다.
인에이블 신호는 DLL(35)에 제공된 클록 신호('pclk')와 동일한 도메인으로부터 수신된 인에이블 신호('Rx_인에이블_p)에 기초한다. 도시된 실시예에서, 수신된 인에이블 신호는 선입선출 메모리(FIFO)(29)에 제공된다. FIFO(29)의 판독 및 기록 포인터들이 pclk 신호와 동기화되고, 이 pclk 신호는 메모리 제어기(18) 내부의 위상 동기 루프(phase locked loop: PLL)에 의해 생성될 수 있고 내부 동작을 동기화하는데 사용된다. FIFO(29)의 출력은 저장 회로(이 실시예에서 플립-플롭(32))에 연결되고, 이 저장 회로는 DLL(35)로부터 클록 신호를 수신하도록 연결된다. 도시된 실시예에서 DLL(35)은 입력 클록으로 pclk 신호를 수신하도록 연결되고, pclk 신호의 지연된 버전을 플립-플롭(32)에 제공하도록 구성된다. 따라서, 논리 게이트(34)에 제공된 Rx_인에이블 신호는 DLL(35)에 의한 출력으로 pclk 신호의 지연된 버전과 동기화될 수 있다.
판독 동안, 인에이블 신호는 특정 시점에서 선언될 수 있다. 인에이블 신호가 너무 일찍 선언되어, 수신된 데이터 스트로브 신호가 DLL(251)로 통과되면, 수신기(25)는 데이터를 에러 있게 수신할 수 있다. 인에이블 신호가 너무 늦게 선언되면, 메모리(6)로부터 리턴된 데이터는 수신기(25)에 의해 수신되지 못할 수 있다. 따라서, 트레이닝은 인에이블 신호의 선언을 위한 최적의 시간을 결정하도록 구성될 수 있다. 도시된 실시예에서, 메모리 제어기(18)는 플립-플롭(31), 위상 검출기(37) 및 트레이닝 제어 로직(38)을 포함하는 트레이닝 유닛(30)을 포함한다.
도시된 실시예에서, RDQS 신호는 플립-플롭(31)의 데이터 입력에서 수신된다. 플립-플롭(31)의 클록 입력은 플립-플롭(32)으로부터 인에이블 신호 출력을 수신하도록 연결된다. 플립-플롭(31)의 출력은 위상 검출기(37)에 제공된다. 플립-플롭(31)으로부터 수신된 출력 신호에 기초하여, 위상 검출기(37)는 수신된 데이터 스트로브 신호(RDQS)에 대해 인에이블 신호(Rx_인에이블)의 위상을 결정할 수 있다. 이 실시예에서, FIFO(29)는 Rx_인에이블 신호가 프리앰블에 응답하여 선언되도록 논리 하이를 플립-플롭(32)의 D 입력에 제공할 수 있다. 따라서, 플립-플롭(31)에 의해 RDQS 신호의 샘플링을 야기할 수 있는 것은 프리앰블을 생성하는 판독이다.
인에이블 신호의 트레이닝은 트레이닝 제어 로직(38)의 제어 하에 수행될 수 있다. 트레이닝을 수행하기 위하여, 트레이닝 제어 로직(38)에 제공된 트레이닝 신호('Train')가 선언될 수 있다. 트레이닝 제어 로직(38)은 트레이닝 알고리즘을 수행할 때 위상 검출기(37)에 지시(direct)할 수 있다. 위상 검출기(37)에 의해 제공된 정보는 트레이닝 알고리즘에서 수행되는 각종 단계를 결정할 때 트레이닝 제어 로직(38)에 의해 사용될 수 있다.
도시된 실시예에서 위상 검출기(37)의 출력은 제어 레지스터(36)에 저장된 값을 증분(increment) 또는 감분(decrement)하는 하나 이상의 신호를 포함한다. 제어 레지스터(38)의 출력은 플립-플롭(32)에 제공된 클록 신호를 생성하기 위하여 pclk 신호의 지연을 설정하는데 사용되는, DLL(35)에 제공된 지시값일 수 있다. 따라서, 위상 검출기(37)는 인에이블 신호와 수신된 데이터 스트로브 신호 사이에 위상 관계를 효과적으로 제어하는데 사용될 수 있다. 보다 구체적으로, 도시된 실시예에서 위상 검출기(37)는 제어 레지스터(36)에 저장된 값을 증분하는 것에 의해 DLL(32)에 의해 제공된 지연을 증가시킬 수 있다. DLL에 의해 제공된 지연을 감소시키는 것은 제어 레지스터(36)에 저장된 값을 감분하는 위상 검출기(37)에 의해 수행될 수 있다. 일반적으로, DLL(32)에 의해 제공된 지연을 변화시키면 수신된 데이터 스트로브 신호와 인에이블 신호 사이의 위상 관계를 변화시킬 수 있다. 트레이닝 동안, 위상 검출기(37)는 알고리즘의 일부 부분 동안 플립-플롭(31)에 의해 제공되는 출력 신호에 기초하여, 및 알고리즘의 다른 부분 동안 트레이닝 제어 로직(38)으로부터 직접 제어에 기초하여 DLL(32)의 지연을 변화시킬 수 있다.
도 3은 트레이닝 유닛(30)에 의해 수행될 수 있는 트레이닝 알고리즘의 일 실시예를 도시하는 타이밍도이다. 트레이닝은 트레이닝 제어 로직(38)에 트레이닝 신호를 선언하는 것에 의해 개시될 수 있다. 게다가, 알고리즘의 단계 0에서, 연속적인 판독이 트레이닝 과정을 수행할 때 개시될 수 있고, 이 판독은 프리앰블에 의해 중단(punctuated)될 수 있다. 도시된 예에서, 이 판독은 논리 1과 논리 0 사이에 수신된 데이터 스트로브 신호의 사이클링에 의해 지시된다. 도시된 예에서 프리앰블은 논리 1들 사이에 다수(이 경우에 3개)의 연속적인 논리 0에 의해 지시된다. 일반적으로, 데이터 판독 동작은 제한된 개수의 데이터 비트를 수신하는 버스트에서 발생할 수 있고, 이후 데이터 스트로브 신호는 3-상태일 수 있다(즉, 낮은 임피던스 상태에 놓일 수 있다). 각 판독 버스트를 준비하기 위하여, 각 판독 동작은 데이터 스트로브가 로우(low)로 구동되는 시간이 선행될 수 있다. 이 시간은 프리앰블로 알려져 있다. 판독 동작이 연이어 일어나면, 인입 데이터 스트로브는 클록 같이 보이고 프리앰블이 생성되지 않는 파형을 나타낼 수 있다. 보다 구체적으로, 버스트는 데이터 스트로브 신호가 3-상태가 되는 것을 방지할만큼 충분히 짧은 지속시간일 수 있는, 도시된 바와 같은 프리앰블로 중단될 수 있다. 그렇지 않고, 판독들 사이에 시간 기간이 프리앰블의 지속시간을 초과하면, 데이터 스트로브 신호는 메모리에 의해 3-상태에 있을 수 있다.
알고리즘의 단계 1은 수신된 데이터 스트로브 신호의 임의의 상승 에지(rising edge)를 찾는 것이다(이 대신, 하강 에지(falling edge)를 찾는 실시예들도 가능하고 고려될 수 있는 것으로 이해된다). 이것은 인에이블 신호를 사이클링하고, 인에이블 신호와 수신된 데이터 스트로브 신호(이는 사이클링이라고도 한다) 사이에 위상 차이를 측정하고, 위상 차이가 제로가 될 때까지 위상 차이를 조절하는 것에 의해 달성될 수 있다. 상승 에지가 발견되면, 트레이닝 제어 로직(38)은 위상 검출기(37)에 지시하여 DLL(36)의 지연으로부터 데이터 스트로브 신호의 1/2 단위 간격의 절반을 감산하게 한다. 본 명세서에 사용된 바와 같이, 이 단위 간격은 수신된 데이터 스트로브 신호의 기간(period)의 절반일 수 있다. 따라서, 데이터 스트로브 신호가 50%의 듀티 사이클을 구비하는 경우, 이 단위 간격은 듀티 사이클의 균등물일 수 있다.
수신된 데이터 스트로브 신호의 1/2 단위 간격만큼 수신된 데이터 스트로브 신호에 대해 인에이블 신호의 위상을 조절한 후, 트레이닝 제어 로직(38)은 위상 검출기(37)에 지시하여 프리앰블의 종료를 발견할 때까지 1 단위 간격 증분만큼 인에이블 신호의 위상을 조절하기 시작할 수 있다(단계 3). 도시된 예에서, 위상 조절은 증분에 의해 수행된다. 그러나, 증분 대신 감분을 사용하여 동일한 목적을 달성할 수 있다. 위상 조절의 각 증분을 위하여, 위상 관계는 트레이닝 제어 로직(38)에 보고될 수 있고, 이 트레이닝 제어 로직은 측정값의 이력을 보유하고 모니터링할 수 있다. 이 이력에 기초하여, 트레이닝 제어 로직(38)은 인에이블 신호가 수신된 데이터 스트로브 신호의 제1 후-프리앰블 사이클의 제1 하강 에지와 정렬될 때를 결정할 수 있다.
트레이닝 제어 로직(38)이 프리앰블의 종료가 검출된 것으로 결정하면, 이 트레이닝 제어 로직은 위상 검출기(37)에 지시하여 인에이블 신호의 위상이 프리앰블 내에 일어날 때까지 위상 검출기를 조절하여 지연을 감산시킬 수 있다(단계 4). 일 실시예에서, 인에이블 신호는 프리앰블의 대략 중간점에 정렬될 수 있다. 이 조절이 일어나면, 위상 검출기(37)는 수신된 데이터 스트로브 신호에 대한 인에이블 신호의 위상의 지시값을 제어 레지스터(36)에 레코딩할 수 있다. 이 점에서 트레이닝이 완료된다. 미션(즉, 정상) 모드에서 미래의 동작을 위하여, 인에이블 신호의 선언이 메모리(6)로부터 하나 이상의 연속적인 데이터 판독 동안 데이터 스트로브 신호의 제1 상승 에지 전의 프리앰블 동안 일어날 수 있다.
프리앰블 내 점과 인에이블 신호의 상승 에지를 정렬하는 것에 의해, 온도 및 전압 변동으로 인한 드리프트를 견딜 수 있는 마진이 더 많이 제공된다. 이것으로 메모리와의 인터페이스가 더 빠른 주파수로 동작될 수 있다. 전술된 트레이닝 알고리즘은 상이한 주파수에서 다수의 반복을 요구하지도 않고, 이것은 '시드 값'으로도 알려진 미리 특성화된(pre-characterized) 시작 상태를 요구하지도 않는 것으로 더 주목된다. 이것으로 트레이닝 과정은 이전의 방법보다 더 적은 시간에 보다 신뢰성 있게 수행될 수 있다.
이제 도 4를 참조하여, 데이터 스트로브 신호에 대해 인에이블 신호의 지연을 트레이닝하는 방법의 일 실시예를 도시하는 흐름도를 설명한다. 방법(400)이 도 1 및 도 2를 참조하여 전술된 하드웨어 실시예를 사용하여 수행될 수 있으나, 이 방법을 수행할 수 있는 다른 하드웨어 실시예들도 가능하고 고려될 수 있는 것으로 이해된다.
방법(400)은 트레이닝의 초기에 다수의 연속적인 메모리 판독 시리즈를 수행하는 것으로 시작하고, 이 판독은 프리앰블에 의해 중단된다(블록 405). 이 판독은 데이터 스트로브 신호와 동기화될 수 있고, 이 데이터 스트로브 신호는 프리앰블(예를 들어, 1과 0이 교번하는 사이클 사이에 다수의 연속적인 논리 0)을 포함한다. 판독은 시리즈로 수행되고, 이후 프리앰블이 후속하고, 이후 다른 시리즈가 수행되고, 이와 같이 계속될 수 있다.
트레이닝 과정 동안, 데이터 스트로브 신호의 에지(이 특정 경우에 상승 에지)는 데이터 스트로브의 상승 에지와 위상의 차이가 제로일 때까지 인에이블 신호의 상승 에지의 위상을 조절하는 것에 의해 찾아질 수 있다(블록 410). 인에이블 신호가 이 점에서 정렬되는 상승 에지는 데이터 스트로브 신호의 임의의 상승 에지일 수 있다.
데이터 스트로브 신호의 상승 에지를 찾는 것에 응답하여, 1 단위 간격의 절반이 인에이블 신호의 위상으로부터 감산될 수 있고 이후 위상이 1 단위 간격 증분으로 조절될 수 있다(블록 415). 조절하는 것은 증분하는 것 또는 감분하는 것을 포함할 수 있다. 프리앰블의 종료가 발견되지 않았다면(블록 420에서 아니오), 블록 415에서 조절이 계속된다. 프리앰블의 종료가 발견되었다면(블록 420에서 예), 최종 위상 조절이 프리앰블 내에 있는 점에 인에이블 신호의 선언을 놓도록 이루어질 수 있다(블록 425). 일 실시예에서, 최종 위상 조절은 프리앰블의 중간점에 또는 거의 중간점에 인에이블 신호의 선언을 놓을 수 있다. 최종 위상 조절이 완료된 후, 대응하는 지연 값의 지시값이 제어 레지스터에 저장된다(블록 430). 이 값은 정상 동작 동안 지연 동기 루프의 지연을 설정하는데 사용될 수 있다.
다음으로, 도 5를 참조하면, 시스템(10)을 나타내는 데이터베이스(505)를 포함하는 컴퓨터 액세스가능한 저장 매체(500)의 블록도가 도시된다. 일반적으로 말하면, 컴퓨터 액세스가능한 저장 매체(500)는 명령 및/또는 데이터를 컴퓨터에 제공하기 위해 사용 동안 컴퓨터에 의해 액세스가능한 임의의 비-일시적인 저장 매체를 포함할 수 있다. 예를 들어, 컴퓨터 액세스가능한 저장 매체(500)는 저장 매체, 예를 들어, 자기 또는 광 매체, 예를 들어, 디스크(고정식 또는 이동식), 테이프, CD-ROM 또는 DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 또는 블루-레이(Blu-Ray)를 포함할 수 있다. 저장 매체는 USB(Universal Serial Bus) 인터페이스 등과 같은 주변 인터페이스를 통해 액세스가능한, 휘발성 또는 비휘발성 메모리 매체, 예를 들어 RAM(예를 들어, 동기 동적 RAM(SDRAM), 더블 데이터 레이트(double data rate)(DDR, DDR2, DDR3 등) SDRAM, 저전력 DDR(LPDDR2 등) SDRAM, 램버스 DRAM(RDRAM), 정적 RAM(SRAM) 등), ROM, 플래쉬 메모리, 비휘발성 메모리(예를 들어 플래쉬 메모리)를 더 포함할 수 있다. 저장 매체는 네트워크 및/또는 무선 링크와 같은 통신 매체를 통해 액세스가능한 저장 매체뿐만 아니라 마이크로 전기기계 시스템(microelectromechanical system: MEMS)을 포함할 수 있다.
일반적으로, 컴퓨터 액세스가능한 저장 매체(500)에 운반되는 시스템(10) 및/또는 그 일부를 나타내는 데이터(505)는, 프로그램에 의해 판독되고, 직접으로 또는 간접으로, 시스템(10)을 포함하는 하드웨어를 제조하는데 사용될 수 있는 데이터베이스 또는 다른 데이터 구조일 수 있다. 예를 들어, 데이터베이스(505)는 베릴로그(Verilog) 또는 VHDL과 같은 하이 레벨 설계 언어(high level design language: HDL)에 하드웨어 기능의 거동-레벨 설명(behavioral-level description) 또는 레지스터-전송 레벨(register-transfer level: RTL) 설명일 수 있다. 이 설명은 이 설명을 합성하여 합성 라이브러리로부터 게이트 리스트를 포함하는 네트리스트(netlist)를 생성할 수 있는 합성 도구에 의해 판독될 수 있다. 이 네트리스트는 시스템(10)을 포함하는 하드웨어의 기능을 나타내는 게이트 세트를 포함한다. 네트리스트는 마스크에 적용되는 기하학적 형상을 기술하는 데이터 세트를 생성하도록 놓이고 라우팅될 수 있다. 마스크는 시스템(10)에 대응하는 반도체 회로 또는 회로들을 생성하는데 각종 반도체 제조 단계에 사용될 수 있다. 대안적으로, 컴퓨터 액세스가능한 저장 매체(500)에서 데이터베이스(505)는 원하는 대로 네트리스트(합성 라이브러리를 구비하거나 구비하지 않는) 또는 데이터 세트이거나 또는 그래픽 데이터 시스템(Graphic Data System: GDS) II 데이터일 수 있다.
컴퓨터 액세스가능한 저장 매체(500)는 시스템(10)의 표현을 운반하지만, 다른 실시예가, IC(2), 임의의 에이전트 세트(예를 들어, 처리 코어(11), I/O 인터페이스(13), 노쓰 브리지(12) 등) 또는 에이전트의 일부를 포함하는 시스템(10)의 임의의 부분의 표현을 원하는 대로, 운반할 수 있다.
본 발명은 특정 실시예들을 참조하여 설명되었으나, 본 실시예들은 예시적인 것일 뿐, 본 발명의 범위는 이들로 제한되지 않는 것으로 이해될 것이다. 설명된 실시예에 대한 임의의 변동, 변형, 부가 및 개선이 가능할 수 있다. 이들 변동, 변형, 부가 및 개선은 이하의 특허청구범위에 상세히 기술된 바와 같은 본 발명의 범위 내에 들어갈 수 있다.

Claims (30)

  1. 시스템으로서,
    데이터 스트로브 신호(data strobe signal)를 수신하도록 구성된 메모리 제어기를 포함하되,
    상기 메모리 제어기는 트레이닝 회로를 포함하며, 상기 트레이닝 회로는,
    데이터 입력에서 상기 데이터 스트로브 신호를 수신하고 클록 입력에서 인에이블 신호를 수신하도록 연결된 제1 저장 회로; 및
    상기 제1 저장 회로로부터 수신된 출력 신호에 기초하여, 상기 인에이블 신호의 선언(assertion)이 상기 데이터 스트로브 신호에 있는 프리앰블 지시값과 일치할 때까지 상기 인에이블 신호의 위상을 조절하도록 구성된 트레이닝 유닛을 포함하는 것인 시스템.
  2. 제1항에 있어서, 상기 데이터 스트로브 신호를 수신하도록 연결된 제1 입력 및 상기 인에이블 신호를 수신하도록 연결된 제2 입력을 구비하는 논리 게이트를 더 포함하되, 상기 논리 회로는 상기 인에이블 신호가 선언될 때 상기 데이터 스트로브 신호를 통과시키도록 구성된 것인 시스템.
  3. 제2항에 있어서, 상기 인에이블 신호를 상기 제1 저장 회로의 상기 클록 입력에 제공하도록 연결되고 상기 인에이블 신호를 상기 논리 회로의 상기 제2 입력에 제공하도록 더 연결된 제2 저장 회로를 더 포함하되, 상기 제1 및 제2 저장 회로는 플립-플롭인 것인 시스템.
  4. 제3항에 있어서, 입력 클록 신호를 수신하도록 연결되고, 상기 입력 클록 신호에 지연을 제공한 것에 기초하여 출력 클록 신호를 생성하도록 구성된 지연 동기 루프(delay locked loop: DLL)를 더 포함하는 시스템.
  5. 제4항에 있어서, 상기 트레이닝 유닛은 제어 레지스터를 포함하고, 상기 DLL은 상기 제어 레지스터에 저장된 값에 기초하여 상기 입력 클록 신호에 지연의 양을 제공하도록 구성된 것인 시스템.
  6. 제5항에 있어서, 상기 트레이닝 유닛은 상기 데이터 스트로브 신호에 대해 상기 인에이블 신호의 위상을 검출하도록 구성되고 상기 제어 레지스터에 저장된 값을 업데이트하도록 구성된 것인 시스템.
  7. 제1항에 있어서, 상기 프리앰블은 상기 데이터 스트로브 신호에 복수의 연속적인 논리 제로(logic zero)를 포함하고, 상기 트레이닝 유닛은 상기 인에이블 신호가 상기 프리앰블 내에 선언되도록 상기 인에이블 신호의 위상을 조절하도록 구성된 것인 시스템.
  8. 제7항에 있어서, 상기 트레이닝 유닛은, 상기 트레이닝 과정의 초기에 응답하여, 상기 데이터 스트로브 신호의 상승 에지가 수신될 때를 결정하도록 구성된 것인 시스템.
  9. 제8항에 있어서, 상기 트레이닝 유닛은, 상기 데이터 스트로브 신호의 상승 에지가 수신될 때를 결정한 것에 응답하여,
    상기 인에이블 신호의 상승 에지가 상기 프리앰블의 종료와 일치할 때까지 상기 인에이블 신호의 위상을 증분식으로 조절하는 동작;
    각 증분 조절을 위해 제어 레지스터에 저장된 값을 업데이트하는 동작; 및
    상기 인에이블 신호의 상승 에지가 상기 프리앰블의 종료와 일치할 때를 결정한 것에 응답하여 상기 값으로부터 미리 결정된 양을 감산하는 동작을 수행하도록 구성된 것인 시스템.
  10. 제1항에 있어서, 데이터 및 상기 데이터 스트로브 신호를 상기 메모리 제어기에 전달하도록 연결된 메모리를 더 포함하되, 상기 메모리 제어기는 상기 메모리로부터 수신된 데이터를 상기 데이터 스트로브 신호에 동기화하도록 구성된 것인 시스템.
  11. 방법으로서,
    상기 인에이블 신호의 선언이 상기 데이터 스트로브 신호에 있는 프리앰블 지시값과 일치할 때까지 메모리로부터 수신된 데이터 스트로브 신호에 대해 인에이블 신호의 위상을 조절하는 단계로서, 상기 조절하는 단계는 지연 동기 루프(DLL)의 지연을 조절하는 단계를 포함하는 것인, 상기 조절하는 단계; 및
    상기 지연의 지시값을 레지스터에 저장하는 단계를 포함하는 방법.
  12. 제11항에 있어서, 트레이닝 유닛이 상기 프리앰블을 검출하는 단계를 더 포함하되, 상기 프리앰블을 검출하는 단계는 상기 데이터 스트로브 신호에서 복수의 연속적인 논리 제로를 검출하는 단계를 포함하는 것인 방법.
  13. 제12항에 있어서, 상기 트레이닝 유닛이 상기 인에이블 신호가 상기 프리앰블 내에 선언되도록 상기 인에이블 신호의 위상을 조절하는 단계를 더 포함하는 방법.
  14. 제12항에 있어서, 상기 트레이닝 유닛이 트레이닝 과정을 개시하는 것에 응답하여 상기 데이터 스트로브 신호의 제1 상승 에지를 검출하는 단계를 더 포함하는 방법.
  15. 제14항에 있어서, 상기 트레이닝 유닛이 상기 프리앰블의 종료에 일어나는 상기 데이터 스트로브 신호의 에지와 일치할 때까지 상기 인에이블 신호의 위상을 증분식으로 조절하는 단계를 더 포함하는 방법.
  16. 제15항에 있어서, 상기 트레이닝 유닛이 상기 프리앰블의 종료와 일치하도록 상기 인에이블 신호의 위상을 조절한 후 상기 프리앰블의 종료로부터 상기 인에이블 신호의 위상을 상기 프리앰블 내로 조절하는 단계를 더 포함하는 방법.
  17. 제11항에 있어서, 상기 인에이블 신호가 선언될 때에는 논리 게이트가 상기 데이터 스트로브 신호를 메모리 제어기에 있는 수신기로 통과시키고, 상기 인에이블 신호가 선언되지 않을 때에는 상기 논리 게이트가 상기 데이터 스트로브 신호를 상기 수신기로 통과시키지 않는 단계를 더 포함하는 방법.
  18. 제11항에 있어서,
    제1 저장 회로가 데이터 입력에서 상기 데이터 스트로브 신호를 수신하고 클록 입력에서 상기 인에이블 신호를 수신하여 대응하는 출력 신호를 생성하는 단계;
    트레이닝 유닛이 상기 출력 신호에 기초하여 상기 데이터 스트로브 신호에 대해 상기 인에이블 신호의 위상을 결정하는 단계;
    상기 트레이닝 유닛이 상기 데이터 스트로브 신호에 대한 상기 인에이블 신호의 위상에 기초하여 상기 DLL의 지연을 조절하는 단계; 및
    제2 저장 회로가 상기 DLL로부터 클록 신호를 수신하고 상기 DLL로부터 수신된 상기 클록 신호와 동기화하여 상기 인에이블 신호를 선언하는 단계를 더 포함하는 방법.
  19. 제11항에 있어서, 상기 조절하는 단계 동안 메모리로부터 복수의 연속적인 판독을 수행하는 단계를 더 포함하되, 상기 데이터 스트로브 신호는 상기 조절하는 단계 동안 토글을 계속하는 것인 방법.
  20. 제11항에 있어서,
    메모리 제어기가 판독 요청을 메모리에 제공하는 단계;
    상기 메모리가 상기 판독 요청을 수신한 것에 응답하여 상기 데이터 스트로브 신호를 상기 메모리 제어기에 제공하는 단계; 및
    상기 프리앰블 내에 일어나는 시점에 상기 인에이블 신호를 선언하는 단계를 더 포함하는 방법.
  21. 메모리 서브시스템으로서,
    메모리; 및
    상기 메모리에 연결된 메모리 제어기를 포함하되,
    상기 메모리 제어기는 판독 요청을 상기 메모리에 송신하도록 구성되고, 상기 메모리는, 상기 판독 요청에 응답하여, 데이터 및 데이터 스트로브 신호를 상기 메모리 제어기에 제공하도록 구성되며, 상기 메모리 제어기는 트레이닝 유닛을 포함하고, 상기 트레이닝 유닛은,
    상기 인에이블 신호의 선언이 상기 데이터 스트로브 신호에 있는 프리앰블 지시값과 일치할 때까지 상기 데이터 스트로브 신호에 대해 인에이블 신호의 위상을 조절하는 동작으로서, 상기 조절하는 동작은 지연 동기 루프(DLL)의 지연을 조절하는 동작을 포함하는 것인, 상기 조절하는 동작; 및
    상기 지연의 지시값을 레지스터에 저장하는 동작을 수행하도록 구성된 것인 메모리 서브시스템.
  22. 제21항에 있어서, 상기 트레이닝 유닛은 데이터 입력에서 상기 데이터 스트로브를 수신하고 클록 입력에서 상기 인에이블 신호를 수신하도록 연결된 제1 플립-플롭을 포함하는 것인 메모리 서브시스템.
  23. 제22항에 있어서, 상기 인에이블 신호를 상기 제1 플립-플롭의 상기 클록 입력과 논리 게이트의 제1 입력에 제공하도록 연결된 제2 플립-플롭을 더 포함하되, 상기 논리 게이트의 제2 입력은 상기 데이터 스트로브 신호를 수신하도록 연결된 것인 메모리 서브시스템.
  24. 제23항에 있어서, 지연 동기 루프(DLL)를 더 포함하고, 상기 DLL은 입력 클록 신호를 지연시키는 것에 의해 출력 클록 신호를 제공하도록 구성되고, 상기 제2 플립-플롭은 상기 출력 클록 신호를 수신하도록 연결되며, 상기 DLL은 상기 레지스터에 저장된 값에 의해 지시된 양만큼 상기 입력 클록 신호를 지연시키도록 구성된 것인 메모리 서브시스템.
  25. 제24항에 있어서, 트레이닝 유닛을 더 포함하되, 상기 트레이닝 유닛은 상기 데이터 스트로브 신호에 대해 상기 인에이블 신호의 위상을 결정하도록 구성된 것인 메모리 서브시스템.
  26. 제25항에 있어서, 상기 트레이닝 유닛은 상기 레지스터에 저장된 값을 증분식으로 변화시켜 상기 인에이블 신호의 위상이 상기 프리앰블 내에 선언될 때까지 상기 데이터 스트로브 신호에 대해 상기 인에이블 신호의 위상을 변화시키도록 구성된 것인 메모리 서브시스템.
  27. 컴퓨터 시스템에서 실행가능한 프로그램에 의해 동작하는 데이터 구조를 포함하는 비-일시적인 컴퓨터 판독가능한 매체로서, 상기 프로그램은 상기 데이터 구조에서 동작하며 상기 데이터 구조에 의해 기술된 회로를 포함하는 집적 회로를 제조하는 공정의 일부를 수행하고, 상기 데이터 구조에 기술된 회로는,
    메모리 제어기를 포함하며, 상기 메모리 제어기는 판독 요청을 메모리에 송신하도록 구성되고, 상기 메모리는, 상기 판독 요청에 응답하여, 데이터 및 데이터 스트로브 신호를 상기 메모리 제어기에 제공하도록 구성되며, 상기 메모리 제어기는 트레이닝 유닛을 포함하고, 상기 트레이닝 유닛은,
    상기 인에이블 신호의 선언이 상기 데이터 스트로브 신호에 있는 프리앰블 지시값과 일치할 때까지 상기 데이터 스트로브 신호에 대해 인에이블 신호의 위상을 조절하는 동작으로서, 상기 조절하는 동작은 지연 동기 루프(DLL)의 지연을 조절하는 동작을 포함하는 것인, 상기 조절하는 동작; 및
    상기 지연의 지시값을 레지스터에 저장하는 동작을 수행하도록 구성된 것인 비-일시적인 컴퓨터 판독가능한 매체.
  28. 제27항에 있어서, 상기 트레이닝 유닛은 데이터 입력에서 상기 데이터 스트로브를 수신하고 클록 입력에서 상기 인에이블 신호를 수신하도록 연결된 제1 플립-플롭을 포함하는 것인 비-일시적인 컴퓨터 판독가능한 매체.
  29. 제28항에 있어서,
    상기 인에이블 신호를 상기 제1 플립-플롭의 상기 클록 입력에 제공하도록 연결된 제2 플립-플롭;
    입력 클록 신호를 지연시키는 것에 의해 출력 클록 신호를 제공하도록 구성된 지연 동기 루프(DLL)로서, 상기 제2 플립-플롭은 상기 출력 클록 신호를 수신하도록 연결되고, 상기 DLL은 상기 레지스터에 저장된 값으로 지시된 양만큼 상기 입력 클록 신호를 지연시키도록 구성된 것인, 상기 지연 동기 루프(DLL); 및
    상기 인에이블 신호의 위상을 결정하도록 구성되고 상기 인에이블 신호의 위상을 조절하도록 더 구성된 트레이닝 유닛을 더 포함하는 비-일시적인 컴퓨터 판독가능한 매체.
  30. 제27항에 있어서, 상기 데이터 구조는, 다음 유형의 데이터:
    HDL(하이-레벨 설계 언어) 데이터;
    RTL(레지스터 전송 레벨) 데이터; 및
    그래픽 데이터 시스템(GDS) II 데이터
    중 하나 이상을 포함하는 것인 비-일시적인 컴퓨터 판독가능한 매체.
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