KR20140146989A - 금속화된 측벽을 가진 반도체 발광 디바이스 - Google Patents

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Abstract

반도체 발광 디바이스는 적어도 부분적으로 투명한 기판, 능동형 반도체 구조체, 유전체 층 및 금속 층을 포함한다. 기판은 제 1 표면, 제 2 표면 및 적어도 하나의 측벽을 포함한다. 능동형 반도체 구조체는 제 1 표면, 제 2 표면 및 적어도 하나의 측벽을 포함하되, 능동형 반도체 구조체의 제 1 표면은 기판의 제 2 표면과 마주본다. 유전체 층은 능동형 반도체 구조체의 적어도 하나의 측벽의 적어도 일부를 둘러싼다. 금속 층은 유전체 층의 적어도 일부를 둘러싼다. 능동형 반도체 구조체의 적어도 하나의 측벽은 테이퍼링되고, 능동형 반도체 구조체의 적어도 하나의 측벽의 제 1 부분은 능동형 반도체 구조체의 적어도 하나의 측벽의 제 2 부분과 상이한 테이퍼링을 갖는다.

Description

금속화된 측벽을 가진 반도체 발광 디바이스{SEMICONDUCTOR OPTICAL EMITTING DEVICE WITH METALLIZED SIDEWALLS}
본 발명은 전반적으로 반도체 디바이스에 관한 것이며, 특히 반도체 발광 디바이스에 관한 것이다.
표면 발광 레이저(surface emitting lasers) 및 발광 다이오드(light emitting diodes)를 포함하는, 많은 상이한 타입의 반도체 발광 디바이스가 본 기술분야에서 알려져 있다. 이러한 일부 디바이스는 광 생성을 위해 능동형 반도체 구조체를 형성하도록 질화 갈륨(GaN)을 이용한다. 질화 갈륨에 기반한 표면 발광 레이저 및 발광 다이오드는 신호등 및 다른 타입의 고체 조명(solid-state lighting), 실내 및 실외 전자 디스플레이, LCD의 백라이트 등을 포함하는, 많은 애플리케이션에서 널리 사용되어왔다. 이러한 GaN 기반 디바이스는, 좋은 광 빔 특성 및 배치 조립(batch fabrication) 및 패키징의 용이함과 같은 많은 상당한 이점을 갖는다. 다른 타입의 반도체 발광 디바이스는 다른 반도체 물질을 사용하여 유사한 이점을 제공한다.
일 실시예에서, 반도체 발광 디바이스는 적어도 부분적으로 투명한 기판, 능동형 반도체 구조체, 유전체 층 및 금속 층을 포함한다. 기판은 제 1 표면, 제 2 표면, 및 적어도 하나의 측벽을 포함한다. 능동형 반도체 구조체는 제 1 표면, 제 2 표면 및 적어도 하나의 측벽을 포함하되, 능동형 반도체 구조체의 제 1 표면은 기판의 제 2 표면과 마주본다. 유전체 층은 능동형 반도체 구조체의 적어도 하나의 측벽의 적어도 일부를 둘러싼다. 금속 층은 유전체 층의 적어도 일부를 둘러싼다. 능동형 반도체 구조체의 적어도 하나의 측벽은 테이퍼링되고 능동형 반도체 구조체의 적어도 하나의 측벽의 제 1 부분은 능동형 반도체 구조체의 적어도 하나의 측벽의 제 2 부분과 상이한 테이퍼링을 갖는다.
반도체 발광 디바이스는 표면 발광 레이저 또는 발광 다이오드의 형태, 또는 다른 형태로 구현될 수 있다.
하나 이상의 표면 발광 레이저, 발광 다이오드 또는 다른 반도체 발광 디바이스는, 조명 시스템, 전자 디스플레이 또는 다른 타입의 시스템이나 디바이스에서 관련 제어 회로와 함께 구현될 수 있다. 더 특정한 예시로서, 복수의 반도체 발광 디바이스는 관련 제어 회로를 가진 어레이의 형태로 조합될 수 있고 조명 시스템, 전자 디스플레이 또는 또 다른 타입의 시스템이나 디바이스로 구현될 수 있다.
본 발명의 다른 실시예들은 방법, 장치, 집적 회로 및 프로세싱 디바이스를 포함하나 이로 한정되지는 않는다.
도 1은 예시적인 실시예에서 금속화된 측벽을 가지는 발광 다이오드를 포함하는 예시의 반도체 발광 디바이스에 관한 단면도이다.
도 2 내지 도 11은 도 1의 발광 다이오드를 형성하는 프로세스의 각 단계를 도시한다.
도 12 및 도 13은 예시적인 실시예들에서 발광 다이오드를 위한 다른 가능한 구성에 관한 단면도이다.
도 14 내지 도 19는 예시적인 실시예에서 발광 다이오드 어레이를 형성하는 프로세스의 각 단계를 도시한다.
도 20은 예시적인 실시예에서 발광 다이오드의 어레이 구성에 관한 단면도이다.
도 21은 예시적인 실시예에서 발광 다이오드의 다른 어레이 구성을 형성하는 프로세스의 단계를 도시한다.
도 22는 예시적인 실시예에서 공통의 금속화된 측벽을 가지는 발광 다이오드의 또 다른 어레이 구성에 관한 단면도이다.
도 23은 예시적인 실시예에서 금속화된 측벽을 가지는 발광 다이오드의 어레이를 도시한다.
도 24는 예시적인 실시예에서 공통 어레이 반사기를 가진 도 23의 발광 다이오드의 어레이를 도시한다.
도 25는 발광 다이오드의 어레이 및 관련 제어 회로를 포함하는 집적 회로를 도시한다.
도 26은 도 25의 집적 회로를 포함하는 프로세싱 디바이스를 도시한다.
본 발명의 실시예들은, 예시적인 발광 다이오드(LEDs)와 함께 본 명세서에서 도시될 것이다. 그러나, 본 발명의 실시예들은, 예를 들어, 표면 발광 레이저(surface emitting lasers: SELs)를 포함하는, 반도체 발광 디바이스의 매우 다양한 대안적인 타입 및 구성을 사용하여 구현될 수 있다는 것이 이해되어야 한다.
도 1은 LED(100)의 형태로 예시적인 반도체 발광 디바이스를 도시한다. LED(100)는 사파이어 기판(102) 및 능동형 반도체 기판(104)을 포함한다. 도 1에 도시된 바와 같이, 능동형 반도체 구조체(104)의 표면은 사파이어 기판(102)의 표면과 마주본다. 도 1의 관점에서, 기판(102)과 마주보는 능동형 반도체 구조체(104)의 표면은 상부면(a top surface) 또는 제 1 표면으로 지칭된다. 도 1의 관점에서, 능동형 반도체 구조체(104)의 제 1 표면과 마주보는 기판(102)의 표면은, 하부면(a bottom surface) 또는 제 2 표면으로 지칭된다.
능동형 반도체 구조체(104)는 이 실시예에서 예시적으로 GaN LED 구조체를 포함하지만, 많은 다른 반도체 물질 및 구성이 다른 실시예에서 사용될 수 있다. GaN LED 구조체는 잘 알려진 기술을 사용하여 사파이어 기판 상에 형성되거나 에피텍셜 성장(epitaxially grown)될 수 있다.
사파이어 기판(102)은 능동형 반도체 구조체(104)에 의해 발생된 광의 하나 이상의 파장에서 실질적으로 투명하고, 본원에서 더 일반적으로 "적어도 부분적으로 투명한 기판"으로 지칭되는 것의 예시이다. 그러한 기판은 능동형 반도체 구조체(104)에 의해 발생하는 광의 전형적인 파장을 포괄하는 특정 파장 범위에 대하여 실질적으로 투명할 수 있다. 매우 다양한 상이한 타입의 기판이 다른 실시예들에서 사용될 수 있다. 따라서, 반드시 사파이어 기판이 요구되는 것은 아니다.
유전체 층(108)은 기판(102)의 측벽, 능동형 반도체 구조체(104)의 측벽, 및 능동형 반도체 구조체(104)의 하부면 또는 제 2 표면의 일부를 둘러싸도록 형성된다. 유전체 층(108)에 의해 둘러싸이지 않는, 능동형 반도체 구조체(104)의 하부면 또는 제 2 표면의 나머지는, P-컨택트(110)를 위한 영역을 형성할 수 있다. 금속 층(112)은 유전체 층(108)을 둘러싼다.
광은 능동형 반도체 구조체(104)의 능동 영역(106)을 통해 LED(100)에 발생하지만, 많은 다른 광 발생 장치가 다른 실시예들에서 사용될 수 있다. 능동형 반도체 구조체(104)에 의해 발생한 광의 적어도 일부는, 기판의 하부면 또는 제 2 표면으로부터 기판(102)의 상부면 또는 제 1 표면으로 기판(102)을 통해 방출된다. 예를 들어, 능동형 반도체 구조체(104)로부터 방출된 광의 일부는, 기판(102)의 하부면 또는 제 2 표면을 통해 그리고 기판(102)의 상부면 또는 제 1 면 밖으로 광 경로(163 및 164)를 따라 방출될 수 있다. 능동형 반도체 구조체(104)로부터 발생한 광의 다른 부분은, 능동형 반도체 구조체(104) 또는 기판(102)의 측벽을 향하여 광 경로(161, 162 및 165)를 따라 방출될 수 있다.
능동형 반도체 구조체(104) 및 기판(102)의 측벽은 테이퍼링(tapered)될 수 있고 이로써 능동형 반도체 구조체(104)로부터 능동형 반도체 구조체(104)나 기판(102)의 측벽을 향하여 방출된 광은, 측벽으로부터 기판(102)의 상부면 또는 제 1 표면으로 반사된다. 도 1에 도시된 바와 같이, 능동형 반도체 구조체(104)의 측벽은 능동형 반도체 구조체의 상부면 또는 제 1 표면으로부터 안쪽으로 테이퍼링될 수 있다.
유전체 층(108)은 능동형 반도체 구조체(104)에 의해 발생된 광의 하나 이상의 파장에서 적어도 부분적으로 투명할 수 있다. 유전체 층은 추가적으로 또는 대안적으로 부동화(passivating), 무반사(anti-reflective) 유전체를 포함할 수 있다. 유전체 층은 또한 능동형 반도체 구조체(104)에 의해 발생한 광의 표면 흡수를 방지하도록 구성될 수 있다. 유전체 층(108)은 SiO2를 포함할 수 있지만, 다양한 다른 물질이 사용될 수 있다. 유전체 층(108)을 둘러싸는 금속 층(112)은 알루미늄, 금, 은, 백금, 티타튬 또는 다양한 다른 금속 및 합금을 포함할 수 있다.
도 1에 도시된 바와 같이, 광 경로(161, 162 및 165)를 따라 방출된 능동형 반도체 구조체(104)로부터 발생한 광은 유전체 층(108)을 통해 금속 층(112)으로 지나가고 다시 능동형 반도체 구조체(104) 및/또는 기판(102)을 통해 기판(102)의 제 1 표면 또는 상부면을 향하여 반사한다.
도 1에 도시된 바와 같이, 기판(102) 및 능동형 반도체 구조체(104)의 측벽은, 능동형 반도체 구조체(104)에서 발생한 빛을 원하는 방향으로 반사하기 위해 테이퍼링된다. 도 1에서, 광에 대한 원하거나 주된 방향은 기판(102)의 제 1 표면 또는 상부면을 통해 나가는 것이다. 그러나 다양한 다른 원하는 방향이 특정 실시예에서 선택될 수 있다는 것을 유념해야 한다. 또한, 능동형 반도체 구조체(104)의 적어도 하나의 적어도 하나의 측벽의 테이퍼링의 양 또는 테이퍼링 프로파일은, 원하는 반사 특성을 달성하도록 선택될 수 있다.
도 1에서, 기판(102)의 측벽은 기판(102)의 제 1 표면 또는 상부면으로부터 안쪽으로 테이퍼링된다. 이와 마찬가지로, 능동형 반도체 구조체(104)의 측벽은 능동형 반도체 구조체(104)의 제 1 표면 또는 상부면으로부터 안쪽으로 테이퍼링된다. 도 1은 테이퍼링된 능동형 반도체 구조체(104) 및 기판(102)의 측벽의 전체 길이가 테이퍼링 됨을 도시하지만, 실시예들은 이러한 방식으로만 한정되지 않는다는 것을 주목하는 것은 중요하다. 일부 실시예들에서, 기판(102) 및/또는 능동형 반도체 구조체(104)의 측벽의 일부는, 기판(102)의 제 1 표면 또는 상부면 및/또는 능동형 반도체 구조체(104)의 제 1 표면 또는 상부면에 실질적으로 수직일 수 있다. 다른 실시예들에서, 기판은 전혀 테이퍼링되지 않을 수 있다.
도 1에 도시된 바와 같이, 능동형 반도체 기판(104)의 측벽의 일부는 상이한 테이퍼링을 갖는다. 능동 영역(106)으로부터 능동형 반도체 구조체(104)의 제 2 표면 또는 하부면까지 연장되는 능동형 반도체 구조체(104)의 측벽의 정해진 부분은, 능동형 반도체 구조체(104)의 측벽의 나머지 부분과 상이한 테이퍼링을 갖는다. 그러나, 정해진 부분이 능동 영역(106)으로부터 능동형 반도체 구조체(104)의 제 2 표면 또는 하부면까지 반드시 연장되어야 하는 것은 아님을 주목하는 것이 중요하다. 그 대신, 예를 들어, 정해진 부분은, 능동 영역(106)을 둘러싸는 측벽을 포함하지 않거나 능동 영역(106)을 둘러싸는 측벽의 일부만을 포함하는, 능동형 반도체 구조체(104)의 제 2 표면 또는 하부면에 근접한 능동형 반도체 구조체(104)의 측벽의 일부를 포함할 수 있다.
능동형 반도체 구조체(104)의 적어도 하나의 측벽의 테이퍼링은, 능동형 반도체 구조체(104)의 하부면이 능동형 반도체 구조체(104)의 적어도 하나의 측벽과 만나는 능동형 반도체 구조체(104)의 에지 또는 코너에서의 응력 점(stress points)을 감소시키도록 선택될 수 있다. 일부 실시예들에서, 능동 영역 스트립(106)이 반도체 구조체(104)의 제 2 표면 또는 하부면으로부터 단지 몇 마이크로미터 떨어지도록 능동형 반도체 구조체가 형성된다. 따라서, 유전체 층(108)에서 크래킹(cracking) 또는 다른 단절(discontinuities)을 야기하는 능동형 반도체 구조체(104)의 에지 또는 코너에서의 응력 점은 금속 층(112)을 능동 영역(106)에 접촉시킴으로써 LED(100)를 단락시킬 수 있다. 본 발명의 실시예들에서의 반도체 발광 디바이스는 이러한 응력 점을 감소시키기 위해 가변 테이퍼링을 가진 측벽의 부분들을 가질 수 있다. 또한, 다른 응력 집중 영역을 감속시키기 위해 능동형 반도체 구조체(104)의 측벽의 다양한 다른 부분들이 테이퍼링될 수 있다.
능동 영역(106)은 또한 선택적 에칭 또는 레이저 다이싱(laser dicing), 이온 밀링(ion milling), 및/또는 선택적인 영역 성장 기술을 포함하는, 다양한 기술을 사용하여 절연될 수 있다. 이러한 기술들은 능동형 반도체 구조체의 측벽에 대한 테이퍼링의 더 나은 제어를 허용할 수 있고 단락과 같은 손상을 방지할 수 있다.
능동형 반도체 구조체(104)의 측벽의 테이퍼링은, 능동형 반도체 구조체(104)의 제 2 표면 또는 하부면에 실질적으로 병렬인 x축 및 x축에 수직인 y축에 대하여 정의된 기울기의 관점에서 설명될 수 있다. 능동 영역(106)으로부터 능동형 반도체 구조체(104)의 제 2 표면 또는 하부면으로 연장되는 능동형 반도체 구조체(104)의 측벽의 정해진 부분의 기울기, 즉, △y/△x은 측벽의 나머지 부분의 기울기보다 작은 크기를 갖는다. 따라서, 능동형 반도체 구조체(104)의 하부면과 측벽의 코너 각은 능동형 반도체 구조체(104)의 하부면에 대한 능동형 반도체 구조체(104)의 측벽의 나머지 부분의 각보다 더 둔각(obtuse)이다.
능동형 반도체 구조체(104)의 측벽의 정해진 부분이 균일하거나 일정한 기울기를 가질 필요는 없다는 것이 유념되어야 한다. 그 대신, 능동형 반도체 구조체(104)의 측벽의 정해진 부분은 가변 기울기의 하나 이상의 선형 세그먼트를 포함할 수 있다. 능동형 반도체 구조체(104)의 측벽의 정해진 부분은 곡선일 수 있고, 이로써 이들은 능동형 반도체 구조체(104)의 하부면과 함께 둥근 에지를 형성한다. 다양한 다른 테이퍼링 프로파일 및 구성은, 다른 실시예들에서 능동형 반도체 구조체(104)의 측벽의 부분들을 위해 사용될 수 있다.
LED(100)는 또한 능동형 반도체 구조체(104) 및 이와 관련된 기판(102)을 지지하도록 구성된 서브마운트(114)를 포함할 수 있다. 서브마운트(114)의 상부면의 일부는 능동형 반도체 구조체(104)의 능동 영역(106) 아래에 있다. 능동형 반도체 구조체(104), 기판(102) 및 서브마운트(114)의 이러한 구성은 LED의 플립-칩 구성(a flip-chip configuration)에 관한 예시이다. 그러한 플립-칩 구성은 강화된 열 관리 및 광 방출의 광 결합(optical coupling of light emission)을 제공할 수 있지만, 다른 타입 및 구성의 반도체 발광 디바이스 패키징이 사용될 수도 있다.
위에서 나타낸 바와 같이, 서브마운트(114)는 능동형 반도체 구조체(104) 및 기판(102)을 지지한다. 서브마운트 본드 패드(submount bond pad)(116) 및 솔더 범프(solder bump)(118)는 능동형 반도체 구조체(104)의 제 2 표면 또는 하부면 상에 P-컨택트(110)를 결합하기 위해 서브마운트(114)의 상부면 상에 형성된다. p-컨택트(110)는 능동형 반도체 구조체(104)의 반사기와 함께 완전히 형성되거나 그렇지 않다면 이와 연계되어 형성될 수 있다.
위에서 언급된 반사기는 일반적으로 능동 영역(106)에서 발생된 빛을 능동형 반도체 구조체(104)의 제 2 표면 또는 하부면으로부터 떨어져 반사하고 기판(102)을 향하여 다시 반사하도록 구성된다.
n-컨택트(120)는 또한 기판(102)의 상부면 또는 제 1 표면에의 접속을 위해 형성된다. n-컨택트(102)를 능동형 반도체 구조체(104)에 접속시키기 위해 적어도 하나의 비아(via)가 기판(102)에 제공된다.
다시, LED(100)는 단지 예시이며, 다른 타입의 LED 구조체 또는 더 일반적인 반도체 발광 디바이스가 사용될 수 있다. 예를 들어, 앞서 표시된 바와 같이, 도 1에서 능동형 반도체 구조체(104)로 사용된 특정 LED 구조체는 다른 실시예에서 다른 타입의 LED 구조체뿐만 아니라 SEL 구조체로 대체될 수 있다.
LED(100)의 형성은 이제 도 2 내지 도 11에 관하여 설명될 것이다.
도 2는 사파이어 기판(102)의 제 2 표면과 마주보는 제 1 표면을 가진 능동형 반도체 구조체(104)를 도시한다. 능동형 반도체 구조체(104)의 제 1 표면은 도 1에 도시된 바와 같이 능동형 반도체 구조체(104)의 상부면에 대응하고, 기판(102)의 제 2 표면은 도 1에 도시된 바와 같이 기판(102)의 하부면에 대응한다.
사파이어 기판(102)은 특정 초기 두께를 가지며, 이는 예시적으로 대략 400마이크로미터(μm)일 수 있다. GaN LED 구조체는, MOCVD(metal organic vapor deposition)을 사용하여 사파이어 기판 상에 복수의 GaN 층을 에피텍셜 성장시킴으로써 형성되는 것으로 가정한다. 유사한 기술이 LED 구조체와 같은 다른 타입의 능동형 반도체 구조체를 형성하는데 사용될 수 있다. 능동형 반도체 구조체(104)는 내부에 형성된 능동 영역 스트라이프(106)를 갖는다.
마운팅 테이프(201)는, LED(100)을 형성하는 추가 프로세싱 단계를 위해 기판(102)의 제 1 표면에 부착된다. 다양한 필름 및 다른 물질이 마운팅 테이프(201)로 사용될 수 있다. 선택된 접착 물질 또는 특정 필름은, 예를 들어, 패키지에 본딩하기 위해 구조를 피킹 업(picking up), 배치(placing) 및 해제(releasing)하는 것의 용이성, 및 원하는 두께로 기판(102)을 연마(grinding)하는 단계와 같은 후속 프로세싱 단계를 위해 요구되는 접착 강도를 포함하는, 많은 요인에 따라 달라질 수 있다. 일부 실시예들에서, UV-테이프 또는 열 방출 테이프(thermal release tape)가 사용된다. UV-테이프 및 열 방출 테이프는, 쏘잉(sawing) 및 연마 프로세스를 위한 충분한 접착 강도를 제공하는 동시에 구조체를 피킹 업, 배치 및 해제하기 위한 반복가능하고 낮은 해제 강도(a repeatable and low release strength)를 제공한다.
다음으로, 도 3에 도시된 바와 같이 구조체는 베벨 다이아몬드 블레이드(beveled diamond blades)(301)를 사용하여 사전결정된 깊이로 프리-쏘잉(pre-sawed)된다. 프리-쏘잉 절차는 개별 다이 크기, 다이 두께, 및 능동형 반도체 구조체(104) 및 기판(102)의 측벽의 테이퍼링의 일부를 수립한다. 베벨 다이아몬드 블레이드(301)의 크기 및 모양은, 능동형 반도체 구조체(104) 및 기판(102)의 측벽의 부분들에 관한 원하는 테이퍼링에 기초하여 선택될 수 있다.
다양한 다른 프로세싱 기술이 개별 다이 크기, 다이 두께 및 능동형 반도체 구조체(104) 및 기판(102)의 부분들의 테이퍼링을 수립하는데 사용될 수 있다. 예를 들어, 레이저 다이싱, 이온 밀링 또는 다른 미세가공(micromachining) 기술이 베벨 다이아몬드 블레이드(301)와 조합하여 또는 이를 대체하여 사용될 수 있다.
일부 실시예들에서, 에칭 마스크 층은 능동형 반도체 기판(104)의 제 2 표면 상에 형성될 수 있다. 에칭 마스크 층은, 포토레지스트(photoresist)로 코팅될 수 있고 제거될 마스크의 영역을 노출하도록 패터닝될 수 있다. 후속하여, 에칭 마스크 물질은 에칭될 수 있고 포토레지스트는 이온 반응 에칭(reactive ion etching: RIE) 또는 습식 에칭을 사용하여 제거되어 능동형 반도체 구조체의 제 2 표면의 부분들을 노출시키고 패터닝될 마스크를 남긴다. 그 이후 능동형 반도체 구조체의 제 2 표면의 노출된 부분들은 에칭될 수 있어 능동형 반도체 구조체 및/또는 기판의 측벽의 원하는 테이퍼링을 달성한다.
다른 실시예들에서, 능동형 반도체 구조체는 성장 마스크를 사용하여 노출된 기판의 부분 상에 성장될 수 있다. 선택된 영역 성장 기술(selected area growth techniques)은 자신의 측벽에 대한 원하는 테이퍼링을 가진 능동형 반도체 구조체를 형성하는데 사용될 수 있다. 본 기술분야의 당업자는 다양한 다른 프로세스가 사용될 수 있음을 용이하게 이해할 것이다.
도 4는 능동형 반도체 구조체(104)의 부분들에 형성된 에칭 후처리(a post-processing etch)를 도시한다. 에칭 후처리는 능동형 반도체 구조체(104)의 제 2 표면이 능동형 반도체 구조체의 측벽을 만나는 둥근 에지(rounded edges)를 제공하는데 사용될 수 있다. 에칭 후처리는, 전술된 바와 같이, 이롭게도 능동형 반도체 구조체(104)의 측벽이 능동형 반도체 구조체(104)의 하부면과 만나는 에지에 따라 응력 점을 감소시키기 위해 상이한 테이퍼링을 가진 능동형 반도체 구조체(104)의 측벽의 부분들을 형성하거나 그러한 모양을 만들 수 있다. 위에서 주목된 바와 같이, 측벽 상의 응력 점은 패시베이션(passivation) 또는 유전체 층(108)의 크래킹으로 이어질 수 있다. 일부 실시예들에서, 능동 영역(161)은 능동형 반도체 구조체(104)의 제 2 표면의 수 마이크로미터 내에 존재하고, 따라서 구조체는, 능동형 반도체 구조체(104)의 측벽이 능동형 반도체 구조체의 하부면을 만나는 에지에 따라 유전체 층 또는 패시베이션 내 크랙(cracks)으로 인해 발생할 수 있는 단락에 민감할 수 있다.
그 이후 유전체 층(108)은 도 5에 도시된 바와 같이 형성된다. 유전체 층(108)은, 도 3 및 도 4에 도시된 에칭 후처리 프로세스 및 프리-쏘잉(pre-saw)에 의해 노출된 기판(102) 및 능동형 반도체 구조체(104)의 측벽 및 능동형 반도체 구조체(104)의 제 2 표면 상에 형성된다. 유전체 층(108)은 원자층 증착(atomic layer deposition: ALD)을 사용하여 증착될 수 있다. 대안적으로 유전체 층(108)은, 예를 들어, PECVD(plase-enhanced chemical vapor deposition)를 포함하는, 많은 다른 기술을 사용하여 증착될 수 있다. 유전체 층(108)은 대략 1.0 내지 2.0 μm 두께 일 수 있고 이산화 규소(SiO2)로 형성될 수 있으나, 다른 두께 및 물질이 사용될 수 있다. 대략 1.0 내지 2.0μm의 이러한 얇은 유전체 층(108)을 사용하는 실시예들은 향상된 반사를 제공할 수 있다. 얇은 유전체 층(108)에 대하여, 능동형 반도체 구조체(104)로부터 방출된 광은, 금속 층(112)에 의해 기판(102)의 상부면을 향하여 반사되기 전에 더 이상 이동할 필요가 없다.
컨포멀 포토레지스트 층(a conformal photoresist layer)(601)은 도 6에 도시된 바와 같이 유전체 층(108) 위에 형성된다. 포토레지스트 층(601)은 스프레이 코팅 기술을 사용하여 증착될 수 있으나, 다양한 다른 기술이 사용될 수 있다. 그 다음에, 포토레지스트 층(601)은 노출되고 패터닝되어 도 7에 도시된 바와 같이 개구부(701)를 형성한다. 이는, 예를 들어, BOE(buffer oxide etch) 프로세스와 같은 습식 에칭 기술을 사용하여 스트라이프 마스크로 유전체 층(108)을 에칭하는 것을 수반할 수 있다. 나중에 p-컨택트(110)가 개구부(701) 내에 형성된다. RIE 또는 습식 에칭은 도 8에 도시된 바와 같이 개구부(701)에 의해 노출된 유전체 층(108)의 부분 및 나머지 포토레지스트 층(601)을 제거하는데 사용된다.
반사 금속(reflective metallization)의 컨포멀 층은, 도 9에 도시된 바와 같이 개구부(701)에 의해 노출된 능동형 반도체 구조체(104)의 부분 및 유전체 층(108) 상에 증착된다. 반사 금속의 컨포멀 층은 p-컨택트(110) 및 금속 층(112)을 형성한다. 반사 금속의 컨포멀 층은 ALD를 사용하여 증착될 수 있으나, 다른 적합한 기술이 또한 사용될 수 있다.
테이프 투 테이프 전송(a tape-to-tape transfer)은 도 10에 도시된 바와 같이 수행되어 기판(102)의 제 1 표면을 노출시킨다. 마운팅 테이프(201)는 기판(102)의 제 1 표면으로부터 제거되고 구조체의 토포그래피(topography), 금속 층(112) 및 p-컨택트(110)를 보호하도록 마운팅 테이프(1001)가 배치된다.
백사이드 연마(a backside grind)는 도 11에 도시된 바와 같이 수행되어 웨이퍼를 개별 다이로 분리한다. 연마 도구(1101)는 기판(102)을 원하는 두께에 이르기까지 연마하는데 사용된다. 전술된 바와 같이, 기판(102)의 초기 두께는 400μm일 수 있고, 기판(102)은 대략 200μm에 이르기까지 연마될 수 있다.
이 예시에서 원하는 두께는 대략 200μm이지만, 많은 다른 두께가 사용될 수 있다. 따라서 본원에서 언급되는 두께 및 다른 치수는 단지 예시라는 것을 유념해야 한다. 기판(102)의 두께는 특정 애플리케이션에서 원하는 반사 특성을 위한 능동형 반도체 구조체(104)의 측벽의 테이퍼링 및/또는 기판(102)의 측벽의 테이퍼링에 기초하여 선택될 수 있다. 원하는 두께는 또한 평균 자유 행로(mean free path)를 감소시키고 능동형 반도체 구조체(104)의 활성 영역(106)으로부터 광 추출(light extraction)을 개선하도록 선택될 수 있다. 또한, 능동형 반도체 구조체(104)의 GaN 버퍼 층은 평균 자유 행로의 추가 감소를 제공하도록 에칭 스탑(an etch stop)으로서 사용될 수 있다.
웨이퍼가 도 11에 도시된 바와 같이 개별 다이로 분리되고 나면, 도 1에 도시된 바와 같이 p-컨택트(110) 및 금속 층(112)이 솔더 범프(solder bump)(118) 상에 실장되도록, 다이는 피킹 업 되고 배치될 수 있다. 포토리소그래피(photolithography) 및 습식 에칭 프로세스는 솔더 펌프(118) 패턴을 정의하는데 사용될 수 있다. 솔더 범프(118)는 p-컨택트(110)에 전기도금되는 주석(Sn)을 포함할 수 있다.
일부 실시예들에서, 연마 프로세스는 웨이퍼를 개별 다이로 분리하도록 능동형 반도체 구조체(104)에 이르기까지 연마함으로써 기판(102)을 완전히 제거할 수 있다. 개별 다이는 서브마운트에 직접 본딩하기 위해 마운팅 테이프로부터 피킹업되고 배치될 수 있다. 따라서, 일부 실시예들에서 LED는 기판(102) 없이 도 1에 도시된 LED(100)와 유사하게 형성된다는 것이 이해될 것이다.
다른 실시예들에서, 레이저 리프트 오프(a laser lift-off) 기술은 기판(102) 및/또는 능동형 반도체 구조체(104)에 이르기까지 연마하는 기술 대신에 사용될 수 있다. 레이저 리프트 오프 기술에서, 기판(102)의 제 2 표면이 레이저에 의해 조명된다(illuminated). 능동형 반도체 구조체(104)의 희생 층(sacrificial layers)은 기판(102)으로부터 박리(delaminate)될 수 있거나, 능동형 반도체 구조체(104)의 갈륨(Ga)의 일부 양은 액화되어 능동형 반도체 구조체(104)가 기판(102)으로부터 박리되도록 야기할 수 있다.
전술된 프로세스 동작은 웨이퍼 레벨에서 수행되는 것으로 간주되며, 프로세싱된 웨이퍼는 그 이후 개별 집적 회로로 분리된다. 집적 회로 중 정해진 하나는 이전에 설명된 바와 같이 서브마운트(114)에 본딩함으로써 플립-칩 패키지에 배치된다.
본 발명의 실시예들이 도 11에 도시된 바와 같이 오직 웨이퍼를 개별 다이로 분리하는 것으로만 한정되지 않는다는 것을 주목하는 것은 중요하다. 그 대신, 아래에서 더 상세히 설명되는 바와 같이, 웨이퍼의 다이의 개수는 어레이로 그룹화될 수 있고, 여기서 금속 층은 웨이퍼 상의 다이의 어레이의 측벽 주위에 형성된다.
도 12 및 도 13은 도 1의 LED(100)에 도시된 능동형 반도체 구조체(104)의 측벽, 유전체 층(108) 및 금속 층(112)에 대한 다른 가능한 구성에 관한 단면도를 도시한다. 도 12 및 도 13 내 유사 참조 번호는 도 1 내 유사한 요소를 지칭한다.
도 12는 기판(102)의 측벽, 능동형 반도체 구조체(104)의 측벽 및 능동형 반도체 구조체(104)의 하부면의 부분을 둘러싸는 유전체 층(1208)이 불균일한 두께를 가지는 LED(1200)를 도시한다. 전술된 바와 같이, 능동형 반도체 구조체(104)의 측벽이 능동형 반도체 구조체(104)의 저면부 또는 제 2 표면을 만나는 에지는 응력 점을 형성할 수 있다. 이 응력 점에서의 유전체 층(1208)의 크래킹은 금속 층(1212)으로 하여금 LED(1200)를 단락시키도록 만들 수 있다. 도 12에 도시된 바와 같이, 응력 점에서의 유전체 층(1208)은 능동형 반도체 구조체(104)의 측벽 상의 유전체 층(1208)보다 더 두꺼워서 LED(1200)의 단락을 방지하는 것을 돕는다. 예시로써, 이 응력 점에서의 유전체 층(108)의 두께는 나머지 유전체 층(108) 두께의 두 배 일 수 있으나, 다양한 다른 두께 구성이 사용될 수 있다. 추가 예시로서, 응력 점에서의 유전체 층(108) 대 나머지 측벽의 두께 비는 3:2 또는 3:1일 수 있다.
도 13은 능동형 반도체 구조체(104)의 측벽의 정해진 부분의 테이퍼링이 능동형 반도체 구조체(104)의 하부면에 대하여 둥근 에지를 형성하도록 형성된 LED(1300)을 도시한다. 도 13에 도시된 바와 같이, 이 에지에서의 유전체 층(1308)은 둥글고, 능동형 반도체 구조체(104)의 측벽이 능동형 반도체 구조체(104)의 하부면을 만나는 에지에서 응력 점의 심각성을 감소시키며, 이에 따라 금속 층(1312)이 LED(1300)를 단락시키는 것을 방지하도록 돕는다. 둥근 에지를 가지는 것 외에, LED(1300)은 또한 LED(1200)에 대하여 전술된 바와 같이 응력 점에서 더 두꺼운 유전체 층을 가질 수 있다.
전술된 바와 같이, 일부 실시예들에서 웨이퍼는 개별적으로 패키징되는 다이로 물리적으로 분리되지 않는다. 도 14 내지 도 19는 이러한 실시예들에서 반도체 발광 디바이스의 어레이를 형성하는 프로세스의 각 단계를 도시한다.
도 14는 유전체 층(108) 상에 형성된 유전체(1401)의 평면 층(a plannarizing layer)과 함께 도 5의 구조에 관한 단면도를 도시한다. 평면 유전체 층(1401)은 ALD를 사용하여 증착될 수 있으나, 위에서 설명된 바와 같이 많은 다른 기술이 사용될 수 있다. 도 14에서 평면 유전체 층(1401)은 3개의 개별 다이를 분리하는 유전체 층 상에 증착된 것으로 도시되었지만, 실시예들은 이러한 배치에 한정되지 않는다는 것을 유념해야 한다. 그 대신, 평면 유전체 층(1401)은 2개의 개별 다이 또는 3개보다 많은 개별 다이를 가진 웨이퍼 상에 형성될 수 있다.
도 15에 도시된 바와 같이 포토레지스트 층(1501)은 평면 유전체 층(1401) 상에 형성된다. 포토레지스트 층(1501)은 스프레이 코팅 기술을 사용하여 증착될 수 있으나, 다양한 다른 기술이 또한 사용될 수 있다. 그 다음에, 포토레지스트 층(1501)은 노출되고 패터닝되어 개구부(1600)를 형성한다. 도 16은 단일 다이에서의 개구부(1600)만을 도시하지만, 추가의 개구부가 웨이퍼의 다른 다이 상에 유사한 방식으로 형성될 수 있다. p-컨택트(1710)는 도 17에 도시된 바와 같이 개구부(1600) 내에 형성된다.
도 14 내지 도 19는 웨이퍼 내 인접 다이의 측벽들 사이의 공간을 실질적으로 충전하는(filling) 평면 유전체 층(1401)을 도시하지만, 실시예들은 이러한 배치로만 한정되지 않는다는 것을 유념하는 것은 중요하다. 그 대신, 일부 실시예들에서는 금속 층과 같은 반사 물질이 평면 유전체 층(1401)의 적어도 일부를 대체하여 웨이퍼 내 인접 다이의 측벽들 사이에 형성될 수 있다.
도 18에 도시된 바와 같이 금속 층(1812)은 어레이의 외부 측벽 상에 형성된다. 도 18은 외부 측벽, 평면 유전체 층(1401), 및 p-컨택트(1710) 상에 형성된 인접 금속 층(1812)을 가진 두 개의 다이의 어레이에 관한 단면도를 도시하지만, 실시예들이 이러한 배치로만 한정되지는 않는다. 다른 실시예들에서, 어레이는 평면 유전체 층(1401) 및 어레이의 측벽을 둘러싸는 금속 층(1812)을 가진 어레이로 그룹화되는 단일 웨이퍼 상에 형성된 두 개 초과의 다이를 포함할 수 있다.
금속 층(1812)을 형성한 후에, 도 19에 도시된 어레이(1900)를 형성하기 위해 테이프 투 테이프 전송 및 연마 프로세스가 수행될 수 있다. 테이프 투 테이프 전송 및 연마 프로세스는 도 9 내지 도 11에 관하여 전술된 것과 유사한 기술을 사용하여 수행될 수 있다.
도 19에 도시된 어레이(1900)는 후속하여 도 20에 도시된 바와 같이 서브마운트 상에 피킹 업 되고 실장되어 LED 어레이(200)를 형성할 수 있다. 어레이는 솔더 범프(2018) 상에 실장된다. 솔더 범프(2018)는 서브마운트(2014) 상에 배치된 서브마운드 본드 패드(2016) 상에 실장된다. n-컨택트(2020)는 도 20에 도시된 바와 같이 접속된다. 각 비아는, n-컨택트(2020)를 LED 어레이(2000) 내 각 다이 내 능동형 반도체 기판(104)에 접속하기 위해 기판(102) 내에 제공될 수 있다. 도 20은 단일 n-컨택트(2020)만을 도시하지만, 실시예들은 이러한 배치로 한정되지 않는다는 것을 주목하는 것은 중요하다. 예를 들어, LED 어레이(2000) 내 각 다이는 개별적으로 주소지정 가능한 n-컨택트를 가질 수 있다.
LED 어레이(2000) 내 각 다이를 위한 p-컨택트(1710)는 금속 층(1812)을 경유하여 서로 접속된다. 따라서, LED 어레이(2000) 내 개별 다이는 각 p-컨택트(1710)를 경유하여 개별적으로 주소지정이 가능하지 않다. 다른 실시예들에서, 어레이 내 각 다이를 위한 p-컨택트는 금속 층(1812)으로부터 잘 격리된 미러(mirror)일 수 있다. 도 21은 그러한 배치에 관한 단면도를 도시한다. 개별 p-컨택트(2110-1 및 2110-2)는 어레이(2100) 내 각 다이에 대하여 형성된다. 각 p-컨택트(2110)는 개별적으로 주소지정이 가능할 수 있고, 이로써 어레이(2100) 내 특정 다이가 개별적으로 활성화될 수 있다. 도 19에 도시된 어레이(2100)는 후속하여 도 22에 도시된 바와 같이 서브마운트 상에 피킹 업 되고 실장될 수 있어 도 20에 관하여 전술된 것과 유사한 방식으로 LED 어레이(2200)를 형성한다.
일부 실시예들에서, LED의 어레이를 위한 서브마운트는 패터닝된 컨택트를 가질 수 있으며, 이로써 LED 어레이가 어레이의 서브마운트 부분에 전송되거나 본딩되는 경우 별도로 접속될 수 있다.
단일 웨이퍼 상에 형성된 LED의 어레이의 p-컨택트 및/또는 n-컨택트는 또한 두 개 이상의 LED의 하나 이상의 뱅크에서 접속될 수 있다. 두 개 이상의 LED의 각 뱅크는 개별적으로 주소지정을 할 수 있다. 일부 실시예들에서, LED의 상이한 뱅크는 강도, 패턴 등과 같은 상이한 광 출력 특성을 제공하기 위해 사용될 수 있다. 다른 실시예들에서, LED의 뱅크는 리던던시(redundancy) 목적을 위해 사용될 수 있다. 일부 뱅크는 다른 것들이 리던던시 뱅크인 주요 뱅크일 수 있다. 주요 뱅크가 작동되지 않는 경우, 이는 리던던시 뱅크를 활성화함으로써 대체될 수 있다. 유사한 리던던시 기술이 개별적으로 주소지정이 가능한 LED의 어레이를 위해 사용될 수 있다. 단락된 뱅크 내 LED 중 특정 하나는 또한 절연 또는 퓨즈 버닝(fuse burgning) 기술을 사용하여 뱅크에서 제거될 수 있다.
도 23은 금속화된 측벽을 가진 반도체 발광 디바이스의 어레이(2300)를 도시한다. 어레이(2300)의 반도체 발광 디바이스는 금속화된 측벽 반사기(2302-1)를 가진 LED(2301-1), 금속화된 측벽 반사기(2302-2)를 가진 LED(2301-2), 금속화된 측벽 반사기(2302-3)를 가진 LED(2301-3), 및 금속화된 측벽 반사기(2302-4)를 가진 LED(2301-4)를 포함한다. 어레이(2300) 내 각 LED(2301) 및 금속화된 측벽 반사기(2302)는 도 1, 도 12 또는 도 13에 관하여 전술된 것과 유사한 LED일 수 있다. 도 23은 정방 격자 레이아웃 내 4개의 LED(2301)의 어레이(2300)를 도시하지만, 실시예들은 이러한 배치로 한정되지 않는다는 것을 주목하는 것은 중요하다. 어레이는 다양한 모양 내에 배치된 4개보다 적거나 많은 반도체 발광 디바이스를 포함할 수 있다. 예를 들어, 어레이는, 한 줄의 반도체 발광 디바이스, 원형의 반도체 발광 디바이스 등을 포함할 수 있다.
도 24는 각 LED(2301) 및 금속화된 측벽(2302)을 둘러싸는 공통 어레이 반사기(2400)를 가진 도 23의 어레이(2300)를 도시한다. 공통 어레이 반사기(2400)는 각 LED(2301)로부터 방출된 광을 원하는 방향으로 안내하도록 형성될 수 있다.
전술된 바와 같이, 전술된 바와 같은 반도체 발광 디바이스는 집적 회로의 형태로 구현될 수 있다. 주어진 그러한 집적 회로 구현예에서, 동일한 다이는 전형적으로 반도체 웨이퍼의 표면 상에 반복 패턴으로 형성된다. 각 다이는 본원에서 설명된 바와 같은 회로를 포함하며 다른 구조 또는 회로를 포함할 수 있다. 개별 다이는 웨이퍼로부터 커팅되거나 다이싱되고, 그 이후 집적 회로로 패키징된다. 본 기술분야의 당업자는 집적 회로를 생산하기 위해 웨이퍼를 다이싱하고 다이를 패키징하는 방법을 알고 있을 것이다. 그렇게 제조된 집적 회로는 본 발명의 실시예들로 고려된다. 또한, 일부 예시들에서 주목된 바와 같이 디바이스가 형성될 수 있으며 여기서 웨이퍼 상의 두 개 이상의 개별 다이는 어레이 구조를 형성한다.
도 25는 본 발명의 집적 회로 실시예에 관한 일 예시를 도시한다. 이 실시예에서, 집적 회로(2500)는 도 1과 함께 전술된 바와 같이 구성된 각 LED(100)의 어레이(2502)를 포함한다. 제어 회로(2504)는 LED의 어레이(2502)에 연결되고 그러한 LED에 의한 광 생성을 제어하도록 구성된다. 집적 회로(2500)는 조명 시스템, 전자 디스플레이 또는 다른 타입의 시스템이나 디바이스로 구현될 수 있다.
다른 예시로서, 주어진 발광 디바이스 집적 회로(2500)는 도 26에 도시된 바와 같은 프로세싱 디바이스(2600)에 통합될 수 있다. 그러한 프로세싱 디바이스는 랩톱 또는 태블릿 컴퓨터, 휴대 전화, e-리더기 또는 백 라이팅 또는 다른 기능을 제공하기 위해 하나 이상의 LED 집적 회로를 사용하는 다른 타입의 프로세싱 디바이스를 포함할 수 있다.
프로세싱 디바이스(2600)에서, 발광 디바이스 집적 회로(2500)는 대응하는 LED의 어레이에 의한 광 생성을 제어하는 프로세서(2610)에 연결된다.
프로세서(2610)는, 예를 들어, 마이크로프로세서, 주문형 집적회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 중앙 프로세싱 유닛(CPU), 산술 논리 유닛(ALU), 디지털 신호 프로세서(DSP), 또는 다른 유사한 프로세싱 디바이스 컴포넌트 뿐만 아니라 다른 타입의 회로 및 다른 배치의 회로를 임의의 조합으로 포함할 수 있다.
프로세서(2610)는 메모리(2612)에 연결된다. 메모리(2612)는 프로세싱 디바이스(2600)의 기능의 일부를 구현하는데 프로세서(2610)에 의한 실행을 위한 소프트웨어 코드를 저장한다. 대응 프로세서에 의한 실행을 위한 소프트웨어 코드를 저장하는 주어진 그러한 메모리는, 컴퓨터 판독가능 매체 또는 본원에서 사용된 컴퓨터 프로그램 코드를 가지는 다른 타입의 컴퓨터 프로그램 제품으로서 본원에서 더 일반적으로 참조되는 예시이며, 예를 들어, 랜덤 액세스 메모리(RAM) 또는 읽기 전용 메모리(ROM), 자기 메모리, 광학 메모리, 또는 다른 타입의 저장 디바이스와 같은 전자 메모리를 임의의 조합으로 포함할 수 있다. 위에서 나타낸 바와 같이, 프로세서는 마이크로프로세서, ASIC, FPGA, CPU, ALU, DSP 또는 다른 회로의 일부 또는 이들의 조합을 포함할 수 있다. 프로세서를 구현하는데 사용되는 그러한 회로 컴포넌트는 하나 이상의 집적 회로를 포함할 수 있다.
도 25 및 도 26에 도시된 집적 회로(2500) 및 프로세싱 디바이스(2600)의 특정 구성은 단지 예시이며, 다른 실시예들에서 집적 회로 및 프로세싱 디바이스는 특별히 도시된 것들 대신에 또는 이에 추가하여 다른 요소들을 포함할 수 있으며, 그러한 회로 및 디바이스에 관한 전통적인 구현예들에서 흔히 발견되는 타입의 하나 이상의 요소들을 포함한다.
본원에서 설명된 바와 같은 본 발명의 실시예들은 예시적인 것으로만 의도된다는 것이 다시 강조되어야 한다. 예를 들어, 본 발명의 다른 실시예들은, 본원에서 설명된 특정 실시예들에서 사용되는 것들 외에 다양한 타입 및 배치의 반도체 발광 디바이스, 능동형 반도체 구조체, 기판, 및 측벽 테이퍼링 프로파일을 사용하여 구현될 수 있다. 또한, 특정 프로세스 동작 및 물질 및 두께와 같은 관련 파라미터는 단지 예시이다. 또한, 특정 실시예들을 설명하는 문맥에서 본원에서 행해진 특정 가정들이 다른 실시예들에 적용될 필요는 없다. 다음의 특허청구항의 범주 내에 있는 이러한 및 수 많은 다른 대안적인 실시예들은 본 기술분야의 당업자들에게 용이하게 분명할 것이다.

Claims (10)

  1. 반도체 발광 디바이스(a semiconductor optical emitting device)로서,
    제 1 표면 및 제 2 표면을 포함하는 적어도 부분적으로 투명한 기판과,
    제 1 표면, 제 2 표면, 및 적어도 하나의 측벽을 포함하는 능동형 반도체 구조체 ― 상기 능동형 반도체 구조체의 제 1 표면은 상기 기판의 제 2 표면과 마주봄 ― 와,
    상기 능동형 반도체 구조체의 적어도 하나의 측벽의 적어도 일부를 둘러싸는 유전체 층과,
    상기 유전체 층의 적어도 일부를 둘러싸는 금속 층을 포함하되,
    상기 능동형 반도체 구조체의 적어도 하나의 측벽은 테이퍼링(tapered)되고,
    상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 1 부분은 상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 2 부분과 상이한 테이퍼링을 가지는
    반도체 발광 디바이스.
  2. 제 1 항에 있어서,
    상기 능동형 반도체 구조체의 적어도 하나의 측벽은 상기 능동형 반도체 구조체의 제 1 표면으로부터 안쪽으로 테이퍼링되는
    반도체 발광 디바이스.
  3. 제 1 항에 있어서,
    상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 1 부분은 상기 능동형 반도체 구조체의 제 2 표면에 근접한 부분을 포함하고, 상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 1 부분은 상기 능동형 반도체 구조체의 제 2 표면에 둥근 에지(a rounded edge)를 형성하는
    반도체 발광 디바이스.
  4. 제 1 항에 있어서,
    상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 1 부분은 상기 능동형 반도체 구조체의 제 2 표면에 근접한 부분을 포함하고, 상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 1 부분은 하나 이상의 선형 세그먼트를 포함하되,
    상기 능동형 반도체 구조체의 제 2 표면에 대한 상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 1 부분의 상기 하나 이상의 선형 세그먼트의 기울기의 크기는, 상기 능동형 반도체 구조체의 제 2 표면에 대한 상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 2 부분의 기울기의 크기보다 작은
    반도체 발광 디바이스.
  5. 제 1 항에 있어서,
    상기 능동형 반도체 구조체는 상기 능동형 반도체 구조체의 제 2 표면에 근접한 능동 영역을 포함하고, 상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 1 부분은 상기 능동 영역으로부터 상기 능동형 반도체 구조체의 제 2 표면까지 연장되는
    반도체 발광 디바이스.
  6. 제 1 항에 있어서,
    상기 능동형 반도체 구조체의 측벽의 제 1 부분을 둘러싸는 상기 유전체 층의 제 1 부분은, 상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 2 부분을 둘러싸는 상기 유전체 층의 제 2 부분보다 더 두꺼운
    반도체 발광 디바이스.
  7. 제 1 표면 및 제 2 표면을 포함하는 적어도 부분적으로 투명한 기판을 형성하는 단계와,
    제 1 표면, 제 2 표면, 및 적어도 하나의 측벽을 포함하는 능동형 반도체 구조체 ― 상기 능동형 반도체 구조체의 제 1 표면은 상기 기판의 제 2 표면과 마주봄 ― 를 형성하는 단계와,
    상기 능동형 반도체 구조체의 적어도 하나의 측벽의 적어도 일부를 둘러싸는 유전체 층을 형성하는 단계와,
    상기 유전체 층의 적어도 일부를 둘러싸는 금속 층을 형성하는 단계를 포함하되,
    상기 능동형 반도체 구조체의 적어도 하나의 측벽은 테이퍼링되고,
    상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 1 부분은 상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 2 부분과 상이한 테이퍼링을 가지는
    방법.
  8. 하나 이상의 반도체 발광 디바이스와,
    상기 하나 이상의 반도체 발광 디바이스에 의한 광의 생성을 제어하기 위해 상기 하나 이상의 반도체 발광 디바이스에 연결된 제어 회로를 포함하되,
    상기 하나 이상의 반도체 발광 디바이스 중 적어도 하나의 정해진 반도체 발광 디바이스는,
    제 1 표면 및 제 2 표면을 포함하는 적어도 부분적으로 투명한 기판과,
    제 1 표면, 제 2 표면, 및 적어도 하나의 측벽을 포함하는 능동형 반도체 구조체 ― 상기 능동형 반도체 구조체의 제 1 표면은 상기 기판의 제 2 표면과 마주봄 ― 와,
    상기 능동형 반도체 구조체의 적어도 하나의 측벽의 적어도 일부를 둘러싸는 유전체 층과,
    상기 유전체 층의 적어도 일부를 둘러싸는 금속 층을 포함하고,
    상기 능동형 반도체 구조체의 적어도 하나의 측벽은 테이퍼링되고,
    상기 능동형 반도체의 적어도 하나의 측벽의 제 1 부분은 상기 능동형 반도체 구조체의 적어도 하나의 측벽의 제 2 부분과 상이한 테이퍼링을 가지는
    장치.
  9. 제 8 항에 있어서,
    상기 하나 이상의 반도체 발광 디바이스는 상기 제어 회로에 연결된 반도체 발광 디바이스 어레이를 포함하고,
    상기 반도체 발광 디바이스 어레이는 단일 웨이퍼 상에 형성된 적어도 두 개의 정해진 반도체 발광 디바이스를 포함하고,
    상기 적어도 두 개의 정해진 반도체 발광 디바이스의 금속 층은 상기 적어도 두 개의 정해진 반도체 발광 디바이스를 위한 단일 P-컨택트(p-contact)를 형성하는
    장치.
  10. 제 8 항에 있어서,
    상기 하나 이상의 반도체 발광 디바이스는 상기 제어 회로에 연결된 반도체 발광 디바이스의 어레이를 포함하고,
    상기 반도체 발광 디바이스의 어레이는 단일 웨이퍼 상에 형성된 적어도 두 개의 정해진 반도체 발광 디바이스를 포함하고,
    상기 정해진 반도체 발광 디바이스의 제 1 반도체 발광 디바이스 및 제 2 반도체 발광 디바이스 각각이 상기 제어 회로에 의해 개별적으로 활성화가능하도록 상기 정해진 반도체 발광 디바이스의 상기 제 1 반도체 발광 디바이스 및 상기 제 2 반도체 발광 디바이스는 각각 상기 금속 층으로부터 분리된 개별 P-컨택트를 포함하는
    장치.
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