KR20140146351A - 반도체 장치 및 그의 제어 방법 - Google Patents

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Abstract

본 기술은 반도체 장치에 관한 것으로서, 복수의 내부 제어신호를 생성하기 위한 모드 레지스터 셋, 데이터 패드를 통해 입력된 값과 상기 모드 레지스터 셋으로부터 출력된 제1 제어신호에 응답하여, 상기 제1 제어신호의 활성화 시에 상기 모드 레지스터 셋을 리셋하기 위한 PDA(Per DRAM Addressibility) 구동부, 및 상기 제1 제어신호와 상기 모드 레지스터 셋으로부터 출력된 제2 제어신호에 응답하여, 상기 데이터 패드를 통해 입력된 데이터가 에러 없이 입력되었는지를 검출하기 위한 CRC(Cycle Redundancy Check) 구동부가 제공된다.

Description

반도체 장치 및 그의 제어 방법{SEMICONDUCTOR DEVICE AND METHOD OF CONTROL THE SAME}
반도체 장치 및 그 제어 방법에 관련된 기술이 기술된다. 보다 구체적으로는, 모드 레지스터 셋(Mode Register Setting, 이하 'MRS'라 함) 신호에 의해 PDA(Per DRAM Addressability;PDA, 이하 'PDA'라 함) 모드(Mode)와 CRC(Cycle Redundancy Check;CRC, 이하 'CRC'라 함) 모드가 동시에 활성화됐을 시 CRC 기능을 내부적으로 제한하는 방법 및 그 장치에 관련된 것이다.
PDA(Per DRAM Addressability)와 CRC(Cycle Redundancy Check)는 모두 데이터 패드(DQ PAD) 입력을 이용하는 기능들이다.
CRC 모드에서의 데이터 패드는 데이터를 전송하는 동작에서 에러가 생길 확률을 계산하기 위한 수단으로 동작한다. 즉, CRC에서는 데이터 패드가 데이터를 가지는 값으로 쓰이고 있다.
하지만, PDA 모드에서의 데이터 패드는 디램(dynamic random access memory: DRAM) 모듈을 사용해서 특정 디바이스(DRAM)를 선택하기 위한 용도로만 쓰이며, 데이터를 가지고 있지는 않다.
그러므로 PDA 모드일 경우의 데이터 패드는 CRC 연산이 필요 없으며, CRC 연산을 통해 오류가 있다는 정보를 보내게 되면 원치 않는 동작을 할 수 있게 된다.
따라서 이 두 기능이 동시에 활성화 되는 경우에는 두 기능을 수행하는 데 있어서 충돌이 발생하여 오동작을 일으키는 문제점이 발생할 수 있다.
PDA 모드와 CRC 모드가 동시에 활성화 되었을 때 두 기능을 수행하는데 있어서 발생하는 오동작을 방지할 수 있도록 한, MRS 신호 정보에 의해 메모리 내부의 우선 순위에 따라 제어하기 위한 장치 및 그를 이용한 시스템이 제공된다.
본 발명의 일 실시예에 따른 반도체 장치는, 복수의 내부 제어신호를 생성하기 위한 모드 레지스터 셋; 데이터 패드를 통해 입력된 값과 상기 모드 레지스터 셋으로부터 출력된 제1 제어신호, 및 제2 제어신호에 응답하여, 상기 데이터 패드를 통해 입력된 데이터가 에러 없이 입력되었는지를 검출하기 위한 CRC(Cycle Redundancy Check) 구동부; 및 상기 제1 제어신호에 응답하여, 상기 제1 제어신호의 활성화 시에 상기 모드 레지스터 셋을 리셋하기 위한 PDA(Per DRAM Addressibility) 구동부를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 시스템은, 모드 레지스터 세팅 동작에 의해 생성되는 복수의 내부 제어신호에 응답하여 PDA(Per DRAM Addressibility), 또는 CRC(Cycle Redundancy Check) 동작을 하는 메모리 장치; 및 상기 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 데이터 패드를 통해 입력된 값과 상기 모드 레지스터 세팅 동작을 통해 출력된 제1 제어신호에 응답하여, 상기 제1 제어신호의 활성화 시에 모드 레지스터 셋을 리셋하기 위한 PDA 구동부; 및 상기 제1 제어신호와 상기 모드 레지스터 세팅 동작을 통해 출력된 제2 제어신호에 응답하여, 상기 데이터 패드를 통해 입력된 데이터가 에러 없이 입력되었는지를 검출하기 위한 CRC 구동부를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 방법으로서, 모드 레지스터 세팅 동작을 통해 복수의 내부 제어신호를 생성하는 단계; 데이터 패드를 통해 입력된 값과 상기 모드 레지스터 세팅 동작을 통해 출력된 제1 제어신호에 응답하여, 상기 제1 제어신호의 활성화 시에 상기 모드 레지스터 셋을 리셋하는 단계; 상기 제1 제어신호와 상기 모드 레지스터 세팅 동작을 통해 출력된 제2 제어신호에 응답하여, 상기 데이터 패드를 통해 입력된 데이터가 에러 없이 입력되었는지를 검출하는 단계를 포함할 수 있다.
전술한 본 기술은 MRS 신호 정보에 의해 PDA 모드와 CRC 모드가 동시에 인에이블 되었을 경우, 메모리 내부의 우선 순위에 따라 제어한다. 따라서 메모리의 오동작을 사전에 방지할 수 있는 장점이 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록 다이어그램이다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 CRC 구동부를 상세히 도시한 블록 다이어그램이다.
도3은 본 발명의 일 실시예에 따른 반도체 시스템의 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상적으로 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록 다이어그램이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 모드 레지스터 셋(1100), CRC 구동부(1200), 및 PDA 구동부(1300)를 포함하여 구성한다.
또한, 반도체 장치는 데이터 패드(DQ0)로 입력된 데이터 값을 래치하기 위해서 래치부(1400)를 더 구비하고 있다.
모드 레지스터 셋(1100)은, 어드레스 신호(ADD)에 응답하여 모드 레지스터 세팅 동작을 통해 복수의 내부 제어신호(PDAEN, CRCEN)를 생성할 수 있다.
CRC 구동부(1200)는, 제어부(1210)와 CRC 연산부(1220)로 구성되어 있다. 여기서 제어부(1210)는 제1 제어신호(PDAEN) 및 제2 제어신호(CRCEN)가 모두 활성화되었을 시, 내부 제어를 통해서 제2 제어신호(CRCEN)를 비활성화시켜 출력(ICRCEN)할 수 있다.
DDR4에서는 데이터 패드(DQ0)로 데이터(Data)를 입력받을 때, 그 값이 0인지 1인지 구분해야 하는데, 그것을 구분하기 위한 기준전압(VREF)이 있다. 디램 내부적으로 만드는 전압 레벨(VREF_DQ)이 있으며, 이것은 레벨에 따른 최저값이 있는데 이 최저값을 잘 정해 줘야만 동작을 더 잘하게 된다. 그런데 속도가 빨라지고, 노이즈(Noise) 또는 주변 환경이 각각의 디바이스(DRAM) 별로 동일하지 않기 때문에 최적화된 값이 같지 않다. 이러한 각각의 디바이스들을 개별적으로 제어하기 위해 PDA를 사용할 수 있다. 즉, PDA 모드에서는 디램 모듈(Module) 내의 다수의 디램을 개별적으로 제어할 수 있다.
예를 들어, 1번~9번까지의 디바이스가 있을 때, 하나 이상의 특정 디바이스를 고르고, DQ로 Low가 입력되었을 때 그 디바이스만 선택을 한다고 가정한다. 모드 레지스터 셋에 의해서 PDA 모드는 활성화가 되는데, 이때 PDA 모드에서는 데이터 패드(DQ0)가 데이터를 가지는 값이 아닌, 어떤 디바이스를 선택하기 위한 수단으로 사용된다.
예를 들어, 데이터 패드(DQ0)가 하이(High)로 입력되면 MRS 커맨드(Command)가 들어오더라도 실행이 되지 않고, 데이터 패드(DQ0)가 Low로 입력되는 디바이스만 해당 MRS 커맨드를 실행하게 된다. 즉, MRS 커맨드는 공통으로 입력이 되지만, 데이터패드(DQ)는 각각의 디바이스에 개별적으로 입력이 되는 것이다.
DDR4 이후에는 동작 전압이 낮아지고, 속도가 빨라지므로 데이터를 전송하는 과정에서 에러가 발생할 확률이 높아진다. 그렇기 때문에 전송이 제대로 됐는지 안됐는지 확인하기 위해 CRC(Cycle Redundancy Check; 이하 'CRC'라 함) 코드(Code)를 사용한다. CRC는 라이트(Write)를 하는 경우, 시스템(System)이 디램에 데이터를 전송하는 과정에서 에러가 있는지 없는지 디텍션(Detection) 하기 위해 사용된다. 즉, CRC 모드에서는 데이터 패드(DQ0)가 데이터를 가지는 값으로 쓰이고 있다.
하지만 상기에서 설명한 바와 같이 PDA 모드에서의 데이터 패드(DQ0)는 디램 모듈 내의 특정 디바이스를 선택하기 위한 용도로만 쓰이며 데이터를 가지고 있지는 않다. 그러므로 PDA 모드일 경우의 데이터 패드(DQ0)는 CRC 연산이 필요 없으며, CRC 연산을 함으로써 오류가 있다는 정보를 보내게 되면 원치 않는 동작을 할 수 있게 된다.
따라서 이 두 기능이 동시에 활성화되는 경우에는 두 기능을 수행하는 데 있어서 충돌이 발생하여 오동작을 일으킬 수 있다. 이러한 문제를 해결하기 위해 CRC 구동부(1200) 내의 제어부(1210)는 내부 제어를 통해서 두 신호의 우선순위를 정해 제2 제어신호(CRCEN)를 비활성화시켜 출력(ICRCEN)할 수 있다.
CRC 연산부(1220)는, 제어부(1210)를 통해서 출력된 신호(ICRCEN)가 활성화됐을 시에 래치부(1400)를 통해 래치된 데이터(L_DATA)의 CRC 연산을 수행할 수 있다.
PDA 구동부(1300)는, PDA 계산부(1310)와 리셋신호 생성부(1320)를 포함하여 구성한다. 여기서, PDA 계산부(1310)는, 래치부(1400)를 통해 래치된 데이터(L_DATA)와 제1 제어신호(PDAEN)에 응답하여, 제1 제어신호(PDAEN)가 활성화됐을 시, MRS 커맨드의 실행유무를 판단하기 위한 판단신호(PDA_DQ0)를 출력할 수 있다. 이때, 출력되는 판단신호(PDA_DQ0)는, 데이터를 가지고 있지 않으며, 단지 MRS 커맨드를 실행할지 말지를 판단하는 값으로만 쓰일 수 있다.
리셋신호 생성부(1320)는, PDA 계산부(1310)로부터 출력된 판단신호(PDA_DQ0)에 응답하여 모드 레지스터 셋을 리셋하기 위한 리셋신호를 생성할 수 있다. 이때 판단신호(PDA_DQ0)가 하이로 입력되면 리셋신호도 활성화되어 MRS 커맨드를 실행시키지 않고, 판단신호(PDA_DQ0)가 로우로 입력되었을 때 해당 MRS 커맨드를 실행할 수 있다.
도 2는 도 1에 도시된 본 발명의 일 실시예에 따른 CRC 구동부를 상세히 도시한 블록 다이어그램이다. 도 2를 참조하면, CRC 구동부(1200)는, 제어부(1210) 및 CRC 연산부(1220)를 포함하여 구성된다.
여기서 제어부(1210)는 제1 제어신호(PDAEN)의 반전신호와 제2 제어신호(CRCEN)를 입력받는 로직회로로 구성된다. 제1 제어신호의 반전신호와 제2 제어신호는 낸드(NAND) 게이트(Gate)를 통해 반전되어 출력(ICRCEN)된다. 이로 인해, 제1 제어신호(PDAEN)와 제2 제어신호(CRCEN)가 모두 활성화됐을 시에 제2 제어신호는(CRCEN) 비활성화되어 출력(ICRCEN)될 수 있다.
즉, 제어부(1210)를 통해서 제1 제어신호(PDAEN)와 제2 제어신호(CRCEN)의 우선순위를 설정할 수 있는데, 제2 제어신호(CRCEN)는 제1 제어신호(PDAEN)에 의해 제어된다고 볼 수 있다. 제2 제어신호(CRCEN)는 제1 제어신호(PDAEN)가 비활성화됐을 시에만 활성화되어 CRC 연산부(1220)를 동작시킬 수 있기 때문이다.
CRC 연산부(1220)는, 제어부(1210)를 통해 출력된 신호(ICRCEN)가 활성화됐을 시에 동작하며, CRC 스트로브 생성부(1221), CRC 계산부(1222), 및 CRC 에러정보 출력부(1223)를 포함하여 구성한다.
CRC 스트로브 생성부(1221)는 ICRCEN 신호에 응답하여, ICRCEN 신호가 활성화됐을 시에 래치부(1400)를 통해 래치된 데이터(L_DATA)를 입력으로 받아 CRC 스트로브 신호를 생성한다. 생성된 스트로브 신호는 CRC 계산부(1222)를 통해서 에러값을 계산할 수 있다. 이렇게 계산된 값에 의해 에러정보 출력부(1223)는 래치된 데이터(L_DATA)에 에러가 있는지 없는지에 따른 에러정보를 출력할 수 있다.
도3은 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 반도체 시스템의 블록 다이어그램이다. 도 3을 참조하면, 본 발명에 따른 반도체 시스템은 메모리 장치(1000), 및 메모리 컨트롤러(2000)를 포함하여 구성한다.
여기서 메모리 장치(1000)는, 모드 레지스터 세팅 동작에 의해 생성되는 복수의 내부 제어신호에 응답하여 PDA 또는 CRC 동작을 한다. 이때 메모리 장치(1000)의 구성 및 동작은, 도 1에 도시된 반도체 장치의 구성 및 동작과 일치한다.
메모리 컨트롤러(2000)는, 메모리 장치(1000)를 제어할 수 있다. 메모리 컨트롤러(2000)는, 메모리 장치(1000)의 모드 레지스터 세팅 동작을 위한 어드레스 신호(ADD)를 생성하고, 데이터 래치 동작을 위한 데이터(DATA)를 데이터 패드(DQ0)를 통해 메모리 장치(1000)로 전달한다. 이때, 데이터 래치 동작을 위해 데이터 스트로브 신호(DQS)도 함께 전달한다.
이상에서 살펴본 바와 같이 본 발명의 일 실시예를 적용하면, MRS 신호 정보에 의해 PDA 모드와 CRC 모드가 동시에 활성화되었을 경우, 메모리 내부의 우선 순위에 따라 제어할 수 있다. 따라서 메모리의 오동작을 사전에 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
1000 : 반도체 장치 2000 : 메모리 컨트롤러
1100 : 모드 레지스터 셋 1200 : CRC 구동부
1210 : 제어부 1220 : CRC 연산부
1300 : PDA 구동부 1310 : PDA 계산부
1320 : 리셋신호 생성부 1400 : 래치부

Claims (14)

  1. 복수의 내부 제어신호를 생성하기 위한 모드 레지스터 셋;
    데이터 패드를 통해 입력된 값과 상기 모드 레지스터 셋으로부터 출력된 제1 제어신호에 응답하여, 상기 제1 제어신호의 활성화 시에 상기 모드 레지스터 셋을 리셋하기 위한 PDA(Per DRAM Addressibility) 구동부; 및
    상기 제1 제어신호와 상기 모드 레지스터 셋으로부터 출력된 제2 제어신호에 응답하여, 상기 데이터 패드를 통해 입력된 데이터가 에러 없이 입력되었는지를 검출하기 위한 CRC(Cycle Redundancy Check) 구동부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 데이터 패드로 입력된 데이터 값을 래치하기 위한 래치부를 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 CRC 구동부는,
    상기 제1 제어신호, 및 제2 제어신호가 모두 활성화되었을 시, 내부 제어를 통해 제2 제어신호를 비활성화시켜 출력하는 제어부; 및
    상기 제어부를 통해 출력된 신호에 응답하여 상기 래치부를 통해 출력된 값을 CRC 연산을 하기 위한 CRC 연산부
    를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제어부는,
    상기 제1 제어신호의 반전신호와 상기 제2 제어신호를 입력받는 로직회로를 포함하는 반도체 장치.
  5. 제2항에 있어서,
    상기 PDA 구동부는,
    상기 제1 제어신호, 및 상기 래치부를 통해 래치된 값에 응답하여 모드 레지스터 셋의 실행유무를 판단하기 위한 판단신호를 출력하는 PDA 계산부; 및
    상기 판단신호에 응답해서 상기 모드 레지스터 셋을 리셋하기 위한 리셋 신호를 생성하는 리셋 신호 생성부
    를 포함하는 반도체 장치.
  6. 모드 레지스터 세팅 동작에 의해 생성되는 복수의 내부 제어신호에 응답하여 PDA(Per DRAM Addressibility), 또는 CRC(Cycle Redundancy Check) 동작을 하는 메모리 장치; 및
    상기 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    데이터 패드를 통해 입력된 값과 상기 모드 레지스터 세팅 동작을 통해 출력된 제1 제어신호에 응답하여, 상기 제1 제어신호의 활성화 시에 모드 레지스터 셋을 리셋하기 위한 PDA 구동부; 및
    상기 제1 제어신호와 상기 모드 레지스터 세팅 동작을 통해 출력된 제2 제어신호에 응답하여, 상기 데이터 패드를 통해 입력된 데이터가 에러 없이 입력되었는지를 검출하기 위한 CRC 구동부
    를 포함하는 반도체 시스템.
  7. 제6항에 있어서,
    상기 반도체 장치는,
    상기 데이터 패드로 입력된 데이터 값을 래치하기 위한 래치부를 더 포함하는 반도체 시스템.
  8. 제7항에 있어서,
    상기 CRC 구동부는,
    상기 제1 제어신호, 및 제2 제어신호가 모두 활성화되었을 시, 내부 제어를 통해 제2 제어신호를 비활성화시켜 출력하는 제어부; 및
    상기 제어부를 통해 출력된 신호에 응답하여 상기 래치부를 통해 래치된 값을 CRC 연산을 하기 위한 CRC 연산부
    를 포함하는 반도체 시스템.
  9. 제8항에 있어서,
    상기 제어부는,
    상기 제1 제어신호의 반전신호와 상기 제2 제어신호를 입력받는 로직회로를 포함하는 반도체 시스템.
  10. 제7항에 있어서,
    상기 PDA 구동부는,
    상기 제1 제어신호, 및 상기 래치부를 통해 래치된 값에 응답하여 모드 레지스터 셋의 실행유무를 판단하기 위한 판단신호를 출력하는 PDA 계산부; 및
    상기 판단신호에 응답해서 상기 모드 레지스터 셋을 리셋하기 위한 리셋 신호를 생성하는 리셋 신호 생성부
    를 포함하는 반도체 시스템.
  11. 모드 레지스터 세팅 동작을 통해 복수의 내부 제어신호를 생성하는 단계;
    데이터 패드를 통해 입력된 값과 상기 모드 레지스터 세팅 동작을 통해 출력된 제1 제어신호에 응답하여, 상기 제1 제어신호의 활성화 시에 상기 모드 레지스터 셋을 리셋하는 단계;
    상기 제1 제어신호와 상기 모드 레지스터 세팅 동작을 통해 출력된 제2 제어신호에 응답하여, 상기 데이터 패드를 통해 입력된 데이터가 에러 없이 입력되었는지를 검출하는 단계
    를 포함하는 반도체 장치의 제어 방법.
  12. 제11항에 있어서,
    상기 데이터 패드를 통해 입력된 값을 래치하는 단계를 더 포함하는 반도체 장치의 제어 방법.
  13. 제12항에 있어서,
    상기 데이터가 에러 없이 입력되었는지를 검출하는 단계는,
    상기 제1 제어신호, 및 제2 제어신호가 모두 활성화되었을 시, 내부 제어를 통해 제2 제어신호를 비활성화시켜 출력하는 단계; 및
    상기 내부 제어를 통해 출력된 신호에 응답하여 상기 래치된 값을 CRC 연산을 하는 단계
    를 포함하는 반도체 장치의 제어 방법.
  14. 제12항에 있어서,
    상기 모드 레지스터 셋을 리셋하는 단계는,
    상기 제1 제어신호, 및 상기 래치부를 통해 래치된 값에 응답하여 모드 레지스터 셋의 실행유무를 판단하기 위한 판단신호를 생성하는 단계; 및
    상기 판단신호에 응답해서 모드 레지스터 셋을 리셋하는 단계
    를 포함하는 반도체 장치의 제어 방법.
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