KR20140138625A - 거리 센서 및 거리 화상 센서 - Google Patents

거리 센서 및 거리 화상 센서 Download PDF

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Abstract

제1 반도체 영역(FD1)은 화소 영역(PA1)의 중심부이면서 또한 전하 발생 영역에 둘러싸이도록 전하 발생 영역의 내측에 배치되어, 전하 발생 영역으로부터의 신호 전하를 수집한다. 제1 게이트 전극(TX1)은 제1 반도체 영역(FD1)과 전하 발생 영역의 사이에 배치되어, 입력된 신호에 따라 전하 발생 영역으로부터의 신호 전하를 제1 반도체 영역(FD1)에 유입시킨다. 제4 반도체 영역(SR)은 그 일부가 화소 영역(PA1)의 모서리부에 위치함과 아울러 잔부가 화소 영역(PA1)의 외측에 위치하고, 제1 반도체 영역(FD1)과는 다른 도전형이면서 또한 주위보다도 불순물 농도가 높다. 판독 회로 RC1은 제4 반도체 영역(SR)에 배치되어, 제1 반도체 영역(FD1)에 축적된 전하량에 대응하는 신호를 판독한다.

Description

거리 센서 및 거리 화상 센서{RANGE SENSOR AND RANGE IMAGE SENSOR}
본 발명은 거리 센서 및 거리 화상 센서에 관한 것이다.
TOF(Time-Of-Flight)형 거리 화상 센서(거리 센서)가 알려져 있다(예를 들어, 비특허 문헌 1을 참조). 이 문헌에 기재된 거리 화상 센서는, 입사광에 따라 전하가 발생하는 전하 발생 영역과, 전하 발생 영역에 둘러싸이도록 전하 발생 영역의 내측(內側)에 배치된 전하 수집 영역과, 전하 발생 영역을 둘러싸도록 전하 발생 영역의 외측(外側)에 배치된 전하 배출 영역과, 전하 발생 영역의 위에 배치되어 입력 신호에 따라 전하 발생 영역의 전하를 전하 수집 영역에 유입시키는 내측 게이트 전극과, 전하 발생 영역의 위에 배치되어 입력 신호에 따라 전하 발생 영역의 전하를 전하 배출 영역에 유입시키는 외측 배출 게이트 전극을 구비하고 있다. 전하 수집 영역은 다각형상의 화소 영역의 중심부에 배치되어 있고, 전하 배출 영역은 화소 영역의 둘레 전체(全周)에 걸쳐서 배치되어 있다. 내측 게이트 전극과 외측 배출 게이트 전극에 주어지는 전위차에 의해, 내측 게이트 전극 및 외측 배출 게이트 전극의 바로 아래 영역에는 포텐셜의 구배(句配)가 형성된다. 이 포텐셜의 구배에 따라서, 전하 발생 영역에 발생한 전하는 전하 수집 영역 또는 전하 배출 영역으로 이동한다.
비특허 문헌 1: T. Y. Lee et al.,"A192×108 pixel ToF-3D image sensor with single-tap concentric-gate demodulation pixels in 0.13㎛ technology", Proceeding of the 2011 IEEE International Electron Devices Meeting, December 5-8, 2011, pp.8.7.1-8.7.4
이러한 거리 화상 센서(거리 센서)에서는, 신호 전하 수집 영역에 축적된 전하량에 대응하는 신호를 판독하는 판독 회로가 필요하다. 그렇지만, 상술한 문헌에 기재된 거리 화상 센서에는, 판독 회로의 구체적인 배치는 시사되어 있지 않다.
판독 회로가 화소 영역 내에 배치되어 있는 경우, 전하 발생 영역의 면적이 판독 회로의 면적만큼 감소하여, 개구율(開口率)이 저하한다.
판독 회로가 화소 영역 밖에 배치되어 있는 경우, 개구율의 저하는 억제된다. 그렇지만, 화소 영역과는 별도로 판독 회로가 배치되는 영역을 독립하여 설정할 필요가 있기 때문에, 센서 면적의 이용 효율이 저하한다. 또, 화소 영역용의 칩과 판독 회로용의 칩을 별개로 제작하고, 이들을 범프 등에 의해 접합(接合)하는 것이 필요하게 될 우려가 있다. 이 경우에는, 장치의 대형화, 제조 공정의 증대, 및 비용 증가 등의 문제가 생긴다.
본 발명은 개구율의 저하와 센서 면적의 이용 효율의 저하를 억제하면서, 판독 회로를 적절히 배치하는 것이 가능한 거리 센서 및 거리 화상 센서를 제공하는 것을 목적으로 한다.
하나의 관점에서는, 본 발명은 거리 센서로서, 다각형상의 화소 영역에 있어서의 모서리부(角部)를 제외한 영역 내에 배치되어, 입사광에 따라 전하가 발생하는 전하 발생 영역과, 화소 영역의 중심부이면서 또한 전하 발생 영역에 둘러싸이도록 전하 발생 영역의 내측에 배치되어, 전하 발생 영역으로부터의 신호 전하를 수집하는 신호 전하 수집 영역과, 전하 발생 영역의 위에 배치되는 포토 게이트 전극과, 신호 전하 수집 영역과 전하 발생 영역의 사이에 배치되어, 입력된 신호에 따라 전하 발생 영역으로부터의 신호 전하를 신호 전하 수집 영역에 유입시키는 전송 전극과, 일부가 화소 영역의 모서리부에 위치함과 아울러 잔부(殘部)가 화소 영역의 외측에 위치하여, 신호 전하 수집 영역과는 다른 도전형이면서 또한 주위보다도 불순물 농도가 높은 반도체 영역과, 반도체 영역에 배치되어 신호 전하 수집 영역에 축적된 전하량에 대응하는 신호를 판독하는 판독 회로를 구비하고 있다.
본 발명에서는, 판독 회로가 배치되는 반도체 영역은, 그 일부가 화소 영역의 모서리부에 위치하고 있다. 즉, 화소 영역과 반도체 영역(판독 회로가 배치되는 영역)이, 일부 중복되어 설정된다. 따라서 판독 회로를 적절히 배치한 다음, 개구율의 저하와 센서 면적의 이용 효율의 저하를 억제할 수 있다.
그런데, 화소 영역의 모서리부에까지 전하 발생 영역이 연장되어 있으면, 전하 발생 영역에 있어서의 화소 영역의 모서리부에 대응하는 영역에서 발생한 전하는, 화소 영역의 중앙부에 배치되어 있는 신호 전하 수집 영역까지의 이동거리가 길다. 이 때문에, 상기 모서리부에 대응한 영역에서 발생한 전하의 신호 전하 수집 영역으로의 전송 시간이 길어져, 신호 전하의 전하 수집 영역으로의 전송 효율이 악화된다. 이것에 대해서, 본 발명에서는, 상술한 것처럼, 화소 영역의 모서리부에는, 전하 발생 영역이 배치되어 있지 않으므로, 이동거리가 길어지는 영역에서부터 신호 전하가 전송되는 일은 없다. 이 때문에, 신호 전하의 전하 수집 영역으로의 전송 효율이 향상된다.
반도체 영역에 의해, 당해 반도체 영역의 바로 아래 영역의 포텐셜이 높아진다. 이 때문에, 신호 전하를 전하 수집 영역으로 전송할 때에, 포텐셜 구배가 커져, 전하 발생 영역에서부터 전하 수집 영역으로 전송되는 신호 전하의 이동 속도가 고속이 된다. 따라서 신호 전하의 전하 수집 영역으로의 전송 효율이 향상된다.
화소 영역의 모든 모서리부에 대해서 반도체 영역이 배치되어 있어도 좋다. 이 경우, 신호 전하의 전하 수집 영역으로의 전송 효율이 보다 한층 향상된다.
서로 이웃하는 복수의 화소 영역을 구비하고 있고, 반도체 영역의 잔부는, 이웃에 위치하는 화소 영역의 모서리부에 위치하고 있어도 좋다. 이 경우, 서로 이웃하는 복수의 화소 영역이 구비되어 있어도, 개구율의 저하와 센서 면적의 이용 효율의 저하를 억제할 수 있다.
화소 영역의 변(邊)을 따르도록 전하 발생 영역의 외측에 배치되어, 전하 발생 영역으로부터의 불요 전하를 배출하는 불요 전하 배출 영역과, 불요 전하 배출 영역과 전하 발생 영역의 사이에 배치되어, 입력된 신호에 따라 전하 발생 영역으로부터의 불요 전하를 불요 전하 배출 영역에 유입시키는 불요 전하 배출 게이트 전극을 추가로 구비하고 있어도 좋다. 이 경우, 개구율의 저하의 억제를 도모하면서, 불요 전하 배출 영역을 배치할 수 있다.
전송 전극에는, 소정의 타이밍에서 간헐적으로 위상 시프트가 주어진 전하 전송 신호가 주어지고 있어도 좋다. 이 경우, 하나의 화소 영역으로부터의 출력에 기초하여 거리가 연산된다. 이 때문에, 복수의 화소 영역으로부터의 출력에 기초하여 거리를 연산하는 구성에 비해서, 거리 연산의 편차를 저감시킬 수 있다. 센서 면적의 이용 효율을 보다 한층 높일 수 있다.
서로 이웃하는 복수의 화소 영역을 구비하고 있고, 복수의 화소 영역의 전하 발생 영역끼리가 일체적으로 형성되고, 복수의 화소 영역의 포토 게이트 전극끼리가 일체적으로 형성되어 있어도 좋다. 이 경우, 센서 면적의 이용 효율을 보다 한층 높일 수 있다.
복수의 화소 영역의 전송 전극에는, 서로 다른 위상의 전하 전송 신호가 각각 주어지고 있어도 좋다. 이 경우, 서로 이웃하는 복수의 화소 영역으로부터의 출력에 기초하여, 거리 연산이 행해진다.
신호 전하 수집 영역은 평면에서 볼 때 구(矩)형상이며, 전송 전극은 대략 다각형 환상을 나타내고 있어도 좋다.
다른 관점에서는, 본 발명은 일차원 모양 또는 이차원 모양으로 배치된 복수의 유닛으로 이루어진 촬상 영역을 반도체 기판상에 구비하고, 유닛으로부터 출력되는 전하량에 기초하여, 거리 화상을 얻는 거리 화상 센서로서, 유닛 각각이, 상기 거리 센서이다.
본 발명에서는, 상술한 것처럼, 판독 회로를 적절히 배치하면서도, 개구율의 저하와 센서 면적의 이용 효율의 저하를 억제할 수 있다.
본 발명에 의하면, 개구율의 저하와 센서 면적의 이용 효율의 저하를 억제하면서, 판독 회로를 적절히 배치하는 것이 가능한 거리 센서 및 거리 화상 센서를 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 측거 장치의 구성을 나타내는 설명도이다.
도 2는 거리 화상 센서의 단면 구성을 설명하기 위한 도면이다.
도 3은 거리 화상 센서의 개략 평면도이다.
도 4는 거리 화상 센서의 화소 영역의 구성을 설명하기 위한 모식도이다.
도 5는 도 4에 있어서의 V-V선을 따른 단면 구성을 나타내는 도면이다.
도 6은 도 4에 있어서의 VI－VI선을 따른 단면 구성을 나타내는 도면이다.
도 7은 전하의 축적 동작을 설명하기 위한, 포텐셜 분포를 나타내는 도면이다.
도 8은 전하의 축적 동작을 설명하기 위한, 포텐셜 분포를 나타내는 도면이다.
도 9는 전하의 배출 동작을 설명하기 위한, 포텐셜 분포를 나타내는 도면이다.
도 10은 전하의 배출 동작을 설명하기 위한, 포텐셜 분포를 나타내는 도면이다.
도 11은 화소의 구성을 설명하기 위한 모식도이다.
도 12는 각종 신호의 타이밍 차트이다.
도 13은 변형예에 따른 거리 화상 센서의 화소의 구성을 설명하기 위한 모식도이다.
도 14는 도 13에 있어서의 XIV－XIV선을 따른 단면 구성을 나타내는 도면이다.
도 15는 화소의 구성을 설명하기 위한 모식도이다.
도 16은 각종 신호의 타이밍 차트이다.
이하, 첨부 도면을 참조하여, 본 발명의 매우 적합한 실시 형태에 대해 상세하게 설명한다. 또한, 설명에 있어서, 동일 요소 또는 동일 기능을 가지는 요소에는 동일 부호를 이용하는 것으로 하고, 중복하는 설명은 생략한다.
도 1은 측거(測距) 장치의 구성을 나타내는 설명도이다.
이 측거 장치는 거리 화상 센서(1)와, 근적외광을 출사(出射)하는 광원(3)과, 구동 회로(4)와, 제어 회로(2)와, 연산 회로(5)를 구비하고 있다. 구동 회로(4)는 광원(3)에 펄스 구동 신호 SP를 준다. 제어 회로(2)는 거리 화상 센서(1)의 각 화소에 포함되는 제1 게이트 전극(TX1：도 4 참조)에, 펄스 구동 신호 SP에 동기한 검출용 게이트 신호 S1을 준다. 연산 회로(5)는 거리 화상 센서(1)의 제1 반도체 영역(FD1：도 4 참조)으로부터 판독된 거리 정보를 나타내는 신호 d＇(m, n)로부터, 보행자 등의 대상물 H까지의 거리를 연산한다. 거리 화상 센서(1)로부터 대상물 H까지의 수평 방향 D의 거리를 d라고 한다. 제어 회로(2)는 후술하는 전하 전송 신호 S3도 출력한다.
제어 회로(2)는 펄스 구동 신호 SP를 구동 회로(4)의 스위치(4b)에 입력하고 있다. LED 또는 레이저 다이오드로 이루어진 투광용 광원(3)은, 스위치(4b)를 통해서 전원(4a)에 접속되어 있다. 스위치(4b)에 펄스 구동 신호 SP가 입력되면, 펄스 구동 신호 SP와 같은 파형의 구동 전류가 광원(3)에 공급되고, 광원(3)으로부터는 측거용 프로브광으로서의 펄스광 LP가 출력된다. 펄스광 LP가 대상물 H에 조사되면, 대상물 H에 의해서 펄스광이 반사된다. 반사된 펄스광은 펄스광 LD로서 거리 화상 센서(1)에 입사되고, 펄스 검출 신호 SD가 출력된다.
거리 화상 센서(1)는 배선 기판(10)상에 배치되어 있다. 배선 기판(10)상의 배선을 통해서, 거리 정보를 가지는 신호 d＇(m, n)가 거리 화상 센서(1)의 각 화소로부터 출력된다.
도 2는 거리 화상 센서의 단면 구성을 설명하기 위한 도면이다.
거리 화상 센서(1)는 표면 입사형의 거리 화상 센서로서, 반도체 기판(1A)을 구비하고 있다. 거리 화상 센서(1)에는, 반도체 기판(1A)의 광입사면(1FT)으로부터 펄스광 LD가 입사된다. 거리 화상 센서(1)의 광입사면(1FT)과는 반대측인 이면(裏面)(1BK)은, 접착 영역(AD)을 통해서 배선 기판(10)에 접속되어 있다. 접착 영역(AD)은 절연성의 접착제나 필러를 가지고 있다. 거리 화상 센서(1)는 소정의 위치에 개구가 형성된 차광층(LI)을 구비하고 있다. 차광층(LI)은 광입사면(1FT)의 전방(前方)에 배치되어 있다.
도 3은 거리 화상 센서의 개략 평면도이다.
거리 화상 센서(1)에서는, 반도체 기판(1A)이 이차원 모양으로 배열된 복수의 화소 P(m, n)로 이루어진 촬상 영역(1B)를 가지고 있다. 각 화소 P(m, n)로부터는, 상술된 거리 정보를 가지는 신호 d＇(m, n)로서 두 개의 전하량 Q1, Q2가 출력된다. 각 화소 P(m, n)는 미소(微小) 측거 센서로서 대상물 H까지의 거리에 따른 신호 d＇(m, n)를 출력한다. 따라서 대상물 H로부터의 반사광을, 촬상 영역(1B)에 결상하면, 대상물 H상의 각 점까지의 거리 정보의 집합체로서의 대상물의 거리 화상을 얻을 수 있다. 하나의 화소 P(m, n)는, 하나의 거리 센서로서 기능한다.
도 4는 거리 화상 센서의 화소의 구성을 설명하기 위한 모식도이다. 도 5는 도 4에 있어서의 V-V선을 따른 단면 구성을 나타내는 도면이다. 도 6은 도 4에 있어서의 VI－VI선을 따른 단면 구성을 나타내는 도면이다.
거리 화상 센서(1)는, 도 2에도 도시된 바와 같이, 서로 대향하는 광입사면(1FT)과 이면(1BK)을 가지는 반도체 기판(1A)을 구비하고 있다. 반도체 기판(1A)은, 이면(1BK)측에 위치하는 p형의 제1 기판 영역(1Aa)과, 광입사면(1FT)측에 위치하는 p－형의 제2 기판 영역(1Ab)을 가진다. 제2 기판 영역(1Ab)은, 제1 기판 영역(1Aa)보다도 불순물 농도가 낮다. 반도체 기판(1A)은, 예를 들어, p형의 반도체 기판상에, 당해 반도체 기판보다도 불순물 농도가 낮은 p－형의 에피택셜층을 성장시킴으로써 얻을 수 있다.
거리 화상 센서(1)의 각 화소 P(m, n)에 있어서, 하나의 화소 영역(PA1)을 포함하고 있다. 즉, 하나의 화소 영역(PA1)에 배치되는 유닛이 한 화소 P(m, n)를 구성하고 있다. 거리 화상 센서(1)에서는, 복수의 화소 영역(PA1)이 행방향 및 열방향으로 이차원 모양으로 배치되어 있다. 화소 영역(PA1)은 평면에서 볼 때 대략 다각형상을 나타내고 있다. 본 실시 형태에서는, 각 화소 영역(PA1)은 구형상(상세하게는, 정사각(正方)형 모양)을 나타내고 있다. 복수의 화소 영역(PA1)은 행방향 및 열방향으로 연속해 있다.
거리 화상 센서(1)는, 화소 영역(PA1)에 있어서, 포토 게이트 전극(PG1)과, 제1 게이트 전극(TX1)과, 복수의 제3 게이트 전극(TX3)과, 제1 반도체 영역(FD1)과, 복수의 제3 반도체 영역(FD3)과, 복수의 제4 반도체 영역(SR)을 구비하고 있다.
포토 게이트 전극(PG1)은, 광입사면(1FT)상에 절연층(1E)을 통해서 마련되어 있고, 화소 영역(PA1) 내의 영역에 배치되어 있다. 제1 및 제3 게이트 전극(TX1, TX3)은, 광입사면(1FT)상에 있어서 절연층(1E)을 통해서 마련되어 있고, 포토 게이트 전극(PG1)에 인접해 있다. 각 제1 및 제3 반도체 영역(FD1, FD3)은 대응하는 게이트 전극(TX1, TX3)의 바로 아래 영역에 유입되는 전하를 축적한다. 본 실시 형태의 반도체 기판(1A)은 Si로 이루어지고, 절연층(1E)은 SiO2로 이루어진다.
차광층(LI)에는, 화소 영역(PA1)에 대응하는 영역에 있어서, 대략 다각형 환상의 개구(LIa)가 형성되어 있다. 광(대상물 H로부터의 반사광)은, 차광층(LI)의 개구(LIa)를 통하여, 반도체 기판(1A)에 입사된다. 따라서 개구(LIa)에 의해, 반도체 기판(1A)에는, 구형 환상인 수광 영역이 규정된다. 차광층(LI)은, 예를 들어, 알루미늄 등의 금속으로 이루어진다.
포토 게이트 전극(PG1)은, 화소 영역(PA1)에 있어서, 개구(LIa)에 대응해 배치되어 있다. 포토 게이트 전극(PG1)의 형상은, 개구(LIa)의 형상에 대응해 있고, 평면에서 볼 때 대략 다각형 환상을 나타내고 있다. 포토 게이트 전극(PG1)은, 화소 영역(PA1)의 각 변(가장자리)으로부터 소정 간격을 가지고 내측에 위치하는 영역에 배치되어 있다. 즉, 포토 게이트 전극(PG1)은, 화소 영역(PA1)에 있어서의 모서리부를 제외한 영역 내에 배치되어 있다. 포토 게이트 전극(PG1)은, 외측의 윤곽 형상이 대략 팔각형상을 나타내고, 내측의 윤곽 형상이 대략 구형상(상세하게는, 정사각형 모양)을 나타내고 있다. 포토 게이트 전극(PG1)은 폴리 실리콘으로 이루어지지만, 다른 재료를 이용해도 좋다.
제1 반도체 영역(FD1)은, 포토 게이트 전극(PG1)에 둘러싸이도록 포토 게이트 전극(PG1)의 내측에 배치되어 있다. 제1 반도체 영역(FD1)은, 포토 게이트 전극(PG1)의 바로 아래 영역으로부터 공간적으로 이간되어 배치되어 있다. 즉, 제1 반도체 영역(FD1)은 수광 영역에 둘러싸이도록 수광 영역의 내측이면서 또한 수광 영역으로부터 공간적으로 이간되어 배치되어 있다.
제1 반도체 영역(FD1)은 평면에서 볼 때 대략 다각형상을 나타내고 있다. 본 실시 형태에서는, 제1 반도체 영역(FD1)은 구형상(상세하게는, 정사각형 모양)을 나타내고 있다. 제1 반도체 영역(FD1)은 신호 전하 수집 영역으로서 기능한다. 제1 반도체 영역(FD1)은 고불순물 농도의 n형 반도체로 이루어진 영역으로, 플로팅 디퓨전 영역이다.
제1 게이트 전극(TX1)은, 포토 게이트 전극(PG1)(수광 영역)과 제1 반도체 영역(FD1)의 사이에 배치되어 있다. 제1 게이트 전극(TX1)은 제1 반도체 영역(FD1)을 둘러싸도록 제1 반도체 영역(FD1)의 외측에 위치하고 있음과 아울러, 포토 게이트 전극(PG1)에 둘러싸이도록 포토 게이트 전극(PG1)의 내측에 위치하고 있다. 제1 게이트 전극(TX1)은 포토 게이트 전극(PG1)과 제1 반도체 영역(FD1)의 사이에 끼도록, 포토 게이트 전극(PG1) 및 제1 반도체 영역(FD1)으로부터 공간적으로 이간되어 배치되어 있다.
제1 게이트 전극(TX1)은 평면에서 볼 때 대략 다각형 환상을 나타내고 있다. 본 실시 형태에서는, 제1 게이트 전극(TX1)은 구형 환상을 나타내고 있다. 제1 게이트 전극(TX1)은 폴리 실리콘으로 이루어지지만, 이들은 다른 재료를 이용해도 좋다. 제1 게이트 전극(TX1)은 전송 전극으로서 기능한다.
각 제3 반도체 영역(FD3)은 화소 영역(PA1)의 각 변을 따라서 포토 게이트 전극(PG1)의 외측에 배치되어 있다. 제3 반도체 영역(FD3)은 포토 게이트 전극(PG1)의 바로 아래 영역으로부터 공간적으로 이간되어 배치되어 있다. 즉, 제3 반도체 영역(FD3)은 수광 영역의 외측이면서 또한 수광 영역으로부터 공간적으로 이간되어 배치되어 있다.
제3 반도체 영역(FD3)은, 각 화소 영역(PA1)에 있어서, 평면에서 볼 때 대략 다각형상을 나타내고 있다. 본 실시 형태에서는, 제3 반도체 영역(FD3)은 대략 구형상(상세하게는, 화소 영역(PA1)의 각 변이 연장되는 방향을 장변 방향으로 하는 직사각(長方)형 모양)을 나타내고 있다. 행방향 또는 열방향으로 서로 이웃하는 제3 반도체 영역(FD3)은 일체로 형성되어 있다. 이것에 의해, 행방향 또는 열방향으로 서로 이웃하는 2개의 화소 영역(PA1)에 있어서, 이들 화소 영역(PA1)의 사이에 위치하는 두 개의 제3 반도체 영역(FD3)은 하나의 구형상(상세하게는, 하나의 직사각형 모양)을 나타낸다. 제3 반도체 영역(FD3)은 불요 전하 배출 영역으로서 기능한다. 즉, 제3 반도체 영역(FD3)은 불요 전하 배출 드레인으로서 기능하고, 예를 들어 고정 전위 Vdd에 접속되어 있다.
제3 게이트 전극(TX3)은 포토 게이트 전극(PG1)(수광 영역)과 제3 반도체 영역(FD3)의 사이에 배치되어 있다. 제3 게이트 전극(TX3)은 포토 게이트 전극(PG1)과 제3 반도체 영역(FD3)의 사이에 끼도록, 포토 게이트 전극(PG1) 및 제3 반도체 영역(FD3)으로부터 공간적으로 이간되어 배치되어 있다. 제3 게이트 전극(TX3)은 폴리 실리콘으로 이루어지지만, 이들은 다른 재료를 이용해도 좋다. 제3 게이트 전극(TX3)은 불요 전하 배출 게이트 전극으로서 기능한다.
제3 게이트 전극(TX3)은, 각 화소 영역(PA1)에 있어서, 평면에서 볼 때 대략 다각형상을 나타내고 있다. 본 실시 형태에서는, 제3 반도체 영역(FD3)은 대략 구형상(상세하게는, 화소 영역(PA1)의 각 변이 연장되는 방향을 장변 방향으로 하는 직사각형 모양)을 나타내고 있다.
포토 게이트 전극(PG1), 제1 게이트 전극(TX1) 및 제3 게이트 전극(TX3)은, 제1 반도체 영역(FD1)을 중심으로 하여, 제1 반도체 영역(FD1)측으로부터 제1 게이트 전극(TX1), 포토 게이트 전극(PG1), 제3 게이트 전극(TX3)의 순서로 동심(同心) 모양으로 배치되어 있다.
각 제4 반도체 영역(SR)은 화소 영역(PA1)의 모서리부이면서 또한 포토 게이트 전극(PG1)의 외측에 배치되어 있다. 각 화소 영역(PA1)에 있어서, 서로 이웃하는 두 개의 모서리부에 배치된 제4 반도체 영역(SR)은, 행방향 또는 열방향에서 제3 반도체 영역(FD3)과 제3 게이트 전극(TX3)을 사이에 두도록 배치되어 있다.
제4 반도체 영역(SR)은, 각 화소 영역(PA1)에 있어서, 평면에서 볼 때 대략 다각형상을 나타내고 있다. 본 실시 형태에서는, 제4 반도체 영역(SR)은, 대략 5각 형상을 나타내고 있다. 행방향 및 열방향으로 서로 이웃하는 제4 반도체 영역(SR)은, 일체로 형성되어 있다. 즉, 일부가 하나의 화소 영역(PA1)의 모서리부에 위치하는 제4 반도체 영역(SR)의 잔부(殘部)는, 상기 하나의 화소 영역(PA1)의 이웃에 위치하는 세 개의 화소 영역(PA1)의 모서리부에 각각 위치하고 있다. 이것에 의해, 행방향 및 열방향으로 서로 이웃하는 네 개의 화소 영역(PA1)에 있어서, 이들 화소 영역(PA1)의 중심부에 위치하는 네 개의 제4 반도체 영역(SR)은, 하나의 팔각(八角)형상을 나타낸다.
행방향 및 열방향으로 서로 이웃하는 네 개의 제4 반도체 영역(SR)은, 서로 직교하는 대각선을 가지면서 또한 당해 대각선의 교점에 제1 반도체 영역(FD1)이 위치하는 사각형(본 실시 형태에서는, 정사각형)의 모서리부에 배치되어 있다. 행방향 및 열방향으로 서로 이웃하는 제1 반도체 영역(FD1)은, 서로 직교하는 대각선을 가지면서 또한 일체로 형성된 네 개의 제4 반도체 영역(SR)이 당해 대각선의 교점에 위치하는 사각형(본 실시 형태에서는, 정사각형)의 모서리부에 배치되어 있다.
제4 반도체 영역(SR)은, 반도체 기판(1A)과 같은 도전형이면서 또한 제2 기판 영역(1Ab)보다도 불순물 농도가 높은, 즉 고불순물 농도의 p형 반도체로 이루어진 영역이다. 제4 반도체 영역(SR)은 p형 웰 영역이어도 좋고, 또, p형 확산 영역이어도 좋다.
제4 반도체 영역(SR)에는, 판독 회로 RC1이 배치된다. 판독 회로 RC1은, 화소 영역(PA1)마다 마련되어 있다. 판독 회로 RC1은, 대응하는 화소 영역(PA1)의 제1 반도체 영역(FD1)에 축적된 전하량에 대응하는 신호를 판독한다. 판독 회로 RC1은, 플로팅 디퓨전 앰프(FDA：Floating Diffusion Amplifier) 등으로 구성된다.
각 영역의 두께/불순물 농도는 이하와 같다.
반도체 기판(1A)의 제1 기판 영역(1Aa)：두께 5~700㎛/불순물 농도 1×1018~1020cm－3
반도체 기판(1A)의 제2 기판 영역(1Ab)：두께 3~50㎛/불순물 농도 1×1013~1016cm－3
제1 반도체 영역(FD1)：두께 0.1~0.4㎛/불순물 농도 1×1018~1020cm－3
제3 반도체 영역(FD3)：두께 0.1~0.4㎛/불순물 농도 1×1018~1020cm－3
제4 반도체 영역(SR)：두께 1~5㎛/불순물 농도 1×1016~1018cm－3
절연층(1E)에는, 제1 및 제3 반도체 영역(FD1, FD3)의 표면을 노출시키기 위한 컨택트홀(도시하지 않음)이 마련되어 있다. 컨택트홀 내에는, 제1 및 제3 반도체 영역(FD1, FD3)을 외부에 접속시키기 위한 도체(도시하지 않음)가 배치된다.
차광층(LI)은, 반도체 기판(1A)에 있어서의 제1 및 제3 게이트 전극(TX1, TX3) 및 제1, 제3 및 제4 반도체 영역(FD1, FD3, SR)이 배치된 영역을 덮고 있어, 당해 영역으로 광이 입사하는 것을 방지하고 있다. 이것에 의해, 상기 영역에 입사된 광에 의한 불요 전하의 발생을 방지할 수 있다.
반도체 기판(1A)에 있어서의 포토 게이트 전극(PG1)에 대응하는 영역(포토 게이트 전극(PG1)의 바로 아래 영역)은, 입사광에 따라 전하가 발생하는 전하 발생 영역으로서 기능한다. 따라서 전하 발생 영역은, 포토 게이트 전극(PG1) 및 개구(LIa)의 형상에 대응해 있다. 즉, 전하 발생 영역은, 각 화소 영역(PA1)에 있어서, 화소 영역(PA1)의 모서리부를 제외하면서 또한 화소 영역(PA1)의 각 변(가장자리)으로부터 소정 간격을 가지고 내측에 위치하는 영역에 배치되어 있다. 전하 발생 영역은, 외측의 윤곽 형상이 대략 팔각형상을 나타내고, 내측의 윤곽 형상이 대략 구형상(상세하게는, 정사각형 모양)을 나타내고 있다.
제1 게이트 전극(TX1)에 하이 레벨의 신호(양(positive) 전위)가 주어지면, 제1 게이트 전극(TX1) 아래의 포텐셜이 반도체 기판(1A)에 있어서의 포토 게이트 전극(PG1)의 바로 아래 영역의 포텐셜에 비해서 낮아진다. 이것에 의해, 음의 전하(전자)는, 제1 게이트 전극(TX1)의 방향으로 끌어 당겨져, 제1 반도체 영역(FD1)에 의해서 형성되는 포텐셜 우물 내에 축적된다. 제1 게이트 전극(TX1)은 입력된 신호에 따라서, 신호 전하를 제1 반도체 영역(FD1)에 유입시킨다. n형 반도체는, 양의 이온화된 도너를 포함하고 있어, 양의 포텐셜을 가져, 전자를 끌어당긴다. 제1 게이트 전극(TX1)에, 로우 레벨의 신호(예를 들어, 그라운드 전위)가 주어지면, 제1 게이트 전극(TX1)에 의한 포텐셜 장벽이 생긴다. 따라서 반도체 기판(1A)에서 발생한 전하는, 제1 반도체 영역(FD1) 내에는 끌어 당겨지지 않다.
제3 게이트 전극(TX3)에 하이 레벨의 신호(양 전위)가 주어지면, 제3 게이트 전극(TX3)의 바로 아래 영역의 포텐셜이 반도체 기판(1A)에 있어서의 포토 게이트 전극(PG1)의 바로 아래 영역의 포텐셜에 비해서 낮아진다. 이것에 의해, 음의 전하(전자)는 제3 게이트 전극(TX3)의 방향으로 끌어 당겨져, 제3 반도체 영역(FD3)에 의해서 형성되는 포텐셜 우물로 배출된다. 제3 게이트 전극(TX3)에 로우 레벨의 신호(예를 들어, 그라운드 전위)가 주어지면, 제3 게이트 전극(TX3)에 의한 포텐셜 장벽이 생긴다. 따라서 반도체 기판(1A)에서 발생한 전하는, 제3 반도체 영역(FD3)내에는 끌어 당겨지지 않다. 제3 반도체 영역(FD3)에는 광의 입사에 따라 전하 발생 영역에서 발생한 전하 중 일부 전하가, 불요 전하로서 배출된다.
거리 화상 센서(1)에서는, 투광용 광의 입사에 응답하여 반도체 심부(深部)에서 발생한 전하를, 광입사면(1FT)측에 마련된 포텐셜 우물로 끌어당겨, 고속으로 정확한 측거가 가능하게 하고 있다.
반도체 기판(1A)의 광입사면(1FT)으로부터 입사된 대상물로부터의 펄스광 LD는, 반도체 기판(1A)의 표면측에 마련된 수광 영역(전하 발생 영역)에 이른다. 펄스광의 입사에 따라서 반도체 기판(1A) 내에서 발생한 전하는, 각 전하 발생 영역(포토 게이트 전극(PG1)의 바로 아래의 각 영역)으로부터, 대응하는 전하 발생 영역에 인접하는 제1 게이트 전극(TX1)의 바로 아래 영역으로 보내진다. 즉, 제1 게이트 전극(TX1)에 광원의 펄스 구동 신호 SP에 동기한 검출용 게이트 신호 S1을, 배선 기판(10)을 통해서 주면, 각 전하 발생 영역에서 발생한 전하가, 각각 제1 게이트 전극(TX1)의 바로 아래 영역으로 흘러, 이들로부터 제1 반도체 영역(FD1)에 유입된다.
소정의 타이밍에서 제1 반도체 영역(FD1) 내에 축적된 전하량 Q1, Q2의 전체 전하량(Q1＋Q2)에 대한 비율은, 펄스 구동 신호 SP를 광원에 줌으로써 출사된 출사 펄스광과, 대상물 H에 의해서 출사 펄스광이 반사됨으로써 되돌아온 검출 펄스광의 위상차에 대응한다.
거리 화상 센서(1)는, 도시는 생략하지만, 반도체 기판(1A)의 전위를 기준 전위로 고정하기 위한 백 게이트 반도체 영역을 구비하고 있다.
도 7 및 도 8은 전하의 축적 동작을 설명하기 위한, 반도체 기판(1A)의 광입사면(1FT) 근방에 있어서의 포텐셜 분포를 나타내는 도면이다. 도 9 및 도 10은 전하의 배출 동작을 설명하기 위한, 반도체 기판(1A)의 광입사면(1FT) 근방에 있어서의 포텐셜 분포를 나타내는 도면이다. 도 7~도 10에서는, 하향이 포텐셜의 양방향이다. 도 7 및 도 9는 도 4의 V－V선을 따른 포텐셜 분포를 나타낸다. 도 8 및 도 10은 도 4의 VI－VI선을 따른 포텐셜 분포를 나타낸다.
광입사시에 있어서, 포토 게이트 전극(PG1)에 주어지는 전위(예를 들어, 제1 게이트 전극(TX1)에 주어지는 높은 쪽의 전위와 낮은 쪽의 전위의 중간 전위)에 의해, 포토 게이트 전극(PG1)의 바로 아래 영역의 포텐셜 φPG1은, 기판 전위보다도 약간 높게 설정되어 있다. 각 도면에는, 제1 게이트 전극(TX1)의 바로 아래 영역의 포텐셜 φTX1, 제3 게이트 전극(TX3)의 바로 아래 영역의 포텐셜 φTX3, 제1 반도체 영역(FD1)의 포텐셜 φFD1, 제3 반도체 영역(FD3)의 포텐셜 φFD3, 및 제4 반도체 영역(SR)의 포텐셜 φSR이 도시되어 있다.
검출용 게이트 신호 S1의 고전위가, 제1 게이트 전극(TX1)에 입력되면, 도 7에 도시된 바와 같이, 포토 게이트 전극(PG1)의 바로 아래에서 발생한 전하는 포텐셜 구배에 따라서, 제1 게이트 전극(TX1)의 바로 아래 영역을 통해서, 제1 반도체 영역(FD1)의 포텐셜 우물 내에 축적된다. 제1 반도체 영역(FD1)의 포텐셜 우물 내에는, 검출용 게이트 신호 S1의 펄스 타이밍에 따라서, 전하량 Q1 또는 전하량 Q2가 축적된다.
이때, 제4 반도체 영역(SR)이 배치되어 있음으로써, 도 8에 도시된 바와 같이, 포토 게이트 전극(PG1)의 바로 아래 영역의 포텐셜 φPG1은, 화소 영역(PA1)의 모서리부측에서 높아지고 있다. 따라서 포토 게이트 전극(PG1)의 바로 아래 영역에는, 화소 영역(PA1)의 모서리부측에서부터 제1 반도체 영역(FD1)을 향해서 낮아지는 포텐셜의 보다 한층 큰 구배가 형성된다. 포토 게이트 전극(PG1)의 바로 아래 영역에 있어서의 화소 영역(PA1)의 모서리부 근처에서 발생한 전하는, 제4 반도체 영역(SR)에 의해 형성되는 상기 포텐셜의 구배에 따라서 가속되어, 제1 반도체 영역(FD1)을 향해서 신속하게 이동한다.
제1 게이트 전극(TX1)에 검출용 게이트 신호 S1이 인가되고 있는 동안, 제3 게이트 전극(TX3)에는, 로우 레벨의 전위(예를 들어, 그라운드 전위)가 주어지고 있다. 이 때문에, 제3 게이트 전극(TX3)의 바로 아래 영역의 포텐셜 φTX3은 낮아지지 않고, 제3 반도체 영역(FD3)의 포텐셜 우물 내에는, 전하가 유입되지 않는다.
제3 게이트 전극(TX3)에 양 전위가 주어지면, 도 9에 도시된 바와 같이, 전하 발생 영역(포토 게이트 전극(PG1)의 바로 아래 영역)에서 발생한 전하는, 제3 게이트 전극(TX3)의 바로 아래 영역의 포텐셜 φTX3이 낮아짐으로써, 제3 반도체 영역(FD3)의 포텐셜 우물 내에 유입된다. 이것에 의해, 전하 발생 영역에서 발생한 전하가, 불요 전하로서 제3 반도체 영역(FD3)의 포텐셜 우물에 유입된다. 제3 반도체 영역(FD3)의 포텐셜 우물에 유입된 불요 전하는 외부로 배출된다. 제3 게이트 전극(TX3)에 양 전위가 주어지는 동안, 제1 게이트 전극(TX1)에는, 로우 레벨의 전위가 주어진다. 이 때문에, 도 10에도 도시된 바와 같이, 제1 게이트 전극(TX1)의 바로 아래 영역의 포텐셜 φTX1은 낮아지지 않아, 제1 반도체 영역(FD1)의 포텐셜 우물 내에는, 전하가 유입되지 않는다.
도 11은 화소의 구성을 설명하기 위한 모식도이다.
제1 게이트 전극(TX1)에는, 전하 전송 신호로서 검출용 게이트 신호 S1이 주어진다. 제3 게이트 전극(TX3)에는 전하 전송 신호 S3이 주어진다. 전하 발생 영역(주로 포토 게이트 전극(PG1)의 바로 아래 영역)에서 발생한 전하는, 제1 게이트 전극(TX1)에 하이 레벨의 검출용 게이트 신호 S1이 주어지고 있는 경우에는, 제1 반도체 영역(FD1)에 의해서 구성되는 포텐셜 우물에 신호 전하로서 유입된다. 제1 반도체 영역(FD1)에 축적된 신호 전하는, 판독 회로 RC1에 의해, 축적된 전하량 Q1에 대응한 전압 출력 Vout1 또는 축적된 전하량 Q2에 대응한 전압 출력 Vout2로서 제1 반도체 영역(FD1)으로부터 판독된다. 이들 전압 출력 Vout1, Vout2는, 상술한 신호 d＇(m, n)에 상당한다.
판독 회로 RC1은, 도 11에 도시된 바와 같이, 소스 팔로워 트랜지스터(TR1), 선택 트랜지스터(TR2), 및 리셋 트랜지스터(TR3)를 구비하고 있다. 제1 반도체 영역(FD1)은 소스 팔로워 트랜지스터(TR1)의 게이트 전극에 접속되어 있다. 소스 팔로워 트랜지스터(TR1)의 소스는 전원 전위 Vdd에 접속되고, 드레인은 선택 트랜지스터(TR2)에 접속되어 있다. 선택 트랜지스터(TR2)의 드레인은 신호 판독 라인 RL에 접속되어 있다. 신호 판독 라인 RL에는, 제1 반도체 영역(FD1)에 축적되는 전하량 Q1 또는 전하량 Q2에 따른 전압이 출력된다. 선택 트랜지스터(TR2)의 게이트 전극에는, 선택 신호 Ss가 인가된다.
제1 반도체 영역(FD1)은 리셋 트랜지스터(TR3)의 드레인에도 접속되어 있다. 리셋 트랜지스터(TR3)가 ON 됨으로써, 제1 반도체 영역(FD1)은 리셋 전위 Vr에 접속되어, 제1 반도체 영역(FD1)에 축적된 전하는 리셋된다. 리셋 트랜지스터(TR3)의 게이트 전극에는, 리셋 신호 Sr이 인가된다. 전원 전위 Vdd 및 리셋 전위 Vr의 크기는 설계에 따라 서로 다르다.
도 12는 실제의 각종 신호의 타이밍 차트이다.
1 프레임의 기간은 신호 전하를 축적하는 기간(축적 기간)과, 신호 전하를 판독하는 기간(판독 기간)으로 이루어진다. 하나의 화소에 주목하면, 축적 기간에 있어서, 펄스 구동 신호 SP에 기초한 신호가 광원에 인가되고, 이것에 동기하여, 검출용 게이트 신호 S1이 제1 게이트 전극(TX1)에 인가된다. 거리 측정에 앞서, 상술한 것처럼, 리셋 신호가 리셋 트랜지스터(TR3)에 인가되어, 제1 반도체 영역(FD1)에 축적된 전하가 리셋 전위 Vr로 리셋된다. 리셋 신호가 순간적으로 ON 되고, 이어서 OFF 된 후, 검출용 게이트 신호 S1의 펄스가 제1 게이트 전극(TX1)에 인가되고, 추가로, 이것에 동기하여 전하 전송이 순차적으로 행해진다. 그리고 제1 반도체 영역(FD1) 내에 신호 전하가 적산(積算)되어 축적된다.
도 12에 도시된 바와 같이, 제1 게이트 전극(TX1)에 인가되는 검출용 게이트 신호 S1은, 소정의 타이밍에서 간헐적으로 위상 시프트가 주어지고 있다. 본 실시 형태에서는, 제1 프레임과 제2 프레임이 교호(交互)로 연속해 있다. 제1 프레임에서는, 축적 기간에 있어서, 검출용 게이트 신호 S1이 펄스 구동 신호 SP에 0도의 위상차를 가지고 있다. 제2 프레임에서는, 축적 기간에 있어서, 검출용 게이트 신호 S1이 펄스 구동 신호 SP에 180도의 위상차를 가지고 있다. 즉, 검출용 게이트 신호 S1은, 1 프레임 간격으로, 180도의 위상 시프트가 주어지고 있다. 각 프레임 모두, 축적 기간에 있어서, 검출용 게이트 신호 S1이 복수회 하이 레벨로 된다.
그 후, 판독 기간에 있어서, 제1 반도체 영역(FD1) 내에 축적된 신호 전하가 판독된다. 이때, 제3 게이트 전극(TX3)에 인가되는 전하 전송 신호 S3이 하이 레벨이 되어, 제3 게이트 전극(TX3)에 양 전위가 주어져서, 불요 전하가 제3 반도체 영역(FD3)의 포텐셜 우물에 유입되어, 제3 반도체 영역(FD3)으로부터 배출된다. 제1 게이트 전극(TX1)에 인가되는 검출용 게이트 신호 S1이 로우 레벨일 때에, 제3 게이트 전극(TX3)에 인가되는 전하 전송 신호 S3이 하이 레벨로 된다. 즉, 검출용 게이트 신호 S1과 전하 전송 신호 S3은, 반대 위상이다.
포토 게이트 전극(PG1)에 주어지는 전위 VPG는, 전위 VTX1, VTX3보다 낮게 설정되어 있다. 이것에 의해, 검출용 게이트 신호 S1이 하이 레벨이 되었을 때에, 포텐셜 φTX1은 포텐셜 φPG1보다도 낮아진다. 전하 전송 신호 S3이 하이 레벨이 되었을 때에, 포텐셜 φTX3은 포텐셜 φPG1보다도 낮아진다.
전위 VPG는 검출용 게이트 신호 S1 및 전하 전송 신호 S3이 로우 레벨일 때의 전위보다 높게 설정되어 있다. 검출용 게이트 신호 S1이 로우 레벨이 되었을 때에, 포텐셜 φTX1은 포텐셜 φPG1보다도 높아진다. 또, 전하 전송 신호 S3이 로우 레벨이 되었을 때에, 포텐셜 φTX3은 포텐셜 φPG1보다도 높아진다.
상기 펄스 신호 SP, S1, SD의 펄스 폭이 TP라고 한다. 검출용 게이트 신호 S1 및 펄스 검출 신호 SD가 모두 「하이 레벨」일 때에 거리 화상 센서(1) 내에서 발생하는 전하량이 상술한 Q1 또는 Q2이다. 상세하게는, 펄스 구동 신호 SP에 동기하여 검출용 게이트 신호 S1이 「하이 레벨」이고 또한 펄스 검출 신호 SD가 「하이 레벨」 일 때에 거리 화상 센서(1)(전하 발생 영역) 내에서 발생하는 전하량이 Q1이다. 펄스 구동 신호 SP에 180도의 위상차를 가지고 검출용 게이트 신호 S1이 「하이 레벨」이고 또한 펄스 검출 신호 SD가 「하이 레벨」일 때에 거리 화상 센서(1)(전하 발생 영역) 내에서 발생하는 전하량이 Q2이다.
검출용 게이트 신호 S1과 펄스 검출 신호 SD의 위상차는, 상술한 전하량 Q2에 비례한다. 1화소 내에서 발생하는 전(全)전하량을 Q1＋Q2라고 하면, Δt=TP×Q2/(Q1＋Q2)의 기간만큼, 펄스 구동 신호 SP에 대해서 펄스 검출 신호 SD가 지연되어 있다. 하나의 펄스광의 비행 시간 Δt는, 대상물까지의 거리를 d라고 하고, 광속을 c라고 하면, Δt=2d/c로 주어진다. 이 때문에, 특정의 화소로부터의 거리 정보를 가지는 신호 d＇(m, n)로서 두 개의 전하량(Q1, Q2)이 출력되면, 연산 회로(5)는 입력된 전하량 Q1, Q2와, 미리 판명되어 있는 펄스 폭 TP에 기초하여, 대상물 H까지의 거리 d=(c×Δt)/2=c×TP×Q2/(2×(Q1＋Q2))를 연산한다.
상술한 바와 같이, 전하량 Q1, Q2를 분리하여 판독하면, 연산 회로(5)는 거리 d를 연산할 수 있다. 또한, 상술된 펄스는 반복하여 출사되고, 그 적분치를 각 전하량 Q1, Q2로서 출력할 수 있다.
전하량 Q1, Q2의 전체 전하량에 대한 비율은, 상술된 위상차, 즉, 대상물 H까지의 거리에 대응하고 있다. 연산 회로(5)는, 이 위상차에 따라 대상물 H까지의 거리를 연산하고 있다. 상술한 바와 같이, 위상차에 대응하는 시간차를 Δt라고 하면, 거리 d는, 매우 적합하게는 d=(c×Δt)/2로 주어지지만, 적당한 보정 연산을 이것에 더하여 행하여도 좋다. 예를 들어, 실제 거리와 연산된 거리 d가 다른 경우, 후자를 보정하는 계수 β를 미리 구해 두고, 출하 후의 제품에서는 연산된 거리 d에 계수 β를 곱한 것을 최종적인 연산 거리 d라고 해도 좋다. 외기(外氣) 온도를 측정해 두고, 외기 온도에 따라 광속 c가 다른 경우에는, 광속 c를 보정하는 연산을 행하고 나서, 거리 연산을 행할 수도 있다. 연산 회로에 입력된 신호와 실제 거리의 관계를 미리 메모리에 기억해 두고, 룩업 테이블 방식에 의해서, 거리를 연산해도 좋다. 센서 구조에 따라서도 연산 방법은 변경할 수 있으며, 이것에는 종래부터 알려져 있는 연산 방법을 이용할 수 있다.
이상과 같이, 본 실시 형태에서는, 판독 회로 RC1이 배치되는 제4 반도체 영역(SR)은, 그 일부가 화소 영역(PA1)의 모서리부에 위치하고 있다. 즉, 화소 영역(PA1)과 제4 반도체 영역(SR)(판독 회로 RC1이 배치되는 영역)이, 일부 중복되어 설정된다. 따라서 거리 화상 센서(1)에서는, 판독 회로 RC1이 적절히 배치되면서도, 개구율의 저하와 센서 면적의 이용 효율의 저하를 각각 억제할 수 있다.
화소 영역(PA1)의 모서리부에까지 전하 발생 영역이 연장되어 있으면, 전하 발생 영역에 있어서의 화소 영역(PA1)의 모서리부에 대응하는 영역에서 발생한 전하는, 화소 영역(PA1)의 중앙부에 배치되어 있는 제1 반도체 영역(FD1)까지의 이동거리가 길다. 이 때문에, 상기 모서리부에 대응한 영역에서 발생한 전하의 제1 반도체 영역(FD1)으로의 전송 시간이 길어져, 신호 전하의 제1 반도체 영역(FD1)으로의 전송 효율이 악화된다. 이것에 대하여, 본 실시 형태에서는, 상술한 것처럼, 화소 영역(PA1)의 모서리부에는, 전하 발생 영역이 배치되어 있지 않으므로, 이동거리가 길어지는 영역에서부터 신호 전하가 전송되는 일은 없다. 이 때문에, 신호 전하의 제1 반도체 영역(FD1)으로의 전송 효율이 향상된다.
제4 반도체 영역(SR)에 의해, 당해 제4 반도체 영역(SR)의 바로 아래 영역의 포텐셜이 높아진다. 이 때문에, 신호 전하를 제1 반도체 영역(FD1)으로 전송할 때에, 포텐셜 구배가 커져, 전하 발생 영역(포토 게이트 전극(PG1)의 바로 아래 영역)으로부터 제1 반도체 영역(FD1)으로 전송되는 신호 전하의 이동 속도가 고속이 된다. 따라서 신호 전하의 제1 반도체 영역(FD1)으로의 전송 효율이 더욱 향상된다.
이것들에 의해, 본 실시 형태에 따른 거리 화상 센서(1)에 의하면, 거리 검출 정밀도를 향상시킬 수 있다.
그런데, 본 실시 형태에서는, 제1 반도체 영역(FD1)은 포토 게이트 전극(PG1)의 내측에 위치하고 있어, 제1 반도체 영역(FD1)의 면적이 포토 게이트 전극(PG1)의 면적에 비하여 작게 설정되어 있다. 이 때문에, 포토 게이트 전극(PG1)의 바로 아래 영역(전하 발생 영역)에 있어서의 제1 반도체 영역(FD1)에 전하를 전송 가능한 영역의 면적에 비해, 제1 반도체 영역(FD1)의 면적이 상대적으로 크게 저감(低減)된다. 제1 반도체 영역(FD1)으로 전송되어, 축적된 전하(전하량 Q1, Q2)는, 제1 반도체 영역(FD1)의 정전 용량(Cfd)에 의해, 하기 관계식으로 표현되는 전압 변화(ΔV)를 각각 발생시킨다.
ΔV=Q1/Cfd
ΔV=Q2/Cfd
따라서 제1 반도체 영역(FD1)의 면적이 저감되면, 제1 반도체 영역(FD1)의 정전 용량(Cfd)도 저감되어, 발생하는 전압 변화(ΔV)가 커진다. 즉, 전하 전압 변환 게인이 높아진다. 이 결과, 거리 화상 센서(1)의 고감도화를 도모할 수 있다.
제4 반도체 영역(SR)이, 화소 영역(PA1)의 모든 모서리부에 배치되어 있다. 이것에 의해, 신호 전하의 제1 반도체 영역(FD1)으로의 전송 효율이 보다 한층 향상된다.
그 일부가 임의의 하나의 화소 영역(PA1)의 모서리부에 위치하는 제4 반도체 영역(SR)의 잔부(殘部)는, 상기 임의의 하나의 화소 영역(PA1)의 이웃에 위치하는 화소 영역(PA1)의 모서리부에 위치하고 있다. 이것에 의해, 서로 이웃하는 복수의 화소 영역(PA1)이 구비되어 있어도, 개구율의 저하와 센서 면적의 이용 효율의 저하를 억제할 수 있다.
본 실시 형태에서는, 0도의 타이밍에서 제1 반도체 영역(FD1)에 축적된 신호 전하가, 전압 출력 Vout1로서 제1 반도체 영역(FD1)으로부터 판독된다. 그리고 180도의 타이밍에서 제1 반도체 영역(FD1)에 축적된 신호 전하가, 전압 출력 Vout2로서 제1 반도체 영역(FD1)으로부터 판독된다. 포토 게이트 전극(PG1)(포토 게이트 전극(PG1)의 바로 아래의 전하 발생 영역)을 포함하는 하나의 화소 영역(PA1)이 한 화소에 대응하고, 동일 화소로부터의 출력에 기초하여 거리가 연산된다. 이 때문에, 복수의 화소 영역이 한 화소에 대응하는 구성에 비해서, 거리 연산의 편차를 저감시킬 수 있다. 또, 센서 면적의 이용 효율을 높일 수 있고, 공간 해상도를 향상시킬 수 있다.
검출용 게이트 신호 S1은 90도의 타이밍에서 90도의 위상 시프트가 주어지고, 180도의 타이밍에서 180도의 위상 시프트가 주어지고, 270도의 타이밍에서 270도의 위상 시프트가 주어지고 있어도 좋다. 이 경우, 0도, 90도, 180도 및 270도의 타이밍에서 제1 반도체 영역(FD1)에 축적된 신호 전하가, 출력으로서 제1 반도체 영역(FD1)으로부터 판독되고, 이들 출력에 기초하여 거리가 연산된다.
제3 반도체 영역(FD3)과 제3 게이트 전극(TX3)은, 화소 영역(PA1)의 변을 따르도록 전하 발생 영역(포토 게이트 전극(PG1)의 바로 아래 영역)의 외측에 배치되어 있다. 이것에 의해, 개구율의 저하의 억제를 도모하면서, 불요 전하 배출 영역을 배치할 수 있다.
제1 게이트 전극(TX1)은 제1 반도체 영역(FD1)의 둘레 전체를 둘러싸고 있기 때문에, 신호 전하는 제1 반도체 영역(FD1)의 전방위(全方位)로부터 제1 반도체 영역(FD1)에 수집된다. 이 결과, 촬상 영역의 면적 효율(개구율)을 높일 수 있다.
제3 반도체 영역(FD3)은 행방향 또는 열방향에서 서로 이웃하는 전하 발생 영역(포토 게이트 전극(PG1)의 바로 아래 영역)의 사이에 위치하고 있다. 즉, 행방향 또는 열방향에서 서로 이웃하는 전하 발생 영역은, 제3 반도체 영역(FD3)에 의해 전기적으로 분리된다. 이것에 의해, 화소 영역(PA1)의 사이에서의 누화(crosstalk)의 발생을 억제할 수 있다. 행방향과 열방향으로 교차하는 방향에서 서로 이웃하는 전하 발생 영역의 사이에는, 제4 반도체 영역(SR)이 위치하고 있다. 따라서 행방향과 열방향으로 교차하는 방향에서 서로 이웃하는 전하 발생 영역은, 제4 반도체 영역(SR)에 의해 전기적으로 분리된다. 이것에 의해서도, 화소 영역(PA1)의 사이에서의 누화의 발생을 억제할 수 있다.
이어서, 도 13~도 15를 참조하여, 본 실시 형태의 변형예에 따른 거리 화상 센서(1)의 구성을 설명한다.
도 13에 도시된 변형예에서는, 거리 화상 센서(1)의 각 화소 P(m, n)가, 행방향 또는 열방향으로 서로 이웃하는 두 개의 화소 영역(PA1, PA2)을 포함하고 있는 점에서, 상술한 실시 형태와 상위하다. 도 13은 변형예에 따른 거리 화상 센서의 화소의 구성을 설명하기 위한 모식도이다. 도 14는 도 13에 있어서의 XIV－XIV선을 따른 단면 구성을 나타내는 도면이다.
변형예에서는, 화소 영역(PA1)에 배치되는 제1 유닛과 화소 영역(PA2)에 배치되는 제2 유닛이, 행방향 및 열방향으로 서로 이웃하여 배치되어 있다. 행방향 또는 열방향으로 서로 이웃하여 배치된 제1 및 제2 유닛이, 한 화소 P(m, n)를 형성하고 있다. 화소 영역(PA1, PA2)은 평면에서 볼 때 대략 다각형상을 나타내고 있다. 본 실시 형태에서는, 각 화소 영역(PA1, PA2)은 구형상(상세하게는, 정사각형 모양)을 나타내고 있다. 화소 영역(PA1)과 화소 영역(PA2)은, 촬상 영역(1B)에 있어서, 행방향 및 열방향으로 교호로 배치되어 있고, 행방향 및 열방향으로 연속해 있다.
변형예에 따른 거리 화상 센서(1)는, 화소 영역(PA1)에 있어서, 포토 게이트 전극(PG1)과, 제1 게이트 전극(TX1)과, 제1 반도체 영역(FD1)과, 복수의 제4 반도체 영역(SR)을 구비하고 있다. 거리 화상 센서(1)는, 화소 영역(PA2)에 있어서, 포토 게이트 전극(PG2)과, 제2 게이트 전극(TX2)과, 제2 반도체 영역(FD2)과, 복수의 제4 반도체 영역(SR)을 구비하고 있다.
포토 게이트 전극(PG1)은, 화소 영역(PA1)에 있어서, 개구(LIa)에 대응해 배치되어 있다. 포토 게이트 전극(PG2)은, 화소 영역(PA2)에 있어서, 개구(LIa)에 대응해 배치되어 있다. 포토 게이트 전극(PG1, PG2)은, 화소 영역(PA1, PA2)의 모서리부를 제외한, 화소 영역(PA1, PA2)의 각 변까지 가장자리가 연장되어 있다. 포토 게이트 전극(PG1, PG2)은, 각각의 가장자리가 화소 영역(PA1, PA2)의 각 변까지 연장되어 있음으로써, 행방향 및 열방향으로 연속해 있다. 포토 게이트 전극(PG1, PG2)은, 각 화소 영역(PA1, PA2)에 있어서, 외측의 윤곽 형상이 대략 「＋」형상을 나타내고, 내측의 윤곽 형상이 대략 구형상(상세하게는, 정사각형 모양)을 나타내고 있다. 포토 게이트 전극(PG1, PG2)은 폴리 실리콘으로 이루어지지만, 다른 재료를 이용해도 좋다.
제2 반도체 영역(FD2)은 포토 게이트 전극(PG2)에 둘러싸이도록 포토 게이트 전극(PG2)의 내측에 배치되어 있다. 제2 반도체 영역(FD2)은, 포토 게이트 전극(PG2)의 바로 아래 영역으로부터 공간적으로 이간되어 배치되어 있다. 즉, 제2 반도체 영역(FD2)은 수광 영역에 둘러싸이도록 수광 영역의 내측이면서 또한 수광 영역으로부터 공간적으로 이간되어 배치되어 있다.
제2 반도체 영역(FD2)은, 평면에서 볼 때 대략 다각형상을 나타내고 있다. 본 변형예에서는, 제2 반도체 영역(FD2)은 구형상(상세하게는, 정사각형 모양)을 나타내고 있다. 제2 반도체 영역(FD2)은 신호 전하 수집 영역으로서 기능한다. 제2 반도체 영역(FD2)은 고불순물 농도의 n형 반도체로 이루어진 영역으로, 플로팅 디퓨전 영역이다.
제2 게이트 전극(TX2)은 포토 게이트 전극(PG2)(수광 영역)과 제2 반도체 영역(FD2)의 사이에 배치되어 있다. 제2 게이트 전극(TX2)은 제2 반도체 영역(FD2)을 둘러싸도록 제2 반도체 영역(FD2)의 외측에 위치하고 있음과 아울러, 포토 게이트 전극(PG2)에 둘러싸이도록 포토 게이트 전극(PG2)의 내측에 위치하고 있다. 제2 게이트 전극(TX2)은 포토 게이트 전극(PG2)과 제2 반도체 영역(FD2)의 사이에 끼도록, 포토 게이트 전극(PG2) 및 제2 반도체 영역(FD2)으로부터 공간적으로 이간되어 배치되어 있다. 포토 게이트 전극(PG2)과 제2 게이트 전극(TX2)은, 제2 반도체 영역(FD2)을 중심으로 하여, 제2 반도체 영역(FD2)측으로부터 제2 게이트 전극(TX2), 포토 게이트 전극(PG2)의 순서로 동심 모양으로 배치되어 있다.
제2 게이트 전극(TX2)은, 평면에서 볼 때 대략 다각형 환상을 나타내고 있다. 본 실시 형태에서는, 제2 게이트 전극(TX2)은 구형 환상을 나타내고 있다. 제2 게이트 전극(TX2)은 폴리 실리콘으로 이루어지지만, 이들은 다른 재료를 이용해도 좋다. 제2 게이트 전극(TX2)은 전송 전극으로서 기능한다.
제4 반도체 영역(SR)은 화소 영역(PA2)의 모서리부이면서 또한 포토 게이트 전극(PG2)의 외측에도 배치되어 있다. 행방향 및 열방향으로 서로 이웃하는 제4 반도체 영역(SR)은 일체로 형성되어 있다. 즉, 일부가 하나의 화소 영역(PA1)의 모서리부에 위치하는 제4 반도체 영역(SR)의 잔부는, 상기 하나의 화소 영역(PA1)의 이웃에 위치하는 세 개의 화소 영역(PA1, PA2)의 모서리부에 각각 위치하고 있다. 또, 일부가 하나의 화소 영역(PA2)의 모서리부에 위치하는 제4 반도체 영역(SR)의 잔부는, 상기 하나의 화소 영역(PA2)의 이웃에 위치하는 세 개의 화소 영역(PA1, PA2)의 모서리부에 각각 위치하고 있다. 이것에 의해, 행방향 및 열방향으로 서로 이웃하는 네 개의 화소 영역(PA1, PA2)에 있어서, 이들 화소 영역(PA1, PA2)의 중심부에 위치하는 네 개의 제4 반도체 영역(SR)은 하나의 팔각형상을 나타낸다.
제4 반도체 영역(SR)에는 판독 회로 RC1, RC2가 배치된다. 판독 회로 RC1은 화소 영역(PA1)마다 마련되고, 판독 회로 RC2는 화소 영역(PA2)마다 마련되어 있다. 판독 회로 RC1은 대응하는 화소 영역(PA1)의 제1 반도체 영역(FD1)에 축적된 전하량에 대응하는 신호를 판독한다. 판독 회로 RC2는 대응하는 화소 영역(PA2)의 제2 반도체 영역(FD2)에 축적된 전하량에 대응하는 신호를 판독한다.
제2 반도체 영역(FD2)의 두께/불순물 농도는 이하와 같다.
제2 반도체 영역(FD2)：두께 0.1~0.4㎛/불순물 농도 1×1018~1020cm－3
절연층(1E)에는, 제2 반도체 영역(FD2)의 표면을 노출시키기 위한 컨택트홀(도시하지 않음)도 마련되어 있다. 컨택트홀 내에는, 제2 반도체 영역(FD2)을 외부에 접속시키기 위한 도체(도시하지 않음)가 배치된다.
반도체 기판(1A)에 있어서의 포토 게이트 전극(PG1, PG2)에 대응하는 영역(포토 게이트 전극(PG1, PG2)의 바로 아래 영역)은, 입사광에 따라 전하가 발생하는 전하 발생 영역으로서 기능한다. 따라서 전하 발생 영역은, 포토 게이트 전극(PG1, PG2) 및 개구(LIa)의 형상에 대응해 있다. 즉, 전하 발생 영역은, 각 화소 영역(PA1, PA2)에 있어서, 화소 영역(PA1, PA2)의 모서리부를 제외한, 화소 영역(PA1, PA2)의 각 변까지 가장자리가 연장되어 있다. 상세하게는, 전하 발생 영역은, 각 화소 영역(PA1, PA2)에 있어서, 외측의 윤곽 형상이 대략 「＋」형상을 나타내고, 내측의 윤곽 형상이 대략 구형상(상세하게는, 정사각형 모양)을 나타내고 있다. 전하 발생 영역은, 각각의 가장자리가 화소 영역(PA1, PA2)의 각 변까지 연장되어 있음으로써, 행방향 및 열방향으로 연속해 있다.
도 15는 화소의 구성을 설명하기 위한 모식도이다. 도 16은 실제의 각종 신호의 타이밍 차트이다.
하나의 화소에 주목하면, 축적 기간에 있어서, 펄스 구동 신호 SP에 기초한 신호가 광원에 인가되고, 이것에 동기하여, 검출용 게이트 신호 S1이, 제1 게이트 전극(TX1)에 인가된다. 그리고 검출용 게이트 신호 S2가 검출용 게이트 신호 S1에 소정의 위상차(예를 들어, 180도의 위상차)로 제2 게이트 전극(TX2)에 인가된다. 즉, 제1 게이트 전극(TX1)과 제2 게이트 전극(TX2)에는, 서로 다른 위상의 전하 전송 신호가 주어진다. 판독 회로 RC2도, 판독 회로 RC1와 같이, 도 15에 도시된 바와 같이, 소스 팔로워 트랜지스터(TR1), 선택 트랜지스터(TR2), 및 리셋 트랜지스터(TR3)를 구비하고 있다.
리셋 신호가 순간적으로 ON 되고, 이어서 OFF 된 후, 검출용 게이트 신호 S1, S2의 펄스가 제1 및 제2 게이트 전극(TX1, TX2)에 순차적으로 인가되고, 추가로, 이것에 동기하여 전하 전송이 순차적으로 행해진다. 그리고 제1 및 제2 반도체 영역(FD1, FD2) 내에 신호 전하가 적산되어 축적된다. 그 후, 판독 기간에 있어서, 제1 및 제2 반도체 영역(FD1, FD2) 내에 축적된 신호 전하가 판독된다.
제1 게이트 전극(TX1)과 제2 게이트 전극(TX2)에는, 서로 다른 위상의 전하 전송 신호가 주어진다. 제2 게이트 전극(TX2)에, 하이 레벨의 신호(양 전위)가 주어지면, 제2 게이트 전극(TX2) 아래의 포텐셜이 반도체 기판(1A)에 있어서의 포토 게이트 전극(PG1, PG2)의 바로 아래 영역의 포텐셜에 비해서 낮아진다. 이것에 의해, 음의 전하(전자)는, 제2 게이트 전극(TX2)의 방향으로 끌어 당겨져, 제2 반도체 영역(FD2)에 의해서 형성되는 포텐셜 우물 내에 축적된다. 제2 게이트 전극(TX2)은, 입력된 신호에 따라서, 신호 전하를 제2 반도체 영역(FD2)에 유입시킨다. 제2 게이트 전극(TX2)에 로우 레벨의 신호(예를 들어, 그라운드 전위)가 주어지면, 제2 게이트 전극(TX2)에 의한 포텐셜 장벽이 생긴다. 따라서 반도체 기판(1A)에서 발생한 전하는, 제2 반도체 영역(FD2) 내에는 끌어 당겨지지 않다.
전하 발생 영역(주로 포토 게이트 전극(PG1)의 바로 아래 영역)에서 발생한 전하는, 제1 게이트 전극(TX1)에 하이 레벨의 검출용 게이트 신호 S1이 주어지고 있는 경우에는, 제1 반도체 영역(FD1)에 의해서 구성되는 포텐셜 우물에 신호 전하로서 유입된다. 제1 반도체 영역(FD1)에 축적된 신호 전하는, 축적된 전하량 Q1에 대응한 전압 출력 Vout1로서 제1 반도체 영역(FD1)으로부터 판독된다. 전하 발생 영역(주로 포토 게이트 전극(PG2)의 바로 아래 영역)에서 발생한 전하는, 제2 게이트 전극(TX2)에 하이 레벨의 검출용 게이트 신호 S2가 주어지고 있는 경우에는, 제2 반도체 영역(FD2)에 의해서 구성되는 포텐셜 우물에 신호 전하로서 유입된다. 제2 반도체 영역(FD2)에 축적된 신호 전하는, 축적된 전하량 Q2에 대응한 전압 출력 Vout2로서 제2 반도체 영역(FD2)으로부터 판독된다.
포토 게이트 전극(PG1, PG2)에 주어지는 전위 VPG는, 전위 VTX1, VTX2보다 낮게 설정되어 있다. 또, 전위 VPG는 검출용 게이트 신호 S1, S2가 로우 레벨일 때의 전위보다 높게 설정되어 있다.
본 변형예에 있어서도, 상술한 실시 형태와 같이, 판독 회로 RC1, RC2가 적절히 배치되면서도, 개구율의 저하와 센서 면적의 이용 효율의 저하를 각각 억제할 수 있다.
화소 영역(PA2)의 모서리부에도, 전하 발생 영역이 배치되어 있지 않으므로, 이동거리가 길어지는 영역에서부터 신호 전하가 전송되는 일은 없다. 이 때문에, 신호 전하의 제2 반도체 영역(FD2)으로의 전송 효율도 향상된다. 제4 반도체 영역(SR)에 의해, 신호 전하를 제2 반도체 영역(FD2)으로 전송할 때에, 포텐셜 구배가 커지기 때문에, 제2 반도체 영역(FD2)으로 전송되는 신호 전하의 이동 속도도 고속이 된다. 따라서 신호 전하의 제2 반도체 영역(FD2)으로의 전송 효율도 더욱 향상된다.
본 변형예에서는, 제1 및 제2 반도체 영역(FD1, FD2)은 포토 게이트 전극(PG1, PG2)의 내측에 위치하고 있어, 제1 및 제2 반도체 영역(FD1, FD2)의 면적이 포토 게이트 전극(PG1, PG2)의 면적에 비하여 작게 설정되어 있다. 따라서 상술한 실시 형태와 마찬가지로, 전하 전압 변환 게인이 높아져, 거리 화상 센서(1)의 고감도화를 도모할 수 있다.
복수의 화소 영역(PA1, PA2)의 전하 발생 영역끼리가 일체적으로 형성되고, 복수의 화소 영역(PA1, PA2)의 포토 게이트 전극(PG1, PG2)끼리가 일체적으로 형성되어 있다. 이것에 의해, 센서 면적의 이용 효율을 높일 수 있다. 또, 복수의 화소 영역(PA1, PA2)의 제4 반도체 영역(SR)끼리가 일체적으로 형성되어 있다. 이것에 의해서, 센서 면적의 이용 효율을 높일 수 있다.
제2 게이트 전극(TX2)은 제2 반도체 영역(FD2)의 둘레 전체를 둘러싸고 있다. 이 때문에, 신호 전하는 제2 반도체 영역(FD2)의 전방위로부터 제2 반도체 영역(FD2)에 수집된다. 이 결과, 촬상 영역의 면적 효율(개구율)을 높일 수 있다.
이상, 본 발명의 매우 적합한 실시 형태에 대해 설명해 왔지만, 본 발명은 반드시 상술한 실시 형태로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경이 가능하다.
화소 영역(PA1, PA2)의 형상은 구형상(정사각형 모양)으로 한정되지 않는다. 화소 영역(PA1, PA2)의 형상은, 예를 들어, 삼각형상 또는 5 이상의 다각형상이라도 좋다.
거리 화상 센서(1)는 표면 입사형 거리 화상 센서로 한정되지 않는다. 거리 화상 센서(1)는 이면 조사형의 거리 화상 센서라도 좋다.
입사광에 따라 전하가 발생하는 전하 발생 영역을 포토 다이오드(예를 들어, 매입형의 포토 다이오드 등)에 의해 구성해도 좋다. 거리 화상 센서(1)는 화소 P(m, n)가 이차원 모양으로 배치된 것으로 한정되는 일 없이, 화소 P(m, n)가 일차원 모양으로 배치된 것이어도 좋다.
본 실시 형태에 따른 거리 화상 센서(1)에 있어서의 p형 및 n형의 각 도전형은, 상술한 것과는 반대로 되도록 바꿔 넣어져 있어도 좋다.
[산업상의 이용 가능성]
본 발명은 공장의 제조 라인에 있어서의 제품 모니터, 또는 차량 등에 탑재되는 거리 센서 및 거리 화상 센서에 이용할 수 있다.
1: 거리 화상 센서, 1A: 반도체 기판,
1B: 촬상 영역, FD1: 제1 반도체 영역,
FD2: 제2 반도체 영역, FD3: 제3 반도체 영역,
P: 화소, PA1, PA2: 화소 영역,
PG1, PG2: 포토 게이트 전극, RC1, RC2: 판독 회로,
SR: 제4 반도체 영역, TX1: 제1 게이트 전극,
TX2: 제2 게이트 전극, TX3: 제3 게이트 전극.

Claims (9)

  1. 다각형상의 화소 영역에 있어서의 모서리부(角部)를 제외한 영역 내에 배치되어, 입사광에 따라 전하가 발생하는 전하 발생 영역과,
    상기 화소 영역의 중심부이면서 또한 상기 전하 발생 영역에 둘러싸이도록 상기 전하 발생 영역의 내측에 배치되어, 상기 전하 발생 영역으로부터의 신호 전하를 수집하는 신호 전하 수집 영역과,
    상기 전하 발생 영역의 위에 배치되는 포토 게이트 전극과,
    상기 신호 전하 수집 영역과 상기 전하 발생 영역의 사이에 배치되어, 입력된 신호에 따라 상기 전하 발생 영역으로부터의 신호 전하를 상기 신호 전하 수집 영역에 유입시키는 전송 전극과,
    일부가 상기 화소 영역의 상기 모서리부에 위치함과 아울러 잔부가 상기 화소 영역의 외측에 위치하여, 상기 신호 전하 수집 영역과는 다른 도전형이면서 또한 주위보다도 불순물 농도가 높은 반도체 영역과,
    상기 반도체 영역에 배치되어 상기 신호 전하 수집 영역에 축적된 전하량에 대응하는 신호를 판독하는 판독 회로를 구비하고 있는 거리 센서.
  2. 청구항 1에 있어서,
    상기 화소 영역의 모든 상기 모서리부에 대해서 상기 반도체 영역이 배치되어 있는 거리 센서.
  3. 청구항 1 또는 청구항 2에 있어서,
    서로 이웃하는 복수의 상기 화소 영역을 구비하고 있고,
    상기 반도체 영역의 상기 잔부(殘部)는, 이웃에 위치하는 상기 화소 영역의 상기 모서리부에 위치하고 있는 거리 센서.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 화소 영역의 변을 따르도록 상기 전하 발생 영역의 외측에 배치되어, 상기 전하 발생 영역으로부터의 불요 전하를 배출하는 불요 전하 배출 영역과,
    상기 불요 전하 배출 영역과 상기 전하 발생 영역의 사이에 배치되어, 입력된 신호에 따라 상기 전하 발생 영역으로부터의 불요 전하를 상기 불요 전하 배출 영역에 유입시키는 불요 전하 배출 게이트 전극을 추가로 구비하고 있는 거리 센서.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 전송 전극에는, 소정의 타이밍에서 간헐적으로 위상 시프트가 주어진 전하 전송 신호가 주어지는 거리 센서.
  6. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    서로 이웃하는 복수의 상기 화소 영역을 구비하고 있고,
    상기 복수의 화소 영역의 상기 전하 발생 영역끼리가 일체적으로 형성되고,
    상기 복수의 화소 영역의 상기 포토 게이트 전극끼리가 일체적으로 형성되어 있는 거리 센서.
  7. 청구항 6에 있어서,
    상기 복수의 화소 영역의 상기 전송 전극에는, 서로 다른 위상의 전하 전송 신호가 각각 주어지는 거리 센서.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 신호 전하 수집 영역은 평면에서 볼 때 구(矩)형상이고,
    상기 전송 전극은 대략 다각형 환상(環狀)을 나타내고 있는 거리 센서.
  9. 일차원 모양 또는 이차원 모양으로 배치된 복수의 유닛으로 이루어진 촬상 영역을 반도체 기판상에 구비하고, 상기 유닛으로부터 출력되는 전하량에 기초하여, 거리 화상을 얻는 거리 화상 센서로서,
    상기 유닛 각각이, 청구항 1 내지 청구항 8 중 어느 한 항에 기재된 거리 센서인 거리 화상 센서.
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