KR20140133538A - 패턴 형성 방법 - Google Patents

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Abstract

미세한 패턴의 패턴 형성 방법에서는, 기판 상에 형성된 친소액성 변환 기능을 갖는 발액성의 제 1 막에 대해, 제 1 패턴이 형성되는 제 1 패턴 형성 영역을 친액성으로 변화시켜 막두께를 감소시키는 제 1 공정과, 제 1 막 상에 표면이 평탄한 제 2 막을 형성하는 제 2 공정과, 제 2 막을 건조시켜 제 1 패턴 형성 영역에 제 1 패턴을 형성하는 제 3 공정을 갖는다.

Description

패턴 형성 방법{PATTERN FORMING METHOD}
본 발명은, 전기 배선 혹은 반도체용 전극, 또는 이들의 프리커서의 형성에 이용되는 패턴 형성 방법에 관한 것으로, 특히, 발액성 및 친액성을 제어하여, 높은 생산성으로 미세한 패턴, 예를 들어, 선폭이 50 ㎛ 보다 작은 패턴을 형성하는 패턴 형성 방법에 관한 것이다.
최근, 전자 회로의 배선, 및 기판 상에 전기 배선 패턴 등의 미세 패턴을 형성하는 기술이 주목받고 있다. 이 미세 패턴의 형성에는, 예를 들어, 잉크젯 방식의 액체 토출 헤드 (잉크젯 헤드) 가 사용된다. 이 경우, 금속 입자 또는 수지 입자를 확산시킨 액체를 잉크젯 헤드로부터 타적하여 패턴을 묘화하고, 가열 등에 의해 경화시켜 전기 배선 패턴이 형성된다.
또, 현재, PET 또는 PEN 등의 플렉시블한 기판 (지지체) 상에 발액성의 막을 형성하고, 그 위에, 상기 서술한 전자 회로의 배선 및 기판 상에 전기 배선 패턴 등의 미세 패턴을 형성하는 것도 이루어지고 있다. 이들은, 박막 트랜지스터 (이하, TFT 라고 한다) 의 게이트 전극, 소스 전극, 드레인 전극의 형성에 이용되고 있다.
특허문헌 1 에는, 기판, 젖음성 변화층, 도전층, 반도체층으로 구성된 적층 구조체가 개시되어 있다. 젖음성 변화층은, 열, 자외선, 전자선, 플라즈마 등의 에너지를 부여함으로써 임계 표면 장력이 변화하는 것이며, 젖음성 변화층에는, 상대적으로 임계 표면 장력이 큰 고표면 에너지부와, 상대적으로 임계 표면 장력이 작은 저표면 에너지부가 형성되어 있다. 고표면 에너지부에 도전층이 형성되어 있고, 적어도 저표면 에너지부에 접하도록 하여 반도체층이 형성되어 있다. 임계 표면 장력을 표면 자유 에너지라고도 한다.
또한, 젖음성 변화층은, 자외선을 조사함으로써, 에너지가 부여되어 고표면 에너지부로 변화함과 함께, 약간의 막감소가 생긴다. 이 막감소에 의해 고표면 에너지부와 저표면 에너지부의 경계 라인에 단차가 생겨 마치 뱅크와 같이 되어 있다.
특허문헌 1 에서는 도전층을 형성하기 위해, 잉크젯에 의해 친액성의 잉크를 친액면인 고표면 에너지부로 토출한다. 이 때, 친액성의 잉크는 착탄하여 젖어 퍼진다. 그러나, 특허문헌 1 에서는, 고표면 에너지부와 저표면 에너지부의 경계에 3 차원적인 단차를 형성함으로써, 저표면 에너지부의 영역까지 잉크가 비어져나오는 것을 방지하는 것이 가능해진다. 그 결과, 패턴 (도전층) 의 에지 형상을 양호하게 할 수 있어, 특성이 균일한 전자 소자를 제조할 수 있다.
특허문헌 1 에 개시되어 있는 바와 같이, 자외선 등의 에너지가 부여되어 친액성 (고표면 에너지부) 으로 변화함과 함께, 막두께가 줄어드는 친소수 변환층 (젖음성 변화층) 을 사용하여 패턴 (도전층) 을 형성하는 경우, 이하와 같이 하여 패턴 (도전층) 을 형성할 수 있다.
먼저, 도 14(a) 에 나타내는 바와 같이, 지지체 (120) 상에 원래 발액성을 갖는 친소액 (親疎液) 변환층 (122) 을 형성한다. 그리고, 친소액 변환층 (122) 에, 예를 들어, 자외선을 조사하여 발액부 (122a) 와 친액부 (122b) 를 형성한다. 이 자외선 조사에 의해, 발액부 (122a) 와 친액부 (122b) 사이에 단차가 생긴다. 이 상태에서, 패턴 (도전층) 이 되는 액막 (124) 을 균일한 두께로 형성하면, 단차를 따라 액막 (124) 의 표면에도 단차가 생긴다. 이 때문에, 표면이 평탄하지 않은 액막 (124) 이 형성된다. 이 표면이 평탄하지 않은 액막 (124) 이란, 그 표면이 하지의 발액부 (122a) 와 친액부 (122b) 사이의 단차가 반영된 것이다.
그 후, 액막 (124) 이 발액부 (122a) 에서 밀려나, 도 14(b) 에 나타내는 바와 같은 패턴 (도전층) (126) 이 형성된다.
또, 도 15(a) 에 나타내는 바와 같이, 지지체 (120) 상에, 원래 발액성을 갖는 친소액 변환층 (122) 을 형성한다. 그리고, 친소액 변환층 (122) 에, 예를 들어, 자외선을 조사하여 발액부 (122a) 와 친액부 (122b) 를 형성한다. 이 경우, 발액부 (122a) 와 친액부 (122b) 사이에 단차는 없고 평탄하다. 이 상태로, 패턴 (도전층) 이 되는 액막 (124) 을 균일한 두께로 형성하면, 표면이 평탄한 액막 (124) 이 형성된다.
그 후, 액막 (124) 이 발액부 (122a) 에서 밀려나, 도 15(b) 에 나타내는 바와 같은 패턴 (도전층) (126) 이 형성된다.
일본 공개특허공보 2009-26901호
상기 서술한 바와 같이 하여, 종래, 패턴 (도전층) 을 형성하고 있다. 그러나, 도 14(a) 에 나타내는 바와 같이 액막 (124) 이 친소액 변환층 (122) 의 표면 형상을 반영하여, 그 표면이 평탄하지 않은 경우, 디웨팅 (dewetting) 시간이 길어, 패턴 형성에 시간이 걸린다.
또, 상기 서술한 도 15(a) 에 나타내는 바와 같이 친소액 변환층 (122) 의 표면이 평탄하여, 액막 (124) 도 표면이 평탄한 경우, 도 14(a) 에 나타내는 구성보다 디웨팅 시간이 길어, 패턴 형성에 더욱 시간이 걸린다.
이와 같이 패턴 형성시에, 디웨팅 시간이 길면, 패턴 (도전층) (126) 에 필요로 하는 시간이 걸려, 생산성이 나빠진다는 문제점이 있다. 나아가서는, 디웨팅 시간이 긴 경우에는, 패턴 (도전층) (126) 이 되기 전에 액막 (124) 이 건조될 우려가 있다. 이와 같은 패턴 형성 방법을, 예를 들어, TFT 의 제조에 적용했을 경우, 높은 생산성이 얻어지지 않는다.
본 발명의 목적은, 상기 종래 기술에 기초하는 문제점을 해소하여, 미세한 패턴의 형성에 필요로 하는 시간을 단축할 수 있어, 생산성이 우수한 패턴 형성 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명은, 미세한 패턴의 패턴 형성 방법으로서, 기판 상에 형성된 친소액성 변환 기능을 갖는 발액성의 제 1 막에 대해, 제 1 패턴이 형성되는 제 1 패턴 형성 영역을 친액성으로 변화시켜 막두께를 감소시키는 제 1 공정과, 제 1 막 상에 표면이 평탄한 제 2 막을 형성하는 제 2 공정과, 제 2 막을 건조시켜 제 1 패턴 형성 영역에 제 1 패턴을 형성하는 제 3 공정을 갖는 것을 특징으로 하는 패턴 형성 방법을 제공하는 것이다.
또한, 미세한 패턴이란, 선폭이 50 ㎛ 보다 작은 패턴을 말한다.
제 2 막은, 표면 장력을 σ (N/m) 로 하고, 막두께를 δ (m) 로 하고, 제 1 패턴 형성 영역과 제 1 패턴 형성 영역 이외의 제 1 비패턴 형성 영역으로 구성되는 요철의 피치를 p (m) 로 하고, 제 1 막과 제 2 막으로 결정되는 하마카 상수를 aH (J) 로 할 때, σ < 0.153p1.947 × δ-3.84 × ｜aH｜1.022 를 만족하는 도포액을 사용하여 형성되는 것이 바람직하다. 요철의 피치는, 제 1 패턴 형성 영역과 제 1 비패턴 형성 영역이 라인 앤드 스페이스 패턴을 구성하는 것일 때, 1 개의 라인의 폭과 1 개의 스페이스의 폭의 합계의 폭이다.
예를 들어, 제 1 공정은, 자외선 조사에 의해 제 1 패턴 형성 영역이 친액성으로 변화하여 막두께가 감소하는 공정이다.
예를 들어, 또한, 제 1 패턴이 형성된 제 1 막을 덮도록 하여, 표면이 평탄한 친소액성 변환 기능을 갖는 발액성의 제 3 막을 형성하는 제 4 공정과, 표면이 평탄한 제 3 막에 대해, 제 2 패턴이 형성되는 제 2 패턴 형성 영역을 친액성으로 변화시켜 막두께를 감소시키는 제 5 공정과, 제 3 막 상에 표면이 평탄한 제 4 막을 형성하는 제 6 공정과, 제 4 막을 건조시켜 제 2 패턴 형성 영역에 제 2 패턴을 형성하는 제 7 공정을 갖는다.
예를 들어, 제 5 공정은, 자외선 조사에 의해 제 2 패턴 형성 영역이 친액성으로 변화하여 막두께가 감소하는 공정이다.
제 4 막은, 표면 장력을 σ (N/m) 로 하고, 막두께를 δ (m) 로 하고, 제 2 패턴 형성 영역과 제 2 패턴 형성 영역 이외의 제 2 비패턴 형성 영역으로 구성되는 요철의 피치를 p (m) 로 하고, 제 4 막과 제 3 막으로 결정되는 하마카 상수를 aH (J) 로 할 때, σ < 0.153p1.947 × δ-3.84 × ｜aH｜1.022 를 만족하는 도포액을 사용하여 형성되는 것이 바람직하다. 요철의 피치는, 제 2 패턴 형성 영역과 제 2 비패턴 형성 영역이 라인 앤드 스페이스 패턴을 구성하는 것일 때, 1 개의 라인의 폭과 1 개의 스페이스의 폭의 합계의 폭이다.
예를 들어, 제 2 공정은, 잉크젯법을 사용하여 제 1 패턴 형성 영역에 있어서의 타적량을, 제 1 패턴 형성 영역 이외의 제 1 비패턴 형성 영역보다 많게 하여 표면이 평탄한 제 2 막을 형성하는 공정이다.
또, 예를 들어, 제 6 공정은, 잉크젯법을 사용하여 제 2 패턴 형성 영역에 있어서의 타적량을, 제 2 패턴 형성 영역 이외의 제 2 비패턴 형성 영역보다 많게 하여 표면이 평탄한 제 4 막을 형성하는 공정이다.
여기서, 표면이 평탄한 제 2 막 및 표면이 평탄한 제 4 막은, 표면이 하지의 패턴 형성 영역과 비패턴 형성 영역의 단차를 반영하고 있지 않은 것이다. 또한, 잉크젯법을 사용하여 형성했을 경우, 액적 1 방울이 크기 때문에 직후는 단차보다 큰 요철이 되지만, 액적은 희박액으로 구성되기 때문에, 두께가 1 ㎛ 이하가 된 단계에서는 연속 액막이 되어, 단차를 반영하고 있는지 여부를 구별할 수 있다. 또, 베타 도포법을 사용하여 형성한 경우에는, 하지의 요철을 반영하고 있는 것과 그렇지 않은 것은 표면에 요철이 생기기 때문에 구별할 수 있다.
또, 예를 들어, 제 1 패턴 및 제 2 패턴은, 모두 전기 배선 혹은 반도체용 전극, 또는 전기 배선 혹은 반도체용 전극의 프리커서이다.
예를 들어, 제 2 막 및 제 4 막은, 모두 잉크젯법, 슬롯 도포법, 블레이드 도포법에 의해 형성된다.
본 발명에 의하면, 제 1 패턴을 형성하기 위한 제 2 막 중, 제 1 비패턴 형성 영역 상의 부분이 밀려나, 막두께가 얇아진 제 1 패턴 형성 영역에 모여 제 1 패턴이 형성된다. 이 때, 종래보다 단시간에 제 1 패턴 형성 영역에 모여 제 1 패턴이 형성된다. 이 때문에, 패턴의 형성에 필요로 하는 시간을 단축할 수 있고, 제 1 패턴의 형성 전에 제 2 막이 건조되지 않아 생산성이 높다. 또한, 제 1 패턴의 선폭이 50 ㎛ 보다 작은 경우에도 높은 정밀도로 제 1 패턴을 형성할 수 있다. 나아가서는, 제 2 패턴에 대해서도, 제 2 패턴을 형성하기 위한 제 4 막 중, 제 2 비패턴 형성 영역 상의 부분이 밀려나, 막두께가 얇아진 제 2 패턴 형성 영역에 모여 제 2 패턴이 형성된다. 제 2 패턴에 대해서도, 상기 서술한 제 1 패턴과 동일한 효과를 얻을 수 있다. 이 때문에, 본 발명을 TFT 의 제조에 적용했을 경우, 예를 들어, 게이트 전극, 소스 전극 및 드레인 전극을 단시간에 형성할 수 있음과 함께, 소스 전극과 드레인 전극 사이의 거리의 정밀도를 높게 할 수 있어, 높은 정밀도로 박막 트랜지스터를 형성할 수 있다. 이와 같이, 생산성을 높고, 또한 품질이 양호한 TFT 를 제조할 수 있다.
도 1 은 본 발명의 실시형태의 패턴 형성 방법에 사용되는 패턴 형성 장치의 일례를 나타내는 모식도이다.
도 2(a) 는 본 발명의 실시형태의 패턴 형성 방법에 사용되는 제 1 막이 형성된 기판을 나타내는 모식적 평면도이고, (b) 는 패턴 형성 방법에 사용되는 제 1 막이 형성된 기판을 나타내는 모식적 단면도이다.
도 3(a) ∼ (i) 는 본 발명의 실시형태의 패턴 형성 방법을 공정순으로 나타내는 모식적 단면도이다.
도 4 는 표면 장력과 디웨팅의 관계를 설명하기 위한 그래프이다.
도 5 는 본 발명의 실시형태의 패턴 형성 방법을 사용하여 형성되는 박막 트랜지스터의 일례를 나타내는 모식적 단면도이다.
도 6(a) 는 액막의 디웨팅을 설명하기 위한 모식도이고, (b) 는 액막의 디웨팅의 제 1 해석 모델을 나타내는 모식적 사시도이고, (c) 는 제 1 해석 모델에서의 디웨팅에 의한 액막의 막두께의 변화를 나타내는 모식적 사시도이다.
도 7(a) 는 액막의 디웨팅의 제 2 해석 모델을 나타내는 모식적 사시도이고, (b) 는 제 2 해석 모델에서의 디웨팅에 의한 액막의 막두께의 변화를 나타내는 모식적 사시도이다.
도 8(a) 는 액막의 디웨팅의 제 3 해석 모델을 나타내는 모식적 사시도이고, (b) 는 제 3 해석 모델에서의 디웨팅에 의한 액막의 막두께의 변화를 나타내는 모식적 사시도이다.
도 9(a) 는 액막의 디웨팅의 제 4 해석 모델을 나타내는 모식적 사시도이고, (b) 는 제 4 해석 모델에서의 디웨팅에 의한 액막의 막두께의 변화를 나타내는 모식적 사시도이다.
도 10 은 디웨팅의 해석에 사용되는 막두께 변화와 유량의 관계를 나타내는 모식도이다.
도 11 은 영 식을 설명하기 위한 모식도이다.
도 12(a), (b) 는 해석에 의해 얻어진 막두께 분포를 나타내는 그래프이며, (a) 는 제 1 해석 모델의 결과를 나타내고, (b) 는 제 2 해석 모델의 결과를 나타낸다.
도 13(a), (b) 는 해석에 의해 얻어진 막두께 분포를 나타내는 그래프이며, (a) 는 제 3 해석 모델의 결과를 나타내고, (b) 는 제 4 해석 모델의 결과를 나타낸다.
도 14(a), (b) 는 특허문헌 1 에 의한 패턴 형성 방법을 공정순으로 나타내는 모식적 단면도이다.
도 15(a), (b) 는 종래의 패턴 형성 방법을 공정순으로 나타내는 모식적 단면도이다.
이하에, 첨부된 도면에 나타내는 바람직한 실시형태에 기초하여 본 발명의 패턴 형성 방법을 상세하게 설명한다.
도 1 은 본 발명의 실시형태의 패턴 형성 방법에 사용되는 패턴 형성 장치의 일례를 나타내는 모식도이다. 도 2(a) 는 본 발명의 실시형태의 패턴 형성 방법에 사용되는 제 1 막이 형성된 기판을 나타내는 모식적 평면도이고, (b) 는 패턴 형성 방법에 사용되는 제 1 막이 형성된 기판을 나타내는 모식적 단면도이다.
도 1 에 나타내는 패턴 형성 장치 (10) (이하, 간단히 형성 장치 (10) 라고 한다) 는, 예를 들어, 기판 (Z) 을 길이 방향으로 반송하면서, 여러 가지 처리를 실시하는 롤·투·롤 방식의 장치이다. 이 형성 장치 (10) 는, 미세한 패턴, 예를 들어, 선폭이 50 ㎛ 보다 작은 패턴을 형성하는 것이다.
형성 장치 (10) 는, 마크 형성부 (12) 와, 검출부 (14) 와, 노광부 (16) 와, 패턴 형성부 (18) 를 갖는다. 또한, 형성 장치 (10) 는, 입력부 (30), 묘화 데이터 작성부 (32) 와, 기억부 (34) 와, 화상 처리부 (36) 와, 제어부 (38) 를 갖는다. 제어부 (38) 에 의해, 형성 장치 (10) 에 있어서의 각 구성부의 동작이 제어된다.
형성 장치 (10) 에서는, 기판 (Z) 은 회전축 (40) 에 권회되어 롤상으로 장착된다. 이 회전축 (40) 은, 기판 (Z) 을 연속적으로 송출하는 것이며, 회전축 (40) 에는, 예를 들어, 모터 (도시 생략) 가 접속되어 있다. 이 모터에 의해 기판 (Z) 이 반송 방향 (D) 으로 연속적으로 송출된다.
또, 마크 형성부 (12), 검출부 (14), 노광부 (16), 패턴 형성부 (18) 를 거친 기판 (Z) 을 권취하는 권취축 (42) 이 형성되어 있다. 이 권취축 (42) 은, 예를 들어, 모터 (도시 생략) 가 접속되어 있다. 이 모터에 의해 권취축 (42) 이 회전되어 기판 (Z) 이 권취축 (42) 에 롤상으로 권취된다. 이로써, 기판 (Z) 이 반송 방향 (D) 으로 반송된다.
본 실시형태에 있어서, 도 2(b) 에 나타내는 바와 같이, 기판 (Z) 에는 제 1 막 (50) 이 형성되어 있다. 제 1 막 (50) 은 발액제에 의해 구성되어 있다. 발액제는, 소정 파장의 광, 예를 들어, 자외광 (UV 광) 에 의해, 친액성의 정도가 변화하는 기능을 갖는다. 나아가서는, 제 1 막 (50) 은, 자외광 (UV 광) 조사에 의해 막두께가 감소하는 것이다.
제 1 막 (50) 의 친액성의 정도가 변화하는 기능이란, 예를 들어, 친소액성 변환 기능이다. 제 1 막 (50) 은, 친액성의 정도가 변화하는 기능, 즉, 친소액성 변환 기능을 갖는 친소액성 변환막이다.
도 2(a) 에 나타내는 바와 같이, 제 1 막 (50) 의 표면 (50a) 에, 사각형상의 형성 영역 S 의 외연 (外緣) 의 4 구석에 얼라이먼트 마크 (M) (마크 패턴) 를 형성하여 패턴 형성이 이루어진다.
이하, 기판 (Z) 에 대해 구체적으로 설명한다.
본 실시형태의 형성 장치 (10) 는, 롤·투·롤 방식이기 때문에, 기판 (Z) 으로는, 생산성, 플렉시빌리티 등의 관점에서 수지 필름이 사용된다. 이 수지 필름에는 특별히 제한이 없고, 그 재료, 형상, 구조, 두께 등에 대해서는 공지된 것 중에서 적절히 선택할 수 있다.
수지 필름으로는, 예를 들어, 폴리에틸렌테레프탈레이트 (PET), 폴리에틸렌나프탈레이트 (PEN), 변성 폴리에스테르 등의 폴리에스테르계 수지 필름, 폴리에틸렌 (PE) 수지 필름, 폴리프로필렌 (PP) 수지 필름, 폴리스티렌 수지 필름, 고리형 올레핀계 수지 등의 폴리올레핀류 수지 필름, 폴리염화비닐, 폴리염화비닐리덴 등의 비닐계 수지 필름, 폴리에테르에테르케톤 (PEEK) 수지 필름, 폴리술폰 (PSF) 수지 필름, 폴리에테르술폰 (PES) 수지 필름, 폴리카보네이트 (PC) 수지 필름, 폴리아미드 수지 필름, 폴리이미드 수지 필름, 아크릴 수지 필름, 트리아세틸셀룰로오스 (TAC) 수지 필름 등을 들 수 있다.
형성 장치 (10) 에 의해, 박막 트랜지스터 (TFT) 를 제조하고, 이것을 디스플레이 등의 용도에 사용하는 경우에는, 기판 (Z) 으로는, 투명 수지 필름이 바람직하고, 가시역의 파장에 있어서의 광선 투과율이 80 ％ 이상인 수지 필름이면 된다. 그 중에서도 투명성, 내열성, 취급 용이성, 강도 및 비용의 점에서, 2 축 연신 폴리에틸렌테레프탈레이트 필름, 2 축 연신 폴리에틸렌나프탈레이트 필름, 폴리에테르술폰 필름, 폴리카보네이트 필름인 것이 바람직하고, 2 축 연신 폴리에틸렌테레프탈레이트 필름, 2 축 연신 폴리에틸렌나프탈레이트 필름인 것이 보다 바람직하다.
또한, 형성 장치 (10) 는, 후술하는 바와 같이 매엽식이어도 되지만, 이 경우, 기판 (Z) 으로서, Si 웨이퍼, 석영 유리, 유리, 플라스틱, 금속판 등 각종의 것을 사용할 수 있고, 기판의 표면에 반도체막, 금속막, 유전체막, 유기막 등을 적층 성형할 수 있는 것이면, 특별히 한정되는 것은 아니다.
기판의 표면에, 반도체막, 금속막, 유전체막, 유기막 등의 각종 막, 기능 재료로 이루어지는 막, 기능 소자가 형성된 것을 기판으로서 사용할 수 있다.
다음으로, 제 1 막 (50) 을 구성하는 발액제의 구체예에 대해 설명한다. 제 1 막 (50) 은, 상기 서술한 바와 같이 친소액성 변환 기능 재료로서 기능하고, 발액성제로 구성되는 것이다. 이 제 1 막 (50) 의 두께 (막두께) 는, 0.001 ㎛ ∼ 1 ㎛ 인 것이 바람직하고, 특히 바람직하게는 0.01 ∼ 0.1 ㎛ 이다.
제 1 막 (50) 은, 에너지 조사하고 있지 않은 부분 (비패턴 형성 영역) 과, 에너지 조사한 부분 (패턴 형성 영역) 은, 친액성의 정도가 상이하고, 에너지 조사한 부분 (패턴 형성 영역) 쪽이 친액성이다. 나아가서는, 제 1 막 (50) 에 있어서는, 에너지 조사한 부분 (패턴 형성 영역) 은 막두께가, 예를 들어, 10 ㎚ 감소하여, 에너지 조사하고 있지 않은 부분 (비패턴 형성 영역) 과 에너지 조사한 부분 (패턴 형성 영역) 에서 단차가 생긴다. 또한, 막두께는 3 ㎚ 감소하면, 즉, 단차가 3 ㎚ 있으면, 후술하는 패턴 형성의 효과가 얻어진다. 이 때문에, 막두께는 3 ∼ 10 ㎚ 정도 감소하면 되고, 단차는 3 ∼ 10 ㎚ 정도이다. 제 1 막 (50) 이 모노머이면, 자외선 조사에 의해 중합할 때에 10 ％ 정도 수축하여 막두께가 감소한다. 제 1 막 (50) 이 폴리머이면 자외선 조사에 의해 부분 분해될 때에 10 ％ 정도 수축하여 막두께가 감소한다.
본 실시형태에 있어서는, 막두께, 막의 단차, 막두께의 감소량 등에 대해서는, 공지된 여러 가지 측정 방법을 사용하여 측정할 수 있다. 측정 방법으로는, 단면 사진 또는 단면 이미지를 취득하고, 이들 단면 사진 또는 단면 이미지로부터 계측하는 방법, 분광 분석 현미경으로 계면까지의 위치를 계측하는 방법, 막의 일부를 박리한 후에 단차를 기계적으로 측정하는 방법, 막의 일부를 박리한 후에 단차를 AFM (원자간력 현미경) 으로 측정하는 방법 등을 들 수 있다.
발액성제에 있어서, 무기 재료로는, 산화티탄 (TiO2), 산화아연 (ZnO), 산화주석 (SnO2), 티탄산스트론튬 (SrTiO3), 산화텅스텐 (WO3), 산화비스무트 (Bi2O3), 및 산화철 (Fe2O3) 등 산화물을 들 수 있다. 이들 산화물을 1 종 또는 2 종 이상 선택하여 사용할 수 있고, 예를 들어, 이산화티탄이면, 아나타제형과 루틸형이 있고 모두 사용할 수 있지만, 아나타제형의 이산화티탄이 바람직하다.
발액성제에 있어서, 바인더로는, 주골격이 산화물의 광 여기에 의해 분해되지 않는 높은 결합 에너지를 갖는 것을 사용하는 것이 바람직하고, 산화물의 작용에 의해 젖음성을 변화시키는 기능을 바인더에 갖게 하는 경우에는, 바인더의 주골격이 상기의 산화물의 광 여기에 의해 분해되지 않는 높은 결합 에너지를 갖는 것이고, 산화물의 작용에 의해 분해되는 유기 치환기를 갖는 것이 바람직하고, 예를 들어, 졸 겔 반응 등에 의해 클로로 또는 알콕시실란 등을 가수분해, 중축합하여 큰 강도를 발휘하는 오르가노폴리실록산, 그리고 발수성 및 발유성이 우수한 반응성 실리콘을 가교한 오르가노폴리실록산 등을 들 수 있다.
또, 상기의 오르가노폴리실록산과 함께, 디메틸폴리실록산과 같은 가교 반응을 하지 않은 안정적인 오르가노실리콘 화합물을 바인더에 혼합해도 된다.
또, 에너지 조사로 산화물의 작용에 의해 분해되고, 이로써 산화물 함유층 상의 젖음성을 변화시킬 수 있는 분해 물질을 산화물 함유층 중에 함유시킬 수도 있다. 이와 같은 분해 물질로는, 산화물의 작용에 의해 분해되고, 또한 분해됨으로써 광 촉매 함유층 표면의 젖음성을 변화시키는 기능을 갖는 계면 활성제를 들 수 있다.
구체적으로는, 불소계 혹은 실리콘계의 비이온 계면 활성제를 들 수 있고, 또, 카티온계 계면 활성제, 아니온계 계면 활성제, 양쪽성 계면 활성제를 사용할 수도 있다. 계면 활성제 외에도, 폴리비닐알코올, 불포화 폴리에스테르, 아크릴 수지, 폴리에틸렌, 디알릴프탈레이트, 에틸렌프로필렌디엔모노머, 에폭시 수지, 페놀 수지, 폴리우레탄, 멜라민 수지, 폴리카보네이트, 폴리염화비닐, 폴리아미드, 폴리이미드, 스티렌부타디엔 고무, 클로로프렌 고무, 폴리프로필렌, 폴리부틸렌, 폴리스티렌, 폴리아세트산비닐, 나일론, 폴리에스테르, 폴리부타디엔, 폴리벤즈이미다졸, 폴리아크릴니트릴, 에피클로르하이드린, 폴리술파이드, 폴리이소프렌 등의 올리고머, 폴리머 등을 들 수 있다.
그 밖에, 친액성화하는 화합물로는, 디아조늄염, 술포늄염, 요오드오늄염 등의 오늄염, o-니트로벤질술포네이트 화합물, 증감제와 병용한 p-니트로벤질술포네이트 화합물, 1,2,3-트리스벤젠, N-이미드술포네이트 화합물, 옥심술포네이트 화합물, α-케토술포네이트 화합물, 나프토퀴논디아지드-4-술포네이트 화합물, 디아조디술폰 화합물, 디술폰 화합물, 케토술폰 화합물, o-니트로벤질에스테르 화합물, m-알콕시벤질에스테르 화합물, o-니트로벤질아미드 화합물, 벤조이소에스테르 화합물, 페나실에스테르 화합물, 2,4-디니트로벤젠술포닐에스테르, 2-디아조-1,3디케톤 화합물, 페놀에스테르 화합물, o-니트로벤질페놀 화합물, 2,5-시클로헥사디에논 화합물, 술폰화폴리올레핀, 아릴디아조술포네이트염 등이 있다.
마크 형성부 (12) 는, 상기 친소액성 변환 기능을 갖는 제 1 막 (50) 에, 예를 들어, 도 2(a) 에 나타내는 바와 같이, 기판 (Z) 상의 제 1 막 (50) 의 표면 (50a) 에, 사각형상의 형성 영역 S 의 외연의 4 구석에 얼라이먼트 마크 (M) (마크 패턴) 를 형성하는 것이다.
마크 형성부 (12) 는, 예를 들어, 마크 노광부 (도시 생략) 와, 마크 인쇄부 (도시 생략) 를 갖고, 마크 노광부가 반송 방향 (D) 의 상류측에 형성되어 있다.
마크 노광부는, 제 1 막 (50) 에 대해, 발액성으로부터 친액성으로 변화시켜 막두께를 감소시킬 수 있는 파장의 광을 조사하는 광원 (도시 생략) 과, 마스크 (도시 생략) 와, 마크 인자부 (도시 생략) 를 구비한다. 광원에는, 예를 들어, 파장이 300 (㎚), 365 (㎚), 405 (㎚) 등의 자외선 영역의 광을 조사 가능한 것이 사용된다.
마스크에는, 예를 들어, 도 2(a) 에 나타내는 원형의 얼라이먼트 마크 (M) 를 형성하는 것이 사용된다. 또한, 얼라이먼트 마크 (M) 의 형상은 원형에 한정되는 것은 아니다.
마크 인쇄부는, 얼라이먼트 마크 (M) 가 되는 마크 패턴이 노광된 노광 영역에 가시화 잉크를 인쇄하여, 얼라이먼트 마크 (M) 를 형성하는 것이다.
또한, 마크 인쇄부는, 마크 패턴이 노광된 노광 영역에 가시화 잉크를 공급할 수 있으면, 특별히 인쇄 방식은 한정되지 않으며, 베타로 인쇄해도 된다. 또, 예를 들어, 잉크젯, 스크린 인쇄, 볼록판 인쇄, 오목판 인쇄를 사용할 수 있다.
얼라이먼트 마크 (M) 를 형성하기 위한 가시화 잉크는, 얼라이먼트 마크 (M) 를 검출할 때, 제 1 막 (50) 에 불필요한 친소수 변환을 일으키지 않도록, 제 1 막 (50) 의 친소수성이 변화하지 않는 파장의 광을 흡수 또는 반사하는 잉크가 사용된다. 이 때문에, 제 1 막 (50) 의 친소수 변환이 생기는 파장에 따라 가시화 잉크는 적절히 선택되지만, 예를 들어, 파장이 500 ㎚ 이상인 광을 반사 또는 흡수하는 잉크가 사용된다. 또한, 가시화 잉크로서, 예를 들어, 수용성 잉크 또는 금속 잉크가 사용된다.
검출부 (14) 는, 얼라이먼트 마크 (M) 를 검출하여, 이 얼라이먼트 마크 (M) 의 위치 정보를 얻는 것이며, 이 검출부 (14) 는, 화상 처리부 (36) 에 접속되어 있다. 검출부 (14) 는, 변형 센서 (도시 생략) 와 얼라이먼트 검출부 (도시 생략) 를 갖는다.
변형 센서는, 제 1 막 (50) 이 친소수성의 변화를 일으키지 않는 파장의 광을 사용하여 얼라이먼트 마크 (M) 를 검출하는 것이며, 예를 들어, LED 등의 광원과, CMOS, CCD 등의 촬상 소자를 구비하는 광학식의 것이 사용된다. 또한, 가시화 잉크가 파장 500 ㎚ 이상의 광을 반사 또는 흡수하는 것인 경우, 광원에는 파장이 500 ㎚ 이상인 광을 조사한 것이 사용된다. 구체적으로는, 광원의 파장으로는, 예를 들어, 633 ㎚, 660 ㎚, 590 ㎚, 적외 (IR) 가 사용된다.
변형 센서에 있어서는, 얼라이먼트 마크 (M) 에, 파장이 500 ㎚ 이상인 광을 조사하고, 도 2(a) 에 나타내는 형성 영역 S 의 외연부의 4 구석에 미리 형성되어 있는 얼라이먼트 마크 (M) 를 촬상하여, 예를 들어, 4 개의 얼라이먼트 마크 (M) 의 화상 데이터를 얻는다. 4 개의 얼라이먼트 마크 (M) 의 화상 데이터를 세트로 하여, 얼라이먼트 검출부에 출력한다.
얼라이먼트 검출부는, 변형 센서로 얻어진 각 얼라이먼트 마크 (M) 의 화상 데이터에 기초하여, 예를 들어, 각 얼라이먼트 마크 (M) 의 위치, 얼라이먼트 마크 (M) 의 크기, 방향, 및 얼라이먼트 마크 (M) 간의 거리 등을 산출하여, 얼라이먼트 마크 (M) 의 크기, 배치 위치 등의 설계치와 비교함으로써, 기판 (Z) 의 변형 정보 (얼라이먼트 마크 (M) 의 위치 정보) 를 작성하는 것이다. 기판 (Z) 의 변형 정보는, 예를 들어, 기판 (Z) 의 신축의 방향, 기판 (Z) 의 신축량이다. 이 기판 (Z) 의 변형 정보는, 구체적으로는, 4 개의 얼라이먼트 마크 (M) 로 둘러싸이는 형성 영역 S 의 신축 방향, 신축량, 형성 영역 S 의 회전 방향, 회전량, 나아가서는 형성 영역 S 의 이미 정해진 크기로부터의 확대량 또는 축소량, 및 사다리꼴상 등의 변형량이다. 이 기판 (Z) 의 변형 정보가 화상 처리부 (36) 에 출력된다. 또한, 후술하는 바와 같이, 화상 처리부 (36) 에 있어서는, 기판 (Z) 의 변형 정보에 기초하여, 노광용 보정 데이터 (보정 노광 데이터) 및 타적용 보정 데이터 (보정 타적 패턴 데이터) 를 작성한다.
또한, 변형 센서에 의한 얼라이먼트 마크 (M) 의 촬상 방식은 특별히 한정되는 것은 아니며, 예를 들어, 변형 센서를 이차원적으로 이동시키면서, 고정된 기판 (Z) 의 얼라이먼트 마크 (M) 를 촬상하는 형태, 기판 (Z) 을 이동시키면서 기판 (Z) 의 얼라이먼트 마크 (M) 를 촬상하는 방식 등이 있다.
노광부 (16) 는, 미세한 패턴, 예를 들어, 선폭이 50 ㎛ 보다 작은 패턴을 형성하기 위한 것이며, 패턴이 형성되는 패턴 형성 영역을 상기 서술한 선폭 이하로 형성할 수 있는 것이다.
패턴 형성 방법에 의해, 형성되는 패턴은, 예를 들어, 전자 회로의 배선, TFT 등의 전자 소자의 구성부, 또는 전자 회로의 배선, TFT 등의 전자 소자의 구성부의 프리커서이다.
노광부 (16) 는, 기판 (Z) 에 형성된 제 1 막 (50) 에 있어서, 패턴 형성부 (18) 에 의해, 패턴이 형성되는 패턴 형성 영역을 친액성으로 바꾸는 처리 (이하, 간단히 친액화 처리라고 한다) 를 실시하는 것이다. 이 친액화 처리에 의해, 제 1 막 (50) 의 패턴 형성 영역의 막두께는 3 ∼ 10 ㎚ 정도 감소한다. 노광부 (16) 에는, 노광 유닛 (도시 생략) 과 가스 공급 유닛 (도시 생략) 이 형성되어 있다. 노광부 (16) 는, 화상 처리부 (36) 에 접속되어 있다.
또한, 「친액성으로 바꾸는」 이란, 제 1 막 (50) 에 대한 액적의 접촉각이 상대적으로 작은 상태로 하는 것이다. 즉, 발액성에 차가 생기는 상태를 말한다.
노광 유닛은, 기판 (Z) 의 제 1 막 (50) 의 표면 (50a) 에 있어서, 예를 들어, 패턴이 되는 패턴 형성 영역에 제 1 막 (50) 을 친액성으로 변환할 수 있는 광을 조사하는 (노광하는) 것이다. 노광 유닛에 있어서 광원으로는, 마크 노광부의 광원과 동일한 파장의 것이 사용되고, 예를 들어, 파장이 300 (㎚), 365 (㎚), 405 (㎚) 등의 자외선 영역의 광을 조사 가능한 광원이 사용되고, 레이저 광원을 사용할 수도 있다.
노광 유닛에 있어서, 자외광의 출력으로는, 예를 들어, 1 ∼ 수백 (mJ/㎠) 이다. 또한, 기판의 조성에 따라서는, 자외광의 출력이 높으면 변질을 일으킬 우려가 있다. 이 때문에, 친액성으로 바꿀 수 있으면, 자외광의 출력은 낮은 것이 바람직하다.
노광 유닛으로는, 레이저광을 사용한 디지털 노광 방식의 것, 및 마스크 노광 방식의 것을 사용할 수 있다.
디지털 노광 방식에서는, 화상 처리부 (36) 로부터 출력되는, 형성하는 패턴의 패턴 데이터에 기초하여, 패턴이 형성되는 패턴 형성 영역에 레이저광이 조사되어 친액화 처리된다. 이 때, 패턴 형성 영역이 친액성으로 변화하여, 막두께가 감소하여 패턴 형성 영역과 비패턴 형성 영역 사이에 단차가 생긴다.
노광 유닛에 디지털 노광 방식의 것을 사용하는 경우, 예를 들어, 기판 (Z) 의 반송 방향 (D) 과 직교하는 방향으로 노광 유닛을 주사시켜, 예를 들어, 패턴 형성 영역 중, 동(同) 방향에 있어서의 1 회의 주사로 노광 처리가 가능한 영역에 대해 친액화 처리를 실행한다. 이 주사 방향에 있어서의 1 회의 친액화 처리가 종료하면, 기판 (Z) 을 반송 방향 (D) 으로 소정량 이동시켜, 동일한 패턴 형성 영역의 다음의 영역에 대해 친액화 처리를 실행하고, 이 동작을 반복함으로써, 패턴 형성 영역 모두에 친액화 처리를 실시하는 시리얼 방식을 사용할 수 있다.
또, 노광 유닛에 있어서, 레이저광을 주사하는 주사 광학부 (도시 생략) 를 형성하고, 친액화 처리시에 노광 유닛을 주사시키지 않고, 레이저광을 주사시켜도 된다.
나아가서는, 노광 유닛에 있어서, 기판 (Z) 의 반송 방향 (D) 과 직교하는 폭 방향에 대해, 다수의 레이저광을 조사 가능하게 한 어레이 타입의 것이어도 된다.
가스 공급 유닛은, 필요에 따라 기판 (Z) 의 패턴 형성 영역을 친액성으로 하기 위한 반응 가스를 광을 조사할 때에 공급하는 것이다. 가스 공급 유닛에 의해, 기판 (Z) 에 있어서의 반응 가스의 농도 (충전량), 공급 타이밍 등이 조정된다. 반응 가스로는, 예를 들어, 산소를 함유하는 것, 또는 질소를 함유하는 것이 사용된다.
또한, 가스 공급 유닛은, 자외광의 조사만으로 제 1 막 (50) 을 친액화 처리할 수 있으면, 반드시 형성할 필요는 없다.
패턴 형성부 (18) 는, 친액성화되어 막두께가 감소한 패턴 형성 영역에, 건조시켜 패턴이 되는 제 2 막을 형성하는 것이다. 상기 서술한 바와 같이, 제 1 막 (50) 에서는, 비패턴 형성 영역과 패턴 형성 영역에서 단차가 생겼다. 이 때문에, 단순히 제 2 막을 형성하면, 제 1 막 (50) 의 표면 형상에 따라 제 2 막도 표면에 단차가 생긴다. 그러나, 패턴 형성부 (18) 에서는, 표면이 평탄해지도록 제 2 막을 형성한다.
패턴이 되는 제 2 막은, 예를 들어, 전자 회로의 배선, TFT 등의 전자 소자의 구성부, 또는 전자 회로의 배선, TFT 등의 전자 소자의 구성부의 프리커서가 되는 것이다. 이 제 2 막에 대해서는 뒤에 상세하게 설명한다.
패턴 형성부 (18) 에 있어서는, 패턴 형성 영역에, 제 2 막을 그 표면이 평탄해지도록 형성할 수 있으면, 그 형성 방법은 특별히 한정되는 것은 아니며, 예를 들어, 슬롯 도포법, 블레이드 도포법, 잉크젯법을 사용할 수 있다.
슬롯 도포법, 블레이드 도포법에 있어서는 다이를 사용하고 있으며, 제 2 막의 형성시에 제 2 막이 되는 도포액이 공급되는 다이 에지와 제 1 막 (50) 의 클리어런스를 제 2 막의 두께 정도로 한다. 이로써, 제 1 막 (50) 에 단차가 있어도 제 2 막을, 그 표면을 평탄하게 형성할 수 있다.
잉크젯법으로는, 피에조식, 서멀 방식 등이 적절히 이용 가능하다. 또, 잉크젯법에 사용되는 잉크젯 헤드에는, 시리얼 타입 또는 풀 라인 타입을 사용할 수 있다.
잉크젯 헤드를 사용한 잉크젯 방식을 사용한 경우, 친액성화된 패턴 형성 영역의 위치를 나타내는 타적 패턴 데이터에 의해, 친액성화된 패턴 형성 영역에 잉크 방울을 타적하여 패턴을 형성한다. 잉크젯 헤드로부터 타적되는 잉크 방울의 크기는 16 ∼ 30 ㎛ 정도이다.
또한, 잉크젯 방식을 사용한 경우, 타적 패턴 데이터에 의해 잉크 방울이 타적되기 때문에, 이 타적 패턴 데이터를 변경함으로써 잉크 방울의 타적 위치를 용이하게 바꿀 수 있다.
또, 잉크젯법에 있어서는, 막두께가 얇은 패턴 형성 영역에 대한 타적량을 비패턴 형성 영역에 비해 많게 하여, 표면이 평탄한 제 2 막을 형성한다. 잉크젯법은, 패턴으로서 예를 들어, 100 ㎛ × 100 ㎛ 의 사각형의 넓은 영역을 갖는 전극을 형성할 때에 바람직하다.
또한, 패턴 형성부 (18) 는, 후술하는 제 3 막 (56) (도 3(f) 참조), 게이트 절연층 (72) (도 5 참조) 이 되는 절연막 (도시 생략) 을, 상기 서술한 제 2 막과 동일한 방법을 사용하여 표면을 평탄하게 형성하는 것이어도 된다. 예를 들어, 잉크젯법을 사용한 경우, 후술하는 바와 같이, 발액성을 나타내는 오목부 (비패턴 형성 영역) 에 대한 타적량을 친액성을 나타내는 볼록부 (패턴) 에 비해 많게 하여 표면이 평탄한 막을 형성한다.
또한 패턴 형성부 (18) 는, 제 2 막 이외에도, 제 2 막에 의해 형성된 패턴을 덮는 층이 형성되고, 이 층 상에, 제 2 막에 상당하는, 다른 패턴이 되는 막을 형성할 수 있다. 다른 패턴이 되는 막은, 제 2 막과 동일한 방법으로, 표면이 평탄해지도록 형성된다. 이와 같이, 패턴 형성부 (18) 는, 패턴이 되는 제 2 막의 형성에 한정되는 것은 아니다.
입력부 (30) 는, 오퍼레이터 (사용자) 가 각종 입력을 실시하기 위한 입력 장치 (도시 생략) 와, 표시부 (도시 생략) 를 갖는다. 입력 장치에는, 키보드, 마우스, 터치 패널, 버튼 등 각종 형태의 것이 사용된다.
오퍼레이터는, 입력부 (30) 를 통해, 마크 형성부 (12) 와, 검출부 (14) 와, 노광부 (16) 와, 패턴 형성부 (18) 에 있어서의 각종 처리 조건, 운전 조건을 기억부 (34) 에 입력하여 기억시킬 수 있음과 함께, 형성하는 TFT 의 각 구성부의 위치 정보 (배치 정보) 및 TFT 의 각 구성부의 크기 등의 형상 정보를 포함하는 TFT 의 패턴 데이터 (설계 데이터), 기판 (Z) 의 얼라이먼트 마크 (M) 의 위치 정보, 얼라이먼트 마크 (M) 의 크기 등의 형상 정보를 기억부 (34) 에 입력하여 기억시킬 수 있다.
또, 오퍼레이터는, 입력부 (30) 의 표시부를 통해, 마크 형성부 (12), 검출부 (14), 노광부 (16), 패턴 형성부 (18) 의 상태 등을 알 수 있다. 이 표시부는 에러 메시지 등의 경고를 표시하는 수단으로서도 기능한다. 또한, 표시부는, 이상을 알리는 알림 수단으로서 기능도 한다.
묘화 데이터 작성부 (32) 는, 입력부 (30) 로부터 입력된 패턴 데이터, 예를 들어, TFT 의 각 구성부의 위치 정보 (배치 정보) 및 TFT 의 각 구성부의 크기 등의 형상 정보를 포함하는 CAD 데이터를, 노광부 (16) 에서 패턴 형성 영역에 UV 광을 조사하기 위해서 이용 가능한 데이터 형식으로 데이터 변환하고, 노광부 (16) 에 있어서 이용 가능한 노광 데이터를 패턴 데이터, 예를 들어, TFT 의 각 구성부에 대해 작성하는 것이다. 노광부 (16) 에서는, 노광 데이터에 기초하여 패턴 형성 영역에 UV 광을 조사한다.
묘화 데이터 작성부 (32) 에 있어서는, 예를 들어, 벡터 형식 (벡터 데이터) 으로 기술된 TFT 의 패턴 데이터를 래스터 형식 (래스터 데이터) 으로 변환하는 것이다. 또한, 입력되는 데이터 형식이 노광부 (16) 에서 이용 가능하면, 데이터 변환은 반드시 필요한 것은 아니다. 이 경우, 묘화 데이터 작성부 (32) 에서, 데이터 변환하지 않거나, 또는 묘화 데이터 작성부 (32) 를 경유하지 않고, 직접 화상 처리부 (36) 에 TFT 등의 패턴 데이터를 입력하도록 해도 된다.
기억부 (34) 는, 형성 장치 (10) 에 있어서, 패턴 데이터, 예를 들어, TFT 의 패턴에 필요한 여러 가지 정보가 기억되는 것이다. 예를 들어, 형성 장치 (10) 에 입력부 (30) 를 통해 입력되는 정보로서, TFT 의 패턴 데이터 등이 있다. 또, 검출부 (14) 에서 작성된 기판의 변형 정보가 어느 패턴 데이터에 대응하는 것인지, 예를 들어, TFT 의 어느 구성부를 제조하고 있는지를 포함하여 기억된다. 나아가서는, 형성 장치 (10) 의 각 구성부의 설정 조건, 처리 조건 등이 기억된다.
화상 처리부 (36) 는, 검출부 (14), 노광부 (16), 패턴 형성부 (18), 묘화 데이터 작성부 (32) 및 기억부 (34) 에 접속되어 있고, 검출부 (14) 에서 작성된 기판 (Z) 의 변형 정보가 입력된다.
화상 처리부 (36) 는, 검출부 (14) 로부터 출력된 기판 (Z) 의 변형 정보에 기초하여 제 1 막 (50) 에 형성하는 패턴의 형성 위치를 바꾸기 위한 것이며, 패턴 형성을 위한 조정부로서 기능하는 것이다.
화상 처리부 (36) 에서는, 기판 (Z) 의 변형 정보를 허용 범위와 비교하여, 기판 (Z) 의 변형이 허용 범위를 초과하는 경우에는, 기판 (Z) 의 변형 정보에 따라 UV 광의 조사 위치를 변경하기 위해, 노광 데이터를 보정하는 보정 노광 데이터를 작성하는 것이다.
화상 처리부 (36) 는, 노광부 (16) 가 디지털 노광기인 경우, 기판 (Z) 의 변형 정보에 기초하여, 패턴 형성 영역의 위치를 나타내는 패턴 데이터를 보정하는 보정 노광 패턴 데이터를 작성한다. 이 보정 노광 패턴 데이터를 노광부 (16) 에 출력하고, 노광부 (16) 에서 보정 노광 패턴 데이터에 의해, UV 광을 패턴 형성 영역에 조사하여 패턴 형성 영역을 친액성화시킨다. 이로써, 적정한 위치를 친액화할 수 있다.
또, 화상 처리부 (36) 는, 패턴 형성부 (18) 가 잉크젯 방식인 경우, 노광 위치의 변경에 맞춰 잉크 방울의 타적 위치를 변경하기 때문에, 기판 (Z) 의 변형 정보에 기초하여, 타적 패턴 데이터를 보정하는 보정 타적 패턴 데이터를 작성한다. 이 보정 타적 패턴 데이터를 패턴 형성부 (18) 에 출력하고, 패턴 형성부 (18) 에서, 보정 타적 패턴 데이터에 의해 친액성화된 패턴 형성 영역에 제 2 막을 형성한다. 이로써, 적정한 위치에 제 2 막을 형성할 수 있다.
또한, 화상 처리부 (36) 에 있어서, 기판 (Z) 의 변형 정보를 허용 범위와 비교하여, 기판 (Z) 의 변형이 허용 범위 내인 경우에는, 보정 노광 데이터를 작성하지 않는다. 이 때문에, 화상 처리부 (36) 에 입력된 노광 데이터가 보정되지 않고 그대로 노광부 (16) 에 출력된다. 노광부 (16) 에서는, 노광 데이터에 기초하여 UV 광이 패턴 형성 영역에 조사된다.
또한, 본 실시형태의 형성 장치 (10) 는 롤·투·롤 방식이지만, 이것에 한정되는 것은 아니다. 형성 장치 (10) 는, 예를 들어, 기판 (Z) 을 1 장씩 처리하는 매엽식이어도 된다.
본 실시형태의 패턴 형성 방법에서는, 예를 들어, 도 3(a) ∼ (i) 에 나타내는 바와 같이 하여 미세한 패턴을 형성할 수 있다.
도 3(a) 에 나타내는 바와 같이, 표면에 원래 발액성을 갖는 제 1 막 (50) 이 형성된 기판 (Z) 에 대해, 노광 데이터에 기초하여 노광부 (16) 에 의해, 제 1 막 (50) 의 표면 (50a) 에 있어서, 제 1 패턴이 형성되는 제 1 패턴 형성 영역 (52a) 에 UV 광을 조사한다. 이로써, 도 3(b) 에 나타내는 바와 같이, 제 1 패턴 형성 영역 (52a) 이 친액성으로 변화하여, 막두께가 감소하고, 단차가 생긴다. 또한, 제 1 막 (50) 의 표면 (50a) 에 있어서, 제 1 패턴 형성 영역 (52a) 이외를 제 1 비패턴 형성 영역 (52b) 이라고 하고, 제 1 비패턴 형성 영역 (52b) 은 발액성이다.
다음으로, 패턴 형성부 (18) 를 사용하여, 도 3(c) 에 나타내는 바와 같이, 제 1 막 (50) 의 표면 (50a) 전체면에, 즉, 제 1 패턴 형성 영역 (52a) 및 제 1 비패턴 형성 영역 (52b) 상에, 제 2 막 (54) 을, 그 표면 (54a) 이 평탄해지도록 형성한다. 이 표면이 평탄한 제 2 막 (54) 은, 예를 들어, 도전성 미립자의 분산액이 도포액으로서 사용된다.
도 3(d) 에 나타내는 바와 같이, 제 2 막 (54) 은, 제 1 비패턴 형성 영역 (52b) 에서 밀려나 제 1 패턴 형성 영역 (52a) 에 모인다. 그리고, 제 1 패턴 형성 영역 (52a) 에 모인 제 2 막 (54) 을, 예를 들어, 자연 건조시킴으로써, 제 2 막 (54) 의 막두께가 감소해 가 최종적으로 도 3(e) 에 나타내는 제 1 패턴 (55) 이 된다. 이로써, 요철 구조체가 형성된다. 제 1 패턴 (55) 은, 도전성 미립자의 분산액으로 형성되기 때문에 친액성이다. 나아가서는, 상기 분산액으로 형성된 제 1 패턴 (55) 에 의해, 예를 들어, 전기 배선, 반도체용 전극 등을 구성할 수도 있다. 이 경우, 제 1 막 (50) 은, 전기 배선, 반도체용 전극 등이 형성되는 지지체 또는 절연층으로서 기능하는 것이다.
상기 요철 구조체에서는, 제 1 패턴 (55) 에 의해 친액성의 볼록부가 구성되고, 그 이외의 제 1 막 (50) 의 제 1 비패턴 형성 영역 (52b) 에서 발액성의 오목부가 구성된다.
다음으로, 도 3(f) 에 나타내는 바와 같이, 제 1 패턴 (55) 및 제 1 비패턴 형성 영역 (52b) 을 덮도록 하여, 제 3 막 (56) 을, 그 표면 (56a) 이 평탄해지도록 제 2 막 (54) 과 동일한 방법으로 형성한다. 이 제 3 막 (56) 은, 제 1 막 (50) 과 동일한 발액제로 구성되는 것이며, 발액성을 갖는다. 또한, 제 3 막 (56) 은, 오목상의 발액성 영역 및 볼록상의 친액성 영역 상에 걸쳐 형성되지만, 그 표면 (56a) 이 평탄해지도록 형성함으로써, 제 3 막 (56) 의 디웨팅의 발생이 억제되어, 제 3 막 (56) 은 시간이 지나도 제 3 막 (56) 의 표면 (56a) 이 평탄하게 유지된다.
예를 들어, 잉크젯법을 사용하여 제 3 막 (56) 을 형성하는 경우, 제 1 비패턴 형성 영역 (52b) (발액성을 나타내는 오목부) 에 있어서의 타적량을, 제 1 패턴 (55) (친액성을 나타내는 볼록부) 보다 많게 하여, 표면 (56a) 이 평탄한 제 3 막 (56) 을 형성한다.
다음으로, 노광 데이터에 기초하여 노광부 (16) 에 의해, 도 3(g) 에 나타내는 바와 같이 제 3 막 (56) 의 표면 (56a) 에 있어서, 제 2 패턴이 형성되는 제 2 패턴 형성 영역 (57a, 57b) 에 UV 광을 조사한다. 이로써, 도 3(b) 에 나타내는 제 1 막 (50) 과 동일하게, 제 2 패턴 형성 영역 (57a, 57b) 이 친액성으로 변화하여, 막두께가 감소하고, 단차가 생긴다 (도 3(h) 참조). 또한, 제 2 패턴 형성 영역 (57a, 57b) 이외를 제 2 비패턴 형성 영역이라고 하고, 제 2 비패턴 형성 영역은 발액성이다.
다음으로, 패턴 형성부 (18) 를 사용하여, 도 3(h) 에 나타내는 바와 같이, 제 3 막 (56) 의 표면 (56a) 전체면에, 즉, 제 2 패턴 형성 영역 (57a, 57b) 및 제 2 비패턴 형성 영역 상에, 제 4 막 (58) 을, 그 표면 (58a) 이 평탄해지도록 형성한다. 이 제 4 막 (58) 은, 제 2 막 (54) 과 동일한 도포액이 사용된다.
제 4 막 (58) 이 제 2 비패턴 형성 영역에서 밀려나 제 2 패턴 형성 영역 (57a, 57b) 에 모인다. 그리고, 제 2 패턴 형성 영역 (57a, 57b) 에 모인 제 4 막 (58) 을, 예를 들어, 자연 건조시킴으로써, 제 4 막 (58) 의 막두께가 감소해가 최종적으로 도 3(i) 에 나타내는 제 2 패턴 (59a, 59b) 이 형성된다.
또한, 이하에 있어서, 제 1 패턴 형성 영역 (52a) 및 제 2 패턴 형성 영역 (57a, 57b) 을 종합하여 간단히 패턴 형성 영역이라고도 한다. 또, 제 1 패턴 (55) 및 제 2 패턴 (59a, 59b) 을 종합하여 간단히 패턴이라고도 한다.
여기서, 본 발명에 있어서, 막의 표면이 평탄하다는 것은, 막의 표면이 실질적으로 평탄한 것이며, 고체 상에 형성된 막의 표면이 고체 표면의 요철을 반영하고 있지 않은 것이다. 예를 들어, 제 3 막 (56) 은, 그 표면 (56a) 이, 제 1 패턴 (55) 에 의해 구성된 볼록부와, 그 이외의 제 1 막 (50) 의 제 1 비패턴 형성 영역 (52b) 으로 구성된 오목부를 구비한 요철 구조의 요철을 반영하지 않고 평평하다. 이 상태를 막의 표면이 평탄하다고 한다. 또, 제 2 막 (54) 에 대해서도, 그 표면 (54a) 이 제 1 막 (50) 의 단차를 반영하지 않고 평평하다. 제 4 막 (58) 에 대해서도, 그 표면 (58a) 이 제 3 막 (56) 의 단차를 반영하지 않고 평평하다. 이와 같은 상태도 막의 표면이 평탄하다고 한다.
본 실시형태에 있어서는, 제 2 막 (54) 및 제 4 막 (58) 은, 모두 표면 장력을 σ (N/m) 로 할 때, 표면 장력 σ 와 파라미터 X 에 관해, σ < 0.153·X 의 조건을 만족하는 도포액, 예를 들어, 도전성 미립자의 분산액을 사용하는 것이 바람직하다. 도 4 는 표면 장력 σ 와 파라미터 X 의 관계를 나타내는 것이며, 도 4 에 나타내는 영역 α 가 σ < 0.153·X 의 조건을 만족하는 영역이다.
또, 제 3 막 (56) 은, 표면 장력 σ 와 파라미터 X 에 관해, σ > 0.153·X 의 조건을 만족하는 도포액, 예를 들어, 도전성 미립자의 분산액을 사용하는 것이 바람직하다. 도 4 에 나타내는 영역 β 가 σ > 0.153·X 의 조건을 만족하는 영역이다.
또한, 막두께를 δ (m), 요철의 피치를 p (m), 하마카 상수를 aH (J) 로 할 때, 파라미터 X 는, X = p1.947 × δ-3.84 × ｜aH｜1.022 로 나타내는 것이다. 계수 0.153 은, 표면 장력 σ (N/m) 와 파라미터 X 의 단위를 환산하는 소정의 단위를 갖는다.
요철의 피치 p 란, 제 1 패턴 형성 영역 (52a) 과 제 1 비패턴 형성 영역 (52b) 으로 구성되는 요철의 피치, 또는 제 2 패턴 형성 영역 (57a, 57b) 과 제 2 비패턴 형성 영역으로 구성되는 요철의 피치이다. 제 1 패턴 형성 영역과 제 1 비패턴 형성 영역이, 또는 제 2 패턴 형성 영역과 제 2 비패턴 형성 영역이 라인 앤드 스페이스 패턴을 구성하는 것일 때, 요철의 피치 p 란, 1 개의 라인의 폭과 1 개의 스페이스의 폭의 합계의 폭이다.
표면 장력 σ 가 상기 조건 (σ < 0.153p1.947 × δ-3.84 × ｜aH｜1.022) 을 만족함으로써, 보다 더욱 디웨팅하기 쉬워진다. 이 때문에, 제 2 막 (54) 및 제 4 막 (58) 의 형성에는, 영역 α 에 해당하는 표면 장력 σ 를 갖는 도포액을 사용하는 것이 바람직하다.
한편, 표면 장력 σ 가 상기 조건 (σ > 0.153p1.947 × δ-3.84 × ｜aH｜1.022) 을 만족함으로써, 보다 더욱 디웨팅하기 어려워진다. 이 때문에, 제 3 막 (56) 의 형성에는, 영역 β 에 해당하는 표면 장력 σ 를 갖는 도포액을 사용하는 것이 바람직하다. 제 3 막 (56) 에 있어서, 요철의 피치 p 란, 제 1 패턴 (55) 과 제 1 비패턴 형성 영역 (52b) 으로 구성되는 요철의 피치이다. 이 경우, 제 1 패턴 (55) 과 제 1 비패턴 형성 영역 (52b) 이 라인 앤드 스페이스 패턴을 구성하는 것일 때, 요철의 피치 p 란, 1 개의 라인의 폭과 1 개의 스페이스의 폭의 합계의 폭이다.
또, 하마카 상수 aH (J) 는, 제 2 막 (54) 이면, 그 아래에 있는 제 1 막 (50) 으로 결정되는 것이다. 또, 제 4 막 (58) 이면, 그 아래에 있는 제 3 막 (56) 으로 결정되는 것이다. 나아가서는, 제 3 막 (56) 이면, 그 아래에 있는 제 1 막 (50), 및 제 1 패턴 (55) (제 2 막 (54)) 으로 결정된다.
이와 같이, 하마카 상수 aH (J) 는, 상측의 막과 하측의 막으로 결정되지만, 하측의 막 상태 등에 의해, 복수의 하마카 상수가 존재하는 경우가 있다. 이 경우, 디웨팅 현상을 좌우하는 것은, 복수의 하마카 상수 중, 부 (負) 로 절대치가 큰 것인 것을 지견하고 있다. 이것은, 소액적인 부분의 물성이 디웨팅 현상의 전체의 결과를 지배하고, 친액적인 부분의 변화에서는 전체의 결과에 큰 영향이 없는 것을 의미한다. 이 때문에, 복수의 하마카 상수가 존재하는 경우, 이들 중, 부로 절대치가 가장 큰 것을 상기 파라미터 X 에 있어서의 하마카 상수 aH (J) 로 한다.
본 실시형태의 패턴 형성 방법을 사용함으로써, 예를 들어, 도 5 에 나타내는 바와 같이, 2 개 나열된 TFT (60) 를 형성할 수 있다.
도 5 에 나타내는 TFT (60) 는, 게이트 전극 (62) 과, 소스 전극 (64a) 및 드레인 전극 (64b) 과, 반도체층 (66) 을 갖는다. TFT (60) 에 있어서, 게이트 전극 (62) 과, 소스 전극 (64a) 및 드레인 전극 (64b) 은, 본 발명의 패턴 형성 방법에 의해 형성할 수 있다. 예를 들어, 게이트 전극 (62) 은, 상기 서술한 제 2 막 (54) 을 이용한 제 1 패턴 (55) 의 형성법에 의해 형성할 수 있고, 소스 전극 (64a) 및 드레인 전극 (64b) 은, 상기 서술한 제 4 막 (58) 을 이용한 제 2 패턴 (59a, 59b) 의 형성법에 의해 형성할 수 있다.
기판 (Z) 상에 막 (70) 이 형성되어 있고, 이 막 (70) 상에 TFT (60) 가 형성되어 있다. 막 (70) 은, 예를 들어, 게이트 전극 (62) 을 형성하기 위해 소정의 평탄도를 얻는 것과, 전기 절연성을 향상시키기 위해 형성되어 있다. 이 막 (70) 은, 제 1 막 (50) 에 상당한다.
TFT (60) 에 있어서는, 막 (70) 의 표면 (70a) 에 게이트 전극 (62) 이 형성되어 있고, 이 게이트 전극 (62) 및 막 (70) 을 덮도록 게이트 절연층 (72) 이 형성되어 있다. 이 게이트 절연층 (72) 의 표면 (72a) 에는, 게이트 전극 (62) 의 상방에 채널 영역 (65) 으로서 소정의 간극을 두고, 소스 전극 (64a) 과 드레인 전극 (64b) 이 형성되어 있다. 채널 영역 (65) 을 막고, 또한 소스 전극 (64a) 과 드레인 전극 (64b) 에 걸치도록 하여, 활성층으로서 기능하는 반도체층 (66) 이 형성되어 있다. 소스 전극 (64a) 과 드레인 전극 (64b), 및 반도체층 (66) 을 덮도록 하여 보호층 (74) 이 형성되어 있다.
또한, 게이트 절연층 (72) 및 보호층 (74) 은, 막 (70) 과 동일한 발액제로 구성되는 경우를 포함하고, 그 두께는, 예를 들어, 막 (70) 의 두께 (막두께) 와 동일하게, 0.001 ㎛ ∼ 1 ㎛ 인 것이 바람직하고, 특히 바람직하게는 0.01 ∼ 0.1 ㎛ 이다. 게이트 절연층 (72) 은, 상기 서술한 제 3 막 (56) 의 형성 방법을 이용하여 형성할 수 있어, 표면이 실질적으로 평탄한 게이트 절연막 (72) 을 형성할 수 있다.
TFT (60) 는, 형성 장치 (10) 의 노광부 (16) 에 의해, 막 (70) 의 표면 (70a) 에 게이트 전극 (62) 이 형성되는 게이트 전극 형성 영역에 자외광을 조사하여 친액성화함과 함께 막두께가 감소하여 오목해진다. 또한, 형성 영역 이외에서는 막 (70) 의 표면 (70a) 은 발액성을 나타낸다.
다음으로, 패턴 형성부 (18) 에 의해, 막 (70) 의 표면 (70a) 전체면에 표면이 평탄해지도록 게이트 전극 (62) 이 되는 전극막 (도시 생략) 을 형성한다. 전극막은, 예를 들어, 도전성 미립자의 분산액을 사용하여 형성된다.
그 후, 전극막이 비패턴 형성 영역에서 밀려나, 전극막이 게이트 전극 형성 영역에 단시간에 모인다. 그 후, 건조되어, 게이트 전극 형성 영역에 게이트 전극 (62) 이 형성된다. 이 경우, 게이트 전극 (62) 에 의해, 친액성을 나타내는 볼록부가 구성되고, 그 이외의 막 (70) 의 비패턴 형성 영역에서 발액성을 나타내는 오목부가 구성된 요철 구조체가 형성된다. 또한, 상기 전극막 (상기 분산액) 은 표면 장력 σ 가 σ < 0.153·X 의 조건을 만족하는 것이 바람직하다.
형성 장치 (10) 는, 절연층을 형성하는 기능이 없기 때문에, 다른 장치를 사용하여 게이트 절연층 (72) 을 형성한다. 이 게이트 절연층 (72) 도, 막 (70) 과 동일하게, 예를 들어, 자외광에 의해 친소액성이 변화하는 친소액성 변환 기능을 갖고, 나아가서는 막두께가 감소하는 발액제에 의해 구성된다.
게이트 절연층 (72) 을 형성할 때, 게이트 절연층 (72) 이 되는 절연막 (도시 생략) 을 게이트 전극 (62) 을 덮도록 막 (70) 의 전체면에 형성한다. 이 때, 절연막은, 상기 서술한 제 3 막 (56) (도 3(f) 참조) 과 동일하게, 예를 들어, 잉크젯법을 사용하여, 게이트 전극 (62) (친액성을 나타내는 볼록부) 이외의 막 (70) 의 표면 (발액성을 나타내는 오목부) 에 있어서의 타적량을 게이트 전극 (62) (친액성을 나타내는 볼록부) 보다 많게 하여, 그 표면이 평탄해지도록 형성한다. 상기 서술한 제 3 막 (56) (도 3(f) 참조) 과 동일하게, 디웨팅의 발생이 억제되어, 절연막의 표면은, 막 (70) 의 발액성, 및 게이트 전극 (62) 의 친액성의 영향을 받지 않고 평탄이 유지된다. 그 후, 건조시켜, 표면이 평탄한 게이트 절연층 (72) 이 형성된다. 또한, 절연막은, 표면 장력 σ 이 σ > 0.153·X 의 조건을 만족하는 것이 바람직하다.
다음으로, 게이트 절연층 (72) 의 표면 (72a) 에, 형성 장치 (10) 의 노광부 (16) 에서, 소스 전극 (64a) 과 드레인 전극 (64b) 이 형성되는 형성 영역을 친액성화하여, 막두께를 감소시켜 오목하게 하여, 단차를 형성한다. 그리고, 게이트 전극 (62) 의 형성과 동일하게 하여, 형성 영역에 전극막 (도시 생략) 을 형성하여 소스 전극 (64a) 과 드레인 전극 (64b) 을 형성한다. 또한, 전극막은 표면 장력 σ 가 σ < 0.153·X 의 조건을 만족하는 것이 바람직하다.
그 후, 채널 영역 (65) 에서 노출되어 있는 게이트 절연층 (72) 의 표면 (72a) 을, 상기 서술한 바와 같이 친액화하여, 막두께를 감소시켜 오목하게 하여, 단차를 형성한다. 그리고, 채널 영역 (65) 을 막고, 또한 소스 전극 (64a) 과 드레인 전극 (64b) 에 걸치도록 반도체층 (66) 이 되는 반도체막 (도시 생략) 을 형성한다. 또한, 반도체막은 표면 장력 σ 가 σ < 0.153·X 의 조건을 만족하는 것이 바람직하다.
그리고, 다른 장치를 사용하여, 게이트 절연층 (72) 의 표면 (72a) 상에, 소스 전극 (64a) 및 드레인 전극 (64b) 그리고 반도체층 (66) 을 덮는 수지제의 보호층 (74) 을 형성한다. 또한, 보호층 (74) 은, 그 위에 아무것도 형성되지 않기 때문에, 막 (70) 과 같은, 예를 들어, 자외광에 의해 친소액성이 변화하여, 막두께가 감소하는 친소액성 변환 기능을 갖는 발액제로 구성할 필요는 없다.
본 실시형태의 패턴 형성 방법에 의하면, 게이트 전극 (62) 및 소스 전극 (64a) 과 드레인 전극 (64b) 의 형성 시간을 종래에 비해 짧게 할 수 있기 때문에, 생산성이 높다. 나아가서는 표면이 평탄한 게이트 절연층 (72) 을 형성할 수 있기 때문에, 그 위에 형성하는 게이트 전극 (62) 및 소스 전극 (64a) 의 위치 정밀도 및 형상 정밀도를 높게 할 수 있다. 이 때문에, TFT 의 채널 영역의 폭의 치수 오차가 작아, TFT 의 특성의 편차를 억제할 수 있다. 나아가서는, 게이트 절연층 (72) 의 표면을 평탄하게 하는 공정이 불필요하고, 이 점에서도 생산성을 높게 할 수 있다.
본 발명에 있어서는, 비패턴 형성 영역과 패턴 형성 영역의 위에 형성한 액막의 거동에 대해, 이하에 상세히 서술하는 4 개의 해석 모델을 사용하여 검증하였다.
또한, 이하에 나타내는 도 6(b), 도 7(a), 도 8(a), 도 9(a) 에 나타내는 제 1 해석 모델 (100) ∼ 제 4 해석 모델 (100c) 에 있어서 공통되는 구성에는 동일한 부호를 부여하고 있다. 또, 제 3 해석 모델 (100b) 이 본 발명의 패턴 형성 방법에 상당하고, 제 1 해석 모델 (100) 및 제 2 해석 모델 (100a) 이 종래의 패턴 형성 방법에 상당하고, 제 4 해석 모델 (100c) 이 제 3 막 (56) 을 사용한 패턴 형성 방법에 상당한다.
구체적으로는, 도 6(a) 에 나타내는 바와 같이, 제 2 막의 초기 표면 C 의 상태가 소정 시간 경과 후에 어떻게 변화하는지를 해석하는 것이다. 여기서, 초기 표면이란, 제 2 막을 형성한 시점에서의 표면이다. 또한, 제 2 막과 제 4 막은 형성하는 위치가 상이할 뿐으로 동일한 거동을 나타낸다.
도 6(a) 의 해석에는 도 6(b) 에 나타내는 제 1 해석 모델 (100) 을 사용하였다. 이 제 1 해석 모델 (100) 은, 제 1 막 (50) 에 상당하는 지지체 (102) 의 표면을, 친액부 (104) 와 발액부 (106) 로 나누고 있고, 지지체 (102) 상에 제 2 막 (54) 에 상당하는 두께가 균일한 액막 (108) 이 형성된 것이다. 지지체 (102) 의 표면은 평탄하고, 액막 (108) 의 표면도 평탄하다. 또한, 부호 B 는, 친액부 (104) 와 발액부 (106) 의 경계를 나타낸다.
예를 들어, 발액부 (106) 에서 액막 (108) 이 밀려나게 되면, 액막 (108) 이 유동하여, 도 6(c) 에 나타내는 바와 같이, 액막 (109) 의 상태가 변화한다. 이와 같이, 친액부 (104) 및 발액부 (106) 에 의해 생기는 액막 (108) 의 유동을 시뮬레이션에 의해 해석하였다.
또한, 도 6(b) 에 나타내는 제 1 해석 모델 (100) 에 있어서, 폭 방향 (L) 의 친액부 (104) 의 단으로부터 발액부 (106) 의 단까지를 1/2 피치로 한다. 1 피치는 30 ㎛ 이다.
다음으로, 도 7(a) 에 나타내는 제 2 해석 모델 (100a) 에 대해 설명한다.
제 2 해석 모델 (100a) 은, 도 6(b) 에 나타내는 제 1 해석 모델 (100) 에 비해, 제 1 막 (50) 에 상당하는 지지체 (102a) 가, 표면이 평탄하지 않고 코사인 커브상으로 되어 있다. 지지체 (102a) 의 표면을 친액부 (104) 와 발액부 (106) 로 나누고, 볼록한 영역을 발액부 (106) 로 하였다. 지지체 (102a) 는, 막두께가 얇은 패턴 형성 영역과 비패턴 형성 영역을 모델화한 것이다.
지지체 (102) 상에 제 2 막 (54) 에 상당하는 두께가 균일한 액막 (108) 이 형성되어 있고, 제 2 해석 모델 (100a) 에서는, 액막 (108) 은 표면이 지지체 (102a) 에 따라 코사인 커브상으로 되어 있다.
제 2 해석 모델 (100a) 에 있어서, 예를 들어, 발액부 (106) 에서 액막 (108) 이 밀려나게 되면, 액막 (108) 이 유동하여, 도 7(b) 에 나타내는 바와 같이, 액막 (109) 의 상태가 변화한다. 제 2 해석 모델 (100a) 에 있어서도, 도 6(b) 에 나타내는 제 1 해석 모델 (100) 과 동일하게, 액막 (108) 의 유동을 시뮬레이션에 의해 해석하였다.
다음으로, 도 8(a) 에 나타내는 제 3 해석 모델 (100b) 에 대해 설명한다.
제 3 해석 모델 (100b) 은, 도 7(a) 에 나타내는 제 2 해석 모델 (100a) 에 비해, 지지체 (102) 상에 형성된 액막 (108) 의 표면이 평탄한 점 이외에는, 도 7(b) 에 나타내는 제 2 해석 모델 (100a) 과 동일한 구성이다.
제 3 해석 모델 (100b) 에 있어서, 예를 들어, 발액부 (106) 에서 액막 (108) 이 밀려나게 되면, 액막 (108) 이 유동하여, 도 8(b) 에 나타내는 바와 같이, 액막 (109) 의 상태가 변화한다. 제 3 해석 모델 (100b) 에 있어서도, 도 6(b) 에 나타내는 제 1 해석 모델 (100) 과 동일하게, 액막 (108) 의 유동을 시뮬레이션에 의해 해석하였다.
다음으로, 도 9(a) 에 나타내는 제 4 해석 모델 (100c) 에 대해 설명한다.
제 4 해석 모델 (100c) 은, 도 8(a) 에 나타내는 제 3 해석 모델 (100b) 에 비해, 지지체 (102b) 의 표면에 대해 오목한 영역을 발액부 (106) 로 하고, 볼록한 영역을 친액부 (104) 로 한 점 이외에는, 도 8(b) 에 나타내는 제 3 해석 모델 (100c) 과 동일한 구성이다.
제 4 해석 모델 (100c) 에 있어서, 예를 들어, 액막 (108) 의 형성 후, 액막 (108) 이 유동하여, 도 9(b) 에 나타내는 바와 같이, 액막 (109) 의 상태가 변화한다. 제 4 해석 모델 (100c) 에 있어서도, 도 6(b) 에 나타내는 제 1 해석 모델 (100) 과 동일하게, 액막 (108) 의 유동을 시뮬레이션에 의해 해석하였다.
제 1 해석 모델 (100) ∼ 제 4 해석 모델 (100c) 의 액막 (108) 의 유동의 해석에는, 이하에 나타내는 수학식 1 ∼ 수학식 4 를 조합하여, 액막 (108) 의 표면 위치 h 의 4 계 (階) 의 편미분 방정식을 형성한다. 이 편미분 방정식을 수치적으로, 예를 들어, 주기 경계 조건으로 푸는 것에 의해, 초기 상태의 평탄한 액막의 표면간력에 의한 박막화와 디웨팅을 구할 수 있다. 본 실시형태에 있어서는, 디웨팅 시간을 구하였다.
디웨팅 시간이란, 시뮬레이션에서 초기 상태로부터 발액부 (106) 의 단부의 막두께가 제로가 될 때까지의 시간이다.
또한, 하기 수학식 1 은 액막 (108) 의 액면의 시간 변화를 나타내는 것이며, 하기 수학식 2 는 도 10 에 나타내는 막두께 변화와 유량의 관계를 나타내는 것이다. 또한, 하기 수학식 1 ∼ 4 의 「δ」 는 액막 (108) 의 막두께를 나타내고, 하기 수학식 3 의 「δB」 는 지지체 (102a, 102b) 의 요철 형상을 나타낸다. 지지체 (102) 가 평탄한 경우에는, δB = 0 이다. 또, 하기 수학식 3, 수학식 6 의 「Amp」는 진폭의 크기를 나타내는 계수이다.
액막 (108) 의 막두께 δ 에 관해, 액막 (108) 의 표면이 평탄하지 않은 경우, 하기 수학식 5 에 나타내는 바와 같이, 초기 상태 (t = 0 초) 에서의 액막 (108) 의 막두께 δ 는 평균 막두께 δavr 이 된다. 즉, 액막 (108) 의 표면 위치 h 는 변동되는 값이 된다.
한편, 액막 (108) 의 표면이 평탄한 경우, 하기 수학식 6 에 나타내는 바와 같이, 초기 상태 (t = 0 초) 에서의 액막 (108) 의 막두께는 평균 막두께 δavr 에 막두께의 변동분이 더해진 것이 된다. 즉, 액막 (108) 의 표면 위치 h 는, 평균 막두께 δavr 의 값이 된다. 막두께 δ, 액막 (108) 의 표면 위치 h 에 관해서는, 이와 같이 해석 모델에 따라 초기 조건을 바꾸었다.
Figure pct00001
Figure pct00002
Figure pct00003
Figure pct00004
Figure pct00005
Figure pct00006
여기서, 표면간력 Π 는, 하기 수학식 7 에 의해 구할 수 있다. 또한, 상기 수학식 2 및 하기 수학식 7 의 aH 는, 하마카 상수이다. 이 하마카 상수는, A. Sharma, G. Reiter (1996) 에 의하면 하기 수학식 8 로 나타낸다.
Figure pct00007
Figure pct00008
상기 수학식 8 의 d0 은 커트 오프 거리이며, 0.158 ㎚ 가 부여되어 있다. Sd 는 하기 수학식 9 에 의해 나타내고, 하기 수학식 9 의 γL d, γS d 는 접촉각을 측정함으로써 얻어진다.
Figure pct00009
여기서, 도 11 에 나타내는 바와 같이, 고체 (110) 표면 상에 액적 (112) 이 있고, 액적 (112) 이 평형 상태에 있는 경우, 고체의 표면 장력 (γS), 고체와 액체의 계면 장력 (γSL), 액체의 표면 장력 (γL) 은, 하기 수학식 10 에 나타내는 영 식의 관계에 있다. 또한, θ 은 접촉각이다.
Figure pct00010
D. K. Owens and R. C. Wendt, J. Appl. Polym. Sci., 13, 1741 (1969). 에 의하면, 하기 수학식 9 가 얻어진다. 하기 수학식 11 로부터, 접촉각 θ 를 측정함으로써, γL d, γS d 를 구할 수 있고, 이로써, 상기 수학식 8 로 나타내는 하마카 상수 aH 를 구할 수 있다.
Figure pct00011
수치 해석에 있어서는, 계산 영역을 1/2 피치로서 친액부 (104) 의 단으로부터 발액부 (106) 의 단으로 하였다. 즉, 해석 범위는, 각 해석 모델 (100 ∼ 100c) 에 있어서, 경계 B 를 중심으로 하여, 폭 방향 (L) 에 있어서의 친액부 (104) 의 단으로부터 발액부 (106) 의 단까지로 하였다.
계산 알고리즘에는 차분법 (시간 Euler 법) 을 사용하였다. 3 차 미계수를 7 점 차분으로 하고, 1 차 미계수를 5 점 차분으로 하였다. 영역 분할을 40 분할로 하였다.
또, 기본 계산 조건은, 액막 (108) 에 대해서는 점도를 1 mPa·s 로 하고, 밀도를 1000 ㎏/㎥ 로 하며, 표면 장력을 20 mN/m 으로 하고, 막두께 δ 를 0.1 ㎛ 로 하고, 계산 영역에 대해서는 15 ㎛ 로 하였다. 또, 하마카 상수 aH 를 -5.0 × 10-19 (J) 로 하였다.
지지체 (102a, 102b) 의 요철에 관해서는, 상기 수학식 3 의 δB 로 나타내는 것이며, 계산 영역 내에 있어서의 고저차를 최대로 ±10 ㎚ 로 하였다. 즉, Amp 의 값을 10 으로 하였다.
본 실시형태에 있어서는, 상기 편미분 방정식을 풀 때에 있어서, 예를 들어, 이상의 조건이 사용된다. 그러나, 상기 편미분 방정식을 풀기 위한 조건은, 이상의 조건에 한정되는 것은 아니다.
각 해석 모델 (100 ∼ 100c) 의 수치 해석의 결과를 도 12(a), (b), 도 13(a), (b) 에 나타낸다. 도 12(a) 가 제 1 해석 모델 (100) 의 결과를 나타내고, 도 12(b) 가 제 2 해석 모델 (100a) 의 결과를 나타내고, 도 13(a) 가 제 3 해석 모델 (100b) 의 결과를 나타내고, 도 13(b) 가 제 4 해석 모델 (100c) 의 결과를 나타내고 있다.
도 12(a), (b), 도 13(a), (b) 에 나타내는 부호 Sf 는 지지체의 표면 형상을 나타내고, 부호 w 는 계산의 시간 경과적 방향을 나타낸다.
도 12(a), (b), 도 13(a), (b) 에 나타내는 부호 C 는, 액막 (108) 의 초기 상태의 표면 형상을 나타내는 것이며, 부호 Cf 는 액막 (108) 의 디웨팅 상태의 표면 형상을 나타낸다. 도 12(a), (b), 도 13(a) 에 있어서는, 경계 B 에 대해 우측이 발액부 (106) 이고, 좌측이 친액부 (104) 이다. 도 13(b) 에서는, 경계 B 에 대해 좌측이 발액부 (106) 이고, 우측이 친액부 (104) 이다.
제 1 해석 모델 (100) ∼ 제 4 해석 모델 (100c) 의 디웨팅 시간의 결과를 하기 표 1 에 나타낸다. 또한, 하기 표 1 에 나타내는 제 4 해석 모델 (100c) 의 란의 디웨팅 시간이 ∞ (무한대) 란, 밀려남이 없는 것을 말한다.
Figure pct00012
도 12(a), (b) 및 도 13(a) 그리고 표 1 에 나타내는 바와 같이, 지지체에 요철을 형성하고, 또한 액막의 표면이 평탄한 것이 디웨팅 시간을 짧게 할 수 있다.
또, 도 12(a) 와 도 13(a) 및 표 1 로부터, 액막을 표면을 평탄하게 하여 형성하는 경우, 지지체에 요철을 형성하는 것이 디웨팅 시간을 짧게 할 수 있다.
나아가서는, 도 13(b) 및 표 1 에 나타내는 바와 같이, 요철이 있는 지지체에 있어서, 발액부와 친액부의 위치를 바꿈으로써, 액막의 디웨팅이 억제되어, 액막의 표면의 변화를 작게 할 수 있다. 이로써, 액막의 액면이 실질적으로 평탄한 상태로 유지되어, 발액부와 친액부의 영향을 받지 않고, 실질적으로 평탄한 막을 형성할 수 있다.
이하, 전자 회로의 배선, TFT 등의 전자 소자의 구성부, 또는 전자 회로의 배선, TFT 등의 전자 소자의 구성부의 프리커서의 형성에 사용되는 제 2 막 (54) 및 제 4 막 (58) 의 재료에 대해 구체적으로 설명한다.
제 2 막 (54) 및 제 4 막 (58) 의 도전성 재료로는, 도전성 미립자를 함유하고, 이 도전성 미립자의 입경이 1 ㎚ 이상, 100 ㎚ 이하인 것이 바람직하다. 도전성 미립자의 입경이 100 ㎚ 보다 크면, 노즐의 막힘이 일어나기 쉬워, 잉크젯법에 의한 토출이 곤란해지기 때문이다. 또, 도전성 미립자의 입경이 1 ㎚ 미만이면, 도전성 미립자에 대한 코팅제의 체적비가 커져, 얻어지는 막 중의 유기물의 비율이 과다하게 되기 때문이다.
분산질 농도는, 분산질 농도의 응집성의 관점에서, 1 질량％ 이상, 80 질량％ 이하인 것이 바람직하다.
도전성 미립자의 분산액의 표면 장력은, 20 mN/m 이상, 70 mN/m 이하의 범위에 들어가는 것이 바람직하다. 잉크젯법으로 액체를 토출할 때, 표면 장력이 20 mN/m 미만이면, 잉크 조성물의 노즐면에 대한 젖음성이 증대되기 때문에 비행 구부러짐이 발생하기 쉬워지고, 70 mN/m 을 초과하면 노즐 선단에서의 메니스커스의 형상이 안정되지 않기 때문에, 토출량, 토출 타이밍의 제어가 곤란해지기 때문이다.
도전성 재료로는, 예를 들어, 은의 미립자가 함유되는 것이다. 은 이외의 다른 금속 미립자로는, 예를 들어, 금, 백금, 동, 팔라듐, 로듐, 오스뮴, 루테늄, 이리듐, 철, 주석, 아연, 코발트, 니켈, 크롬, 티탄, 탄탈, 텅스텐, 인듐 중 어느 하나가 이용되어도 되고, 또는 어느 2 개 이상이 조합된 합금이 이용되어도 된다. 나아가서는, 할로겐화 은을 사용해도 된다. 단, 은나노 입자가 바람직하다. 금속 미립자 외에, 도전성 폴리머 및 초전도체의 미립자 등을 사용해도 된다.
도전성 미립자의 표면에 코팅하는 코팅재로는, 예를 들어, 자일렌, 톨루엔 등의 유기 용제 및 시트르산 등을 들 수 있다.
사용하는 분산매로는, 상기의 도전성 미립자를 분산할 수 있는 것으로, 응집을 일으키지 않는 것이면 특별히 한정되지 않지만, 물 외에, 메탄올, 에탄올, 프로판올, 부탄올 등의 알코올류, n-헵탄, n-옥탄, 데칸, 톨루엔, 자일렌, 시멘, 듀렌, 인덴, 디펜텐, 테트라하이드로나프탈렌, 데카하이드로나프탈렌, 시클로헥실벤젠 등의 탄화수소계 화합물, 또는 에틸렌글리콜디메틸에테르, 에틸렌글리콜디에틸에테르, 에틸렌글리콜메틸에틸에테르, 디에틸렌글리콜디메틸에테르, 디에틸렌글리콜디에틸에테르, 디에틸렌글리콜메틸에틸에테르, 1,2-디메톡시에탄, 비스(2-메톡시에틸)에테르, p-디옥산 등의 에테르계 화합물, 또한 프로필렌카보네이트, γ-부티로락톤, N-메틸-2-피롤리돈, 디메틸포름아미드, 디메틸술폭사이드, 시클로헥사논 등의 극성 화합물을 들 수 있다. 이들 중, 미립자의 분산성과 분산액의 안정성, 또 잉크젯법에 대한 적용의 용이함의 점에서, 물, 알코올류, 탄화수소계 화합물, 에테르계 화합물이 바람직하고, 더욱 바람직한 분산매로는 물, 탄화수소계 화합물을 들 수 있다. 이들 분산매는 단독으로도, 혹은 2 종 이상의 혼합물로서도 사용할 수 있다.
또, 바인더 (첨가제) 로는, 알키드 수지, 변성 알키드 수지, 변성 에폭시 수지, 우레탄화유, 우레탄 수지, 로진 수지, 로진화유, 말레산 수지, 무수 말레산 수지, 폴리부텐 수지, 디알릴프탈레이트 수지, 폴리에스테르 수지, 폴리에스테르 올리고머, 광물유, 식물유, 우레탄 올리고머, (메트)알릴에테르와 무수 말레산의 공중합체 (이 공중합체는 다른 모노머 (예를 들어, 스티렌 등) 를 공중합 성분으로서 첨가해도 된다) 등을 1 종, 혹은 2 종 이상의 조합으로 사용할 수 있다. 또, 본 발명의 금속 페이스트에는, 첨가제로서, 분산제, 습윤제, 증점제, 레벨링제, 바탕 더러움 방지제, 겔화제, 실리콘 오일, 실리콘 수지, 소포제, 가소제 등을 적절히 선택하여 첨가해도 된다.
또, 용매로는, 노르말파라핀, 이소파라핀, 나프텐, 알킬벤젠류를 사용할 수도 있다.
또, 도전 재료로는, 도전성 유기 재료를 사용할 수도 있고, 예를 들어, 폴리아닐린, 폴리티오펜, 폴리페닐렌비닐렌 등의 고분자계의 가용성 재료를 함유하고 있어도 된다.
금속의 미립자 대신에, 유기 금속 화합물을 함유하고 있어도 된다. 여기서 말하는 유기 금속 화합물은, 가열에 의한 분해에 의해 금속이 석출되는 화합물이다. 이와 같은 유기 금속 화합물에는, 클로로트리에틸포스핀 금, 클로로트리메틸포스핀 금, 클로로트리페닐포스핀 금, 은 2,4-펜탄디오나토 착물, 트리메틸포스핀(헥사플루오로아세틸아세토네이트) 은 착물, 동 헥사플루오로펜탄디오나토시클로옥타디엔 착물 등이 있다.
도전성 미립자의 다른 예로는, 레지스트, 선상 절연 재료로서의 아크릴 수지, 가열하여 실리콘이 되는 실란 화합물 (예를 들어, 트리실란, 펜타실란, 시클로트리실란, 1,1'-비스시클로부타실란 등), 금속 착물 등을 들 수 있다. 이들은 액체 중에 미립자로서 분산되고 있어도 되고, 용해되어 존재해도 된다.
나아가서는, 도전성 유기 재료를 함유하는 액체로서, 도전성 고분자인 PEDOT (폴리에틸렌디옥시티오펜)/PPS (폴리스티렌술폰산) 의 수용액, 도프드 PANI (폴리아닐린), PEDOT (폴리에틸렌디옥시티오펜) 에 PSS (폴리스티렌술폰산) 를 도프한 도전성 고분자의 수용액 등을 사용할 수 있다.
반도체층 (66) 을 구성하기 위한 재료로서, CdSe, CdTe, GaAs, InP, Si, Ge, 카본 나노 튜브, 실리콘, ZnO 등의 무기 반도체, 펜타센, 안트라센, 테트라센, 프탈로시아닌 등의 유기 저분자, 폴리아세틸렌계 도전성 고분자, 폴리파라페닐렌 및 그 유도체, 폴리페닐렌비닐렌 및 그 유도체 등의 폴리페닐렌계 도전성 고분자, 폴리피롤 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리푸란 및 그 유도체 등의 복소 고리계 도전성 고분자, 폴리아닐린 및 그 유도체 등의 이온성 도전성 고분자 등의 유기 반도체를 사용할 수 있다.
또한, 게이트 절연층 (72) 을 막 (70) 과 동일한 조성으로 하지 않는 경우, 또는 보호층 (74) 과 같은 층간 절연막을 구성하는 전기 절연성이 큰 재료로는, 이하의 것을 사용할 수 있다. 구체적으로는, 유기 재료로는, 폴리이미드, 폴리아미드이미드, 에폭시 수지, 실세스퀴옥산, 폴리비닐페놀, 폴리카보네이트, 불소계 수지, 폴리파라자일릴렌, 폴리비닐부티랄 등을 들 수 있고, 폴리비닐페놀 및 폴리비닐알코올은 적당한 가교제에 의해 가교하여 사용해도 된다. 폴리불화자일렌, 불소화폴리이미드, 불소화폴리알릴에테르, 폴리테트라플루오로에틸렌, 폴리클로로트리플루오로에틸렌, 폴리(α,α,α',α'-테트라플루오로-파라자일렌), 폴리(에틸렌/테트라플루오로에틸렌), 폴리(에틸렌/클로로트리플루오로에틸렌), 불소화에틸렌/프로필렌 공중합체와 같은 불소화 고분자, 폴리올레핀계 고분자, 그 밖에, 폴리스티렌, 폴리(α-메틸스티렌), 폴리(α-비닐나프탈렌), 폴리비닐톨루엔, 폴리부타디엔, 폴리이소프렌, 폴리(4-메틸-1-펜텐), 폴리(2-메틸-1,3-부타디엔), 폴리파라자일렌, 폴리[1,1-(2-메틸프로판)비스(4-페닐)카르보네이트], 폴리시클로헥실메타크릴레이트, 폴리클로로스티렌, 폴리(2,6-디메틸-1,4-페닐렌에테르), 폴리비닐시클로헥산, 폴리아릴렌에테르, 폴리페닐렌, 폴리스티렌-코-α-메틸스티렌, 에틸렌/아크릴산에틸 공중합체, 폴리(스티렌/부타디엔), 폴리(스티렌/2,4-디메틸스티렌) 등을 들 수 있다.
다공질의 절연막으로는, 이산화규소에 인을 첨가한 인 실리케이트 유리, 이산화규소에 인 및 보론을 첨가한 붕소인실리케이트 유리, 폴리이미드, 폴리아크릴 등의 다공질의 절연막을 들 수 있다. 또, 다공질 메틸실세스퀴옥산, 다공질 하이드로실세스퀴옥산, 다공질 메틸하이드로실세스퀴옥산 등의 실록산 결합을 갖는 다공질의 절연막을 형성할 수 있다.
다음으로, 제 1 막 (50) 및 제 3 막 (56) 에 사용되는 재료에 대해 설명한다.
예를 들어, 제 1 막 (50) 및 제 3 막 (56) 으로서, 광 촉매 함유 재료를 사용할 수 있다. 이 경우, 이 광 촉매 함유 재료 중에 불소가 함유되고, 또한 이 광 촉매 함유 재료 표면의 불소 함유량이 광 촉매 함유 재료로 이루어지는 제 1 막 (광 촉매 함유층) 에 대해 에너지를 조사했을 때, 광 촉매의 작용에 의해 에너지 조사 전과 비교하여 저하됨과 함께, 에너지 조사 영역의 체적이 줄어드는 것이다. 또, 에너지 조사에 의한 광 촉매의 작용에 의해 분해되고, 이로써 광 촉매 함유층 상의 젖음성을 변화시킬 수 있으며, 또한 에너지 조사 영역의 체적이 줄어드는 분해 물질을 함유하도록 광 촉매 함유층이어도 된다.
이와 같은 광 촉매 함유 재료의 광 촉매, 바인더, 및 그 밖의 성분에 대해 이하에 설명한다.
먼저, 광 촉매에 대해 설명한다. 본 실시형태에서 사용하는 광 촉매로는, 광 반도체로서 알려진 예를 들어 이산화티탄 (TiO2), 산화아연 (ZnO), 산화주석 (SnO2), 티탄산스트론튬 (SrTiO3), 산화텅스텐 (WO3), 산화비스무트 (Bi2O3), 및 산화철 (Fe2O3) 을 들 수 있고, 이들에서 선택하여 1 종 또는 2 종 이상을 혼합하여 사용할 수 있다.
특히 이산화티탄이 밴드 갭 에너지가 높고, 화학적으로 안정적이고 독성도 없으며, 입수도 용이한 점에서 바람직하게 사용된다. 이산화티탄에는, 아나타제형과 루틸형이 있고, 본 실시형태에서는 모두 사용할 수 있지만, 아나타제형의 이산화티탄이 바람직하다. 아나타제형 이산화티탄은 여기 파장이 380 ㎚ 이하에 있다.
이와 같은 아나타제형 이산화티탄으로는, 예를 들어, 염산 해교형의 아나타제형 티타니아졸 (이시하라 산업 (주) 제조 STS-02 (평균 입경 7 ㎚), 이시하라 산업 (주) 제조 ST-K01), 질산 해교형의 아나타제형 티타니아졸 (닛산 화학 (주) 제조 TA-15 (평균 입경 12 ㎚)) 등을 들 수 있다.
광 촉매의 입경은 작을수록 광 촉매 반응이 효과적으로 일어나므로 바람직하고, 평균 입경이 50 ㎚ 이하가 바람직하고, 20 ㎚ 이하의 광 촉매를 사용하는 것이 특히 바람직하다.
광 촉매 함유층 중의 광 촉매의 함유량은, 5 ∼ 60 중량％, 바람직하게는 20 ∼ 40 중량％ 의 범위에서 설정할 수 있다. 또, 광 촉매 함유층의 두께는, 0.05 ∼ 10 ㎛ 의 범위 내가 바람직하다.
다음으로, 바인더에 대해 설명한다. 광 촉매 함유층 상의 젖음성의 변화를 바인더 자체에 광 촉매가 작용함으로써 실시하는 제 1 형태와, 에너지 조사에 의한 광 촉매의 작용에 의해 분해되고, 이로써 광 촉매 함유층 상의 젖음성을 변화시킬 수 있는 분해 물질을 광 촉매 함유층에 함유시킴으로써 변화시키는 제 2 형태와, 이들을 조합함으로써 실시하는 제 3 형태의 3 개의 형태로 나눌 수 있다. 제 1 형태 및 제 3 형태에 있어서 사용되는 바인더는, 광 촉매의 작용에 의해 광 촉매 함유층 상의 젖음성을 변화시킬 수 있는 기능을 가질 필요가 있고, 제 2 형태에서는 이와 같은 기능은 특별히 필요없다.
상기 제 2 형태에 사용되는 광 촉매의 작용에 의해 광 촉매 함유층 상의 젖음성을 변화시키는 기능을 특별히 필요로 하지 않는 바인더로는, 주골격이 상기 광 촉매의 광 여기에 의해 분해되지 않는 높은 결합 에너지를 갖는 것이면 특별히 한정되는 것은 아니다. 구체적으로는, 유기 치환기를 갖지 않거나, 혹은 다소 유기 치환기를 갖는 폴리실록산을 들 수 있고, 이들은 테트라메톡시실란, 테트라에톡시실란 등을 가수분해, 중축합함으로써 얻을 수 있다.
이와 같은 바인더를 사용한 경우에는, 첨가제로서 후술하는 에너지 조사에 의한 광 촉매의 작용에 의해 분해되고, 이로써 광 촉매 함유층 상의 젖음성을 변화시킬 수 있는 분해 물질을 광 촉매 함유층 중에 함유시키는 것이 필수가 된다.
다음으로, 상기 제 1 형태 및 제 3 형태에 사용되는 광 촉매의 작용에 의해 광 촉매 함유층 상의 젖음성을 변화시키는 기능을 필요로 하는 바인더에 대해 설명한다. 이와 같은 바인더로는, 주골격이 상기의 광 촉매의 광 여기에 의해 분해되지 않는 높은 결합 에너지를 갖는 것으로, 광 촉매의 작용에 의해 분해되는 유기 치환기를 갖는 것이 바람직하고, 예를 들어, 졸 겔 반응 등에 의해 클로로 또는 알콕시실란 등을 가수분해, 중축합하여 큰 강도를 발휘하는 오르가노폴리실록산, 발수성 및 발유성이 우수한 반응성 실리콘을 가교한 오르가노폴리실록산 등을 들 수 있다.
상기 서술한 졸 겔 반응 등에 의해 클로로 또는 알콕시실란 등을 가수분해, 중축합하여 큰 강도를 발휘하는 오르가노폴리실록산의 경우, 일반식 : YnSiX(4-n)
(여기서, Y 는 알킬기, 플루오로알킬기, 비닐기, 아미노기, 페닐기 또는 에폭시기를 나타내고, X 는 알콕실기, 아세틸기 또는 할로겐을 나타낸다. n 은 0 ∼ 3 까지의 정수이다.) 으로 나타내는 규소 화합물의 1 종 또는 2 종 이상의 가수분해 축합물 혹은 공가수분해 축합물인 오르가노폴리실록산인 것이 바람직하다. 또한, 여기서 Y 로 나타내는 기의 탄소수는 1 ∼ 20 의 범위 내인 것이 바람직하고, 또, X 로 나타내는 알콕시기는, 메톡시기, 에톡시기, 프로폭시기, 부톡시기인 것이 바람직하다.
또, 바인더로서, 특히 플루오로알킬기를 함유하는 폴리실록산을 바람직하게 사용할 수 있고, 구체적으로는, 하기의 플루오로알킬실란의 1 종 또는 2 종 이상의 가수분해 축합물, 공가수분해 축합물을 들 수 있고, 일반적으로 불소계 실란 커플링제로서 알려진 것을 사용할 수 있다.
Figure pct00013
상기의 플루오로알킬기를 함유하는 폴리실록산을 바인더로서 사용함으로써, 광 촉매 함유층의 에너지 미조사부의 발액성이 크게 향상되어, 금속 페이스트의 부착을 방해하는 기능을 발현한다.
또, 상기 서술한 발수성 및 발유성이 우수한 반응성 실리콘으로는, 하기 일반식으로 나타내는 골격을 갖는 화합물을 들 수 있다.
[화학식 1]
Figure pct00014
단, n 은 2 이상의 정수이고, R1, R2 는 각각 탄소수 1 ∼ 10 의 치환 혹은 비치환의 알킬, 알케닐, 아릴 혹은 시아노알킬기이고, 몰비로 전체의 40 ％ 이하가 비닐, 페닐, 할로겐화페닐이다. 또, R1, R2 가 메틸기인 것이 표면 에너지가 가장 작아지므로 바람직하고, 몰비로 메틸기가 60 ％ 이상인 것이 바람직하다. 또, 사슬 말단 혹은 측사슬에는, 분자 사슬 중에 적어도 1 개 이상의 수산기 등의 반응성기를 갖는다.
또, 상기의 오르가노폴리실록산과 함께, 디메틸폴리실록산과 같은 가교 반응을 하지 않는 안정적인 오르가노실리콘 화합물을 바인더에 혼합해도 된다.
다음으로, 분해 물질에 대해 설명한다.
상기 제 2 형태 및 제 3 형태에 있어서는, 또한 에너지 조사에 의한 광 촉매의 작용에 의해 분해되고, 이로써 광 촉매 함유층 상의 젖음성을 변화시킬 수 있는 분해 물질을 광 촉매 함유층에 함유시킬 필요가 있다. 즉, 바인더 자체에 광 촉매 함유층 상의 젖음성을 변화시키는 기능이 없는 경우, 및 그러한 기능이 부족한 경우, 상기 서술한 바와 같은 분해 물질을 첨가하여, 상기 광 촉매 함유층 상의 젖음성의 변화를 일으키게 하거나, 혹은 그러한 변화를 보조시키도록 하는 것이다.
이와 같은 분해 물질로는, 광 촉매의 작용에 의해 분해되고, 또한 분해됨으로써 광 촉매 함유층 표면의 젖음성을 변화시키는 기능을 갖는 계면 활성제를 들 수 있다. 구체적으로는, 닛코 케미컬즈 (주) 제조 NIKKOL BL, BC, BO, BB 의 각 시리즈 등의 탄화수소계, 듀퐁사 제조 ZONYL FSN, FSO, 아사히 글라스 (주) 제조 서프론 S-141, 145, 다이닛폰 잉크 화학 공업 (주) 제조 메가팍 F-141, 144, 네오스 (주) 제조 프타젠트 F-200, F251, 다이킨 공업 (주) 제조 유니다인 DS-401, 402, 쓰리엠 (주) 제조 플로라드 FC-170, 176 등의 불소계 혹은 실리콘계의 비이온 계면 활성제를 들 수 있고, 또 카티온계 계면 활성제, 아니온계 계면 활성제, 양쪽성 계면 활성제를 사용할 수도 있다.
또, 계면 활성제 외에도, 폴리비닐알코올, 불포화 폴리에스테르, 아크릴 수지, 폴리에틸렌, 디알릴프탈레이트, 에틸렌프로필렌디엔모노머, 에폭시 수지, 페놀 수지, 폴리우레탄, 멜라민 수지, 폴리카보네이트, 폴리염화비닐, 폴리아미드, 폴리이미드, 스티렌 부타디엔 고무, 클로로프렌 고무, 폴리프로필렌, 폴리부틸렌, 폴리스티렌, 폴리아세트산비닐, 나일론, 폴리에스테르, 폴리부타디엔, 폴리벤즈이미다졸, 폴리아크릴니트릴, 에피클로르하이드린, 폴리술파이드, 폴리이소프렌 등의 올리고머, 폴리머 등을 들 수 있다.
또, 광 촉매 함유층이 불소를 함유하고, 또한 이 광 촉매 함유층 표면의 불소 함유량이 광 촉매 함유층에 대해 에너지를 조사했을 때, 상기 광 촉매의 작용에 의해 에너지 조사 전과 비교하여 저하되도록 상기 광 촉매 함유층이 형성되어 있는 것이 바람직하다.
상기 서술한 바와 같은, 불소를 함유하는 광 촉매 함유층 중에 함유되는 불소의 함유량으로는, 에너지가 조사되어 형성된 불소 함유량이 낮은 친액성 영역에 있어서의 불소 함유량이, 에너지 조사되어 있지 않은 부분의 불소 함유량을 100 으로 했을 경우에 10 이하, 바람직하게는 5 이하, 특히 바람직하게는 1 이하인 것이 바람직하다.
또, 제 1 막 (50) 으로는, 유기 분자막 등으로 이루어지는 자기 조직화막을 사용할 수도 있다. 기판 표면을 처리하기 위한 유기 분자막은, 일단측에 기판에 결합 가능한 관능기를 갖고, 타단측에 기판의 표면성을 발액성 등으로 개질하는 (표면 에너지를 제어하는) 관능기를 가짐과 함께, 이들 관능기를 연결하는 탄소의 직사슬 혹은 일부 분기한 탄소 사슬을 구비하고 있고, 기판에 결합하여 자기 조직화하여 분자막, 예를 들어 단분자막을 형성하는 것이다.
자기 조직화막이란, 기판 등, 하지층 등 구성 원자와 반응 가능한 결합성 관능기와 그 이외의 직사슬 분자로 이루어지고, 그 직사슬 분자의 상호 작용에 의해 매우 높은 배향성을 갖는 화합물을 배향시켜 형성된 막이다. 이 자기 조직화막은, 단분자를 배향시켜 형성되어 있으므로, 매우 막두께를 얇게 할 수 있고, 또한 분자 레벨로 균일한 막이 된다. 즉, 막의 표면에 동일한 분자가 위치하기 때문에, 막의 표면에 균일하고 또한 우수한 발액성 등을 부여할 수 있다.
상기의 높은 배향성을 갖는 화합물로서, 예를 들어 플루오로알킬실란을 사용한 경우에는, 막의 표면에 플루오로알킬기가 위치하도록 각 화합물이 배향되어 자기 조직화막이 형성되므로, 막의 표면에 균일한 발액성이 부여된다.
자기 조직화막을 형성하는 화합물로는, 예를 들어, 헵타데카플루오로-1,1,2,2-테트라하이드로데실트리에톡시실란, 헵타데카플루오로-1,1,2,2-테트라하이드로데실트리메톡시실란, 헵타데카플루오로-1,1,2,2-테트라하이드로데실트리클로로실란, 트리데카플루오로-1,1,2,2-테트라하이드로옥틸트리에톡시실란, 트리데카플루오로-1,1,2,2-테트라하이드로옥틸트리메톡시실란, 트리데카플루오로-1,1,2,2-테트라하이드로옥틸트리클로로실란, 트리플루오로프로필트리메톡시실란 등의 플루오로알킬실란 (이하, 「FAS」 라고 표기한다) 을 들 수 있다. 사용할 때에는, 하나의 화합물을 단독으로 사용하는 것도 바람직하지만, 2 종 이상의 화합물을 조합하여 사용해도, 본 발명의 소기의 목적을 저해하지 않으면 제한되지 않는다. 또, 본 발명에 있어서는, 상기의 자기 조직화막을 형성하는 화합물로서, 상기 FAS 를 사용하는 것이, 기판과의 밀착성 및 양호한 발액성을 부여하는 데에 있어서 바람직하다.
FAS 는 일반적으로 구조식 RnSiX(4-n) 으로 나타낸다. 여기서, n 은 1 이상 3 이하의 정수를 나타내고, X 는 메톡시기, 에톡시기, 할로겐 원자 등의 가수분해기이다. 또, R 은 플루오로알킬기이고, (CF3)(CF2)x(CH2)y 의 (여기서, x 는 0 이상 10 이하의 정수를, y 는 0 이상 4 이하의 정수를 나타낸다) 구조를 갖고, 복수개의 R 또는 X 가 Si 에 결합되어 있는 경우에는, R 또는 X 는 각각 모두 동일해도 되고, 상이해도 된다. X 로 나타내는 가수분해기는 가수분해에 의해 실란올을 형성하고, 기판의 하지의 하이드록실기와 반응하여 실록산 결합으로 기판과 결합한다. 한편, R 은 표면에 (CF3) 등의 플루오로기를 갖기 때문에, 기판 등의 하지 표면을 젖지 않는 (표면 에너지가 낮은) 표면으로 개질한다.
유기 분자막 등으로 이루어지는 자기 조직화막은, 상기의 원료 화합물과 기판을 동일한 밀폐 용기 중에 넣어 두고, 실온의 경우에는 2 ∼ 3 일 정도 동안 방치하면 기판 상에 형성된다. 또, 밀폐 용기 전체를 100 ℃ 로 유지함으로써, 3 시간 정도에서 기판 상에 형성된다. 이상으로 서술한 것은, 기상으로부터의 형성법이지만, 액상으로부터도 자기 조직화막은 형성 가능하다. 예를 들어, 원료 화합물을 함유하는 용액 중에 기판을 침적하고, 세정, 건조시킴으로써 기판 상에 자기 조직화막이 얻어진다.
또한, 자기 조직화막을 형성하기 전에, 기판 표면에 자외광을 조사하거나, 용매에 의해 세정하여, 전처리를 실시하는 것이 바람직하다.
제 1 막 (50) 은, 에너지의 부여에 의해 임계 표면 장력이 크게 변화하는 재료로 구성할 수 있다. 이와 같은 재료로는, 측사슬에 소수성기를 함유하는 고분자 재료를 들 수 있고, 이 고분자 재료로는, 폴리이미드, (메트)아크릴레이트 등의 골격을 갖는 주사슬에 직접, 또는 결합기를 개재하여 소수성기를 갖는 측사슬이 결합되어 있는 것을 들 수 있다.
소수성기로는, 말단 구조가 -CF2CH3, -CF2CF3, -CF(CF3)2, -C(CF3)3, -CF2H, -CFH2 등인 기를 들 수 있다. 분자 사슬끼리를 배향하기 쉽게 하기 위해서는 탄소 사슬 길이가 긴 기가 바람직하고, 탄소수 4 이상의 것이 보다 바람직하다. 나아가서는, 알킬기의 수소 원자의 2 개 이상이 불소 원자로 치환된 폴리플루오로알킬기 (이하, 「Rf 기」 라고 기재한다) 가 바람직하고, 특히 탄소수 4 ∼ 20 의 Rf 기가 바람직하고, 특히, 탄소수 6 ∼ 12 의 Rf 기가 바람직하다. Rf 기에는 직사슬 구조 혹은 분기 구조가 있지만, 직사슬 구조가 바람직하다. 또한 소수성기는, 알킬기의 수소 원자의 실질적으로 모두가 불소 원자로 치환된 퍼플루오로알킬기가 바람직하다. 퍼플루오로알킬기는 CnF2n+1- (단, n 은 4 ∼ 16 의 정수) 으로 나타내는 기가 바람직하고, 특히, n 이 6 ∼ 12 의 정수인 경우의 그 기가 바람직하다. 퍼플루오로알킬기는 직사슬 구조여도 되고 분기 구조여도 되고, 직사슬 구조가 바람직하다.
상기 재료에 대해서는 일본 특허 2796575호 등에 상세하게 기재되어 주지된 바이며, 가열 상태로 액체 또는 고체와 접촉시켰을 때에 친액성이 되고, 공기 중에서 가열하면 소액성이 되는 성질을 갖는다. 즉, (접촉 매체의 선택과) 열에너지의 부여에 의해 임계 표면 장력을 변화시킬 수 있다.
또한 소수성기로는, 불소 원자를 함유하지 않는 -CH2CH3, -CH(CH3)2, -C(CH3)3 등의 말단 구조를 갖는 기를 들 수 있다. 이 경우에도, 분자 사슬끼리를 배향하기 쉽게 하기 위해서는 탄소 사슬 길이가 긴 기가 바람직하고, 탄소수 4 이상의 것이 보다 바람직하다. 소수성기는 직사슬 구조여도 되고 분기 구조여도 되지만, 직사슬 구조가 바람직하다. 상기 알킬기는 할로겐 원자, 시아노기, 페닐기, 하이드록실기, 카르복실기 또는 탄소수 1 ∼ 12 의 직사슬, 분기 사슬 혹은 고리형의 알킬기나 알콕시기로 치환된 페닐기를 함유하고 있어도 된다. R 의 결합 부위가 많을수록 표면 에너지가 낮아 (임계 표면 장력이 작아), 소액성이 된다고 생각된다. 자외선 조사 등에 의해, 결합의 일부가 절단되거나, 또는 배향 상태가 변화하기 때문에, 임계 표면 장력이 증가하여, 친액성이 되는 것으로 추찰된다.
이 이외에도 소수성기로는, -SiR3 으로 나타낼 수 있는 오르가노실리콘기를 들 수 있다. 여기서 R 은 실록산 결합을 포함하는 유기기이다.
상기 서술한 소수성기에 있어서, 특히 메틸렌기를 갖는 소수성기는, C-H 의 결합 에너지 (338 kJ/㏖) 가 불소계 재료의 C-F 결합 (552 kJ/㏖) 이나 실리콘계 재료의 Si-C 결합 (451 kJ/㏖) 과 비교하여 작다. 이 때문에, 자외선 조사 등의 에너지 부여에 의해 결합의 일부를 용이하게 절단하는 것이 가능하다.
측사슬에 소수성기를 갖는 고분자 재료로는, 폴리이미드를 함유하는 고분자 재료를 들 수 있다. 폴리이미드는 전기 절연성, 내약품성, 내열성이 우수하기 때문에, 절연성 젖음 변화층 상에 전극층 등을 형성할 때, 용매나 소성에 의한 온도 변화에 의해, 팽윤이나 크랙이 생기는 경우가 없다. 따라서 적층 구조체에 있어서, 전기 절연성이 우수하고 또한 제조 프로세스 중에 손상을 받지 않고, 신뢰성이 높은 절연성 젖음 변화층을 형성하는 것이 가능해진다. 또, 절연성 젖음 변화층을 2 종류 이상의 재료로 구성하는 경우에 있어서는, 내열성, 내용제성, 친화성을 고려하면, 측사슬에 소수성기를 갖는 고분자 재료 이외의 재료도 폴리이미드로 이루어지는 것이 바람직하다.
또한 일반적으로 폴리이미드 재료의 비유전률은, 절연 재료로서 일반적인 SiO2 의 비유전률보다 낮아, 층간 절연막으로서 바람직하다. 측사슬에 소수성기를 갖는 폴리이미드의 소수성기는, 예를 들어, 이하에 나타내는 화학식 중 어느 것이다.
[화학식 2]
Figure pct00015
여기서, X 는 -CH2- 또는 -CH2CH2- 이고, A1 은 1,4-시클로헥실렌, 1,4-페닐렌 또는 1 ∼ 4 개의 불소로 치환된 1,4-페닐렌이고, A2, A3 및 A4 는 각각 독립적으로 단결합, 1,4-시클로헥실렌, 1,4-페닐렌 또는 1 ∼ 4 개의 불소로 치환된 1,4-페닐렌이고, B1, B2, B3 은 각각 독립적으로 단결합 또는 -CH2CH2- 이고, B4 는 탄소수 1 ∼ 10 까지의 알킬렌이고, R3, R4, R5, R6, 및 R7 은 각각 독립적으로 탄소수가 1 ∼ 10 까지의 알킬이고, p 는 1 이상의 정수이다.
[화학식 3]
Figure pct00016
상기 화학식에 있어서, T, U 및 V 는 각각 독립적으로 벤젠 고리 또는 시클로헥산 고리이고, 이들의 고리 상의 임의의 H 는 탄소수 1 ∼ 3 의 알킬, 탄소수 1 ∼ 3 의 불소 치환 알킬, F, Cl 또는 CN 으로 치환되어 있어도 되고, m 및 n 은 각각 독립적으로 0 ∼ 2 의 정수이고, h 는 0 ∼ 5 의 정수이고, R 은 H, F, Cl, CN 또는 1 가의 유기기이고, m 이 2 인 경우의 2 개의 U 또는 n 이 2 인 경우의 2 개의 V 는 각각 동일해도 되고 상이해도 된다.
[화학식 4]
Figure pct00017
상기 화학식에 있어서, 연결기 Z 는 CH2, CFH, CF2, CH2CH2 또는 CF2O 이고, 고리 Y 는 1,4-시클로헥실렌 또는 1 ∼ 4 개의 H 가 F 또는 CH3 으로 치환되어도 되는 1,4-페닐렌이고, A1 ∼ A3 은 각각 독립적으로 단결합, 1,4-시클로헥실렌 또는 1 ∼ 4 개의 H 가 F 또는 CH3 으로 치환되어도 되는 1,4-페닐렌이고, B1 ∼ B3 은 각각 독립적으로 단결합, 탄소수 1 ∼ 4 의 알킬렌, 산소 원자, 탄소수 1 ∼ 3 의 옥시알킬렌 또는 탄소수 1 ∼ 3 의 알킬렌옥시이고, R 은 H, 임의의 CH2 가 CF2 로 치환되어도 되는 탄소수 1 ∼ 10 의 알킬, 또는 1 개의 CH2 가 CF2　로 치환되어도 되는 탄소수 1 ∼ 9 의 알콕시 혹은 알콕시알킬이고, 벤젠 고리에 대한 아미노기의 결합 위치는 임의의 위치이다. 단, Z 가 CH2 인 경우에는, B1 ∼ B3 모두가 동시에 탄소수 1 ∼ 4 의 알킬렌인 경우는 없고, Z 가 CH2CH2 이고, 고리 Y 가 1,4-페닐렌인 경우에는, A1 및 A2 가 함께 단결합인 경우는 없고, 또 Z 가 CF2O 인 경우에는, 고리 Y 가 1,4-시클로헥실렌인 경우는 없다.
[화학식 5]
Figure pct00018
상기 화학식에 있어서, R2 는 수소 원자 또는 탄소수 1 ∼ 12 의 알킬기이고, Z1 은 CH2 기이고, m 은 0 ∼ 2 이고, 고리 A 는 벤젠 고리 또는 시클로헥산 고리이고, 1 은 0 또는 1 이고, 각 Y1 은 독립적으로 산소 원자 또는 CH2 기이고, 각 n1 은 독립적으로 0 또는 1 이다.
[화학식 6]
Figure pct00019
상기 화학식에 있어서, 각 Y2 는 독립적으로 산소 원자 또는 CH2 기이고, R3, R4 는 독립적으로 수소 원자, 탄소수 1 ∼ 12 의 알킬기 또는 퍼플루오로알킬기이고, 적어도 일방은 탄소수 3 이상의 알킬기, 또는 퍼플루오로알킬기이고, 각 n2 는 독립적으로 0 또는 1 이다.
이들 재료에 대한 자세한 것은, 일본 공개특허공보 2002-162630호, 일본 공개특허공보 2003-96034호, 일본 공개특허공보 2003-267982호 등에 상세하게 기재되어 있다. 또, 이들 소수성기의 주사슬 골격을 구성하는 테트라카르복실산 2 무수물에 대해서는, 지방족계, 지환식, 방향족계 등 여러 가지 재료를 사용하는 것이 가능하다. 구체적으로는, 피로멜리트산 2 무수물, 시클로부탄테트라카르복실산 2 무수물, 부탄테트라카르복실산 2 무수물 등이다. 이 밖에 일본 공개특허공보 평11-193345호, 일본 공개특허공보 평11-193346호, 일본 공개특허공보 평11-193347호 등에 상세하게 기재되어 있는 재료에 대해서도 사용하는 것이 가능하다.
상기 화학식의 소수성기를 함유하는 폴리이미드는 단독으로 사용해도 되고, 다른 재료와 혼합하여 사용해도 된다. 단, 혼합하여 사용하는 경우에는, 내열성, 내용제성, 친화성을 고려하면, 혼합하는 재료도 폴리이미드인 것이 바람직하다. 또, 상기 화학식에서 나타내지 않은 소수성기를 함유하는 폴리이미드를 사용할 수도 있다.
또한, 제 1 막 (50) 은, 광 중합 개시제와, 아크릴산의 모노머 및/또는 올리고머를 함유하는 것이어도 된다.
제 1 막 (50) 은, 젖음성을 제어하는 측사슬을 갖지 않고, 주사슬만으로 이루어지는 폴리이미드와, 주사슬과, 젖음성을 제어하여 에너지의 부여 전에는 저표면 에너지를 가져오는 측사슬로 이루어지는 폴리이미드의 블렌드 재료, 또는 젖음성을 제어하는 측사슬을 갖지 않고, 주사슬만으로 이루어지는 폴리이미드의 전구체인 폴리아믹산과, 주사슬과, 젖음성을 제어하여 에너지의 부여 전에는 저표면 에너지를 가져오는 측사슬로 이루어지는 폴리이미드의 전구체인 폴리아믹산의 블렌드 재료여도 된다. 젖음성을 제어하는 측사슬을 갖지 않고, 주사슬만으로 이루어지는 재료와, 주사슬과, 젖음성을 제어하여 에너지의 부여 전에는 저표면 에너지를 가져오는 측사슬로 이루어지는 재료의 블렌드 재료이면, 에폭시 수지나 불소 수지, 아크릴 수지, 폴리비닐페놀, 폴리비닐페놀, 폴리비닐부티랄 등의 수지여도, 미세한 오목부 (요철) 를 자외선과 같은 에너지의 부여에 의해 형성할 수 있다.
이 경우, 제 1 막 (50) 에는, 절연성 재료로서, 유기 재료에서는, 폴리이미드, 폴리아미드이미드, 에폭시 수지, 실세스퀴옥산, 폴리비닐페놀, 폴리카보네이트, 불소계 수지, 폴리파라자일릴렌, 폴리비닐부티랄 등이 시용되고, 폴리비닐페놀이나 폴리비닐알코올은 적당한 가교제에 의해 가교하여 사용해도 된다. 무기 재료에서는, TiO2, SiO2 등을 사용할 수 있다.
또, 제 1 막 (50) 에는, 유기 분자막 등으로 이루어지는 자기 조직화 단분자막 등을 사용할 수 있다. 유기 분자막은, 일단측에 기판에 결합 가능한 관능기를 갖고, 타단측에 기판의 표면성을 발액성 등으로 개질하는 (표면 에너지를 제어하는) 관능기를 갖는다. 이들 관능기를 연결하는 탄소의 직사슬, 혹은 일부 분기한 탄소 사슬을 구비하고 있고, 기판에 결합하여 자기 조직화하여 분자막, 예를 들어, 단분자막을 형성하는 것이다. 자기 조직화막이란, 기판 등 하지층 등 구성 원자와 반응 가능한 결합성 관능기와, 그 이외의 직사슬 분자로 이루어지고, 이 직사슬 분자의 상호 작용에 의해 매우 높은 배향성을 갖는 화합물을 배향시켜 형성된 막이다.
이 자기 조직화 단분자막은, 단분자를 배향시켜 형성되어 있으므로, 매우 막두께를 얇게 할 수 있고, 또한 분자 레벨로 균일한 막이 된다. 즉, 막의 표면에 동일한 분자가 위치하기 때문에, 막의 표면에 균일하고, 또한 우수한 발액성 등을 부여할 수 있다. 유기 분자막 등으로 이루어지는 자기 조직화 단분자막은, 유기 실란 분자 등의 원료 화합물과 기판을 동일한 밀폐 용기 중에 넣어 두고, 실온의 경우에는 2 ∼ 3 일 정도 동안 방치하면 기판 상에 형성된다.
또, 밀폐 용기 전체를 100 ℃ 로 유지함으로써, 3 시간 정도에서 기판 상에 형성된다. 이상으로 서술한 것은, 기상으로부터의 형성법이지만, 액상으로부터도 자기 조직화 단분자막은 형성 가능하다. 예를 들어, 원료 화합물을 함유하는 용액 중에 기판을 침적하고, 세정, 건조시킴으로써 기판 상에 자기 조직화 단분자막이 얻어진다. 또한, 자기 조직화 단분자막을 형성하기 전에, 기판의 표면에 자외광을 조사하거나, 용매에 의해 세정하거나 하여, 전처리를 실시하는 것이 바람직하다. 이상의 처리를 실시함으로써 기판의 표면을 균일한 발액성으로 할 수 있다.
본 발명은 기본적으로 이상과 같이 구성되는 것이다. 이상, 본 발명의 패턴 형성 장치 및 패턴 형성 방법에 대해 상세하게 설명했지만, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 주지를 일탈하지 않는 범위에 있어서, 여러 가지 개량 또는 변경을 해도 되는 것은 물론이다.
10 패턴 형성 장치 (형성 장치)
12 마크 형성부
14 검출부
16 노광부
18 패턴 형성부
30 입력부
32 묘화 데이터 작성부
34 기억부
36 화상 처리부
38 제어부
50 제 1 막
52a 제 1 패턴 형성 영역
52b 제 1 비패턴 형성 영역
54 제 2 막
55 제 1 패턴
56 제 3 막
58 제 4 막
60 TFT
100 제 1 해석 모델
100a 제 2 해석 모델
100b 제 3 해석 모델
100c 제 4 해석 모델
M 얼라이먼트 마크
Z 기판

Claims (10)

  1. 미세한 패턴의 패턴 형성 방법으로서,
    기판 상에 형성된 친소액성 변환 기능을 갖는 발액성의 제 1 막에 대해, 제 1 패턴이 형성되는 제 1 패턴 형성 영역을 친액성으로 변화시켜 막두께를 감소시키는 제 1 공정과,
    상기 제 1 막 상에 표면이 평탄한 제 2 막을 형성하는 제 2 공정과,
    상기 제 2 막을 건조시켜 제 1 패턴 형성 영역에 제 1 패턴을 형성하는 제 3 공정을 갖는 것을 특징으로 하는 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 막은, 표면 장력을 σ (N/m) 로 하고, 막두께를 δ (m) 로 하고, 상기 제 1 패턴 형성 영역과 상기 제 1 패턴 형성 영역 이외의 제 1 비패턴 형성 영역으로 구성되는 요철의 피치를 p (m) 로 하고, 상기 제 1 막과 상기 제 2 막으로 결정되는 하마카 상수를 aH (J) 로 할때, σ < 0.153p1.947 × δ-3.84 × ｜aH｜1.022 를 만족하는 도포액을 사용하여 형성되는 것인, 패턴 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 공정은, 자외선 조사에 의해 상기 제 1 패턴 형성 영역이 친액성으로 변화하여 막두께가 감소하는 공정인, 패턴 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    또한, 상기 제 1 패턴이 형성된 상기 제 1 막을 덮도록 하여, 표면이 평탄한 친소액성 변환 기능을 갖는 발액성의 제 3 막을 형성하는 제 4 공정과,
    상기 표면이 평탄한 제 3 막에 대해, 제 2 패턴이 형성되는 제 2 패턴 형성 영역을 친액성으로 변화시켜 막두께를 감소시키는 제 5 공정과,
    상기 제 3 막 상에 표면이 평탄한 제 4 막을 형성하는 제 6 공정과,
    상기 제 4 막을 건조시켜 제 2 패턴 형성 영역에 상기 제 2 패턴을 형성하는 제 7 공정을 갖는, 패턴 형성 방법.
  5. 제 4 항에 있어서,
    상기 제 5 공정은, 자외선 조사에 의해 상기 제 2 패턴 형성 영역이 친액성으로 변화하여 막두께가 감소하는 공정인, 패턴 형성 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 4 막은, 표면 장력을 σ (N/m) 로 하고, 막두께를 δ (m) 로 하고, 상기 제 2 패턴 형성 영역과 상기 제 2 패턴 형성 영역 이외의 제 2 비패턴 형성 영역으로 구성되는 요철의 피치를 p (m) 로 하고, 상기 제 4 막과 상기 제 3 막으로 결정되는 하마카 상수를 aH (J) 로 할 때, σ < 0.153p1.947 × δ-3.84 × ｜aH｜1.022 를 만족하는 도포액을 사용하여 형성되는 것인, 패턴 형성 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 패턴은, 전기 배선 혹은 반도체용 전극, 또는 전기 배선 혹은 반도체용 전극의 프리커서인, 패턴 형성 방법.
  8. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 2 패턴은, 전기 배선 혹은 반도체용 전극, 또는 전기 배선 혹은 반도체용 전극의 프리커서인, 패턴 형성 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 공정은, 잉크젯법을 사용하여 상기 제 1 패턴 형성 영역에 있어서의 타적량을, 상기 제 1 패턴 형성 영역 이외의 제 1 비패턴 형성 영역보다 많게 하여 상기 표면이 평탄한 제 2 막을 형성하는 공정인, 패턴 형성 방법.
  10. 제 4 항 내지 제 6 항 및 제 8 항 중 어느 한 항에 있어서,
    상기 제 6 공정은, 잉크젯법을 사용하여 상기 제 2 패턴 형성 영역에 있어서의 타적량을, 상기 제 2 패턴 형성 영역 이외의 제 2 비패턴 형성 영역보다 많게 하여 상기 표면이 평탄한 제 4 막을 형성하는 공정인, 패턴 형성 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5875496B2 (ja) * 2012-09-26 2016-03-02 富士フイルム株式会社 パターン形成方法、およびパターン形成装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009026899A (ja) * 2007-07-18 2009-02-05 Ricoh Co Ltd 積層構造体、電子素子、電子素子アレイ及び表示装置
JP2009026901A (ja) 2007-07-18 2009-02-05 Ricoh Co Ltd 積層構造体、電子素子、電子素子アレイ及び表示装置
JP2009026900A (ja) * 2007-07-18 2009-02-05 Ricoh Co Ltd 積層構造体、電子素子及びそれらの製造方法、表示装置
KR20100022110A (ko) * 2007-07-18 2010-02-26 가부시키가이샤 리코 적층 구조체, 전자 소자, 및 표시 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2796575B2 (ja) 1989-03-31 1998-09-10 株式会社リコー 記録方法
JP3978754B2 (ja) 1997-12-29 2007-09-19 チッソ株式会社 ポリアミド酸組成物、液晶配向膜、及び液晶表示素子
JP3978755B2 (ja) 1997-12-29 2007-09-19 チッソ株式会社 ポリアミド酸組成物、液晶配向膜、および液晶表示素子
JP4029452B2 (ja) 1997-12-29 2008-01-09 チッソ株式会社 ポリアミド酸組成物、液晶配向膜及び液晶表示素子
TW426884B (en) * 1998-08-12 2001-03-21 United Microelectronics Corp Method for photolithography of semiconductor
JP2002162630A (ja) 2000-11-29 2002-06-07 Chisso Corp ジアミン化合物およびこれを用いた高分子材料、該高分子材料を用いた液晶配向膜、および該配向膜を具備した液晶表示素子
JP4894120B2 (ja) 2001-09-27 2012-03-14 Ｊｎｃ株式会社 フェニレンジアミン誘導体、液晶配向膜および液晶表示素子
JP4140252B2 (ja) 2002-03-13 2008-08-27 チッソ株式会社 シロキサン部位を有するフェニレンジアミン、これを用いたポリマーを含む液晶配向材および該液晶配向材を含む液晶表示素子
JP2004221334A (ja) * 2003-01-15 2004-08-05 Seiko Epson Corp 金属素子形成方法、半導体装置の製造方法及び電子デバイスの製造方法、半導体装置及び電子デバイス、並びに電子機器
JP2006148050A (ja) * 2004-10-21 2006-06-08 Seiko Epson Corp 薄膜トランジスタ、電気光学装置、及び電子機器
JP4251331B2 (ja) * 2005-12-27 2009-04-08 カシオ計算機株式会社 表示装置の製造装置及び表示装置の製造方法
TWI427682B (zh) * 2006-07-04 2014-02-21 Semiconductor Energy Lab 顯示裝置的製造方法
JP4235921B2 (ja) * 2006-09-21 2009-03-11 株式会社フューチャービジョン 液晶表示パネルの製造方法および液晶表示パネル

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009026899A (ja) * 2007-07-18 2009-02-05 Ricoh Co Ltd 積層構造体、電子素子、電子素子アレイ及び表示装置
JP2009026901A (ja) 2007-07-18 2009-02-05 Ricoh Co Ltd 積層構造体、電子素子、電子素子アレイ及び表示装置
JP2009026900A (ja) * 2007-07-18 2009-02-05 Ricoh Co Ltd 積層構造体、電子素子及びそれらの製造方法、表示装置
KR20100022110A (ko) * 2007-07-18 2010-02-26 가부시키가이샤 리코 적층 구조체, 전자 소자, 및 표시 장치

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US20140342574A1 (en) 2014-11-20

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