KR20140128639A - Liquid crystal display device - Google Patents

Liquid crystal display device Download PDF

Info

Publication number
KR20140128639A
KR20140128639A KR20130047289A KR20130047289A KR20140128639A KR 20140128639 A KR20140128639 A KR 20140128639A KR 20130047289 A KR20130047289 A KR 20130047289A KR 20130047289 A KR20130047289 A KR 20130047289A KR 20140128639 A KR20140128639 A KR 20140128639A
Authority
KR
South Korea
Prior art keywords
gate
liquid crystal
electrode
crystal display
region
Prior art date
Application number
KR20130047289A
Other languages
Korean (ko)
Other versions
KR102061643B1 (en
Inventor
원상혁
방정호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020130047289A priority Critical patent/KR102061643B1/en
Publication of KR20140128639A publication Critical patent/KR20140128639A/en
Application granted granted Critical
Publication of KR102061643B1 publication Critical patent/KR102061643B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134372—Electrodes characterised by their geometrical arrangement for fringe field switching [FFS] where the common electrode is not patterned

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

The specification discloses a liquid crystal display device. The disclosed liquid crystal display device according to the present invention comprises: a substrate which is divided into a display area and a pad area; a gate line and a data line which are arranged to define a pixel area of the display area; a thin film transistor (TFT) having an oxide channel layer formed at an intersection area between the gate line and the data line; a gate insulation film arranged in the pixel area; a first protective film and an organic film; a common electrode arranged on the organic film in the pixel area; a second protective film formed on the common electrode and the organic film; and a pixel electrode which is arranged to overlap the common electrode on the second protective film, and is characterized in that an etch stopper is formed on the oxide channel layer of the TFT, and first to third compensation patterns are formed on the intersection area between the gate electrode and the drain electrode and an intersection area between the data lines and the gate line, respectively. In the liquid crystal display device according to the invention, compensation patterns are formed on a step area of the gate electrode and the gate line, respectively, when the etch stopper for protecting the channel layer of the TFT is formed, and, therefore, there is an effect of preventing a fault due to a short-circuit formed between the gate electrode and source/drain electrodes or the data line.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}[0001] LIQUID CRYSTAL DISPLAY DEVICE [0002]

본 발명은 산화물 박막 트랜지스터를 구비한 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device having an oxide thin film transistor.

통상적으로 액정표시장치(Liquid Crystal Display)는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정표시장치는 주로 컬러필터 어레이가 형성되는 컬러필터 기판과 박막 트랜지스터(TFT: Thin Film Transistor) 어레이가 형성되는 박막 트랜지스터 어레이 기판이 액정을 사이에 두고 합착되어 형성된다.[0002] A liquid crystal display typically displays an image by adjusting the light transmittance of a liquid crystal having dielectric anisotropy using an electric field. The liquid crystal display device is formed by a color filter substrate on which a color filter array is formed and a thin film transistor array substrate on which a thin film transistor (TFT) array is formed.

최근에는 액정표시장치의 협소한 시야각 문제를 해결하기 위해 여러가지 새로운 방식을 채용한 액정표시장치가 개발되고 있다. 광시야각 특성을 갖는 액정표시장치는 횡전계 방식(IPS:in-plane switching mode), OCB 방식(optically compensated birefrigence mode) 및 FFS(Fringe Field Swithching) 방식 등이 있다.In recent years, liquid crystal display devices employing various new methods have been developed to solve the narrow viewing angle problem of the liquid crystal display device. A liquid crystal display device having a wide viewing angle characteristic includes an in-plane switching mode (IPS), an optically compensated birefringence mode (OCB), and a fringe field swithching (FFS) mode.

이중 상기 횡전계 방식 액정표시장치는 화소 전극과 공통 전극을 동일한 기판 상에 배치하여 전극들 간에 수평 전계가 발생하도록 한다. 이로 인하여 액정 분자들의 장축이 기판에 대해서 수평 방향으로 배열되어 종래 TN(Twisted Nematic) 방식 액정표시장치에 비해 광시야각 특성이 있다.In the transverse electric field type liquid crystal display device, a pixel electrode and a common electrode are disposed on the same substrate so that a horizontal electric field is generated between the electrodes. As a result, the long axes of the liquid crystal molecules are aligned in the horizontal direction with respect to the substrate, and thus the liquid crystal display device has a wide viewing angle characteristic as compared with a conventional TN (Twisted Nematic) type liquid crystal display device.

도 1은 종래 기술에 따른 액정표시장치의 화소 구조를 도시한 도면이고, 도 2는 Ⅰ-Ⅰ'선을 절단한 단면도이다.1 is a diagram showing a pixel structure of a conventional liquid crystal display device, and Fig. 2 is a sectional view taken along the line I-I '.

도 1 및 도 2를 참조하면, 액정표시장치의 화소 구조는 복수개의 게이트 라인(11)과 데이터 라인(13)이 서로 교차하여 다수개의 화소 영역을 정의하고, 각각의 화소 영역에는 화소 전극(9)과 공통 전극(미도시)이 배치된다.1 and 2, a pixel structure of a liquid crystal display device includes a plurality of gate lines 11 and data lines 13 intersecting with each other to define a plurality of pixel regions, and pixel electrodes 9 And a common electrode (not shown) are disposed.

또한, 상기 게이트 라인(11)과 데이터 라인(13)의 교차 영역에는 박막 트랜지스터(Thin Film Transistor: TFT)가 배치되어 있다.In addition, a thin film transistor (TFT) is disposed at a crossing region of the gate line 11 and the data line 13.

상기 박막 트랜지스터(TFT)는 기판(10) 상에 형성된 게이트 전극(1), 게이트 절연막(2), 채널층(14), 소스 전극(15) 및 드레인 전극(16)을 포함하고, 상기 드레인 전극(16)은 보호막(19)에 형성된 콘택홀을 통해 화소 전극(9)과 전기적으로 연결된다.The thin film transistor (TFT) includes a gate electrode 1, a gate insulating film 2, a channel layer 14, a source electrode 15 and a drain electrode 16 formed on a substrate 10, (16) is electrically connected to the pixel electrode (9) through a contact hole formed in the protective film (19).

최근에는 평판 표시장치에 형성되는 박막 트랜지스터의 경우는 고속 응답 특성이 요구되기 때문에 채널층(14)을 비정질 실리콘(a-Si:H)으로 형성하지 않고, 산화물(IGZO: Indium Gallium Zinc Oxide)을 이용하고 있다.In recent years, in the case of a thin film transistor formed on a flat panel display, since a high-speed response characteristic is required, the channel layer 14 is formed of amorphous silicon (I-Si: H) .

그러나 도 2에 도시된 바와 같이, 기판(10) 상에 형성되는 게이트 라인(11) 및 게이트 전극(1)의 두께에 비해 게이트 절연막(2)의 두께가 얇아, 상기 게이트 라인(11)과 게이트 전극(1)의 가장자리 영역에서 단차로 인한 게이트 절연막(2)의 끊김 불량 등이 발생된다.2, the thickness of the gate insulating film 2 is thinner than the thickness of the gate line 11 and the gate electrode 1 formed on the substrate 10, Defective cutting of the gate insulating film 2 due to a step in the edge region of the electrode 1 occurs.

상기와 같이, 게이트 절연막(2)의 불량은 게이트 전극(1)과 소스/드레인 전극(15, 16) 간의 단락(short) 불량을 야기한다. 이러한 불량은 상기 데이터 라인(13)과 게이트 라인(11)의 교차 영역에서도 동일하게 발생된다.As described above, the defect of the gate insulating film 2 causes a short failure between the gate electrode 1 and the source / drain electrodes 15 and 16. This defect also occurs in the crossing region of the data line 13 and the gate line 11 in the same manner.

도 2에서는 게이트 전극(1)과 소스/드레인 전극(15, 16)의 교차 영역에서 발생되는 단락 불량(A, B)을 도시하였다.2 shows short-circuit defects (A, B) generated in the intersecting region of the gate electrode 1 and the source / drain electrodes 15, 16.

특히, 산화물 박막 트랜지스터에서는 게이트 절연막(2)을 SiNx 보다는 SiO2 를 많이 사용하는데, 테이퍼 특성은 SiNx 보다 SiO2 가 좋지 않아 단락 불량이 더욱 빈번하게 발생된다.In particular, the oxide thin film transistor to the gate insulating film 2 using a lot of SiO 2 SiN x, rather than, the taper characteristics are not as good as the SiO 2 SiN x is caused to short circuit failure is more frequent.

또한, 상기 게이트 절연막(2)의 얇은 두께로 인하여 게이트 전극(1)과 게이트 라인(11)의 단차 영역에서 정전기로 인한 게이트 절연막(2)의 손상으로도 단락 불량(Short)이 발생 될 수 있다.
Also, due to the thinness of the gate insulating film 2, a short circuit may be generated even if the gate insulating film 2 is damaged due to static electricity in the stepped region between the gate electrode 1 and the gate line 11 .

본 발명은, 박막 트랜지스터의 채널층을 보호하기 위한 에치스톱퍼 형성시, 게이트 전극과 게이트 라인의 단차 영역에 각각 보상패턴들을 형성하여, 게이트 전극과 소스/드레인 전극 또는 데이터 라인과의 단락 불량을 방지한 액정표시장치를 제공하는데 그 목적이 있다.The present invention is characterized in that compensation patterns are formed in the step difference region between the gate electrode and the gate line when the etch stopper for protecting the channel layer of the thin film transistor is formed to prevent the short circuit between the gate electrode and the source / And it is an object of the present invention to provide a liquid crystal display device.

또한, 본 발명은, 박막 트랜지스터의 채널층의 보호하기 위한 에치스톱퍼 보다 두꺼운 보상패턴들을 게이트 전극과 게이트 라인의 단차 영역에 각각 형성하여, 단차를 보상하면서 단락 불량을 방지한 액정표시장치를 제공하는데 다른 목적이 있다.
Further, the present invention provides a liquid crystal display device in which compensating patterns thicker than the etch stopper for protecting the channel layer of the thin film transistor are formed in the stepped regions of the gate electrode and the gate line respectively, There is another purpose.

상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 액정표시장치는, 표시 영역과 패드 영역으로 구획된 기판; 상기 표시 영역의 화소 영역을 정의하기 위해 배치된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 산화물 채널층을 구비한 박막 트랜지스터; 상기 화소 영역에 배치된 게이트 절연막, 제1 보호막 및 유기막; 상기 화소 영역의 유기막 상에 배치된 공통 전극; 상기 공통 전극과 유기막 상에 형성된 제2 보호막; 및 상기 제2 보호막 상에 상기 공통 전극과 중첩되도록 배치된 화소 전극을 포함하고, 상기 박막 트랜지스터의 산화물 채널층 상에는 에치스톱퍼가 형성되고, 상기 박막 트랜지스터의 게이트 전극과 드레인 전극의 교차 영역과 상기 데이터 라인과 게이트 라인의 교차 영역에 각각 제1 내지 제3 보상패턴들이 형성된 것을 특징으로 한다.
According to an aspect of the present invention, there is provided a liquid crystal display comprising: a substrate partitioned into a display region and a pad region; A gate line and a data line arranged to define a pixel region of the display region; A thin film transistor having an oxide channel layer in a crossing region of the gate line and the data line; A gate insulating film, a first protective film, and an organic film disposed in the pixel region; A common electrode disposed on the organic film of the pixel region; A second protective film formed on the common electrode and the organic film; And a pixel electrode disposed on the second protective film so as to overlap with the common electrode, wherein an etch stopper is formed on the oxide channel layer of the thin film transistor, and a crossing region of the gate electrode and the drain electrode of the thin film transistor, And the first to third compensation patterns are formed in the intersecting region of the line and the gate line, respectively.

본 발명에 따른 액정표시장치는, 박막 트랜지스터의 채널층을 보호하기 위한 에치스톱퍼 형성시, 게이트 전극과 게이트 라인의 단차 영역에 각각 보상패턴들을 형성하여, 게이트 전극과 소스/드레인 전극 또는 데이터 라인과의 단락 불량을 방지한 효과가 있다.The liquid crystal display device according to the present invention is characterized in that when forming an etch stopper for protecting a channel layer of a thin film transistor, compensating patterns are formed in the step difference region between the gate electrode and the gate line, It is possible to prevent the short-circuiting failure.

또한, 본 발명에 따른 액정표시장치는, 박막 트랜지스터의 채널층의 보호하기 위한 에치스톱퍼 보다 두꺼운 보상패턴들을 게이트 전극과 게이트 라인의 단차 영역에 각각 형성하여, 단차를 보상하면서 단락 불량을 방지한 효과가 있다.
Further, the liquid crystal display device according to the present invention is characterized in that compensating patterns thicker than the etch stopper for protecting the channel layer of the thin film transistor are formed in the stepped regions of the gate electrode and the gate line, respectively, .

도 1은 종래 기술에 따른 액정표시장치의 화소 구조를 도시한 도면이다.
도 2는 Ⅰ-Ⅰ'선을 절단한 단면도이다.
도 3은 본 발명에 따른 액정표시장치의 화소 구조를 도시한 도면이다.
도 4는 상기 도 3의 Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 선의 단면도이다.
도 5 및 도 6은 도 4의 에치스톱퍼로부터 연장 형성된 단차보상패턴들의 다른 실시예를 도시한 도면이다.
도 7은 본 발명의 다른 실시예를 도시한 도면이다.1 is a diagram showing a pixel structure of a liquid crystal display device according to the related art.
2 is a sectional view taken along the line I-I '.
3 is a diagram showing a pixel structure of a liquid crystal display device according to the present invention.
4 is a cross-sectional view taken along line II-II ', III-III', and IV-IV 'of FIG.
FIGS. 5 and 6 are views showing another embodiment of the step difference compensation patterns extended from the etch stopper of FIG.
7 is a view showing another embodiment of the present invention.

이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.

도 3은 본 발명에 따른 액정표시장치의 화소 구조를 도시한 도면이고, 도 4는 상기 도 3의 Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 선의 단면도이다.FIG. 3 is a view showing a pixel structure of a liquid crystal display device according to the present invention, and FIG. 4 is a cross-sectional view of II-II ', III-III' and IV-IV 'of FIG.

도 3 및 도 4를 참조하면, 본 발명의 박막 트랜지스터 액정표시장치의 어레이 기판은 복수개의 화소 영역이 형성되는 표시 영역과 게이트 패드와 데이터 패드들이 형성된 비표시 영역으로 구분되고, 상기 화소 영역(sub-pixel region)은 게이트 라인(101)과 데이터 라인(103)이 교차 배열되어 정의된다.3 and 4, the array substrate of the thin film transistor liquid crystal display of the present invention is divided into a display region where a plurality of pixel regions are formed, a non-display region where gate pads and data pads are formed, the pixel region is defined by the intersection of the gate line 101 and the data line 103.

상기 게이트 라인(101)과 데이터 라인(103)이 교차되는 영역에는 스위칭 소자인 박막 트랜지스터(TFT)가 배치되어 있다. 박막 트랜지스터는, 상기 게이트 라인(101)보다 폭이 넓고, 화소 영역 방향으로 인출된 게이트 전극(도 4의 101a), 게이트 절연막(102), 에치스톱퍼(281), 소스/드레인 전극(117a, 117b) 및 채널층(114)을 포함한다.A thin film transistor (TFT) as a switching element is disposed in a region where the gate line 101 and the data line 103 intersect. The thin film transistor includes a gate electrode (101a in Fig. 4), a gate insulating film 102, an etch stopper 281, source / drain electrodes 117a and 117b ) And a channel layer (114).

상기 화소 영역에는 플레이트(plate) 구조를 갖는 공통 전극(129)이 상기 데이터 라인(103)과 평행한 방향으로 배치되어 있다. 또한, 상기 공통 전극(129) 상에는 다수개의 슬릿바 구조로 형성된 화소 전극(150)이 배치되어 있다. A common electrode 129 having a plate structure is arranged in the pixel region in a direction parallel to the data line 103. A pixel electrode 150 having a plurality of slit bar structures is disposed on the common electrode 129.

또한, 본 발명의 공통 전극(129)과 화소 전극(150)은 상기 게이트 라인(101)과 평행한 화소 영역의 중심선(미도시)을 기준으로 상기 데이터 라인(103) 방향으로 상하 대칭되게 절곡된 구조로 형성된다. The common electrode 129 and the pixel electrode 150 of the present invention are vertically symmetrically bent in the direction of the data line 103 with reference to the center line (not shown) of the pixel region parallel to the gate line 101 .

즉, 상기 화소 전극(150)의 슬릿바들은 소정의 간격으로 화소 영역에 배치되며, 상기 게이트 라인(101)과 평행한 화소 영역의 중심선을 기준으로 상하 방향으로 소정의 각도로 서로 대칭되게 배치된다. 따라서, 상기 화소 영역의 중심선을 기준으로 상하 방향에는 서로 다른 방향의 전계가 형성되어 멀티 도메인(multi-domain)이 형성될 수 있다.That is, the slit bars of the pixel electrode 150 are arranged in the pixel region at predetermined intervals, and are arranged symmetrically with respect to each other at a predetermined angle in the vertical direction with reference to the center line of the pixel region parallel to the gate line 101 . Therefore, an electric field in different directions is formed in the vertical direction with respect to the center line of the pixel region, so that a multi-domain can be formed.

또한, 화소 영역의 둘레에는 상기 화소 전극(150)과 일체로 형성된 쉴드패턴(151)이 상기 데이터 라인(103)과 오버랩되도록 배치되어 있다.A shield pattern 151 formed integrally with the pixel electrode 150 is disposed around the pixel region so as to overlap with the data line 103.

상기 화소 전극(150)은 제2 콘택홀(232)을 통해 박막 트랜지스터의 드레인 전극(117b)과 전기적으로 접속된다.The pixel electrode 150 is electrically connected to the drain electrode 117b of the thin film transistor through the second contact hole 232.

또한, 상기 공통 전극(129)은 사각형 플레이트(plate) 형태로 형성되어 있지만, 이는 고정된 것이 아니다. 따라서, 상기 화소 전극(150)과 같이 다수개의 슬릿바 구조로 형성될 수 있다.In addition, although the common electrode 129 is formed in the form of a rectangular plate, it is not fixed. Accordingly, the pixel electrode 150 may have a plurality of slit bar structures.

또한, 상기 공통 전극(129)과 화소 전극(150)은 제2 보호막(139)을 사이에 두고 서로 중첩되도록 형성되어 있지만, 이는 고정된 것이 아니다. 따라서, 상기 공통 전극(129)이 슬릿바 구조로 형성될 수 있고, 이럴 경우, 상기 제 2 보호막(139) 상에 상기 화소 전극(150)과 서로 교대로 배치될 수 있다.The common electrode 129 and the pixel electrode 150 are formed to overlap each other with the second protective film 139 interposed therebetween, but this is not fixed. Therefore, the common electrode 129 may be formed in a slit bar structure, and in this case, the common electrode 129 may be alternately arranged with the pixel electrode 150 on the second protective film 139.

또한, 상기 화소 전극(150)과 공통 전극(129)의 슬릿바 구조로 형성될 경우, 상기 제2 보호막(139) 하부의 유기막(250) 상에 서로 교대로 배치될 수 있다.When the pixel electrode 150 and the common electrode 129 have a slit bar structure, they may be alternately arranged on the organic layer 250 under the second protective layer 139.

또한, 본 발명의 박막 트랜지스터는 인듐(In), 아연(Zn), 갈륨(Ga) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물을 이용하여 채널층(114)을 형성할 수 있다. 상기 채널층(114) 상에는 식각 공정에 의한 손상을 방지하기 위해 에치스톱퍼(281)가 형성된다. 상기 에치스톱퍼(281)는 양측 가장자리에 형성된 소스/드레인 전극(117a, 117b)의 일부와 중첩되고, 상기 소스/드레인 전극(117a, 117b)은 상기 에치스톱퍼(281)을 사이에 두고 서로 마주하도록 배치된다.In addition, the thin film transistor of the present invention can form the channel layer 114 using an amorphous oxide including at least one of indium (In), zinc (Zn), gallium (Ga), and hafnium (Hf). An etch stopper 281 is formed on the channel layer 114 to prevent damage due to the etching process. The etch stopper 281 overlaps with a part of the source / drain electrodes 117a and 117b formed on both side edges and the source / drain electrodes 117a and 117b face each other with the etch stopper 281 therebetween .

본 발명에서는 상기 게이트 전극(101a)과 게이트 라인(101)의 가장자리에 형성되는 단차에서 발생된 게이트 절연막(102)의 테이퍼 불량(끊김 불량)으로 인해 단락이 발생되는 것을 방지하기 위해 상기 에치스톱퍼(281)와 일체로 형성된 제1 내지 제3 단차보상패턴들(281a, 281b, 281c)을 형성하였다.In the present invention, in order to prevent a short circuit from occurring due to a taper defect (short-circuit failure) of the gate insulating film 102 generated in the step formed at the edge of the gate electrode 101a and the gate line 101, 281b, 281c integrally formed with the first to third step compensation patterns 281a, 281b, 281c.

즉, 상기 제1 단차보상패턴(281a)은 상기 에치스톱퍼(281)로부터 연장되며, 상기 드레인 전극(117b)과 게이트 전극(101a)의 교차 영역에 형성되고, 상기 제2 및 제3 단차보상패턴들(281b, 281c)은 상기 에치스톱퍼(281)로부터 연장되며, 상기 데이터 라인(103)과 게이트 라인(101)의 교차 영역에 각각 형성된다.That is, the first level difference compensating pattern 281a extends from the etch stopper 281 and is formed at an intersection area between the drain electrode 117b and the gate electrode 101a, and the second and third level compensating patterns 281a, 281c and 281c extend from the etch stopper 281 and are formed in the intersecting regions of the data line 103 and the gate line 101, respectively.

상기 제1 내지 제3 단차보상패턴(281a, 281b, 281c)들은 상기 게이트 전극(101a)과 소스/드레인 전극(117a, 117b)의 교차 영역 또는 상기 게이트 라인(101)과 데이터 라인(103)의 교차 영역에서 게이트 절연막(102)의 테이퍼 불량이 발생되더라도 소스/드레인 전극(117a, 117b)과 게이트 전극(101a) 또는 데이터 라인(103)과 게이트 라인(101) 사이의 단락이 발생되는 것을 방지한다.The first to third level difference compensation patterns 281a, 281b and 281c are formed at intersections of the gate electrode 101a and the source / drain electrodes 117a and 117b or between the gate line 101 and the data line 103 It is possible to prevent a short circuit between the source / drain electrodes 117a and 117b and the gate electrode 101a or the data line 103 and the gate line 101 from being generated even if a taper defect of the gate insulating film 102 occurs in the crossing region .

또한, 액정표시장치의 게이트 패드 영역에는 상기 게이트 라인(101)으로부터 연장된 게이트 패드(110)가 형성되고, 상기 게이트 패드(110) 상에는 제 1 콘택홀(231)을 통해 서로 전기적으로 콘택된 게이트 패드 콘택전극(310)이 형성된다.A gate pad 110 extending from the gate line 101 is formed in the gate pad region of the liquid crystal display device and a gate electrode 110 electrically connected to the gate pad 110 through the first contact hole 231 is formed. A pad contact electrode 310 is formed.

또한, 액정표시장치의 데이터 패드 영역에는 상기 데이터 라인(103)으로부터 연장된 데이터 패드(120)가 형성되고, 상기 데이터 패드(120) 상에는 제 3 콘택홀(233)을 통해 서로 전기적으로 콘택된 데이터 패드 콘택전극(320)이 형성된다.
A data pad 120 extending from the data line 103 is formed in a data pad area of the liquid crystal display device and data electrically connected to the data pad 120 through a third contact hole 233 A pad contact electrode 320 is formed.

이와 같은 본 발명의 액정표시장치의 구체적인 제조 공정은 다음과 같다.A specific manufacturing process of the liquid crystal display device of the present invention is as follows.

도 4에 도시된 바와 같이, 투명성 절연물질로 된 하부기판(100) 상에 금속막을 스퍼터링 방식으로 증착한 다음, 제 1 마스크 공정에 따라 표시 영역인 화소 영역에 게이트 전극(101a)을 형성하고, 비표시 영역인 패드 영역에 게이트 패드(110)와 데이터 패드(120)를 형성한다.4, a metal film is deposited on a lower substrate 100 made of a transparent insulating material by a sputtering method, a gate electrode 101a is formed in a pixel region, which is a display region, according to a first mask process, A gate pad 110 and a data pad 120 are formed in a pad region that is a non-display region.

제 1 마스크 공정에서는 증착된 금속막 상에 감광성 물질인 감광막(photo resist)을 형성한 다음, 마스크를 이용하여 노광 및 현상 공정으로 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 하여 식각 공정을 진행한다.In the first mask process, a photoresist film, which is a photosensitive material, is formed on the deposited metal film, a photoresist pattern is formed by an exposure and development process using a mask, and an etching process is performed using the photoresist pattern as a mask .

상기와 같이, 제 1 마스크 공정에서는 게이트 전극(101a), 게이트 패드(110) 및 데이터 패드(120)뿐만 아니라 게이트 라인(도 3의 도면부호 101)도 함께 형성된다.As described above, in the first mask process, not only the gate electrode 101a, the gate pad 110, and the data pad 120 but also the gate line (reference numeral 101 in FIG. 3) are formed together.

상기 제 1 마스크 공정에서 형성되는 금속막은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 또는 투명성 도전물질인 ITO, IZO 및 ITZO 중 적어도 하나 이상을 적층하여 형성할 수 있다.The metal film formed in the first mask process may be formed from a combination of Mo, Ti, Ta, W, Cu, Cr, Al, Or at least one of ITO, IZO and ITZO which are transparent conductive materials can be laminated.

도면에서는 게이트 전극(101a)과 게이트 패드(110)가 두 개의 금속층이 적층된 구조로 형성되어 있지만, 이것은 고정된 것이 아니므로 단일 금속층 또는 3개 이상의 금속층으로 적층하여 형성할 수 있다.Although the gate electrode 101a and the gate pad 110 are formed by stacking two metal layers, the gate electrode 101a and the gate pad 110 are not fixed and can be formed by laminating a single metal layer or three or more metal layers.

상기와 같이, 게이트 전극(101a) 등이 하부 기판(100) 상에 형성되면, 게이트 절연막(102), 산화물층을 형성하고, 제2 마스크 공정에 따라 채널층(114)을 형성한다. 상기 게이트 절연막(102)은 SiNx 또는 SiO2 계열의 물질로 형성될 수 있다.As described above, when the gate electrode 101a or the like is formed on the lower substrate 100, the gate insulating layer 102 and the oxide layer are formed, and the channel layer 114 is formed according to the second mask process. The gate insulating layer 102 may be formed of a material such as SiN x or SiO 2 .

상기 산화물층은 인듐(In), 아연(Zn), 갈륨(Ga) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 예컨대 스퍼터링 (sputtering) 공정으로 Ga-In-Zn-O 산화물 반도체를 형성할 경우, In2O3, Ga2O3 및 ZnO 로 형성된 각각의 타겟을 이용하거나, Ga-In-Zn 산화물의 단일 타겟을 이용할 수 있다. 또한, 스퍼터링 (sputtering) 공정으로 hf-In-Zn-O 산화물 반도체를 형성할 경우, HfO2, In2O3 및 ZnO로 형성된 각각의 타겟을 이용하거나, Hf-In-Zn 산화물의 단일 타겟을 이용할 수 있다.The oxide layer may be formed of an amorphous oxide containing at least one of indium (In), zinc (Zn), gallium (Ga), and hafnium (Hf). For example, when a Ga-In-Zn-O oxide semiconductor is formed by a sputtering process, each target formed of In2O3, Ga2O3, and ZnO may be used, or a single target of Ga-In-Zn oxide may be used. When the hf-In-Zn-O oxide semiconductor is formed by a sputtering process, each target formed of HfO 2, In 2 O 3, and ZnO may be used, or a single target of Hf-In-Zn oxide may be used.

그런 다음, 절연층을 하부 기판(100) 상에 형성한 다음, 제 3 마스크 공정에 따라 상기 게이트 전극(101a)과 대응되는 상기 채널층(114) 상에 에치스톱퍼(281)를 형성하고, 도 3에서와 같이, 이후 형성될 소스/드레인 전극(117a, 117b)과 게이트 전극(101a)의 교차 영역과 게이트 라인(101)과 데이터 라인(103)의 교차 영역에 각각 에치스톱퍼(281)로부터 확장 형성된 제 1 내지 제 3 단차보상패턴들(281a, 281b, 281c)을 형성한다. Next, an insulating layer is formed on the lower substrate 100, an etch stopper 281 is formed on the channel layer 114 corresponding to the gate electrode 101a according to a third mask process, The gate electrode 101 is extended from the etch stopper 281 to the intersecting region of the source / drain electrodes 117a and 117b and the gate electrode 101a and the intersection region of the gate line 101 and the data line 103, Thereby forming the first to third level difference compensation patterns 281a, 281b and 281c.

상기 에치스톱퍼(281)와 제 1 내지 제 3 단차보상패턴들(281a, 281b, 281c)의 두께는 1000Å일 수 있다.The thickness of the etch stopper 281 and the first to third level difference compensation patterns 281a, 281b and 281c may be 1000 Å.

그런 다음, 소스/드레인 금속막을 하부기판(100) 상에 형성하고, 제 4 마스크 공정에 따라 소스/드레인 전극(117a, 117b)을 형성하여 박막 트랜지스터를 완성한다. 이때, 패드 영역의 게이트 패드(110)와 데이터 패드(120) 상에는 제1 및 제2 연결부(142, 141)가 형성된다.Then, a source / drain metal film is formed on the lower substrate 100, and source / drain electrodes 117a and 117b are formed in accordance with a fourth mask process to complete the thin film transistor. At this time, first and second connection portions 142 and 141 are formed on the gate pad 110 and the data pad 120 of the pad region.

상기 소스/드레인 금속막은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 또한, 도면에서는 단일 금속막으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속막들을 적층하여 형성할 수 있다.The source / drain metal film may be formed of any one of molybdenum (Mo), titanium (Ti), tantalum (Ta), tungsten (W), copper (Cu), chromium (Cr), aluminum (Al) One can be used. In addition, a transparent conductive material such as indium tin oxide (ITO) may be used. In addition, although the metal film is formed of a single metal film, it may be formed by stacking at least two metal films.

상기와 같이, 소스/드레인 전극(117a, 117b)들이 형성되면, 상기 하부기판(100) 전면에 제1 보호막(119)과 유기막(250)을 형성한 후, 제 5 마스크 공정에 따라 제1, 2, 3 콘택홀(231, 232, 233)들을 형성한다.After the source / drain electrodes 117a and 117b are formed as described above, the first passivation layer 119 and the organic layer 250 are formed on the entire surface of the lower substrate 100, , 2, and 3 contact holes 231, 232, and 233 are formed.

그런 다음, 금속막(ITO, IZO, ITZO 또는 MoTi)을 하부기판(100) 상에 형성한 다음, 제 6 마스크 공정에 따라 화소 영역의 유기막(250) 상에 공통전극(250)을 형성한다. 도면에서는 플레이트 형태로 형성하였지만, 이것은 고정된 것이 아니다. 따라서, 공통전극(250)도 화소 전극과 같이 다수개의 슬릿바 형태로 형성할 수 있다.Next, a metal film (ITO, IZO, ITZO, or MoTi) is formed on the lower substrate 100, and a common electrode 250 is formed on the organic film 250 in the pixel region according to a sixth mask process . Although the plate is formed in the drawing, it is not fixed. Therefore, the common electrode 250 can be formed in the form of a plurality of slit bars like a pixel electrode.

상기와 같이, 공통전극(250)이 하부기판(100) 상에 형성되면, 제2 보호막(139)을 하부기판(100) 전면에 형성한다. 상기 제2 보호막(139)은 SiNx 또는 SiO2 계열의 물질로 형성할 수 있고, 두께는 2000Å 내외로 형성할 수 있다.As described above, when the common electrode 250 is formed on the lower substrate 100, the second protective film 139 is formed on the entire surface of the lower substrate 100. The second passivation layer 139 may be formed of a material such as SiN x or SiO 2 , and may have a thickness of about 2000 Å or less.

이와 같이, 본 발명은 액정표시장치 제조 공정에서 추가 공정을 진행하지 않으면서, 단차로 인해 게이트 절연막의 테이퍼 불량이 발생될 영역에 각각 단차보상패턴들을 형성함으로써, 게이트 라인(또는 게이트 전극)과 데이터 라인(또는 소스/드레인 전극)의 단락 불량을 방지할 수 있다.As described above, according to the present invention, the step difference compensation patterns are formed in the regions where the taper defects of the gate insulating film are to be generated due to the step difference, without further processing in the liquid crystal display manufacturing process, It is possible to prevent short-circuit failure of the line (or the source / drain electrode).

도 5 및 도 6은 도 4의 에치스톱퍼로부터 연장 형성된 단차보상패턴들의 다른 실시예를 도시한 도면이다.FIGS. 5 and 6 are views showing another embodiment of the step difference compensation patterns extended from the etch stopper of FIG.

도 4와 동일한 도면부호는 동일한 구성부를 지칭하는 것이므로, 이하 구별되는 부분을 중심으로 설명한다.Since the same reference numerals as in Fig. 4 denote the same constituent elements, the following description will focus on the distinguishing elements.

도 3, 도 5 및 도 6을 참조하면, 본 발명에서는 게이트 전극(101a)과 게이트 라인(101)의 가장자리 영역에서 발생하는 단차로 인하여, 이후 형성되는 데이터 라인(103) 또는 소스/드레인 전극(117a, 117b)과의 단락 불량을 방지하기 위한 것이다.Referring to FIGS. 3, 5 and 6, in the present invention, a data line 103 or a source / drain electrode (not shown) formed later due to a stepped portion occurring in the edge region of the gate electrode 101a and the gate line 101 117a, and 117b.

따라서, 상기 게이트 전극(101a) 또는 게이트 라인(101)의 가장자리 단차 영역에서 게이트 절연막(102) 불량이 발생되면, 상기 게이트 라인(101) 또는 게이트 전극(101a)의 일부가 외부로 노출된다.Therefore, when the gate insulating film 102 is defective in the edge step region of the gate electrode 101a or the gate line 101, a part of the gate line 101 or the gate electrode 101a is exposed to the outside.

이는, 단차로 인한 게이트 절연막(102)의 테이퍼 불량으로 발생 되거나 두께가 얇은 게이트 절연막(102)이 정전기로 인해 손상되는 경우를 포함한다.This includes the case where the gate insulating film 102, which is caused by a taper defect of the gate insulating film 102 due to a step or is thin, is damaged by static electricity.

상기와 같이, 게이트 전극(101a) 또는 게이트 라인(101)의 단차 영역에서 게이트 절연막(102)이 손상되면, 이후 형성될 데이터 라인(103) 또는 소스/드레인 전극(117a, 117b)과의 단락 불량이 발생하는데, 본 발명에서는 이를 방지하기 위해 에치스톱퍼(281) 형성시, 에치스톱퍼(281)로부터 연장된 요철보상패턴(291)을 형성하였다.As described above, if the gate insulating film 102 is damaged in the stepped region of the gate electrode 101a or the gate line 101, the short circuit defect with the data line 103 or the source / drain electrodes 117a and 117b to be formed thereafter In order to prevent this, in the present invention, when the etch stopper 281 is formed, the concave-convex compensation pattern 291 extending from the etch stopper 281 is formed.

도 5에 도시한 요철보상패턴(291)은 도 3에 도시한 바와 같이, 에치스톱퍼(281)로부터 게이트 라인(101)과 데이터 라인(103) 또는 게이트 전극(101a)과 소스/드레인 전극(117a, 117b)의 교차 영역까지 연장된 구조를 갖는다. 즉, 도면에서는 드레인 전극(117b)과 게이트 전극(101a)의 교차 영역에 요철보상패턴(291)이 형성되어 있지만, 도 3에서와 같이, 요철보상패턴(291)은 게이트 라인(101)과 데이터 라인(103)의 교차 영역에도 형성된다.The unevenness compensation pattern 291 shown in Fig. 5 is formed by the gate line 101 and the data line 103 or between the gate electrode 101a and the source / drain electrode 117a , And 117b, respectively. 3, the concavo-convex compensation pattern 291 is formed so as to correspond to the gate line 101 and the gate electrode 101a as shown in FIG. 3. In other words, although the concave-convex compensation pattern 291 is formed in the crossing region of the drain electrode 117b and the gate electrode 101a, Line 103 as shown in FIG.

상기 요철보상패턴(291)은 상기 에치스톱퍼(281)를 형성하는 마스크 공정시 하프 톤 마스크 또는 회절 마스크를 이용하여 상기 요철보상패턴(291)을 형성한다.The concavo-convex compensation pattern 291 is formed by using a halftone mask or a diffraction mask in the mask process for forming the etch stopper 281. [

즉, 상기 요철보상패턴(291)에 대응되는 감광막에 노광량이 서로 다르게 하여 요철 구조를 갖는 감광막패턴을 형성하고, 이를 토대로 식각 공정을 진행하여, 감광막패턴 중 두께가 얇은 영역에서 절연막의 과식각이 발생하도록 하여 요철 구조를 형성한다.That is, the photoresist pattern having the concavo-convex structure is formed by differently exposing the photoresist film corresponding to the concavo-convex compensation pattern 291, and the etching process is carried out based on the photoresist pattern so that the overexposure angle of the insulating film in the thin- So as to form a concave-convex structure.

도 6에서는 본 발명의 산화물 박막 트랜지스터의 채널층(114)을 보호하기 위해 형성하는 에치스톱퍼(381)의 두께보다 두꺼운 절연막을 형성한 다음, 하프톤 마스크 또는 회절 마스크 공정을 이용하여, 상기 채널층(114) 상에 형성되는 에치스톱퍼(381)의 두께보다 두꺼운 단차보상패턴(391)들을 형성한 것이다.6, an insulating film thicker than the etch stopper 381 formed to protect the channel layer 114 of the oxide thin film transistor of the present invention is formed, and then, using a halftone mask or a diffraction mask process, The step difference compensating patterns 391 are thicker than the etch stopper 381 formed on the substrate 114.

도면에서는 게이트 전극(101a)과 드레인 전극(117b)의 교차 영역에만 단차보상패턴(391)이 형성되어 있지만, 도 3에서와 같이, 게이트 라인(101)과 데이터 라인(103)의 교차 영역에도 각각 형성될 수 있다.Although the step difference compensation pattern 391 is formed only in the intersection region of the gate electrode 101a and the drain electrode 117b in the drawing, the step difference compensation pattern 391 is also formed in the intersection region of the gate line 101 and the data line 103 .

이와 같이, 단차보상패턴(291)의 두께를 두껍게 함으로써, 게이트 전극(101a)과 게이트 라인(101)의 가장자리 영역에서 발생하는 단차를 보상하면서, 데이터 라인(103) 또는 소스/드레인 전극(117a, 117b)과 단락 불량을 방지할 수 있다. 상기 단차보상패턴(291)의 두께는 상기 에치스톱퍼(381)의 두께의 두 배일 수 있다. 예를 들어, 에치스톱퍼(381)의 두께가 1000Å이면, 상기 단차보상패턴(291)의 두께는 2000Å이다.By increasing the thickness of the level difference compensating pattern 291 as described above, the data line 103 or the source / drain electrodes 117a and 117b can be formed while compensating for the step difference occurring in the edge region of the gate electrode 101a and the gate line 101, It is possible to prevent short-circuit failure. The thickness of the step difference compensating pattern 291 may be twice the thickness of the etch stopper 381. For example, if the thickness of the etch stopper 381 is 1000 angstroms, the thickness of the step compensating pattern 291 is 2000 angstroms.

도 7은 본 발명의 다른 실시예를 도시한 도면이다.7 is a view showing another embodiment of the present invention.

도면에 도시된 도면 부호 중 에치스톱퍼(481)와 제1 내지 제3 보상패턴들(481a, 481b, 481c)의 도면 부호들만 도 3 및 도 4와 구별되고, 구조적으로 동일하기 때문에 도 3, 4를 참조하여 도 7을 설명한다.Since only the reference numerals of the etch stopper 481 and the first to third compensation patterns 481a, 481b and 481c among the reference numerals shown in the figure are distinguished from those of FIGS. 3 and 4 and structurally the same, Will be described with reference to FIG.

도 3, 4 및 도 7을 참조하면, 본 발명의 액정표시장치는, 게이트 라인(101)과 데이터 라인(103)이 교차되는 영역에 스위칭 소자인 박막 트랜지스터(TFT)가 배치된다.3, 4, and 7, in the liquid crystal display device of the present invention, a thin film transistor (TFT) as a switching element is disposed in a region where the gate line 101 and the data line 103 intersect.

상기 박막 트랜지스터는, 상기 게이트 라인(101)보다 폭이 넓게 화소 영역 방향으로 인출된 게이트 전극(도 4의 101a), 게이트 절연막(102), 에치스톱퍼(481), 소스/드레인 전극(117a, 117b) 및 채널층(114)을 포함한다.The thin film transistor includes a gate electrode (101a in Fig. 4), a gate insulating film 102, an etch stopper 481, and source / drain electrodes 117a and 117b ) And a channel layer (114).

본 발명에서는 도 3과 달리 에치스톱퍼(281)와 분리된 제1 내지 제3 보상패턴들(481a, 481b, 481c)을 상기 게이트 전극(101a)과 게이트 라인(101)의 가장자리에 형성되는 단차 영역에 형성하였다.3, the first to third compensation patterns 481a, 481b and 481c separated from the etch stopper 281 are formed on the gate electrode 101a and the step region formed on the edge of the gate line 101, .

상기 제1 보상패턴(481a)은 드레인 전극(117b)과 게이트 전극(101a)의 교차 영역에 형성되고, 상기 제2 및 제3 보상패턴(481b, 481c)들은 상기 게이트 라인(101)과 데이터 라인(103)의 교차 영역에 각각 형성된다.The first compensation pattern 481a is formed at an intersection area between the drain electrode 117b and the gate electrode 101a and the second and third compensation patterns 481b and 481c are formed at the intersections of the gate line 101 and the data line & (103).

즉, 상기 제1 내지 제3 보상패턴(481a, 481b, 481c)들은 상기 게이트 전극(101a)과 소스/드레인 전극(117a, 117b)의 교차 영역 또는 상기 게이트 라인(101)과 데이터 라인(103)의 교차 영역에서 각각 게이트 절연막(102)의 테이퍼 불량이 발생하더라도 소스/드레인 전극(117a, 117b)과 게이트 전극(101a) 또는 데이터 라인(103)과 게이트 라인(101)의 단락 불량을 방지하는 역할을 한다. That is, the first to third compensation patterns 481a, 481b and 481c are formed in the intersecting region of the gate electrode 101a and the source / drain electrodes 117a and 117b or between the gate line 101 and the data line 103, Drain electrodes 117a and 117b and the gate electrode 101a or between the data line 103 and the gate line 101 even if a taper defect of the gate insulating film 102 occurs in the intersection region of the data line 103 and the gate line 101 .

또한, 도면에는 도시하지 않았지만, 도 5와 도 6에서 설명한 실시예들을 동일하게 적용할 수 있다.Although not shown in the drawings, the embodiments described with reference to Figs. 5 and 6 can be similarly applied.

예를 들어, 도 7에서는 에치스톱퍼(481)와 제1 내지 제 3 보상패턴들(481a, 481b, 481c)이 분리된 형태로 형성되었지만, 상기 제1 내지 제 3 보상패턴들(481a, 481b, 481c)에 대해서 하프톤 마스크 또는 회절 마스크를 이용하여 요철구조로 형성할 수 있다.For example, although the etch stopper 481 and the first to third compensation patterns 481a, 481b and 481c are formed separately in FIG. 7, the first to third compensation patterns 481a, 481b, 481c may be formed with a concave-convex structure using a halftone mask or a diffraction mask.

또한, 도 6에 도시된 바와 같이, 도 7의 에치스톱퍼(481)의 두께보다 두꺼운 절연막을 형성한 다음, 하프톤 마스크 또는 회절 마스크를 이용하여 상기 제1 내지 제 3 보상패턴들(481a, 481b, 481c)이 상기 에치스톱퍼(481)의 두께보다 두껍게 형성하여, 단차를 보상하면서 단락 불량을 방지하도록 할 수 있다.
6, an insulating film thicker than the etch stopper 481 of FIG. 7 is formed, and then the first to third compensation patterns 481a and 481b are formed using a halftone mask or a diffraction mask And 481c are formed to be thicker than the thickness of the etch stopper 481, so that short circuit failure can be prevented while compensating for the step difference.

이와 같이, 본 발명에 따른 액정표시장치는, 박막 트랜지스터의 채널층을 보호하기 위한 에치스톱퍼 형성시, 게이트 전극과 게이트 라인의 단차 영역에 각각 보상패턴들을 형성하여, 게이트 전극과 소스/드레인 전극 또는 데이터 라인과의 단락 불량을 방지한 효과가 있다.As described above, in the liquid crystal display device according to the present invention, when forming the etch stopper for protecting the channel layer of the thin film transistor, compensating patterns are formed in the step difference region between the gate electrode and the gate line, It is possible to prevent a short-circuit fault with the data line.

또한, 본 발명에 따른 액정표시장치는, 박막 트랜지스터의 채널층의 보호하기 위한 에치스톱퍼보다 두꺼운 보상패턴들을 게이트 전극과 게이트 라인의 단차 영역에 각각 형성하여, 단차를 보상하면서 단락 불량을 방지한 효과가 있다.
Further, the liquid crystal display device according to the present invention is characterized in that compensating patterns thicker than the etch stopper for protecting the channel layer of the thin film transistor are formed in the stepped regions of the gate electrode and the gate line, respectively, .

101: 게이트 라인 103: 데이터 라인
129: 공통 전극 150: 화소 전극
114: 채널층 281: 에치스톱퍼
250: 유기막 119: 제1 보호막
139: 제2 보호막 281a: 제1 단차보상패턴
281b: 제2 단차보상패턴 281c: 제3 단차보상패턴101: gate line 103: data line
129: common electrode 150: pixel electrode
114: channel layer 281: etch stopper
250: organic film 119: first protective film
139: second protective film 281a: first step compensation pattern
281b: second level difference compensation pattern 281c: third level difference compensation pattern

Claims (7)

표시 영역과 패드 영역으로 구획된 기판;
상기 표시 영역의 화소 영역을 정의하기 위해 배치된 게이트 라인과 데이터 라인;
상기 게이트 라인과 데이터 라인의 교차 영역에 산화물 채널층을 구비한 박막 트랜지스터;
상기 화소 영역에 배치된 게이트 절연막, 제1 보호막 및 유기막;
상기 화소 영역의 유기막 상에 배치된 공통 전극;
상기 공통 전극과 유기막 상에 형성된 제2 보호막; 및
상기 제2 보호막 상에 상기 공통 전극과 중첩되도록 배치된 화소 전극을 포함하고,
상기 박막 트랜지스터의 산화물 채널층 상에는 에치스톱퍼가 형성되고, 상기 박막 트랜지스터의 게이트 전극과 드레인 전극의 교차 영역과 상기 데이터 라인과 게이트 라인의 교차 영역에 각각 제1 내지 제3 보상패턴들이 형성된 것을 특징으로 하는 액정표시장치.
A substrate partitioned into a display region and a pad region;
A gate line and a data line arranged to define a pixel region of the display region;
A thin film transistor having an oxide channel layer in a crossing region of the gate line and the data line;
A gate insulating film, a first protective film, and an organic film disposed in the pixel region;
A common electrode disposed on the organic film of the pixel region;
A second protective film formed on the common electrode and the organic film; And
And a pixel electrode arranged on the second protective film so as to overlap with the common electrode,
The first to third compensation patterns are formed on the oxide channel layer of the thin film transistor and on the intersection region of the gate electrode and the drain electrode of the thin film transistor and the intersection region of the data line and the gate line, .
제1항에 있어서, 상기 에치스톱퍼와 제1 내지 제3 보상패턴들은 일체로 형성된 것을 특징으로 하는 액정표시장치.
The liquid crystal display of claim 1, wherein the etch stopper and the first to third compensation patterns are integrally formed.
제1항에 있어서, 상기 제1 내지 제3 보상패턴들은 각각 요철구조로 형성된 것을 특징으로 하는 액정표시장치.
The liquid crystal display of claim 1, wherein the first to third compensation patterns are formed in a concavo-convex structure.
제1항에 있어서, 상기 에치스톱퍼와 제1 내지 제3 보상패턴들은 서로 분리된 구조로 형성된 것을 특징으로 하는 액정표시장치.
The liquid crystal display of claim 1, wherein the etch stopper and the first to third compensation patterns are formed to be separated from each other.
제1항에 있어서, 상기 산화물 채널층은 IGZO(Indium Gallium Zinc Oxide)인 것을 특징으로 하는 액정표시장치.
The liquid crystal display device according to claim 1, wherein the oxide channel layer is IGZO (Indium Gallium Zinc Oxide).
제1항에 있어서, 상기 에치스톱퍼의 두께는 1000Å인 것을 특징으로 하는 액정표시장치.
The liquid crystal display device according to claim 1, wherein the etch stopper has a thickness of 1000 ANGSTROM.
제1항에 있어서, 상기 제1 내지 제3 보상패턴들의 두께는 상기 에치스톱퍼의 두께의 두 배인 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 1, wherein the thickness of the first to third compensation patterns is twice the thickness of the etch stopper.
KR1020130047289A 2013-04-29 2013-04-29 Liquid crystal display device KR102061643B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130047289A KR102061643B1 (en) 2013-04-29 2013-04-29 Liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130047289A KR102061643B1 (en) 2013-04-29 2013-04-29 Liquid crystal display device

Publications (2)

Publication Number Publication Date
KR20140128639A true KR20140128639A (en) 2014-11-06
KR102061643B1 KR102061643B1 (en) 2020-01-02

Family

ID=52454472

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130047289A KR102061643B1 (en) 2013-04-29 2013-04-29 Liquid crystal display device

Country Status (1)

Country Link
KR (1) KR102061643B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160094582A (en) * 2015-01-30 2016-08-10 엘지디스플레이 주식회사 Liquid crystal display device and method for manufacturing the same
CN109860279A (en) * 2019-01-24 2019-06-07 南京中电熊猫平板显示科技有限公司 A kind of thin film transistor (TFT) and its restorative procedure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160094582A (en) * 2015-01-30 2016-08-10 엘지디스플레이 주식회사 Liquid crystal display device and method for manufacturing the same
CN109860279A (en) * 2019-01-24 2019-06-07 南京中电熊猫平板显示科技有限公司 A kind of thin film transistor (TFT) and its restorative procedure

Also Published As

Publication number Publication date
KR102061643B1 (en) 2020-01-02

Similar Documents

Publication Publication Date Title
KR101394938B1 (en) Thin film transistor substrate and method of fabricating the same
KR101870986B1 (en) Method for fabricating thin film transistor array substrate
KR102054233B1 (en) Liquid crystal display device and method for fabricating the same
KR101894328B1 (en) Thin film transistor substrate and method of fabricating the same
KR101137861B1 (en) Thin film transister of fringe field switching type and fabricating method thereof
KR20120081666A (en) Liquid crystal display and exposure mask for manufacturnig liquid crystal display
KR101374108B1 (en) Liquid crystal display panel and manufacturing method thereof
KR20130075528A (en) Thin film transistor liquid crystal display device and method for fabricating the same
KR101783581B1 (en) Thin film transistor array substrate and method for fabricating the same
KR102023126B1 (en) Thin film transistor array substrate and method for fabricating the same
KR20130059181A (en) Liquid crystal display device for in-plane switching mode and method for fabricating the same
KR102297760B1 (en) Liquid crystal display device with oxide thin film transistor
KR101889440B1 (en) Thin film transistor liquid crystal display device and method for fabricating the same
KR101423909B1 (en) Display substrate and liquid crystal display device having the same
KR102061643B1 (en) Liquid crystal display device
KR101997090B1 (en) Thin film transistor liquid crystal display device
KR101971991B1 (en) Liquid crystal display device and method for fabricating the same
KR20140090857A (en) Array substrate for fringe field switching mode liquid crystal display device and method of fabricating the same
KR102085857B1 (en) Liquid Crystal Display Device and METHOD FOR FABRICATING THE SAME
KR20120003771A (en) Thin film transistor array substrate and method for fabricating the same
KR101820532B1 (en) Thin film transistor array substrate and method for fabricating the same
KR101852632B1 (en) Thin film transistor array substrate and method for fabricating the same
KR20130064262A (en) Thin film transistor substrate and method of fabricating the same
KR101980775B1 (en) Thin film transistor substrate and method of fabricating the same
KR101777863B1 (en) Thin film transistor array substrate and method for fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant