KR20140118027A - 액정표시장치 - Google Patents

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KR20140118027A
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장대환
조국래
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Abstract

액정표시장치는 액정표시패널 및 액정표시패널에 광을 제공하는 백라이트 유닛을 포함한다. 액정표시패널은 박막 트랜지스터가 배치되는 제1 기판, 제1 기판에 대향하는 제2 기판, 제1 기판 및 제2 기판 사이에 배치되는 액정층, 및 제2 기판에 배치되고 소정의 간격을 갖고 서로 이격되는 복수의 금속 패턴을 포함하는 제1 편광자를 포함한다. 백라이트 유닛은 제2 기판에 대향한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는 표시 영상의 휘도를 향상시킬 수 있는 액정표시장치에 관한 것이다.
일반적으로, 액정표시장치에서는, 어레이 기판 및 대향 기판 사이에 배치되는 액정의 배향에 따라 상기 기판들을 투과하는 광량이 조절됨으로써, 원하는 영상이 표시된다. 이를 위해 상기 액정표시장치는 표시 패널에 광을 제공하기 위한 광원을 필요로 한다. 상기 광원은 상기 액정표시장치의 백라이트 유닛에 포함된다. 상기 광원으로부터 출사된 광은 상기 어레이 기판, 대향 기판 및 액정층을 포함하는 표시 패널에 제공된다.
상기 표시 패널은 표시 패널의 상부 또는 하부에 배치되어 상기 광을 편광시키는 편광 소자를 포함한다. 상기 편광 소자로는 예를 들어, 폴리비닐 알코올(polyvinyl alcohol; PVA) 필름이 사용된다. 상기 편광 소자는 편광도(polarization ratio; PR) 및 투과도(transmissivity)가 높을수록 우수한 성능을 갖는다.
그러나 상기 광원으로부터 입사되는 광은 상기 PVA 필름에 의하여 50% 가량은 흡수되며, 나머지 50% 정도만 투과된다. 이에 따라, 상기 액정표시장치의 광 효율이 떨어지며, 휘도가 낮아지는 문제점이 있다.
또한, 편광도 및 투과도를 향상시키기 위해 상기 편광 소자에 금속을 포함시키는 경우, 상기 표시 패널에 포함된 스위칭 소자 및 상기 금속 사이에 크로스토크(crosstalk)가 발생하는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 스위칭 소자에 대한 전기적 영향을 줄이면서 백라이트 유닛에서 제공되는 광의 이용 효율을 높일 수 있는 편광 소자를 포함하는 액정표시장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 액정표시장치는 액정표시패널; 및 상기 액정표시패널에 광을 제공하는 백라이트 유닛을 포함한다. 상기 액정표시패널은 박막 트랜지스터가 배치되는 제1 기판; 상기 제1 기판에 대향하는 제2 기판; 상기 제1 기판 및 제2 기판 사이에 배치되는 액정층; 및 상기 제2 기판에 배치되고, 소정의 간격을 갖고 서로 이격되는 복수의 금속 패턴을 포함하는 제1 편광자를 포함한다. 상기 백라이트 유닛은 상기 제2 기판에 대향한다.
본 발명의 일 실시예에 있어서, 상기 금속 패턴들의 간격은 가시광 파장보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 편광자는 상기 백라이트 유닛에 대향하도록 상기 제2 기판에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 편광자는 상기 액정층에 대향하도록 상기 제2 기판에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 액정표시패널은 상기 제1 기판 또는 제2 기판에 배치되는 컬러필터를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 편광자는 수평 방향을 따라 상기 박막 트랜지스터로부터 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 편광자는 상기 박막 트랜지스터에 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 액정표시패널은 상기 제2 기판에 배치되어 상기 박막 트랜지스터에 중첩하는 판형 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 판형 패턴 및 제1 편광자는 상기 제2 기판의 동일한 면에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 액정표시패널은 상기 제1 편광자를 커버하는 패시베이션층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 액정표시패널은, 상기 제1 기판에 배치되며 소정의 간격을 갖고 서로 이격되는 복수의 금속 패턴을 포함하는 제2 편광자를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 편광자는 상기 제1 편광자에 비해 반사율이 낮을 수 있다.
본 발명의 일 실시예에 있어서, 상기 액정표시패널은 상기 제1 기판에 배치되는 흡수형 편광자를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 박막 트랜지스터는 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함하며, 상기 반도체 패턴은 상기 소스 전극 및 드레인 전극과 부분적으로 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극은 상기 반도체 패턴에 중첩하고, 상기 반도체 패턴의 상부 또는 하부에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 액정표시패널은 상기 박막 트랜지스터에 대응하여 상기 제2 기판에 배치되는 차광 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 액정표시패널은 상기 제1 기판에 배치되어 상기 박막 트랜지스터에 전기적으로 연결되는 화소 전극; 및 상기 제2 기판에 배치되는 공통 전극을 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 액정표시장치는 어레이 기판, 액정층 및 대향 기판을 포함하는 액정표시패널; 및 상기 액정표시패널에 광을 제공하는 백라이트 유닛을 포함하고, 상기 어레이 기판은 투명 기판; 상기 투명 기판의 일면에 배치되며, 소정의 간격을 갖는 복수의 금속 패턴을 포함하는 편광자; 상기 편광자를 커버하는 패시베이션층; 및 상기 패시베이션층에 배치되는 박막 트랜지스터를 포함하며, 상기 편광자는 수평 방향을 따라 상기 박막 트랜지스터로부터 이격된다.
본 발명의 일 실시예에 있어서, 상기 어레이 기판은 상기 투명 기판의 타면에 배치되며 상기 박막 트랜지스터에 중첩하는 판형 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 대향 기판은 상기 박막 트랜지스터에 중첩하며 상기 광을 차단하는 차광 패턴을 포함할 수 있다.
본 발명의 실시예들에 따른 액정표시장치에 따르면, 와이어 그리드(wire grid) 편광 소자와 스위칭 소자의 거리를 이격시킴으로써, 와이어 그리드 편광 소자에 포함된 금속이 스위칭 소자에 영향을 주어 스위칭 소자의 전기적 특성이 변하는 것을 줄일 수 있다.
또한, 와이어 그리드 편광 소자가 개구 영역에 배치됨으로써, 백라이트 유닛으로부터 제공되는 광의 이용 효율을 증가시키고, 그에 따라 액정표시장치의 휘도를 향상시킬 수 있다.
나아가, 액정표시장치의 베젤(bezel)의 크기를 줄이기 위하여 스위칭 소자가 상부 기판에 배치되는 경우에도, 스위칭 소자 및 와이어 그리드 편광 소자의 거리를 이격시킴으로써, 스위칭 소자의 전기적 특성이 유지되고, 액정표시장치의 휘도가 향상될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 액정표시장치의 단면도이다.
도 2는 도 1의 액정표시장치에서 반사 또는 편광되는 광을 도시한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 액정표시장치의 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 액정표시장치의 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 액정표시장치의 단면도이다.
도 6은 본 발명의 제5 실시예에 따른 액정표시장치의 단면도이다.
도 7은 본 발명의 제6 실시예에 따른 액정표시장치의 단면도이다.
도 8은 본 발명의 제7 실시예에 따른 액정표시장치의 단면도이다.
도 9는 본 발명의 제8 실시예에 따른 액정표시장치의 단면도이다.
도 10은 본 발명의 제9 실시예에 따른 액정표시장치의 단면도이다.
도 11은 본 발명의 제10 실시예에 따른 액정표시장치의 단면도이다.
도 12는 본 발명의 제11 실시예에 따른 액정표시장치의 단면도이다.
도 13은 본 발명의 제12 실시예에 따른 액정표시장치의 단면도이다.
도 14는 본 발명의 제13 실시예에 따른 액정표시장치의 단면도이다.
도 15는 본 발명의 제14 실시예에 따른 액정표시장치의 단면도이다.
도 16은 본 발명의 제15 실시예에 따른 액정표시장치의 단면도이다.
도 17은 본 발명의 제16 실시예에 따른 액정표시장치의 단면도이다.
도 18은 본 발명의 제17 실시예에 따른 액정표시장치의 단면도이다.
도 19는 본 발명의 제18 실시예에 따른 액정표시장치의 단면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 액정표시장치의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 상부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 흡수형 편광층(120), 박막 트랜지스터(130), 게이트 절연층(132), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다. 예를 들어, 상기 제1 투명 기판(110)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지, 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다. 이하, 어느 구성들이 상기 제1 면(110a) 상에 배치되는 경우, 상기 제1 투명 기판(110)의 하면에 순차적으로 배치되는 것을 나타내며, 어느 구성들이 상기 제2 면(110b) 상에 배치되는 경우, 상기 제1 투명 기판(110)의 상면에 순차적으로 배치되는 것을 나타낸다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 게이트 전극(131)은 게이트 라인(미도시)에 전기적으로 연결되며, 상기 박막 트랜지스터(130)를 구동하기 위한 게이트 신호를 게이트 구동부(미도시)로부터 인가받는다. 상기 게이트 전극(131)은 구리(Cu) 또는 구리 산화물(CuOx)을 포함할 수 있다. 또는, 상기 게이트 전극(131)은 갈륨 도핑된 아연 산화물(gallium doped zinc oxide; GZO), 인듐 도핑된 아연 산화물(indium doped zinc oxide; IZO) 또는 구리-망간 합금(CuMn)을 포함할 수 있다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 게이트 절연층(132)은 투명한 절연 물질, 예컨대, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다. 상기 반도체 패턴(133)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다. 예를 들어, 상기 반도체 패턴(133)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함하는 산화물 반도체 패턴일 수 있다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다. 상기 유기 절연층(140)은 유기 절연 물질, 예컨대 아크릴(acryl) 수지 또는 페놀(phenol) 수지를 포함할 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다. 상기 화소 전극(150)은 투명한 도전성 물질을 포함한다. 예를 들어, 상기 화소 전극(150)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
상기 흡수형 편광층(120)은 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다. 상기 흡수형 편광층(120)은 트리아세틸 셀룰로오즈(triacetylcellulose; TAC)층 또는 폴리비닐 알코올(polyvinyl alcohol; PVA)층을 포함할 수 있다.
상기 대향 기판(200)은 제2 투명 기판(210), 편광자(220), 패시베이션층(230), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제2 투명 기판(210)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지, 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다. 이하, 어느 구성들이 상기 제3 면(210a) 상에 배치되는 경우, 상기 제2 투명 기판(210)의 상면에 순차적으로 배치되는 것을 나타내며, 어느 구성들이 상기 제4 면(210b) 상에 배치되는 경우, 상기 제2 투명 기판(210)의 하면에 순차적으로 배치되는 것을 나타낸다.
상기 편광자(220)는 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 편광자(220)는 소정의 간격(INT)만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭(WD) 및 두께(H)를 갖는다. 즉, 상기 편광자(220)는 와이어 그리드(wire grid) 편광 소자를 형성한다. 상기 금속 패턴들의 폭(WD) 및 두께(H)는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 두께(H)는 실질적으로 상기 폭(WD)의 3 배일 수 있다. 상기 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 편광자(220)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 편광자(220)에 의해 반사될 수 있다. 상기 금속 패턴들의 폭(WD) 및 간격(INT)이 입사광의 파장보다 작은 경우, 상기 입사광에 대한 편광도가 향상된다. 예를 들어, 상기 입사광이 약 400 나노미터(nm) 내지 700 나노미터(nm)의 파장을 갖는 가시광인 경우, 상기 폭(WD) 및 간격(INT)은 실질적으로 400 nm 이하일 수 있다. 예를 들어, 상기 폭(WD), 간격(INT) 및 두께(H)는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 편광자(220)는 반사도가 높은 금속 또는 합금을 포함할 수 있다. 예를 들어, 상기 편광자(220)는 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다.
본 실시예에서, 상기 편광자(220)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다. 상기 차광 영역(BP)에 대응하는 편광자(220)는 상기 차광 패턴(240)과 함께, 상기 백라이트 유닛(700)으로부터 입사되는 광을 반사시킬 수 있고, 상기 개구 영역(OP)에 대응하는 편광자(220)는 상기 백라이트 유닛(700)으로부터 입사되는 광을 투과시킬 수 있다. 이와 같이, 상기 편광자(220)가 배치되는 영역에 따라 상기 백라이트 유닛(700)의 광이 투과 또는 반사될 수 있다. 이에 대해서는, 후술할 도 2를 참조하여 보다 상세히 설명하도록 한다.
본 실시예에 따른 액정표시장치에 포함된 편광자(220)는 액정층(300)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 편광자(220)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 패시베이션층(230)은 상기 편광자(220)가 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치되어, 상기 편광자(220)를 커버한다. 상기 패시베이션층(230)은 상기 편광자(220)를 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 패시베이션층(230)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 패시베이션층(230) 상에 배치된다. 상기 차광 패턴(240)은 화소 영역의 경계에서 누설되는 광을 차단한다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 패시베이션층(230) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다. 예를 들어, 상기 공통 전극(260)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 제4 면(210b)을 향하여 광을 제공한다.
도 2는 도 1의 액정표시장치에서 반사 또는 편광되는 광을 도시한 단면도이다.
도 2를 참조하면, 상기 백라이트 유닛(700)에서 출사된 광은 상기 제2 투명 기판(210)을 투과하여 상기 편광자(220)에 제공된다. 상기 편광자(220)는 상기 입사되는 광의 일부를 투과시키고, 다른 일부를 반사시킨다.
이때, 상기 차광 영역(BP)에서 상기 편광자(220)를 투과한 광은 상기 차광 패턴(240)에 의해 하향 반사될 수 있다. 이렇게 하향 반사된 광은 상기 제2 투명 기판(210) 또는 백라이트 유닛(700)에 의해 상향 반사되어, 상기 편광자(220)에 다시 제공될 수 있다.
한편, 상기 개구 영역(OP)에서 상기 편광자(220)를 투과한 광은 상기 컬러필터 패턴(250) 및 액정층(300)을 투과하며, 상기 제1 투명 기판(110) 상에 배치된 상기 흡수형 편광층(120)에 제공될 수 있다. 이렇게 제공된 광의 일부는 상기 흡수형 편광층(120)에 흡수되고 나머지 일부는 액정표시패널(500)의 외부로 출사될 수 있다.
한편, 상기 액정표시패널(500)의 외부로부터 상기 어레이 기판(100)을 향하여 외부 광이 입사될 수도 있다. 이 경우, 상기 외부 광은 상기 흡수형 편광층(120)을 통과하면서 부분적으로 흡수 또는 투과되어 액정층(300)에 제공된다. 상기 액정층(300)에 제공되는 외부 광은 상기 편광자(220)에 의해 다시 상향 반사되어, 상기 액정표시패널(500)의 외부로 출사될 수 있다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 편광자(220)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 편광자(220)가 박막 트랜지스터(130)로부터 이격됨으로써, 상기 편광자(220) 및 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 2
도 3은 본 발명의 제2 실시예에 따른 액정표시장치의 단면도이다.
도 3을 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 편광자(220) 상에 패시베이션층 없이 차광 패턴(240) 및 컬러필터 패턴(250)이 배치되는 점을 제외하면, 도 1에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 상부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 흡수형 편광층(120), 박막 트랜지스터(130), 게이트 절연층(132), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다.
상기 흡수형 편광층(120)은 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다.
상기 대향 기판(200)은 제2 투명 기판(210), 편광자(220), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 편광자(220)는 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 편광자(220)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 편광자(220)에 의해 반사될 수 있다. 본 실시예에서, 상기 편광자(220)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 편광자(220)는 액정층(300)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 편광자(220)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 편광자(220) 상에 배치된다. 상기 차광 패턴(240)은 화소 영역의 경계에서 누설되는 광을 차단한다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 편광자(220) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
본 실시예에 따른 액정표시장치의 차광 패턴(240) 및 컬러필터 패턴(250)은 상기 편광자(220) 상에 직접 배치될 수 있다. 이 경우, 상기 편광자(220)에 포함되는 금속 패턴들의 사이에는 에어갭(air gap)이 형성될 수 있다. 다른 실시예에서, 상기 금속 패턴들의 사이에는 투과율을 높이기 위한 소정의 투명 물질이 배치될 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 제4 면(210b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 편광자(220)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 편광자(220)가 박막 트랜지스터(130)로부터 이격됨으로써, 상기 편광자(220) 및 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 3
도 4는 본 발명의 제3 실시예에 따른 액정표시장치의 단면도이다.
도 4를 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 편광자(220) 상에 패시베이션층 및 차광 패턴 없이 컬러필터 패턴(250)이 배치되는 점을 제외하면, 도 1에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 상부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 흡수형 편광층(120), 박막 트랜지스터(130), 게이트 절연층(132), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
본 실시예에서, 상기 게이트 전극(131), 소스 전극(135) 및 드레인 전극(137)은 불투명한 도전성 물질을 포함할 수 있다. 그에 따라, 상기 게이트 전극(131), 소스 전극(135) 및 드레인 전극(137)은 상기 액정층(300)으로부터 제공되는 광을 차단할 수 있다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다.
상기 흡수형 편광층(120)은 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다.
상기 대향 기판(200)은 제2 투명 기판(210), 편광자(220), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 편광자(220)는 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 편광자(220)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 편광자(220)에 의해 반사될 수 있다. 본 실시예에서, 상기 편광자(220)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 편광자(220)는 액정층(300)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 편광자(220)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 편광자(220) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 영역(BP)에 부분적으로 대응할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
본 실시예에 따른 컬러필터 패턴(250)은 상기 편광자(220) 상에 직접 배치될 수 있다. 이 경우, 상기 편광자(220)에 포함되는 금속 패턴들의 사이에는 에어갭(air gap)이 형성될 수 있다. 다른 실시예에서, 상기 금속 패턴들의 사이에는 투과율을 높이기 위한 소정의 투명 물질이 배치될 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 제4 면(210b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 편광자(220)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 편광자(220)가 박막 트랜지스터(130)로부터 이격됨으로써, 상기 편광자(220) 및 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 4
도 5는 본 발명의 제4 실시예에 따른 액정표시장치의 단면도이다.
도 5를 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 컬러필터 패턴(143)이 어레이 기판(100)에 포함되고, 대향 기판(200)에 차광 패턴 대신 판형 패턴(225)이 포함되는 점을 제외하면, 도 1에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 상부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 흡수형 편광층(120), 박막 트랜지스터(130), 게이트 절연층(132), 컬러필터 패턴(143), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
상기 컬러필터 패턴(143)은 상기 개구 영역(OP)에 대응하며 상기 박막 트랜지스터(130)가 형성된 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 또한, 상기 컬러필터 패턴(143)은 상기 차광 영역(BP)에 부분적으로 대응할 수 있다. 상기 컬러필터 패턴(143)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(143)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 유기 절연층(140)은 상기 컬러필터 패턴(143)이 배치된 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다.
상기 흡수형 편광층(120)은 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다.
상기 대향 기판(200)은 제2 투명 기판(210), 편광자(220), 판형 패턴(225), 패시베이션층(230) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 편광자(220)는 상기 개구 영역(OP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 예를 들어, 상기 편광자(220)는 수평 방향을 따라 상기 박막 트랜지스터(130)와 이격된다. 상기 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 편광자(220)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 편광자(220)에 의해 반사될 수 있다.
상기 판형 패턴(225)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 판형 패턴(225)은 상기 백라이트 유닛(700)으로부터 제공되는 광을 차단한다. 상기 판형 패턴(225)은 상기 제2 투명 기판(210)의 제3 면(210a) 상에서, 상기 편광자(220)와 동일한 층에 배치된다. 상기 판형 패턴(225)은 상기 편광자(220)와 실질적으로 동일한 물질을 포함할 수 있다. 상기 판형 패턴(225)은 상기 편광자(220) 보다 두껍게 형성될 수 있다. 다른 실시예에서, 상기 판형 패턴(225)은 복수 개의 판형 물질들이 적층된 적층 구조를 가질 수 있다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 편광자(220) 및 판형 패턴(225)은 액정층(300)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 편광자(220) 및 판형 패턴(225)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 패시베이션층(230)은 상기 편광자(220) 및 판형 패턴(225)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 패시베이션층(230)은 상기 편광자(220) 및 판형 패턴(225)을 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 패시베이션층(230)은 투명한 물질을 포함할 수 있다.
상기 공통 전극(260)은 상기 패시베이션층(230)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 제4 면(210b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 편광자(220) 및 판형 패턴(225)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 편광자(220)가 박막 트랜지스터(130)로부터 이격됨으로써, 상기 편광자(220) 및 판형 패턴(225)과 상기 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 5
도 6은 본 발명의 제5 실시예에 따른 액정표시장치의 단면도이다.
도 6을 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 편광자(220)와 판형 패턴(225)의 두께가 실질적으로 동일하고, 패시베이션층 없이 상기 편광자(220) 및 판형 패턴(225) 상에 공통 전극(260)이 배치되는 점을 제외하면, 도 5에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 상부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 흡수형 편광층(120), 박막 트랜지스터(130), 게이트 절연층(132), 컬러필터 패턴(143), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
상기 컬러필터 패턴(143)은 상기 개구 영역(OP)에 대응하며 상기 박막 트랜지스터(130)가 형성된 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 또한, 상기 컬러필터 패턴(143)은 상기 차광 영역(BP)에 부분적으로 대응할 수 있다. 상기 컬러필터 패턴(143)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(143)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 유기 절연층(140)은 상기 컬러필터 패턴(143)이 배치된 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다.
상기 흡수형 편광층(120)은 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다.
상기 대향 기판(200)은 제2 투명 기판(210), 편광자(220), 판형 패턴(225) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 편광자(220)는 상기 개구 영역(OP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 예를 들어, 상기 편광자(220)는 수평 방향을 따라 상기 박막 트랜지스터(130)와 이격된다. 상기 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 편광자(220)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 편광자(220)에 의해 반사될 수 있다.
상기 판형 패턴(225)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 판형 패턴(225)은 상기 백라이트 유닛(700)으로부터 제공되는 광을 차단한다. 상기 판형 패턴(225)은 상기 제2 투명 기판(210)의 제3 면(210a) 상에서, 상기 편광자(220)와 동일한 층에 배치된다. 상기 판형 패턴(225)은 상기 편광자(220)와 실질적으로 동일한 물질을 포함할 수 있다. 본 실시예에서, 상기 판형 패턴(225)은 상기 편광자(220)와 실질적으로 동일한 두께를 갖는다. 다른 실시예에서, 상기 판형 패턴(225)은 복수 개의 판형 물질들이 적층된 적층 구조를 가질 수 있다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 편광자(220) 및 판형 패턴(225)은 액정층(300)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 편광자(220) 및 판형 패턴(225)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 공통 전극(260)은 상기 편광자(220) 및 판형 패턴(225)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
본 실시예에 따른 공통 전극(260)은 상기 편광자(220) 및 판형 패턴(225) 상에 직접 배치될 수 있다. 이 경우, 상기 편광자(220)에 포함되는 금속 패턴들의 사이에는 에어갭(air gap)이 형성될 수 있다. 다른 실시예에서, 상기 금속 패턴들의 사이에는 투과율을 높이기 위한 소정의 투명 물질이 배치될 수 있다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 제4 면(210b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 편광자(220) 및 판형 패턴(225)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 편광자(220)가 박막 트랜지스터(130)로부터 이격됨으로써, 상기 편광자(220) 및 판형 패턴(225)과 상기 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 6
도 7은 본 발명의 제6 실시예에 따른 액정표시장치의 단면도이다.
도 7을 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 어레이 기판(110)의 제2 면(110b) 상에 흡수형 편광층 대신 제1 편광자(121) 및 제1 패시베이션층(123)이 배치되는 점을 제외하면, 도 1에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 상부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 제1 편광자(121), 제1 패시베이션층(123), 박막 트랜지스터(130), 게이트 절연층(132), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다.
상기 제1 편광자(121)는 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다. 상기 제1 편광자(121)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제1 편광자(121)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 본 실시예에서, 상기 제1 편광자(121)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 제1 편광자(121)는 상기 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제1 편광자(121)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제1 패시베이션층(123)은 상기 제1 편광자(121)가 배치된 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치되어, 상기 제1 편광자(121)를 커버한다. 상기 제1 패시베이션층(123)은 상기 제1 편광자(121)를 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제1 패시베이션층(123)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 대향 기판(200)은 제2 투명 기판(210), 제2 편광자(220), 제2 패시베이션층(230), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 제2 편광자(220)는 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 제2 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제2 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 제2 편광자(220)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 제2 편광자(220)에 의해 반사될 수 있다. 본 실시예에서, 상기 제2 편광자(220)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
본 실시예에서, 상기 제1 편광자(121)는 상기 제2 편광자(220) 보다 실질적으로 낮은 반사도(reflectivity)를 가질 수 있다. 이 경우, 상기 제1 편광자(121)는 상기 금속 패턴들의 상부에 배치되는 소정의 저반사 물질을 더 포함할 수 있다. 이와 같이, 상기 어레이 기판(100)에 포함되는 제1 편광자(121)가 상기 대향 기판(200)에 포함되는 제2 편광자(220)보다 낮은 반사도를 가짐으로써, 외부 광이 상기 제1 편광자(121)를 투과하여 액정층(300)으로 제공될 수 있다. 실시예에 따라, 상기 제1 편광자(121) 및 제2 편광자(220)는 실질적으로 동일한 물질을 포함할 수 있다.
전술한 바와 같이, 본 실시예에 따른 액정표시장치에 포함된 제1 및 제2 편광자들(121, 220)은 액정층(300) 또는 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제1 및 제2 편광자들(121, 220)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제2 패시베이션층(230)은 상기 제2 편광자(220)가 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치되어, 상기 제2 편광자(220)를 커버한다. 상기 제2 패시베이션층(230)은 상기 제2 편광자(220)를 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제2 패시베이션층(230)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 제1 패시베이션층(123) 및 제2 패시베이션층(230)은 실질적으로 동일한 물질을 포함할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 제2 패시베이션층(230) 상에 배치된다. 상기 차광 패턴(240)은 화소 영역의 경계에서 누설되는 광을 차단한다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 제2 패시베이션층(230) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 제4 면(210b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 제1 및 제2 편광자들(121, 220)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 제1 및 제2 편광자들(121, 220)이 박막 트랜지스터(130)로부터 이격됨으로써, 상기 제1 및 제2 편광자들(121, 220)과 상기 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 7
도 8은 본 발명의 제7 실시예에 따른 액정표시장치의 단면도이다.
도 8을 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 어레이 기판(110)의 제2 면(110b) 상에 흡수형 편광층 대신 제1 편광자(121) 및 제1 패시베이션층(123)이 배치되는 점을 제외하면, 도 5에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 상부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 제1 편광자(121), 제1 패시베이션층(123), 박막 트랜지스터(130), 게이트 절연층(132), 컬러필터 패턴(143), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
상기 컬러필터 패턴(143)은 상기 개구 영역(OP)에 대응하며 상기 박막 트랜지스터(130)가 형성된 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 또한, 상기 컬러필터 패턴(143)은 상기 차광 영역(BP)에 부분적으로 대응할 수 있다. 상기 컬러필터 패턴(143)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(143)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 유기 절연층(140)은 상기 컬러필터 패턴(143)이 배치된 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다.
상기 제1 편광자(121)는 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다. 상기 제1 편광자(121)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제1 편광자(121)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 본 실시예에서, 상기 제1 편광자(121)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 제1 편광자(121)는 상기 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제1 편광자(121)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제1 패시베이션층(123)은 상기 제1 편광자(121)가 배치된 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치되어, 상기 제1 편광자(121)를 커버한다. 상기 제1 패시베이션층(123)은 상기 제1 편광자(121)를 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제1 패시베이션층(123)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 대향 기판(200)은 제2 투명 기판(210), 제2 편광자(220), 판형 패턴(225), 제2 패시베이션층(230) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 제2 편광자(220)는 상기 개구 영역(OP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 제2 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제2 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 제2 편광자(220)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 제2 편광자(220)에 의해 반사될 수 있다.
본 실시예에서, 상기 제1 편광자(121)는 상기 제2 편광자(220) 보다 실질적으로 낮은 반사도(reflectivity)를 가질 수 있다. 이 경우, 상기 제1 편광자(121)는 금속 패턴들의 상부에 배치되는 소정의 저반사 물질을 더 포함할 수 있다. 이와 같이, 상기 어레이 기판(100)에 포함되는 제1 편광자(121)가 상기 대향 기판(200)에 포함되는 제2 편광자(220)보다 낮은 반사도를 가짐으로써, 외부 광이 상기 제1 편광자(121)를 투과하여 액정층(300)으로 제공될 수 있다. 실시예에 따라, 상기 제1 편광자(121) 및 제2 편광자(220)는 실질적으로 동일한 물질을 포함할 수 있다.
상기 판형 패턴(225)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 판형 패턴(225)은 상기 백라이트 유닛(700)으로부터 제공되는 광을 차단한다. 상기 판형 패턴(225)은 상기 제2 투명 기판(210)의 제3 면(210a) 상에서, 상기 제2 편광자(220)과 동일한 층에 배치된다. 상기 판형 패턴(225)은 상기 제2 편광자(220)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 판형 패턴(225)은 상기 제2 편광자(220) 보다 두껍게 형성될 수 있다. 다른 실시예에서, 상기 판형 패턴(225)은 복수 개의 판형 물질들이 적층된 적층 구조를 가질 수 있다.
전술한 바와 같이, 본 실시예에 따른 액정표시장치에 포함된 제1 및 제2 편광자들(121, 220) 및 판형 패턴(225)은 액정층(300) 또는 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제1 및 제2 편광자(121, 220)과 판형 패턴(225)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제2 패시베이션층(230)은 상기 제2 편광자(220) 및 판형 패턴(225)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 제2 패시베이션층(230)은 상기 제2 편광자(220) 및 판형 패턴(225)을 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제2 패시베이션층(230)은 투명한 물질을 포함할 수 있다.
상기 공통 전극(260)은 상기 제2 패시베이션층(230)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 제4 면(210b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 제1 및 제2 편광자들(121, 220)과 판형 패턴(225)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 제1 및 제2 편광자들(121, 220)과 판형 패턴(225)이 박막 트랜지스터(130)로부터 이격됨으로써, 상기 제1 및 제2 편광자들(121, 220)과 판형 패턴(225)으로 인해 상기 박막 트랜지스터(130)에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 8
도 9는 본 발명의 제8 실시예에 따른 액정표시장치의 단면도이다.
도 9를 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 대향 기판(200)에 포함되는 편광자(220)가 제2 투명 기판(210)의 제4면(210b)에 배치되고, 어레이 기판(100)에 포함되는 박막 트랜지스터(130)가 탑-게이트 구조를 갖는 점을 제외하면, 도 1에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 상부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 흡수형 편광층(120), 박막 트랜지스터(130), 게이트 절연층(132), 무기 절연층(134), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 반도체 패턴(133)은 상기 차광 영역(BP)에 대응하여 상기 제1 투명 기판(110)의 제1 면(110a)에 배치된다.
상기 게이트 절연층(132)은 상기 반도체 패턴(133)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치되며, 상기 반도체 패턴(133)을 커버한다.
상기 게이트 전극(131)은 상기 반도체 패턴(133)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 무기 절연층(134)은 상기 게이트 전극(131)이 형성된 상기 게이트 절연층(132) 상에 배치되며, 상기 게이트 전극(131)을 커버한다. 상기 게이트 절연층(132) 및 무기 절연층(134)은 실질적으로 동일한 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연층(132) 및 무기 절연층(134)은 투명한 절연 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 무기 절연층(134) 상에 배치된다. 상기 소스 전극(135)은 상기 게이트 절연층(132) 및 무기 절연층(134)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(133)에 접촉한다.
상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 무기 절연층(134) 상에 배치된다. 상기 드레인 전극(137)은 상기 게이트 절연층(132) 및 무기 절연층(134)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(133)에 접촉한다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 제3 콘택홀(CNT3)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다.
상기 흡수형 편광층(120)은 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다.
상기 대향 기판(200)은 제2 투명 기판(210), 편광자(220), 패시베이션층(230), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 차광 패턴(240)은 화소 영역의 경계에서 누설되는 광을 차단한다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 편광자(220)는 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다. 상기 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 편광자(220)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 편광자(220)에 의해 반사될 수 있다. 본 실시예에서, 상기 편광자(220)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 편광자(220)는 액정층(300) 및 제2 투명 기판(210)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 편광자(220)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 패시베이션층(230)은 상기 편광자(220)가 배치된 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치되어, 상기 편광자(220)를 커버한다. 상기 패시베이션층(230)은 상기 편광자(220)를 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 패시베이션층(230)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 제4 면(210b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 편광자(220)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 편광자(220)가 박막 트랜지스터(130)로부터 이격됨으로써, 상기 편광자(220) 및 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 9
도 10은 본 발명의 제9 실시예에 따른 액정표시장치의 단면도이다.
도 10을 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 대향 기판(200)이 판형 패턴(225)을 더 포함하는 점을 제외하면, 도 9에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 상부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 흡수형 편광층(120), 박막 트랜지스터(130), 게이트 절연층(132), 무기 절연층(134), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 반도체 패턴(133)은 상기 차광 영역(BP)에 대응하여 상기 제1 투명 기판(110)의 제1 면(110a)에 배치된다.
상기 게이트 절연층(132)은 상기 반도체 패턴(133)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치되며, 상기 반도체 패턴(133)을 커버한다.
상기 게이트 전극(131)은 상기 반도체 패턴(133)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 무기 절연층(134)은 상기 게이트 전극(131)이 형성된 상기 게이트 절연층(132) 상에 배치되며, 상기 게이트 전극(131)을 커버한다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 무기 절연층(134) 상에 배치된다. 상기 소스 전극(135)은 상기 게이트 절연층(132) 및 무기 절연층(134)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(133)에 접촉한다.
상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 무기 절연층(134) 상에 배치된다. 상기 드레인 전극(137)은 상기 게이트 절연층(132) 및 무기 절연층(134)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(133)에 접촉한다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 제3 콘택홀(CNT3)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다.
상기 흡수형 편광층(120)은 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다.
상기 대향 기판(200)은 제2 투명 기판(210), 편광자(220), 판형 패턴(225), 패시베이션층(230), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 차광 패턴(240)은 화소 영역의 경계에서 누설되는 광을 차단한다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 편광자(220)는 상기 개구 영역(OP)에 대응하여 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다. 예를 들어, 상기 편광자(220)는 수평 방향을 따라 상기 박막 트랜지스터(130)와 이격된다. 상기 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 편광자(220)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 편광자(220)에 의해 반사될 수 있다.
상기 판형 패턴(225)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다. 상기 판형 패턴(225)은 상기 백라이트 유닛(700)으로부터 제공되는 광을 차단한다. 상기 판형 패턴(225)은 상기 제2 투명 기판(210)의 제4 면(210a) 상에서, 상기 편광자(220)과 동일한 층에 배치된다. 상기 판형 패턴(225)은 상기 편광자(220)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 판형 패턴(225)은 상기 편광자(220) 보다 두껍게 형성될 수 있다. 다른 실시예에서, 상기 판형 패턴(225)은 복수 개의 판형 물질들이 적층된 적층 구조를 가질 수 있다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 편광자(220) 및 판형 패턴(225)은 액정층(300) 및 제2 투명 기판(210)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 편광자(220)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 패시베이션층(230)은 상기 편광자(220) 및 판형 패턴(225)이 배치된 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치되어, 상기 편광자(220) 및 판형 패턴(225)을 커버한다. 상기 패시베이션층(230)은 상기 편광자(220) 및 판형 패턴(225)을 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 패시베이션층(230)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 제4 면(210b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 편광자(220) 및 판형 패턴(225)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 편광자(220) 및 판형 패턴(225)이 박막 트랜지스터(130)로부터 이격됨으로써, 상기 편광자(220) 및 판형 패턴(225)과 상기 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 10
도 11은 본 발명의 제10 실시예에 따른 액정표시장치의 단면도이다.
도 11을 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 어레이 기판(100)이 흡수형 편광층 대신 제1 편광자(121)를 포함하는 점을 제외하면, 도 9에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 상부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 제1 편광자(121), 제1 패시베이션층(123), 박막 트랜지스터(130), 게이트 절연층(132), 무기 절연층(134), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 반도체 패턴(133)은 상기 차광 영역(BP)에 대응하여 상기 제1 투명 기판(110)의 제1 면(110a)에 배치된다.
상기 게이트 절연층(132)은 상기 반도체 패턴(133)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치되며, 상기 반도체 패턴(133)을 커버한다.
상기 게이트 전극(131)은 상기 반도체 패턴(133)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 무기 절연층(134)은 상기 게이트 전극(131)이 형성된 상기 게이트 절연층(132) 상에 배치되며, 상기 게이트 전극(131)을 커버한다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 무기 절연층(134) 상에 배치된다. 상기 소스 전극(135)은 상기 게이트 절연층(132) 및 무기 절연층(134)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(133)에 접촉한다.
상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 무기 절연층(134) 상에 배치된다. 상기 드레인 전극(137)은 상기 게이트 절연층(132) 및 무기 절연층(134)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(133)에 접촉한다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 제3 콘택홀(CNT3)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다.
상기 제1 편광자(121)는 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다. 상기 제1 편광자(121)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제1 편광자(121)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 본 실시예에서, 상기 제1 편광자(121)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 제1 편광자(121)는 상기 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제1 편광자(121)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제1 패시베이션층(123)은 상기 제1 편광자(121)가 배치된 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치되어, 상기 제1 편광자(121)를 커버한다. 상기 제1 패시베이션층(123)은 상기 제1 편광자(121)를 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제1 패시베이션층(123)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 대향 기판(200)은 제2 투명 기판(210), 제2 편광자(220), 제2 패시베이션층(230), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 차광 패턴(240)은 화소 영역의 경계에서 누설되는 광을 차단한다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 제2 편광자(220)는 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다. 상기 제2 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제2 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 제2 편광자(220)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 제2 편광자(220)에 의해 반사될 수 있다. 본 실시예에서, 상기 제2 편광자(220)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
본 실시예에서, 상기 제1 편광자(121)는 상기 제2 편광자(220) 보다 실질적으로 낮은 반사도(reflectivity)를 가질 수 있다. 이 경우, 상기 제1 편광자(121)는 금속 패턴들의 상부에 배치되는 소정의 저반사 물질을 더 포함할 수 있다. 이와 같이, 상기 어레이 기판(100)에 포함되는 제1 편광자(121)가 상기 대향 기판(200)에 포함되는 제2 편광자(220)보다 낮은 반사도를 가짐으로써, 외부 광이 상기 제1 편광자(121)를 투과하여 액정층(300)으로 제공될 수 있다. 실시예에 따라, 상기 제1 편광자(121) 및 제2 편광자(220)는 실질적으로 동일한 물질을 포함할 수 있다.
전술한 바와 같이, 본 실시예에 따른 액정표시장치에 포함된 제1 및 제2 편광자들(121, 220)은 액정층(300)과 제2 투명 기판(210), 또는 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제1 및 제2 편광자들(121, 220)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제2 패시베이션층(230)은 상기 제2 편광자(220)가 배치된 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치되어, 상기 제2 편광자(220)를 커버한다. 상기 제2 패시베이션층(230)은 상기 제2 편광자(220)를 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제2 패시베이션층(230)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 제4 면(210b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 제1 및 제2 편광자들(121, 220)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 제1 및 제2 편광자들(121, 220)이 박막 트랜지스터(130)로부터 이격됨으로써, 상기 제1 및 제2 편광자들(121, 220)과 상기 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 11
도 12는 본 발명의 제11 실시예에 따른 액정표시장치의 단면도이다.
도 12를 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 대향 기판(200)이 판형 패턴(225)을 포함하는 점을 제외하면, 도 11에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 상부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 제1 편광자(121), 제1 패시베이션층(123), 박막 트랜지스터(130), 게이트 절연층(132), 무기 절연층(134), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 반도체 패턴(133)은 상기 차광 영역(BP)에 대응하여 상기 제1 투명 기판(110)의 제1 면(110a)에 배치된다.
상기 게이트 절연층(132)은 상기 반도체 패턴(133)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치되며, 상기 반도체 패턴(133)을 커버한다.
상기 게이트 전극(131)은 상기 반도체 패턴(133)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 무기 절연층(134)은 상기 게이트 전극(131)이 형성된 상기 게이트 절연층(132) 상에 배치되며, 상기 게이트 전극(131)을 커버한다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 무기 절연층(134) 상에 배치된다. 상기 소스 전극(135)은 상기 게이트 절연층(132) 및 무기 절연층(134)을 관통하는 제1 콘택홀(CNT1)을 통해 상기 반도체 패턴(133)에 접촉한다.
상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 무기 절연층(134) 상에 배치된다. 상기 드레인 전극(137)은 상기 게이트 절연층(132) 및 무기 절연층(134)을 관통하는 제2 콘택홀(CNT2)을 통해 상기 반도체 패턴(133)에 접촉한다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 제3 콘택홀(CNT3)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다.
상기 제1 편광자(121)는 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다. 상기 제1 편광자(121)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제1 편광자(121)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 본 실시예에서, 상기 제1 편광자(121)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 제1 편광자(121)는 상기 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제1 편광자(121)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제1 패시베이션층(123)은 상기 제1 편광자(121)가 배치된 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치되어, 상기 제1 편광자(121)를 커버한다. 상기 제1 패시베이션층(123)은 상기 제1 편광자(121)를 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제1 패시베이션층(123)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 대향 기판(200)은 제2 투명 기판(210), 제2 편광자(220), 판형 패턴(225), 제2 패시베이션층(230), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 차광 패턴(240)은 화소 영역의 경계에서 누설되는 광을 차단한다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 제2 편광자(220)는 상기 개구 영역(OP)에 대응하여 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다. 상기 제2 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제2 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 제2 편광자(220)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 제2 편광자(220)에 의해 반사될 수 있다.
본 실시예에서, 상기 제1 편광자(121)는 상기 제2 편광자(220) 보다 실질적으로 낮은 반사도(reflectivity)를 가질 수 있다. 이 경우, 상기 제1 편광자(121)는 금속 패턴들의 상부에 배치되는 소정의 저반사 물질을 더 포함할 수 있다. 이와 같이, 상기 어레이 기판(100)에 포함되는 제1 편광자(121)가 상기 대향 기판(200)에 포함되는 제2 편광자(220)보다 낮은 반사도를 가짐으로써, 외부 광이 상기 제1 편광자(121)를 투과하여 액정층(300)으로 제공될 수 있다. 실시예에 따라, 상기 제1 편광자(121) 및 제2 편광자(220)는 실질적으로 동일한 물질을 포함할 수 있다.
상기 판형 패턴(225)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다. 상기 판형 패턴(225)은 상기 백라이트 유닛(700)으로부터 제공되는 광을 차단한다. 상기 판형 패턴(225)은 상기 제2 투명 기판(210)의 제4 면(210b) 상에서, 상기 제2 편광자(220)과 동일한 층에 배치된다. 상기 판형 패턴(225)은 상기 제2 편광자(220)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 판형 패턴(225)은 상기 제2 편광자(220) 보다 두껍게 형성될 수 있다. 다른 실시예에서, 상기 판형 패턴(225)은 복수 개의 판형 물질들이 적층된 적층 구조를 가질 수 있다.
전술한 바와 같이, 본 실시예에 따른 액정표시장치에 포함된 제1 및 제2 편광자들(121, 220) 및 판형 패턴(225)은 액정층(300)과 제2 투명 기판(210), 또는 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제1 및 제2 편광자들(121, 220)과 판형 패턴(225)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제2 패시베이션층(230)은 상기 제2 편광자(220) 및 판형 패턴(225)이 배치된 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치되어, 상기 제2 편광자(220) 및 판형 패턴(225)을 커버한다. 상기 제2 패시베이션층(230)은 상기 제2 편광자(220) 및 판형 패턴(225)을 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제2 패시베이션층(230)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 대향 기판(200)의 제4 면(210b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 제1 및 제2 편광자들(121, 220)과 판형 패턴(225)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 제1 및 제2 편광자들(121, 220)과 판형 패턴(225)이 박막 트랜지스터(130)로부터 이격됨으로써, 상기 제1 및 제2 편광자들(121, 220)과 판형 패턴(225)으로 인해 상기 박막 트랜지스터(130)에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 12
도 13은 본 발명의 제12 실시예에 따른 액정표시장치의 단면도이다.
도 13을 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 어레이 기판(100) 및 대향 기판(200)의 위치, 편광자(121)의 위치 및 판형 패턴(125)을 제외하면, 도 1에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 하부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 상부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 편광자(121), 판형 패턴(125), 패시베이션층(123), 박막 트랜지스터(130), 게이트 절연층(132), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다. 이하, 어느 구성들이 상기 제1 면(110a) 상에 배치되는 경우, 상기 제1 투명 기판(110)의 상면에 순차적으로 배치되는 것을 나타내며, 어느 구성들이 상기 제2 면(110b) 상에 배치되는 경우, 상기 제1 투명 기판(110)의 하면에 순차적으로 배치되는 것을 나타낸다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다. 상기 화소 전극(150)은 투명한 도전성 물질을 포함한다.
상기 편광자(121)는 상기 개구 영역(OP)에 대응하여 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다. 예를 들어, 상기 편광자(121)는 수평 방향을 따라 상기 박막 트랜지스터(130)와 이격된다. 상기 편광자(121)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 편광자(121)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 편광자(121)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 편광자(121)에 의해 반사될 수 있다.
상기 판형 패턴(125)은 상기 차광 영역(BP)에 대응하여 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다. 상기 판형 패턴(125)은 상기 백라이트 유닛(700)으로부터 제공되는 광을 차단한다. 상기 판형 패턴(125)은 상기 제1 투명 기판(110)의 제2 면(110b) 상에서, 상기 편광자(121)과 동일한 층에 배치된다. 상기 판형 패턴(125)은 상기 편광자(121)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 판형 패턴(125)은 상기 편광자(121)과 실질적으로 동일한 두께를 가질 수 있다. 다른 실시예에서, 상기 판형 패턴(125)은 복수 개의 판형 물질들이 적층된 적층 구조를 가질 수 있다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 편광자(121) 및 판형 패턴(125)은 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 편광자(121) 및 판형 패턴(125)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 패시베이션층(123)은 상기 편광자(121) 및 판형 패턴(125)이 배치된 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치되어, 상기 편광자(121) 및 판형 패턴(125)을 커버한다. 상기 패시베이션층(123)은 상기 편광자(121) 및 판형 패턴(125)을 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 패시베이션층(123)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 대향 기판(200)은 제2 투명 기판(210), 흡수형 편광층(270), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다. 이하, 어느 구성들이 상기 제3 면(210a) 상에 배치되는 경우, 상기 제2 투명 기판(210)의 하면에 순차적으로 배치되는 것을 나타내며, 어느 구성들이 상기 제4 면(210b) 상에 배치되는 경우, 상기 제2 투명 기판(210)의 상면에 순차적으로 배치되는 것을 나타낸다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 차광 패턴(240)은 화소 영역의 경계에서 누설되는 광을 차단한다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 흡수형 편광층(270)은 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다. 상기 흡수형 편광층(270)은 트리아세틸 셀룰로오즈(triacetylcellulose; TAC)층 또는 폴리비닐 알코올(polyvinyl alcohol; PVA)층을 포함할 수 있다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 제2 면(110b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 편광자(121) 및 판형 패턴(125)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 편광자(121) 및 판형 패턴(125)이 박막 트랜지스터(130)로부터 이격됨으로써, 상기 편광자(121) 및 판형 패턴(125)과 상기 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 13
도 14는 본 발명의 제13 실시예에 따른 액정표시장치의 단면도이다.
도 14를 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 대향 기판(200)이 제2 편광자(220) 및 제2 패시베이션층(230)을 포함하는 점을 제외하면, 도 13에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 하부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 상부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 제1 편광자(121), 판형 패턴(125), 제1 패시베이션층(123), 박막 트랜지스터(130), 게이트 절연층(132), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다. 상기 화소 전극(150)은 투명한 도전성 물질을 포함한다.
상기 제1 편광자(121)는 상기 개구 영역(OP)에 대응하여 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다. 예를 들어, 상기 제1 편광자(121)는 수평 방향을 따라 상기 박막 트랜지스터(130)와 이격된다. 상기 제1 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제1 편광자(121)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 제1 편광자(121)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 제1 편광자(121)에 의해 반사될 수 있다.
상기 판형 패턴(125)은 상기 차광 영역(BP)에 대응하여 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다. 상기 판형 패턴(125)은 상기 백라이트 유닛(700)으로부터 제공되는 광을 차단한다. 상기 판형 패턴(125)은 상기 제1 투명 기판(110)의 제2 면(110b) 상에서, 상기 제1 편광자(121)와 동일한 층에 배치된다. 상기 판형 패턴(125)은 상기 제1 편광자(121)와 실질적으로 동일한 물질을 포함할 수 있다. 상기 판형 패턴(125)은 상기 제1 편광자(121)와 실질적으로 동일한 두께를 가질 수 있다. 다른 실시예에서, 상기 판형 패턴(125)은 복수 개의 판형 물질들이 적층된 적층 구조를 가질 수 있다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 제1 편광자(121) 및 판형 패턴(125)은 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제1 편광자(121) 및 판형 패턴(125)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제1 패시베이션층(123)은 상기 제1 편광자(121) 및 판형 패턴(125)이 배치된 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치되어, 상기 제1 편광자(121) 및 판형 패턴(125)을 커버한다. 상기 제1 패시베이션층(123)은 상기 제1 편광자(121) 및 판형 패턴(125)을 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제1 패시베이션층(123)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 대향 기판(200)은 제2 투명 기판(210), 제2 편광자(220), 제2 패시베이션층(230), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 제2 편광자(220)는 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다. 상기 제2 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제2 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 본 실시예에서, 상기 제2 편광자(220)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
본 실시예에서, 상기 제2 편광자(220)는 상기 제1 편광자(121) 보다 실질적으로 낮은 반사도(reflectivity)를 가질 수 있다. 이 경우, 상기 제2 편광자(220)는 금속 패턴들의 상부에 배치되는 소정의 저반사 물질을 더 포함할 수 있다. 이와 같이, 상기 대향 기판(200)에 포함되는 제2 편광자(220)가 상기 어레이 기판(100)에 포함되는 제1 편광자(121)보다 낮은 반사도를 가짐으로써, 외부 광이 상기 제2 편광자(220)를 투과하여 액정층(300)으로 제공될 수 있다. 실시예에 따라, 상기 제1 편광자(121) 및 제2 편광자(220)는 실질적으로 동일한 물질을 포함할 수 있다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 제2 편광자(220)는 상기 제2 투명 기판(210) 및 액정층(300)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제2 편광자(220)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제2 패시베이션층(230)은 상기 제2 편광자(220)가 배치된 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치되어, 상기 제2 편광자(220)를 커버한다. 상기 제2 패시베이션층(230)은 상기 제2 편광자(220)를 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제2 패시베이션층(230)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 제2 면(110b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 제1 및 제2 편광자들(121, 220)과 판형 패턴(125)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 제1 및 제2 편광자들(121, 220)과 판형 패턴(125)이 박막 트랜지스터(130)로부터 이격됨으로써, 상기 제1 및 제2 편광자들(121, 220)과 판형 패턴(125)으로 인해 상기 박막 트랜지스터(130)에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 14
도 15는 본 발명의 제14 실시예에 따른 액정표시장치의 단면도이다.
도 15를 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 어레이 기판(100)에 포함되는 편광자(121)의 위치가 다르고, 판형 패턴이 없는 점을 제외하면, 도 13에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 하부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 상부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 편광자(121), 패시베이션층(123), 박막 트랜지스터(130), 게이트 절연층(132), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 편광자(121)는 상기 개구 영역(OP)에 대응하여 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 예를 들어, 상기 편광자(121)는 수평 방향을 따라 상기 박막 트랜지스터(130)와 이격된다. 상기 편광자(121)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 편광자(121)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 편광자(121)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 편광자(121)에 의해 반사될 수 있다.
상기 패시베이션층(123)은 상기 편광자(121)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치되어, 상기 편광자(121)를 커버한다. 상기 패시베이션층(123)은 상기 편광자(121)를 전체적으로 커버할 수 있다. 상기 패시베이션층(123)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 패시베이션층(123) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 패시베이션층(123) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 편광자(121)는 개구 영역(OP)에만 배치됨으로써, 차광 영역(BP)에 배치되는 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 편광자(121)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다. 상기 화소 전극(150)은 투명한 도전성 물질을 포함한다.
상기 대향 기판(200)은 제2 투명 기판(210), 흡수형 편광층(270), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 흡수형 편광층(270)은 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 제2 면(110b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 편광자(121)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 편광자(121)가 박막 트랜지스터(130)로부터 이격됨으로써, 상기 편광자(121) 및 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 15
도 16은 본 발명의 제15 실시예에 따른 액정표시장치의 단면도이다.
도 16을 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 대향 기판(200)이 제2 편광자(220) 및 제2 패시베이션층(230)을 포함하는 점을 제외하면, 도 15에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 하부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 상부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 제1 편광자(121), 제1 패시베이션층(123), 박막 트랜지스터(130), 게이트 절연층(132), 유기 절연층(140) 및 화소 전극(150)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 제1 편광자(121)는 상기 개구 영역(OP)에 대응하여 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 예를 들어, 상기 제1 편광자(121)는 수평 방향을 따라 상기 박막 트랜지스터(130)와 이격된다. 상기 제1 편광자(121)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제1 편광자(121)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 제1 편광자(121)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 제1 편광자(121)에 의해 반사될 수 있다.
상기 제1 패시베이션층(123)은 상기 제1 편광자(121)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치되어, 상기 제1 편광자(121)를 커버한다. 상기 제1 패시베이션층(123)은 상기 제1 편광자(121)를 전체적으로 커버할 수 있다. 상기 제1 패시베이션층(123)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 패시베이션층(123) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 패시베이션층(123) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 제1 편광자(121)는 개구 영역(OP)에만 배치됨으로써, 차광 영역(BP)에 배치되는 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제1 편광자(121)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다. 상기 화소 전극(150)은 투명한 도전성 물질을 포함한다.
상기 대향 기판(200)은 제2 투명 기판(210), 제2 편광자(220), 제2 패시베이션층(230), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 제2 편광자(220)는 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다. 상기 제2 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제2 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 본 실시예에서, 상기 제2 편광자(220)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
본 실시예에서, 상기 제2 편광자(220)는 상기 제1 편광자(121) 보다 실질적으로 낮은 반사도(reflectivity)를 가질 수 있다. 이 경우, 상기 제2 편광자(220)는 금속 패턴들의 상부에 배치되는 소정의 저반사 물질을 더 포함할 수 있다. 이와 같이, 상기 대향 기판(200)에 포함되는 제2 편광자(220)가 상기 어레이 기판(100)에 포함되는 제1 편광자(121)보다 낮은 반사도를 가짐으로써, 외부 광이 상기 제2 편광자(220)를 투과하여 액정층(300)으로 제공될 수 있다. 실시예에 따라, 상기 제1 편광자(121) 및 제2 편광자(220)는 실질적으로 동일한 물질을 포함할 수 있다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 제2 편광자(220)는 상기 제2 투명 기판(210) 및 액정층(300)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제2 편광자(220)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제2 패시베이션층(230)은 상기 제2 편광자(220)가 배치된 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치되어, 상기 제2 편광자(220)를 커버한다. 상기 제2 패시베이션층(230)은 상기 제2 편광자(220)를 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제2 패시베이션층(230)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 제2 면(110b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 제1 및 제2 편광자들(121, 220)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 제1 및 제2 편광자들(121, 220)이 박막 트랜지스터(130)로부터 이격됨으로써, 상기 제1 및 제2 편광자들(121, 220)과 상기 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 16
도 17은 본 발명의 제16 실시예에 따른 액정표시장치의 단면도이다.
도 17을 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 어레이 기판(100)이 판형 패턴(125)을 포함하는 점을 제외하면, 도 15에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 하부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 상부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 편광자(121), 제1 패시베이션층(123), 박막 트랜지스터(130), 게이트 절연층(132), 유기 절연층(140), 화소 전극(150), 판형 패턴(125) 및 제2 패시베이션층(127)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 편광자(121)는 상기 개구 영역(OP)에 대응하여 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 예를 들어, 상기 편광자(121)는 수평 방향을 따라 상기 박막 트랜지스터(130)와 이격된다. 상기 편광자(121)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 편광자(121)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 편광자(121)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 편광자(121)에 의해 반사될 수 있다.
상기 제1 패시베이션층(123)은 상기 편광자(121)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치되어, 상기 편광자(121)를 커버한다. 상기 제1 패시베이션층(123)은 상기 편광자(121)를 전체적으로 커버할 수 있다. 상기 제1 패시베이션층(123)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 패시베이션층(123) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 패시베이션층(123) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 편광자(121)는 개구 영역(OP)에만 배치됨으로써, 차광 영역(BP)에 배치되는 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 편광자(121)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다. 상기 화소 전극(150)은 투명한 도전성 물질을 포함한다.
상기 판형 패턴(125)은 상기 차광 영역(BP)에 대응하여 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다. 상기 판형 패턴(125)은 상기 백라이트 유닛(700)으로부터 제공되는 광을 차단한다. 상기 판형 패턴(125)은 상기 편광자(121)와 실질적으로 동일한 물질을 포함할 수 있다. 다른 실시예에서, 상기 판형 패턴(125)은 복수 개의 판형 물질들이 적층된 적층 구조를 가질 수 있다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 판형 패턴(125)은 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 판형 패턴(125)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제2 패시베이션층(127)은 상기 판형 패턴(125)이 배치된 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치되어, 상기 판형 패턴(125)을 커버한다. 상기 제2 패시베이션층(127)은 상기 판형 패턴(125)을 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제2 패시베이션층(127)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 대향 기판(200)은 제2 투명 기판(210), 흡수형 편광층(270), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 흡수형 편광층(270)은 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 제2 면(110b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 편광자(121) 및 판형 패턴(125)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 편광자(121) 및 판형 패턴(125)이 박막 트랜지스터(130)로부터 이격됨으로써, 상기 편광자(121) 및 판형 패턴(125)과 상기 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 17
도 18은 본 발명의 제17 실시예에 따른 액정표시장치의 단면도이다.
도 18을 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 대향 기판(200)이 제2 편광자(220) 및 제3 패시베이션층(230)을 포함하는 점을 제외하면, 도 17에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 하부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 상부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 제1 편광자(121), 제1 패시베이션층(123), 박막 트랜지스터(130), 게이트 절연층(132), 유기 절연층(140), 화소 전극(150), 판형 패턴(125) 및 제2 패시베이션층(127)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 제1 편광자(121)는 상기 개구 영역(OP)에 대응하여 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 예를 들어, 상기 제1 편광자(121)는 수평 방향을 따라 상기 박막 트랜지스터(130)와 이격된다. 상기 제1 편광자(121)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제1 편광자(121)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 이 경우, 상기 금속 패턴들이 연장되는 방향에 수직하게 입사되는 광은 상기 제1 편광자(121)를 투과하고, 상기 금속 패턴들의 연장 방향에 평행하게 입사되는 광은 상기 제1 편광자(121)에 의해 반사될 수 있다.
상기 제1 패시베이션층(123)은 상기 제1 편광자(121)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치되어, 상기 제1 편광자(121)를 커버한다. 상기 제1 패시베이션층(123)은 상기 제1 편광자(121)를 전체적으로 커버할 수 있다. 상기 제1 패시베이션층(123)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 패시베이션층(123) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 패시베이션층(123) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 제1 편광자(121)는 개구 영역(OP)에만 배치됨으로써, 차광 영역(BP)에 배치되는 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제1 편광자(121)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다. 상기 화소 전극(150)은 투명한 도전성 물질을 포함한다.
상기 판형 패턴(125)은 상기 차광 영역(BP)에 대응하여 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다. 상기 판형 패턴(125)은 상기 백라이트 유닛(700)으로부터 제공되는 광을 차단한다. 상기 판형 패턴(125)은 상기 제1 편광자(121)와 실질적으로 동일한 물질을 포함할 수 있다. 다른 실시예에서, 상기 판형 패턴(125)은 복수 개의 판형 물질들이 적층된 적층 구조를 가질 수 있다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 판형 패턴(125)은 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 판형 패턴(125)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제2 패시베이션층(127)은 상기 판형 패턴(125)이 배치된 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치되어, 상기 판형 패턴(125)을 커버한다. 상기 제2 패시베이션층(127)은 상기 판형 패턴(125)을 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제2 패시베이션층(127)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 대향 기판(200)은 제2 투명 기판(210), 제2 편광자(220), 제3 패시베이션층(230), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 제2 편광자(220)는 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다. 상기 제2 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 제2 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 본 실시예에서, 상기 제2 편광자(220)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
본 실시예에서, 상기 제2 편광자(220)는 상기 제1 편광자(121) 보다 실질적으로 낮은 반사도(reflectivity)를 가질 수 있다. 이 경우, 상기 제2 편광자(220)는 금속 패턴들의 상부에 배치되는 소정의 저반사 물질을 더 포함할 수 있다. 이와 같이, 상기 대향 기판(200)에 포함되는 제2 편광자(220)가 상기 어레이 기판(100)에 포함되는 제1 편광자(121)보다 낮은 반사도를 가짐으로써, 외부 광이 상기 제2 편광자(220)를 투과하여 액정층(300)으로 제공될 수 있다. 실시예에 따라, 상기 제1 편광자(121) 및 제2 편광자(220)는 실질적으로 동일한 물질을 포함할 수 있다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 제2 편광자(220)는 상기 제2 투명 기판(210) 및 액정층(300)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제2 편광자(220)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제3 패시베이션층(230)은 상기 제2 편광자(220)가 배치된 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치되어, 상기 제2 편광자(220)를 커버한다. 상기 제3 패시베이션층(230)은 상기 제2 편광자(220)를 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제3 패시베이션층(230)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 제2 면(110b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 제1 및 제2 편광자들(121, 220)과 판형 패턴(125)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 제1 및 제2 편광자들(121, 220)과 판형 패턴(125)이 박막 트랜지스터(130)로부터 이격됨으로써, 상기 제1 및 제2 편광자들(121, 220) 및 판형 패턴(125)으로 인해 상기 박막 트랜지스터(130)에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
실시예 18
도 19는 본 발명의 제18 실시예에 따른 액정표시장치의 단면도이다.
도 19를 참조하면, 본 실시예에 따른 액정표시장치는 액정표시패널(500) 및 백라이트 유닛(700)을 포함한다. 상기 액정표시패널(500)은 어레이 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다. 상기 액정표시패널(500)은 상기 백라이트 유닛(700)으로부터 제공되는 광이 투과되는 개구 영역(OP) 및 상기 광이 차단되는 차광 영역(BP)를 갖는다. 본 실시예에 따른 액정표시장치는 어레이 기판(100)에 편광자가 포함되지 않는 점을 제외하면, 도 18에 도시된 액정표시장치와 실질적으로 동일하다. 이하, 동일한 구성에 대한 설명은 생략하거나 간략히 한다.
상기 어레이 기판(100)은 박막 트랜지스터(130) 및 상기 박막 트랜지스터(130)에 전기적으로 연결되는 화소 전극(150)을 포함하는 기판이다. 상기 대향 기판(200)은 상기 어레이 기판(100)에 마주하는 기판이다. 상기 액정층(300)은 상기 어레이 기판(100) 및 대향 기판(200)의 사이에 배치된다.
본 실시예에서, 상기 어레이 기판(100)은 상기 액정층(300)의 하부에 배치되고, 상기 대향 기판(200)은 상기 액정층(300)의 상부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 하부에 배치된다.
상기 어레이 기판(100)은 제1 투명 기판(110), 박막 트랜지스터(130), 게이트 절연층(132), 유기 절연층(140), 화소 전극(150), 판형 패턴(125) 및 제1 패시베이션층(127)을 포함한다. 상기 박막 트랜지스터(130)는 상기 차광 영역(BP)에 대응하며, 게이트 전극(131), 반도체 패턴(133), 소스 전극(135) 및 드레인 전극(137)을 포함한다.
상기 제1 투명 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가지며, 투명한 절연 물질을 포함한다.
상기 게이트 전극(131)은 상기 차광 영역(BP)에 대응하며, 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 게이트 절연층(132)은 상기 게이트 전극(131)이 형성된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다.
상기 반도체 패턴(133)은 상기 게이트 전극(131)에 중첩하도록 상기 게이트 절연층(132) 상에 배치된다.
상기 소스 전극(135)은 상기 반도체 패턴(133)의 일 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다. 상기 드레인 전극(137)은 상기 소스 전극(135)과 이격되며, 상기 반도체 패턴(133)의 타 단부와 중첩되도록 상기 게이트 절연층(132) 상에 배치된다.
상기 유기 절연층(140)은 상기 박막 트랜지스터(130)가 배치된 상기 제1 투명 기판(110)의 제1 면(110a) 상에 배치된다. 상기 유기 절연층(140)은 실질적으로 평탄한 상면을 가질 수 있다.
상기 화소 전극(150)은 상기 개구 영역(OP)에 대응하며, 상기 유기 절연층(140)을 관통하는 콘택홀(CNT)을 통해 상기 드레인 전극(137)에 전기적으로 연결된다. 상기 화소 전극(150)의 단부는 부분적으로 상기 차광 영역(BP)에 대응할 수 있다. 상기 화소 전극(150)은 투명한 도전성 물질을 포함한다.
상기 판형 패턴(125)은 상기 차광 영역(BP)에 대응하여 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치된다. 상기 판형 패턴(125)은 상기 백라이트 유닛(700)으로부터 제공되는 광을 차단한다. 다른 실시예에서, 상기 판형 패턴(125)은 복수 개의 판형 물질들이 적층된 적층 구조를 가질 수 있다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 판형 패턴(125)은 제1 투명 기판(110)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 판형 패턴(125)으로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제1 패시베이션층(127)은 상기 판형 패턴(125)이 배치된 상기 제1 투명 기판(110)의 제2 면(110b) 상에 배치되어, 상기 판형 패턴(125)을 커버한다. 상기 제1 패시베이션층(127)은 상기 판형 패턴(125)을 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제1 패시베이션층(127)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 대향 기판(200)은 제2 투명 기판(210), 편광자(220), 제2 패시베이션층(230), 차광 패턴(240), 컬러필터 패턴(250) 및 공통 전극(260)을 포함한다.
상기 제2 투명 기판(210)은 제3 면(210a) 및 상기 제3 면(210a)에 반대되는 제4 면(210b)을 가지며, 투명한 절연 물질을 포함한다. 상기 제2 투명 기판(210)은 상기 제1 투명 기판(110)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 차광 패턴(240)은 상기 차광 영역(BP)에 대응하여 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 예를 들어, 상기 차광 패턴(240)은 데이터 라인, 게이트 라인 및 상기 박막 트랜지스터(130)에 중첩할 수 있다.
상기 컬러필터 패턴(250)은 상기 개구 영역(OP)에 대응하며 상기 차광 패턴(240)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 또한, 상기 컬러필터 패턴(250)은 상기 차광 패턴(240)과 부분적으로 중첩할 수 있다. 상기 컬러필터 패턴(250)은 소정의 색 필터들을 포함할 수 있다. 예를 들어, 상기 컬러필터 패턴(250)은 적색 필터, 녹색 필터 또는 청색 필터를 포함할 수 있다.
상기 공통 전극(260)은 상기 컬러필터 패턴(250)이 배치된 상기 제2 투명 기판(210)의 제3 면(210a) 상에 배치된다. 상기 공통 전극(260)은 투명한 도전성 물질을 포함한다.
상기 편광자(220)는 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치된다. 상기 편광자(220)는 소정의 간격만큼 이격된 복수 개의 금속 패턴들을 포함한다. 상기 금속 패턴들은 소정의 폭 및 두께를 갖는다. 상기 금속 패턴들의 폭 및 두께는 수십 나노미터 내지 수백 나노미터의 범위에서 적절하게 설정될 수 있다. 예를 들어, 상기 폭, 간격 및 두께는 각각, 실질적으로 50 nm, 50 nm 및 150 nm 일 수 있다. 상기 편광자(220)의 금속 패턴들은 일 방향으로 나란하게 연장될 수 있다. 본 실시예에서, 상기 편광자(220)는 상기 개구 영역(OP) 및 차광 영역(BP)에 모두 대응한다.
이와 같이, 본 실시예에 따른 액정표시장치에 포함된 편광자(220)는 상기 제2 투명 기판(210) 및 액정층(300)을 사이에 두고 박막 트랜지스터(130)와 상대적으로 멀리 이격된다. 따라서, 상기 제2 편광자(220)로 인해 상기 박막 트랜지스터(130)의 전기적 특성이 변경되는 것을 방지할 수 있다.
상기 제2 패시베이션층(230)은 상기 편광자(220)가 배치된 상기 제2 투명 기판(210)의 제4 면(210b) 상에 배치되어, 상기 편광자(220)를 커버한다. 상기 제2 패시베이션층(230)은 상기 편광자(220)를 전체적으로 커버하거나 또는 부분적으로 커버할 수 있다. 상기 제2 패시베이션층(230)은 투명한 물질, 예컨대 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 백라이트 유닛(700)은 상기 액정표시패널(500)의 하부에 배치된다. 상기 백라이트 유닛(700)은 상기 어레이 기판(100)의 제2 면(110b)을 향하여 광을 제공한다.
이와 같이, 본 실시예에 따른 액정표시장치에 따르면, 백라이트 유닛(700)으로부터 제공된 광이 편광자(220) 및 판형 패턴(125)에 의해 투과 또는 반사됨으로써, 상기 광의 이용 효율이 향상될 수 있다. 또한, 상기 편광자(220) 및 판형 패턴(125)이 박막 트랜지스터(130)로부터 이격됨으로써, 상기 편광자(220) 및 판형 패턴(125)과 상기 박막 트랜지스터(130) 간에 발생하는 크로스토크(crosstalk)가 감소 또는 제거될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 어레이 기판 110: 제1 투명 기판
110a: 제1 면 110b: 제2 면
120, 270: 흡수형 편광층
121, 220: 편광자
123, 127, 230: 패시베이션층
125, 225: 판형 패턴
130: 박막 트랜지스터 131: 게이트 전극
132: 게이트 절연층 133: 반도체 패턴
134: 무기 절연층 135: 소스 전극
137: 드레인 전극 140: 유기 절연층
143, 250: 컬러필터 패턴
150: 화소 전극
200: 대향 기판 210: 제2 투명 기판
210a: 제3 면 210b: 제4 면
240: 차광 패턴 260: 공통 전극
300: 액정층 500: 액정표시패널
700: 백라이트 유닛
BP: 차광 영역 OP: 개구 영역
CNT, CNT1, CNT2, CNT3: 콘택홀

Claims (20)

  1. 액정표시패널; 및
    상기 액정표시패널에 광을 제공하는 백라이트 유닛을 포함하고,
    상기 액정표시패널은
    박막 트랜지스터가 배치되는 제1 기판;
    상기 제1 기판에 대향하는 제2 기판;
    상기 제1 기판 및 제2 기판 사이에 배치되는 액정층; 및
    상기 제2 기판에 배치되고, 소정의 간격을 갖고 서로 이격되는 복수의 금속 패턴을 포함하는 제1 편광자를 포함하며,
    상기 백라이트 유닛은 상기 제2 기판에 대향하는 액정표시장치.
  2. 제1항에 있어서, 상기 금속 패턴들의 간격은 가시광 파장보다 작은 것을 특징으로 하는 액정표시장치.
  3. 제1항에 있어서, 상기 제1 편광자는 상기 백라이트 유닛에 대향하도록 상기 제2 기판에 배치되는 것을 특징으로 하는 액정표시장치.
  4. 제1항에 있어서, 상기 제1 편광자는 상기 액정층에 대향하도록 상기 제2 기판에 배치되는 것을 특징으로 하는 액정표시장치.
  5. 제1항에 있어서, 상기 액정표시패널은 상기 제1 기판 또는 제2 기판에 배치되는 컬러필터를 더 포함하는 것을 특징으로 하는 액정표시장치.
  6. 제1항에 있어서, 상기 제1 편광자는 수평 방향을 따라 상기 박막 트랜지스터로부터 이격되는 것을 특징으로 하는 액정표시장치.
  7. 제1항에 있어서, 상기 제1 편광자는 상기 박막 트랜지스터에 중첩하는 것을 특징으로 하는 액정표시장치.
  8. 제1항에 있어서, 상기 액정표시패널은 상기 제2 기판에 배치되어 상기 박막 트랜지스터에 중첩하는 판형 패턴을 더 포함하는 것을 특징으로 하는 액정표시장치.
  9. 제8항에 있어서, 상기 판형 패턴 및 제1 편광자는 상기 제2 기판의 동일한 면에 배치되는 것을 특징으로 하는 액정표시장치.
  10. 제1항에 있어서, 상기 액정표시패널은 상기 제1 편광자를 커버하는 패시베이션층을 더 포함하는 것을 특징으로 하는 액정표시장치.
  11. 제1항에 있어서, 상기 액정표시패널은, 상기 제1 기판에 배치되며 소정의 간격을 갖고 서로 이격되는 복수의 금속 패턴을 포함하는 제2 편광자를 더 포함하는 것을 특징으로 하는 액정표시장치.
  12. 제11항에 있어서, 상기 제2 편광자는 상기 제1 편광자에 비해 반사율이 낮은 것을 특징으로 하는 액정표시장치.
  13. 제1항에 있어서, 상기 액정표시패널은 상기 제1 기판에 배치되는 흡수형 편광자를 더 포함하는 것을 특징으로 하는 액정표시장치.
  14. 제1항에 있어서, 상기 박막 트랜지스터는 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함하며,
    상기 반도체 패턴은 상기 소스 전극 및 드레인 전극과 부분적으로 중첩하는 것을 특징으로 하는 액정표시장치.
  15. 제14항에 있어서, 상기 게이트 전극은 상기 반도체 패턴에 중첩하고, 상기 반도체 패턴의 상부 또는 하부에 배치되는 것을 특징으로 하는 액정표시장치.
  16. 제1항에 있어서, 상기 액정표시패널은 상기 박막 트랜지스터에 대응하여 상기 제2 기판에 배치되는 차광 패턴을 더 포함하는 것을 특징으로 하는 액정표시장치.
  17. 제1항에 있어서, 상기 액정표시패널은
    상기 제1 기판에 배치되어 상기 박막 트랜지스터에 전기적으로 연결되는 화소 전극; 및
    상기 제2 기판에 배치되는 공통 전극을 더 포함하는 것을 특징으로 하는 액정표시장치.
  18. 어레이 기판, 액정층 및 대향 기판을 포함하는 액정표시패널; 및
    상기 액정표시패널에 광을 제공하는 백라이트 유닛을 포함하고,
    상기 어레이 기판은
    투명 기판;
    상기 투명 기판의 일면에 배치되며, 소정의 간격을 갖는 복수의 금속 패턴을 포함하는 편광자;
    상기 편광자를 커버하는 패시베이션층; 및
    상기 패시베이션층에 배치되는 박막 트랜지스터를 포함하며,
    상기 편광자는 수평 방향을 따라 상기 박막 트랜지스터로부터 이격되는 액정표시장치.
  19. 제18항에 있어서, 상기 어레이 기판은 상기 투명 기판의 타면에 배치되며 상기 박막 트랜지스터에 중첩하는 판형 패턴을 더 포함하는 것을 특징으로 하는 액정표시장치.
  20. 제18항에 있어서, 상기 대향 기판은 상기 박막 트랜지스터에 중첩하며 상기 광을 차단하는 차광 패턴을 포함하는 것을 특징으로 하는 액정표시장치.
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