KR20140115955A - 표시 장치의 제조 방법 및 표시 장치 - Google Patents

표시 장치의 제조 방법 및 표시 장치 Download PDF

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유야 마에다
하지메 야마구치
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Abstract

본 발명의 실시 형태에 따르면, 표시 장치의 제조 방법이 개시된다. 이 방법은 표시체와 필터체를 접합하는 단계, 광을 조사하는 단계 및 분리하는 단계를 포함한다. 상기 표시체는 제1 지지부 및 표시부를 포함한다. 상기 제1 지지부는 제1 기판, 제1 금속층, 및 제1 수지층을 포함한다. 상기 표시부는 제1 영역 및 제2 영역을 갖는다. 상기 필터체는 제2 지지부 및 필터부를 포함한다. 상기 제2 지지부는 제2 기판, 제2 금속층 및 제2 수지층을 포함한다. 접합 단계에서, 상기 표시부 및 상기 필터부가 상기 제1 기판과 상기 제2 기판 사이에 배치된다. 상기 제1 및 제2 금속층에 광을 조사한다. 상기 제1 기판과 상기 제1 수지층을 분리하고 상기 제2 기판과 상기 제2 수지층을 분리한다.

Description

표시 장치의 제조 방법 및 표시 장치{METHOD FOR MANUFACTURING DISPLAY DEVICE AND DISPLAY DEVICE}
관련 출원의 상호 참조
본 출원은 그 전체 내용이 본 명세서에 참고로 원용되는 2013년 3월 22일자 출원된 일본 특허 출원 2013-061134호에 기초하고 그 우선권을 주장한다.
본 명세서에서 설명되는 실시 형태는 일반적으로 표시 장치의 제조 방법 및 표시 장치에 관한 것이다.
최근, 투명 플라스틱 등의 필름 위에 형성된 액정 표시 소자, 전계 발광(EL) 소자 등의 표시 소자를 사용한 표시 장치가 주목을 끌고 있다. 이러한 표시 장치의 생산성의 향상이 요구되고 있다.
도 1a 및 도 1b는 제1 실시 형태에 따른 표시 장치를 도시한 모식도.
도 2a 내지 도 2c는 제1 실시 형태에 따른 표시 장치를 도시한 모식적 평면도.
도 3a 내지 도 3c는 제1 실시 형태에 따른 표시 장치의 제조 방법을 도시한 공정 순의 모식적 단면도.
도 4a 및 도 4b는 제1 실시 형태에 따른 표시 장치의 제조 방법을 도시한 공정 순의 모식적 단면도.
실시 형태에 따르면, 표시 장치의 제조 방법이 개시된다. 이 방법은 표시체와 필터체를 접합하는 단계, 광을 조사하는 단계 및 분리하는 단계를 포함할 수 있다. 상기 표시체는 제1 지지부 및 표시부를 포함한다. 상기 제1 지지부는 제1 기판, 제1 금속층, 및 제1 수지층을 포함한다. 상기 제1 금속층은 상기 제1 기판 위에 설치된다. 상기 제1 금속층은 제1 선열팽창 계수 및 복수의 개구부를 갖는다. 상기 제1 수지층은 상기 제1 금속층 위에 설치된다. 상기 제1 기판은 광투과성이다. 상기 제1 수지층은 상기 제1 선열팽창 계수와는 다른 제2 선열팽창 계수를 갖는다. 상기 표시부는 상기 제1 수지층 위에 설치된다. 상기 표시부는 제1 영역 및 제2 영역을 갖는다. 상기 제2 영역은 상기 제1 기판으로부터 상기 제1 수지층을 향하는 적층 방향에 수직인 평면에 투영했을 때에 상기 제1 영역과 나란히 배열된다. 상기 제2 영역은 상기 평면에 투영했을 때에 상기 개구부와 겹치는 부분을 갖는다. 상기 제1 영역은 차광성이다. 상기 제2 영역은 광투과성이다. 상기 필터체는 제2 지지부 및 필터부를 포함한다. 상기 제2 지지부는 제2 기판, 상기 제2 기판 위에 설치된 제2 금속층, 및 상기 제2 금속층 위에 설치된 제2 수지층을 포함한다. 상기 제2 금속층은 제3 선열팽창 계수를 갖는다. 상기 제2 수지층은 제3 선열팽창 계수와는 다른 제4 선열팽창 계수를 갖는다. 상기 필터부는 상기 제2 수지층 위에 설치된다. 상기 필터부는 컬러 필터를 포함하는 착색층을 포함한다. 접합하는 단계에서 상기 표시부 및 상기 필터부가 상기 제1 기판과 상기 제2 기판 사이에 배치된다. 광을 조사하는 단계에서, 상기 제1 기판을 통해 상기 제1 금속층에 광을 조사하고 상기 제1 기판, 상기 개구부, 및 상기 제2 영역 중 적어도 일부를 통해 상기 제2 금속층에 상기 광을 조사한다. 분리하는 단계에서, 상기 제1 기판과 상기 제1 수지층을 분리하고, 상기 제2 기판과 상기 제2 수지층을 분리한다.
실시 형태에 따르면, 표시 장치는 복수의 제1 부분, 및 상기 복수의 제1 부분 사이에 설치되고, 상기 제1 부분보다 두께가 두꺼운 제2 부분을 포함하는 제1 수지층, 차광성이며 상기 복수의 제1 부분 위에 각각 설치된 복수의 제1 영역 및 광투과성이며 상기 제2 부분 위에 설치된 제2 영역을 포함하는 표시부, 상기 표시부 위에 설치되고, 컬러 필터를 포함하는 착색층을 포함하는 필터부, 및 상기 필터부 위에 설치된 제2 수지부를 포함한다.
이하에 다양한 실시 형태에 대해서 첨부 도면을 참조하면서 설명한다.
도면은 모식적 또는 개념적인 것이며, 부분의 두께와 폭 사이의 관계, 부분 사이의 크기의 비율 등은 반드시 그 실제 값과 동일하지는 않다. 또한, 동일한 부분이라도, 도면 간에 치수 및/또는 비율이 상이하게 표현될 수 있다.
본원의 도면 및 명세서에 있어서, 여기서 도면과 관련하여 전술한 것들과 유사한 요소에는 동일한 참조 번호를 부여하고, 상세한 설명은 적절히 생략한다.
제1 실시 형태
본 실시 형태에 따른 표시 장치는, 예를 들어 액정 표시 소자, 전계 발광(EL) 소자 등의 표시 소자를 사용한 표시 장치를 포함한다.
도 1a 및 도 1b는 제1 실시 형태에 따른 표시 장치를 도시한 모식도이다.
도 1a는 표시 장치(300)의 전체를 도시하고 있다. 도 1b는 표시 장치(300)의 유기 발광층(유기층)(61)을 도시하고 있다.
도 1a에 도시한 것과 같이, 표시 장치(300)는 제1 수지층(31), 표시부(110), 필터부(120), 및 제2 수지층(32)을 포함한다. 제1 수지층(31) 위에 표시부(110)가 설치된다. 표시부(110) 위에 필터부(120)가 설치된다. 필터부(120) 위에 제2 수지층(32)이 설치된다.
본원 명세서에 있어서, "위에 설치된다"의 상태는, 직접 접해서 설치되는 상태뿐만 아니라 사이에 다른 층이 삽입되는 상태를 포함한다.
제1 수지층(31)으로부터 제2 수지층(32)을 향하는 방향을 적층 방향(Z축 방향)으로 한다. Z축 방향과 직교하는 1개의 방향을 X축 방향으로 한다. Z축 방향 및 X축 방향과 직교하는 방향을 Y축 방향으로 한다.
우선, 제1 수지층(31)에 대해서 설명한다.
제1 수지층(31)은 복수의 제1 부분(31a)과 복수의 제2 부분(31b)을 포함한다. 이 예에서는, 제1 수지층(31)은 3개의 제1 부분과 3개의 제2 부분을 갖는다.
제1 부분(31a)은 제1 두께 z1를 갖고 있다. 제1 두께 z1는 제1 부분(31a)의 적층 방향(Z축 방향)을 따르는 길이이다. 적층 방향에 수직인 평면에 투영했을 때에 복수의 제1 부분(31a)은 서로 나란히 배치된다.
복수의 제2 부분(31b)은 복수의 제1 부분(31a) 사이에 배치된다. 제2 부분(31b)은 제2 두께 z2를 갖고 있다. 제2 두께 z2는 제2 부분(31b)의 적층 방향(Z축 방향)을 따르는 길이이다. 제2 두께 z2는 제1 두께 z1보다 두껍다.
제1 두께 z1는, 예를 들어 1μｍ 이상 30μm 이하이다.
제1 부분(31a) 및 제2 부분(31b)의 배치의 상세에 대해서는 후술한다.
제1 수지층(31)은, 예를 들어 내열성을 갖는 수지를 포함할 수 있다. 제1 수지층(31)은, 예를 들어 내화학성 및 치수 안정성을 갖는 수지를 포함할 수 있다. 제1 수지층(31)은, 예를 들어 이미드기를 포함하는 구조를 갖는 중합체로 이루어진 수지를 포함할 수 있다. 제1 수지층(31)은, 예를 들어 폴리이미드 수지를 포함할 수 있다. 예를 들어, 폴리이미드 수지로서는 폴리아미드-이미드, 폴리벤즈미다졸, 폴리이미드 에스테르, 폴리에테르이미드, 및 폴리실록산이미드를 사용할 수 있다. 제1 수지층(31)은, 예를 들어 아크릴, 아라미드, 에폭시, 환상 폴리올레핀, 액정 중합체, 파라크실렌계 수지, 불소계 수지, 폴리에테르설폰(PES), 폴리에틸렌 나프탈레이트(PEN), 및 폴리에테르에테르케톤(PEEK)으로부터 선택된 적어도 하나를 포함할 수 있다.
제1 수지층(31)은, 예를 들어 제1 투수율을 갖고 있다. 제1 수지층(31)은 광투과성일 수 있거나 아닐 수 있다.
이제, 표시부(110)에 대해서 설명한다.
표시부(110)는, 예를 들어 제1 층(81), 제2 층(82), 박막 트랜지스터부(50), 및 유기 발광부(60)를 포함한다.
제1 층(81)은, 예를 들어 제1 수지층(31)의 복수의 제1 부분(31a)의 각각 위 및 제1 수지층(31)의 복수의 제2 부분(31b)의 각각 위에 설치된다.
제1 층(81)의 투수율(제2 투수율)은, 예를 들어 (제1 수지층(31)의) 제1 투수율보다 낮다. 제1 층(81)은, 예를 들어 박막 트랜지스터부(50)에의 수분의 침입을 억제시킨다. 제1 층(81)의 산소 투과율은, 예를 들어 제1 수지층(31)의 산소 투과율보다 낮다. 제1 층(81)은, 예를 들어 박막 트랜지스터부(50)에의 산소의 침입을 억제시킨다.
제1 층(81)은, 예를 들어 배리어층으로서 기능한다.
제1 층(81)은, 예를 들어 무기 재료를 포함할 수 있다. 예를 들어, 이 무기 재료로서 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 실리콘 산화막(SiOx), 및 알루미늄 산화막(AlOx)으로부터 선택된 적어도 하나가 사용될 수 있다.
제1 층(81)은, 예를 들어 무기막과 유기 수지막의 적층막을 포함할 수 있다. 이에 의해, 응력이 완화되고, 균열의 발생이 억제된다. 이 유기 수지막은, 예를 들어 폴리이미드, 아크릴, 파라크실렌계 수지 등을 포함할 수 있다. 제1 층(81)으로서 적층막을 사용하는 경우에는, 제1 층(81)의 최상층에는 실리콘 산화막(SiOx),알루미늄 산화막(AlOx) 등의 무기 재료를 사용하는 것이 바람직하다.
제1 층(81)의 두께는, 예를 들어 50nm 내지 10μm이다. 제1 층(81)은, 예를 들어 광투과성이다.
제2 층(82)은, 예를 들어 제1 층(81) 위에 설치된다. 제2 층(82)은, 예를 들어 평탄화층으로서 기능한다. 제2 층(82)은, 예를 들어 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 실리콘 산화막(SiOx), 또는 알루미늄 산화막(AlOx)을 포함할 수 있다.
제1 층(81) 및 제2 층(82)으로부터 선택된 한쪽만 설치할 수 있거나, 양쪽 다 설치할 수 있다. 제1 층(81) 및 제2 층(82) 외에 다른 층을 형성할 수 있다.
이제, 박막 트랜지스터부(50)에 대해서 설명한다.
박막 트랜지스터부(50)는, 예를 들어 게이트 전극(51), 게이트 절연층(52), 채널층(53), 에칭 스토퍼층(54), 소스 전극(55), 드레인 전극(56), 패시베이션층(57), 화소 전극(58), 및 뱅크(59)를 포함한다.
게이트 전극(51)은, 예를 들어 복수의 제1 부분(31a) 각각의 일부 위의 제2 층(82) 위에 설치된다. 이 예에서는, 3개의 게이트 전극(51)(제1 게이트 전극(51a), 제2 게이트 전극(51b), 및 제3 게이트 전극(51c))이 설치되어 있다.
게이트 전극(51)은, 예를 들어 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W)으로부터 선택된 하나 또는 이 그룹으로부터 선택된 적어도 하나를 포함하는 합금을 포함할 수 있다.
게이트 절연층(52)은, 예를 들어 제2 층(82) 위 및 복수의 게이트 전극(51) 각각 위에 설치된다. 게이트 절연층(52)은 게이트 전극(51)(제1 게이트 전극(51a) 내지 제3 게이트 전극(51c))을 덮는다. 적층 방향에 수직인 평면에 투영했을 때에, 게이트 절연층(52)은, 예를 들어 복수의 제1 부분(31a) 및 복수의 제2 부분(31b) 각각과 겹친다.
게이트 절연층(52)은, 예를 들어 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 실리콘 산화막(SiOx), 및 알루미늄 산화막(AlOx)으로부터 선택된 적어도 하나를 포함할 수 있다.
채널층(53)은, 예를 들어 복수의 게이트 전극(51) 각각 위의 게이트 절연층(52) 위에 설치된다. 이 예에서는, 3개의 채널층(53)(제1 채널층(53a), 제2 채널층(53b), 및 제3 채널층(53c))이 설치되어 있다.
적층 방향에 수직인 평면에 투영했을 때에, 제1 채널층(53a)의 적어도 일부는 제1 게이트 전극(51a)과 겹친다. 적층 방향에 수직인 평면에 투영했을 때에, 제2 채널층(53b)의 적어도 일부는 제2 게이트 전극(51b)과 겹친다. 적층 방향에 수직인 평면에 투영했을 때에, 제3 채널층(53c)의 적어도 일부는 제3 게이트 전극(51c)과 겹친다.
채널층(53)은, 예를 들어 산화물 반도체 재료를 포함할 수 있다. 채널층(53)은, 예를 들어 InGaZnO 또는 ZnO를 포함할 수 있다. 채널층(53)은, 예를 들어 InSnZnO, InO, 또는 InZnO를 포함할 수 있다. 채널층(53)은, 예를 들어 유기 반도체 재료, 폴리실리콘, 또는 아몰퍼스 실리콘을 포함할 수 있다. 폴리실리콘은, 예를 들어 레이저 어닐 등에 의해 결정화시킨 재료를 포함할 수 있다. 유기 반도체 재료는, 예를 들어 펜타센을 포함할 수 있다. 채널층(53)이 아몰퍼스 실리콘을 포함하는 경우, 예를 들어 소스 전극(55)과 드레인 전극(56)과의 접속을 제공하기 위해서 n+a-Si:H층을 형성할 수 있다.
에칭 스토퍼층(54)은, 예를 들어 복수의 채널층(53) 각각의 일부 위에 설치된다. 이 예에서는, 3개의 에칭 스토퍼층(54)(제1 에칭 스토퍼층(54a), 제2 에칭 스토퍼층(54b), 및 제3 에칭 스토퍼층(54c))이 설치되어 있다.
에칭 스토퍼층(54)은, 예를 들어 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 실리콘 산화막(SiOx), 및 알루미늄 산화막(AlOx)으로부터 선택된 적어도 하나를 포함할 수 있다. 배리어성을 높이기 위해서, 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 실리콘 산화막(SiOx), 및 알루미늄 산화막(AlOx)으로부터 선택된 적어도 2개의 막을 포함하는 적층막을 사용할 수 있다.
소스 전극(55)은, 예를 들어 복수의 에칭 스토퍼층(54)의 적어도 일부 위, 복수의 채널층(53)의 적어도 일부 위, 및 게이트 절연층(52)의 일부 위에 설치된다.
드레인 전극(56)은, 예를 들어 복수의 에칭 스토퍼층(54)의 일부 위, 복수의 채널층(53)의 일부 위, 및 게이트 절연층(52)의 일부 위에 설치된다.
이 예에서는, 3개의 소스 전극(55)(제1 소스 전극(55a), 제2 소스 전극(55b), 및 제3 소스 전극(55c)) 및 3개의 드레인 전극(56)(제1 드레인 전극(56a), 제2 드레인 전극(56b), 및 제3 드레인 전극(56c))이 설치되어 있다.
복수의 소스 전극(55) 및 복수의 드레인 전극(56) 각각은, 예를 들어 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al), 구리(Cu), 및 은(Ag)으로부터 선택된 적어도 하나 또는 이 그룹으로부터 선택된 적어도 하나를 포함하는 합금을 포함할 수 있다.
소스 전극(55)과 드레인 전극(56)용으로 동일한 재료를 사용할 수 있거나 상이한 재료를 사용할 수 있다.
패시베이션층(57)은, 예를 들어 복수의 소스 전극(55) 각각 위, 복수의 드레인 전극(56) 각각 위, 복수의 에칭 스토퍼층(54) 각각 위, 및 게이트 절연층(52)의 일부 위에 설치된다. 적층 방향에 수직인 평면에 투영했을 때에, 패시베이션층(57)은, 예를 들어 제1 수지층(31)의 복수의 제1 부분(31a) 및 복수의 제2 부분(31b) 각각과 겹친다.
패시베이션층(57)에는 복수의 콘택트 홀(57h)(제4 콘택트 홀)이 설치되어 있다.
패시베이션층(57)(패시베이션막)은, 예를 들어 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 실리콘 산화막(SiOx), 및 알루미늄 산화막(AlOx)으로부터 선택된 적어도 어느 하나를 포함할 수 있다.
화소 전극(58)은, 예를 들어 제1 부분(31a)의 일부 위의 패시베이션층(57) 위에 설치된다. 이 예에서는, 3개의 화소 전극(58)(제1 화소 전극(58a), 제2 화소 전극(58b), 및 제3 화소 전극(58c))이 설치되어 있다. 적층 방향에 수직인 평면에 투영했을 때에, 화소 전극(58)의 일부는 드레인 전극(56)의 일부와 겹친다. 적층 방향에 수직인 평면에 투영했을 때에, 화소 전극(58)은 게이트 전극(51), 채널층(53), 에칭 스토퍼층(54), 및 소스 전극(55)과 겹치지 않는다. 복수의 화소 전극(58)과 복수의 드레인 전극(56)은 각각 콘택트 홀(57h)을 통해 전기적으로 접속된다.
화소 전극(58)은, 예를 들어 높은 반사율을 갖는 재료를 포함할 수 있다. 화소 전극(58)은, 예를 들어 LiF/Al, Al, 또는 Ag을 포함할 수 있다.
뱅크(59)는, 예를 들어 화소 전극(58)의 단부(제1 단부(58p) 및 제2 단부(58q)) 위 및 패시베이션층(57)의 일부 위에 설치된다. 이 예에서는, 3개의 뱅크(59)(제1 뱅크(59a), 제2 뱅크(59b), 및 제3 뱅크(59c))가 설치되어 있다. 뱅크(59)를 설치함으로써, 화소 전극(58)의 단부(제1 단부(58p) 및 제2 단부(58q))의 단락이 방지될 수 있다.
뱅크(59)는, 예를 들어 폴리이미드, 아크릴 등의 수지를 포함할 수 있다. 뱅크(59)는, 예를 들어 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx) 등의 무기 재료를 포함할 수 있다.
이제, 유기 발광부(60)에 대해서 설명한다.
유기 발광부(60)는 유기 발광층(61), 투명 전극(62), 및 밀봉층(63)을 포함한다.
유기 발광층(61)은, 예를 들어 복수의 뱅크(59) 각각 위 및 복수의 화소 전극(58) 각각의 일부 위에 설치된다. 유기 발광층(61)은, 예를 들어 복수의 뱅크(59) 각각의 측면(59s) 위에도 설치된다.
도 1b에 도시한 것과 같이, 유기 발광층(61)은, 예를 들어 제1 유기막(61a), 제2 유기막(61b), 제3 유기막(61c), 제4 유기막(61d), 및 제5 유기막(61e)을 포함한다.
제1 유기막(61a)은 복수의 뱅크(59) 및 복수의 화소 전극(58)의 일부를 덮도록 설치된다. 제2 유기막(61b)은, 예를 들어 제1 유기막(61a) 위에 설치된다. 제3 유기막(61c)은, 예를 들어 제2 유기막(61b) 위에 설치된다. 제4 유기막(61d)은, 예를 들어 제3 유기막(61c) 위에 설치된다. 제5 유기막(61e)은, 예를 들어 제4 유기막(61d) 위에 설치된다.
제1 유기막(61a)은, 예를 들어 정공 주입층으로서 기능한다. 제2 유기막(61b)은, 예를 들어 정공 수송층으로서 기능한다. 제3 유기막(61c)은, 예를 들어 발광층으로서 기능한다. 제4 유기막(61d)은, 예를 들어 전자 수송층으로서 기능한다. 제5 유기막(61e)은, 예를 들어 전자 주입층으로서 기능한다. 유기 발광층(61)은, 예를 들어 유기 전계 발광 소자(OLED)의 발광층에 대응한다.
유기 발광층(61)에 포함되는 막의 수는 임의적이다. 예를 들어, 정공 주입층(예를 들어, 제1 유기막(61a)) 및 전자 주입층(제5 유기막(61e))은 유기 발광층(61)에 설치되지 않을 수 있다.
제1 유기막(61a) 내지 제5 유기막(61e)은, 예를 들어 유기 재료를 포함할 수 있다.
정공 주입층(예를 들어, 제1 유기막(61a))은, 예를 들어 4,4'-비스[N-(나프틸)-N-페닐아미노]비페닐(α-NPD), (폴리(3,4-에틸렌디옥시티오펜)-폴리(스티렌설폰산))Pedot:PPS, (구리 프탈로시아닌) CuPc, 3산화몰리브덴(MoO) 등을 포함할 수 있다. 특히, 증착법을 사용하여 형성되는 재료에 비해, Pedot 등의 도포에 의해 형성 가능한 재료는 하지층(foundation layer)의 요철을 덮는 것이 가능하고, 단락 등에 의한 수율 저하를 억제할 수 있다.
정공 수송층(예를 들어, 제2 유기막(61b))은, 예를 들어 4,4'-N,N'-디카르바졸릴 비페닐(CBP), 4,4',4"-트리스(N-(3-메틸 페닐)-N-페닐아미노)트리페닐아민(MTDATA), N,N'-비스(3-메틸 페닐)-(1,1'-비페닐)-4,4'-디아민(TPD), 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(α-NPD), 1,1-비스[4-[N,N-디(p-톨릴)아미노]페닐]시클로헥산(TAPC) 등을 포함할 수 있다.
예를 들어, 제1 유기막(61a)은 정공 주입층으로서 기능하는 층과 정공 수송층으로서 기능하는 층의 적층 구조를 가질 수 있다. 제1 유기막(61a)은 정공 주입층으로서 기능하는 층 및 정공 수송층으로서 기능하는 층과는 다른 층을 포함할 수 있다. 제1 유기막(61a) 및 제2 유기막(61b)은 이들 재료에 한정되지 않는다.
유기 발광층(예를 들어, 제3 유기막(61c))은, 예를 들어 트리스(8-히드록시퀴놀리놀레이토)알루미늄 착체(Alq3), 폴리페닐렌 비닐렌(PPV) 등의 각종 형광 재료를 포함할 수 있다. 유기 발광층(예를 들어, 제3 유기막(61c))은 호스트 재료와 호스트 재료에 첨가되는 도펀트의 혼합 재료를 포함할 수 있다. 예를 들어, 호스트 재료로서는 4,4'-N,N'-비스디카르바졸릴-비페닐(CBP), 2,9-디메틸-4,7-디페닐-1,10-페난트롤린(BCP), 트리페닐디아민(TPD), 폴리비닐 카르바졸(PVK), (폴리페닐렌 비닐렌) PPT 등을 사용할 수 있다. 예를 들어, 도펀트 재료로서는 이리듐(III)비스(4,6-디-플루오로페닐)-피리디네이트-N,C2']피콜리네이트 (Flrpic), 트리스(2-페닐피리디네이토)이리듐(III)(Ir(ppy)3), 트리스[1-페닐이소퀴놀린-C2,N]이리듐(III)(Ir(piq)3) 등의 인광 재료를 사용할 수 있다.
예를 들어, 유기 발광층(예를 들어, 제3 유기막(61c))은 적층 구조를 가질 수 있다. 복수의 발광층을 사용함으로써, 복수의 피크를 가지는 발광 스펙트럼을 얻는 것이 가능하게 된다. 유기 발광층(예를 들어, 제3 유기막(61c))은 이들 재료에 한정되지 않는다.
전자 수송층(예를 들어, 제4 유기막(61d))은, 예를 들어 Alq3, (비스(2-메틸-8-퀴놀리놀레이토) (p-페닐페놀레이트)알루미늄) BAlq, 바소페난트롤린(Bphen), 및 트리스[3-(3-피리딜)-메시틸]보란(3TPYMB)을 포함할 수 있다. 전자 수송층(예를 들어, 제4 유기막(61d))은 이들 재료에 한정되지 않는다.
전자 주입층(예를 들어, 제5 유기막(61e))은, 예를 들어 불화 리튬, 불화 세슘, 리튬 퀴놀린 착체 등으로부터 선택된 적어도 하나를 포함하는 재료를 포함할 수 있다. 전자 주입층(예를 들어, 제5 유기막(61e))은 이들 재료에 한정되지 않는다.
유기 발광층(61)은 복수의 화소 전극(58) 각각과 전기적으로 접속되어 있다. 적층 방향에 수직인 평면에 투영했을 때에, 유기 발광층(61)의 일부는, 예를 들어 복수의 화소 전극(58) 각각의 적어도 일부와 겹친다. 이 겹치는 부분이 광을 방출하는 발광 영역 ER이다. 유기 발광층(61)의 일부(예를 들어, 제1 유기막(61a))는, 예를 들어 화소 전극(58)과 접하고 있다.
유기 발광층(61)은 발광 영역 ER과 비발광 영역을 갖는다. 비발광 영역은 광을 방출하지 않는 영역이다. 적층 방향에 수직인 평면에 투영했을 때에, 비발광 영역은, 예를 들어 화소 전극(58)과 겹치지 않는다. 비발광 영역은, 예를 들어 뱅크(59)와 겹친다.
유기 발광층(61) 위에 투명 전극(62)이 설치된다. 투명 전극(62)은, 예를 들어 ITO 및 MgAg를 포함한다. 투명 전극(62)은 유기 발광층(61) 및 복수의 화소 전극(58) 각각과 전기적으로 접속된다.
밀봉층(63)은 투명 전극(62) 위에 설치된다. 밀봉층(63)은, 예를 들어 광투과성이다.
밀봉층(63)은, 예를 들어 실리콘 질화막(SiNx), 실리콘 산질화막(SiOxNy), 실리콘 산화막(SiOx), 및 알루미늄 산화막(AlOx)으로부터 선택된 적어도 하나를 포함할 수 있다.
밀봉층(63)은, 예를 들어 무기막과 유기 수지막의 적층막을 포함할 수 있다. 이에 의해, 응력이 완화되고, 균열의 발생이 억제된다. 이 유기 수지막은, 예를 들어 폴리이미드, 아크릴, 파라크실렌계 수지 등을 포함할 수 있다. 밀봉층(63)으로서 적층막을 사용하는 경우에는, 밀봉층(63)의 최상층에는 실리콘 산화막(SiOx), 알루미늄 산화막(AlOx) 등의 무기 재료를 사용하는 것이 바람직하다.
이제, 표시부(110)에 대해서 더 설명한다.
표시부(110)는 복수의 제1 영역(110a)과 복수의 제2 영역(110b)을 갖는다. 복수의 제2 영역(110b)은 각각 복수의 제1 영역(110a) 사이에 설치된다.
제1 영역(110a)은, 예를 들어 제1 수지층(31)의 제1 부분(31a) 위에 설치된다. 제2 영역(110b)은, 예를 들어 제2 부분(31b) 위에 설치된다.
제1 영역(110a)은, 예를 들어 차광성이다. 제1 영역(110a)에는, 예를 들어 게이트 전극(51), 소스 전극(55), 드레인 전극(56), 및 화소 전극(58)이 배치되어 있다. 예를 들어, 제1 영역(110a)에는 발광 영역 ER이 배치된다.
제2 영역(110b)은, 예를 들어 광투과성이다. 제2 영역(110b)에는, 예를 들어 제1 수지층(31), 제1 층(81), 제2 층(82), 게이트 절연층(52), 패시베이션층(57), 뱅크(59), 유기 발광층(61), 투명 전극(62), 및 밀봉층(63)이 배치되어 있다.
박막 트랜지스터부(50)를 온 상태로 전환하고, 소스 전극(55)(캐소드)과 투명 전극(62)(애노드)에 전압을 인가함으로써 유기 발광층(61)에 전류가 공급되어, 유기 발광층(61)(예를 들어, 제3 유기막(61c))의 발광 영역 ER로부터 광이 방출된다.
예를 들어, 유기 발광층(61)으로부터 방출된 광은 투명 전극(62) 및 밀봉층(63)을 통과함으로써 표시부(110)로부터 방출된다. 광은 주로 제1 수지층(31)으로부터 제2 수지층(32)을 향한다. 즉, 유기 발광층(61)으로부터 방출된 광 중 제1 수지층(31)으로부터 제2 수지층(32)을 향하는 성분의 강도는 제2 수지층(32)으로부터 제1 수지층(31)을 향하는 성분의 강도보다 높다. 즉, 이 예에서는, 상측면(밀봉층(63)의 표면)이 발광면으로서 사용된다. 예를 들어, 유기 발광층(61)으로부터는 백색광이 방출된다. 유기 발광층(61)으로부터 방출되는 광의 파장은, 예를 들어 300nm 내지 1000nm이다.
이제, 필터부(120)에 대해서 설명한다.
필터부(120)는, 예를 들어 제3 층(83), 착색층(70), 및 제4 층(84)을 포함한다.
제3 층(83)은, 예를 들어 밀봉층(63) 위에 설치된다. 제3 층(83)은, 예를 들어 광투과성이다. 제3 층(83)은, 예를 들어 배리어층으로서 기능한다.
제3 층(83)은 제1 층(81)에 관해 설명한 재료를 포함할 수 있다. 제3 층(83)은 제1 층(81)과 동일한 재료를 포함할 수 있거나, 상이한 재료를 사용할 수 있다.
제3 층(83)의 두께는, 예를 들어 50nm 내지 100μm이다.
착색층(70)은, 예를 들어 제3 층(83) 위에 설치된다. 착색층(70)은, 예를 들어 복수의 컬러 필터(71)(제1 컬러 필터(71a), 제2 컬러 필터(71b), 및 제3 컬러 필터(71c))를 포함한다.
복수의 컬러 필터(71) 각각은, 예를 들어 상이한 색을 갖는다. 제1 컬러 필터(71a)는, 예를 들어 적색 필터이다. 제2 컬러 필터(71b)는, 예를 들어 녹색 필터이다. 제3 컬러 필터(71c)는, 예를 들어 청색 필터이다.
적층 방향에 수직인 평면에 투영했을 때에, 복수의 컬러 필터(71) 각각은, 예를 들어 투명 전극(62)의 일부, 유기 발광층(61)의 일부, 및 복수의 화소 전극(58)의 적어도 일부와 겹친다. 즉, 복수의 컬러 필터(71)는 각각 발광 영역 ER 위에 설치된다.
착색층(70)의 일부는 차광층(72)(광감쇠층)으로서도 기능한다. 예를 들어, 착색층(70)에 차광층(72)을 설치함으로써 박막 트랜지스터부(50)의 특성 변동(예를 들어, 광 누설 등)이 억제된다. 이 예에서는, 유기 발광부(60)로부터 방출되는 광이 백색이므로, 착색층(70)의 일부에, 예를 들어 400nm 정도의 파장에 대한 투과율이 낮은 필터를 설치할 수 있다. 박막 트랜지스터부(50)와 대향하는 위치에 차광성(광을 감쇠시키는, 예를 들어 흑색층)의 필터를 설치할 수 있다. 차광층(72)에 대해서는 후술한다.
제4 층(84)은, 예를 들어 착색층(70) 위에 설치된다. 제4 층(84)은, 예를 들어 광투과성이다. 제4 층(84)은, 예를 들어 평탄화층으로서 기능한다.
제4 층(84)은, 예를 들어 제2 층(82)에 관해 설명한 재료를 포함할 수 있다. 제4 층(84)은, 예를 들어 제2 층(82)과 동일한 재료를 포함할 수 있거나, 상이한 재료를 사용할 수 있다. 제4 층(84)의 두께는, 예를 들어 50nm 내지 1μm이다.
제3 층(83) 및 제4 층(84)으로부터 선택된 한쪽만 설치할 수 있거나, 양쪽 다 설치할 수 있다. 제3 층(83) 및 제 4층(84) 외에 다른 층을 형성할 수 있다.
제2 수지층(32)은, 예를 들어 제4 층(84) 위에 설치된다. 제2 수지층(32)은, 예를 들어 광투과성이다. 제2 수지층(32)은, 예를 들어 제1 수지층(31)에 관해 설명한 재료를 포함할 수 있다. 제2 수지층(32)은, 예를 들어 제1 수지층(31)과 동일한 재료를 포함할 수 있거나, 상이한 재료를 사용할 수 있다.
제2 수지층(32)의 두께는, 예를 들어 1μｍ 이상 30μm 이하이다. 제2 수지층(32)의 두께를 30μm 이하로 함으로써, 예를 들어 제2 수지층(32)으로부터 외부에 광을 방출할 경우, 복굴절, 흡수 등의 광학 특성의 열화, 및 흡습 등에 의한 치수 안정성의 저하를 억제할 수 있다.
이 예에서는, 표시 장치(300)는 접착층(130)을 더 포함하고 있다. 접착층(130)은, 예를 들어 밀봉층(63)과 제3 층(83) 사이에 설치된다. 접착층(130)은, 예를 들어 표시부(110)와 필터부(120)를 접착한다.
접착층(130)은, 예를 들어 광투과성이다. 접착층(130)은, 예를 들어 에폭시계, 우레탄계, 아크릴계, 실리콘계, 고무계, 아세트산 비닐계, 또는 무기계 접착제를 포함할 수 있다. 접착층(130)의 두께는, 예를 들어 1μm 내지 1mm이다.
표시부(110)의 각각의 발광 영역 ER으로부터 방출된 광은, 예를 들어 밀봉층(63), 접착층(130), 제3 층(83), 컬러 필터(제1 컬러 필터(71a) 내지 제3 컬러 필터(71c)), 제4 층(84), 및 제2 수지층(32)을 통하여 표시 장치(300)의 외부에 방출된다.
표시 장치(300)에 있어서는, 제1 수지층(31)에 복수의 돌출부(제2 부분(31b))가 설치되어 있다. 예를 들어, 이 돌출부에 의해 반송 시 등에 표시 장치(300) 자체의 상처 및 파손을 저감할 수 있다. 그러므로, 수율을 높일 수 있다. 생산성을 높일 수 있다.
도 1a 및 도 1b에 도시한 표시 장치(300)의 유기 발광부(60)는 투명 전극(62)측으로부터 유기 발광층(61)의 광이 방출되는 톱 방출형(top-emission type)으로 했다. 그러나, 유기 발광부(60)는 화소 전극(58)측으로부터 유기 발광층(61)의 광이 방출되는 보텀 방출형(bottom-emission type)으로 할 수 있다. 이러한 경우, 화소 전극(58)과 대향하는 전극을 금속 등 불투명한 재료로 형성하는 것도 가능하다. 보텀 방출형에 있어서는, 광은 주로 제2 수지층(32)으로부터 제1 수지층(31)을 향해서 진행한다. 즉, 유기 발광층(61)으로부터 방출된 광 중의 제2 수지층(32)으로부터 제1 수지층(31)을 향하는 성분의 강도는 제1 수지층(31)으로부터 제2 수지층(32)을 향하는 성분의 강도보다 높다.
도 1a 및 도 1b에 도시한 표시 장치(300)의 박막 트랜지스터부(50)를 보텀 게이트형인 것으로 했지만, 박막 트랜지스터부(50)를 톱 게이트형인 것으로 하는 것도 가능하다.
도 2a 내지 도 2c를 참조하면서 표시 장치(300)에 대해서 더 설명한다.
도 2a 내지 도 2c는 제1 실시 형태에 따른 표시 장치를 도시한 모식적 평면도이다.
도 2a는 제1 수지층(31)을 도시하고 있다. 도 2a는 표시부(110)를 도시하고 있다. 도 1a는 도 2b의 A1-A2 선을 따른 단면도의 예이다. 도 2c는 필터부(120)를 도시하고 있다.
도 2a 내지 도 2c는 RGB의 화소의 2개의 열이 병렬로 배열된 예를 도시하고 있다. 즉, 도 2a 내지 도 2c는 6개의 화소를 포함하는 예를 도시하고 있다.
도 2b에는 에칭 스토퍼층(54), 소스 전극(55), 드레인 전극(56), 콘택트 홀(57h), 및 화소 전극(58) 이외의 부분은 도시하지 않는다. 도 2c에는 제1 내지 제3 컬러 필터(71a 내지 71c) 및 차광층(72) 이외의 부분은 도시하지 않는다.
이들 도면에 도시한 것과 같이, 박막 트랜지스터부(50)의 주요 부분인 에칭 스토퍼층(54), 소스 전극(55), 드레인 전극(56), 콘택트 홀(57h), 및 화소 전극(58)은 제1 영역(110a)에 배치되어 있지만, 제2 영역(110b)에는 배치되어 있지 않다. 그러므로, 예를 들어, 반송 시 등에 제1 수지층(31)의 제2 부분(31b)(돌출부)에 힘이 가해진 경우에도 박막 트랜지스터부(50)의 주요 부분에의 손상을 저감할 수 있다. 수율을 높일 수 있고, 생산성이 높아진다.
도 2b에 도시한 예에서는, 1개의 화소마다 1개의 제2 부분(31b)을 설치하고 있다. 3개의 화소(예를 들어, RGB)마다 1개의 제2 부분(31b)을 설치할 수 있다.
도 2c에 도시한 것과 같이, 예를 들어 컬러 필터(71) 사이에 차광층(72)이 설치되어 있다. 차광층(72)은, 예를 들어 블랙 매트릭스이다.
이제, 표시 장치(300)의 제조 방법의 예에 대해서 설명한다.
도 3a 내지 도 3c 및 도 4a 내지 도 4b는 제1 실시 형태에 따른 표시 장치의 제조 방법을 도시한 공정 순의 모식적 단면도이다.
도 3a는 표시체(210)(제1 지지부(41) 및 표시부(110))를 도시하고 있다. 도 3b는 필터체(제2 지지부(42) 및 필터부(120))를 도시하고 있다. 도 3c는 표시체(210)와 필터체(220)와 접합 공정을 도시하고 있다.
도 4a는 광조사 공정을 도시하고 있다. 도 4b는 기판 제거 공정을 도시하고 있다.
우선, 도 3a를 참조하면서 제1 지지부(41) 및 표시부(110)를 포함하는 표시체(210)의 제조 방법의 예에 대해서 설명한다.
도 3a에 도시한 것과 같이, 제1 기판(11) 위에 제1 금속층(21)을 형성하는데 사용되는 제1 금속막을 형성한다. 예를 들어, 제1 금속막의 형성에는 스퍼터링법이 사용된다.
제1 기판(11)은, 예를 들어 광투과성이다. 제1 기판(11)은, 예를 들어 유리를 포함할 수 있다. 제1 기판(11)은, 예를 들어 지지 기판으로서 기능한다.
제1 금속층(21)(제1 금속막)은, 예를 들어 1μm의 파장의 광의 흡수성이 높은 재료를 포함하는 것이 바람직하다. 제1 금속층(21)은, 예를 들어 금속, 금속 산화물, 및 금속 질화물로부터 선택된 적어도 하나를 포함한다. 제1 금속층(21)은, 예를 들어 Ti를 포함할 수 있다. 제1 금속층(21)은, 예를 들어 몰리브덴(Mo), 탄탈륨(Ta), 알루미늄(Al), 텅스텐(W), 구리(Cu) 등의 금속, 또는 이들 금속들로부터 선택된 하나를 포함하는 합금을 포함할 수 있다.
제1 금속층(21)은, 예를 들어 제1 선열팽창 계수를 갖고 있다.
제1 금속층(21)(제1 금속막)의 두께는, 예를 들어 10nm 내지 1μm이다.
제1 금속막에 복수의 개구부(21h)를 형성한다. 이 예에서는, 3개의 개구부(21h)가 형성된다.
개구부(21h)는, 예를 들어 포토리소그래피법 등으로 형성한 레지스트 패턴을 마스크로서 사용하여 제1 금속막의 일부를 에칭해서 패터닝함으로써 형성된다. 복수의 개구부(21h)를 형성함으로써 제1 금속막은 제1 금속층(21)이 된다.
예를 들어, 복수의 개구부(21h)는 서로 이격해서 배치된다. 적층 방향에 수직인 평면에 투영했을 때 복수의 개구부(21h) 사이의 거리 dx는, 예를 들어 100μm 이하이다. 적층 방향에 수직인 평면에 투영했을 때의 복수의 개구부(21h) 각각의 X축 방향을 따르는 길이 lx는, 예를 들어 이 평면에 투영했을 때의 복수의 화소 전극(58) 각각의 X축 방향을 따르는 길이의 0.1배 이상 1.2배 이하이다. 또한, 이 평면에 투영했을 때의 복수의 개구부(21h) 각각의 Y축 방향을 따르는 길이는, 예를 들어 이 평면에 투영했을 때의 복수의 화소 전극(58) 각각의 X축 방향을 따르는 길이의 0.1배 이상 1.2배 이하이다. 복수의 개구부(21h) 각각의 길이 lx는, 예를 들어 50nm 이상 1mm 이하이다.
제1 금속층(21) 위에 제1 수지층(31)을 형성하는데 사용되는 제1 수지막을 형성한다. 제1 수지막은, 예를 들어 수지 용액을 도포함으로써 형성된다. 이 도포는, 예를 들어 스핀 도포법을 포함한다. 또는, 인쇄법을 사용할 수 있다. 인쇄법은, 예를 들어 스크린 인쇄, 오프셋 인쇄, 잉크젯 인쇄 등을 포함할 수 있다.
수지 용액은, 예를 들어 폴리아믹산을 포함할 수 있다. 폴리아믹산은 폴리이미드 수지의 전구체이다. 폴리아믹산은, 예를 들어 디아민과 산 무수물을 반응시킴으로써 얻을 수 있다. 이 폴리아믹산을 용매의 존재 하에서 반응시킴으로써 폴리이미드 수지를 얻을 수 있다.
제1 수지막을, 예를 들어 건조 후에 이미드화시킴으로써 제1 수지층(31)이 형성된다.
이미드화는, 예를 들어 열처리에 의해 행해진다. 이미드화에 의해, 예를 들어 폴리아믹산의 탈수 폐환(dyhydration cyclization)이 진행되고, 폴리이미드가 형성된다.
제1 수지막은, 예를 들어 복수의 개구부(21h) 각각 내에도 형성된다. 복수의 개구부(21h) 각각 내에 형성된 제1 수지막은, 예를 들어 제2 부분(31b)을 형성하는데 사용된다.
제1 수지층(31)(제1 수지막)은, 예를 들어 광투과성이다. 제1 수지층(31)(제1 수지막)은, 예를 들어 제2 선열팽창 계수를 갖고 있다. 제2 선열팽창 계수는 제1 금속층(21)의 제1 선열팽창 계수와는 상이하다. 제1 선열팽창 계수는, 예를 들어 제2 선열팽창 계수보다 작다. 제1 수지층(31)(제1 수지막)은, 예를 들어 제1 금속층(21)과의 선열팽창 계수의 차가 큰 재료를 포함할 수 있다. 제1 금속층(21)은 제1 수지층(31)과의 선열팽창 계수의 차가 큰 재료를 포함할 수 있다.
제1 수지층(31)의 두께는, 예를 들어 1μｍ 이상 30μm 이하이다. 제1 수지층(31)의 두께를 1μm 이상으로 함으로써, 예를 들어 후술하는 제1 기판(11)과의 분리가 보다 용이해진다. 예를 들어, 제1 수지층(31)의 두께를 30μm 이하로 함으로써 흡습 등에 의한 치수 안정성의 저하를 억제할 수 있다.
제1 수지막이 30μm보다 큰 두께를 갖도록 형성한 다음, 제1 기판(11)으로부터 분리한 후에, 제1 수지층(31)의 두께가 30μm 이하로 되도록 제1 수지막을 패턴화할 수 있다.
상술한 바와 같이, 제1 기판(11) 위에 제1 금속층(21) 및 제 1 수지층(31)이 형성됨으로써 제1 지지부(41)가 형성된다.
제1 지지부(41)의 형성 시에 제1 수지층(31)을 폴리아믹산 용액의 도포에 의해 형성하는 경우, 예를 들어 폴리아믹산 용액의 건조 및 이미드화 공정의 유기 용제 및 이미드화 진행에 수반하는 수분이 제1 금속층(21)과 제1 수지막 사이의 계면에 집중하고 제1 금속층(21)과 제1 수지막 사이의 밀착을 저해하는 경우가 있다. 그러므로, 예를 들어 표시부(110)의 형성 과정에서 제1 수지막(제1 수지층(31))이 제1 금속층(21)으로부터 박리되거나, 제1 수지막(제1 수지층(31))에 예기하지 않는 들뜸(lifting)이 발생하는 경우가 있다.
한편, 제1 금속층(21)의 투습도(water vapor permeability)가 높은 경우에는, 예를 들어 수분이 제1 금속층(21)과 제1 수지막 사이의 계면에 머물지 않고, 제1 금속층(21)과 제1 수지막 사이의 밀착성이 강해진다. 이러한 경우, 제1 기판(11)과 제1 수지층(31)을 분리하는 후속 공정(후술한다)에서 문제가 발생하는 경우가 있다.
예를 들어, 제1 금속층(21)의 종류 및 제1 수지막의 이미드화 시에 발생하는 이미드화물의 양을 적절히 조정함으로써 표시부(110)의 형성 과정에서 제1 수지막(제1 수지층(31))이 제1 금속층(21)으로부터 박리되고 제1 수지층(31)과 제1 기판(11)의 분리 공정에서 불량이 발생하는 것을 억제할 수 있다.
이제, 제1 지지부(41) 위에 박막 트랜지스터부(50)와 유기 발광부(60)를 포함하는 표시부(110)를 형성한다.
우선, 예를 들어, 제1 수지층(31) 위에 제1 층(81)을 형성하는데 사용되는 제1 막을 형성한다. 예를 들어, 제1 막의 형성에는 플라즈마 CVD법(PE-CVD법(plasma-enhanced chemical vapor deposition)), 스퍼터링법, 또는 원자층 퇴적법(ALD)이 사용될 수 있다.
제1 층(81)은, 예를 들어 광투과성이다.
또한, 이 예에서는, 제1 층(81) 위에 제2 층(82)을 형성하는데 사용되는 제2 막을 더 형성하고 있다. 제2 층(82)(제2 막)은, 예를 들어 광투과성이다. 예를 들어, 제2 막의 형성에는 화학 기상 성장법(CVD법), 스퍼터링법, 또는 원자층 퇴적법(ALD)이 사용된다. 제2 막은 형성하지 않을 수 있다.
제1 층(81)(제2 층(82)) 위에 박막 트랜지스터부(50)를 형성한다.
제1 층(81) 위에, 예를 들어 제1 게이트 전극(51a) 내지 제3 게이트 전극(51c)을 형성하는데 사용되는 제1 금속 박막을 형성한다. 예를 들어, 제1 금속 박막의 형성에는 스퍼터링법이 사용된다.
이 제1 금속 박막을, 예를 들어 포토리소그래피법 등으로 형성한 레지스트 패턴을 마스크로서 사용하여 제1 금속 박막의 일부를 에칭함으로써 제1 게이트 전극(51a) 내지 제3 게이트 전극(51c)이 형성된다. 미리 마스크를 형성한 후에 제1 금속 박막을 형성하고, 이 마스크를 제거할 수 있다.
제1 금속 박막은, 예를 들어 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 및 텅스텐(W)으로부터 선택된 적어도 하나 또는 그 그룹으로부터 선택된 적어도 하나를 포함하는 합금을 포함할 수 있다. 제1 금속 박막은 단층막 또는 적층막일 수 있다.
제1 게이트 전극(51a) 내지 제3 게이트 전극(51c)은 동일한 재료로 형성할 수 있거나 상호 다른 재료로 형성할 수 있다.
게이트 전극(51)을 형성할 때에, 예를 들어 각각의 게이트 전극(51)과 접속된 게이트 배선(도시 생략)도 형성한다. 이때에, 제1 금속 박막에 복수의 제1 콘택트 홀(도시 생략)을 형성할 수 있다. 그리고, 이 복수의 콘택트 홀을 통해 복수의 드라이버 IC(도시 생략)와 복수의 게이트 전극(51)을 각각 전기적으로 접속할 수 있다.
예를 들어, 제1 층(81) 위에 제2 층(82) 및 제1 금속 박막을 형성하기 전에 제1 층(81) 및 제1 수지층(31)에 복수의 스루홀(도시 생략)을 형성할 수 있다. 예를 들어, 제1 지지부(41)의 일부(예를 들어, 제1 기판(11)과 제1 금속층(21))을 제거한 후에 이 스루홀을 통해 각각 게이트 전극(51)(예를 들어, 제1 게이트 전극(51a) 내지 제3 게이트 전극(51c))과 전기적 접속을 취할 수 있다. 이에 의해, 예를 들어, 이 제거에 의해 노출된 제1 수지층(31)측(이면측)에 구동부(도시 생략) 등을 실장하는 것이 가능하게 된다.
예를 들어, 게이트 전극(51) 및 제1 층(81) 위에 게이트 절연층(52)을 형성하는데 사용되는 게이트 절연막을 형성한다. 예를 들어, 게이트 절연막의 형성에는 화학 기상 성장법(CVD법), 스퍼터링법, 또는 원자층 퇴적법(ALD)이 사용된다.
게이트 절연층(52)은, 예를 들어 광투과성이다.
게이트 절연층(52) 위에 복수의 채널층(53)(제1 채널층(53a) 내지 제3 채널층(53c))을 형성하는데 사용되는 채널 막이 형성된다. 예를 들어, 채널 막의 형성에는 화학 기상 성장법(CVD법), 스퍼터링법, 또는 원자층 퇴적법 (ALD) 등이 사용된다. 이 채널 막을, 예를 들어 포토리소그래피법 등으로 패터닝함으로써, 복수의 채널층(53)이 형성된다. 미리 마스크를 형성한 후에 채널 막을 형성하고, 이 마스크를 제거할 수 있다.
채널층(53) 및 게이트 절연층(52) 위에, 예를 들어 복수의 에칭 스토퍼층(54)(제1 에칭 스토퍼층(54a) 내지 제3 에칭 스토퍼층(54c))을 형성하는데 사용되는 에칭 스토퍼막이 형성된다. 예를 들어, 에칭 스토퍼막의 형성에는 화학 기상 성장법(CVD법), 스퍼터링법, 또는 원자층 퇴적법(ALD)이 사용된다. 이 에칭 스토퍼막을, 예를 들어 포토리소그래피법 등으로 패터닝함으로써 복수의 에칭 스토퍼층(54)이 형성된다. 미리 마스크를 형성한 후에 에칭 스토퍼막을 형성하고, 이 마스크를 제거할 수 있다.
예를 들어, 이 에칭 스토퍼막에 제2 콘택트 홀(도시 생략)을 형성한다. 동시에, 예를 들어, 에칭 스토퍼막에 게이트 배선과의 제3 콘택트 홀(도시 생략)을 형성할 수 있다. 이면 노광을 사용한 셀프 얼라인법에 의해 패터닝함으로써 에칭 스토퍼막을 형성할 수 있다. 이에 의해, 가공 정밀도가 향상하고, 예를 들어 미세한 박막 트랜지스터를 얻을 수 있다.
에칭 스토퍼층(54)을 사용하지 않는 백 채널 커트형(Back-chanel cut)의 박막 트랜지스터를 사용할 수 있다. 채널층(53)이 산화물 반도체 재료를 포함하는 경우에는, 백 채널 계면의 특성이 TFT 특성에 크게 영향을 미친다. 그러므로, 이러한 경우에는 에칭 스토퍼층(54)을 사용하는 것이 바람직하다.
다음에, 예를 들어, 에칭 스토퍼층(54) 위 및 제2 콘택트 홀 내에 복수의 소스 전극(55) 및 복수의 드레인 전극(56)을 형성하는데 사용되는 제2 금속 박막을 형성한다. 예를 들어, 제2 금속 박막의 형성에는 스퍼터링법이 사용된다. 제2 금속 박막을 포토리소그래피법 등으로 패터닝함으로써 복수의 소스 전극(55)(제1 소스 전극(55a) 내지 제3 소스 전극(55c)) 및 복수의 드레인 전극(56)(제1 드레인 전극(56a) 내지 제3 드레인 전극(56c))이 형성된다. 미리 마스크를 형성한 후에 제2 금속 박막을 형성하고, 이 마스크를 제거할 수 있다.
예를 들어, 소스 전극(55) 및 드레인 전극(56)은 동시에 형성된다. 이때, 소스 콘택트(도시 생략) 및 드레인 콘택트(도시 생략)를 동시에 형성할 수 있다.
소스 전극(55), 드레인 전극(56), 소스 콘택트, 및 드레인 콘택트를 별도로 형성할 수 있다. 소스 콘택트 및 드레인 콘택트는 형성하지 않을 수 있다.
제2 금속 박막은, 예를 들어 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al), 구리(Cu), 및 은(Ag)으로부터 선택된 적어도 하나 또는 이 그룹으로부터 선택된 적어도 하나를 포함하는 합금을 포함할 수 있다. 제2 금속 박막은 단층막 또는 적층막일 수 있다.
이제, 게이트 절연층(52)의 일부 위, 에칭 스토퍼층(54)의 일부 위, 소스 전극(55) 위, 및 드레인 전극(56) 위에 패시베이션층(57)을 형성하는데 사용되는 패시베이션막을 형성한다. 예를 들어, 패시베이션막의 형성에는 화학 기상 성장법(CVD법), 스퍼터링법, 또는 원자층 퇴적법(ALD)이 사용된다.
패시베이션층(57)은, 예를 들어 광투과성이다.
예를 들어, 이 패시베이션층(57)의 일부를 제거함으로써 복수의 제4 콘택트 홀(57h)을 형성한다. 이에 의해, 복수의 드레인 전극(56) 각각의 일부를 노출시킨다. 그리고, 패시베이션층(57) 위 및 제4 콘택트 홀(57h) 내에 제3 금속 박막을 형성한다. 예를 들어, 제3 금속 박막의 형성에는 스퍼터링법이 사용된다. 제3 금속 박막을, 예를 들어 포토리소그래피법 등으로 패터닝함으로써 복수의 화소 전극(58)이 형성된다. 화소 전극(58)은, 예를 들어 드레인 전극(56)과 전기적으로 접속되어 있다. 미리 마스크를 형성한 후에 제3 금속 박막을 형성하고, 이 마스크를 제거할 수 있다.
패시베이션층(57)의 일부 및 화소 전극(58)의 단부(제1 단부(58p) 및 제2 단부(58q)) 위에 뱅크(59)를 형성한다.
예를 들어, 뱅크(59)의 형성에는 도포법이 사용된다.
이에 의해, 박막 트랜지스터부(50)가 형성된다. 상기에서는 보텀 게이트 구조의 박막 트랜지스터부(50)의 예에 대해서 설명했지만, 다른 구조(예를 들어, 톱 게이트 구조 등)의 박막 트랜지스터부(50)일 수 있다.
화소 전극(58)의 X축 방향을 따르는 길이 x1가 긴 경우(예를 들어, 100μm보다 길다)에는, 화소 전극(58)의 일부에 구멍(도시 생략)을 설치하는 것이 바람직하다. 이 구멍은, 예를 들어 후술하는 제1 광 L1이 통과하는 관통 구멍으로서 기능한다. 1개의 화소 전극(58)(예를 들어, 제1 화소 전극(58a))에 구멍을 복수 설치할 수 있다.
적층 방향에 수직인 평면에 투영했을 때에, 이러한 구멍은, 예를 들어 제1 금속층(21)에 형성된 개구부(21h) 중 적어도 1개와 겹친다. 이에 의해, 화소 전극(58)의 X축 방향을 따르는 길이 x1가 긴 경우(예를 들어, 100μm보다 길다)에도, 복수의 개구부(21h) 사이의 거리 dx를 100μm 이하로 할 수 있다. 후술하는 수지층과 기판 사이의 분리가 용이해진다.
이제, 박막 트랜지스터부(50) 위에 유기 발광부(60)를 형성한다.
화소 전극(58)의 일부 위 및 뱅크(59) 위에 유기 발광층(61)을 형성한다. 예를 들어, 유기 발광층(61)의 형성에는 진공 증착법이 사용된다.
예들 들어, 화소 전극(58)의 일부 위 및 뱅크(59) 위에 제1 유기막(61a)을 형성한다. 예를 들어, 제1 유기막(61a) 위에 제2 유기막(61b)을 형성한다. 예를 들어, 제2 유기막(61b) 위에 제3 유기막(61c)을 형성한다. 예를 들어, 제3 유기막(61c) 위에 제4 유기막(61d)을 형성한다. 예를 들어, 제4 유기막(61d) 위에 제5 유기막(61e)을 형성한다.
유기 발광층(61)(예를 들어, 제5 유기막(61e)) 위에 투명 전극(62)을 형성한다. 예를 들어, 투명 전극(62)의 형성에는 진공 증착법이 사용된다.
예를 들어, 투명 전극(62) 위에 밀봉층(63)을 형성한다. 예를 들어, 밀봉층(63)의 형성에는 PE-CVD법, 화학 기상 성장법(CVD법), 스퍼터링법, 또는 원자층 퇴적법(ALD)이 사용된다.
이에 의해, 유기 발광부(60)가 형성된다.
이에 의해, 제1 지지부(41)와 표시부(110)를 포함하는 표시체(210)가 형성된다.
표시부(110)에서는, 적층 방향에 수직인 평면에 투영했을 때에 제2 영역(110b)의 적어도 일부가 제1 금속층(21)의 복수의 개구부(21h) 중 적어도 하나와 겹친다.
액티브 매트릭스 디스플레이의 어레이를 포함하는 디스플레이를 기존의 기술을 사용하여 제1 수지층(31) 위에 형성할 수 있다.
이제, 도 3b를 참조하면서 제2 지지부(42) 및 필터부(120)를 포함하는 필터체(220)의 형성 방법에 대해서 설명한다.
도 3b에 도시한 것과 같이, 제2 기판(12) 위에 제2 금속층(22)을 형성하는데 사용되는 제2 금속막을 형성한다. 예를 들어, 제2 금속막의 형성에는 스퍼터링법이 사용된다.
제2 기판(12)은, 예를 들어 광투과성이다. 제2 기판(12)은, 예를 들어 유리를 포함한다. 제2 기판(12)은, 예를 들어 지지 기판으로서 기능한다.
제2 금속층(22)(제2 금속막)은, 예를 들어 제1 금속층(21)에 관해 설명한 재료를 포함할 수 있다. 제2 금속층(22)은 제1 금속층(21)과 동일한 재료를 사용할 수 있거나, 상이한 재료를 사용할 수 있다.
제2 금속층(22)은, 예를 들어 제3 선열팽창 계수를 갖고 있다.
제2 금속층(22)(제2 금속막)의 두께(적층 방향을 따르는 길이)는, 예를 들어 제1 금속층(21)(제1 금속막)의 두께(적층 방향을 따르는 길이)와 동일하거나 그 보다 작다. 제2 금속층(22)의 두께는, 예를 들어 10nm 내지 1μm이다.
제2 금속층(22) 위에 제2 수지층(32)을 형성하는데 사용되는 제2 수지막을 형성한다. 제2 수지막(제2 수지층(32))의 형성에는 제1 수지막(제1 수지층(31))의 형성에 관해 설명한 방법을 사용할 수 있다.
제2 수지층(32)(제2 수지막)은, 예를 들어 광투과성이다. 제2 수지층(32)(제2 수지막)은, 예를 들어 제4 선열팽창 계수를 갖고 있다. 제4 선열팽창 계수는 제2 금속층(22)의 제3 선열팽창 계수와는 상이하다. 제3 선열팽창 계수는, 예를 들어 제4 선열팽창 계수보다 작다. 제2 수지층(32)(제2 수지막)은, 예를 들어 제2 금속층(22)과의 선열팽창 계수의 차가 큰 재료를 포함할 수 있다. 제2 금속층(22)은 제2 수지층(32)과의 선열팽창 계수의 차가 큰 재료를 포함할 수 있다.
따라서, 제2 기판(12) 위에 제2 금속층(22) 및 제 2 수지층(32)이 형성되어 제2 지지부(42)를 형성한다.
이제, 제2 지지부(42) 위에 필터부(120)를 형성한다.
우선, 제2 수지층(32) 위에 제4 층(84)을 형성하는데 사용되는 제3 막을 형성한다. 예를 들어, 제4 층(84)의 형성에는 제2 층(82)의 형성에 관해 설명한 방법을 사용할 수 있다.
제3 층(83) 위에 복수의 컬러 필터(71)(제1 컬러 필터(71a) 내지 제3 컬러 필터(71c))를 포함하는 착색층(70)을 형성한다.
예를 들어, 컬러 필터(71)의 형성에는 컬러 레지스트를 사용한다. 예를 들어, R(적색), G(녹색), 및 B(청색) 각각에 대해서 컬러 필터(제1 컬러 필터(71a) 내지 제3 컬러 필터(71c))를 형성한다. 소성 온도는, 예를 들어 180℃ 내지 200℃이다.
컬러 필터(71) 위에 반사층(도시 생략)을 형성할 수 있다.
컬러 필터(71) 위에 제3 층(83)을 형성하는데 사용되는 제4 막을 형성한다. 제3 층(83)의 형성에는 제1 층(81)의 형성에 관해 설명한 방법을 사용할 수 있다.
이에 의해, 제2 지지부(42)와 필터부(120)를 포함하는 필터체(220)가 형성된다.
이제, 도 3c를 참조하면서 표시체(210)와 필터체(220)의 접착 방법에 대해서 설명한다.
도 3c에 도시한 것과 같이, 표시체(210)(밀봉층(63))와 필터체(220)(제3 층(83))를 접착층(130)을 개재해서 접착한다. 이때, 제1 기판(11)과 제2 기판(12) 사이에 표시부(110) 및 필터부(120)가 배치된다.
이때, 컬러 필터(제1 컬러 필터(71a) 내지 제3 컬러 필터(71c)) 중 적어도 일부가 발광 영역 ER(화소 전극(58)) 중 적어도 일부와 각각 대향하도록 표시부(110)와 필터부(120)를 접착한다.
이제, 도 4a 내지 도 4c를 참조하면서 표시 장치(300)의 제조 방법에 대해서 더 설명한다.
도 4a에 도시한 것과 같이, 제1 기판(11)을 통해 제1 금속층(21)에 제1 광 L1을 조사한다. 이때, 제1 기판(11)을 통과한 제1 광 L1은, 예를 들어 제1 금속층(21)에 설치된 복수의 개구부(21h) 및 표시부(110)의 제2 영역(110b) 중 적어도 일부를 통과해서 제2 금속층(22)에 조사된다.
제1 광 L1을 조사하면, 제1 금속층(21) 및 제2 금속층(22)이 가열된다. 제1 금속층(21)과 제1 수지층(31) 사이의 열팽창 계수 차에 의해 제1 금속층(21)과 제1 수지층(31) 사이에는 응력이 발생한다. 또한, 제2 금속층(22)과 제2 수지층(32) 사이의 열팽창 계수 차에 의해 제2 금속층(22)과 제2 수지층(32) 사이에는 응력이 발생한다.
도 4b에 도시한 것과 같이, 예를 들어, 이 응력에 의해 제1 기판(11)과 제1 수지층(31)은 분리된다. 또한, 제2 기판(12)과 제2 수지층(32)은 분리된다. 분리된 제1 기판(11) 및 제2 기판(12)을 제거함으로써, 표시 장치(300)가 형성된다.
예를 들어, 제1 금속층(21)은 제1 기판(11) 위에 잔존한다. 제1 금속층(21)의 일부는, 예를 들어 가열에 의해 기화되는 경우도 있다. 예를 들어, 제2 금속층(22)은 제2 기판(12) 위에 잔존한다. 제2 금속층(22)의 일부는, 예를 들어 가열에 의해 기화되는 경우도 있다.
제1 광 L1은, 예를 들어 제1 기판(11)과 제1 금속층(21) 사이의 계면에서 흡수된다. 흡수된 제1 광 L1은 열로 변환되고 제1 금속층(21)을 통해 열전도한다. 이 열에 의해 제1 금속층(21)과 제1 수지층(31) 사이의 계면이 가열된다.
한편, 열 변환되는 위치가 제2 금속층(22)과 제2 수지층(32) 사이의 계면이기 때문에 제2 금속층(22)은 열전도를 필요로 하지 않는다. 프로세스의 스루풋을 고려하여 제2 금속층(22)의 막 두께를 제1 금속층(21)보다 얇게 할 수 있다.
제1 광 L1은, 예를 들어 금속층에 의해 흡수되는 파장을 중심으로 하는 광을 포함할 수 있다. 제1 광 L1에는, 예를 들어 직진성이 높은 광을 사용하는 것이 바람직하다. 제1 광 L1은, 예를 들어 레이저 광을 포함할 수 있다. 제1 광 L1의 광원은, 예를 들어 안정되게 고출력을 발생할 수 있는 레이저를 포함하는 것이 바람직하다. 예를 들어, YAG 등의 고체 레이저를 사용하여 선상(line configuration)의 빔을 조사할 수 있다. XeCl 엑시머 레이저를 사용할 수 있다. 적외 영역에 파장을 가지는 파이버 레이저를 사용할 수 있다.
제1 광 L1으로서 적외 레이저를 사용하는 경우, 선상의 빔을 소정의 조사 간격 gx으로 단속적으로 조사할 수 있다. 조사 간격 gx은, 예를 들어 100μm 이하이다. 조사 간격 gx을 100μm 이하로 함으로써, 레이저가 직접 조사되지 않는 영역에서도 기판과 수지층 사이의 분리가 가능하게 된다. 연속적인 조사와 단속적인 조사를 조합할 수 있다.
예를 들어, 제1 광 L1에는 램프를 사용할 수 있다. 제1 광 L1에는 마이크로파를 포함할 수 있다.
제1 광 L1은 제1 금속층(21)의 개구부(21h)로부터 입사하고, 표시부(110)의 제2 영역(110b)을 통과한다. 제2 영역(110b)은 광투과성이기 때문에, 제1 광 L1은 제2 금속층(22)에 도달할 수 있다. 제2 영역(110b)에는 발광 영역 ER에 포함되는 박막 트랜지스터부(50)의 주요 부분(예를 들어, 게이트 전극(51), 채널층(53), 소스 전극(55), 드레인 전극(56), 및 화소 전극(58))이 배치되어 있지 않다. 그러므로, 제1 광 L1의 조사에 의해 박막 트랜지스터부(50)의 성능이 열화되지 않는다.
제1 금속층(21)에 복수의 개구부(21h)를 설치함으로써, 제1 광 L1을 제1 금속층(21)에 조사하는 공정을 실시하는 것만으로 제1 광 L1을 제2 금속층(22)에도 조사할 수 있다. 그러므로, 예를 들어, 제1 금속층(21) 및 제 2 금속층(22)을 동시에 가열할 수 있고, 공정수를 삭감할 수 있다. 표시 장치(300)의 생산성을 높일 수 있다.
이제, 표시 장치의 제조 방법에 대해서 더 설명한다.
두께가 700μm의 유리 기판(제1 기판(11))을 희불산(DHF)을 사용하여, 예를 들어 45초간 세정한다. 희불산은, 예를 들어 불산 1(1 part)에 대하여 순수 100(100 parts)의 비율로 혼합한 것일 수 있다. 희불산 세정 후, 예를 들어 5분 이상 물로 헹군다.
물로 헹군 유리 기판 위에 두께가 200nm의 티타늄(Ti)층(제1 금속층(21))을 스퍼터링법으로 형성한다. 이 티타늄층을 패터닝함으로써 복수의 개구부(21h)를 형성한다.
패터닝한 티타늄층 위에 스핀 도포법에 의해 두께 10μm(마이크로미터)의 폴리이미드층(제1 수지층(31))을 형성한다. 스핀 도포후, 예를 들어 70℃에서 90초, 계속해서 140℃로 240초 가소성(pre-baking)한다. 가소성은, 예를 들어 핫플레이트를 사용하여 행한다. 가소성후, 예를 들어 350℃로 30분 본소성(main baking)한다. 본소성은, 예를 들어 클린 오븐에서 행한다.
이에 의해, 제1 지지부(41)가 형성된다. 티타늄층(제2 금속층(22))의 두께가 얇은 것을 제외하고는 유사한 방법으로, 제2 지지부(42)(제2 기판(12), 제2 금속층(22), 및 제2 수지층(32))을 형성한다. 티타늄층(제2 금속층(22))의 두께는, 예를 들어 100nm이다.
폴리이미드층 위에, 예를 들어 PE-CVD법으로, SiO2층(제1 층(81))을 형성했다. SiO2층의 두께는, 예를 들어 130nm이다.
SiO2층 위에 Mo막 및 Al막의 게이트 전극(51)을 형성한다. 게이트 전극(51) 위에 두께가 300nm의 SiO2층(게이트 절연층(52))을 형성한다. SiO2층 위에 IGZO층(채널층(53))을 30nm의 두께로 형성한다. IGZO층 위에 SiO2층(에칭 스토퍼층(54))을 30nm의 두께로 형성한다.
소스 전극(55) 및 드레인 전극(56)을 형성한 후, SiO2층(패시베이션층(57))을 90nm의 두께로 형성한다. SiO2층 위에 두께가 100 내지 150nm의 LiF/Al 전극(화소 전극(58))을 형성한다.
이제, 유기 발광층(61)으로서, 제2 유기막(61b)(예를 들어, 정공 수송층)을 150nm의 두께로 증착에 의해 형성한다. 제2 유기막(61b) 위에 제3 유기막(61c)(예를 들어, 발광층)을 26nm의 두께로 증착에 의해 형성한다. 또한, 제4 유기막(61d)(예를 들어, 전자 수송층)을 20nm의 두께로 증착에 의해 형성한다.
유기 발광층(61) 위에 ITO(투명 전극(62))을 60nm의 두께로 형성한다. 그리고, PE-CVD법에 의해, SiNx/SiOx층(밀봉층(63))을 형성한다. 또는, 스퍼터에 의해 SiOx/파라크실렌층(밀봉층(63))을 형성한다.
이에 의해, 표시부(110)(표시체(210))가 형성된다.
상술한 방법으로 형성한 제2 지지부(42)의 폴리이미드층(제2 수지층(32)) 위에, 예를 들어 PE-CVD법에 의해 SiNx/SiOx층(제4 층(84))을 형성했다. SiNx층의 두께는, 예를 들어 200nm이며, SiOx층의 두께는, 예를 들어 130nm이다.
RGB의 색은, 예를 들어 컬러 레지스트를 사용하여 180 내지 200℃의 소성 온도에서 컬러 필터(제1 컬러 필터(71a) 내지 제3 컬러 필터(71c))를 형성함으로써, SiNx/SiOx층 위에 형성된다.
이에 의해, 필터부(120)(필터체(220))가 형성된다.
표시부(110)의 SiNx/SiOx층 또는 SiOx/파라크실렌층(밀봉층(63))과 컬러 필터를 접착제(접착층(130))를 사용하여 접합한다.
예를 들어, 유리 기판(제1 기판(11))에 파장 범위 10nm 내지 20000nm(나노미터)에 피크 파장을 갖는 레이저를 조사한다. 이때, 에너지 밀도 범위는, 예를 들어 1μJ/cm2 내지 1000J/cm2이다. 주사 피치(조사 간격 gx)는, 예를 들어 100μm 이하로 한다. 이에 의해, 유리 기판과 수지층 사이의 분리가 용이해진다. 그리고, 양쪽의 유리 기판(제1 기판(11) 및 제2 기판(12))을 제거한다.
이에 의해, 표시 장치(300)가 형성된다. 표시 장치의 제조 방법의 생산성이 높게 된다.
본 실시 형태에 따른 제조 방법에 따르면, 생산성이 높은 표시 장치의 제조 방법 및 표시 장치를 제공할 수 있다.
본원 명세서에 있어서, "수직" 및 "평행"은 엄밀한 수직 및 엄밀한 평행을 말할 뿐만 아니라, 예를 들어 제조 공정의 변동 등을 포함하는 것이다. 실질적으로 수직 및 실질적으로 평행하면 충분하다.
이상, 구체예를 참조하면서 본 발명의 실시 형태에 대해서 설명했다. 그러나, 본 발명의 실시 형태는 이들 구체예에 한정되는 것은 아니다. 예를 들어, 표시 장치의 제조 방법 및 표시 장치에 포함되는, 기판, 금속층, 수지층, 박막 트랜지스터부, 유기 발광부, 필터부 및 접착층 등의 각 요소의 구체적인 구성을 적절히 선택함으로써 당업자가 공지 기술로부터 본 발명을 유사하게 실시할 수 있고, 이러한 실시는 유사한 효과를 얻을 수 있는 한 본 발명의 범위에 속한다.
또한, 구체예 중 어느 2개 이상의 요소를 기술적으로 가능한 범위에서 조합할 수 있고 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.
그 외, 본 발명의 실시 형태로서 상술한 표시 장치의 제조 방법 및 표시 장치를 기초로 하여 당업자가 적절히 설계 변경해서 실시할 수 있는 모든 표시 장치의 제조 방법 및 표시 장치도 본 발명의 요지를 포함하는 한 본 발명의 범위에 속한다.
본 발명의 사상의 범주 내에서 당업자라면 각종 변경 및 수정을 생각해 낼 수 있고, 이러한 변경 및 수정도 본 발명의 범위에 속하는 것이라고 이해된다.
본 발명의 몇 개의 실시 형태를 설명했지만, 이들 실시 형태는, 예로서만 제시한 것이며, 발명의 범위를 한정하고자 하는 것은 아니다. 실제로, 여기서 설명된 신규의 실시 형태는 그 밖의 다양한 형태로 실시되는 것이 가능하고, 나아가, 발명의 요지를 벗어나지 않는 범위에서 여기서 설명된 실시 형태에 다양한 생략, 치환 및 변경을 행할 수 있다. 첨부된 특허 청구 범위와 그 균등물은 본 발명의 범위와 요지에 들면 이러한 실시 형태 또는 그 변형을 커버하도록 의도된다.
11: 제1 기판, 12: 제2 기판, 21: 제1 금속층, 21h: 개구부, 22: 제2 금속층, 31: 제1 수지층, 31a: 제1 부분, 31b: 제2 부분, 32: 제2 수지층, 41: 제1 지지부, 42: 제2 지지부, 50: 박막 트랜지스터부, 51: 게이트 전극, 51a 내지 51c: 제1 내지 제3 게이트 전극, 52: 게이트 절연층, 53: 채널층, 53a 내지 53c: 제1 내지 제3 채널층, 54: 에칭 스토퍼층, 54a 내지 54c: 제1 내지 제3 에칭 스토퍼층, 55: 소스 전극, 55a 내지 55c: 제1 내지 제3 소스 전극, 56: 드레인 전극, 56a 내지 56c: 제1 내지 제3 드레인 전극, 57: 패시베이션층, 58: 화소 전극, 58a 내지 58c: 제1 내지 제3 화소 전극, 58p: 제1 단부, 58q: 제2 단부, 59: 뱅크, 59a 내지 59c: 제1 내지 제3 뱅크, 60: 유기 발광부, 61: 유기 발광층, 61a 내지 61e: 제1 내지 제5 유기막, 62: 투명 전극, 63: 밀봉층, 70: 착색층, 71: 컬러 필터, 71a 내지 71c: 제1 내지 제3 컬러 필터, 81: 제1 층, 82: 제2 층, 83: 제3 층, 84: 제4 층, 110: 표시부, 110a: 제1 영역, 110b: 제2 영역, 120: 필터부, 130: 접착층, 210: 표시체, 220: 필터체, 300: 표시 장치, ER: 발광 영역, L1: 제1 광, dx: 거리, gx: 조사 간격, lx: 길이, x1: 길이, z1: 제1 두께, z2: 제2 두께

Claims (20)

  1. 표시 장치의 제조 방법으로서,
    표시체를 필터체에 접합하는 단계 - 상기 표시체는,
    광투과성인 제1 기판, 상기 제1 기판 위에 설치되고 제1 선열팽창 계수 및 복수의 개구부를 갖는 제1 금속층, 및 상기 제1 금속층 위에 설치되고 상기 제1 선열팽창 계수와는 다른 제2 선열팽창 계수를 갖는 제1 수지층을 포함하는 제1 지지부, 및
    상기 제1 수지층 위에 설치된 표시부로서, 차광성의 제1 영역 및 상기 제1 기판으로부터 상기 제1 수지층을 향하는 적층 방향에 수직인 평면에 투영했을 때에 상기 제1 영역과 나란히 배열되고, 상기 평면에 투영했을 때에 상기 개구부와 겹치는 부분을 갖는 광투과성의 제2 영역을 포함하는 표시부를 포함하고,
    상기 필터체는,
    제2 기판, 상기 제2 기판 위에 설치되고 제3 선열팽창 계수를 갖는 제2 금속층, 및 상기 제2 금속층 위에 설치되고 제3 선열팽창 계수와는 다른 제4 선열팽창 계수를 갖는 제2 수지층을 포함하는 제2 지지부, 및
    상기 제2 수지층 위에 설치되고 컬러 필터를 포함하는 착색층을 포함하는 필터부를 포함하고,
    상기 접합 시에 상기 제1 기판과 상기 제2 기판 사이에 상기 표시부 및 상기 필터부가 배치됨 -,
    상기 제1 기판을 통해 상기 제1 금속층에 광을 조사하고 상기 제1 기판, 상기 개구부, 및 상기 제2 영역 중 적어도 일부를 통하여 상기 제2 금속층에 상기 광을 조사하는 단계, 및
    상기 제1 기판과 상기 제1 수지층을 분리하고 상기 제2 기판과 상기 제2 수지층을 분리하는 단계
    를 포함하는, 표시 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 표시부는
    화소 전극을 포함하는 박막 트랜지스터부, 및
    상기 박막 트랜지스터부 위에 설치되어 상기 화소 전극과 전기적으로 접속되고, 상기 평면에 투영했을 때에 상기 화소 전극과 겹치는 발광 영역을 갖는 유기층을 포함하고,
    상기 제1 영역은 상기 박막 트랜지스터부 및 상기 발광 영역을 포함하는, 표시 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 유기층은 상기 평면에 투영했을 때에 상기 화소 전극과 겹치지 않는 비발광 영역을 더 갖고, 상기 비발광 영역은 상기 평면에 투영했을 때에 상기 발광 영역과 나란히 배열되고,
    상기 제2 영역은 상기 비발광 영역 중 적어도 일부를 포함하는, 표시 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 적층 방향에 수직인 방향을 따르는 상기 복수의 개구부 각각의 길이는 상기 수직인 방향을 따르는 화소 전극의 길이의 0.1배 이상 1.2배 이하인, 표시 장치의 제조 방법.
  5. 제1항에 있어서, 상기 평면에 투영했을 때의 상기 복수의 개구부 각각의 길이는 50nm 이상 1mm 이하인, 표시 장치의 제조 방법.
  6. 제1항에 있어서, 상기 평면에 투영했을 때의 상기 복수의 개구부 사이의 거리는 100μm 이하인, 표시 장치의 제조 방법.
  7. 제1항에 있어서, 상기 적층 방향을 따르는 상기 제2 금속층의 길이는 상기 적층 방향을 따르는 제1 금속층의 길이보다 짧은, 표시 장치의 제조 방법.
  8. 제1항에 있어서, 상기 광은 레이저로부터 방출되는, 표시 장치의 제조 방법.
  9. 제1항에 있어서, 상기 제1 수지층 및 상기 제2 수지층은 폴리이미드를 포함하는, 표시 장치의 제조 방법.
  10. 제1항에 있어서, 상기 제1 금속층 및 상기 제2 금속층은 금속, 금속 산화물, 및 금속 질화물로부터 선택된 적어도 하나를 포함하는, 표시 장치의 제조 방법.
  11. 제1항에 있어서, 상기 제1 금속층의 두께는 10나노미터 이상 1마이크로미터이며,
    상기 제2 금속층의 두께는 10나노미터 이상 1마이크로미터인, 표시 장치의 제조 방법.
  12. 제1항에 있어서, 상기 제1 금속층 및 상기 제2 금속층 중 적어도 하나는 Ti(티타늄), 몰리브덴(Mo), 탄탈륨(Ta), 알루미늄(Al), 텅스텐(W) 및 구리(Cu)로부터 선택된 적어도 하나의 금속의 막, 및 상기 금속을 포함하는 합금 막 중 적어도 하나를 포함하는, 표시 장치의 제조 방법.
  13. 제1항에 있어서, 상기 제1 수지층 및 상기 제2 수지층 중 적어도 하나는 아크릴, 아라미드, 에폭시, 환상 폴리올레핀, 액정 중합체, 파라크실렌계 수지, 불소계 수지, 폴리에테르설폰, 폴리에틸렌 나프탈레이트, 및 폴리에테르에테르케톤으로부터 선택된 적어도 하나를 포함하는, 표시 장치의 제조 방법.
  14. 제1항에 있어서, 상기 제1 수지층의 두께 및 상기 제2 수지층의 두께는 1마이크로미터 이상 30마이크로미터 이하인, 표시 장치의 제조 방법.
  15. 제1항에 있어서, 상기 접합하는 단계는 상기 표시부와 상기 필터부를 접착층을 개재하여 접착하는 단계를 포함하는, 표시 장치의 제조 방법.
  16. 제11항에 있어서, 상기 접착층은 에폭시계 접착제, 우레탄계 접착제, 아크릴계 접착제, 실리콘계 접착제, 고무계 접착제, 아세트산 비닐계 접착제, 및 무기계 접착제로부터 선택된 적어도 하나를 포함하는, 표시 장치의 제조 방법.
  17. 제1항에 있어서, 상기 제1 기판 및 상기 제2 기판 중 적어도 하나는 유리 기판인, 표시 장치의 제조 방법.
  18. 제1항에 있어서, 상기 광을 조사하는 단계는 상기 제1 금속층을 가열하고 상기 제1 금속층과 상기 제1 수지층 사이에 응력을 발생시키는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제1항에 있어서, 상기 광을 조사하는 단계는 상기 제2 금속층을 가열하고 상기 제2 금속층과 상기 제2 수지층 사이에 응력을 발생시키는 단계를 포함하는, 표시 장치의 제조 방법.
  20. 표시 장치로서,
    복수의 제1 부분, 및 상기 복수의 제1 부분 사이에 설치되고 상기 제1 부분보다 두께가 두꺼운 제2 부분을 갖는 제1 수지층,
    차광성이며 상기 복수의 제1 부분 위에 각각 설치된 복수의 제1 영역 및 광투과성이며 상기 제2 부분 위에 설치된 제2 영역을 갖는 표시부,
    상기 표시부 위에 설치되고, 컬러 필터를 포함하는 착색층을 포함하는 필터부, 및
    상기 필터부 위에 설치된 제2 수지부
    를 포함하는, 표시 장치.
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