KR20140113558A - 반도체 디바이스 및 그 형성 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른, 반도체 디바이스를 형성하는 방법은 제 1 면과 그 반대편의 제 2 면을 갖는 워크피스의 상기 제 1 면 위에 희생 층을 형성하는 단계를 포함한다. 상기 희생 층의 위에는 멤브레인이 형성된다. 상기 제 2 면으로부터 상기 워크피스를 관통하는 관통홀이 에칭되어 상기 희생 층의 표면을 노출시킨다. 상기 희생 층의 적어도 일 부분이 상기 제 2 면으로부터 제거되어 상기 멤브레인의 아래에 캐비티를 형성한다. 상기 캐비티는 상기 멤브레인에 맞춰 정렬된다.

Description

반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICES AND METHODS OF FORMING THEREOF}
본 발명은 일반적으로 반도체 디바이스에 관한 것이며, 보다 구체적으로는 반도체 디바이스 및 그것을 형성하는 방법에 관한 것이다.
소형 전기기계적 컴포넌트들은 마이크로일렉트로닉스 제조 공정을 사용하는 MEMS(microelectromechanical systems) 기술을 이용하여 제조될 수 있다. MEMS 디바이스들은 기계적 및/또는 전기적 컴포넌트들로서 기능하는 얇은 멤브레인들 및 빔들을 포함한다.
실리콘 마이크로폰들은, MEMS 구조 또는 멤브레인이 음향 신호들로 작동하는 MEMS 디바이스의 타입이다. 그러나, 실리콘 마이크로폰을 제조하는 도중의 공정 변화들은 멤브레인 감도, 노이즈, 기생 효과 등의 변화들을 야기할 수 있다.
본 발명의 일 실시예에 따른, 반도체 디바이스를 형성하는 방법은 제 1 면과 그 반대편의 제 2 면을 갖는 워크피스의 상기 제 1 면 위에 희생 층을 형성하는 단계를 포함한다. 상기 희생 층 위에는 멤브레인이 형성된다. 상기 제 2 면으로부터 상기 워크피스를 관통하는 관통홀이 형성되어 상기 희생 층의 표면을 노출시킨다. 상기 희생 층의 적어도 일 부분이 상기 제 2 면으로부터 제거되어 상기 멤브레인의 아래에 캐비티를 형성한다. 상기 캐비티는 상기 멤브레인에 맞춰 정렬된다.
본 발명의 일 실시예에 따른, 반도체 디바이스를 형성하는 방법은 제 1 면과 그 반대편의 제 2 면을 갖는 워크피스의 상기 제 1 면으로부터 상기 워크피스에 충진 재료를 포함하는 복수의 트렌치들을 형성하는 단계를 포함한다. 상기 복수의 트렌치들 위에는 제 1 희생 층이 형성된다. 상기 제 1 희생 층 위에는 멤브레인이 형성된다. 상기 복수의 트렌치들로부터 상기 충진 재료가 제거되어 상기 제 2 면으로부터 상기 제 1 희생 층의 표면을 노출시킨다. 상기 제 1 희생 층의 적어도 일 부분은 제거된다.
본 발명의 다른 실시예에 따른, 반도체 디바이스를 형성하는 방법은 제 1 면과 그 반대편의 제 2 면을 갖는 워크피스에 제 1 희생 층을 형성하는 단계를 포함한다. 상기 워크피스의 제 1 면 위에는 제 2 희생 층이 형성된다. 상기 제 2 희생 층은 상기 제 1 희생 층에 정렬된다. 상기 제 2 희생 층의 위에는 멤브레인이 형성된다. 상기 제 2 희생 층의 표면은 노출된다. 상기 제 1 희생 층 및 상기 제 2 희생 층의 적어도 일부분이 제거되어 상기 멤브레인의 아래에 캐비티를 형성한다. 상기 캐비티는 상기 멤브레인에 맞춰 정렬된다.
본 발명의 다른 실시예에 따른, 반도체 디바이스를 형성하는 방법은 제 1 면과 그 반대편의 제 2 면을 갖는 워크피스의 제 1 면 위에 희생 층을 형성하는 단계를 포함한다. 상기 희생 층의 위에는 멤브레인이 형성된다. 상기 워크피스는 상기 제 2 면으로부터 박형화된다. 상기 워크피스를 박형화한 이후에, 상기 희생 층의 적어도 일 부분이 제거되어 상기 멤브레인의 아래에 캐비티를 형성한다. 상기 캐비티는 상기 멤브레인에 맞춰 정렬된다.
본 발명의 일 실시예에 따른, 반도체 디바이스는 제 1 면과 그 반대편의 제 2 면을 갖는 기판에 배치된 제 1 캐비티를 포함한다. 상기 제 1 캐비티는 제 1 면으로부터 기판 내로 연장된다. 상기 기판에는 제 2 캐비티가 배치된다. 상기 제 2 캐비티는 상기 제 2 면으로부터 상기 제 1 캐비티로 연장되어 연속적인 캐비티를 형성한다. 상기 제 1 캐비티는 제 1 중심점을 포함하고, 상기 제 2 캐비티는 제 2 중심점을 포함한다. 상기 제 1 캐비티는 상기 제 2 캐비티와 적어도 부분적으로 겹친다. 상기 기판의 제 2 면 위에는 가동 멤브레인 층이 배치된다. 상기 가동 멤브레인 층의 가동 부분은 제 3 중심점을 포함한다. 상기 제 3 중심점과 상기 제 2 중심점은 정렬된다.
본 발명과 그것의 이점들에 대한 보다 완전한 이해를 위해서, 이제 첨부 도면과 함께 취해지는 다음의 설명들에 대한 참조가 이루어진다.
도 1a 및 1b를 포함하는, 도 1은 본 발명의 일 실시예에 따른, MEMS 디바이스를 도시하며, 여기서 도 1a는 횡단면도를 도시하고, 도 1b는 평면도를 도시한다.
도 2 내지 도 8은 본 발명의 실시예들에 따라, 국부적 산화 공정을 이용하여 가동 멤브레인 층을 포함하는 반도체 디바이스를 제조하는 일 실시예를 도시한다.
도 9 내지 도 16은, 본 발명의 다른 실시예들에 따라, 국부 산화 공정을 이용하여 코루게이션(corrugations)을 가진 가동 멤브레인 층을 포함하는 반도체 디바이스를 제조하는 일 실시예를 도시한다.
도 17 내지 도 23는 본 발명의 다른 실시예에 따라, 기판의 전면으로부터 복수의 트렌치들을 형성하고 후면으로부터 이 트렌치들을 에칭하는 것에 의해, 가동 멤브레인 층을 포함하는 반도체 디바이스를 제조하는 일 실시예를 도시한다.
도 24는 기판의 전면으로부터 복수의 트렌치들을 형성하고 후면으로부터 이 트렌치들을 에칭하는 것에 의해, 가동 멤브레인 층을 포함하는 반도체 디바이스를 형성하는 다른 실시예를 도시한다.
도 25a 내지 도 25c를 포함하는, 도 25는 본 발명의 일 실시예에 따른 반도체 디바이스의 평면도를 도시한다.
도 26 내지 도 30은 소수의 동심 트렌치들을 사용하여 및/또는 트렌치들이 없는 중앙 영역을 가지고 반도체 디바이스를 제조하는 다른 실시예를 도시한다.
도 31 내지 도 33은 전면으로부터 매몰 캐비티들(buried cavities)을 형성하고 후면으로부터 매몰 캐비티 내로 캐비티를 에칭하는 것에 의해, 가동 멤브레인 층을 포함하는 반도체 디바이스를 제조하는 다른 실시예를 도시한다.
도 34 내지 도 42는 전면으로부터 복수의 트렌치 형성 공정을 이용하여 인접한 트렌치들이 서로 접촉하는 트렌치 어레이를 형성하고, 후면으로부터 그 트렌치 어레이를 제거하는 것에 의해, 반도체 디바이스를 제조하는 다른 실시예를 도시한다.
도 43 및 도 44는 전면으로부터 트렌치 어레이를 형성하고 박형화(thinning) 공정 이후에 후면으로부터 그 트렌치 어레이를 제거하는 것에 의해, 반도체 디바이스를 제조하는 다른 실시예를 도시한다.
달리 나타내지 않는 경우, 일반적으로 상이한 도면들의 대응하는 번호들 및 심볼들은 대응 부분들을 지칭한다. 본 도면들은 실시예들의 관련 양태들을 명백하게 보여주도록 도시되며, 반드시 일정한 비율로 도시되지는 않는다.
이하에서는, 각종 실시예들의 제조 및 이용이 논의된다. 그러나, 본 발명은 다양한 특정 컨텍스트(context)들로 구현될 수 있는, 다수의 적용가능한 진보적 컨셉들을 제공할 수 있음이 인식되어야 한다. 논의되는 특정 실시예들은 본 발명의 제조 및 사용을 위한 특정 방식들의 단순 예시일 뿐이며, 본 발명의 범위를 제한하지 않는다.
본 발명은 특정 컨텍스트, 즉 MEMS(Micro electromechanical systems) 센서에서의 각종 실시예들에 관하여 기술될 것이다. 그러나, 본 발명은 다른 타입의 반도체 디바이스들에 적용될 수도 있다.
본 발명의 구조적 실시예가 도 1을 사용하여 기술될 것이다. MEMS 디바이스를 제조하는 방법은 도 2 내지 도 8을 사용하여 기술될 것이다. 또한, 다른 실시예들은 도 9 내지 도 16, 도 17 내지 도 23, 도 24, 도 25, 도 26 내지 도 30, 도 34 내지 도 42를 사용하여 기술될 것이다.
도 1a 및 1b를 포함하는, 도 1은 본 발명의 일 실시예에 따른 MEMS 디바이스를 도시하며, 여기에서 도 1a는 횡단면도를 도시하고 도 1b는 평면도를 도시한다.
도 1a를 참조하면, MEMS 디바이스는 기판(10) 위에 배치되는 멤브레인 층(40)을 포함한다. 멤브레인 층(40)은 기판(10) 위에 유지되며, 스페이서(spacer)들(55)과 같은 지지 구조체들에 의해 지지될 수 있다. 다른 실시예들에 관하여 기술되는 바와 같이, 멤브레인 층(40)은 코루게이션(corrugations)을 포함할 수 있다.
MEMS 디바이스는 멤브레인 층(40) 위에 배치되는 백 플레이트(back plate)(60)를 더 포함한다. 백 플레이트(60)의 후면 상에는 복수의 범프들(65)이 배치될 수 있다. 백 플레이트(60), 멤브레인 층(40), 및 기판(10)에는 콘택트들(75)이 전기적으로 결합된다. 멤브레인 층(40)이 백 플레이트(60)쪽으로 편향되는 경우에, 복수의 범프들(65)은 접촉면 영역을 최소화하는 것에 의해, 멤브레인 층(40)이 백 플레이트(60)에 접착되는 것을 방지할 수 있다. 또한, 백 플레이트(60)는 복수의 에칭 홀들(70)을 포함할 수 있다.
MEMS 디바이스는 복수의 연결 캐비티(connected cavity)들을 포함하는 중앙 캐비티를 더 포함한다. 일 예시로서, 제 1 캐비티(110)가 기판(10)에 배치되고, 후면(22)으로부터 기판(10) 내로 연장된다. 제 2 캐비티(120)는 제 1 캐비티(110)로부터 기판(10)의 전면(21)까지 연장된다. 제 3 캐비티(140)는 기판(10)의 전면(21) 위 및 멤브레인 층(40)아래에 배치된다. 갭(gap)(150)이 백 플레이트(60)와 멤브레인 층(40) 사이에 배치되며, 제거가능한 재료층(50) 내에 배치될 수 있다. 제 3 캐비티(140)와 갭(150)은, 멤브레인 층(40)이 진동하는 것을 가능하게 한다.
각종 실시예들에서, 제 3 캐비티(140)는 멤브레인 층(40)에 맞춰 정렬된다. 또한, 제 2 캐비티(120)(존재하는 경우)가 제 3 캐비티(140)에 맞춰 정렬될 수 있다. 그러나, 제 1 캐비티(110)는 제 2 캐비티(120) 또는 제 3 캐비티(140)에 맞춰 정렬되지 않을 수 있다.
도시된 바와 같이, 제 3 캐비티(140)가 제 1 직경(C1)을 가질 수 있는 반면, 멤브레인 층(40)은 제 2 직경(M1)을 갖는다. 도 1b에 더 도시된 바와 같이, 멤브레인 층(40)은 제 3 캐비티(140) 및 제 2 캐비티(120)에 정렬된다. 그러나, 제 1 캐비티(110)는 제 2 캐비티(120) 및 제 3 캐비티(140)에 대하여 오정렬될 수도 있다. 예를 들어, 도 1b에 도시된 바와 같이, 일 실시예에서, 제 2 캐비티(120), 제 3 캐비티(140), 및 멤브레인 층(40)이 공통의 중심점을 가지는 반면, 제 1 캐비티(110)는 이 공통의 중심점으로부터 떨어져 측방향으로 이격된 중심점을 갖는다.
각종 실시예들에서, 제 3 캐비티(140)와 멤브레인 층(40) 사이의 오정렬의 정도는 0.1% 미만이거나, 약 0.01% 내지 약 0.5% 사이이다. 오정렬의 정도는 멤브레인 층(40)의 중심과 제 3 캐비티(140)의 중심 사이의 거리를, 멤브레인 층(40)의 직경으로 나준 것이다. 유사하게, 제 2 캐비티(120)와 멤브레인 층(40) 사이의 오정렬의 정도는 0.1% 미만이거나, 약 0.01% 내지 약 0.5% 사이이다.
그러나, 하나 이상의 실시예들에서, 제 3 캐비티(140)와 멤브레인 층(40)의 오정렬의 정도는 0.1% 보다 크고, 또한 약 1% 내지 약 10% 사이 일 수 있다.
유리하게, 본 발명의 실시예들은 서스펜드된(suspended) 멤브레인 층(40)의 직경을 더 타이트하게 제어하는 것을 가능하게 한다. 또한, 각종 실시예들에서, 멤브레인 층(40)의 표면은 매우 낮은 표면 거칠기, 예를 들어 약 0.1 nm 내지 약 1nm 사이의 제곱 평균(root mean square) 거칠기를 가질 수 있다. 몇몇 실시예들에서(예를 들어, 도 8에 더 도시된 바와 같은), 멤브레인 층(40)의 측벽(41)은, 코너(corner)들에서의 임의의 응력 집중(stress concentration)을 방지하도록 돕는 부드러운 만곡(soft curvature)을 가질 수 있다.
도 2 내지 도 8은, 본 발명의 실시예들에 따라 국부적 산화 공정(local oxidation process)을 이용하여 가동 멤브레인 층을 포함하는 반도체 디바이스를 제조하는 일 실시예를 도시한다.
도 2는 본 발명의 일 실시예에 따라 국부적 산화 영역들을 형성한 이후의, 반도체 기판을 도시한다.
도 2는 기판(10) 위에 형성되는 마스킹(masking) 층(20)을 도시한다. 기판(10)은 각종 실시예들에서 반도체 기판일 수 있다. 몇몇 실시예들에서, 기판(10)은 반도체 벌크 기판이거나 또는 절연체 기판상의 반도체일 수 있다. 기판(10)의 몇몇 예들은 벌크 단결정 실리콘 기판(또는 그 위에 성장되거나 그렇지 않으면 거기에 형성된 층), 100 실리콘 웨이퍼 상의 110 실리콘의 층, SOI(silicononinsulator) 웨이퍼의 층, GeOI(germaniumoninsulator) 웨이퍼의 층을 포함한다. 각종 실시예들에서, 기판(10)은 블랭킷 에피택셜(blanket epitaxial) 층들을 포함할 수 있다. 각종 실시예들에서, 기판(10)은 실리콘 웨이퍼, 게르마늄 웨이퍼일 수 있으며, 또는 안티몬화 인듐, 비화 인듐, 인화 인듐, 질화 갈륨, 갈륨 비소, 안티몬화 갈륨 또는 그들의 조합을 포함하는 화합물 반도체 기판일 수 있다. 일 실시예에서, 기판(10)은, 실리콘 웨이퍼 상에 성장시킨 질화 갈륨과 같은 헤테로에피텍셜(heteroepitaxial) 층을 포함할 수 있다.
각종 실시예들에서, 마스킹 층(20)은 절연층을 포함한다. 일 실시예에서, 마스킹 층(20)은 질화물일 수 있다. 다른 실시예에서, 마스킹 층(20)은 산화물일 수도 있다. 마스킹 층(20)은 열 산화 또는 질화에 의해, 또는 화학 기상 증착, 플라즈마 기상 증착과 같은 기상 증착 공정들을 이용하여 형성될 수 있다.
일 실시예에서, 마스킹 층(20)은 하드 마스크(hard mask) 재료를 포함할 수 있다. 각종 실시예들에서, 마스킹 층(20)은 질화 실리콘(silicon nitride)과 같은 질화 재료들을 포함할 수 있다. 하나 이상의 실시예들에서, 마스킹 층(20)은 패드 산화층(pad oxide layer), 및 상기 패드 산화층 위의 실리콘 질화층을 포함한다. 다른 실시예에서, 마스킹 층(20)은 패드 산화층, 패드 산화층 위의 폴리 실리콘층 및 폴리 실리콘층 위의 실리콘 질화층을 포함한다. 또 다른 실시예에서, 마스킹 층(20)은 패드 산화층, 패드 산화층 위의 비정질 실리콘층, 및 비정질 실리콘층 위의 실리콘 질화층을 포함한다.
국부적 산화의 영역들을 형성하기 위해, 마스킹 층(20)이 패터닝 된다. 마스킹 층(20)은, 예를 들어 마스킹 층(20) 위의 포토 레지스트(photo resist)와 같은 감광성 재료(미도시)의 층을 증착하는 것에 의해 패터닝 된다. 예를 들어, 광 또는 방사선에 노출하여, 리소그래픽 마스크(lithography mask)로부터의 패턴을 감광성 재료로 전사하는 것에 의한, 리소그래피 공정을 이용하여 감광성 재료의 층이 패터닝 되며, 감광성 재료가 현상된다. 그 후에, 그 감광성 재료의 층이 에칭 마스크로 사용되는 한편, 마스킹 층(20)의 부분들이 에칭되어, 도 2에 나타낸 구조를 남기게 된다.
국부적 산화가 수행되어 산화물 영역들(30)을 형성한다. 아래에 더 기술되는 바와 같이, 산화물 영역들(30)은 가동 멤브레인이 서스펜드되는 캐비티를 위한 구조를 정의한다. 열적 산화 공정을 이용하여 기판(10)의 노출된 부분들이 산화됨으로써, 산화물 영역들(30)을 형성한다. 마스킹 층(20)은 아래에 놓인 기판(10)의 산화를 차단한다. 따라서, 산화는 국부적으로 진행된다. 하나 이상의 실시예들에서, 마스킹 층(20)은 기판(10)의 노출된 부분들에 두꺼운 국부적 산화물을 형성하는 한편, 기판(10)의 다른 영역들(예컨대, 다른 디바이스 영역들)이 산화되는 것을 방지한다.
각종 실시예들에서, 산화는 드라이 산화, 습식 산화, 수분 환경, 또는 혼합 환경을 이용하여 수행될 수 있다. 예를 들어, 기판(10)은 산소-포함 물질, 실리콘-포함 물질, 및/또는 상승된 온도에 노출됨으로써, 기판(10)의 일 부분을 산화물 재료로 변환할 수 있다.
산화 공정 동안에, 실리콘의 표면층은 산화물을 형성하도록 반응한다. 산화층을 통한 산소 확산에 의하는 후속의 산화 공정들이 진행하여, 성장된 산화물과 기판(10) 사이의 계면(interface)에서 반응한다.
다른 실시예에서는, 마스킹 층(20)을 형성하기 이전에, 평활층(smoothing layer)이 기판(10) 위에 증착될 수 있다. 평활층은, 제조될 MEMS 디바이스 영역들의 기판(10) 위에만 블랭킷 층(blanket layer)으로서 또는 이와 다르게 형성될 수 있다. 일 실시예에서, 평활층은 폴리실리콘 층일 수 있으며, 산화 공정 동안의 개선된 응력 완화로 인하여 더 평활화된 코너(corner)들을 야기할 수 있다.
유사하게, 다른 실시예에서는, 산화 공정에 노출되기 이전에, 기판(10)이 이방성 또는 등방성 에칭을 이용하여 에칭될 수 있다. 이것은, 마스킹 층(20) 아래에 형성되는 산화물 영역들(30)의 측면 프로파일의 테일러링(tailoring)을 가능하게 한다.
각종 실시예들에서, 산화 공정은 약 1000 nm 내지 약 6000 nm의 깊이를 가지면서, 또한 약 100 ㎛ 내지 약 2000 ㎛의 폭을 가진, 산화물 영역들(30)을 계속해서 형성한다.
산화 공정의 특성 때문에, 산화물 영역들(30)의 일 부분은 기판(10)의 상단 표면 위로 돌출된다. 또한, 산화 공정으로 인해, 산화물 영역들(30)은 평활 계면(실리콘/산화물 경계)을 갖는다. 증착 공정들과 달리, 산화는 높은 온도들과 상대적으로 더 느린 산화율(oxidation rate)을 수반하는 확산-반응 공정이며, 이것은 기판(10)과 산화물 영역들(30) 사이의 날카로운 에지(sharp edges)를 갖지 않는 계면을 야기한다. 또한, 몇몇 실시예들에서, 예를 들어, 수소 분위기(hydrogen atmosphere)와 같은 추가적인 어닐(anneal)들의 이용에 의해, 추가 평활화(smoothing)가 수행될 수 있다. 수소 어닐은 더 산화물 영역들(30)이 특히 코너들 주위에서 더 평활하며, 평탄화 프로파일을 야기할 수 있다.
도 3은, 본 발명의 일 실시예에 따른 멤브레인 층, 제거가능한 재료층, 및 백 플레이트층을 증착한 이후의 반도체 디바이스를 도시한다.
다음으로, 도 3에 도시된 바와 같이, 멤브레인 층(40)은 산화물 영역들(30) 위에 증착된다. 각종 실시예들에서, 멤브레인 층(40)은 커패시터의 전극을 형성할 수 있다. 일 실시예에서, 커패시터를 형성하는 멤브레인 층(40)은 용량성(capacitive) 마이크로폰의 일부이다.
일 실시예에서, 멤브레인 층(40)은 폴리 실리콘층을 포함한다. 다른 실시예에서, 멤브레인 층(40)은 비정질 실리콘층을 포함한다. 다른 실시예들에서, 멤브레인 층(40)은 전도층을 포함한다. 각종 실시예들에서, 멤브레인 층(40)은 약 100 nm 내지 약 2000 nm 의 두께를 가진다. 하나 이상의 실시예들에서, 멤브레인 층(40)은 약 200 nm 내지 약 1000 nm의 두께를 가지며, 일 실시예에서는 약 330 nm의 두께를 가진다.
멤브레인 층(40)은 패터닝될 수 있다. 멤브레인 층(40)은 기판(10)의 다른 영역들로부터 제거된다. 몇몇 실시예들에서, 멤브레인 층(40)은 후속 증착되는 백 플레이트의 패터닝에 따라 패터닝될 수 있다.
제거가능한 재료층(50)이 멤브레인 층(40) 위에 증착된다. 하나 이상의 실시예들에서, 제거가능한 재료층(50)은 산화물, 예를 들어 TEOS(tetra ethyl oxysilane)를 포함할 수 있다. 몇몇 실시예들에서, 제거가능한 재료층(50)은 리세스(recess)로 패터닝되고 하나 이상의 라이너 층들로 채워질 수 있으며, 이것들은 도 1a에 도시된 복수의 범프들(65)을 형성한다.
제거 가능한 재료층(50) 위에는 백 플레이트(60)가 증착된다. 각종 실시예들에서, 백 플레이트는(60)는 커패시터의 일 부분, 예를 들어 용량성 마이크로폰의 일 부분을 형성한다. 일 실시예에서, 백 플레이트(60)는 폴리실리콘 재료를 포함할 수 있다.
도 4는, 본 발명의 일 실시예에 따라, 멤브레인 층, 제거가능한 재료층, 및 백 플레이트층을 패터닝한 이후의 반도체 디바이스를 도시한다.
도 4를 참조하면, 백 플레이트(60) 및 그 아래에 놓인 제거가능한 재료층(50)이 패터닝된다. 백 플레이트(60)의 패터닝 동안, 백 플레이트(60) 내에는 복수의 홀들(70)이 형성될 수 있다.
콘택트(contact) 형성을 위해 절연층(80)이 증착(deposited) 및 개방(opened)될 수 있다. 절연층은 멤브레인 층(40), 제거가능한 재료층(50), 및 백 플레이트(60)의 외부 측벽들 주변에 스페이서(55)를 형성할 수 있으며, 이것은 기계적 지지를 제공하는 것에 의해 이 층들을 안전하게 하도록 돕는다.
콘택트들(75)이 기판(10), 멤브레인 층(40), 및 백 플레이트(60)를 접촉시키기 위해 형성될 수 있다. 콘택트들(75)은, 절연층(80)을 마스킹하여 패터닝한 이후에 형성되며, 이것은 후속 처리 동안에 복수의 홀들(70)을 보호하도록 도울 수 있다.
도 4에 도시된 바와 같이, 멤브레인 층(40)의 내부 측벽(41)은 산화물 영역들(30)의 외부 상단 표면에 맞춰 정렬된다. 결과적으로, 멤브레인 층(40)은 산화물 영역들(30)에 맞춰 자기-정렬되며, 산화물 영역들(30)에 맞춰 멤브레인 층(40)의 내부 에지를 정렬시키기 위한 별도의 마스킹 단계를 필요로 하지 않는다. 멤브레인 층(40)의 내부 에지들 사이의 거리는 멤브레인 층(40)의 서스펜디드된 부분(suspended portion)의 직경을 결정하며, 이것은 멤브레인 층(40)의 진동 특성들에 직접적으로 영향을 준다.
도 5는, 본 발명의 일 실시예에 따라, 후면 처리 이전에, 전면 처리를 완료한 이후의 반도체 디바이스를 도시한다.
도 5를 참조하면, 전면(front side)은 보호층(90)을 형성하는 것에 의해 보호된다. 보호층(90)은 후속의 후면 처리 동안, 전면을 보호한다. 각종 실시예들에서, 보호층(90)은 질화 실리콘 또는 실리콘 산화물을 포함할 수 있다.
도 6은, 본 발명의 일 실시예에 따라, 산화물 영역들 아래에 캐비티를 형성한 이후의 반도체 디바이스를 도시한다.
후면 처리는, 제 1 캐비티(110)를 형성하기 위해서 도 6으로부터 계속된다. 기판(10)은 반전되거나 거꾸로 뒤집혀 져서 후면을 노출한다. 다음으로, 노출된 후면 상에 레지스트(resist)가 증착되어 패터닝되며(미도시), MEMS 디바이스 영역의 기판(10)의 부분이 노출된다. 산화물 영역들(30)이 노출될 때까지, 노출된 기판(10)이 에칭된다.
각종 실시예들에서, 기판(10)은, 보슈 공정(Bosch Process)을 이용하여, 또는 하드 마스크층을 증착시키고 수직의 반응성 이온 에칭 공정을 이용하여 기판(10)을 에칭하는 것에 의해, 에칭될 수 있다. 일 실시예에서는, 레지스트 마스크만을 이용한다. 레지스트 예산이 충분하지 않은 경우, 하드 마스크 및 수직의 반응성 이온 에칭을 사용하여 평활한 측벽을 달성할 수 있다. 그러나, 이러한 집적 방식은 남아있는 하드 마스크 잔류들의 제거를 필요로 한다. 이에 따라, 몇몇 실시예에서는, 추가의 하드 마스크 없이, 보슈 공정을 사용할 수 있다.
보슈 공정에서는, 등방성 플라즈마 에칭 단계와 패시베이션층(passivation layer) 증착 단계가 교번된다. 보슈 공정 동안에는, 에칭/증착 단계들이 여러 차례 반복된다. 플라즈마 에칭은, 예를 들어 플라즈마에서 육불화황[SF6]을 이용하여 수직으로 에칭하도록 구성된다. 패시베이션층은, 예를 들어 소스 가스로서 옥타플루오로시클로부탄(octafluorocyclobutane)을 이용하여 증착된다. 각 개별 단계는 수 초 또는 더 작은 시간동안 턴 온(turn on)될 수 있다. 패시베이션층은 기판(10)을 보호하며, 더 이상의 에칭을 방지한다. 그러나, 플라즈마 에칭 단계 동안에, 기판에 충격을 가하는 방향성 이온들이 트렌치 바닥의 패시베이션층을 제거하며(그러나 측면을 따라서는 그렇지 않음), 에칭이 계속된다. 산화물 영역들(30)이 노출되는 경우, 보슈 공정이 종료된다. 보슈 공정은 스캘럽되는(scalloped) 측벽들을 생성한다.
도 7은 본 발명의 일 실시예에 따라, 멤브레인 층 아래의 산화물 영역을 제거한 이후의 반도체 디바이스를 도시한다.
다음으로, 도 7을 참조하면, 예를 들어 습식 에칭 화학반응을 이용하여 산화물 영역들(30)이 제거됨으로써 제 2 캐비티(120)를 형성한다. 습식 에칭은 멤브레인 층(40)이 노출된 이후에 종료된다. 유리하게, 멤브레인 층(40)에 대한 제 2 캐비티(120)의 위치는 제 1 캐비티(110)의 위치에 독립적이다. 다시 말해, 후면 마스크 공정의 오정렬로 인하여, 제 1 캐비티(110)가 산화물 영역들(30)에 맞춰 정렬되도록 형성될 수 없다. 그러나, 산화물 영역들(30)을 제거하는 릴리즈 에칭 공정이 측면방향으로 종료되고, 따라서 멤브레인 층(40)에 맞춰 정렬된다. 유리하게, 이것은 멤브레인 층(40)의 강건한 클램핑(robust clamping)을 가능하게 하면서 멤브레인 층(40)과 기판(10) 사이의 오버랩(overlap)을 최소화하며, 이것은 기생 커패시턴스 효과를 감소시킨다.
도 8은, 본 발명의 일 실시예에 따라, 멤브레인 층을 릴리즈하도록 형성한 이후의 반도체 디바이스를 도시한다.
도 8을 참조하면, 남은 영역들, 예를 들어 콘택트들(75)을 보호하면서, MEMS 디바이스 영역을 개방하도록 전면(front side)이 패터닝된다. 전면 위에는 레지스트가 증착되어 패터닝된다. 일 실시예에서, 레지스트는 질화 실리콘 재료를 포함할 수 있으며, 일 실시예에서 하드 마스크를 포함할 수도 있다. 이에 따라, MEMS 디바이스 영역은 특정 타입의 재료를 효율적으로 제거시킬 수 있는 습식 에칭 공정에 노출될 수 있다.
본 발명의 일 실시예에 따라, 보호층(90)이 제거될 수 있다. 하나 이상의 실시예들에서, 보호층(90)은 이방성 에칭 공정을 이용하여 에칭될 수 있으며, 이에 따라 지지 스페이서가 남는다. 제거가능한 재료층(50)은 습식 에칭 공정, 예를 들어 정기적 등방성 습식 에칭을 이용하여 에칭됨으로써, 갭(150)을 형성할 수 있다. 몇몇 실시예들에서, 보호층(90), 절연층(80), 제거가능한 재료층(50)은 동일한 단계 동안에 제거될 수 있다. 다른 실시예들에서, 산화물 영역들(30) 및 제거가능한 재료층(50)은 공통 에칭 공정을 이용하여 에칭될 수도 있다.
백 플레이트(60)를 가지고 본 발명의 실시예들을 설명하였지만, 다른 실시예들에서는 이것들이 사용되지 않을 수도 있다. 예를 들어, 본 발명의 실시예들은, 멤브레인 층(40)을 필요로 하지만 백 플레이트(60) 없이도 예를 들어 압전(piezoelectric), 압저항(piezoresistive), 또는 광학 기술들을 가지고 압력을 감지하는 MEMS 응용들을 포함한다. 유사하게, 본 발명의 실시예들은, 멤브레인 층(40)이 차등 판독(differential read out) 또는 푸시-풀 액추에이션(pushpull actuation)을 위해 2개의 백 플레이트들 사이에 개재될 수 있는 복수의 백 플레이트들, 예를 들어 용량성 센서들/액추에이터들을 포함할 수 있다.
도 9 내지 도 16은, 본 발명의 다른 실시예에 따라, 국부적 산화 공정을 이용하여 코루게이션들(corrugations)을 가진 가동 멤브레인 층을 포함하는 반도체 디바이스를 제조하는 일 실시예를 도시한다.
도 9 내지 도 16은 멤브레인 층이 복수의 코루게이션들을 포함하는 MEMS 디바이스의 일 실시예를 도시한다. 각종 실시예들에서, 코루게이션들의 개수는, 멤브레인 층(40)의 응력을 최적화하도록 선택될 수 있다. 따라서, 본 발명의 실시예들은, 코루게이션들의 개수가 증가되는 것을 야기하는, 복수의 산화물 영역들(30)을 이용하여 제조될 수 있다. 본 실시예들은 3개의 코루게이션들을 예시하며, 각종 실시예들에서는, 더 많은 개수의 코루게이션들이 형성될 수도 있다.
도 9는 본 발명의 일 실시예에 따라 구조화된 마스킹층을 형성한 이후 제조 동안의 반도체 디바이스를 도시한다.
도 9를 참조하면, 앞서의 실시예에서와 같이, 마스킹층(20)이 증착된다. 그러나, 이 실시예에서는 마스킹층(20)이 상이하게 패터닝된다. 복수의 개구(opening)들이 마스킹층(20)에 형성된다.
도 10a 내지 도 10c를 포함하는 도 10은, 본 발명의 일 실시예에 따라 구조화된 마스킹층을 형성한 이후 제조 동안의 반도체 디바이스를 도시하며, 여기에서 도 10a는 횡단면도를 도시하고, 도 10b 및 도 10c는 평면도를 도시한다.
다음으로, 도 10a에 도시된 바와 같이, 기판(10)이 산화 공정에 노출된 이후에, 복수의 산화물 영역들(30)이 형성된다. 산화 공정은 앞서의 실시예에 기술된 산화 공정과 유사할 수 있다. 각종 실시예들에서, 산화물 영역들(30)은 원형 영역들(도 10b), 동심형 트렌치들(도 10c), 및/또는 사각형 트렌치들로 형성될 수 있다. 산화 공정 이후에는, 마스크(25)에 의해 보여지는 외부의 대부분의 산화물 영역들(30) 사이에서 마스킹층(20)이 선택적으로 제거된다.
도 11은, 본 발명의 실시예에 따라 레지스트를 형성하고 산화물 영역들 사이로부터 마스킹층을 제거한 이후 제조 동안의 반도체 디바이스를 도시한다. 도 11에 도시된 바와 같이, 마스킹층(20)은 산화물 영역들(30) 사이로부터 제거된다.
도 12는 본 발명의 일 실시예에 따라 제 2 산화 공정 이후 제조 동안의 반도체 디바이스를 도시한다. 기판(10)의 노출된 표면은 다른 산화 공정을 겪게 된다. 이에 따라, 산화층(130)은 산화물 영역들(30) 사이의 기판(10)의 노출된 전면 위에 형성되어, 산화물 영역들(30)을 연결한다.
도 13은 본 발명의 일 실시예에 따라, 전면 공정 완료 이후 제조 동안의 반도체 디바이스를 도시한다. 앞서의 실시예들에서 기술된 바와 같이, 멤브레인 층(40), 제거 가능한 재료층(50), 및 백 플레이트(60)가 증착되어 패터닝된다. 또한, 도 4 내지 도 5에 관하여 예시 및 기술된 바와 같이, 콘택트들, 스페이서들, 및 보호층들이 형성될 수 있다.
도 14는 본 발명의 일 실시예에 따른, 후면 캐비티 에칭 공정 이후 제조 동안의 반도체 디바이스를 도시한다.
앞서 기술된 바와 같이, 기판(10)이 뒤집어 져서, 기판(10)의 후면이 마스킹 및 패터닝된다. 후면 에칭 공정은 제 1 캐비티(110)를 형성하며, 이것은 산화물 영역들(30), 산화층(130) 상에서 종료된다. 앞서의 실시예에 기술된 바와 같이, 후면 에칭 공정은 산화물 영역들(30)의 위치와 오정렬될 수 있다.
도 15는 본 발명의 일 실시예에 따른, 릴리즈(relaease) 에칭 공정 이후 제조 동안의 반도체 디바이스를 도시한다.
산화물 영역들(30) 및 산화층(130)은 단일 에칭 공정에서 후속적으로 제거된다. 산화물 영역들(30) 및 산화층(130)은 동일한 재료로 구성되기 때문에, 그들 모두는 동시에 에칭된다. 이에 따라, 산화물 영역들(30) 및 산화층(130)을 제거한 이후에, 제 2 캐비티(120)가 형성된다. 또한, 제 1캐비티(110)가 산화물 영역들(30)과 완전히 겹쳐지고 기판(10)의 전면(21)에 제 2 캐비티(120)의 직경보다 작은 직경을 갖기만 한다면(제 1 캐비티(C110)의 직경은 제 2 캐비티(C120)보다 작음), 제 2 캐비티(120)가 제 1 캐비티(110)에 맞춰 정렬되지 않을지라도 멤브레인 층(40)은 제 2 캐비티(120)에 맞춰 정렬된다.
도 16은 본 발명의 일 실시예에 따른, 멤브레인 층을 릴리즈한 이후 제조 동안의 반도체 디바이스를 도시한다. 앞서의 갭(150)을 형성하는 실시예들에서 기술된 바와 같이, 제거 가능한 재료층(50)이 전면으로부터 에칭된다.
도 17 내지 도 23은, 본 발명의 다른 실시예에 따라, 기판의 전면으로부터 복수의 트렌치들을 형성하고 또한 기판의 후면으로부터 이 트렌치들을 에칭한 MEMS 센서를 포함하는 반도체 디바이스를 제조하는 일 실시예를 도시한다.
이 실시예에서는, 복수의 트렌치들이 기판에서 형성되며, 희생 재료(sacrificial material)로 채워진다. 또한, 희생 재료의 과충진(overfill)은 멤브레인 층의 내부 측벽들을 정렬하는데 이용될 수 있다. 따라서, 이 실시예에서는, 국부적 산화 공정이 회피될 수 있다.
도 17은 본 발명의 일 실시예에 따른, 기판에 복수의 트렌치들을 형성한 이후 제조 동안의 반도체 디바이스를 도시한다.
각종 실시예들에서, 기판(10)의 전면으로부터 복수의 트렌치들(210)이 형성된다. 복수의 트렌치들(210)은 비등방성 에칭 공정을 이용하여, 예를 들어 반응성 이온 에칭 공정을 이용하여 형성될 수 있다. 복수의 트렌치들(210)은 상이한 형상 및 배열, 예를 들어 동심형 트렌치들, 원형 트렌치들, 사각형 트렌치들 및 동심인 사각형 트렌치들과, 그들의 조합으로 배열될 수 있다. 몇몇 예들은, 후속적으로 도 25에서 기술될 것이다.
각종 실시예들에서, 복수의 트렌치들(210)은 전면으로부터 기판(10) 내로 약 5 ㎛ 내지 약 20 ㎛ 깊이를 가질 수 있다. 하나 이상의 실시예들에서, 복수의 트렌치들(210)은 약 2 ㎛ 내지 약 4 ㎛만큼 서로 분리될 수 있다. 하나 이상의 실시예들에서, 복수의 트렌치들(210)은 폭(횡단면 직경)에서 약 1 ㎛ 내지 약 2 ㎛ 일수 있다.
도 18은 본 발명의 일 실시예에 따라, 복수의 트렌치들을 충진 한 이후 제조 동안의 반도체 디바이스를 도시한다.
복수의 트렌치들(210) 내에는 충진 재료(220)가 증착된다. 충진 재료(220)는 화학 기상 증착, 물리 기상 증착, 플라즈마 강화 기상 증착과 같은 기상 증착 공정들을 이용하여 하나 이상의 실시예들에서 증착될 수 있다. 다른 실시예들에서는, 충진 재료(220)가 스핀-온 공정과 같은 코팅(coating) 공정을 이용하여 증착될 수도 있다.
각종 실시예들에서, 충진 재료(220)는 산화물, 글래스(glass), 그리고 다른 저-k 유전체 재료들과 같은 유전체 재료를 포함하며, 이것은 실리콘에 대하여 선택적으로 제거될 수 있다.
하나 이상의 실시예들에서, 충진 재료(220)는 전면(21) 위에 과충진(overfill) 층을 형성할 수 있다. 일 실시예에서, 과충진된 충진 재료(220)는 화학적 기계적 평탄화 공정을 이용하여 평탄화될 수 있다. 다음으로, 과충진된 충진 재료(220)가 패터닝되어 과충진 층(230)을 형성한다.
도 19는 본 발명의 일 실시에에 따른, 전면 처리 완료 이후 제조 동안의 반도체 디바이스를 도시한다. 절연층(235)은 증착 및 패터닝될 수 있다. 몇몇 실시예들에서 이것은 과충진 층(230)의 형성에 앞서 수행될 수 있다. 앞서의 실시예들에서 기술된 바와 같이, 멤브레인 층(40), 제거 가능한 재료층(50), 및 백 플레이트(60)는 증착 및 패터닝된다. 또한, 도 4 내지 도 5에 대하여 예시 및 기술된 바와 같이, 콘택트들, 스페이서들, 및 보호층들이 형성될 수 있다.
도 20은 본 발명의 일 실시예에 따른 후면 캐비티 에칭 공정 이후 제조 동안의 반도체 디바이스를 도시한다.
앞서 기술된 바와 같이, 기판(10)이 뒤집어져서 기판(10)의 후면이 마스킹 및 패터닝된다. 후면 에칭 공정은 제 1 캐비티(110)를 형성하며, 이것은 충진 재료(220)를 포함하는 복수의 트렌치들(210) 상에서 종료된다. 예시로서, 후면 에칭 공정은 복수의 트렌치들(210)의 위치와 오정렬될 수 있다.
도 21은 본 발명의 일 실시예에 따른 제 2 후면 에칭 공정 이후 제조 동안의 반도체 디바이스를 도시한다.
다음으로, 하나 이상의 실시예들에서는, 선택적 에칭 공정이 사용되어 복수의 트렌치들(210) 내에서 충진 재료(220)를 제거함으로써 복수의 필러(pillar)들(225)을 형성한다. 각종 실시예들에서, 충진 재료(220)가 산화물을 포함하는 경우에는, 산화물 에칭이 이용될 수도 있다. 선택적 에칭 공정은 정기적이며, 과충진 층(230) 상에서 종료될 수 있다. 이 실시예에서, 복수의 트렌치들(210)의 바닥면에서의 제 1 캐비티(110)의 직경은 복수의 트렌치들(210)의 전체 영역의 직경보다 크다. 다시 말해, 제 1 캐비티(110)는 복수의 트렌치들(210) 모두와 겹쳐진다. 그렇지 않은 경우, 충진 재료(220)를 가진 복수의 트렌치들(210)의 일부는 이 공정 이후에 에칭되지 않은 상태로 유지될 수 있다.
도 22는 본 발명의 일 실시예에 따른 제 2 후면 에칭 공정 이후 제조 동안의 반도체 디바이스를 도시한다.
다음으로 도 22를 참조하면, 등방성 에칭 공정을 이용하여 복수의 필러들(225)이 제거됨으로써 제 2 캐비티(120)를 형성하며, 이것은 멤브레인 층(40) 아래에 연속 캐비티를 형성한다. 등방성 에칭 공정은 모든 복수의 필러들(225)이 제거되는 것을 보장하기 위해, 또한 제 2 캐비티(120)의 측벽들을 측면방향으로 확장시키기 위해 과다 에칭(overetching)할 수 있다.
도 23은 본 발명의 일 실시예에 따른 릴리즈 에칭 공정 이후 제조 동안의 반도체 디바이스를 도시한다.
습식 에칭 공정을 이용하여 과충진 층(230)이 제거된다. 이에 따라, 제 3 캐비티(140)가 형성된다. 또한, 제 1 캐비티(110)가 복수의 트렌치들(210)과 완전히 겹쳐지는 경우에는, 제 3 캐비티(140)가 제 1 캐비티(110)에 맞춰 정렬될 수 없더라도 멤브레인 층(40)은 제 3 캐비티(140)에 맞춰 정렬된다. 또한, 멤브레인 층(40)은 제 2 캐비티(120)에 맞춰 정렬된다. 앞서의 실시예들에서 기술된 바와 같이, 전면으로부터 제거 가능한 재료층(50)이 에칭됨으로써, 갭(150)을 형성한다.
도 24는 반도체 디바이스를 형성하는 다른 실시예를 도시한다. 이 실시예는 도 17 내지 도 20에 대하여 기술된 공정들을 따른다. 그러나, 충진 재료(220)를 제거하는 대신에, 앞서의 실시예에서는 복수의 필러들(225)을 후속적으로 형성하는 재료가, 충진 재료(220)을 에칭하기 이전에 제거된다. 그 후에, 복수의 트렌치들(210)의 충진 재료(220) 및 과충진 층(230)이, 예를 들어 단일 습식에칭 공정을 이용하여 제거될 수 있다.
도 25a 내지 도 25c를 포함하는 도 25는 본 발명의 일 실시예에 따른 반도체 디바이스의 평면도들을 도시한다.
본 평면도들은 도 17 내지 도 24에 기술된 복수의 트렌치들(210)의 구성을 도시한다. 도 25a는 복수의 트렌치들(210)이 원형 홀들로 형성되는 것을 도시한다. 이 실시예에서, 제 3 캐비티(140)의 형상(멤브레인 층(40)의 내부 측벽(41))은 불규칙적이다. 그에 반해서, 도 25b는 복수의 트렌치들(210)이 동심 트렌치들로 형성되는 것을 도시한다. 이 실시예에서, 제 3 캐비티(140)의 형상(멤브레인 층(40)의 내부 측벽(41))은 원형이다. 도 25c는 원형 홀들 주변의 트렌치를 포함하는 도 25a의 실시예의 변형을 도시한다. 도 25b 및 25c에서는 복수의 트렌치들(210)이 셰이딩(shading)됨으로써, 트렌치들을 주변 영역들로부터 명확하게 구별시킨다.
도 26 내지 도 30은 소수의 동심 트렌치들을 이용하여 및/또는 트렌치들이 없는 중심 영역을 가지고 반도체 디바이스를 제조하는 다른 실시예를 도시한다. 각종 실시예들에서, 도 17 내지 도 23에 기술된 바와 같은 처리가 뒤따른다. 그러나, 복수의 트렌치들(210)의 설계가 상이하다. 이 실시예에서는, 단일의 외부 트렌치만이 멤브레인 층(40)의 주변부를 따라 형성된다. 다른 실시예에서는, 2개 이상의 동심 트렌치들이 형성된다. 그러나, 다른 실시예에서도, 멤브레인 층(40) 아래의 중심 영역은 트렌치들을 가지지 않는다. 각종 실시예들에서, 동심 트렌치는 원형의 형상, 사각형 형상으로 형상화될 수 있다.
도 26은 본 발명의 일 실시예에 따른 전면 처리 이후 제조 동안의 반도체 디바이스를 도시한다.
복수의 트렌치들(210)이 충진 재료(220)로 충진되며, 앞서의 실시예들에서 기술된 바와 같이 과충진 층(230)이 형성된다. 또한, 층들(멤브레인 층(40), 제거가능한 재료층(50), 백 플레이트(60), 콘택트들, 보호층 등)이 앞서의 실시예들에서와 같이 형성된다.
도 27은 본 발명의 실시예에 따라 후면으로부터 캐비티를 형성한 이후 제조 동안의 반도체 디바이스를 도시한다.
도 27을 참조하면, 제 1 캐비티(110)가 기판(10)의 후면으로부터 형성된다. 제 1 캐비티(110)는 과충진 층(230)까지 확장된다. 각종 실시예들에서, 제 1 캐비티(110)의 직경은 동심인 복수의 트렌치들(210)의 직경보다 작다.
도 28은 본 발명의 실시예에 따라 후면으로부터 캐비티를 확장시킨 이후 제조 동안의 반도체 디바이스를 도시한다.
도 28에 도시된 바와 같이, 제 1 캐비티(110)는 등방성 에칭 공정을 이용하여 확장된다. 도 28에서 명백한 바와 같이, 등방성 에칭 공정은 복수의 트렌치들(210)에서 종료된다. 그러므로, 도 27에서 제 1 캐비티(110)가 오정렬 되었더라도, 등방성 에칭 이후에는, 복수의 트렌치들(210) 사이의 제 1 캐비티(110)가 멤브레인 층(40)에 맞춰 정렬된다.
도 29는 본 발명의 일 실시예에 따라 복수의 트렌치들로부터 충진 재료를 제거한 이후 제조 동안의 반도체 디바이스를 도시한다.
도 30은 본 발명의 일 실시예에 따라 과충진 층을 제거한 이후 제조 동안의 반도체 디바이스를 도시한다.
각종 실시예들에서, 복수의 트렌치들(210)로부터의 충진 재료(220)와 과충진 층(230)은, 기판(10)에 대하여 충진 재료(220)를 선택적으로 에칭하는 단일 에칭 단계를 이용하여 제거될 수 있다. 몇몇 실시예들에서는, 과충진 층(230) 중의 약간의 부분이 남을 수도 있다. 앞서 다른 실시예들에 기술된 바와 같은, 후속의 처리가 뒤따를 수 있다.
도 31 내지 도 33은, 전면으로부터 매몰 캐비티를 형성하고, 후면으로부터 매몰 캐비티 내로 캐비티를 에칭하는 것에 의해, 가동 멤브레인 층을 포함하는 반도체 디바이스를 제조하는 다른 실시예를 도시한다.
도 31a 내지 도 31c를 포함하는, 도 31은 매몰 캐비티들을 포함하는 기판을 도시하며, 여기서 도 31a는 횡단면도를 도시하고, 도 31b 및 31c는 평면도들을 도시한다.
도 31a를 참조하면, 매몰 캐비티(310)는 기판(10)의 전면 아래에 형성될 수 있다. 매몰 캐비티(310)는 매우 높은 종횡비를 가진 복수의 트렌치들을 패터닝하는 것에 의해 형성될 수 있으며, 이것은 예를 들어 과충진 층(230)으로 덮여질 수 있다. 그 후에, 기판(10)은 수소 분위기에서 어닐링됨으로써 인접한 트렌치들이 합체되어 매몰 캐비티(310)를 형성하도록 한다.
매몰 캐비티(310)는 복수의 지지 필러들(supporting pillars)(320)에 의해 지지될 수 있다. 도 31b 및 31c는 매몰 캐비티(310)의 상이한 구조들을 도시한다. 도 31b는 복수의 지지 필러들(320)에 의해 지지되는 단일의 매몰 캐비티(310)를 도시하고, 도 31c는 복수의 매몰 캐비티들(310)을 도시한다.
앞서 기술된 바와 같이, 과충진 층(230)은, 기판(10)의 전면 위에 증착되어 패터닝 되며, 이어서 멤브레인 층(40), 제거가능한 재료층(50), 및 백 플레이트(60)의 형성이 뒤따른다.
전면 처리의 완료 이후에는, 앞서 기술된 바와 같이, 기판(10)이 뒤집어진다.
도 32는 본 발명의 일 실시예에 따른, 제 1 캐비티와 제 2 캐비티를 형성한 이후의 반도체 디바이스를 도시한다. 앞서의 실시예들에 기술된 바와 같이, 기판(10)은 후면으로부터 에칭된다. 제 2 캐비티(120)의 치수들은 매몰 캐비티(310)의 형상에 의해 결정된다. 제 1 캐비티(110)의 직경은 매몰 캐비티(310)를 가진 영역의 어레이의 직경보다 작다. 결과적으로, 제 2 캐비티(120)는 멤브레인 층(40)의 내부 측벽들 및 과충진 층(230)에 정렬된다.
도 33은 본 발명의 일 실시예에 따른 제 3 캐비티를 형성한 이후의 반도체 디바이스를 도시한다. 과다에칭 공정(overetch process)이 수행되며, 이것은 과충진 층(130)에서 종료된다. 이것은 매몰 캐비티를 기판(10)의 표면으로 확장 또는 연장시킨다. 앞서 기술된 바와 같이, 과충진 층(230)이 에칭되어 제 3 캐비티(140)를 형성한다. 또한, 앞서의 실시예들에서와 같은 처리가 진행된다.
도 34 내지 도 42는, 전면으로부터 복수의 트렌치 형성 공정을 이용하여 인접 트렌치들이 서로 접촉하는 트렌치 어레이를 형성하고, 후면으로부터 그 트렌치 어레이를 제거하는 것에 의해 반도체 디바이스를 제조하는 다른 실시예를 도시한다.
도 34는 본 발명에 따른 제 1 복수의 트렌치들을 형성한 이후의 반도체 디바이스를 도시한다.
도 34를 참조하면, 제 1 하드 마스크층(410)이 증착 및 패터닝된다. 제 1 하드 마스크층(410)을 이용하여, 제 1 복수의 트렌치들(420)이 기판(10) 내에 형성된다. 제 1 하드 마스크층(410)의 개구들 또는 개구들의 폭은 약 0.5 ㎛ 내지 약 2 ㎛ 이다. 하나 이상의 실시예들에서, 제 1 복수의 트렌치들(420)은 약 5 ㎛ 내지 약 20 ㎛ 깊이일 수 있다. 하나 이상의 실시예들에서, 제 1 복수의 트렌치들(420)은 반응성 이온 에칭 공정과 같은 이방성 에칭 공정을 이용하여 형성될 수 있다.
도 35는 본 발명의 일 실시예에 따른 제 1 복수의 트렌치들을 확대한 이후의 반도체 디바이스를 도시한다. 도 35에 도시된 바와 같이, 제 1 복수의 트렌치들(420)은 등방성 에칭 공정을 이용하여 확대된다.
도 36은 본 발명의 일 실시예에 따른, 확대된 제 1 복수의 트렌치들을 폐쇄한 이후의 반도체 디바이스를 도시한다.
제 1 필 라이너(fill liner)(415)가 기판(10) 위에 증착된다. 일 실시예에서, 제 1 필 라이너(415)는 제 1 복수의 트렌치들(420)로 유입되도록 구성된 산화물을 포함할 수 있다. 일 실시예에서, 제 1 필 라이너(415)는 TEOS(tetra ethyl orthosilicate)를 포함할 수 있다. 제 1 필 라이너(415)는 제 1 복수의 트렌치들(420)내에 공극(void)을 형성한다.
도 37은 본 발명의 일 실시예에 따른, 제 2 복수의 트렌치들을 위한 제 1 필 라이너 및 제 1 하드 마스크층에 개구들을 형성한 이후의 반도체 디바이스를 도시한다. 레지스트층(미도시)이 증착 및 패터닝된다. 패터닝된 레지스트층을 이용하여, 개구들(430)이 제 1 하드 마스크층(410) 및 제 1 필 라이너(415)에 형성된다. 제 2 복수의 트렌치들을 위한 개구(130)가, 제 1 복수의 트렌치들(420)을 위한 개구들 사이에 형성된다.
도 38은 본 발명의 일 실시예에 따른 제 2 복수의 트렌치들을 형성한 이후의 반도체 디바이스를 도시한다. 제 2 복수의 트렌치들(440)은 이방성 에칭 공정을 이용하여 형성된다. 일 실시예에서, 제 2 복수의 트렌치들(440)은 제 1 복수의 트렌치들(420)과 같은 깊이로 형성될 수 있다.
도 39는 본 발명의 일 실시예에 따른, 제 2 복수의 트렌치들을 확대한 이후의 반도체 디바이스를 도시한다. 제 2 복수의 트렌치들(440)은 등방성 에칭 공정을 이용하여 확대되며, 이것은 기판(10)에 대해 선택적이다. 결과적으로, 제 1 필 라이너(415)는 제거되지 않는다. 에칭 프론트(etching front)가 제 1 복수의 트렌치들(420)의 측벽에 도달하는 경우에는, 등방성 에칭이 종료됨으로써, 제 1 복수의 트렌치들(420) 사이에 연결 트렌치들(450)을 형성한다.
도 40은 본 발명의 일 실시예에 따른, 제 2 복수의 트렌치들을 제 2 필 라이너로 충진한 이후의 반도체 디바이스를 도시한다. 제 2 필 라이너(460)는 기판(10) 위에 증착된다. 제 2 필 라이너(460)는 연결 트렌치(450) 내에 공극을 형성할 수 있으며, 연결 트렌치(450)의 측벽들을 라이닝한다. 이에 따라, 제 2 필 라이너(460)는 제 1 필 라이너(415)와 접촉한다. 일 실시예에서, 제 2 필 라이너(460)는 연결 트렌치들(450)로 유입되도록 구성된 산화물을 포함할 수 있다. 일 실시예에서, 제 2 필 라이너(460)는 TEOS(tetra ethyl orthosilicate)를 포함할 수 있다. 각종 실시예들에서, 제 1 필 라이너(415)와 제 2 필 라이너(460)는 동일한 재료로 구성된다.
도 41은 본 발명의 일 실시예에 따른, 후면 캐비티를 형성한 이후의 반도체 디바이스를 도시한다.
후면 하드 마스크(470)는 기판(10)의 후면 상에 증착되어 패터닝 된다. 앞서의 실시예들에서와 같이, 제 1 캐비티(110)가 기판(10)의 후면으로부터 에칭된다. 각종 실시예들에서 제 1 캐비티(110)의 직경은 제 1 복수의 트렌치들(420) 및 연결 트렌치들(450)을 포함하는 트렌치 어레이의 직경보다 작다. 제 1 캐비티(110)는 제 1 복수의 트렌치들(420) 및 연결 트렌치들(450)의 위치와 오정렬될 수 있다. 예를 들어, 실리콘 에칭 화학반응을 받는 경우, 제 1 및 제 2 필 라이너들(415 및 460)의 느리거나 무시할 수 있는 에칭 속도로 인하여, 제 1 캐비티(110)를 형성하는 캐비티 에칭은 제 1 복수의 트렌치들(420) 및 연결 트렌치들(450) 위에서 종료된다.
도 42는 본 발명의 일 실시예에 따른, 멤브레인 층을 릴리즈한 이후의 반도체 디바이스를 도시한다.
제 1 및 제 2 필 라이너들(415 및 460), 과충진 층(230)은 단일의 에칭 공정을 이용하여 제거될 수 있다. 예를 들어, 제 1 및 제 2 필 라이너들(415 및 460), 및 제 1 하드 마스크층(410)은 단일 공정을 이용하여 에칭될 수 있다. 다른 실시예에서는, 제 1 및 제 2 필 라이너들(415 및 460)을 에칭한 이후에, 제 1 하드 마스크층(410)이 에칭될 수도 있다.
도 43 및 도 44는, 전면으로부터 트렌치 어레이를 형성하고 박형화(thinning) 공정 이후에 후면으로부터 트렌치 어레이를 제거하는 것에 의해, 반도체 디바이스를 제조하는 다른 실시예를 도시한다.
이 실시예에서는, 각종 실시예들에 기술된 바와 같이, 박형화 공정이 깊은 에칭 공정(deep etching process) 대신에 이용된다. 박형화 공정은 도 1 내지 도 42에 기술된 임의의 실시예들에서 구현될 수 있다. 일 예시로서, 예를 들어 도 17 내지 도 19에 기술된 바와 같이, 도 43은 기판(10)을 박형화함으로써 복수의 트렌치들(220)의 바닥면을 노출하는 것을 도시한다. 도 20에 도시된 에칭 공정대신에, 그라인딩 공정이 기판(10)을 박형화하는데 사용될 수도 있다. 따라서, 박형화 공정이후에는, 후속공정이 도 21-23에 기술된 실시예를 따름으로써, 도 44에 도시된 제 2 캐비티(120) 및 제 3 캐비티(140)를 형성할 수 있다.
예시적 실시예들을 참조하여 본 발명을 기술하였지만, 본 설명은 한정의 의미로 해석될 것을 의도하지 않는다. 본 설명을 참조할 시에 당업자에게는 본 발명의 예시적 실시예들의 각종 변형과 조합, 그리고 다른 실시예들이 명백할 것이다. 예시로서, 도 1 내지 도 42에 기술된 실시예들은 다른 실시예들에서 서로 조합될 수도 있다. 따라서, 첨부된 청구항들은 이러한 변형들이나 실시예들을 포괄하는 것을 의도한다.
본 발명과 그 이점들을 상세히 기술하였지만, 첨부된 청구항들에 의해 정의되는 본 발명의 사상 및 범위에서 일탈함 없이 각종 변형, 대체 및 개조가 이루어질 수 있음이 인식되어야 한다. 예를 들어, 본 발명의 범위를 유지하면서, 본 명세서에 기술된 다수의 특징들, 기능들, 공정들, 및 재료들이 달라질 수 있음을 당업자는 용이하게 인식할 것이다.
또한, 본 발명의 범위는 본 상세한 설명에서 기술된 공정, 머신, 제조물, 물질 구성, 수단, 방법 및 단계들의 특정 실시예들로 한정될 것을 의도하지 않는다. 당업자가 본 발명의 개시 내용으로부터 용이하게 인식하는 바와 같이, 여기에 개시된 대응 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 이후에 개발될 공정들, 머신들, 제조물, 물질 구성, 수단, 방법들, 또는 단계들은 본 발명에 따라 활용될 수 있다. 따라서, 첨부된 청구항들은 이러한 공정들, 머신들, 제조물, 물질 구성, 수단, 방법들 또는 단계들의 범위를 포함할 것을 의도한다.

Claims (41)

  1. 반도체 디바이스를 형성하는 방법으로서,
    제 1 면과 그 반대편의 제 2 면을 갖는 워크피스의 상기 제 1 면 위에 희생 층(sacrificial layer)을 형성하는 단계와,
    상기 희생 층 위에 멤브레인을 형성하는 단계와,
    상기 제 2 면으로부터 상기 워크피스를 관통하는 관통홀(through hole)을 형성하여 상기 희생 층의 표면을 노출시키는 단계와,
    상기 제 2 면으로부터 상기 희생 층의 적어도 일 부분을 제거하여 상기 멤브레인의 아래에 캐비티를 형성하는 단계―상기 캐비티는 상기 멤브레인에 맞춰 정렬됨―를 포함하는
    반도체 디바이스 형성 방법.
  2. 제 1 항에 있어서,
    상기 멤브레인의 내측벽(inner sidewall)은 상기 희생 층의 외측벽(outer sidewall)과 대향하는
    반도체 디바이스 형성 방법.
  3. 제 1 항에 있어서,
    상기 희생 층을 패터닝하는 단계를 더 포함하는
    반도체 디바이스 형성 방법.
  4. 제 3 항에 있어서,
    상기 패터닝된 희생 층을 형성하는 것은,
    하드 마스크를 이용하여 상기 워크피스의 제 1 면의 일 영역을 노출시키는 것과,
    상기 노출된 영역을 산화시키는 것에 의해 산화물 층을 형성하는 것을 포함하는
    반도체 디바이스 형성 방법.
  5. 제 3 항에 있어서,
    상기 패터닝된 희생 층을 형성하는 것은,
    하드 마스크를 이용하여 상기 워크피스의 제 1 면의 복수의 영역들을 노출시키는 것과,
    상기 노출된 복수의 영역들을 산화시키는 것에 의해 복수의 산화물 영역들을 형성하는 것을 포함하는
    반도체 디바이스 형성 방법.
  6. 제 3 항에 있어서,
    상기 패터닝된 희생 층을 형성하는 것은,
    상기 제 1 면으로부터 상기 워크피스에 복수의 트렌치들을 형성하는 것과,
    충진 재료(fill material)로 상기 복수의 트렌치들을 충진하는 것과,
    상기 제 1 면의 위에 상기 충진 재료를 과충진(overfilling)하는 것과,
    상기 제 1 면 위의 상기 충진 재료를 패터닝하는 것을 포함하는
    반도체 디바이스 형성 방법.
  7. 제 6 항에 있어서,
    상기 복수의 트렌치들은 트렌치들의 매트릭스를 포함하며, 상기 매트릭스 내의 각각의 트렌치는 서로 옆에 배열되는
    반도체 디바이스 형성 방법.
  8. 제 6 항에 있어서,
    상기 복수의 트렌치들은 동심 트렌치들(concentric trenches)을 포함하는
    반도체 디바이스 형성 방법.
  9. 제 6 항에 있어서,
    상기 복수의 트렌치들은,
    트렌치들의 매트릭스―상기 매트릭스 내의 각각의 트렌치는 서로 옆에 배열됨―와,
    상기 트렌치들의 매트릭스 주변에 배열되는 트렌치를 포함하는
    반도체 디바이스 형성 방법.
  10. 제 6 항에 있어서,
    상기 워크피스를 관통하는 관통홀을 에칭하는 것은,
    상기 제 2 면으로부터 상기 워크피스를 에칭하여 상기 복수의 트렌치들의 표면을 노출시키는 것과,
    상기 제 2 면으로부터 상기 복수의 트렌치들 내의 충진 재료를 에칭하는 것에 의해 복수의 필러들(pillars)을 형성하는 것과,
    상기 제 2 면으로부터 상기 복수의 필러들을 에칭하는 것을 포함하는
    반도체 디바이스 형성 방법.
  11. 제 6 항에 있어서,
    상기 워크피스를 관통하는 관통홀을 에칭하는 것은,
    상기 제 2 면으로부터 상기 워크피스를 에칭하여 상기 복수의 트렌치들의 표면을 노출시키는 것과,
    상기 제 2 면으로부터 상기 복수의 트렌치들 사이에 있는 상기 워크피스의 재료를 제거하는 것과,
    상기 제 2 면으로부터 상기 복수의 트렌치들 내의 충진 재료를 에칭하는 것을 포함하는
    반도체 디바이스 형성 방법.
  12. 제 3 항에 있어서,
    상기 제 1 면으로부터 상기 워크피스에 복수의 매립 캐비티들(buried cavities)을 형성하는 단계를 더 포함하고,
    상기 복수의 매립 캐비티들은 상기 패터닝된 희생 층에 맞춰 정렬되는
    반도체 디바이스 형성 방법.
  13. 제 12 항에 있어서,
    상기 워크피스를 관통하는 관통홀을 에칭하는 것은,
    상기 제 2 면으로부터 상기 워크피스를 에칭하여 상기 패터닝된 희생 층의 표면을 노출시키는 것과,
    상기 워크피스의 제 2 면을 등방성 에칭 공정에 노출시킴으로써, 상기 복수의 매립 캐비티들을 결합시키는 것을 포함하는
    반도체 디바이스 형성 방법.
  14. 제 3 항에 있어서,
    상기 희생 층을 형성하는 단계는,
    상기 제 1 면으로부터 상기 워크피스에 제 1 복수의 트렌치들을 형성하는 것과,
    상기 제 1 복수의 트렌치들을 제 1 유전체 층으로 충진하는 것―상기 제 1 유전체 층은 상기 제 1 복수의 트렌치들의 각각을 밀봉하여 제 1 복수의 매립 캐비티들을 형성함―과,
    상기 제 1 면으로부터 상기 워크피스에 제 2 복수의 트렌치들을 형성하는 것―상기 제 2 복수의 트렌치들의 각각의 트렌치는 상기 제 1 복수의 트렌치들의 인접 트렌치들 사이에 배치됨―과,
    상기 제 2 복수의 트렌치들을 제 2 유전체 층으로 충진하는 것―상기 제 2 유전체 층은 상기 제 2 복수의 트렌치들의 각각을 밀봉하여 제 2 복수의 매립 캐비티들을 형성함―과,
    상기 워크피스의 제 1 면의 위에 있는 상기 제 2 유전체 층의 상단면을 평탄화하는 것을 포함하는
    반도체 디바이스 형성 방법.
  15. 제 14 항에 있어서,
    상기 제 1 복수의 트렌치들은 트렌치들의 제 1 매트릭스를 포함하되, 상기 제 1 매트릭스의 각각의 트렌치는 서로 옆에 배열되고,
    상기 제 2 복수의 트렌치들은 트렌치들의 제 2 매트릭스를 포함하되, 상기 제 2 매트릭스의 각각의 트렌치는 서로 옆에 배열되는
    반도체 디바이스 형성 방법.
  16. 제 15 항에 있어서,
    상기 제 2 매트릭스는 상기 제 1 매트릭스에 대하여 엇갈려져 있는(staggered)
    반도체 디바이스 형성 방법.
  17. 제 14 항에 있어서,
    상기 제 1 복수의 트렌치들은 제 1 동심 트렌치들을 포함하고,
    상기 제 2 복수의 트렌치들은 제 2 동심 트렌치들을 포함하는
    반도체 디바이스 형성 방법.
  18. 제 14 항에 있어서,
    상기 제 2 면으로부터 상기 워크피스를 관통하는 관통홀을 에칭하는 것은,
    상기 워크피스를 관통하는 제 1 홀을 에칭하는 것―상기 제 1 홀은 상기 제 1 복수의 트렌치들에서의 상기 제 1 유전체 층의 바닥면과 상기 제 2 복수의 트렌치들에서의 상기 제 2 유전체 층의 바닥면을 노출시킴―과,
    상기 제 1 복수의 트렌치들에서의 제 1 유전체 층과 상기 제 2 복수의 트렌치들에서의 제 2 유전체 층을 에칭하는 것을 포함하는
    반도체 디바이스 형성 방법.
  19. 반도체 디바이스를 형성하는 방법으로서,
    제 1 면과 그 반대편의 제 2 면을 갖는 워크피스의 상기 제 1 면으로부터, 상기 워크피스에 충진 재료를 포함하는 복수의 트렌치들을 형성하는 단계와,
    상기 복수의 트렌치들 위에 제 1 희생 층을 형성하는 단계와,
    상기 제 1 희생 층 위에 멤브레인을 형성하는 단계와,
    상기 제 2 면으로부터, 상기 복수의 트렌치들에서 상기 충진 재료를 제거하여 상기 제 1 희생 층의 표면을 노출시키는 단계와,
    상기 제 1 희생 층의 적어도 일 부분을 제거하는 단계를 포함하는
    반도체 디바이스 형성 방법.
  20. 제 19 항에 있어서,
    상기 멤브레인 위에 제 2 희생 층을 형성하는 단계를 더 포함하고,
    상기 멤브레인을 릴리즈하는 것(releasing)은 상기 제 2 희생 층의 적어도 일 부분을 제거하는 것을 포함하는
    반도체 디바이스 형성 방법.
  21. 제 19 항에 있어서,
    상기 복수의 트렌치들은 트렌치들의 매트릭스를 포함하고, 상기 매트릭스 내의 각각의 트렌치는 서로 옆에 배열되는
    반도체 디바이스 형성 방법.
  22. 제 19 항에 있어서
    상기 복수의 트렌치들은 동심 트렌치들을 포함하는
    반도체 디바이스 형성 방법.
  23. 제 19 항에 있어서,
    상기 복수의 트렌치들은,
    트렌치들의 매트릭스―상기 매트릭스 내의 각각의 트렌치는 서로 옆에 배열됨―와,
    상기 트렌치들의 매트릭스 주변에 배열되는 트렌치를 포함하는
    반도체 디바이스 형성 방법.
  24. 제 19 항에 있어서,
    상기 워크피스를 관통하는 관통홀을 에칭하는 것은,
    상기 제 2 면으로부터 상기 워크피스를 이방성 에칭하여 상기 복수의 트렌치들의 표면을 노출시키는 것과,
    상기 제 2 면으로부터 상기 복수의 트렌치들 내의 충진 재료를 에칭하는 것에 의해 복수의 필러들을 형성하는 것과,
    상기 제 2 면으로부터 상기 복수의 필러들을 에칭하는 것을 포함하는
    반도체 디바이스 형성 방법.
  25. 제 19 항에 있어서,
    상기 워크피스를 관통하는 관통홀을 에칭하는 것은,
    상기 제 2 면으로부터 상기 워크피스를 이방성 에칭하여 상기 복수의 트렌치들의 표면을 노출시키는 것과,
    상기 제 2 면으로부터 상기 복수의 트렌치들 사이에 있는 상기 워크피스의 재료를 제거하는 것과,
    상기 제 2 면으로부터 상기 복수의 트렌치들 내의 충진 재료를 에칭하는 것을 포함하는
    반도체 디바이스 형성 방법.
  26. 반도체 디바이스로서,
    제 1 면과 그 반대편의 제 2 면을 갖는 기판에 배치된 제 1 캐비티―상기 제 1 캐비티는 제 1 면으로부터 기판 내로 연장됨―와,
    상기 기판에 배치된 제 2 캐비티―상기 제 2 캐비티는 상기 제 2 면으로부터 상기 제 1 캐비티로 연장되어 연속적인 캐비티를 형성하고, 상기 제 1 캐비티는 제 1 중심점을 포함하고, 상기 제 2 캐비티는 제 2 중심점을 포함하며, 상기 제 1 캐비티는 상기 제 2 캐비티와 적어도 부분적으로 겹침―와,
    상기 기판의 제 2 면 위에 배치된 가동 멤브레인 층(moveable membrane layer)―상기 가동 멤브레인 층의 가동 부분은 제 3 중심점을 포함하며, 상기 제 3 중심점과 상기 제 2 중심점은 정렬됨―을 포함하는
    반도체 디바이스.
  27. 제 26 항에 있어서,
    상기 제 2 면에 평행한 평면을 따라서, 상기 제 1 중심점이 상기 제 2 중심점으로부터 이격되어 있는
    반도체 디바이스.
  28. 제 26 항에 있어서,
    상기 제 1 캐비티와 상기 제 2 캐비티는, 상기 제 2 면에 평행한 평면을 따라 상이한 임계 치수를 갖는
    반도체 디바이스.
  29. 제 26 항에 있어서,
    상기 가동 멤브레인 층과 상기 제 2 캐비티 사이에서 상기 기판의 제 2 면 위에 배치된 제 3 캐비티를 더 포함하는
    반도체 디바이스.
  30. 제 29 항에 있어서,
    상기 제 3 캐비티는 제 4 중심점을 포함하며, 상기 제 4 중심점과 상기 제 2 중심점은 정렬되는
    반도체 디바이스.
  31. 제 29 항에 있어서,
    상기 가동 멤브레인 층의 내측벽은 상기 제 3 캐비티에 대향하는
    반도체 디바이스.
  32. 반도체 디바이스를 형성하는 방법으로서,
    제 1 면과 그 반대편의 제 2 면을 갖는 워크피스에 제 1 희생 층을 형성하는 단계와,
    상기 워크피스의 제 1 면 위에 제 2 희생 층을 형성하는 단계―상기 제 2 희생 층은 상기 제 1 희생 층에 정렬됨―와,
    상기 제 2 희생 층 위에 멤브레인을 형성하는 단계와,
    상기 제 2 희생 층의 표면을 노출시키는 단계와,
    상기 제 1 희생 층 및 상기 제 2 희생 층의 적어도 일 부분을 제거하여 상기 멤브레인의 아래에 캐비티를 형성하는 단계―상기 캐비티는 상기 멤브레인에 맞춰 정렬됨―를 포함하는
    반도체 디바이스 형성 방법.
  33. 제 32 항에 있어서,
    상기 제 2 희생 층의 표면을 노출시키는 단계는, 상기 제 2 면으로부터 상기 워크피스를 박형화(thinning)하는 것을 포함하는
    반도체 디바이스 형성 방법.
  34. 제 32 항에 있어서,
    상기 제 2 희생 층의 표면을 노출시키는 단계는, 상기 제 2 면으로부터 상기 워크피스에 홀(hole)을 에칭하는 것을 포함하는
    반도체 디바이스 형성 방법.
  35. 제 32 항에 있어서,
    상기 제 1 희생 층을 형성하는 단계는, 상기 워크피스에 복수의 트렌치들을 형성하고 상기 복수의 트렌치들을 충진하는 것을 포함하는
    반도체 디바이스 형성 방법.
  36. 반도체 디바이스를 형성하는 방법으로서,
    제 1 면과 그 반대편의 제 2 면을 갖는 워크피스의 상기 제 1 면 위에 희생 층을 형성하는 단계와,
    상기 희생 층 위에 멤브레인을 형성하는 단계와,
    상기 제 2 면으로부터 상기 워크피스를 박형화(thinning)하는 단계와,
    상기 워크피스를 박형화한 이후에, 상기 희생 층의 적어도 일 부분을 제거하여 상기 멤브레인의 아래에 캐비티를 형성하는 단계―상기 캐비티는 상기 멤브레인에 맞춰 정렬됨―를 포함하는
    반도체 디바이스 형성 방법.
  37. 제 36 항에 있어서,
    상기 희생 층을 패터닝하는 단계를 더 포함하며,
    상기 패터닝된 희생 층을 형성하는 것은,
    하드 마스크를 이용하여 상기 워크피스의 제 1 면의 일 영역을 노출시키는 것과,
    상기 노출된 영역을 산화시키는 것에 의하여 산화물 층을 형성하는 것을 포함하는
    반도체 디바이스 형성 방법.
  38. 제 36 항에 있어서,
    상기 희생 층을 패터닝하는 단계를 더 포함하며,
    상기 패터닝된 희생 층을 형성하는 것은,
    하드 마스크를 이용하여 상기 워크피스의 제 1 면의 복수의 영역들을 노출시키는 것과,
    상기 노출된 복수의 영역들을 산화시키는 것에 의하여 복수의 산화물 영역들을 형성하는 것을 포함하는
    반도체 디바이스 형성 방법.
  39. 제 36 항에 있어서,
    상기 희생 층을 패터닝하는 단계를 더 포함하며,
    상기 패터닝된 희생 층을 형성하는 것은,
    상기 제 1 면으로부터 상기 워크피스에 복수의 트렌치들을 형성하는 것과,
    상기 복수의 트렌치들을 충진 재료로 충진하는 것과,
    상기 제 1 면 위에 상기 충진 재료를 과충진하는 것과,
    상기 제 1 면 위의 상기 충진 재료를 패터닝하는 것을 포함하는
    반도체 디바이스 형성 방법.
  40. 제 36 항에 있어서,
    상기 희생 층을 패터닝하는 단계와,
    상기 제 1 면으로부터 상기 워크피스에 복수의 매립 캐비티들을 형성하는 단계를 더 포함하고,
    상기 복수의 매립 캐비티들은 상기 패터닝된 희생 층에 맞춰 정렬되는
    반도체 디바이스 형성 방법.
  41. 제 36 항에 있어서,
    상기 희생 층을 형성하는 단계는,
    상기 제 1 면으로부터 상기 워크피스에 제 1 복수의 트렌치들을 형성하는 것과,
    상기 제 1 복수의 트렌치들을 제 1 유전체 층으로 충진하는 것―상기 제 1 유전체 층은 상기 제 1 복수의 트렌치들의 각각을 밀봉하여 제 1 복수의 매립 캐비티들을 형성함―과,
    상기 제 1 면으로부터 상기 워크피스에 제 2 복수의 트렌치들을 형성하는 것―상기 제 2 복수의 트렌치들의 각각의 트렌치는 상기 제 1 복수의 트렌치들의 인접 트렌치들 사이에 배치됨―과,
    상기 제 2 복수의 트렌치들을 제 2 유전체 층으로 충진하는 것―상기 제 2 유전체 층은 상기 제 2 복수의 트렌치들의 각각을 밀봉하여 제 2 복수의 매립 캐비티들을 형성함―과,
    상기 워크피스의 상기 제 1 면 위에 있는 상기 제 2 유전체 층의 상단면을 평탄화하는 것을 포함하는
    반도체 디바이스 형성 방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5177311B1 (ja) * 2012-02-15 2013-04-03 オムロン株式会社 静電容量型センサ及びその製造方法
US9617144B2 (en) 2014-05-09 2017-04-11 Invensense, Inc. Integrated package containing MEMS acoustic sensor and environmental sensor and methodology for fabricating same
CN105502277A (zh) * 2014-09-24 2016-04-20 中芯国际集成电路制造(上海)有限公司 一种mems麦克风及其制作方法和电子装置
US10023461B2 (en) 2014-10-31 2018-07-17 Stmicroelectronics S.R.L. Microintegrated encapsulated MEMS sensor with mechanical decoupling and manufacturing process thereof
US10315224B2 (en) * 2015-05-20 2019-06-11 uBeam Inc. Ultrasonic transducer
US10065854B2 (en) 2015-05-20 2018-09-04 uBeam Inc. Membrane bonding with photoresist
US10058892B2 (en) 2015-05-20 2018-08-28 uBeam Inc. Membrane bonding
CN106957044B (zh) * 2016-01-08 2019-09-27 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制造方法和电子装置
JP6568644B2 (ja) * 2016-03-18 2019-08-28 株式会社日立製作所 メンブレンデバイスの製造方法、メンブレンデバイス、および、ナノポアデバイス
DE102016216207A1 (de) 2016-08-29 2018-03-01 Robert Bosch Gmbh Verfahren zum Herstellen eines mikromechanischen Sensors
CN109151690B (zh) * 2017-06-27 2021-04-09 中芯国际集成电路制造(上海)有限公司 麦克风的制造方法
DE102017214786A1 (de) * 2017-08-23 2019-02-28 Infineon Technologies Ag MEMS-Sensoren, Verfahren zum Bereitstellen derselben und Verfahren zum Messen eines Fluidbestandteils
IT201700124348A1 (it) * 2017-10-31 2019-05-01 St Microelectronics Srl Dispositivo mems di tipo piezoelettrico con membrana sospesa e relativo processo di fabbricazione
DE102019128767B4 (de) 2019-10-24 2021-06-10 Tdk Corporation MEMS-Mikrofon und Herstellungsverfahren
CN110868681B (zh) * 2019-11-29 2021-09-14 绍兴中芯集成电路制造股份有限公司 Mems麦克风翘曲补偿方法和mems麦克风晶圆
US11180363B2 (en) * 2020-02-07 2021-11-23 Taiwan Semiconductor Manufacturing Company Limited Outgassing material coated cavity for a micro-electro mechanical system device and methods for forming the same
DE102020108433B4 (de) 2020-03-26 2023-05-04 Tdk Corporation Vorrichtung mit einer Membran und Herstellungsverfahren
CN111770423A (zh) * 2020-06-24 2020-10-13 杭州士兰集昕微电子有限公司 微型麦克风及微型麦克风的制造方法
US20220259037A1 (en) 2021-02-12 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Arched Membrane Structure for MEMS Device
CN113613153B (zh) * 2021-08-27 2023-03-14 歌尔微电子股份有限公司 背极板和麦克风
EP4201872A1 (en) * 2021-12-23 2023-06-28 Audio Pixels Ltd. Microsystem and manufacturing method
DE102022111943B3 (de) * 2022-05-12 2023-05-25 Jenoptik Optical Systems Gmbh Verfahren und Trägersubstrat zur Herstellung eines Halbleiterbauelementes
DE102022117679A1 (de) 2022-07-14 2024-01-25 OQmented GmbH Verfahren zur herstellung eines schichtaufbaus für eine mems-vorrichtung und mems-vorrichtung mit einem derartigen schichtaufbau

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5335210A (en) * 1992-10-28 1994-08-02 The Charles Stark Draper Laboratory Inc. Integrated liquid crystal acoustic transducer
DE10144847A1 (de) 2001-09-12 2003-03-27 Infineon Technologies Ag Verfahren zur Herstellung einer Membran
DE10160830A1 (de) * 2001-12-11 2003-06-26 Infineon Technologies Ag Mikromechanische Sensoren und Verfahren zur Herstellung derselben
US7253016B2 (en) * 2002-05-15 2007-08-07 Infineon Technologies Ag Micromechanical capacitive transducer and method for producing the same
DE102004011144B4 (de) * 2004-03-08 2013-07-04 Infineon Technologies Ag Drucksensor und Verfahren zum Betreiben eines Drucksensors
CN100596241C (zh) * 2004-05-27 2010-03-24 李韫言 单晶硅微机械加工的电容式麦克风及其制造方法
US7449356B2 (en) * 2005-04-25 2008-11-11 Analog Devices, Inc. Process of forming a microphone using support member
JP4215076B2 (ja) * 2006-07-10 2009-01-28 ヤマハ株式会社 コンデンサマイクロホン及びその製造方法
JP4144640B2 (ja) * 2006-10-13 2008-09-03 オムロン株式会社 振動センサの製造方法
US7588993B2 (en) * 2007-12-06 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment for backside illumination sensor
CN202116291U (zh) * 2008-07-11 2012-01-18 罗姆股份有限公司 Mems设备
US20100065930A1 (en) * 2008-09-18 2010-03-18 Rohm Co., Ltd. Method of etching sacrificial layer, method of manufacturing MEMS device, MEMS device and MEMS sensor
US20100084721A1 (en) * 2008-10-02 2010-04-08 Mingching Wu Micro-Electromechanical System Microstructure
JPWO2010079574A1 (ja) * 2009-01-09 2012-06-21 パナソニック株式会社 Ｍｅｍｓデバイス
GB2467777B (en) * 2009-02-13 2011-01-12 Wolfson Microelectronics Plc MEMS device and process
US8617960B2 (en) * 2009-12-31 2013-12-31 Texas Instruments Incorporated Silicon microphone transducer
EP2363717B1 (en) * 2010-02-12 2012-11-14 Nxp B.V. Accelerometer and production method
US8921144B2 (en) * 2010-06-25 2014-12-30 International Business Machines Corporation Planar cavity MEMS and related structures, methods of manufacture and design structures
US8633553B2 (en) * 2010-07-26 2014-01-21 Stmicroelectronics S.R.L. Process for manufacturing a micromechanical structure having a buried area provided with a filter
CN102530831B (zh) * 2010-12-27 2014-05-21 上海丽恒光微电子科技有限公司 Mems器件的制作方法
US8354729B2 (en) * 2010-12-27 2013-01-15 Industrial Technology Research Institute Gas sensor and manufacturing method thereof
US8975107B2 (en) * 2011-06-16 2015-03-10 Infineon Techologies Ag Method of manufacturing a semiconductor device comprising a membrane over a substrate by forming a plurality of features using local oxidation regions
US8455963B1 (en) * 2011-12-02 2013-06-04 Texas Instruments Incorporated Low frequency CMUT with vent holes

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