JP2011115940A - 半導体素子の製造方法および半導体素子 - Google Patents
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Abstract
【課題】ＭＥＭＳ、ＮＥＭＳなどの半導体素子を封入する方法、および空隙を形成する方法、および関連した素子を提供する。
【解決手段】半導体素子を製造する方法は、非平坦な立体形状を有し、実質的な地形変動を含む主面を備えた基板を用意することと、上面および下面を有する第１キャップ層を主面の上に形成することとを含む。第１キャップ層の形成の際、第１キャップ層に局所欠陥が導入され、局所欠陥は、実質的な地形変動に対応した場所に位置決めされており、局所欠陥は、所定の流体が通過できるのに適している。
【選択図】図１−３
【解決手段】半導体素子を製造する方法は、非平坦な立体形状を有し、実質的な地形変動を含む主面を備えた基板を用意することと、上面および下面を有する第１キャップ層を主面の上に形成することとを含む。第１キャップ層の形成の際、第１キャップ層に局所欠陥が導入され、局所欠陥は、実質的な地形変動に対応した場所に位置決めされており、局所欠陥は、所定の流体が通過できるのに適している。
【選択図】図１−３
Description
本開示は、マイクロエレクトロニクスプロセス技術に関し、特に、マイクロおよびナノ電気機械システム（ＭＥＭＳおよびＮＥＭＳ）プロセス技術に関する。さらに、本開示は、基板に形成された開口を閉止するための方法、特に、ＭＥＭＳ素子およびＮＥＭＳ素子の封入(encapsulation)プロセスに関する。
マイクロエレクトロニクス素子において、ある層に形成された開口の閉止がしばしば必要になり、これらの開口を通じて到達できる空洞を封止し、素子の追加処理および使用の際にこの空洞の環境を保存するためである。
あるエリアが、バイポーラトランジスタや高電圧素子などの素子間、あるいは相互接続ライン間に分離溝を形成するフィールドである。これらの絶縁特性を改善するために、これらの溝は、低い誘電率を有するガス、好ましくは、大気で充填されている。欧州特許出願ＥＰ１６７２６８７号は、これらの絶縁溝を形成するための方法を開示しており、エアギャップとしても知られている。基板にエアギャップを形成するためのこの方法は、基板に孔をパターン形成するステップと、この孔を犠牲材料で部分的に充填するステップと、孔の未充填部分の側壁にスペーサを形成し、開口を局所的に狭くするステップと、狭くなった開口を通じて犠牲材料の少なくとも一部を除去するステップと、狭くなった開口および周囲のスペーサの上に封止層を堆積することによって開口を封止するステップとを含む。
他のエリアが、良好な性能または許容できる動作寿命を確保するために真空下または制御された環境および圧力下での封入をしばしば必要とするマイクロ電気機械システム（ＭＥＭＳ）のフィールドである。封入は、素子に対するダメージを引き起こすＭＥＭＳ素子の封止材料の堆積なしで、実施する必要がある。
最もよくある手法は、ウエハボンディングをベースとしている。ここで、封止は、リフロー可能な材料を用いて２つのウエハ（素子ウエハおよびキャップウエハ）を共に接続することによって行われる。
代替として、封入は、表面マイクロ加工の膜(membrane)の製造および封止によって実施できる。コンフォーマル(conformal)ＬＰＣＶＤ（減圧化学気相成長）膜の使用は、低圧での封入のための知られた方法である。ＭＥＭＳ素子を備える空洞の封止は、コンフォーマル膜を堆積する際に行われる。従って、封止されたＭＥＭＳ素子の環境および圧力は、堆積チャンバのものである。
しかしながら、薄膜の堆積によって、大気圧オーダーまでのより高い圧力、時には大気圧で封止する方法はよく知られていない。さらに、これらの大気圧テクニックの多くは、空洞内部の材料堆積を防止していない。ＭＥＭＳ素子は、極めて脆弱になることがあり、素子上の材料堆積は回避することが好ましい。ＭＥＭＳ素子上での材料堆積は、素子の質量および共振周波数を変化させることもあり、これも回避する必要がある。
典型的には現行の手法を用いて封止膜に設けられる開口は、エッチングされているため、かなり大きいことがある。開口のエッチングは、さらにパターニング工程、マスキング工程などを必要とし、これらは封入の全体プロセスを複雑にする。こうした開口は、大部分は犠牲材料エッチャントが膜の下方に到達するのを可能にするために設けられる。膜は、犠牲材料によって一時的に支持されており、その結果、少なくとも局所的に犠牲材料を溶解または除去し、膜を放出する。こうした犠牲材料の使用は、パッケージ化およびＭＥＭＳ処理技術においてオーバーハング構造を製造する際の先行技術である。
欧州特許第ＥＰ１４３３７４１号では、リフロー材料を用いて膜の開口を封止するための方法が記載されている。該方法は、リフロー時に熱的に安定した中間層を膜の上に堆積させ、これによりカラー(collar)または肩の形成によって封止される開口を狭くすることと、第１組の圧力および環境条件の下でリフローまたは封止層を中間層の上に堆積させ、開口をさらに部分的に閉止することと、第２組の圧力および環境条件の下でリフローまたは封止層をリフローして、開口を覆うリフロー層によって開口を閉止することと、を含む。
欧州特許第ＥＰ１８４３９７１号では、膜の下方にある犠牲材料を除去する方法が開示される。該方法は、犠牲材料の層を堆積することと、犠牲材料の上に膜を直接に設けることと、他の処理ステップで膜を多孔性にして、膜の前面から後面へ延びる孔及び／又は穴を形成することと、犠牲材料を除去するために、膜を通じて犠牲材料エッチャントによって犠牲層が少なくとも部分的に除去されまで犠牲材料エッチャントを適用することと、を含む。
特に、ゼロレベルまたはウエハレベルのパッケージ手法にとって、開口の閉止のための代替の方法についてのニーズが存在している。これは、先行技術の処理シーケンスを簡略化し、封止材料を、開口を通じて到達できるエリア、例えば、封止膜の下方にある、例えば、ＭＥＭＳ素子などの脆弱な物体を含む空洞に侵入させるリスクを低減する。
（本開示の要旨）
さらに、「第１」「第２」「第３」などの用語を用いた場合、これは、連続した順または時間順を想定することを必ずしも意味していない。
用語「備える、含む(comprising)」は、他の要素またはステップを除外していないものと解釈すべきである。
本開示の目的は、半導体素子を製造するための方法を提供することであり、該方法は、開口の閉止ステップを含む。本開示の目的は、半導体素子、例えば、マイクロおよびナノ電気機械システム（ＭＥＭＳおよびＮＥＭＳ）の封入の方法、および空隙を形成する方法、および関連した素子を提供することである。
本開示の第１態様によれば、半導体素子を製造する方法が開示される。該方法は、
・非平坦な立体形状(topography)を有し、実質的な地形変動を含む主面を備えた基板を用意することと、
・上面および下面を有する第１キャップ層を主面の上に形成することとを含み、
第１キャップ層の形成の際、第１キャップ層に局所欠陥が導入され、局所欠陥は、実質的な地形変動に対応した場所に位置決めされており、局所欠陥は、所定の流体(fluida)が通過できるのに適している。
・非平坦な立体形状(topography)を有し、実質的な地形変動を含む主面を備えた基板を用意することと、
・上面および下面を有する第１キャップ層を主面の上に形成することとを含み、
第１キャップ層の形成の際、第１キャップ層に局所欠陥が導入され、局所欠陥は、実質的な地形変動に対応した場所に位置決めされており、局所欠陥は、所定の流体(fluida)が通過できるのに適している。
局所欠陥は、好ましくは、所定の流体が第１キャップ層を通って案内されるに適している。局所欠陥は、好ましくは、第１キャップ層の上面から第１キャップ層の下面へ延びる通路を形成するように部分的に形成できる。
欠陥は、異なる性質のものでもよい。欠陥の性質は、例えば、キャップ層の局所多孔性の性質によって生じた、キャップ層材料の局所密度を含むようにできる。
本開示の第１態様によれば、局所欠陥または通路が、限定された数の区画(section)に形成され、第１キャップ層の水平方向、即ち、第１キャップ層の表面と平行な方向に実質的に閉じ込められる。第１キャップ層は、この限定された数の区画に隣接して、少なくとも１つの水平に閉じ込められた区画をさらに備え、これは、本質的に無欠陥または本質的に無孔性または欠陥を含まない局所通路を分離して、第１キャップ層の上面から第１キャップ層の下面へ延びる通路を形成するようにしたものであり、流体を第１キャップ層を通って案内するに適している。
局所欠陥、局所孔または局所多孔性は、好ましくは、第１キャップ層の形成ステップの際、即ち、層の形成後にこうした欠陥を導入するのに適した特別なステップ無しで形成される。
局所欠陥のみの存在または形成、例えば、主として無孔性でもよい第１キャップ層（無孔性部分を含むキャップ層）へ導入される局所欠陥または局所多孔性の存在または形成は、完全に多孔性のキャップ層が提供される方法と比べて、ある利点をもたらすことに留意すべきである。完全に多孔性である層、例えば、多孔性のシリコンゲルマニウムキャップ層は、ＨＦが、膜層の前面と第１キャップ層との間の界面に到達できるようになり、第１キャップ層の不良接着または剥離をもたらす可能性がある。さらに、完全に多孔性のキャップ層を有することは、追加の主として無孔性のキャップ層内に局所欠陥のみまたは局所多孔性領域を含むキャップ層とは反対に、流体（例えば、ＨＦなどのエッチング剤）が、キャップ層に沿って、その存在が不要であるウエハ上の場所に向けて拡散することを可能にするであろう。
第１キャップ層は、好ましくは、堆積によって形成される。
本開示の第１態様の好ましい実施形態によれば、第１キャップ層の形成は、方向性堆積(directional deposition)手法を用いて層を堆積することを含む。
第１キャップ層は、例えば、プラズマ気相堆積（ＰＶＤ）、蒸着(evaporation)またはプラズマ化学気相成長法（ＰＥＣＶＤ）などの堆積手法によって堆積できる。
それは、ウエハまたは基板の主前面において実質的に直交する堆積角度で堆積可能である。
非平坦な立体形状(topography)を有する表面に、キャップ層を方向性堆積手法で堆積した場合、下地表面の立体形状が大きく変動している場所で（またはこれに隣接して）不規則な積み上げ(stacking)プロセスが発生する。本開示の目的のため、非平坦な立体形状を有する層または表面は、少なくとも完全に平坦でない層として見るべであり、これは、下地のウエハまたは基板の主前面に対して、前面の配向において実質的な変動を含む。
好ましくは、層または表面は、少なくとも１つの凹所(recess)またはスルーホールを含み、凹所またはスルーホールは、下地の基板主面の表面に対して４５度超、５０度超、５５度超、６０度超、６５度超、７０度超、７５度超、８０度超、８５度超、または実質的に垂直な角度αで傾斜配向した、少なくとも１つの側壁を含む。これにより、良好に局所化した多孔性構造が、例えば、第１キャップ層に導入可能になり、多孔性構造は、エッチング剤の分子の通過、例えば、フッ化水素（ＨＦ）気相分子の分子の通過を可能にする寸法（１〜２０ｎｍのオーダーと予想される）を有する孔を含む。こうして凹所またはスルーホールの側壁に隣接して、欠陥を設置または存在させることが可能である。
第１キャップ層の厚さは、好ましくは、５０ｎｍ〜１μｍである。好ましい実施形態によれば、第１キャップ層は、ゲルマニウム、シリコン、シリコンゲルマニウムを含む。
該方法は、好ましくは、基板またはウエハ上で、例えば、シリコンまたはゲルマニウム、あるいは原理上は任意のウエハ上で実施できる。
本開示の第１態様の好ましい実施形態によれば、本開示の第１態様の前述した実施形態の何れもが、実質的な地形変動の場所が予め決定されているようにできる。
第１キャップ層について下地表面の所定の立体形状を設けることによって、欠陥の生成場所、例えば、局所多孔性を極めて高いレベルに制御することができることに留意すべきである。
局所欠陥は、欠陥の所定場所に応じて下地表面の地形変動を設けることによって、所定の場所に導入できる。立体形状は、少なくとも１つまたは多数の凹所、スルーホールまたは溝によって規定できる。
本開示の第１態様の好ましい実施形態によれば、本開示の第１態様の前述した実施形態の何れもが、非平坦な立体形状を有する主面を備えた基板を用意することは、基板上に犠牲層を設けることを含み、犠牲層の少なくとも一部は、第１キャップ層での局所欠陥と隣接するように配置され、局所欠陥は、犠牲層のための除去剤が通過できるのに適しているようにできる。所定の場所は、好ましくは、犠牲層がキャップ層の下方で除去される場所に対応するようにできる。
犠牲層は、堆積、例えば、化学気相成長法（ＣＶＤ）、プラズマが高密度プラズマ（ＨＤＰ）になるプラズマ化学気相成長法（ＰＥＣＶＤ）、あるいはまたはスピンコートによって形成できる。
犠牲層は、好ましくは、得られる半導体素子において、マイクロ空洞(cavity)が配置され、または溝が充填または形成される場所に配置される。
犠牲層は、シリコン酸化物（ＳｉＯ２）を含むことができるが、他の犠牲材料も除外されない。犠牲層を形成するためのこうした他の犠牲材料の例は、レジスト、Ａｌなどの金属層、Ｇｅ層またはＳｉ層である。
犠牲層は、原理上、任意の厚さにできるが、その厚さは、好ましくは、ＭＥＭＳ素子の下方では１〜５マイクロメータであり、ＭＥＭＳ素子と封入層の間では１〜５マイクロメータである。さらに、犠牲層は、エッチングした溝、およびＭＥＭＳ構造層の孔にも配置される。
犠牲層が第１キャップ層にある局所欠陥を通じて除去される実施形態において、流体(fluida)は除去剤を含む。それは、例えば、水またはエタノールに溶解したＨＦ、バッファＨＦまたは気相ＨＦを含み、第１キャップ層を通じて犠牲層に向けて案内されるものであり、犠牲層と除去剤／犠牲層の溶解元素との反応生成物が第１キャップ層を通じて外部に（例えば、実質的に反対方向に）案内されるのに適している。
キャップ層の下方にある犠牲層は、ある実施形態によれば、例えば、マイクロ電気機械システム（ＭＥＭＳ）素子などのデバイスを含むマイクロ空洞を規定する。
好ましい実施形態によれば、犠牲層の少なくとも一部の除去プロセスは、犠牲層の所定部分を除去するために継続期間が制御される除去またはエッチングプロセスを含む。
エッチングプロセス、より一般的には除去プロセスの継続期間を制限することによって、例えば、犠牲層を完全に除去することなく、第１キャップ層の下方に空隙を設置できる。これは、ある応用、例えば、マイクロフォンの生産プロセスにとって有用になる。
本開示の第１態様の好ましい実施形態によれば、本開示の第１態様の前述した実施形態の何れもが、非平坦な立体形状を有する主面を備えた基板を用意することは、実質的な地形変動を含む膜層を基板上に設けることを含むようにできる。
本開示の有利な実施形態によれば、膜層は、除去剤ではほとんど除去できない材料（膜材料）を含む。少なくとも１つの凹所は、膜層を通って延びる孔であるスルーホールを含んでもよい。スルーホールの位置は、好ましくは、局所欠陥が、膜層の上に設けられる第１キャップ層に導入される場所に対応（またはこれに隣接）している。凹所またはスルーホールの側壁は、好ましくは、上記堆積キャップ層において局所欠陥の場所を規定している。これらの側壁は、ウエハ上の前主面に対して実質的に直交している。
局所欠陥は、膜層またはそれより下方の犠牲層のパターニングの精度と相関し、またはその関数である精度で、第１キャップ層の所定部分に制限できる。これは、凹所及び／又は孔及び／又は溝を膜層または犠牲層に設けるために用いられるリソグラフ手法での精度の関数となり得る。孔を含むと考えられる欠陥を含む第１キャップ層の領域は、１マイクロメータの精度で規定できる。
本開示の更なる実施形態によれば、膜層でのスルーホールまたは凹所は、膜層の前主面の上方に延びていない平均レベルまで、犠牲材料で少なくとも部分的に充填できる。好ましくは、それは、膜層の前面より下方にある平均レベルまで充填できる。孔または凹所の充填は、異なるサブプロセスを含んでもよく、例えば、最初に第２犠牲層をウエハ全体に渡って堆積可能であり、これは、第２犠牲層を前主面から除去して、第２犠牲材料の一部だけを孔または凹所の中に残すためにエッチングバックが可能である。
本開示の実施形態によれば、第１キャップ層を膜層の上部または上方に設けた場合、膜層でのスルーホールは第１キャップ層の材料で少なくとも部分的にまたは完全に充填可能である。後者の実施形態は、膜層の厚さが比較的小さく、例えば、１マイクロメータ未満である場合、好都合に用いられる。
膜層での凹所またはスルーホールが追加の犠牲材料（第１犠牲層に含まれる材料、例えば、シリコン酸化物、と同じにできる）で少なくとも部分的に充填される、本開示の実施形態によれば、本開示の実施形態に係る方法は、スルーホールまたは凹所での犠牲層の上面に配置された追加の凹所を設けることを含んでもよい。少なくとも１つのこうした追加の凹所は設置可能であるが、複数のこうした凹所が、スルーホールでの犠牲層の上面での所定場所に設置可能である。
ある状況では、孔内の犠牲材料のエッチングバック処理は、孔の中心部および孔の側壁の近くまたは近接して、凹所を自動的に導入することがある。
本開示の態様によれば、エッチング剤の付与時間または継続時間を制御することによって。第１キャップ層の下方および、膜層の下方と層内にある犠牲層または材料の一部だけが除去される。
好ましい実施形態によれば、除去剤は、ＨＦを含み、あるいは、ほぼＨＦからなる。ＨＦは、Ｓｉ酸化物犠牲層を除去することになる。他の例は、レジスト犠牲層を使用した場合には酸素プラズマであり、ゲルマニウム犠牲層を使用した場合にはＨ２Ｏ２である。
膜層の下方に位置する犠牲層が膜層を通過する除去剤を用いて除去される、本開示の実施形態に係る方法の一態様は、先行技術では典型的に存在するように、犠牲層除去プロセス（または放出）の前に、キャップ層が膜層の上部に設けられことである。
本開示の第１態様の好ましい実施形態によれば、本開示の第１態様の前述した実施形態の何れもが、第１キャップ層を封止することをさらに含んでもよい。例えば、第１キャップ層は、シリコンゲルマニウムを含んでもよく、封止は、例えば、アルミニウムを含む第２キャップ層を第１キャップ層の上部に堆積することと、アニール工程を行って、第１および第２キャップ層を単一の封止層に転換することとを含んでもよい。単一の封止層は、均一にできる。
例えば、この空洞が脆弱な物体を含む場合、封止層の材料が空洞の中に入るのを可能にすることなく、キャップ層は後で封止する必要がある。膜（典型的には、直径１〜３マイクロメータ）での孔が覆われていない場合、キャップ層の堆積条件は、空洞に入る材料の量を低減するために制御する必要があろう。本開示の実施形態によれば、空洞の封止は、このリスクを招くことなく、いずれか所定の圧力で実施可能である。第１キャップ層の上部に設けた場合、欠陥または孔は封止層材料の通過を許容しないためである。第１キャップ層は、封止層の一部またはサブ層として見ることができる。封止層の堆積は、大気圧までの圧力で実施可能である。
本開示の第１態様の実施形態の何れもが、第１キャップ層の設置に続いて、下記ステップを含む。
・第２キャップ層を設けること。このキャップ層は、例えば、アルミニウム、またはＡｌ合金、例えば、Ａｌ−ＣｕやＡｌ−Ｓｉ−Ｃｕを含み、またはこれらで実質的に構成される。
・アニール工程または温度工程（好ましくは、ＣＭＯＳ適合温度、好ましくは４５０℃未満、好ましくは４２５℃未満、好ましくは４００℃未満）を設けて、何れか既存のキャップ層と置換する均一な封止層を得ること。
・第２キャップ層を設けること。このキャップ層は、例えば、アルミニウム、またはＡｌ合金、例えば、Ａｌ−ＣｕやＡｌ−Ｓｉ−Ｃｕを含み、またはこれらで実質的に構成される。
・アニール工程または温度工程（好ましくは、ＣＭＯＳ適合温度、好ましくは４５０℃未満、好ましくは４２５℃未満、好ましくは４００℃未満）を設けて、何れか既存のキャップ層と置換する均一な封止層を得ること。
均一な封止層は、好ましくはリフローを行って、これにより孔無しの連続層を形成する。これは、例えば、シリコンゲルマニウム層上にあるアルミニウム層をアニールして、シリコンゲルマニウムアルミニウム（ＳｉＧｅＡｌ）層を生成することによって均一な封止層を製造する場合でもよく、これは、個々の成分の溶融温度より低い温度溶融する特性を有する。
好ましい実施形態では、このアニール工程は、第２キャップ層の堆積の際、上昇しつつＣＭＯＳに適合した温度で実施される。封止(sealed-in)圧力は、堆積圧力によって決定されることになる。
他の実施形態では、このアニールは、第２キャップ層の堆積後に行うが、ウエハを堆積チャンバから取り出していない。封止圧力は、堆積ツールのベース圧力によって決定されることになる。
さらに他の実施形態では、このアニールは、第２キャップ層の堆積後に行うが、ウエハを堆積クラスタツール（例えば、堆積チャンバと同じクラスタツールでのアニールチャンバ内）から取り出していない。封止圧力および環境は、アニールチャンバでの所定の圧力および環境によって決定されることになる。ウエハは真空から取り出していないため、キャップ層の無酸化が期待される。従って、リフロー温度は、第２キャップ層の堆積後と同じである。
さらに他の実施形態では、このアニールは、堆積ツールに接続されていないアニールチャンバで行う。封止圧力および環境は、アニールチャンバでの選択した圧力および環境によって決定されることになる。
本開示の第１態様の前述した実施形態の何れによれば、該方法は、膜層に孔を形成する前または後に、膜層と第１キャップ層との間にバリア層を堆積することをさらに含んでもよい。膜層に孔を形成した後に、このバリア層を堆積する場合、所定の場所で欠陥を含むべきである。このバリア層は、例えば、シリコンカーバイド（ＳｉＣ）、ＴｉＮまたはＴａＮを含み、またはこれらで実質的に構成してもよい。バリア層は、素子または基板へのアルミニウムの内部拡散(in-diffusion)を防止してもよい。
本開示の第２態様によれば、非平坦な立体形状(topography)を有するキャップ層が開示され、キャップ層は欠陥を含み、欠陥は、所定の流体(fluida)が通過できるのに適している。欠陥は、その立体形状が実質的に変化している、キャップ層での場所に存在している。
本開示の第２態様の実施形態によれば、前記キャップ層の少なくとも下面は、前記空洞の上方に非平坦な立体形状を有する。
好ましい実施形態によれば、素子は、欠陥を含むキャップ層の下方に膜層を含む。膜層は少なくとも１つのスルーホールを含み、スルーホールの側壁は、キャップ層での局所欠陥に隣接して位置決めされる。キャップ層でのこれらの局所欠陥は、孔タイプのものでもよく、キャップ層の上面からキャップ層の下面に向けて延びる通路を提供できる。これらの通路は、流体を通過可能になる。これらの通路は、流体を案内するのに適したものにできる。局所欠陥または通路は、好ましくは、キャップ層の限定された数の閉じ込められた小区画(sub section)に存在する。これらの閉じ込められた小区画は、キャップ層の上面と下面および、少なくとも１つの実質的に垂直に配向した閉じ込め表面によって閉じ込め可能である。
本開示の実施形態によれば、素子は、第１キャップ層の下面に位置決めされ、空洞の中に延びている少なくとも１つの突出部を備える。該突出部は、除去剤を通過させることができる欠陥を含む。
突出部での欠陥は、好ましくは、第１キャップ層の前面に向けて延びており、キャップ層の上面から第１キャップ層の下面に向けて延びる通路が形成されるようにする。これらの通路は、除去剤を通過可能にする。これらの通路は、好ましくは、除去剤を案内するのに適している。
良好に局所化した欠陥構造または通路は、第１キャップ層に存在でき、欠陥構造は、エッチング剤の分子の通過、例えば、フッ化水素（ＨＦ）気相分子の分子の通過を可能にする寸法を有する欠陥を含む。
本開示の第３態様によれば、第１層およびキャップ層の積層体(stack)を含む膜(membrane)が開示されており、第１層は孔を含み、キャップ層は第１層と物理的接触しており、キャップ層は開口の側壁に位置決めされた局所欠陥を含み、局所欠陥は所定の流体を通過できるのに適している。
好ましい実施形態によれば、キャップ層の材料は孔を完全に充填しており、欠陥はスルーホール内にも存在する。
本開示の第３態様の好ましい実施形態によれば、膜は、キャップ層のための封止層を含む。封止層は、ＳｉＧｅＡｌを含み、ＳｉＧｅＡｌ層を含み、あるいは単一のＳｉＧｅＡｌ層で構成できる。
本開示の第４態様によれば、本開示の第２態様の実施形態に係るキャップ層によって覆われた空洞を備えたマイクロ電子デバイスが開示される。
本開示の第５態様によれば、第３態様の実施形態の何れかに係る膜によって覆われた空洞を備えたマイクロ電子デバイスが開示される。
本開示の第１態様の特徴および実施形態に対応した本開示の第２および更なる態様の特徴および実施形態は、当業者によって認識されるように、同様に本開示の範囲内と考えられる。
本開示の更なる特徴が、従属請求項によって記述されている。従属請求項からの特徴、独立請求項の何れの特徴、および他の従属請求項の何れの特徴は、当業者にとって適切と考えられように組み合わせが可能であり、請求項で規定されたような特定の組合せだけではない。
添付図面を用いて、本開示の実施形態を説明する。
参照符号は、異なる図または図面において類似または等しい要素または特徴については、同じ符号を有するように選択している。
本開示の上記または他の有利な特徴および目的は、より明らかになろう。本開示は、個々の図面と関連して読んだ場合、下記の詳細な説明からより理解されるであろう。
本開示の態様の説明は、特定の実施形態を用いて一定の図面を参照して行っているが、本開示はそれに限定されない。描いた図は、概略的に過ぎず、限定するものと考えるべきでない。例えば、ある要素または特徴が、他の要素に対して比例的ではなく、あるいはスケール外れで示していることもある。
本開示に係るある実施形態の説明において、１つ又はそれ以上の種々の発明態様の理解を支援する目的のため、種々の特徴が単一の実施形態、図または説明においてときどきグループ化されている。このことは、そのグループの全ての特徴が、特定の問題を解決するために必ず存在するかのように解釈してはならない。発明態様は、特定の実施形態の説明に存在するこうした特徴グループの全ての特徴より少なく、存在することがある。
図１は、本開示の実施形態に係る処理フローを示す。図１ａ〜図１ｃにおいて、最初に半導体ウエハまたは基板１、例えば、シリコンまたはゲルマニウムのウエハを用意する。その後、例えば、シリコン酸化物を含む第１犠牲層２を設ける（例えば、その上に堆積または成長させる）。次に、シリコン酸化物層２の上部に膜(membrane)層３を設ける。
膜層は、例えば、シリコンゲルマニウム、シリコン、ゲルマニウム、ニッケル、Ｓｉ酸化物、シリコンカーバイドなどを含んでもよい。図１ｄは、膜層３に非平坦な立体形状(topography)を設けるステップを示す。本実施形態では、膜層３を完全に通過するスルーホール４を設けることによって、地形変動が生成される。ホール４は、典型的にはリソグラフ処理によって生成された、実質的に垂直な側壁を有する。ホール４の側壁は、原理上異なる配向を有してもよい。これらは、例えば、ウエハ１の前面に対して傾斜してもよい。膜層は、１〜５０マイクロメータの厚さを有してもよい。
ここで、シリコンゲルマニウム（ＳｉＧｅ）またはシリコンカーバイド（ＳｉＣ）の膜層３を設けているが、当業者によって認識されるように、他の適切な材料を除外していない。
図１ｅにおいて、追加の犠牲層２１が設けられ（例えば、堆積され）、第１犠牲層２と同じ材料を含むことができ、凹所またはスルーホールを少なくとも部分的に充填する。典型的には、追加の犠牲層２１の犠牲材料は、中間の半導体素子の前面２０を覆うようになる。従って、前面２０にある犠牲材料の除去および中間半導体素子の開口４では部分的な除去が、例えば、ドライまたはウェットエッチング、あるいは当業者に知られている他の手法によって実施できる。これは、図１ｆに示している。
図１ｇにおいて、膜層３の凹所またはスルーホール４にある犠牲層の表面２２の典型的な形状を示している。この前面２２は、実質的にＶ字状またはＵ字状の断面を有することがある。膜層３での地形変動が設けられ、凹所またはスルーホールの側壁によって規定される。あるエッチング条件下では、例えば、シリコン酸化物犠牲層についてウェットＨＦまたはＢＨＦを使用した場合、ホール４の側壁近くに位置決めされ、そして開口４の内部で中央に位置決めされた小さな凹所２３が、明確な追加のリソグラフ的なステップの必要性なしで形成される。
図１ｇ’において、必要に応じて、追加の比較的小さい凹所または溝２３（必要に応じて、多数の凹所２３）を設けられ、これは、中間の半導体素子の表面において追加の地形変動を生じさせる。
この時点で、処理フローにおいて、図１ｈと図１ｈ’を参照して、第１キャップ層５が堆積可能であり、これは、例えば、マイクロ結晶性またはアモルファスのシリコン、シリコンゲルマニウム、ゲルマニウム、シリコンカーバイド、シリコン窒化物、ダイヤモンドなどを含み、またはこれらで構成できる。図３に示すように、第１キャップ層５の形成（例えば、堆積）は、好ましくは方向性堆積手法によって、非平坦な立体形状を持つ表面上で実施され、これにより表面の立体形状、詳細には実質的な地形変動が極めて良好に制御される。このことは、膜層３での開口４の側壁近傍あるいは中央溝２３の側壁近傍において局所欠陥５１，５３の導入を可能にする。これらの局所欠陥は、中間の半導体素子の所定の場所で、前記キャップ層の水平に閉じ込められた区画(section)内（ハッチング部分）にある。
キャップ層の下面は、上面２２を持つ犠牲層において、溝２３を充填する突出部５２３を含むことに留意する。方向性堆積法を用いて第１キャップ層５の堆積によって設けられた局所化欠陥５１，５３の性質は、地形変動近くの分子または原子の不規則な積み上げ(stacking)によって生ずると考えられ、これは、例えば、不良積み上げの原子または分子は、更に設けられた原子または分子が後ろを通って、以前に堆積した分子または原子の下方に形成され得る空隙を充填することを防止すことによって生じ得る。
図１ｈ’によって図示した実施形態において、追加の欠陥５１が、典型的には強い密度変動または局所多孔性の形態で、凹所または溝２３によって設けられた実質的な地形変動または変動によって導入されることに留意すべきである。
方向性堆積方法と組み合わせた、この地形変動によって生じた欠陥は、エッチング剤の分子が通過できるのに適しており、エッチング剤の分子を下地の犠牲層に向けて案内するのに適した欠陥を提供することが判った。
この組合せは、第１キャップ層の下方からこれらの欠陥または孔を通って犠牲層の除去も可能にする。
図１ｉと図１ｉ’において、第１キャップ層５の下方で、キャップ層５の所定場所に存在する局所欠陥５１，５３を通って犠牲層２，２１の除去プロセスを示しており、第１キャップ層５の下方にマイクロ空洞４１を生じさせる。このマイクロ空洞４１は、典型的には、マイクロ電気機械システム素子（不図示）または他の任意の素子を含むことができる。これらの素子は、封止を必要とし、封止材料がその上に堆積すると、機能が強く影響されたり損傷したりする意味において脆弱になることがある。
犠牲層２，２１、例えば、シリコン酸化物犠牲層への除去剤、例えば、ＨＦ蒸気（気相のフッ化水素）の付与時間を制御することによって、第１キャップ層５の下方での除去材料の量が制御可能である。さらに、犠牲層２，２１の位置、膜層３およびその対応する凹所またはスルーホール４、そして、必要に応じて、膜層３のホール４の中に存在する、犠牲層２１の上面での１つ又はそれ以上の追加の凹所２３の場所または存在を適切に規定することによって、当業者は、中間または最終の半導体素子において得られる空隙４１の寸法および場所を制御できる。このことは、例えば、図４ａ〜図４ｂ、図２ｃにも図示している。
第１キャップ層は、それ自体で一定の封止特性を有するとともに、追加の第２キャップ層６をその上部に設けて、生成した空洞４１の封止を改善または完成することができる。図１ｊと図１ｊ’を参照。従って、例えば、シリコンゲルマニウムまたはシリコンカーバイドの追加層を第１キャップ層５の上部に設けることができるが、金属層などの他の材料を使用することも可能である。有利な実施形態によれば、第１キャップ層５の所定の厚さが、可能ならば実質的な地形変動の性質及び／又は場所に応じて選択され、それを通じて犠牲層２，２１の容易な除去を可能にするようにしている。一定の実施形態によれば、第１キャップ層の厚さは、好ましくは比較的小さく、好ましくは、５０ｎｍ〜１μｍの閉区間内にある。そして、犠牲層の除去後、第２キャップ層６を設けて、パッケージを完全に封止することが可能である。
好ましい実施形態によれば、追加層を第１キャップ層の上部に、ある実施形態では第１キャップ層および第２キャップ層の上部に設けることができる。この追加のキャップ層は、例えば、スパッタや、当業者に知られた先行技術の方法、例えば、蒸着によって設けられるアルミニウム層とすることができる。
好ましい実施形態によれば、アニール工程を中間の半導体素子に対して設けることができ、これにより堆積したアルミニウムキャップ層と、シリコンゲルマニウムを含む第１キャップ層５および任意の第２キャップ層６とが融合して、シリコンゲルマニウムアルミニウム（ＳｉＧｅＡｌ）を含み、またはこれで構成される単一の均一な封止層７にできる（図１ｋ）。アニール工程は、好ましくはＣＭＯＳ適合の温度で実施され、好ましい実施形態によれば、下地のウエハがＣＭＯＳウエハであることがあるためである。このことは、アニール温度は、好ましくは、４５０℃未満または４２０℃未満または４００℃未満であることを意味する。
アニール工程は、追加のキャップ層の堆積の際に、上昇するＣＭＯＳ適合の温度で実施できる。
アニールはまた、追加のキャップ層の堆積後、堆積チャンバからウエハを取り出すことなく実施できる。
アニールはまた、追加のキャップ層の堆積後、堆積クラスタツール（例えば、堆積チャンバと同じクラスタツールでのアニールチャンバ内）からウエハを取り出すことなく実施できる。ウエハは真空から取り出していないため、キャップ層の無酸化が期待される。従って、リフロー温度は、第２キャップ層の堆積後と同じである。
アニールはまた、堆積ツールに接続されていないアニールチャンバで実施できる。
図２において、本開示に係る実施形態の可能な応用を示しており、下地のシリコンウエハまたは基板は、ＣＭＯＳウエハまたは、少なくとも１つの金属相互接続、例えば、金属相互接続１１、保護層（例えば、シリコンカーバイド）１２、保護層の上にある電極１３を有するウエハを含み、電極１３は、必要に応じてシリコンカーバイド上部絶縁体１３１を含むことがある。
この構造の上方には、犠牲層２、例えば、シリコン酸化物が設けられ、その上部には、膜層３が一連のスルーホール４とともに形成される。そして、例えば、局所多孔性シリコンゲルマニウム第１キャップ層５を膜層３の上部に設けることができ、これにより膜層でのスルーホールを充填している。
本実施形態において、膜層３でのスルーホール４は、第１キャップ層５の材料によって実質的または完全に充填されており、例えば、これらのホールが追加の犠牲材料で少なくとも部分的に充填される実施形態では異なることに留意する。
スルーホール４の場所で実質的な地形変動を含む膜層３での第１キャップ層５の堆積は、膜層３での開口４のほぼ垂直な側壁によって規定されるこれらの実質的な地形変動において、強い密度変動または局所欠陥生成または局所多孔性生成を生じさせる（図２ｂ）。
放出ステップは、例えば、気相ＨＦなどの除去剤を付与することによって実施できる。除去剤は、第１キャップ層での局所欠陥を通じて侵入し、キャップ層の下方、この場合には膜層の下方にある犠牲層を除去するものであり、膜層は除去剤に対して耐久性がある（図２ｃ）。
エッチング工程の継続時間を制御することによって、制御された寸法および場所を持つ空洞４１が膜層の下方に作成される。膜の（部分）放出後、追加の封止層６が付与でき（例えば、ＣＶＤ堆積層）、さらに、作成した空洞の中に封止材料を導入することなく、空洞を充分に封止する（図２ｄ）。空洞は、脆弱なデバイス、例えば、ＭＥＭＳ素子（不図示）などを含んでもよい。図２ｅにおいて、適切な孔及び／又は溝８を膜層に設けることによって、個々の膜が分離できる。
図面で示した、本開示に係る上述の実施形態は、マイクロフォンや圧力センサに組み込み可能な構造の製造に適用できることは、当業者に理解されよう。
本開示の態様を組み込んだ詳細な処理フローの例について、以下に説明する。
層３に形成された開口４の閉止のための上記方法は、層または基板に形成された空隙の閉止にも適用して、トランジスタや相互接続ラインなどの隣接する電子コンポーネントを電気的に絶縁することが可能である。こうした絶縁構造の例は、空隙(air gap)としても知られており、ライン前処理（ＦＥＯＬ）において見られるものであり、そこではフィールド酸化物または浅溝分離（ＳＴＩ）などの絶縁構造が、バイポーラトランジスタまたは高電圧トランジスタなどの隣接するコンポーネント間で充分な電気絶縁を提供していない。こうした絶縁空隙の他の例は、ライン後処理（ＢＥＯＬ）において見られ、そこでは低誘電率(low-k)誘電材料が、相互接続ラインを分離し、２程度の低い比誘電率を有し、これらの相互接続ラインで運ばれる信号に対して主要な容量性負荷を形成しており、これにより信号がこれらの相互接続ラインで伝送される速度を低下させる。
これらのコンポーネントの間に空隙または空洞を導入し、この空隙で生成される環境を制御することによって、良好な電気絶縁が得られる。ＢＥＯＬ相互接続機構の場合、相互接続機構の導電ラインを取り囲む誘電体を完全に除去することを選択して、導電ライン間の容量結合をさらに低減してもよい。典型的には、この空隙は、１の比誘電率を有する空気で充填される。追加の処理を可能にし、この空隙の環境を保存するためには、この空洞への入り口を閉止する必要がある。
図５ａ〜図５ｈは、ＦＥＯＬ処理で形成された空洞の閉止のための方法を示す。こうした空洞の例は、活性エリアでの深溝の空隙−ＢｉＣＭＯＳ素子におけるフィールド絶縁モジュールである。ＢｉＣＭＯＳ深溝は、典型的には、約６ミクロンの溝深さと約１ミクロンの直径を有する。
図５ａに示すように、酸化物層５５１が半導体基板１の上部に形成される。好ましくは、この酸化物層５５１は、約２５ｎｍ未満の厚さを有し、より好ましくは、約１０ｎｍ未満の厚さを有する。そして、窒化物層５５２が酸化物層５５１の上に形成される。好ましくは、この窒化物層５５２は、約３００ｎｍ未満の厚さを有し、より好ましくは、約１１５ｎｍ未満の厚さを有する。酸化物層５５１は、窒化物層５５２から基板１への歪み効果を防止する。窒化物層５５２は、後の平坦化工程、例えば、化学機械研磨の際に、基板１，５５１を保護するために使用できる。
窒化物層５５２の上部には、第２の酸化物層５５３が形成される。好ましくは、この第２酸化物層５５３は、約５ミクロン未満の厚さを有し、より好ましくは、約１００ｎｍ〜約５００ｎｍの厚さを有し、より好ましくは約３００ｎｍの厚さを有する。この酸化物層５５３は、後のエッチング工程のためのハードマスクとして、特に、基板１での空洞のエッチングのためのハードマスクとして使用できる。
層５５１，５５２，５５３の積層体を堆積した後、この積層体および基板１はパターン化され、図５ｂに示すように、空洞４を形成する。
必要に応じて、第１ライナー５５４が、少なくとも空洞の壁および底に形成される。このライナー５５４は、空洞を少なくとも部分的に充填するために用いられる犠牲材料５５５が基板１に関して選択的に除去できない場合に、必要になる。基板が、シリコン基板、例えば、バルクシリコンウエハまたはシリコン・オン・インシュレータウエハ（ＳＯＩ）などである場合、この第１ライナー５５４はシリコンの酸化によって形成できる。この第１ライナー５５４は、堆積、例えば、ＴＥＯＳ層を形成することによって形成できる。好ましくは、このライナーは、約２０ｎｍの厚さを有する。
空洞を形成した後、この第１ライナー５５４を任意に形成した後、図５ｄに示すように、空洞は犠牲材料５５５で少なくとも部分的に充填される。好ましい実施形態において、１２００ｎｍのポリシリコン層が堆積され、基板上に位置し、空洞を充填する。そして、この層は、空洞内のポリシリコン層だけを有するように除去される。空洞を超えたシリコンの除去が幾つかのステップで行える。
第１のステップでは、シリコンは、例えば、化学機械研磨（ＣＭＰ）によって平坦化され、積層体５５１，５５２，５５３（必要に応じて層５４を含む）は、ＣＭＰ停止層として用いられ、これにより積層体５５１，５５２，５５３のレベルより上方にある全てのシリコン材料を除去する。第２のステップでは、空洞内のシリコンの上部が、例えば、ドライエッチングによって除去され、これにより部分充填された空洞を形成している。シリコン材料は、積層体５５１，５５２，５５３の上面より下方のレベルまで空洞を充填している。
少なくとも部分充填された溝の上に、第１キャップ層５が形成され、この第１キャップ層での局所欠陥が、空洞から犠牲層５５５の除去を可能にする。第１ライナー５５４が、空洞が形成される層を保護しない場合、空洞の寸法を維持するために、除去プロセスは、基板１に対して選択的である必要がある。好ましい実施形態では、この犠牲材料５５５は、例えば、ＳＦ６ベースの等方性ドライエッチングプラズマによって除去可能なポリシリコンである。しかし、他の反応ガス手法、例えば、ダウンストリームエッチングやウェットエッチングも同様に使用できる。
除去プロセスの際、犠牲材料５５５は、局所欠陥の存在に起因して第１キャップ層を通って拡散できるガス状元素に変換される。犠牲材料５５５の除去は、基板材料に対して選択的である必要があり、空洞４１が得られる。
例えば、第２キャップ層および任意の追加キャップ層の堆積は、空洞を封止するために実施できる。
第１キャップ層は、好ましくは、非導電性であり、例えば、ＳｉＣを含み、またはこれで構成される。必要に応じて、封止した深溝を包囲し、好ましくはこれに整列した追加のフィールド絶縁構造が形成できる。
そして、キャップ層５は、積層体５５１，５５２，５５３の上部のレベルまで除去されて、空洞４１の内部だけ材料が残留する。
フィールドエリアは、フォトリソグラフパターニングを用いてレジストパターン５５６を基板上に形成することによって、パターン化される。図５ｇに示すように、このレジストパターンは、封止した空隙および、フィールド酸化物が形成されるフィールド領域を露出させることができる。レジストパターン５５６をマスクとして用いて、層５５１，５５２，５５３および基板１がエッチングされ、先行技術の浅溝フィールド分離（ＳＴＩ）で行うように、フィールド絶縁の浅溝５５７を形成する。
典型的には、基板でのエッチング深さは、３００〜４００ｎｍである。層５５１，５５２，５５３は、フッ素ベースの化学成分（例えば、ＣＦ４，Ｃ２Ｆ６，ＣＨＦ３，ＣＨ２Ｆ２，ＳＦ６など）を用いてドライエッチングが可能である。好ましくは、基板ドライエッチングは、Ｃｌ／ＨＢｒ／Ｏ２／Ｈｅ／Ｎ２化学成分をベースとしており、酸化物に対して良好な選択性を有する。浅溝５５７の良好な充填を有するために、基板（１）でのエッチングは、好ましくは、傾斜(slope)を有する。
封止した深溝を取り囲む浅溝を形成し、レジストパターン５５６を除去した後、浅溝は、図５ｈに示すように、誘電体材料、好ましくは、酸化物５８で充填される。酸化物は、層５５１，層５５２または層５５３のレベルに平坦化できる。
最後に、層５５３、窒化物層５５２および酸化物層５５１が除去され、深溝によって分離され、必要に応じて、図５ｈに示すように、浅溝によって互いに分離した活性エリアを露出させる。
ＢＥＯＬ相互接続機構において、導電ライン、例えば、Ｃｕラインの間の容量性結合を低減するために、これらの導電ラインが埋め込まれている誘電体材料を除去して、いわゆるエアブリッジを作成できる。こうした処理フローの例について以下に説明する。
基板の上部に、典型的には、トランジスタ、キャパシタ、抵抗またはコイルなどの能動素子及び／又は受動素子を含み、誘電体層およびパターン化した導電層の積層体が形成される。誘電体層は、各導電層の内部および導電層間の導体を電気的に絶縁する。この積層体での異なるレベルに位置する導体は、中間の誘電体層に形成された開口を経由して互いに物理的に接触している。これらの導体ワイヤは、能動素子及び／又は受動素子と相互接続し、これらの素子の接触を可能にする。従って、誘電体層およびパターン化した導電層の積層体は、相互接続機構としても知られている。
相互接続機構を製造した後、パッシベーション層が形成され、基板の上に位置する。このパッシベーション層は、下地の相互接続機構の大気封止を提供する。典型的には、窒化物がこのパッシベーション層を形成するために用いられる。このパッシベーション層では、接合パッドとして知られる開口が、相互接続機構の上部レベルで導体と電気接触するために存在する。また、誘電体層が露出しているスルーホールも存在する。この開口を経由して、パターン化した導電層を取り囲む誘電体層が除去可能であり、これにより、パターン化した導電層を収容する空洞を生成する。
本説明の他の実施形態で説明したように、これらのスルーホールは閉止して、下地の空洞を封止する必要がある。パッシベーション層３を堆積した後、スルーホール４はこのパッシベーション層においてパターン化され、誘電体層２１を露出させる。キャップ層５が、本説明の他の実施形態に従って形成され、少なくともスルーホール４のエッジにおいて通路５１を作成している。これらの通路５１を経由して、誘電体材料２１は除去可能であり、これにより、パターン化した導電層を収容する空洞４１を生成する。このキャップ層５は、ＳｉＣなどの誘電体材料で形成でき、追加のパターニングは必要ではない。また、ＳｉＧｅなどの導電材料が、キャップ層５を形成するために使用できるが、この導電キャップ層は、接合パッドが形成される場所、好ましくは、導電キャップ層５がパターン化され、スルーホール４だけを覆う場所から除去する必要がある。追加の層６を堆積して、キャップ層での通路５１を密閉することが可能である。
ここで説明した幾つかの実施形態は、他の実施形態に含まれる幾つかの他の特徴を含むが、当業者によって理解されるように、異なる実施形態の特徴の組合せは、本開示の範囲内にあって、異なる実施形態を形成することを意味する。
本開示の原理について特定の実施形態に関連して説明したが、本開示は、単なる例に過ぎず、添付の請求項で決定される保護範囲の限定ではないことは明確に理解すべきである。
Claims (14)
- 半導体素子を製造する方法であって、
・非平坦な立体形状を有し、実質的な地形変動を含む主面を備えた基板を用意することと、
・上面および下面を有する第１非平坦キャップ層を、前記基板主面の上に形成することとを含み、
前記第１非平坦キャップ層の形成の際、前記第１キャップ層に局所欠陥が導入され、
前記局所欠陥は、前記実質的な地形変動に対応した場所に位置決めされており、
前記局所欠陥は、所定の流体が通過できるのに適しているようにした方法。 - 前記第１キャップ層の前記形成は、方向性堆積手法を用いて前記層を堆積することを含む請求項１記載の方法。
- 前記局所欠陥は、第１キャップ層の上面から第１キャップ層の下面へ延びる通路を形成するように形成される請求項１または２記載の方法。
- 前記実質的な地形変動の前記場所は、予め決定されている請求項１〜３のいずれかに記載の方法。
- 前記局所欠陥は、前記第１キャップ層の、限定された数の実質的に水平に閉じ込められた区画に形成される請求項１〜４のいずれかに記載の方法。
- 非平坦な立体形状を有する主面を備えた基板を用意することは、前記基板上に犠牲層を設けることを含み、
前記犠牲層の少なくとも一部は、前記第１キャップ層での前記局所欠陥と隣接するように配置され、
前記局所欠陥は、前記犠牲層のための除去剤が通過できるのに適している請求項１〜５のいずれかに記載の方法。 - 非平坦な立体形状を有する主面を備えた基板を用意することは、前記実質的な地形変動を含む膜層を前記基板上に設けることを含む請求項１〜６のいずれかに記載の方法。
- 前記第１キャップ層を封止することをさらに含む請求項１〜７のいずれかに記載の方法。
- 前記第１キャップ層は、シリコンゲルマニウムを含み、
前記封止は、アルミニウムを含む第２キャップ層を前記第１キャップ層の上部に堆積することと、アニール処理を行って、前記第１および前記第２キャップ層を単一の封止層に転換することとを含む請求項８記載の方法。 - 非平坦な立体形状を有する無孔性キャップ層であって、
前記キャップ層は、欠陥を含み、
前記欠陥は、所定の流体が通過できるのに適しており、
前記欠陥は、その立体形状が実質的に変化している、前記キャップ層での場所に存在しているようにしたキャップ層。 - 第１層および無孔性キャップ層の積層体を含む膜であって、
前記第１層は、孔を含み、
前記キャップ層は、前記第１層と物理的接触しており、
前記キャップ層は、前記開口の側壁に位置決めされた局所欠陥を含み、
前記局所欠陥は、所定の流体を通過できるのに適しているようにした膜。 - 前記キャップ層を封止する層をさらに含む請求項１１記載の膜。
- 請求項１０記載のキャップ層によって覆われた空洞を備えたマイクロ電子デバイス。
- 請求項１１または１２記載の膜によって覆われた空洞を備えたマイクロ電子デバイス。
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