KR20140105349A - Ｆⅰｎｆｅｔ 디바이스 및 그 제조방법 - Google Patents

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Abstract

FinFET 디바이스 및 FinFET 디바이스 제조 방법이 개시된다. 예시적인 FinFET 디바이스는 핀 구조물을 포함한 기판을 포함하며, 핀 구조물은 제1 및 제2 핀을 포함한다. FinFET 디바이스는 제1 및 제2 핀들 사이에서 기판 상에 배치된 얕은 트렌치 격리(STI) 피처를 더 포함한다. FinFET 디바이스는 제1 및 제2 핀들 상에 배치된 게이트 유전체를 더 포함한다. FinFET 디바이스는 게이트 유전체 상에 배치된 게이트 구조물을 더 포함한다. 게이트 구조물은 제1 핀과 제2 핀 사이의 STI 피처, 제1 핀 및 제2 핀을 가로지르며, 종방향으로 단계화된 프로파일을 갖는다.

Description

ＦⅠＮＦＥＴ 디바이스 및 그 제조방법{A FINFET DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 ＦⅠＮＦＥＴ 디바이스 및 그 제조방법에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 급성장을 경험해왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다. 이러한 스케일링 축소는 또한 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 제조에 있어서 마찬가지의 개발이 필요하다.
예를 들어, 반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 공정 노드들로 진행해옴에 따라, 제조 및 설계 모두로부터의 도전과제들은 핀 전계 효과 트랜지스터(fin-like field effect transistor; FinFET)와 같은 삼차원(3D) 디바이스들의 개발을 초래시켜왔다. 하지만, FinFET 디바이스들을 형성하는 오늘날의 방법들은 채널 영역에서 균일한 전압 문턱을 갖는 FinFET 디바이스를 적절하게 제공하지 못한다. 이에 따라, 기존의 FinFET 디바이스들 및 FinFET 디바이스들을 제조하는 방법들은 대체적으로 각자의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지는 않았다.
따라서, FinFET 디바이스가 제공된다. 예시적인 FinFET 디바이스는 핀 구조물을 포함한 기판을 포함하며, 핀 구조물은 제1 및 제2 핀을 포함한다. FinFET 디바이스는 제1 및 제2 핀들 사이에서 기판 상에 배치된 얕은 트렌치 격리(STI) 피처를 더 포함한다. FinFET 디바이스는 제1 및 제2 핀들 상에 배치된 게이트 유전체를 더 포함한다. FinFET 디바이스는 게이트 유전체 상에 배치된 게이트 구조물을 더 포함한다. 게이트 구조물은 제1 핀과 제2 핀 사이의 STI 피처, 제1 핀 및 제2 핀을 가로지르며, 종방향으로 단계화된 프로파일을 갖는다.
몇몇의 실시예들에서, FinFET 디바이스는 핀 구조물과 게이트 유전체 사이에 개재된 계면층; 및 게이트 구조물의 측벽들 상에 배치된 게이트 스페이서들을 더 포함하며, 게이트 스페이서들은 게이트 구조물의 종방향으로 단계화된 프로파일에 대응하는 종방향으로 단계화된 프로파일을 갖는다.
몇몇의 실시예들에서, 계면층은 STI 피처 상에 배치되지 않고 핀 구조물 상에 배치된다. 다양한 실시예들에서, 게이트 구조물의 종방향으로 단계화된 프로파일은 제1 핀의 중심선으로부터의 제1 거리에서의 제1 폭과 제1 핀의 중심선으로부터의 제2 거리에서의 제2 폭을 가지며, 제2 거리는 제1 거리보다 크고, 제1 폭은 제2 폭보다 크다. 어떠한 실시예들에서, 계면층은 실리콘 산화물을 포함하며, 게이트 스페이서들은 실리콘 질화물을 포함한다. 추가적인 실시예들에서, 반도체 기판은 벌크 실리콘 기판이다. 몇몇의 실시예들에서, 게이트 구조물은 Al, Cu, 및 W으로 구성된 그룹으로부터 선택된 물질을 포함한다.
또한 FinFET 디바이스의 대안적인 실시예가 제공된다. 예시적인 FinFET 디바이스는 반도체 기판을 포함한다. FinFET 디바이스는 반도체 기판 상에 형성된 하나 이상의 핀들을 포함하는 핀 구조물을 더 포함한다. FinFET 디바이스는 하나 이상의 핀들 각각 사이에서 형성된 격리 물질을 더 포함한다. FinFET 디바이스는 핀 구조물의 일부분 상에 형성된 유전체층과 유전체층 상에 형성된 게이트 구조물을 더 포함한다. FinFET 디바이스는 게이트 구조물의 측벽들 상에 형성된 게이트 스페이서들을 더 포함한다. 게이트 구조물은 종방향으로 단계화된 프로파일을 갖는다.
몇몇의 실시예들에서, 유전체층은 핀 구조물의 하나 이상의 핀들 사이의 격리 물질 상에 형성되지 않고 핀 구조물의 일부분 상에 형성된다. 다양한 실시예들에서, 게이트 구조물의 종방향으로 단계화된 프로파일은 핀 구조물의 하나 이상의 핀들의 제1 핀의 중심선으로부터의 제1 거리에서의 제1 폭과 제1 핀의 중심선으로부터의 제2 거리에서의 제2 폭을 가지며, 제2 거리는 제1 거리보다 크고, 제1 폭은 제2 폭보다 크다. 어떠한 실시예들에서, 유전체층은 실리콘 산화물을 포함하며, 게이트 스페이서들은 실리콘 질화물을 포함한다. 추가적인 실시예들에서, 반도체 기판은 벌크 실리콘 기판 또는 실리콘 온 절연체(SOI) 기판 중 하나이다. 몇몇의 실시예들에서, 게이트 구조물은 Al, Cu, 및 W으로 구성된 그룹으로부터 선택된 물질을 포함한다.
또한 FinFET 디바이스를 형성하는 방법이 제공된다. 예시적인 방법은 핀 구조물을 포함한 기판을 제공하는 단계를 포함하며, 핀 구조물은 제1 및 제2 핀을 포함한다. 방법은 제1 및 제2 핀들 사이에서 얕은 트렌치 격리(STI) 피처를 형성하는 단계를 더 포함한다. 방법은 제1 및 제2 핀들 상에 게이트 유전체를 형성하는 단계와 게이트 유전체 상에 게이트 구조물을 형성하는 단계를 더 포함한다. 게이트 구조물은 제1 핀과 제2 핀 사이의 STI 피처, 제1 핀 및 제2 핀을 가로지른다. 게이트 구조물은 종방향으로 단계화된 프로파일을 갖는다.
몇몇의 실시예들에서, 방법은 핀 구조물과 게이트 유전체 사이에 개재된 계면을 형성하는 단계와 게이트 구조물의 측벽들 상에 게이트 스페이서들을 형성하는 단계를 더 포함한다. 게이트 스페이서들은 게이트 구조물의 종방향으로 단계화된 프로파일에 대응하는 종방향으로 단계화된 프로파일을 갖는다.
몇몇의 실시예들에서, 계면층은 STI 피처 상에 배치되지 않고 핀 구조물 상에 배치된다. 다양한 실시예들에서, 게이트 구조물의 종방향으로 단계화된 프로파일은 제1 핀의 중심선으로부터의 제1 거리에서의 제1 폭과 제1 핀의 중심선으로부터의 제2 거리에서의 제2 폭을 가지며, 제2 거리는 제1 거리보다 크고, 제1 폭은 제2 폭보다 크다. 어떠한 실시예들에서, 계면층을 형성하는 단계는 실리콘 산화물을 형성하는 단계를 포함하며, 게이트 스페이서들을 형성하는 단계는 실리콘 질화물을 증착하는 단계를 포함한다. 추가적인 실시예들에서, 반도체 기판을 제공하는 단계는 벌크 실리콘 기판 또는 실리콘 온 절연체(SOI) 기판 중 하나를 제공하는 단계를 포함한다. 몇몇의 실시예들에서, 게이트 구조물을 형성하는 단계는 Al, Cu, 및 W으로 구성된 그룹으로부터 선택된 물질을 증착하는 단계를 포함한다.
또한 FinFET 디바이스를 형성하는 대안적인 방법이 제공된다. 예시적인 방법은 복수의 핀들을 포함한 핀 구조물 및 핀 구조물의 각각의 핀 사이의 얕은 트렌치 격리(STI) 피처들을 포함한 기판을 제공하는 단계를 포함한다. 방법은 핀 구조물 위에 제1 게이트 구조물을 형성하는 단계를 더 포함한다. 방법은 제1 게이트 구조물의 측벽들 상에 제1 게이트 스페이서들을 형성하는 단계를 더 포함한다. 방법은 핀 구조물과 제1 게이트 구조물이 만나는 모서리들 내에 제1 게이트 스페이서들의 부분들을 남겨두면서 제1 게이트 스페이서들을 제거하는 단계를 더 포함한다. 방법은 제1 게이트 구조물의 측벽들 상에 제2 게이트 스페이서들을 형성하는 단계를 더 포함한다. 방법은 핀 구조물, 제1 게이트 구조물, 및 제2 게이트 스페이서들 위에 유전체층을 형성하는 단계를 더 포함한다. 방법은 제1 게이트 구조물과 제1 게이트 스페이서들의 부분들을 제거하여 제2 게이트 스페이서들의 측벽들을 노출시키는 단계를 더 포함한다. 방법은 제1 게이트 구조물과 제1 게이트 스페이서들의 부분들이 제거된 영역에서 핀 구조물 위에 제2 게이트 구조물을 형성하는 단계를 더 포함한다.
몇몇의 실시예들에서, 방법은 핀 구조물과 제1 게이트 구조물 사이에 개재된 절연층을 형성하는 단계와 제2 게이트 구조물과 핀 구조물 사이에 개재된 게이트 유전체층을 형성하는 단계를 더 포함한다. 다양한 실시예들에서, 방법은 핀 구조물과 게이트 유전체층 사이에 개재된 계면층을 형성하는 단계를 더 포함한다.
몇몇의 실시예들에서, 계면층은 STI 피처들 상에 배치되지 않고 핀 구조물 상에 배치된다. 다양한 실시예들에서, 계면층을 형성하는 단계는 실리콘 산화물을 형성하는 단계를 포함하며, 제2 게이트 스페이서들을 형성하는 단계는 실리콘 질화물을 증착하는 단계를 포함한다. 어떠한 실시예들에서, 반도체 기판을 제공하는 단계는 벌크 실리콘 기판 또는 실리콘 온 절연체(SOI) 기판 중 하나를 제공하는 단계를 포함한다. 추가적인 실시예들에서, 제2 게이트 구조물을 형성하는 단계는 Al, Cu, 및 W으로 구성된 그룹으로부터 선택된 물질을 증착하는 단계를 포함한다.
방법(100) 및 반도체 디바이스(200)는 보다 큰 유효 게이트 길이때문에 (S/D 피처(224) 사이의 핀 구조물(212)의 길이를 따라) 채널 방향으로의 향상된 전압 문턱을 제공한다. 예를 들어, (폭(w4)보다 큰) 단계화된 게이트 프로파일로 인해, 종래의 디바이스들의 유효 게이트 길이들과 비교할 때, 게이트 관련 라운딩(rounding)은 최소화되어 보다 큰 유효 게이트 길이를 초래시키는데, 이것은 LDD 영역을 채널 영역 내로 보다 잘 밀쳐내어서 채널 방향으로의 전압 문턱 균일성을 개선시킬 수 있다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 양태들에 따른 반도체 디바이스를 제조하는 방법을 도시한 흐름도이다.
도 2a 내지 도 2c, 도 3a 및 도 11a는 도 1의 방법에 따른, 다양한 제조 단계들에서의 반도체 디바이스의 일 실시예의 개략적인 사시도들을 도시한다.
도 3b 및 도 11b는 도 3a 및 도 11a에서 도시된 반도체 디바이스의 개략적인 평단면도들을 각각 도시한다.
도 3c, 도 3d, 도 3e, 도 11c, 도 11d 및 도 11e는 도 3a 및 도 11a에서 도시된 반도체 디바이스의 개략적인 측단면도들을 각각 도시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다. 또한, 여기서 개시된 컴포넌트들은 본 개시내용의 범위로부터 이탈하지 않고서 여기서 도시된 예시적인 실시예들로부터 상이한 방법들로 배열되고, 결합되거나, 또는 구성될 수 있다. 비록 여기서는 명시적으로 설명되고 있지는 않지만, 본 업계의 당업자는 본 발명의 원리들을 구현하는 다양한 등가물들을 고안할 수 있다는 것을 이해할 것이다.
본 출원의 하나 이상의 실시예들로부터 이익을 얻을 수 있는 디바이스들의 예시들은 반도체 디바이스들이다. 예컨대 이러한 디바이스는 핀형 전계 효과 트랜지스터(FinFET)이다. FinFET 디바이스는, 예컨대 P형 금속 산화물 반도체(P-type metal-oxide-semiconductor; PMOS) FinFET 디바이스, N형 금속 산화물 반도체(N-type metal-oxide-semiconductor; NMOS) FinFET 디바이스, 또는 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스일 수 있다. 본 출원의 다양한 실시예들을 설명하기 위해 FinFET 디바이스 예시와 함께 아래의 개시내용을 이어갈 것이다. 하지만, 본 출원은 특정하게 청구된 것을 제외하고, 특정 유형의 디바이스로 제한되어서는 안된다는 것을 이해바란다.
도 1과 도 2 내지 도 11을 참조하여, 아래에서는 방법(100)과 반도체 디바이스(200)를 총괄적으로 설명한다. 도 1은 본 발명개시의 다양한 양태들에 따른 집적 회로 디바이스를 제조하는 방법(100)의 흐름도이다. 본 실시예에서, 방법(100)은 FinFET 디바이스를 포함한 집적 회로 디바이스를 제조하는 것에 관한 것이다. 방법(100)은 기판이 제공되는 블록(102)에서 시작한다. 블록(104)에서, 핀 구조물이 기판 위에 형성된다. 핀 구조물의 형성은 마스크층을 패턴화하는 것, 마스크층을 이용하여 반도체 기판을 에칭하여 핀 구조물을 정의하는 것, 및 핀 구조물의 각각의 핀 사이에 얕은 트렌치 격리(shallow trench isolation; STI) 피처들을 형성하는 것을 포함할 수 있다. STI 피처를 형성하는 것은 핀 구조물 위에 유전체층을 증착하는 것 및 유전체층을 에칭백하여 핀 구조물의 측벽들을 노출시키는 것을 포함할 수 있다. 핀 구조물의 형성 동안, 핀 구조물은 게르마늄, 카바이드와 같은 물질, 또는 임의의 적절한 물질로 임플란트(implant)되고, 이로써 핀 구조물 내에서 웰, 약하게 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역들, 및 강하게 도핑된 소스/드레인(heavily doped source/drain; HDD) 영역들을 형성할 수 있다. 방법은 핀 구조물 상에서 절연층이 형성되고, 절연층 위에 더미 게이트 구조물이 형성되며, 더미 게이트 구조물의 측벽들 상에서 더미 게이트 스페이서들이 형성되는 블록(106)으로 이어진다. 절연층은 핀 구조물을 가로지르도록 형성될 수 있다. 방법은 핀 구조물과 더미 게이트 구조물이 만나는 모서리들 내에 더미 게이트 스페이서들은 남겨두면서, 더미 게이트 스페이서들을 실질적으로 제거하는 블록(108)으로 이어진다. 방법은 게이트 스페이서들이 더미 게이트 구조물의 측벽들 상에서 형성되며, 소스 및 드레인(S/D) 피처들이 핀 구조물 상에서 형성되는 블록(110)으로 이어진다. 방법은 층간 유전체(interlayer dielectric (ILD)층이 반도체 디바이스 위에 형성되는 블록(112)으로 이어진다. 후속하여 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정이 수행되어 과잉 유전체 물질을 제거하고 반도체 디바이스의 윗면을 평탄화한다. 방법은 더미 게이트 구조물, 모서리들 내의 더미 게이트 스페이서들, 및 절연층이 제거되는 블록(114)으로 이어진다. 방법은 절연층이 핀 구조물 위와 게이트 스페이서들 사이에서 형성되며, 게이트 구조물이 절연층 위에 형성되는 블록(116)으로 이어진다. 제2 절연층이 핀 구조물의 열 산화(thermal oxidation)에 의해 또는 유전체 물질의 증착에 의해 형성될 수 있다. 게이트 구조물은 핀 구조물을 가로지르고 S/D 피처들을 분리시킨다. 방법(100)은 집적 회로 디바이스의 제조가 완료되는 블록(118)으로 이어진다. 추가적인 단계들이 방법(100) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 단계들 중 몇몇은 방법의 다른 실시예들을 위해 교체되거나 또는 제거될 수 있다. 이후의 논의는 도 1의 방법(100)에 따라 제조될 수 있는 집적 회로 디바이스의 다양한 실시예들을 나타낸다.
도 2a, 도 2b, 도 2c, 도 3a 및 도 11a는 도 1의 방법에 따른 제조의 다양한 단계들에서의 반도체 디바이스의 일 실시예의 사시도들을 도시하고; 도 3b와 도 11b는 도 3a와 도 11a에서 도시된 반도체 디바이스의 개략적인 평단면도들을 각각 도시하며; 도 3c, 도 3d, 도 3e, 도 11c, 도 11d 및 도 11e는 도 3a 및 도 11a에서 도시된 반도체 디바이스의 개략적인 측단면도들을 각각 도시한다. FinFET 디바이스(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로 디바이스내에 포함될 수 있다. 도 2 내지 도 11은 본 발명개시의 개념들을 보다 잘 이해할 수 있도록 명료화를 위해 단순화되었다. FinFET 디바이스(200)에는 추가적인 피처들이 추가될 수 있으며, 후술하는 몇몇의 피처들은 반도체 디바이스(200)의 다른 실시예들에서 교체되거나 또는 제거될 수 있다.
도 2a를 참조하면, 기판(예컨대, 웨이퍼)(210)이 제공된다. 기판(210)은 결정질 구조물에서의 실리콘 또는 게르마늄과 같은 기초적인 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬과 같은 화합물 반도체; 또는 이들의 조합을 포함한 벌크 기판일 수 있다. 대안적으로, 기판(210)은 실리콘 온 절연체(silicon-on-insulator; SOI) 기판을 포함한다. SOI 기판은 산소 주입에 의한 격리(separation by implantation of oxygen; SIMOX), 웨이퍼 접합, 및/또는 다른 적절한 방법들을 이용하여 제조될 수 있다.
도 2b를 참조하면, 핀 구조물(212)이 기판(210) 내에서 형성된다. (복수의 핀들을 포함한) 핀 구조물(212)은 포토리소그래피 및 에칭 공정과 같은, 임의의 적절한 공정에 의해 형성된다. 예를 들어, 본 실시예에서, 핀 구조물(212)은, 포토레지스트층을 패턴에 노출시키는 것, 노광후 베이킹 공정, 및 포토레지스트층을 현상시켜 패턴을 형성하는 것에 의해 형성된다. 포토레지스트층 패턴화는 포토레지스트 코팅, 소프트 베이킹, 마스크 정렬, 패턴 노광, 노광후 베이킹, 포토레지스트 현상, 및 하드 베이킹의 공정 단계들을 포함할 수 있다. 패턴화는 또한 무마스크(maskless) 포토리소그래피, 전자 빔 묘화(electron-beam writing), 이온 빔 묘화(ion-beam writing), 및 분자 임프린트와 같은 다른 적절한 방법들에 의해 구현되거나 또는 이것들로 대체될 수 있다. 그런 후 패턴화된 포토레지스트층은 에칭 공정에서 핀 구조물(212)을 기판(210) 내로 에칭하는데 이용될 수 있다. 에칭 공정은 에칭될 영역을 정의하고 FinFET 디바이스(200)의 다른 영역들을 보호하기 위해, 패턴화된 포토레지스트층을 이용한다. 에칭 공정은 ?(wet) 에칭 공정, 드라이(dry) 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 핀 구조물(212)은 반응 이온 에칭(reactive ion etch; RIE) 및/또는 다른 적절한 공정을 이용하여 에칭 공정에 의해 형성될 수 있다. 하나의 예시에서, 기판(210)을 에칭하기 위해 이용된 드라이 에칭 공정은 플루오린 함유 가스를 포함한 화학물질을 포함한다. 본 예시의 증진을 위해, 드라이 에칭의 화학물질은 CF4, SF6, 또는 NF3을 포함한다. 대안적으로, 핀 구조물(212)은 이중 패터닝 리소그래피(double-patterning lithography; DPL) 공정에 의해 형성된다. DPL은 패턴을 두 개의 인터리빙된 패턴들로 분할함으로써 기판상에서 패턴을 구축하는 방법이다. DPL은 강화된 피처(예컨대, 핀) 밀도를 가능하게 해준다. 이중 노광(예컨대, 두 개의 마스크 세트들을 이용하는 것)을 비롯한 다양한 DPL 방법론들이 이용될 수 있다. 핀 구조물(212)은 게르마늄, 카바이드와 같은 물질, 또는 임의의 적절한 물질로 임플란트될 수 있고, 이로써 핀 구조물(212) 내에 웰 영역들이 형성될 수 있다.
도 2b를 더 참조하면, STI 피처(214)가 핀 구조물(212)의 각각의 핀 사이에서 형성된다. STI 피처(214)를 형성하는 것은 임의의 적절한 공정에 의해 유전체층을 형성하는 것을 포함할 수 있다. STI 피처(214)는 상이한 유전체 물질들의 다중층들을 포함할 수 있다. 본 실시예에서, STI 피처(214)는 실리콘 산화물과 같은 유전체 물질을 포함하며 임의의 적절한 공정에 의해 형성된다. 다양한 예시들에서, 실리콘 산화물은 ? 또는 드라이 열 산화, 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 다른 적절한 방법들, 및/또는 이들의 조합에 의해 형성될 수 있다. 예컨대, CVD 공정은 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino) 실란 (BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함한 화학물질들을 이용할 수 있다. STI 피처(214)는 다층 구조, 예컨대 실리콘 산화물 또는 실리콘 질화물이 위에 형성된 열 산화물 라이너층을 가질 수 있다.
도 2c를 참조하면, STI 피처(214)의 유전체 물질이 핀 구조물(212)의 핀들 사이에서 리세싱되고 이로써 핀 구조물(212)의 측벽들을 노출시킨다. STI 피처(214)의 유전체 물질을 리세싱하는 것은 에칭 공정을 포함할 수 있다. 에칭 공정은 ? 에칭 공정, 드라이 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 하나의 예시에서, STI 피처(214)의 유전체 물질을 에칭하기 위해 불화 수소산(hydrofluoric acid; HF) 또는 버퍼링된 HF를 포함한 ? 에칭 공정이 이용될 수 있다.
도 3a는 반도체 디바이스(200)의 일 실시예의 개략적인 사시도를 도시하고; 도 3b는 b-b 라인을 따라 절단하여 바라본 도 3a에서 도시된 반도체 디바이스의 개략적인 평단면도를 도시하고; 도 3c, 도 3d, 및 도 3e는 c-c 라인, d-d 라인 및 e-e 라인을 따라 절단하여 바라본 도 3a에서 도시된 반도체 디바이스의 개략적인 측단면도들을 각각 도시한다. 도 3a에서 도시된 바와 같이, c-c 라인은 실질적으로 핀 구조물(212)의 하나의 핀(우측 핀)의 중심선을 따른 것이고, d-d 라인은 그 중심선으로부터 제1 거리에 있으며, e-e 라인은 그 중심선으로부터 제2 거리에 있으며, 제2 거리는 제1 거리보다 크다.
도 3a 내지 도 3e를 참조하면, 반도체 디바이스(200) 위에 제1 절연층(216)이 형성된다. 제1 절연층(216)은, 핀 구조물(212)을 가로지르며 핀 구조물(212)과 STI 피처(214)의 중심 부분 상에서 형성된다. 제1 절연층(216)은 임의의 적절한 유전체 물질을 포함할 수 있다. 제1 절연층(216)은 증착, 리소그래피 패터닝, 및 에칭 공정들을 비롯한 적절한 공정에 의해 형성될 수 있다. 다양한 예시들에서, 제1 절연층(216)은 ? 또는 드라이 열 산화, 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 다른 적절한 방법들, 및/또는 이들의 조합에 의해 형성될 수 있다. 본 실시예에서, 제1 절연층(216)은 실리콘 산화물을 포함하며 ALD 공정에 의해 형성된다.
도 3a 내지 도 3e를 계속해서 참조하면, 제1 절연층(216) 위에 제1 게이트 구조물(218)이 형성된다. 본 실시예에서, 제1 게이트 구조물(218)은 나중에 제거될 더미 게이트 구조물이다. 제1 게이트 구조물(218)은 폴리실리콘과 같은 임의의 적절한 물질로 형성될 수 있다. 게이트 구조물(218)은 증착, 리소그래피 패터닝, 및 에칭 공정들을 비롯한 적절한 공정에 의해 형성된다. 증착 공정들은 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(metal organic CVD; MOCVD), 원격 플라즈마 CVD(remote plasma CVD; RPCVD), 플라즈마 인핸스드 CVD(plasma enhanced CVD; PECVD), 저압 CVD(low-pressure CVD; LPCVD), 원자층 CVD(ALCVD), 대기압 CVD(atmospheric pressure CVD; APCVD), 도금, 다른 적절한 방법들, 또는 이들의 조합을 포함한다. 리소그래피 패터닝 공정들은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린징, 드라잉(예컨대, 하드 베이킹), 다른 적절한 공정들 또는 이들의 조합을 포함한다. 대안적으로, 리소그래피 노광 공정은 무마스크 포토리소그래피, 전자 빔 묘화, 및 이온 빔 묘화와 같은 다른 방법들에 의해 구현될 수 있거나 또는 이것들로 대체된다. 또 다른 대안구성에서, 리소그래피 패터닝 공정은 나노임프린트 기술을 구현할 수 있다. 에칭 공정들은 드라이 에칭, ? 에칭, 드라이 및 ? 에칭 모두의 조합, 및/또는 다른 에칭 방법들을 포함할 수 있다. 제1 게이트 구조물(218)의 형성 이후, 핀 구조물(212)의 노출된 부분들은 게르마늄, 카바이드와 같은 물질, 또는 임의의 적절한 물질로 임플란트(implant)되고, 이로써 약하게 도핑된 소스/드레인(LDD) 영역들이 형성될 수 있다.
도 4a 내지 도 4e를 참조하면, 제1 게이트 구조물(218)의 측벽들 상에 제1 게이트 스페이서들(220)이 형성된다. 본 실시예에서, 제1 게이트 스페이서들(220)은 후속 공정에서 제거될 더미 스페이서들이다. 제1 게이트 스페이서들(220)은 적절한 공정에 의해 형성될 수 있고, 실리콘 산화물, 실리콘 질화물과 같은 임의의 적절한 유전체 물질, 또는 임의의 적절한 물질을 포함할 수 있다. 후속 에칭 공정 단계들을 감소시키기 위해, 예컨대 제1 게이트 스페이서들(220)은 제1 절연층(216)의 유전체 물질과 동일한 유전체 물질을 포함할 수 있다. 본 실시예에서, 제1 게이트 스페이서들(220)은 실리콘 산화물을 포함한다. 제1 게이트 스페이서들(220)의 형성 이후, 핀 구조물(212)의 노출된 부분들은 게르마늄, 카바이드와 같은 물질, 또는 임의의 적절한 물질로 임플란트되고, 이로써 강하게 도핑된 소스/드레인(LDD) 영역들이 형성될 수 있다.
도 5a 내지 도 5e를 참조하면, 제1 게이트 스페이서들(220)은 제1 게이트 구조물(218)의 측벽들로부터 실질적으로 제거되지만, 제1 구조물(216)과 제1 게이트 구조물(218)이 만나는 수직하게 배향된 모서리들 내에 제1 게이트 스페이서들(220)의 부분들은 남겨둔다. 제1 게이트 스페이서들(220)은 임의의 적절한 공정에 의해 실질적으로 제거될 수 있다. 본 실시예에서, 제1 게이트 스페이서들(220)은 에칭 공정에 의해 실질적으로 제거된다. 에칭 공정들은 드라이 에칭, ? 에칭, 드라이 및 ? 에칭 모두의 조합, 및/또는 다른 에칭 방법들을 포함할 수 있다.
도 6a 내지 도 6e를 참조하면, 제1 게이트 구조물(218)의 측벽들 상과 모서리들 내의 제1 게이트 스페이서들(220) 위에 제2 게이트 스페이서들(222)이 형성된다. 제2 게이트 스페이서들(222)은 적절한 공정에 의해 형성될 수 있고, 실리콘 산화물, 실리콘 질화물과 같은 임의의 적절한 유전체 물질, 또는 임의의 적절한 물질을 포함할 수 있다. 핀 구조물(212)과 제1 게이트 구조물(218)이 만나는 모서리들 내에서 남아있는 제1 게이트 스페이서들(220)의 추가적인 처리를 가능하도록 하기 위해, 제2 게이트 스페이서들(222)은 제1 게이트 스페이서들(220)의 물질과는 상이한 물질로 형성된다. 본 실시예에서, 제2 게이트 스페이서들(222)은 실리콘 질화물을 포함한다.
도 7a 내지 도 7e를 참조하면, 제1 게이트 구조물(218) 아래에 있는 채널 영역에 의해 분리된 소스 및 드레인(S/D) 피처들(224)이 핀 구조물(218)의 윗면 상에 형성된다. S/D 피처(224)는 강하게 도핑된 영역들 및 약하게 도핑된 영역들을 포함할 수 있다. 하나의 실시예에서, S/D 피처들(224)을 형성하는 것은 핀 구조물(218)의 최상단 부분을 에칭하는 것 및 핀 구조물(218)의 에칭된 부분 위에 도핑된 반도체 물질을 증착하는 것을 포함한다. 도핑된 반도체 물질의 증착은 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC)와 같은 반도체 물질, 또는 임의의 적절한 물질을 에피택셜(dpi) 방식으로 성장시키는 것을 포함할 수 있다.
도 8a 내지 도 8e를 참조하면, 반도체 디바이스(200) 상에 층간 유전체(interlayer dielectric; ILD) 층(226)이 형성된다. ILD 층(226)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 탄소 도핑된 실리콘 산화물, 블랙 다이아몬드®(캘리포니아 산타 클라라에 위치한 Applied Materials사), 제로겔, 에어로겔, 비정질 불화 탄소, 파릴렌, BCB(bis-benzocyclobutenes), SiLK(미시건 미드랜드에 위치한 Dow Chemical), 폴리이미드, FSG(fluorinated silica glass)와 같은 로우 k 물질, 및/또는 다른 적절한 물질들을 포함할 수 있다. ILD층(226)은 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 스핀 온, 물리적 기상 증착(PVD 또는 스퍼터링), 또는 다른 적절한 방법들을 포함한 임의의 적절한 공정에 의해 형성될 수 있다. 예컨대, CVD 공정은 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino) 실란 (BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함한 화학물질들을 이용할 수 있다.
도 9a 내지 도 9e를 참조하면, 제1 게이트 구조물(218)이 제거된다. 제1 게이트 구조물(218)은 임의의 적절한 공정에 의해 제거될 수 있다. 본 실시예에서, 제1 게이트 구조물(218)은 에칭 공정에 의해 제거된다. 에칭 공정들은 드라이 에칭, ? 에칭, 드라이 및 ? 에칭 모두의 조합, 및/또는 다른 에칭 방법들을 포함할 수 있다.
도 10a 내지 도 10e를 참조하면, 제1 절연층(216) 및 제1 게이트 스페이서들(220)의 부분들은 제거되고, 핀 구조물(212)의 측벽들 및 STI 피처(214)의 윗면은 노출된다. 제1 절연층(216) 및 제1 게이트 스페이서들(220)의 부분들은 임의의 적절한 공정에 의해 제거될 수 있다. 본 실시예들에서, 제1 절연층(216) 및 제1 게이트 스페이서들(220)의 부분들은 에칭 공정에 의해 제거된다. 에칭 공정들은 드라이 에칭, ? 에칭, 드라이 및 ? 에칭 모두의 조합, 및/또는 다른 에칭 방법들을 포함할 수 있다. 하나의 예시에서, 제1 절연층(216) 및 제1 게이트 스페이서들(220)의 부분들을 제거하기 위해 이용된 드라이 에칭 공정은 플루오린 함유 가스를 포함한 화학물질을 포함할 수 있다. 본 예시의 증진을 위해, 드라이 에칭의 화학물질은 CF4, SF6, 또는 NF3을 포함한다. 주목할 점으로, 본 실시예에서는 제1 절연층(216) 및 제1 게이트 스페이서들(220)의 부분들 모두가 실리콘 산화물을 포함하기 때문에, 제1 절연층(216) 및 제1 게이트 스페이서들(220)의 부분들 모두의 제거는 동시에 수행될 수 있다. 대안적인 실시예들에서, 제1 절연층(216) 및 제1 게이트 스페이서들(220)의 부분들은 상이한 물질들을 포함하며, 제거 공정은 먼저 제1 절연층(216)을 제거한 후에 제1 게이트 스페이서들(220)을 제거하는 것을 포함하는 다단계 공정이다.
도 11a 내지 도 11e를 참조하면, 제2 절연층(228)이 형성된다. 본 실시예에서, 제2 절연층(228)은 핀 구조물(212)을 인터페이싱하고 보호하기 위해 이용된 계면층으로서 기능을 한다. 제2 절연층(226)은, S/D 영역들(224)을 분리시키는 핀 구조물(212)의 중앙 부분(예컨대, 도 11b 및 도 11c 참조) 상에서 핀 구조물(212)을 가로지르도록 형성된다. 제2 절연층(228)은 실리콘 산화물, 실리콘 질화물과 같은 임의의 적절한 유전체 물질, 또는 임의의 적절한 물질을 포함할 수 있다. 제2 절연층(228)은 적절한 공정에 의해 형성될 수 있다. 다양한 예시들에서, 제2 절연층(228)은 ? 또는 드라이 열 산화, 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 다른 적절한 방법들, 및/또는 이들의 조합에 의해 형성될 수 있다. 본 실시예에서, 제2 절연층(228)은 실리콘 산화물을 포함하며 열 산화 공정에 의해 형성된다. 본 실시예에서는, 제2 절연층(226)이 열 산화에 의해 형성되기 때문에, 제2 절연층(228)은 핀 구조물(212)의 노출된 부분들(예컨대, 윗면 및 측벽들) 상에서만 형성되되, 유전체층(214)의 노출된 윗면 상에서는 형성되지 않는다(예컨대, 도 11d 및 11e 참조).
도 11a 내지 도 11e를 계속해서 참조하면, 게이트 유전체(230) 및 게이트 구조물(232)이 제2 절연층(228) 위에서 형성된다. 게이트 유전체(230)는 실리콘 산화물, 하이k 유전체 물질과 같은 유전체 물질, 다른 적절한 유전체 물질, 또는 이들의 조합을 포함한다. 하이k 유전체 물질의 예시들은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이k 유전체 물질들, 및/또는 이들의 조합을 포함한다. 본 실시예에서, 게이트 유전체(230)는 HfOx를 포함한 하이 k 유전체층이다. 게이트 구조물(232)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN을 포함한 금속 및/또는 폴리실리콘, 다른 도전성 물질들, 또는 이들의 조합을 포함할 수 있다. 게이트 구조물(232)은 수많은 다른 층들, 예컨대 일함수 금속층, 캡핑층들, 계면층들, 확산층들, 배리어층들, 또는 이들의 조합을 포함할 수 있다. 하드마스크층은 게이트 구조물(232) 위에 형성될 수 있다. 하드마스크층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 카바이드, 다른 적절한 물질, 또는 이들의 조합을 포함할 수 있다.
게이트 유전체(230) 및 게이트 구조물(232)은 임의의 적절한 공정들에 의해 형성될 수 있다. 예를 들어, 게이트 유전체(230)는 원자층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 열 산화, UV 오존 산화, 또는 이들의 조합과 같은 적절한 공정을 이용하여 형성될 수 있다. 더 나아가, 예컨대, 게이트 구조물(232)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 퇴적(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 인핸스드 CVD(PECVD), 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 대기압 CVD(APCVD), 도금, 다른 적절한 방법들, 또는 이들의 조합을 비롯한, 증착 공정에 의해 형성될 수 있다.
도 11a 내지 도 11e를 계속해서 참조하면, 평탄화 공정이 반도체 디바이스(200)에 대해 수행된다. 일 실시예에서, 평탄화 공정은 게이트 유전체(230) 및 게이트 구조물(232)의 과잉 부분들을 제거하기 위해 반도체 디바이스(200)에 적용되는 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정을 포함한다. 평탄화 공정은, 게이트 유전체(230) 및 게이트 구조물(232)의 과잉 물질이 제거되고, 이에 따라 핀 구조물(212)의 각각의 핀의 실질적으로 평탄화된 윗면을 노출시키도록 수행될 수 있다.
따라서, 도 11a 내지 도 11e에서는 반도체 디바이스(200)가 도시된다. 본 실시예에서, 반도체 디바이스(200)는 FinFET 디바이스이다. FinFET 디바이스(200)는 핀 구조물(212)이 형성된 기판(210)을 포함한다. 핀 구조물(212)의 각각의 핀은 STI 피처(214)에 의해 분리/격리된다. 핀 구조물(212)의 각각의 핀은 중심 영역에서 각각의 핀을 가로지르는 격리층(228), 제2 격리층(228) 위에 형성된 게이트 유전체(230), 및 게이트 유전체(230) 위에서 형성되고 각각의 핀을 가로지르는 게이트 구조물(232)을 포함한다. 게이트 구조물(232)의 측벽들 상에 게이트 스페이서들(222)이 배치된다. 게이트 스페이서들(222)은 선형적이지 않으며 핀 구조물(212)에 인접하여 종방향으로 단계화된 프로파일(longitudinal stepped profile)을 갖는데, 이것은 게이트 구조물(232)이 보다 큰 유효 게이트 길이를 갖도록 해준다. 게이트 구조물(232)은 소스/드레인(S/D) 영역들(224)을 분리시키고 채널 영역 위에 있다. 핀 구조물(212)의 각각의 핀은 웰 영역, 약하게 도핑된 소스/드레인(LDD) 영역들, 및 강하게 도핑된 소스/드레인(HDD) 영역들을 포함할 수 있다. 게이트 유전체(230)는 핀 구조물(212)의 하나의 핀의 중심선(즉, c-c 라인을 따름)으로부터의 제2 거리(즉, e-e 라인을 따름)에서의 폭(w2)보다 큰 상기 중심선으로부터의 제1 거리(즉, d-d 라인을 따름)에서의 폭(w1)을 가지며, 제2 거리는 제1 거리보다 크다. 폭(w1)은 폭(w2)보다 적어도 3% 크다. 본 실시예에서, 폭(w1)은 폭(w2)보다 대략 3% 내지 대략 10% 크다. 더 나아가, 게이트 구조물(232)이 중심선으로부터의 제1 거리에서의 폭(w4)보다 작은 중심선에서의 폭(w3)을 갖도록, 게이트 구조물(232)은 변하는 폭들을 포함한 종방향으로 단계화된 프로파일을 갖는다. 폭(w4)은 폭(w3)보다 적어도 3% 크다. 본 실시예에서, 폭(w4)은 폭(w3)보다 대략 3% 내지 대략 10% 크다. 또한, 게이트 구조물(232)은 중심선으로부터의 제2 거리에서의 폭(w4)보다 작은 폭(w5)을 가지며, 중심선으로부터의 제1 거리에서 폭(w4)이 측정되는 곳 위의 지점에서 폭(w5)은 측정된다. 폭(w4)은 폭(w5)보다 적어도 3% 크다. 본 실시예에서, 폭(w4)은 폭(w5)보다 대략 3% 내지 대략 10% 크다.
반도체 디바이스(200)는 후속 처리에 의해 형성될 수 있는 추가적인 피처들을 포함할 수 있다. 예들 들어, 반도체 디바이스(200)의 다양한 피처들 또는 구조물들을 연결시키도록 구성된, 다양한 콘택트들/비아들/라인들 및 다층 상호연결 피처들(예컨대, 금속층들 및 층간 유전체들)이 기판(210) 위에서 형성될 수 있다. 추가적인 피처들은 반도체 디바이스(200)에 대한 전기적 상호연결부를 제공할 수 있다. 예를 들어, 다층 상호연결부는 통상적인 비아들 또는 콘택트들과 같은 수직적 상호연결부들과, 금속라인들과 같은 수평적 상호연결부들을 포함한다. 다양한 상호연결 피처들은 구리, 텅스텐 및/또는 실리사이드를 비롯한 다양한 도전성 물질들을 구현할 수 있다. 하나의 예시에서, 구리 관련 다층 상호연결 구조물을 형성하기 위해 다마신 및/또는 듀얼 다마신 공정이 이용된다. 반도체 디바이스(200)는 트랜지스터, 캐패시터, 저항기, 인덕터, 패시베이션층, 접합 패드, 패키징 등과 같은 다른 피처들 및 구조물들을 포함한 반도체 디바이스/집적 회로에 포함될 수 있지만, 도시된 실시예들은 단순화와 명료화를 위해 단순화된다는 것이 이해된다.
위 방법(100) 및 반도체 디바이스(200)는 보다 큰 유효 게이트 길이때문에 (S/D 피처(224) 사이의 핀 구조물(212)의 길이를 따라) 채널 방향으로의 향상된 전압 문턱을 제공한다. 예를 들어, (폭(w4)보다 큰) 단계화된 게이트 프로파일로 인해, 종래의 디바이스들의 유효 게이트 길이들과 비교할 때, 게이트 관련 라운딩(rounding)은 최소화되어 보다 큰 유효 게이트 길이를 초래시키는데, 이것은 LDD 영역을 채널 영역 내로 보다 잘 밀쳐내어서 채널 방향으로의 전압 문턱 균일성을 개선시킬 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. FinFET 디바이스에 있어서,
    핀 구조물을 포함한 기판으로서, 상기 핀 구조물은 제1 핀과 제2 핀을 포함한 것인, 상기 기판;
    상기 제1 핀과 상기 제2 핀 사이에서 상기 기판 상에 배치된 얕은 트렌치 격리(shallow trench isolation; STI) 피처;
    상기 제1 핀과 상기 제2 핀 상에 배치된 게이트 유전체; 및
    상기 게이트 유전체 상에 배치된 게이트 구조물
    을 포함하고,
    상기 게이트 구조물은 상기 제1 핀과 상기 제2 핀 사이의 상기 STI 피처, 상기 제1 핀 및 상기 제2 핀을 가로지르며,
    상기 게이트 구조물은 종방향으로 단계화된 프로파일(longitudinal stepped profile)을 갖는 것인, FinFET 디바이스.
  2. 제1항에 있어서,
    상기 핀 구조물과 상기 게이트 유전체 사이에 개재된 계면층; 및
    상기 게이트 구조물의 측벽들 상에 배치된 게이트 스페이서들
    을 더 포함하며, 상기 게이트 스페이서들은 상기 게이트 구조물의 종방향으로 단계화된 프로파일에 대응하는 종방향으로 단계화된 프로파일을 갖는 것인, FinFET 디바이스.
  3. 제2항에 있어서, 상기 계면층은 상기 STI 피처 상에 배치되지 않고 상기 핀 구조물 상에 배치된 것인, FinFET 디바이스.
  4. 제1항에 있어서, 상기 게이트 구조물의 종방향으로 단계화된 프로파일은 상기 제1 핀의 중심선으로부터의 제1 거리에서의 제1 폭과 상기 제1 핀의 중심선으로부터의 제2 거리에서의 제2 폭을 가지며, 상기 제2 거리는 상기 제1 거리보다 크고, 상기 제1 폭은 상기 제2 폭보다 큰 것인, FinFET 디바이스.
  5. 제2항에 있어서, 상기 계면층은 실리콘 산화물을 포함하며, 상기 게이트 스페이서들은 실리콘 질화물을 포함한 것인, FinFET 디바이스.
  6. FinFET 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성된 하나 이상의 핀들을 포함하는 핀 구조물;
    각각의 상기 하나 이상의 핀들 사이에 형성된 격리 물질;
    상기 핀 구조물의 일부분 상에 형성된 유전체층;
    상기 유전체층 상에 형성된 게이트 구조물; 및
    상기 게이트 구조물의 측벽들 상에 형성된 게이트 스페이서들
    을 포함하며,
    상기 게이트 구조물은 종방향으로 단계화된 프로파일을 갖는 것인, FinFET 디바이스.
  7. 제6항에 있어서, 상기 유전체층은 상기 핀 구조물의 하나 이상의 핀들 사이의 격리 물질 상에 형성되지 않고 상기 핀 구조물의 일부분 상에 형성된 것인, FinFET 디바이스.
  8. FinFET 디바이스를 제조하는 방법에 있어서,
    복수의 핀들을 포함한 핀 구조물 및 상기 핀 구조물의 각각의 핀 사이의 얕은 트렌치 격리(shallow trench isolation; STI) 피처들을 포함한 기판을 제공하는 단계;
    상기 핀 구조물 위에 제1 게이트 구조물을 형성하는 단계;
    상기 제1 게이트 구조물의 측벽들 상에 제1 게이트 스페이서들을 형성하는 단계;
    상기 핀 구조물과 상기 제1 게이트 구조물이 만나는 모서리들 내에 상기 제1 게이트 스페이서들의 부분들을 남겨두면서 상기 제1 게이트 스페이서들을 제거하는 단계;
    상기 제1 게이트 구조물의 측벽들 상에 제2 게이트 스페이서들을 형성하는 단계;
    상기 핀 구조물, 상기 제1 게이트 구조물, 및 상기 제2 게이트 스페이서들 위에 유전체층을 형성하는 단계;
    상기 제1 게이트 구조물과 상기 제1 게이트 스페이서들의 부분들을 제거하여 상기 제2 게이트 스페이서들의 측벽들을 노출시키는 단계; 및
    상기 제1 게이트 구조물과 상기 제1 게이트 스페이서들의 부분들이 제거된 영역에서 상기 핀 구조물 위에 제2 게이트 구조물을 형성하는 단계
    를 포함하는, FinFET 디바이스 제조 방법.
  9. 제8항에 있어서,
    상기 핀 구조물과 상기 제1 게이트 구조물 사이에 개재되는 절연층을 형성하는 단계; 및
    상기 핀 구조물과 상기 제2 게이트 구조물 사이에 개재되는 게이트 유전체층을 형성하는 단계
    를 더 포함하는, FinFET 디바이스 제조 방법.
  10. 제9항에 있어서,
    상기 게이트 유전체층과 상기 핀 구조물 사이에 개재되는 계면층을 형성하는 단계를 더 포함하며, 상기 계면층은 상기 STI 피처들 상에 배치되지 않고 상기 핀 구조물 상에 배치되는 것인, FinFET 디바이스 제조 방법.
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