KR20140088585A - 다이아몬드층을 포함하는 디바이스 - Google Patents

다이아몬드층을 포함하는 디바이스 Download PDF

Info

Publication number
KR20140088585A
KR20140088585A KR1020147014302A KR20147014302A KR20140088585A KR 20140088585 A KR20140088585 A KR 20140088585A KR 1020147014302 A KR1020147014302 A KR 1020147014302A KR 20147014302 A KR20147014302 A KR 20147014302A KR 20140088585 A KR20140088585 A KR 20140088585A
Authority
KR
South Korea
Prior art keywords
layer
diamond
waveguide
patterned structure
dielectric
Prior art date
Application number
KR1020147014302A
Other languages
English (en)
Inventor
디 량
레이몬드 쥐 뷰솔레일
Original Assignee
휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. filed Critical 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Publication of KR20140088585A publication Critical patent/KR20140088585A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02444—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology

Abstract

디바이스는 기판층, 다이아몬드층, 및 디바이스층을 포함한다. 디바이스층은 패터닝된다. 다이아몬드층은 디바이스층에 연관된 패턴의 모양을 따른다.

Description

다이아몬드층을 포함하는 디바이스{DEVICES INCLUDING A DIAMOND LAYER}
본 발명은 다이아몬드층을 포함하는 디바이스에 관한 것이다.
실리콘-온-인슐레이터(SOI)는 SiO2와 같은 산화물(즉, 매립 산화물(BOX)층)이어도 되는 절연체층을 포함하는 표준 Si-기반 디바이스 플랫폼이다. 그러나, SiO2는 극히 좋지 않은 열전도율(대략 1.3 W/m/℃)을 가져서, 효율적인 방열을 저해하고, 디바이스 발열 및 저하된 성능 및/또는 신뢰도를 야기한다.
본 발명의 특징에 따라, 기판층과, 상기 기판층에 결합된 다이아몬드층과, 상기 다이아몬드층에 의해 상기 기판층으로부터 분리된 패터닝된 구조를 포함하며, 상기 다이아몬드층이 상기 패터닝된 구조의 모양을 따르는(conform to the patterned structure), 디바이스층을 포함하는 것을 특징으로 하는 디바이스가 제공된다.
도 1은 본 발명의 예에 따른 다이아몬드층을 포함하는 디바이스의 단면도이다.
도 2는 본 발명의 예에 따른 복수의 콤포넌트, 중간 재료층 및 다이아몬드층을 포함하는 디바이스의 단면도이다.
도 3은 본 발명의 예에 따른 다이아몬드층 및 비대칭 디바이스층을 포함하는 디바이스의 단면도이다.
도 4는 본 발명의 예에 따른 다이아몬드층 및 비대칭 디바이스층을 포함하는 디바이스의 단면도이다.
도 5a는 본 발명의 예에 따른 절연된 패터닝된 구조 및 다이아몬드층을 포함하는 디바이스의 단면도이다.
도 5b는 본 발명의 예에 따른 절연된 패터닝된 구조 및 다이아몬드층을 포함하는 디바이스의 단면도이다.
도 5c는 본 발명의 예에 따른 절연된 패터닝된 구조 및 다이아몬드층을 포함하는 디바이스의 단면도이다.
도 5d는 본 발명의 예에 따른 절연된 패터닝된 구조 및 다이아몬드층을 포함하는 디바이스의 단면도이다.
도 6a는 본 발명의 예에 따른 다이아몬드층을 포함하는 디바이스의 단면도이다.
도 6b는 본 발명의 예에 따른 다이아몬드층을 포함하는 디바이스의 단면도이다.
도 7a 내지 도 7j는 본 발명의 예에 따른 다이아몬드층을 포함하는 디바이스의 제조 방법의 단면도이다.
이하에서는 첨부 도면을 참조하여 본 발명의 예를 설명할 것이다. 도면에서, 동일한 도면 부호는 동일하거나 또는 기능적으로 유사한 구성요소를 나타낼 수 있다.
디바이스 플랫폼은 향상된 성능을 위해 다이아몬드층을 포함할 수도 있다. 실리콘-온-다이아몬드(SOD) 또는 기타 반도체-온-다이아몬드(예컨대, 갈륨 아세나이드(GaAs)) 디바이스 플랫폼은 예컨대 하이 엔드 마이크로프로세서, 광 인터커넥트를 위한 레이저 광원, 및 기타 디바이스와 같은 전자 디바이스 및 광 디바이스를 위해 이용될 수 있다. 다이아몬드층은 우수한 방열 성능을 제공할 수 있으며, 예컨대 열을 디바이스층에서 멀리 보내는 열전도율을 제공할 수 있다.
도 1은 본 발명의 예에 따른 다이아몬드층(104)을 포함하는 디바이스(100)의 단면도이다. 다이아몬드층(104)은 기판층(102) 및 디바이스층(106)에 결합된다. 디바이스층(104)은 실리콘(Si)과 같은 반도체이어도 되며, Smart Cut™ 또는 기타 기술을 이용하여 미가공(bare) Si 기판 또는 SOI 기판과 같은 반도체 웨이퍼로부터 획득될 수도 있다. 기판층(102)은 핸들 기판(handle substrate)으로서 획득될 수도 있다. 다이아몬드층(104)은 기판층(102)을 다이아몬드층(104)에 결합하기 위해 폴리싱될 수도 있다. 일례에서, 기판층(102)은 다이아몬드층(104)에 직접 웨이퍼 본딩될 수도 있다.
디바이스층(106)은, 고지수 도파관 디바이스(high-index waveguide device)를 제공하기 위한 재료를 포함한, Si, 갈륨 아세나이드(GaAs) 등과 같은 반도체이어도 된다. 디바이스층(106)은 미가공 Si 기판 또는 SOI 기판과 같은 반도체 웨이퍼로부터 획득될 수도 있다. 디바이스층(106)은 Smart Cut™ 또는 소스 웨이퍼의 일부분을 폴리싱하거나 제거하는 기술을 포함한 기타 기술을 이용하여 획득될 수도 있다.
디바이스층(106)은 패터닝된 구조(108)를 포함할 수 있다. 예컨대, 패터닝된 구조(108)는 디바이스 회로, 도파관, 및/또는 기타 구조를 포함할 수 있다. 패터닝된 구조(108)의 적어도 일부분이 아래쪽으로 다이아몬드층(104) 내로 연장할 수도 있다. 패터닝된 구조(108)는 디바이스층(106)의 하면을 패터닝/에칭함으로써 생성될 수 있다. 일례에서, 패터닝된 구조(108)는 디바이스 회로와 같은 도파관 및/또는 전자 디바이스와 같은 광디바이스이어도 된다. 패터닝된 구조(108)가 블랭크 실리콘(blank silicon)으로 제한되지 않고, 상이한 영역 및 상이한 구조를 포함할 수도 있음에 따라, 패터팅된 구조(108)는 실리콘-온-인슐레이터(SOI) 인캡슐레이션된 부분 및/또는 침적된 금속층을 포함한 기타 특징부를 포함할 수 있다.
다이아몬드층(104)은 디바이스층(106)의 패터닝된 구조(108)의 모양을 따를(conform) 수도 있다. 일례에서, 다이아몬드는 화학적 기상 증착(CVD) 또는 기타 프로세스를 이용하여 패터닝된 구조(108) 상에 블랭크 침적될(blank deposited) 수 있으며, 이에 의해 다이아몬드층(104)이 패터닝된 구조(108)의 다양한 구조의 모양을 따른다. 다양한 구조의 모양을 따르는 다이아몬드층(104)은 패터닝된 구조(108)의 측벽을 포함한 디바이스층(106)의 패터닝된 구조(108)의 전체 토포그래피를 채울 수도 있다.
다이아몬드층(104)은 단결정 또는 다결정 구조를 포함할 수 있다. 단결정 다이아몬드는 매우 높은 열전도율을 가지며, 비용이 저렴하고, 커다란 크기로 하는 것이 곤란하여, 단결정 다이아몬드의 비용 효율적인 크기를 제한하거나 및/또는 이러한 다이아몬드 기반 디바이스에 대한 비용을 증가시킬 수 있다. 다결정 다이아몬드(폴리 다이아몬드)는 단결정 다이아몬드보다 낮은 열전도율을 갖지만, 비용이 더 낮고, 크기를 크게 하는 것이 용이하다.
다이아몬드층(104)은 2400 와트/미터/켈빈 온도(W/m/K)까지의 열전도율을 제공할 수 있다. 다이아몬드층(104)은 디바이스층(106)에 대해 열전도를 제공하기 위해 디바이스층(106)과 기판층(102) 사이에 위치될 수 있다. 디바이스 열, 예컨대 디바이스층(106)으로부터의 열은 다이아몬드층(104)을 통해 기판층(102)에 신속하게 방열될 수 있다.
디바이스층(106)의 상부는 디바이스층(106)의 일부분을 선택적으로 제거함으로써 획득될 수 있다. 일례에서, 디바이스층(106)은 SOI 웨이퍼로 형성될 수 있으며, 이에 의해 실리콘 부분과 산화물 부분(예컨대, 매립 산화물(BOX)층)이 SOI 웨이퍼로부터 제거되어 디바이스층(106)을 획득하기 위한 실리콘의 층이 남게 된다. 더욱이, 소스 SOI 웨이퍼의 BOX 층은 제거 전에 마스킹층으로서 이용될 수도 있다. 이와 달리, 디바이스층(106)은 디바이스층(106)을 자신의 모 Si 웨이퍼(mother Si wafer)로부터 분할하는 "스마트-커트(Smart-cut)" 기술에 의해 Si 웨이퍼로 형성될 수 있어서, 모 Si 웨이퍼가 재사용될 수도 있다. 디바이스층(106)의 상부는 디바이스층(106)과 상호작용할 수 있는 콤포넌트에 대한 커플링을 위해 준비될 수도 있고, 또는 이러한 콤포넌트에 대해 이미 커플링될 상태일 수도 있다.
도 2는 본 발명의 예에 따른 복수의 콤포넌트(210), 중간 재료층(212) 및 다이아몬드층(204)을 포함하는 디바이스(200)의 단면도이다.
디바이스(200)는 SOD 디바이스 상의 하이브리드 Ⅲ-Ⅴ를 포함할 수 있다. 콤포넌트(210)의 일부분은 인듐 포스페이트(indium phosphate)와 같은 Ⅲ-Ⅴ족 층을 포함할 수 있다. 디바이스(200)는 공진기 지오메트리를 갖는 하이브리드 레이저 및 변조기와, 광 데이터 링크(photonic data link)를 포함하는 광집적회로(PIC)를 위한 온-칩 광원으로서 사용될 수 있는 하이브리드 광검출기를 포함할 수 있으며, 파장 분할 다중화(WDM), 애드-드롭 필터/라우터(add-drop filters/router), 스위치, 센서, 변조기, 버퍼, 및 온-칩 광 인터커넥트 어플리케이션, 멀티플렉서 및 기타 도파관 콤포넌트와 같은 패시브 콤포넌트, 및 레이저, 광검출기 및 변조기와 같은 액티브 콤포넌트를 위해 이용될 수 있다.
디바이스층(206)에 연관된 패터닝된 구조(208)는 광 모드 영역(230)을 제공하기 위해 예컨대 광커플링에 기초하여 콤포넌트(210)에 결합될 수 있다. 패터닝된 구조(208)에 연관된 도파관 측면 치수(waveguide lateral dimension)(222)는 싱글 래터럴 하이브리드 모드의 도파(waveguiding of a single lateral hybrid mode)를 제공할 수 있다. 콤포넌트 측면 치수(220)는, 콤포넌트(210)가 제조 허용오차와 디바이스 직렬 저항의 관련에 연관될 수 있기 때문에, 도파관 측면 치수(222)보다 넓어도 된다. 폭이 좁은 도파관 또는 기타 패터닝된 구조(208)를 생성함으로써, 콤포넌트(210)(예컨대, Ⅲ-Ⅴ 링 도파관)가 단일-모드 영역에 대해서는 너무 폭이 넓을 수도 있는 콤포넌트 측면 치수(220)를 갖는 경우에도, 디바이스(200)의 작동을 위한 싱글 하이브리드 모드를 달성하는 것이 가능하다.
보다 구체적으로, 도파관 모드는 도파관의 폭에 좌우될 수 있으며, 도파관은 싱글 모드 도파관 또는 멀티모드 도파관이어도 된다. 싱글 모드는 도파관의 폭이 기본 모드를 지원하기에 충분하게 좁도록 좁은 도파관과 연관될 수 있다. 그러나, 상단 부분/콤포넌트(210)는 콤포넌트(210)에 관한 기타 고려사항을 해소(address) 하기 위해 증가된 폭과 연관될 수 있다. 예컨대, 콤포넌트 측면 치수(220)는 패터닝된 구조(208)에 대한 콤포넌트(210)의 정렬을 용이하게 하고, 콤포넌트(210)에서의 양자 우물 활성 영역과 광 모드 영역(203)에 너무 가깝게 되는 에칭된 측벽으로 인한 너무 좁은 콤포넌트(210)의 전기적 문제와, 전기 누설과 같은 기타 전기적 성능 문제를 방지하는데 도움을 줄 수 있다. 패터닝된 구조(208)는 예컨대 다이아몬드층(204)의 침적 전에 디바이스층(206)을 패터닝함으로써 콤포넌트(210)에 독립적으로 제공될 수 있다. 그러므로, 디바이스(200)와 같은 SOD 플랫폼에 대해, 도파관(또는 다른 패터닝된 구조(208))에 연관된 측면 치수(222)는 콤포넌트 측면 치수(220)보다 좁게 될 수 있다. 그러므로, 하이브리드 광 모드 영역(230)은 콤포넌트(210)를 줄어들게 하거나 또는 연관된 크기 문제를 초래하지 않고서도 싱글 모드의 이점을 제공하도록 도파관 측면 치수(222)에 의해 영향을 받을 수 있다.
더 넓은 콤포넌트 측면 치수(220)는 재료의 길이에 비례하고 재료의 단면적에 반비례하는 재료 저항의 면에서 이로울 수도 있다. 콤포넌트(210)에 대해, 전하 캐리어가 상단 영역으로부터 주입될 수 있다. 콤포넌트 측면 치수(220)(예컨대, 공진 링의 링 길이)가 더 넓으면, 그 횡단면이 더 커지게 될 수 있고, 그 저항이 더 낮아져서, 열을 감소시키고, 더 나아가서 단일 모드 동작을 보존한다.
다이아몬드층(204)을 기판(202)에 결합하기 위해 중간 재료층(212)이 제공될 수 있다. 일례에서, 중간 재료층(212)은 다이아몬드층(204) 상에 침적될 수도 있다. 중간 재료층(212)은 예컨대 기판층(202)과 같은 다른 층에 대한 본딩을 향상시키기 위해 폴리싱과 호환될 수 있다. 중간 재료층(212)은 알루미늄 금속, 구리 금속, 알루미늄의 산화물, 베릴륨의 산화물, 폴리실리콘, 및 CMOS 제조 환경에서 살아남을 수 있고, 우수한 열전도율을 가지며, 용이하게 폴리싱될 수 있는(예컨대, 화학-기계 평탄화 또는 폴리싱(CMP)과 호환 가능한) 기타 CMOS-호환 재료와 같은 재료를 포함할 수 있다. 보다 구체적으로, 중간 재료층(212)은 예컨대 산화물(SiO2), 상이한 타입의 글래스, 석영(비정질 결정을 포함한)과 같은 결정, 및 미러 기판을 위해 사용된 넓은 부류의 절연체와 같은 CMOS 환경에 사용되는 투명 절연체보다 높은 열전도율을 가질 수 있다. 중간 재료층(212)은 매우 얇은 층으로서 형성될 수 있으며, 중간 재료층(212)은 다이아몬드층(204)이 기판층(202)에 본딩하기 위해 효율적으로 폴리싱될 수 있는 경우에는 생략될 수도 있다.
도 3은 본 발명의 예에 따른 다이아몬드층(304) 및 비대칭 디바이스층(306)을 포함하는 디바이스(300)의 단면도이다. 기판층(302)은 중간 재료층(312)에 결합되고, 중간 재료층(312)은 디바이스층(306)의 모양을 따르는 다이아몬드층(304)에 결합된다. 디바이스층(306)에는 콤포넌트(310)가 결합된다.
콤포넌트(310) 및 디바이스층(306)은 예컨대 마이크로링 변조기(microring modulator)로서 기능할 수 있다. 도파관과 같은 비대칭 디바이스층(306)은 예컨대 다이아몬드층(304)을 바라보는 부분과 같은 패터닝된 구조(308)의 하부가 콤포넌트(310)에 결합된 상부와는 상이하게 되어 있는 특정한 구조를 제공할 수 있다. 예컨대 변조, 스위칭 또는 감쇠 어플리케이션(attenuation application)을 위한 모드 지수(modal index) 및 손실의 변화를 유도하기 위해 전하 캐리어가 주입되거나 공핍되는 예에서, 디바이스층(306)의 비대칭 구조는 전하 캐리어 경로(332)의 면에서 특히 이로울 수 있다.
전하 캐리어 경로(332)는 전하 캐리어와 광 모드 영역(330) 간의 향상된 중첩을 제공할 수 있다. 예컨대, 전하 캐리어는 광 모드 영역(330)의 위치 면에서의 디바이스층(306)과 전하 캐리어 경로(332)에 연관된 비대칭성 덕분에 광 모드 영역(330)의 중앙을 가로질러 흐를 수 있다. 디바이스층(306)은 예컨대 다이아몬드층(304)의 상단에 디바이스층(306)을 증가하는 형태로 쌓아올리지 않고서도 비대칭적 특성을 제공하도록 양쪽 면이 에칭되는 웨이퍼로 구성될 수도 있다. 그러므로, 소스 웨이퍼로부터 디바이스층(306)을 획득하는 것은 제조, 수율, 신뢰성 및 기타 이점에 있어서 효율성을 제공한다.
비대칭 도파관 디바이스층(306)과 상호작용하는 캐리어는 한쪽 코너에서 다른쪽 코너로 도파관을 가로질러 흐르도록 유도될 수 있어서, 도파관과 효율적으로 상호작용하며, 이러한 상호작용에는 광 모드 영역(330)의 중앙을 통과하는 것을 포함할 수 있다. 디바이스층(306)의 두께는 균일하지 않으며, 도파관의 두께보다 크거나 작을 수도 있다. 그러므로, 대칭 도파관과 반대로, 비대칭 디바이스층(306)은 주입된 전하 캐리어가 도파관의 전체 영역과 상호작용하는 것을 방지하는 방식으로 주입 전하 캐리어가 도파관 내로 또는 도파관으로부터 멀어지도록 흐를 가능성을 감소시키거나 제거할 수 있다.
도 4는 본 발명의 예에 따른 다이아몬드층(404) 및 비대칭 디바이스층(406)을 포함하는 디바이스(400)의 단면도이다. 기판층(402), 중간 재료층(412), 다이아몬드층(404), 디바이스층(406), 및 콤포넌트(410)는 함께 결합될 수 있다.
콤퍼넌트(410)는 디바이스(400)에서는 SOD 마이크로링 레이저, 변조기 또는 광검출기 상의 하이브리드 Ⅲ-Ⅴ으로서 기능할 수 있다. 디바이스층(406)으로부터의 열을 다이아몬드층(404)을 통해(그리고 포함될 경우의 중간 재료층(412)을 통해) 기판층(402)으로 방열하는 것은 콤포넌트(410)에 연관된 마이크로링 디바이스에서의 공진 파장 드리프팅과 같은 열-관련 문제를 방지할 수 있다.
그러므로, 비대칭 도파관과 같은 비대칭 디바이스층(406)은 하이브리드 실리콘 마이크로링 레이저, 변조기 또는 광검출기 내에 통합될 수 있다. 패터닝된 구조(408)(예컨대, 도파관)의 측면 치수는 싱글 래터럴 하이브리드 모드(single lateral hybrid mode)를 제공할 수 있다. 크기 설정으로 인해 싱글 모드 체제에서의 동작으로 제한될 가능성이 있는 것보다 콤포넌트(410)(예컨대, Ⅲ-Ⅴ 링 도파관)가 여전히 더 넓게 되기는 하지만, 마이크로링 도파관 구조를 위한 싱글 하이브리드 모드를 달성하는 것이 가능하다.
도 5a는 본 발명의 예에 따른 절연된 패터닝된 구조(540A) 및 다이아몬드층(504A)을 포함하는 디바이스(500A)의 단면도이다. 기판층(502A)이 중간 재료층(512A)을 통해 다이아몬드층(504A)에 결합된다. 다이아몬드층(504A)은 디바이스층(506A)에 결합된다. 콤포넌트(510A)는 디바이스층(506A)에 결합되고, 광 모드 영역(530A)에 연관된다. 디바이스층(506A)은 패터닝된 구조(508A) 및 절연된 패터닝된 구조(540A)로 패터닝된다. 다이아몬드층(504A)은 패터닝된 구조(508A) 및 절연된 패터닝된 구조(540A)의 모양을 따르는 것을 포함하는 디바이스층(506A)의 패터닝의 모양을 따른다.
디바이스(500A)는 다이아몬드(예컨대, SOD)에 연관된 영역 및 절연체(예컨대, SOI)에 연관된 영역을 포함하는 하이브리드 디바이스이다. 다이아몬드에 연관된 영역은 디바이스 열을 신속하게 기판층(502A)에 방열할 수 있다. 기능하는 광집적회로를 구성하기 위해 이용되는 것과 같은 몇몇 다른 디바이스/콤포넌트는, 열을 발생하는 것과 연관되지 않거나 및/또는 디바이스 발열을 겪는 것과 연관되지 않을 수도 있다. 이러한 특성을 갖는 일례의 디바이스/콤포넌트는 패시브 도파관 및/또는 격자 커플러를 포함할 수 있다. 다른 디바이스는 자신의 성능(예컨대, 필터, 실리콘 변조기)을 튜닝하기 위해 열을 이용할 수도 있으며, 그에 따라 다이아몬드층(504A)으로의 방열을 방지함으로써 발열로부터 이점을 얻을 수도 있다. 발열에 대해 면역력이 있거나 및/또는 열 튜닝을 활용하는 이러한 디바이스는, 주입된 외부 열을 다이아몬드층(504A)을 통해 기판층(502A)에 방열(낭비)하기보다는, 이러한 열이 이들 디바이스에 영향을 줄 수 있도록 절연된 패터닝된 구조(540A)로서 제공될 수도 있다.
매립 산화물과 같은 유전체(542A)가 국소적인 SOI 영역을 제공하여, 그 아래의 다이아몬드가 유전체(542A) 위의 절연된 패터닝된 구조(540A)에 미치는 열적 작용 및 기타 작용을 거의 갖지 않게 할 수 있다. 그러므로, 패터닝된 구조(508A)에 연관된 우수한 방열을 위한 SOD 영역(또는 다른 반도체 온 다이아몬드 영역)뿐만 아니라 열적 튜닝 또는 열적 면역성을 갖는 디바이스를 위한 국소적인 SOI 영역(절연된 패터닝된 구조(540A)) 둘 모두를 갖는 다재다능한 플랫폼이 제공될 수 있다. 다재다능한 플랫폼은 상이한 요구를 충족할 수 있으며, 그 위에 통합된 광 디바이스 및 전자 디바이스를 포함할 수 있다.
유전체(542A)를 제공하기 위해 열 산화(thermal oxidation)가 이용될 수 있다. 예컨대, 디바이스층(506A)의 일부분이 패터닝된 구조(508A)의 형성 전에 산화될 수 있어서, 다이아몬드층(504A)의 상단 위에 SOI 절연된 패터닝된 구조(540A)를 발생한다. 이와 달리, 패터닝된 구조(508A)의 형성 전에 외부 유전체 침적에 의해 유전체(542A)가 형성될 수 있다. 절연된 패터닝된 구조(540A)는 예컨대 SiO2의 인캡슐레이션과 같은 산화물 유전체를 이용한 선택적 인캡슐레이션에 의해 형성될 수 있다.
다이아몬드 구조의 상면 상의 SOI 구조는 다이아몬드층(504A)과 기판층(502A)에의 손실 없이 열을 효율적으로 흡수하도록 디바이스로 하여금 열 튜닝을 활용하여 할 수 있도록 한다. 디바이스(500A)와 유사한 SOI 및 SOD 디바이스의 조합은 발열이 부정적인 곳에서의 디바이스와 발열이 긍정적이거나 및/또는 문제가 되지 않는(절연된 패터닝된 구조(540A)가 열에 대해 격리된 국소 환경을 제공할 수 있음) 곳에서의 디바이스의 동시 존재를 허용하도록 디바이스 설계에 있어서 자유를 제공한다. 열 튜닝에 연관된 디바이스는 변조기, 애드-드롭퍼(add-dropper) 및 기타 디바이스를 포함할 수 있다. 디바이스(500A)는 하이브리드 광집적회로(PIC) 아키텍처, 하이브리드 레이저, 하이브리드 또는 Si 광검출기, 하이브리드 또는 Si 변조기, 표면 격자, 패시브 Si 도파관 콤포넌트, 스위치, 및 기타 디바이스와 같은 하이브리드 디바이스를 포함할 수 있으며, 이들은 동일 칩 상에 있어도 된다. 심각한 디바이스 발열을 갖는 디바이스는 패터닝된 구조(508A)와 같은 SOD 도파관 구조에 연관될 수 있다. 열 튜닝을 활용하는 디바이스(예컨대, 링 변조기, 애더-드롭퍼 등) 및/또는 디바이스 발열이 문제가 되지 않는 디바이스(예컨대, 표면 격자 커플러)는, 블랭크 침적된(blank deposited) 다이아몬드층(504A)의 상단 상에 형성된 국소적인 절연된 패터닝된 구조(540A)(예컨대, SOI 영역)로서 제공될 수 있다.
절연된 패터닝된 구조(540A)는 금속층(560A)을 포함할 수 있다. 금속층(560A)은 표면 격자가 위치되는 영역, 즉 절연된 패터닝된 구조(540A) 아래의 영역에 연관될 수 있다. 금속층(560A)은 생략될 수도 있다. 일례에서, 패시브 도파관 영역 금속층(560A)은 금속에 의한 광의 흡수를 방지하기 위해 생략될 수도 있다.
금속층(560A)은 광을 표면 격자 커플러 영역(예컨대, 절연된 패터닝된 구조(540A))에서의 표면으로 역반사할 수 있다. 금속층(560A)을 수용하기 위해 산화물 유전체(542A)의 일부분이 제거될 수 있다. 다이아몬드는 절연된 패터닝된 구조(540A)에 연관된 이들 국소 영역(금속층(560A)을 갖는 이들 영역을 포함하는)에서는 요구되지 않는다. 그러나, 이들 국소 영역에서의 다이아몬드층(504A)의 부분이 제거될 필요가 없으며, 이에 의해 효율적인 디바이스 제조가 실현된다.
도 5b는 도 5a에 나타낸 바와 같이 도 5a의 단면도를 기반으로 하는 본 발명의 예에 따른 절연된 패터닝된 구조(504B) 및 다이아몬드층(504B)을 포함하는 디바이스의 단면도이다. 절연된 패터닝된 구조(540B)는 다이아몬드층(504B), 중간 재료층(512B)(다른 예와 마찬가지로 포함될 수도 있고 또는 생략될 수도 있음) 및 기판층(502B)에 결합될 수 있다. 절연된 패터닝된 구조(540B)는 디바이스층(506B)의 일부분이어도 되며, 금속층(560B), 유전체(542B) 및 패터닝된 구조(508B)를 포함할 수 있다.
패터닝된 구조(508B)를 입사광이 통과할 수도 있다. 광손실 증가 또는 광손실 감소가 패터닝된 구조(508B)와 금속층(560B) 사이의 유전체(542B)의 두께에 좌우될 수도 있다. 일례에서, 유전체가 1 ㎛ 또는 그보다 두꺼우면, 금속층(560B)에 의한 광의 흡수는 무시할 수도 있다. 패터닝된 구조(508B)가 주기적으로 패터닝된 구조(예컨대, 격자)를 포함하면, 이 구조는 위쪽과 아래쪽으로의 동시적인 광반사를 발생할 수도 있다. 위쪽 반사가 바람직한 경우, 아래쪽 부분은 금속층(560B)에 의해 위쪽으로 반사될 수 있다. 금속 반사부가 원래 반사된 아래쪽으로 광을 낭비하는 것을 방지하기 위해 높은 반사성을 제공할 수 있다. 유전체는 더 두껍게 될 수도 있고 또는 더 얇게 될 수도 있으며, 패터닝된 구조(508B)의 재료(예컨대, 실리몬)와 유전체(542B)의 재료(예컨대, SiO2) 간의 지수 대비(index contrast)의 면에서 선택될 수 있다. 유전체(542B)의 두께는 유전체(542B)에서의 광반사의 상태를 조정하기 위한 자유를 제공할 것이며, 이로써 원래 반사된 위쪽 부분과 금속 반사부로부터 반대로 반사된 광이 보강 간섭하거나 또는 상쇄 간섭할 수 있도록 된다.
2개 파트에서 비롯되는 광반사는 한 방향에서 광을 증강시키거나 또는 상쇄하기 위해 위상이 어긋나게 될 수도 있고 동위상으로 될 수도 있다. 예컨대, 위상 상쇄는 위상 상쇄를 통합하고 있는 디바이스의 부분을 위한 한 가지 타입의 격리를 제공할 수 있다. 유전체(542B)의 적절한 초기 두께를 선택함으로써, 격자(508B)에 의해 위로 반사된 광과 유전체(542B)를 통과하여 아래로 진행한 후에 위로 진행하는 광반사를 형성하는 입사광 간에 위상 관계가 조정될 수 있다. 예컨대, 금속층(560B)으로부터의 광반사는 격자(508B)에서 반사되는 광과 동위상(예컨대, 보강 간섭)으로 될 수 있으며, 이것은 격자 발광 효율을 급격하게 증가시킬 수 있다. 격자 발광 효율에 영향을 주기 위한 보강 간섭 및/또는 상쇄 간섭을 포함한 다른 위상 관계도 가능하다. 간섭계 디바이스(interferometric device)는 그 디바이스의 출력에서 특정 위상/진폭을 제공하도록 지정된 상이한 경로의 상대 위상을 제공하기 위해 절연된 패터닝된 구조(540B)를 이용할 수도 있다. 위상 조정(예컨대, 0도, 90도, 180도 등의 위상 조정)을 제공하기 위해 다양한 상이한 디바이스(예컨대, 간섭계)가 제공될 수 있으며, 간섭계/디바이스는 가간섭성 광원(coherent light source)으로부터의 2개의 시준된 빔들 간의 상대 위상을 결정하기 위해 Mach-Zehnder 간섭계를 포함할 수 있다.
도 5c는 본 발명의 예에 따른 절연된 패터닝된 구조(540C) 및 다이아몬드층(504C)을 포함하는 디바이스(500C)의 단면도이다. 기판층(502C)은 중간 재료층(512C)을 통해 다이아몬드층(504C)에 결합될 수 있다. 다이아몬드층(504C)은 디바이스층(506C)에 결합될 수 있다. 콤포넌트(510C)는 디바이스층(506C)에 결합될 수 있고, 광 모드 영역(530C)에 연관될 수 있다. 디바이스층(506C)은 패터닝된 구조(508C) 및 절연된 패터닝된 구조(540C)로 패터닝될 수 있다. 다이아몬드층(504C)은 패터닝된 구조(508C) 및 절연된 패터닝된 구조(540C)의 모양을 따르는 것을 포함한 디바이스층(506C)의 패터닝의 모양을 따를 수 있다.
절연된 패터닝된 구조(540C)의 유전체(542C)는 유전체(542C)의 적어도 일부분을 선택적으로 제거함으로써 제공될 수 있는 에어 갭(544C)을 포함할 수 있다. 에어 갭(544C)은 절연된 패터닝된 구조(540C)의 패터닝된 부분 아래에 제공될 수 있다. 에어 갭(544C)은 열 격리 및 도파를 제공할 수 있으며, 이로써 에어 갭(544C)을 생성하기 위해 사용된 유전체(542C)의 초기 산화물이 연관된 에어 갭(544C) 없이 산화물 유전체(542C)를 갖는 예에서보다 더 얇게 될 수 있다. 예컨대, 에어 갭(544C)은 에어 갭(544C)을 통한 광 통과에 관련되어서는 대략 500 nm의 두께로 될 수 있음에 반해, 광 통과가 유전체(542C)를 통해 이루어지는 곳에서는 1∼3 ㎛의 두께일 수 있다.
도 5d는 도 5c에 나타낸 바와 같이 도 5c의 단면도에 기초하는 본 발명의 예에 따른 절연된 패터닝된 구조(540D) 및 다이아몬드층(504D)을 포함하는 디바이스의 단면도이다. 절연된 패터닝된 구조(540D)는 다이아몬드층(504D), 중간 재료층(512D)(포함될 경우의), 및 기판층(502D)에 결합된다. 절연된 패터닝된 구조(540D)는 디바이스층의 부분일 수 있으며, 금속층(560D), 에어 갭(544D), 및 패터닝된 구조(508D)를 포함할 수 있다. 에어 갭(544D)은 에어 갭(544D) 대신에 또 다른 타입의 유전체를 사용하는 것에 비하여 광 성능(광반사, 보강 간섭, 상쇄 간섭 등) 및 기타 성능 기준(예컨대, 열)에 관한 추가의 옵션을 제공할 수 있다.
도 6a는 본 발명의 예에 따른 다이아몬드층(604A)을 포함하는 디바이스(600A)의 단면도이다. 다이아몬드층(604A)이 패터닝된 구조의 모양을 따를 것이기 때문에, 다이아몬드층(604A) 자체는 도파 또는 기타 성능 향상 구조/특징부를 제공할 수 있다.
다이아몬드 슬롯, 다이아몬드 리브(diamond rib), 반전된 다이아몬드 리브, 다이아몬드 나노와이어, 반전된 다이아몬드 나노와이어, 및 스트라이프 도파관(stripe waveguide)과 같은 도파관의 형성을 포함한 다이아몬드-코어 도파관(diamond-core waveguide)(예컨대, 양자 디바이스(quantum device) 어플리케이션을 위한)을 형성하기 위해 CVD 다이아몬드 기술이 적용될 수 있다. 일례에서, 유전체(642A), 예컨대 SiO2의 층(CVD의 열)이 기판층(602A)(예컨대, 순수 Si 웨이퍼) 상에 형성될 수 있다. 유전체(642A)에는 트렌치가 에칭될 수도 있다. 유전체(642A) 상에 CVD 다이아몬드층(604A)을 블랭크 침적한 후, 다이아몬드층(604A)의 표면이 폴리싱될 수 있다. 상부 유전체(643A)(예컨대, SiO2의 또 다른 층)가 다이아몬드층(604A) 상에 침적되어, 도면부호 650A로서 예시한 다이아몬드 나노와이어 도파관을 포함한 다른 도파관을 나타낼 수도 있는 도 6a에 도시된 반전된 다이아몬드 리브 도파관의 상단 클래딩(top cladding)으로서 작용할 수 있다. 디바이스(600A)는, 트렌치가 다이아몬드에 의해 채워지고 다이아몬드가 디바이스 기능을 제공하도록 도파관이 형성되는, SOD 타입 Ⅱ 디바이스로서 지칭될 수도 있다. 그러므로, 다이아몬드 도파관은 양호한 열 추출을 제공할 수 있다.
본 명세서에 설명된 도파관은 또한 리브 도파관의 극단(extreme)을 나타낼 수도 있는 스트라이프(즉, 채널) 도파관을 포함하여도 되며, 여기서 전파하도록 안내되는 광이 없는 영역에서는 코어층이 실질적으로 제거되도록 리브 두께가 영(0)에 근접하게 된다.
도 6b는 본 발명의 예에 따른 다이아몬드층(604B)을 포함하는 디바이스(600B)의 단면도이다. 기판층(620B)에 유전체(642B)가 결합된다. 다이아몬드층(604B)은 유전체(642B)에 결합되고, 그리고나 도파관 구조가 형성되고, 상부 유전체(643B)가 다이아몬드층(604B)에 결합된다.
도 6a 및 도 6b에서의 다이아몬드 도파관 구조는 다이아몬드층 내부에서의 질소 베이컨시 센터(nitrogen vacancy center)와의 강한 광 모드 상호작용을 가능하게 할 수 있으며, 이에 의해 다이아몬드층을 포함한 광 양자 디바이스의 효율을 향상시킨다. 갈륨 포스파이드(GaP) 박막을 도파관 코어 재료가 될 다이아몬드 상으로 전달하기 위한 단계 없이 보다 효율적인 방식으로 이러한 구조를 제공하기 위해 일례의 프로세스가 이용될 수 있다.
도 7a 내지 도 7j는 본 발명의 예에 따른 다이아몬드층을 포함하는 디바이스의 제조 방법의 단면도이다. 도 7a에는 실리콘-온-인슐레이터(SOI) 기판(701A)이 도시되어 있지만, 블랭크 실리콘 또는 기타 반도체의 웨이퍼가 이용될 수도 있다. SOI 기판(701A)은 유전체의 층(742A)을 포함할 수 있으며, 이 층이 SOI 기판(701A)을 기판의 상부층과 하부 기판 부분으로 분할한다. 기판의 상부층은 디바이스층(706A)으로서 이용될 수 있다. 블랭크 재료의 웨이퍼의 경우, 이온 임플란테이션층(도시하지 않음)에 기초한 추후의 분리(예컨대, Smart Cut™ 또는 스플리팅 등과 같은 기타 프로세스를 이용한)를 위해 기판(701A)을 준비하기 위해 블랭크 이온 임플란테이션(blank ion implantation)이 이용될 수 있다.
도 7b는 패터닝된 구조(708B)의 형성과, 인캡슐레이션된 디바이스층(707B)을 제공하기 위한 유전체(742B)의 형성을 포함하는 디바이스층(706B)을 도시하고 있다. 예컨대, 패터닝된 구조(708B)는 도파관이어도 되며, 유전체(742B)는 디바이스층(706B)의 일부분을 인캡슐레이션하기 위해 열 산화에 기초하여 제공될 수 있다. 인캡슐레이션된 디바이스층(707B)에 연관된 유전체(742B)의 두께는 요구된 광 특성 및 기타 요인에 따라 변화될 수 있다. 인캡슐레이션된 디바이스층(707B)에 연관된 반사율을 제공하기 위해 도시된 바와 같이 유전체(742B)의 상단에 금속층(760B)이 형성될 수 있다. 금속층(706B)은 선택적 금속 침적을 기반으로 형성될 수 있다. 금속층(760B)은 예컨대 표면 격자가 위치될 곳에는 포함될 수 있으며, 예컨대 패시브 도파관 영역을 형성하고 금속에 의한 광의 흡수를 방지하는 곳에서는 생략될 수 있다. 그러므로, 디바이스 제조는 더 이상의 층을 입히기 전에 SOI 웨이퍼를 패터닝하는 것을 포함할 수 있다. 디바이스층(706B)은 패터닝된 구조(708B)의 일부분 및 그 밖의 다른 곳을 포함한 디바이스층(706B)의 일부분에 선택적으로 영향을 주기 위한 이온 임플란테이션을 포함한 다른 패터닝/기술에 노출될 수 있다. 제2 산화물 인캡슐레이션 형성(도시하지 않음)이 금속층(760B)의 상단에 형성될 수 있으며, 이에 의해 금속층(760B)을 인캡슐레이션한다. 금속층(760B)을 인캡슐레이션하는 것은 다이아몬드층의 금속 오염(예컨대, CVD 다이아몬드 반응기)을 방지하고, 비-CMOS 호환 금속(non-CMOS compatible metal)(예컨대, 금, 은) 및 뛰어난 광 미러링 특성을 갖는 금속을 포함한 금속층(760B)을 위한 금속의 타입을 더 다양하게 할 수 있다.
도 7c는 디바이스층(706C)의 상단 상의 다이아몬드층(704C)의 형성을 도시하고 있다. 다이아몬드층(704C)은 CVD, 또는 다이아몬드층(704C)이 패터닝된 구조(708C), 유전체(742C) 및/또는 금속층(760C)의 모양을 따르는 것을 포함한 디바이스층(706C)의 패터닝의 모양을 따를 수 있도록 하는 기타 방법을 이용하여 형성될 수 있다.
도 7d는 다이아몬드층(704D)의 상단 상에의 중간 재료층(712D)의 형성을 도시하고 있다. 중간 재료층(712D)은 다이아몬드층(704D)에서의 임의의 불규칙성을 채우며, 열 임피던스를 증가시키는 것을 방지하기 위해 박막으로 입혀질 수 있다. 이와 달리, 다이아몬드층(704D)은 중간 재료층(712D)이 생략될 수 있도록 매끄럽게 폴리싱될 수 있다. 중간 재료층(712D)은 높은 열전도율을 가질 수 있고, CMOS 프로세스와 호환될 수 있으며, 본딩 표면을 제공하기 위해 용이하게 폴리싱될 수 있다.
도 7e는 중간 재료층(712E)의 폴리싱을 도시하고 있다. 중간 재료층(712E)은 CMP 또는 기타 기술을 이용하여 폴리싱될 수 있다. 이에 따라, 중간 재료층(712E)은 본딩을 위해 준비되며, 그 두께는 열 임피던스를 감소시키고 기타 이점을 제공하기 위해 줄어들 수 있다.
도 7f는 중간 재료층(712F)을 기판층(702F)에 본딩하는 것을 도시하고 있다. 기판층(702)은 예컨대 실리콘 핸들 웨이퍼(silicon handle wafer)이어도 된다. SOI 기판(701)은 중간 재료층(712F)이 아래를 향하도록 반전된다. 기판층(702F)은 기판 패터닝(703F)(예컨대, 일련의 트렌치 또는 기타 패터닝)을 포함할 수 있으며, 이 기판 패터닝(703F)은 다른 예의 디바이스에서는 생략될 수도 있고, 추가의 광학적 향상 및/또는 기계적 향상을 제공하기 위해 이용될 수도 있다.
도 7g는 SOI 기판의 일부분을 제거하는 것을 도시하며, 이러한 제거는 실리콘 및 유전체의 최상위층을 제거하는 것과, 디바이스층(706G)을 디바이스 플랫폼의 상부층으로서 노출시키는 것을 포함한다. 층은 Smart Cut™, 또는 예컨대 기판의 블랭크 이온 임플란테이션층(도시하지 않음)을 분할하는 것과 같은 기타 기술에 기초하여 제거될 수 있다. 이에 따라, 패터닝된 구조(708G) 및 유전체(742G)는 디바이스 플랫폼의 상단에 위치되어, 유전체(742G)가 디바이스층(706G)의 일부분을 인캡슐레이션한다.
도 7h는 유전체(742G)에 의해 인캡슐레이션된 절연된 패터닝된 구조(740H)를 형성하기 위해 디바이스층(706H)을 패터닝하는 것을 도시하고 있다. 더욱이, 도 7h에 구체적으로 도시되어 있지는 않지만, 디바이스층(706H)의 상단 표면은 추가의 패터닝을 위해 노출되며, 이러한 추가의 패터닝은 비대칭 패터닝된 구조(708H)가 하부와는 상이하게 상부를 패터닝함으로써 형성되는 예를 포함한다. 디바이스층(706H)은 이온 임플란테이션을 포함한 다른 패터닝/기술에 노출될 수도 있다.
도 7i는 패터닝된 구조(708I)에 대응하는 디바이스층(706I)에 결합된 콤포넌트(710I)를 도시하고 있다. 콤포넌트(710I)는 디바이스층(706I)에 웨이퍼 본딩될 수 있다. 콤포넌트(710I)는 또한 디바이스층(706I) 상에의 Ⅲ-Ⅴ층의 Ⅲ-Ⅴ 에피택셜 전사(transfer)에 기초하여 디바이스층(706I) 상에 제조될 수 있다(예컨대, 디바이스층(706I)과 콤포넌트층의 하이브리드 통합). 콤포넌트(710I)는 광 모드 영역(730I)의 형성을 가능하게 하도록 디바이스층(706I)에 결합된다. 콤포넌트(710I)의 형성은 전극 패터닝을 포함할 수 있다. 이에 따라, 복수의 콤포넌트(예컨대, 절연된 패터닝된 구조(740I) 및 콤포넌트(710I))가 열에 대해 절연되거나/열에 민감하지 않거나/열에 의해 튜닝되는 디바이스 및 열을 발생하는 디바이스를 포함하는 동일한 디바이스 플랫폼 상에 위치될 수 있다. 절연된 패터닝된 구조(740I)의 형성은, 예컨대 절연된 패터닝된 구조(740I)의 상단 부분을 클래딩으로 인캡슐레이션하고, 클래딩 상에 히터 부분을 형성하는 것과 같은, 절연된 패터닝된 구조(740I)의 열 환경에 영향을 주기 위해 히터 부분의 형성을 포함한다.
도 7j는 유전체(742J)에 연관된 에어 갭(744J)을 포함하는 절연된 패터닝된 구조(740J)를 도시하고 있다. 에어 갭(744J)은 유전체(742J)를 선택적으로 에칭하여 금속층(760J)을 노출시킴으로써 형성된다. 더욱이, 에어 갭(744J)의 두께는 에어 갭(744J)의 두께에 관련한 튜닝된 성능을 제공하기 위해 유전체의 형성(예컨대, 도 7b를 참조)에 기초하여 세밀하게 제어될 수 있다. 다이아몬드층(704J)이 디바이스층(706J), 유전체(742J)/금속층(760J)을 포함한 절연된 패터닝된 구조(740J), 및 패터닝된 구조(708J)의 모양을 따를 수 있다. 전술한 제조 방법에 기초하여, 향상된 열 성능 및 기타 이점을 위해 다이아몬드층(704J)에 다양한 특징부가 포함될 수 있다.
본 발명의 사상 및 범위는 전술한 예의 어떠한 것에 의해서도 한정되지 않고, 이하의 청구범위 및 그 등가 구성에 따라 정해져야 한다.

Claims (15)

  1. 디바이스에 있어서,
    기판층;
    상기 기판층에 결합된 다이아몬드층; 및
    상기 다이아몬드층에 의해 상기 기판층으로부터 분리된 패터닝된 구조를 포함하며, 상기 다이아몬드층이 상기 패터닝된 구조의 모양을 따르는(conform to the patterned structure), 디바이스층
    을 포함하는 디바이스.
  2. 제1항에 있어서,
    상기 디바이스층의 상면이 상기 패터닝된 구조와 상호작용하기 위해 상기 패터닝된 구조에 연관된 콤포넌트와 결합되는, 디바이스.
  3. 제1항에 있어서,
    상기 패터닝된 구조의 상부가 상기 패터닝된 구조의 하부에 대하여 비대칭으로 패터닝되는, 디바이스.
  4. 제1항에 있어서,
    상기 디바이스층은 유전체에 의해 인캡슐레이션된 절연된 패터닝된 구조를 포함하는, 디바이스.
  5. 제4항에 있어서,
    상기 디바이스층의 상기 절연된 패터닝된 구조는 ⅰ) 열에 의해 튜닝되고, ⅱ) 열에 민감하지 않고, ⅲ) 열을 발생하지 않는 중의 하나 이상의 특성을 갖는 콤포넌트에 연관되는, 디바이스.
  6. 실리콘-온-다이아몬드(SOD) 디바이스에 있어서,
    기판층;
    상기 기판층에 결합된 다이아몬드층; 및
    도파관을 갖는 패턴으로 되고 상기 다이아몬드층에 결합되며, 상기 다이아몬드층이 상기 도파관의 모양을 따르는, 실리콘 디바이스층
    을 포함하는 실리콘-온-다이아몬드 디바이스.
  7. 제6항에 있어서,
    상기 다이아몬드층은 투명 절연체의 열전도율보다 큰 열전도율에 연관된 하나 이상의 중간 재료층을 통해 상기 기판층에 결합되는, 실리콘-온-다이아몬드 디바이스.
  8. 제6항에 있어서,
    상기 실리콘 디바이스층의 상면이 상기 실리콘 디바이스층의 하면에 관련하여 비대칭으로 패터닝되어, 상기 도파관이, 상기 도파관에 연관된 광 모드 영역의 중앙을 가로질러 흐르게 하기 위한 상기 도파관에 연관된 전하 캐리어의 경로를 제공하도록 구성되는, 실리콘-온-다이아몬드 디바이스.
  9. 제6항에 있어서,
    상기 도파관은 상기 도파관에 결합될 콤포넌트 및 싱글 래터럴 하이브리드 모드(single lateral hybrid mode)에 연관되며, 도파관 측면 치수(waveguide lateral dimension)가 콤포넌트 측면 치수보다 좁은, 실리콘-온-다이아몬드 디바이스.
  10. 제6항에 있어서,
    상기 다이아몬드층은 다아이몬드 코어 도파관(diamond-core waveguide), 다이아몬드 슬롯 도파관, 다이아몬드 리브 도파관(diamond rib waveguide), 반전된 다이아몬드 리브 도파관, 다이아몬드 나노와이어 도파관, 반전된 다이아몬드 나노와이어 도파관, 및 스트라이프 도파관(stripe waveguide) 중의 하나 이상의 도파관을 형성하기 위해 상기 도파관의 모양을 따르는, 실리콘-온-다이아몬드 디바이스.
  11. 디바이스에 있어서,
    기판층;
    상기 기판층에 결합된 다이아몬드층;
    상기 다이아몬드층에 의해 상기 기판층으로부터 분리된 패터닝된 구조를 포함하며, 상기 다이아몬드층이 상기 패터닝된 구조의 모양을 따르는, 디바이스층; 및
    유전체에 의해 인캡슐레이션되고, 상기 다이아몬드층에 의해 상기 기판층과 분리되며, 상기 다이아몬드층이 상기 유전체의 모양을 따르는, 절연된 패터닝된 구조
    를 포함하는 디바이스.
  12. 제11항에 있어서,
    상기 유전체는 에어 갭을 포함하는, 디바이스.
  13. 제11항에 있어서,
    상기 유전체에 연관된 금속 반사부를 더 포함하며, 상기 다이아몬드층이 상기 금속 반사부를 통해 상기 유전체의 모양을 따르는, 디바이스.
  14. 제13항에 있어서,
    상기 금속 반사부가 상기 유전체를 통과하는 입사광에 기초한 광반사를 제공하며, 상기 광반사가 상기 유전체의 두께에 기초한 상기 입사광에 대한 특정한 위상 관계에 연관되는, 디바이스.
  15. 제11항에 있어서,
    상기 디바이스는, 디바이스층 패터닝된 구조에 연관된 실리콘-온-다이아몬드(SOD) 부분 및 상기 절연된 패터닝된 구조에 연관된 실리콘-온-인슐레이터(SOI) 부분을 포함하는 하이브리드 디바이스인, 디바이스.
KR1020147014302A 2011-10-28 2011-10-28 다이아몬드층을 포함하는 디바이스 KR20140088585A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/058352 WO2013062584A1 (en) 2011-10-28 2011-10-28 Devices including a diamond layer

Publications (1)

Publication Number Publication Date
KR20140088585A true KR20140088585A (ko) 2014-07-10

Family

ID=48168251

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147014302A KR20140088585A (ko) 2011-10-28 2011-10-28 다이아몬드층을 포함하는 디바이스

Country Status (6)

Country Link
US (1) US9711534B2 (ko)
EP (1) EP2771912A4 (ko)
KR (1) KR20140088585A (ko)
CN (1) CN103890945B (ko)
TW (1) TWI493664B (ko)
WO (1) WO2013062584A1 (ko)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9835778B1 (en) 2013-09-13 2017-12-05 Lockheed Martin Corporation Apparatus and method for a diamond substrate for a multi-layered dielectric diffraction grating
US9366872B2 (en) 2014-02-18 2016-06-14 Lockheed Martin Corporation Apparatus and method for fiber-laser output-beam shaping for spectral beam combination
US10241158B2 (en) 2015-02-04 2019-03-26 Lockheed Martin Corporation Apparatus and method for estimating absolute axes' orientations for a magnetic detection system
US10168393B2 (en) 2014-09-25 2019-01-01 Lockheed Martin Corporation Micro-vacancy center device
US9541610B2 (en) 2015-02-04 2017-01-10 Lockheed Martin Corporation Apparatus and method for recovery of three dimensional magnetic field from a magnetic detection system
US9910105B2 (en) 2014-03-20 2018-03-06 Lockheed Martin Corporation DNV magnetic field detector
JP2015184375A (ja) * 2014-03-20 2015-10-22 株式会社東芝 光配線デバイスおよびその製造方法
CA2945016A1 (en) 2014-04-07 2015-10-15 Lockheed Martin Corporation Energy efficient controlled magnetic field generator circuit
WO2016018288A1 (en) 2014-07-30 2016-02-04 Hewlett-Packard Development Company, L.P. Hybrid multilayer device
KR20170108055A (ko) 2015-01-23 2017-09-26 록히드 마틴 코포레이션 자기 검출 시스템에서의 고감도 자력 측정 및 신호 처리를 위한 장치 및 방법
JP6600476B2 (ja) * 2015-03-30 2019-10-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2017032680A (ja) * 2015-07-30 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置
US10658177B2 (en) 2015-09-03 2020-05-19 Hewlett Packard Enterprise Development Lp Defect-free heterogeneous substrates
WO2017095454A1 (en) 2015-12-01 2017-06-08 Lockheed Martin Corporation Communication via a magnio
US10586847B2 (en) 2016-01-15 2020-03-10 Hewlett Packard Enterprise Development Lp Multilayer device
AU2016388316A1 (en) * 2016-01-21 2018-09-06 Lockheed Martin Corporation Diamond nitrogen vacancy sensor with common RF and magnetic fields generator
WO2017127079A1 (en) 2016-01-21 2017-07-27 Lockheed Martin Corporation Ac vector magnetic anomaly detection with diamond nitrogen vacancies
WO2017127096A1 (en) 2016-01-21 2017-07-27 Lockheed Martin Corporation Diamond nitrogen vacancy sensor with dual rf sources
WO2017171737A1 (en) 2016-03-30 2017-10-05 Hewlett Packard Enterprise Development Lp Devices having substrates with selective airgap regions
US10274550B2 (en) 2017-03-24 2019-04-30 Lockheed Martin Corporation High speed sequential cancellation for pulsed mode
US10371765B2 (en) 2016-07-11 2019-08-06 Lockheed Martin Corporation Geolocation of magnetic sources using vector magnetometer sensors
US10345396B2 (en) 2016-05-31 2019-07-09 Lockheed Martin Corporation Selected volume continuous illumination magnetometer
US10228429B2 (en) 2017-03-24 2019-03-12 Lockheed Martin Corporation Apparatus and method for resonance magneto-optical defect center material pulsed mode referencing
US10571530B2 (en) 2016-05-31 2020-02-25 Lockheed Martin Corporation Buoy array of magnetometers
US10527746B2 (en) 2016-05-31 2020-01-07 Lockheed Martin Corporation Array of UAVS with magnetometers
US10281550B2 (en) 2016-11-14 2019-05-07 Lockheed Martin Corporation Spin relaxometry based molecular sequencing
US10317279B2 (en) 2016-05-31 2019-06-11 Lockheed Martin Corporation Optical filtration system for diamond material with nitrogen vacancy centers
US10338163B2 (en) 2016-07-11 2019-07-02 Lockheed Martin Corporation Multi-frequency excitation schemes for high sensitivity magnetometry measurement with drift error compensation
US10677953B2 (en) 2016-05-31 2020-06-09 Lockheed Martin Corporation Magneto-optical detecting apparatus and methods
US10345395B2 (en) 2016-12-12 2019-07-09 Lockheed Martin Corporation Vector magnetometry localization of subsurface liquids
US10359479B2 (en) 2017-02-20 2019-07-23 Lockheed Martin Corporation Efficient thermal drift compensation in DNV vector magnetometry
US10408890B2 (en) 2017-03-24 2019-09-10 Lockheed Martin Corporation Pulsed RF methods for optimization of CW measurements
US10330744B2 (en) 2017-03-24 2019-06-25 Lockheed Martin Corporation Magnetometer with a waveguide
US10490588B2 (en) 2016-09-16 2019-11-26 Semiconductor Components Industries, Llc Methods and apparatus for a thermal equalizer in an image sensor
US10379174B2 (en) 2017-03-24 2019-08-13 Lockheed Martin Corporation Bias magnet array for magnetometer
US10338164B2 (en) 2017-03-24 2019-07-02 Lockheed Martin Corporation Vacancy center material with highly efficient RF excitation
US10371760B2 (en) 2017-03-24 2019-08-06 Lockheed Martin Corporation Standing-wave radio frequency exciter
US10459041B2 (en) 2017-03-24 2019-10-29 Lockheed Martin Corporation Magnetic detection system with highly integrated diamond nitrogen vacancy sensor
CN107287654A (zh) * 2017-07-14 2017-10-24 中国电子科技集团公司第四十六研究所 一种cvd法合成单晶金刚石降低位错密度的方法
US10381801B1 (en) * 2018-04-26 2019-08-13 Hewlett Packard Enterprise Development Lp Device including structure over airgap
US11652146B2 (en) 2020-02-07 2023-05-16 Rfhic Corporation Method of forming a semiconductor wafer containing a gallium-nitride layer and two diamond layers
TWI768794B (zh) * 2020-03-31 2022-06-21 台灣積體電路製造股份有限公司 光學裝置與其製造方法
US11525957B2 (en) 2020-03-31 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Fabrication process control in optical devices
US11828984B2 (en) 2022-02-24 2023-11-28 Globalfoundries U.S. Inc. Thermal management of an optical component for temperature control
US11846804B2 (en) 2022-02-24 2023-12-19 Globalfoundries U.S. Inc. Thermally-conductive features positioned adjacent to an optical component

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5131963A (en) * 1987-11-16 1992-07-21 Crystallume Silicon on insulator semiconductor composition containing thin synthetic diamone films
GB2228745B (en) 1989-01-10 1993-09-08 Kobe Steel Ltd Process for the selective deposition of thin diamond film by gas phase synthesis
US5683939A (en) * 1993-04-02 1997-11-04 Harris Corporation Diamond insulator devices and method of fabrication
US7132309B2 (en) 2003-04-22 2006-11-07 Chien-Min Sung Semiconductor-on-diamond devices and methods of forming
US20030021515A1 (en) * 2001-07-25 2003-01-30 Motorola, Inc. Semiconductor structure employing a multi-path wave guide to concurrently route signals
US6940096B2 (en) * 2002-04-30 2005-09-06 Intel Corporation Double gate field effect transistor with diamond film
WO2003106743A1 (ja) 2002-06-01 2003-12-24 住友電気工業株式会社 ｎ型半導体ダイヤモンド製造方法及び半導体ダイヤモンド
US7110629B2 (en) * 2002-07-22 2006-09-19 Applied Materials, Inc. Optical ready substrates
US6830813B2 (en) 2003-03-27 2004-12-14 Intel Corporation Stress-reducing structure for electronic devices
US20060113545A1 (en) * 2004-10-14 2006-06-01 Weber Eicke R Wide bandgap semiconductor layers on SOD structures
GB0505752D0 (en) 2005-03-21 2005-04-27 Element Six Ltd Diamond based substrate for gan devices
US7546000B2 (en) 2006-09-07 2009-06-09 Hewlett-Packard Development Company, L.P. Scalable and defect-tolerant color-center-based quantum computer architectures and methods for fabricating color-center-based quantum computer architectures
US7427525B2 (en) * 2006-10-13 2008-09-23 Hewlett-Packard Development Company, L.P. Methods for coupling diamond structures to photonic devices
US8236594B2 (en) * 2006-10-20 2012-08-07 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
US7846767B1 (en) 2007-09-06 2010-12-07 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
JP2009076694A (ja) 2007-09-20 2009-04-09 Panasonic Corp 窒化物半導体装置およびその製造方法
US8026581B2 (en) 2008-02-05 2011-09-27 International Rectifier Corporation Gallium nitride material devices including diamond regions and methods associated with the same
EP2937898A1 (en) 2009-07-15 2015-10-28 Silanna Semiconductor U.S.A., Inc. Semiconductor-on-insulator with backside heat dissipation
US8697565B2 (en) * 2012-03-30 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow via formation by oxidation

Also Published As

Publication number Publication date
TWI493664B (zh) 2015-07-21
WO2013062584A1 (en) 2013-05-02
TW201324704A (zh) 2013-06-16
EP2771912A1 (en) 2014-09-03
CN103890945B (zh) 2017-05-10
US20140264723A1 (en) 2014-09-18
CN103890945A (zh) 2014-06-25
EP2771912A4 (en) 2015-07-01
US9711534B2 (en) 2017-07-18

Similar Documents

Publication Publication Date Title
KR20140088585A (ko) 다이아몬드층을 포함하는 디바이스
JP6612219B2 (ja) フォトニック機能を分割するための複合デバイス、およびその作製方法
US10488587B2 (en) Methods of fabricating integrated circuit devices with components on both sides of a semiconductor layer
US11037839B2 (en) Integrated structure and manufacturing method thereof
KR102059891B1 (ko) 집적 도파관 커플러
US9316785B2 (en) Integration of an unprocessed, direct-bandgap chip into a silicon photonic device
US9899800B2 (en) Laser device and process for fabricating such a laser device
US11320585B2 (en) Photonics fabrication process performance improvement
CN106405970B (zh) 半导体器件及其制造方法
JP2016042575A (ja) 光集積回路を製造する方法
US20220171125A1 (en) Integration of an unprocessed, direct-bandgap chip into a silicon photonic device
JP7111600B2 (ja) 半導体装置およびその製造方法
US20210057874A1 (en) Method of fabricating an optoelectronic component
KR20160087960A (ko) 전계흡수 광변조 소자 및 그 제조 방법
US11934007B2 (en) Assembly of an active semiconductor component and of a silicon-based passive optical component
KR20130069116A (ko) 반도체 레이저 및 그의 제조방법
US11777274B2 (en) Semiconductor optical device and method for manufacturing the same
CN117420635A (zh) 光学器件及其制造方法
TW202414929A (zh) 光學裝置與其製造方法
CN116235372A (zh) 用于iii-v/si异质激光器的改良散热的光子器件及其相关联制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E90F Notification of reason for final refusal