KR20140080964A - 그래핀 다치 로직 소자, 이의 동작방법 및 이의 제조방법 - Google Patents
그래핀 다치 로직 소자, 이의 동작방법 및 이의 제조방법 Download PDFInfo
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Abstract
그래핀 다치 로직 소자 및 이의 제조방법을 제공한다. 그래핀 다치 로직 소자는 기판, 상기 기판 상에 위치하는 그래핀 채널층, 상기 그래핀 채널층의 양단에 배치되는 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극이 배치된 상기 그래핀 채널층 상에 형성되는 절연막 및 상기 절연막 상에 소정 간격을 두고 배치되는 적어도 두 개의 게이트 전극들을 포함함으로써 게이트 전압으로 그래핀 채널층의 전도도 및 저항을 조절하여 소자에 흐르는 전류값을 다양하게 변화시킬 수 있고, 다치 로직 시스템에 적용할 수 있다.
Description
본 발명은 로직 소자, 이의 동작방법 및 이의 제조방법에 관한 것으로, 보다 상세하게는 다치 로직 소자, 이의 동작방법 및 이의 제조방법에 관한 것이다.
일반적으로, 초대규모 집적 회로(ULSI) 또는 초고밀도 집적 회로(VLSI)에 적용되는 다치 로직 시스템(multiple-valued logic system)은 기존의 바이너리 로직 시스템(binary logic system)에 비해 많은 데이터를 한 번에 처리할 수 있는 이점이 있다.
다치 로직 시스템은 다중 전압원을 할당하므로, 다중 전압을 처리할 수 있는 회로 구성이 필요하다. 일반적으로, 다치 로직 시스템을 구현하기 위해 단전자 트랜지스터(SET), 유니버셜 리터럴 게이트(ULG), 모스 트랜지스터(MOSFET) 및 캐패시터 등의 다수의 소자가 사용된다. 따라서, 시스템의 회로 구성이 매우 복잡해지는 문제점이 있다. 또한, 다수의 소자가 필요하므로, 제조 공정이 복잡하고, 고집적에 한계가 있었다.
한편, 그래핀(graphene)은 탄소 원자가 벌집 형태의 육방정 격자로 배열된 2차원 박막 구조를 가진다. 이러한 그래핀은 2차원 형상이므로, 현재 사용되는 실리콘 공정 기술(CMOS technology)을 활용하여 용이하게 제조 가능하다는 이점이 있다. 따라서, 그래핀을 이용하는 전자 소자는 현재 사용되는 전자 소자들을 대체할 미래 전자 소자로 각광받고 있다.
대한민국 공개특허 제10-2011-0041791호에서는 그래핀 소자를 개시하고 있다. 상기 그래핀 소자는 기판, 상기 기판 상에 형성된 임베디드 게이트(embeded gate), 상기 임베디드 게이트 상에 형성된 상부 산화막 및 상기 상부 산화막 상에 구비된 그래핀 채널 및 전극들을 포함한다.
상기 임베디드 게이트에 인가되는 전압에 따라, 상기 그래핀 채널의 일부 영역은 p형 또는 n형이 될 수 있다. 일 예로, 상기 임베디드 게이트가 2개인 경우, 그래핀 소자는 pp형, pn형, np형 또는 nn형의 4가지 타입을 가질 수 있다.
그러나, 상기 임베디드 게이트에 특정 전압을 인가하였을 때, p형과 n형의 그래핀 채널의 저항이 유사한 값을 가지는 경우, 소자 전체의 저항 차이가 크지 않아, 다치 로직 소자로 기능하기 어려운 문제점이 있다.
본 발명이 해결하고자 하는 과제는 로직 시스템의 회로 구성을 단순화할 수 있으며, 구조와 성능이 개선된 그래핀 다치 로직 소자, 이의 동작방법 및 이의 제조방법을 제공함에 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 그래핀 다치 로직 소자를 제공한다. 상기 소자는 기판, 기판 상에 위치하는 그래핀 채널층, 상기 그래핀 채널층의 양단에 각각 배치되는 소스 전극 및 드레인 전극, 상기 그래핀 채널층 상에 형성되는 절연막 및 상기 절연막 상에 소정 간격을 두고 배치되는 적어도 두 개의 게이트 전극들을 포함한다.
상기 게이트 전극들 사이의 소정 간격과 마주하는 상기 그래핀 채널층 내의 영역에는 상기 기판을 통해 그라운드 전압이 인가될 수 있다.
상기 그래핀 채널층은 상기 게이트 전극들에 인가되는 전압에 따라, 상기 게이트 전극들과 마주하는 영역에 p형, n형 및 i형 중에서 선택되는 어느 하나의 도전형을 가질 수 있다.
상기 소스 전극 및 드레인 전극과 상기 게이트 전극들 중 적어도 어느 하나는 오버랩될 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 그래핀 다치 로직 소자의 동작방법을 제공한다. 상기 동작방법은 기판, 상기 기판 상에 위치하는 그래핀 채널층, 상기 그래핀 채널층의 양단에 배치되는 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극이 배치된 상기 그래핀 채널층 상에 형성되는 절연막 및 상기 절연막 상에 소정 간격을 두고 배치되는 제1 게이트 전극과 제2 게이트 전극을 포함하는 그래핀 다치 로직 소자를 제공하는 단계, 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 그래핀 채널층에 그라운드 전압을 인가하여, 상기 그래핀 채널층의 도전형을 결정하는 단계, 상기 그라운드 전압을 기준으로, 상기 제1 게이트 전극에 양 또는 음의 게이트 전압을 인가하여, 상기 제1 게이트 전극과 마주보는 그래핀 채널층의 도전형을 형성하는 단계, 상기 그라운드 전압을 기준으로, 상기 제2 게이트 전극에 양 또는 음의 게이트 전압을 인가하여, 상기 제2 게이트 전극과 마주보는 그래핀 채널층의 도전형을 형성하는 단계 및 상기 제1 게이트 전극에 인가되는 전압과, 상기 제2 게이트 전극에 인가되는 전압에 따라 변화되는 상기 그래핀 채널층의 전체 저항을 산출하는 단계를 포함한다.
상기 그래핀 채널층의 도전형을 결정하는 단계는 상기 기판을 백 게이트로 이용하여 상기 그래핀 채널층에 백 게이트 전압을 인가하는 단계일 수 있다.
상기 제1 게이트 전극과 마주보는 그래핀 채널층의 도전형과, 상기 제2 게이트 전극과 마주보는 그래핀 채널층의 도전형은 p형, n형 및 i형 중에서 선택되는 어느 하나일 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 그래핀 다치 로직 소자의 제조방법을 제공한다. 상기 제조방법은 기판 상에 그래핀 채널층을 형성하는 단계,상기 그래핀 채널의 양단에 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 드레인 전극이 형성된 상기 그래핀 채널층 상에 절연막을 형성하는 단계 및 상기 절연막 상에 적어도 두 개의 게이트 전극들을 형성하는 단계를 포함한다.
상기 게이트 전극들은 소정 간격을 두고 배치되도록 형성할 수 있다.
상기 게이트 전극들에 전압을 인가하여, 상기 게이트 전극들과 마주하는 상기 그래핀 채널층 내에 p형, n형 및 i형 중에서 선택되는 어느 하나의 도전형 영역을 형성할 수 있다.
본 발명에 따르면, 게이트 전압으로 그래핀 채널층의 전도도 및 저항을 조절하여 소자에 흐르는 전류값을 다양하게 변화시킴으로써 다치 로직 시스템에 적용할 수 있다. 또한, 백 게이트 기준 전압에서의 그래핀 채널층의 상태를 기준으로 하여, 게이트 전압의 인가에 따라 그래핀 채널층에 서로 다른 도전형을 가지는 채널을 형성할 수 있어, 다치 로직 시스템의 구현에 최적화된 소자를 제공할 수 있다. 더욱이, 다치 로직 시스템의 회로 구성이 단순화될 수 있어, 고집적에 유리하다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 그래핀 다치 로직 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 그래핀 다치 로직 소자의 저항 변화를 설명하는 도면이다.
도 3은 본 발명의 일 실시예에 따른 그래핀 채널층의 전류-전압 특성 곡선이다.
도 4는 본 발명의 다른 실시예에 따른 그래핀 다치 로직 소자의 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 그래핀 다치 로직 소자의 제조방법을 나타내는 공정도들이다.
도 2는 본 발명의 일 실시예에 따른 그래핀 다치 로직 소자의 저항 변화를 설명하는 도면이다.
도 3은 본 발명의 일 실시예에 따른 그래핀 채널층의 전류-전압 특성 곡선이다.
도 4는 본 발명의 다른 실시예에 따른 그래핀 다치 로직 소자의 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 그래핀 다치 로직 소자의 제조방법을 나타내는 공정도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 그 기준에 따라 아래쪽, 하(부), 하면 등의 의미로 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며 절대적인 방향을 의미하는 것으로 한정 해석되어서는 안 된다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 또는 생략된 것일 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 그래핀 다치 로직 소자의 단면도이다.
도 1을 참조하면, 기판(10)이 배치될 수 있다. 상기 기판(10)은 백 게이트(back gate)로서의 역할을 수행할 수 있다. 일 예로, 상기 기판(10)은 실리콘 산화물막(SiO2)이 도포된 실리콘 기판일 수 있다. 그러나, 이에 한정되는 것은 아니다.
상기 기판(10) 상에 그래핀 채널층(20)이 배치된다. 상기 그래핀 채널층(20)은 캐리어(carrier)가 이동하는 채널로서의 역할을 수행할 수 있다. 상기 그래핀 채널층(20)은, 인가되는 백 게이트 전압에 따라 채널의 도전형이 결정되는 층일 수 있다. 또한, 상기 그래핀 채널층(20)은, 인가되는 게이트 전압에 따라 페르미 에너지 준위(fermi energy level)가 이동하는 층일 수 있다. 따라서, 인가되는 백 게이트 및 게이트 전압에 따라 상기 그래핀 채널층(20) 내에는 서로 다른 도전형의 채널 영역(20a, 20b, 20c)이 형성될 수 있다.
상기 그래핀 채널층(20) 내에서 이동하는 캐리어의 종류는 인가되는 전압의 극성에 따라 달라질 수 있다. 상기 그래핀층(20)은 단일층 또는 다중층일 수 있다.
상기 그래핀 채널층(20)의 양단에 소스 전극(30a) 및 드레인 전극(30b)이 배치된다. 상기 소스 전극(30a) 및 드레인 전극(30b)은 상기 그래핀 채널층(20)과 전기적으로 접속할 수 있다. 상기 소스 전극(30a) 및 드레인 전극(30b)은 도전성 물질로 이루어질 수 있다. 일 예로, 상기 도전성 물질은 금속일 수 있다. 예컨대, 상기 소스 전극(30a) 및 드레인 전극(30b)은 백금(Pt), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 금(Au), 백금(Pd) 및 은(Ag), 또는 이들의 합금 등으로 이루어질 수 있다.
상기 그래핀 채널층(20) 상에 절연막(40)이 배치된다. 상기 절연막(40)은 상기 그래핀 채널층(20)의 전면에 배치될 수 있다. 즉, 상기 절연막(40)은 상기 소스 전극(30a) 및 드레인 전극(30b)이 배치된 상기 그래핀 채널층(20)의 표면을 따라 배치될 수 있다. 상기 절연막(40)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 절연막(40) 상에 게이트 전극들(50)이 배치된다. 상기 게이트 전극들(50)은 적어도 두 개 배치될 수 있다. 즉, 상기 게이트 전극들(50)은 소정 간격을 두고 적어도 두 개 배치될 수 있다. 일 예로, 상기 게이트 전극들(50)은 제1 게이트 전극(50a)과 제2 게이트 전극(50b)을 포함할 수 있다. 이 때, 상기 제1 게이트 전극(50a)은 상기 소스 전극(30a)과, 상기 제2 게이트 전극(50b)은 상기 드레인 전극(30b)과 오버랩되도록 배치될 수 있다.
상기 게이트 전극들(50)은 도전성 물질로 이루어질 수 있다. 상기 도전성 물질은 금속일 수 있다. 일 예로, 상기 게이트 전극들(50)은 알루미늄(Al), 니켈(Ni), 백금(Pt), 금(Au), 구리(Cu), 루테늄(Ru), 코발트(Co) 및 팔라듐(Pd), 또는 이들의 합금을 포함하는 단일층 또는 다중층일 수 있다.
도 2는 본 발명의 일 실시예에 따른 그래핀 다치 로직 소자의 저항 변화를 설명하는 도면이다.
도 2를 참조하면, 기판(10)에 인가하는 백 게이트 전압을 기준 전압으로 하여, 그래핀 채널층(20)의 도전형을 결정할 수 있다. 보다 구체적으로, 인가되는 백 게이트 전압에 따라, 상기 백 게이트 전압의 전기장이 미치는 제3 채널 영역(20c)의 도전형이 결정될 수 있다. 이 때, 상기 제3 채널 영역(20c)의 도전형은 i형(intrinsic type), n형 또는 p형일 수 있다. 상기 인가하는 백 게이트 전압은 그라운드 전압일 수 있다.
이후, 상기 그라운드 전압을 기준으로, 제1 게이트 전극(50a)과 제2 게이트 전극(50b)에 양(+) 또는 음(-)의 전압을 인가하여 그래핀 채널층(20)의 도전형을 정의할 수 있다. 이는, 상기 게이트 전극들(50)에 전압을 인가하면, 상기 전압의 인가로 형성된 전기장이 상기 그래핀 채널층(20)에 영향을 미쳐, 상기 전기장에 따라 상기 그래핀 채널층(20)의 다수 캐리어 종류(carrier type)가 변화하기 때문이다.
일 예로서, 상기 제1 게이트 전극(50a)에 양(+)의 전압(+Vg)을 인가하면, 상기 그래핀 채널층(20) 내에서, 상기 제1 게이트 전극(50a)과 마주보는 제1 채널영역(20a)에 음(-)전하가 유도될 수 있다. 따라서, 상기 제1 채널 영역(20a)의 다수 캐리어는 전자(electron)가 되고, 상기 전자에 의해 상기 제1 채널 영역(20a)의 페르미 에너지 준위는 상향 이동할 수 있다. 이로써, 상기 제1 채널 영역(20a)은 n형으로 도전될 수 있다.
한편, 상기 제2 게이트 전극(50b)에 음(-)의 전압(-Vg)을 인가하면, 상기 그래핀 채널층(20) 내에서, 상기 제2 게이트 전극(50b)과 마주보는 제2 채널영역(20b)에 양(+)전하가 유도될 수 있다. 따라서, 상기 제2 채널 영역(20b)의 다수 캐리어는 정공(hole)이 되고, 상기 정공에 의해 상기 제2 채널 영역(20b)의 페르미 에너지 준위는 하향 이동할 수 있다. 이로써, 상기 제2 채널 영역(20b)은 p형으로 도전될 수 있다.
또한, 상기 제1 게이트 전극(50a) 또는 제2 게이트 전극(50b)에 일정한 전압을 인가하여 상기 제1 채널 영역(20a) 또는 제2 채널 영역(20b)을 i형으로 도전시킬 수도 있다. 이 경우, 인가되는 전압은 상기 그래핀 채널층(20)에 페르미 에너지 준위가 걸리는 디락점(Dirac point)이 나타나는 전압일 수 있다. 일 예로, 상기 그래핀 채널층(20)의 디락점은 0V 부근에 존재할 수 있다.
즉, 상기 그래핀 채널층(20)에 상기 기판(10)을 통해 백 게이트 전압을 인가하여 상기 제3 채널 영역(20c)의 도전형을 결정하고, 이 때를 기준으로 상기 제1 게이트 전극(50a)과 제2 게이트 전극(50b)에 일정한 전압을 인가하여, 제1 채널 영역(20a) 및 제2 채널 영역(20b)의 도전형을 정의할 수 있다.
이로써, 도전형이 동일하거나 다른 각 채널 영역(20a, 20b, 20c)이 이루는 그래핀 채널층(20)의 전체 저항은, 상기 각 채널 영역(20a, 20b, 20c)에 인가되는 백 게이트 전압 및 게이트 전압에 따라 다른 값을 가질 수 있다. 따라서, 하나의 소자로 서로 다른 전류 레벨을 나타낼 수 있다.
도 3은 본 발명의 일 실시예에 따른 그래핀 채널층의 전류-전압 특성 곡선이다.
도 2 및 도 3을 참조하면, 전류-전압 특성 곡선은 그래핀 채널층(20)의 디락점을 중심으로 좌우 대칭적(symmetric)인 곡선 형태를 나타낼 수 있다. 그래핀 채널층(20)의 디락점(Dirac point)은 약 -5V의 게이트 전압에 존재함을 확인할 수 있다. 따라서, 백 게이트 전압으로 그라운드 전압을 인가하면, 상기 그래핀 채널층(20)은 i형 특성을 나타낼 수 있다. 또한, 상기 디락점의 게이트 전압을 기준으로, 이보다 절대값이 큰 음(-)의 게이트 전압 영역을 인가하면, 상기 그래핀 채널층(20)은 p형을 나타낼 수 있고, 이보다 절대값이 작은 음(-)의 게이트 전압 영역과, 양(+)의 게이트 전압 영역을 인가하면, 상기 그래핀 채널층(20)은 n형을 나타낼 수 있다. 상기 디락점은 공정 변화에 의해 상기 -5V가 아닌 다른 값을 나타낼 수도 있다. 일 예로서, 상기 디락점은 공정 최적화에 의해 OV로 조정할 수도 있다.
일 예로서, 드레인 전류가 30μA인 게이트 전압을 기준으로 상기 드레인 전류값에서의 저항을 R이라 정의하면, -30V, +20V의 게이트 전압에서 상기 드레인 전류값이 30μA이므로, -30V의 게이트 전압에서의 저항과, +20V의 게이트 전압에서의 저항을 R이라 정의할 수 있다.
또한, 디락점에서의 드레인 전류는 10μA이고, 전류와 저항은 반비례하기 때문에, 상기 디락점에서의 저항은 상기 R보다 큰 값을 가진다. 상기 디락점에서의 저항을 일 예로, 3R로 정의할 수 있다.
따라서, 상기 그래핀 채널층(20)이 게이트 전극(50a, 50b)과 마주하는 제1 채널 영역(20a) 및 제2 채널영역(20b)에는 -5V, -30V 또는 +20V를 인가하여 상기 채널 영역(20a, 20b)의 저항을 3R 또는 R로 조절할 수 있다.
| Case | 제1 채널영역(20a)에 인가되는 게이트 전압 | 제2 채널영역(20b)에 인가되는 게이트 전압 | 제3 채널영역(20c)에 인가되는 백게이트 전압 | 전체 저항 |
| 1 | +20V | +20V | 0V |
R + R + 3R = 5R |
| 2 | +20V | -30V | R + R + 3R = 5R | |
| 3 | +20V | -5V | R + 3R + 3R = 7R | |
| 4 | -30V | +20V | R + R + 3R = 5R | |
| 5 | -30V | -30V | R + R + 3R = 5R | |
| 6 | -30V | -5V | R + 3R + 3R = 7R | |
| 7 | -5V | +20V | 3R + R + 3R = 7R | |
| 8 | -5V | -30V | 3R + R + 3R = 5R | |
| 9 | -5V | -5V | 3R + 3R + 3R = 9R |
표 1은 제1 게이트 전극(50a) 또는 제2 게이트 전극(50b)에 -5V, -30V 또는 +20V를 인가한 후, 상기 그래핀 채널층(20)의 전체 저항을 산출한 결과를 나타낸다.
표 1에서 보는 바와 같이, 게이트 전극들(50)에 인가되는 전압에 따라, 상기 그래핀 채널층(20)의 저항은 3R, 5R 및 7R의 3가지로 나타날 수 있고, 상기 저항값의 차이에 따라 드레인 전류값도 3가지로 나타날 수 있다. 즉, 도 2의 소자는 서로 다른 3가지의 전류 레벨을 가질 수 있으므로, 이를 이용하여 3진법용 다치 로직을 구현할 수 있다.
도 3에서는 전류-전압 특성 곡선이 그래핀 채널층(20)의 디락점을 중심으로 좌우 대칭적(symmetric)인 곡선 형태를 나타내는 경우를 예로 들어 설명하였으나,상기 전류-전압 특성 곡선은 그래핀 채널층(20)의 디락점을 중심으로 좌우 비대칭적(asymmetric)인 곡선 형태를 나타낼 수도 있다. 이 경우에는, 제1 게이트 전극(50a)에 인가되는 게이트 전압에 따른 저항과, 제2 게이트 전극(50b)에 인가되는 게이트 전압에 저항이 다르게 되므로, 상기 그래핀 채널층(20) 저항의 경우의 수가 좌우 대칭적(symmetric)인 경우보다 많게 된다. 따라서, 3개 이상의 드레인 전류값을 나타내게 되므로, 3가지 이상의 전류 레벨을 가질 수 있다.
도 4는 본 발명의 다른 실시예에 따른 그래핀 다치 로직 소자의 단면도이다.
도 4를 참조하면, 상기 소자는 기판(10) 상에 위치하는 그래핀 채널층(20), 상기 그래핀 채널층(20)의 양단에 배치되는 소스 전극(30a) 및 드레인 전극(30b), 상기 그래핀 채널층(20) 상에 형성되는 절연막(40) 및 상기 절연막(40) 상에 소정 간격을 두고 배치되는 게이트 전극들(50)을 포함한다.
상기 게이트 전극들(50)은 세 개 배치될 수 있다. 즉, 상기 게이트 전극들(50)은 제1 게이트 전극(50a), 제2 게이트 전극(50b) 및 제3 게이트 전극(50c)을 포함할 수 있다. 이 때, 상기 제1 게이트 전극(50a)은 상기 소스 전극(30a)과, 상기 제3 게이트 전극(50c)은 상기 드레인 전극(30b)과 오버랩되도록 배치될 수 있다.
상기 기판(10)을 통해 상기 그래핀 채널층(20)에 백 게이트 전압을 인가하여 상기 제3 채널 영역(20c)과 제5 채널 영역(20e) 도전형을 결정하고, 이 때를 기준으로 상기 제1 게이트 전극(50a), 제2 게이트 전극(50b) 및 제3 게이트 전극(50c)에 일정한 전압을 인가하여, 제1 채널 영역(20a), 제2 채널 영역(20b) 및 제4 채널 영역(20d)의 도전형을 정의할 수 있다.
보다 구체적으로, 상기 제1 게이트 전극(50a)과 제2 게이트 전극(50b) 사이의 영역과 마주하는 상기 그래핀 채널층(20) 내의 제3 채널영역(20c), 상기 제2 게이트 전극(50b)과 제3 게이트 전극(50c) 사이의 영역과 마주하는 제5 채널영역(20e)은 백 게이트 전압으로 그라운드 전압을 인가할 수 있다. 이 때, 상기 제3 채널영역(20c)과 제5 채널영역(20e)의 도전형은 i형, p형 또는 n형을 나타낼 수 있다.
이후, 상기 그라운드 전압을 기준으로 하여, 상기 제1 게이트 전극(50a), 제2 게이트 전극(50b) 및 제3 게이트 전극(50c)에 인가할 전압을 결정하고, 상기 전압을 인가하여 제1 채널 영역(20a), 제2 채널 영역(20b) 및 제4 채널 영역(20d)의 도전형을 정의할 수 있다.
이로써, 도전형이 동일하거나 다른 각 채널 영역(20a, 20b, 20c, 20d, 20e)이 이루는 그래핀 채널층(20)의 전체 저항은, 상기 각 채널 영역(20a, 20b, 20c, 20d, 20e)에 인가되는 백 게이트 전압 및 게이트 전압에 따라 다른 값을 나타낼 수 있다. 따라서, 하나의 소자로 서로 다른 전류 레벨을 나타낼 수 있다.
이외의 구성은 도 1의 소자와 동일하므로, 자세한 설명을 생략하기로 한다.
상술한 바와 같이, 세 개의 게이트 전극들(50)을 배치하고, 각 게이트 전극들(50)에 인가되는 게이트 전압을 조절하여, 상기 그래핀 채널층(20)의 각 채널 영역(20a, 20b, 20c, 20d, 20e)의 도전형을 변화시킬 수 있다. 이로써, 상기 그래핀 채널층(20)의 전체 저항을 제어할 수 있다.
이는, 상기 게이트 전극들(50)이 두 개인 경우에 비해 상기 그래핀 채널층(20)의 저항을 보다 세밀하게 제어할 수 있으며, 더욱 다양한 전류 레벨을 나타낼 수 있다.
도 4에서는 게이트 전극들(50)이 3개인 경우에 대해 도시하였으나, 이에 한정되는 것은 아니며, 필요에 따라 다양한 개수의 게이트 전극들(50)을 절연막(40) 상에 배치할 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 그래핀 다치 로직 소자의 제조방법을 나타내는 공정도들이다.
도 5a를 참조하면, 기판(10) 상에 그래핀 채널층(20)을 형성한다. 상기 기판(10)은 실리콘 산화막(SiO2)이 도포된 실리콘 기판일 수 있다. 상기 그래핀 채널층(20)은 단일층 또는 다중층으로 형성할 수 있다.
일 예로, 상기 그래핀 채널층(20)은 희생기판(미도시) 상에 성장된 그래핀 시트를 상기 기판(10) 상으로 전사하여 형성할 수 있다. 이 때, 상기 그래핀 시트는 기계적 박리법, 화학적 박리법, 화학적 기상 증착법, 에피택시 합성법 또는 유기합성법 등 공지된 방법을 이용하여 상기 희생기판 상에 형성할 수 있다.
도 5b를 참조하면, 그래핀 채널층(20)의 양단에 소스 전극(30a) 및 드레인 전극(30b)을 형성한다. 상기 소스 전극(30a)과 드레인 전극(30b)은 도전성 물질로 이루어질 수 있다. 상기 도전성 물질은 금속일 수 있다.
일 예로, 상기 소스 전극(30a)과 드레인 전극(30b)은 전극 물질을 증착한 후, 패터닝하여 형성할 수 있다. 상기 증착은 열증착법(thermal evaporation), 스퍼터링법(sputtering), 화학 기상 증착법(chemical vapor deposition) 등을 이용하여 수행될 수 있다. 상기 패터닝은 통상의 리소그래피와 식각을 통해 달성될 수 있다.
도 5c를 참조하면, 그래핀 채널층(20) 상에 절연막(40)을 형성한다. 상기 절연막(40)은 상기 그래핀 채널층(20)의 전면에 형성될 수 있다. 즉, 상기 절연막(40)은 상기 소스 전극(30a) 및 드레인 전극(30b)이 배치된 상기 그래핀 채널층(20)의 표면을 따라 형성할 수 있다.
상기 절연막(40)은 스퍼터링법(sputtering), 플라즈마 강화 화학 기상 증착법(plasma enhanced chemical vapor deposition) 또는 원자층 증착법(atomic layer deposition)을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니며, 통상의 증착법을 이용하여 형성할 수 있다.
도 5d를 참조하면, 절연막(40) 상에 게이트 전극들(50)을 형성한다. 상기 게이트 전극들(50)은 적어도 두 개 형성될 수 있다. 이 때, 상기 게이트 전극들(50) 중 적어도 어느 하나는 상기 소스 전극(30a) 또는 드레인 전극(30b)과 오버랩되도록 형성될 수 있다. 상기 게이트 전극들(50)은 도전성 물질로 이루어질 수 있다. 상기 도전성 물질은 금속일 수 있다.
상기 게이트 전극들(50)은 전극 물질을 증착한 후, 패터닝하여 형성할 수 있다. 상기 증착은 열증착(thermal evaporation), 스퍼터링(sputtering), 화학 기상 증착(Chemical Vapor Deposition) 등을 이용하여 수행할 수 있다. 상기 패터닝은 통상의 리소그래피와 식각을 통해 달성될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
10: 기판 20: 그래핀 채널층
30a, 30b: 소스/드레인 전극 40: 절연막
50: 게이트 전극들
30a, 30b: 소스/드레인 전극 40: 절연막
50: 게이트 전극들
Claims (10)
- 기판;
상기 기판 상에 위치하는 그래핀 채널층;
상기 그래핀 채널층의 양단에 각각 배치되는 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극이 배치된 상기 그래핀 채널층 상에 형성되는 절연막; 및
상기 절연막 상에 소정 간격을 두고 배치되는 적어도 두 개의 게이트 전극들을 포함하는 그래핀 다치 로직 소자. - 제1항에 있어서,
상기 게이트 전극들 사이의 소정 간격과 마주하는 상기 그래핀 채널층 내의 영역에는 상기 기판을 통해 그라운드 전압이 인가되는 그래핀 다치 로직 소자. - 제1항에 있어서,
상기 그래핀 채널층은 상기 게이트 전극들에 인가되는 전압에 따라, 상기 게이트 전극들과 마주하는 영역에 p형, n형 및 i형 중에서 선택되는 어느 하나의 도전형을 가지는 그래핀 다치 로직 소자. - 제1항에 있어서,
상기 소스 전극 및 드레인 전극과 상기 게이트 전극들 중 적어도 어느 하나는 오버랩되는 그래핀 다치 로직 소자. - 기판; 상기 기판 상에 위치하는 그래핀 채널층; 상기 그래핀 채널층의 양단에 배치되는 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극이 배치된 상기 그래핀 채널층 상에 형성되는 절연막; 및 상기 절연막 상에 소정 간격을 두고 배치되는 제1 게이트 전극과 제2 게이트 전극을 포함하는 그래핀 다치 로직 소자를 제공하는 단계;
상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 그래핀 채널층에 그라운드 전압을 인가하여, 상기 그래핀 채널층의 도전형을 결정하는 단계;
상기 그라운드 전압을 기준으로, 상기 제1 게이트 전극에 양 또는 음의 게이트 전압을 인가하여, 상기 제1 게이트 전극과 마주보는 그래핀 채널층의 도전형을 형성하는 단계;
상기 그라운드 전압을 기준으로, 상기 제2 게이트 전극에 양 또는 음의 게이트 전압을 인가하여, 상기 제2 게이트 전극과 마주보는 그래핀 채널층의 도전형을 형성하는 단계; 및
상기 제1 게이트 전극에 인가되는 전압과, 상기 제2 게이트 전극에 인가되는 전압에 따라 변화되는 상기 그래핀 채널층의 전체 저항을 산출하는 단계를 포함하는 그래핀 다치 로직 소자의 동작방법. - 제5항에 있어서,
상기 그래핀 채널층의 도전형을 결정하는 단계는 상기 기판을 백 게이트로 이용하여 상기 그래핀 채널층에 백 게이트 전압을 인가하는 단계인 그래핀 다치 로직 소자의 동작방법. - 제5항에 있어서,
상기 제1 게이트 전극과 마주보는 그래핀 채널층의 도전형과, 상기 제2 게이트 전극과 마주보는 그래핀 채널층의 도전형은 p형, n형 및 i형 중에서 선택되는 어느 하나인 그래핀 다치 로직 소자의 동작방법. - 기판 상에 그래핀 채널층을 형성하는 단계;
상기 그래핀 채널의 양단에 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 드레인 전극이 형성된 상기 그래핀 채널층 상에 절연막을 형성하는 단계; 및
상기 절연막 상에 적어도 두 개의 게이트 전극들을 형성하는 단계를 포함하는 그래핀 다치 로직 소자의 제조방법. - 제8항에 있어서,
상기 게이트 전극들은 소정 간격을 두고 배치되도록 형성하는 그래핀 다치 로직 소자의 제조방법. - 제8항에 있어서,
상기 게이트 전극들에 전압을 인가하여, 상기 게이트 전극들과 마주하는 상기 그래핀 채널층 내에 p형, n형 및 i형 중에서 선택되는 어느 하나의 도전형 영역을 형성하는 그래핀 다치 로직 소자의 제조방법.
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