KR20140076961A - 열전 소자 및 그 제조 방법 - Google Patents

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Abstract

열전 소자를 제공한다. 기판 상에 제 1 전극 및 제 2 전극이 제공된다. 상기 제 1 전극 상에 제 1 반도체 패턴들 및 적어도 하나 이상의 제 1 장벽 패턴을 포함하는 제 1 레그가 제공된다. 상기 제 2 전극 상에 제 2 반도체 패턴들 및 적어도 하나 이상의 제 2 장벽 패턴을 포함하는 제 2 레그가 제공된다. 상기 제 1 레그 및 상기 제 2 레그 상에 제 3 전극이 제공된다. 상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들과 제 1 금속간의 금속-반도체 화합물을 포함하고, 상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들과 제 2 금속간의 금속-반도체 화합물을 포함한다. 상기 제 2 금속의 일함수는 상기 제 1 금속의 일함수보다 크다.

Description

열전 소자 및 그 제조 방법{THERMOELECTRIC DEVICE AND THE METHOD OF FABRICATING THE SAME}
본 발명은 열전 소자에 관련된 것으로, 더욱 상세하게는 반도체 공정을 적용한 열전 소자 및 그 제조 방법에 관련된 것이다.
열전 소자는 열 에너지를 전기 에너지로 바꾸는 소자이다. 열전 소자는 최근 청정 에너지 지향 정책으로 인하여 많은 관심을 받고 있다. 열전 효과(Thermoelectric effect)는 1800년대에 토마스 지백(Thomas Seebeck)에 의해 발견되었다. 지백은 비스무스와 구리를 연결하고 그 안에 나침반을 배치하였다. 상기 비스무스의 한 쪽을 뜨겁게 가열하면 온도 차이로 인하여 전류가 유도된다. 상기 유도 전류로 인하여 발생하는 자기장에 의하여 나침반이 움직임으로써 상기 열전 효과가 발견되었다.
열전 효율에 대한 지표로는 ZT(figure of merit) 값이 사용된다. 상기 ZT값은 지백 계수(Seebeck Coefficent)의 제곱과 전기 전도도에 비례한다. 상기 ZT값은 열전도도에 반비례한다. 금속은 지백 계수가 낮고 위더만-프란츠 법칙(Wiedemann Franz law)에 따라 전기전도도와 열전도도가 비례한다. 따라서 금속의 ZT값 향상은 한계가 있다. 열전 소자용 물질로 Bi2Te3가 많이 사용되고 있다. 그러나, Bi2Te3를 이용한 열전 소자는 중금속을 이용하고 재활용이 어렵다. 또한 Bi2Te3를 이용한 열전 소자는 낮은 기계적 강도를 가지며, 소형화하기에 어렵고, 습기에 취약한 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 반도체 제조 공정 기술을 이용하여 열전 소자를 제조하는데 있다. 본 발명이 해결하고자 하는 다른 과제는 장벽 패턴을 형성하여 레그의 열 전도도를 낮추고, 전기 전도도를 높이며, 장벽 패턴과 반도체층 사이의 계면 저항을 줄이는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 열전 소자를 제공한다. 상기 열전 소자는 기판 상의 제 1 전극 및 제 2 전극; 상기 제 1 전극 상에 제공되고, 제 1 반도체 패턴들 및 적어도 하나 이상의 제 1 장벽 패턴을 포함하는 제 1 레그; 상기 제 2 전극 상에 제공되고, 제 2 반도체 패턴들 및 적어도 하나 이상의 제 2 장벽 패턴을 포함하는 제 2 레그; 및 상기 제 1 레그 및 상기 제 2 레그 상에 제공되는 제 3 전극을 포함하고, 상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들과 제 1 금속간의 금속-반도체 화합물을 포함하고, 상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들과 제 2 금속간의 금속-반도체 화합물을 포함하고, 상기 제 2 금속의 일함수는 상기 제 1 금속의 일함수보다 클 수 있다.
상기 제 1 금속의 일함수는 상기 제 1 반도체 패턴들의 일함수보다 작고, 기 제 2 금속의 일함수는 상기 제 2 반도체 패턴들의 일함수보다 클 수 있다.
상기 제 1 장벽 패턴의 전기 전도도는 상기 제 1 반도체 패턴들의 전기 전도도보다 크고, 상기 제 2 장벽 패턴의 전기 전도도는 상기 제 2 반도체 패턴들의 전기 전도도보다 클 수 있다.
상기 제 1 레그의 열 전도도는 상기 제 1 반도체 패턴들과 상기 제 1 장벽 패턴 사이의 계면에서 감소되고, 상기 제 2 레그의 열 전도도는 상기 제 2 반도체 패턴들과 상기 제 2 장벽 패턴 사이의 계면에서 감소될 수 있다.
상기 제 1 장벽 패턴의 열전도도는 상기 제 1 반도체 패턴들의 열전도도 보다 낮고, 상기 제 2 장벽 패턴의 열전도도는 상기 제 2 반도체 패턴들의 열전도도 보다 낮을 수 있다.
상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들 사이에 제공되고, 상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들 사이에 제공될 수 있다.
상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들과 상기 제 1 전극 사이 및 상기 제 1 반도체 패턴들과 상기 제 3 전극 사이에 더 제공되고, 상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들과 상기 제 2 전극 사이 및 상기 제 2 반도체 패턴들과 상기 제 3 전극 사이에 더 제공될 수 있다.
상기 제 1 반도체 패턴들 및 상기 제 2 반도체 패턴들은 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다.
상기 제 1 반도체 패턴들은 n형 반도체 패턴이고, 상기 제 2 반도체 패턴들은 p형 반도체 패턴일 수 있다.
상기 제 3 전극은 상기 제 1 레그 및 상기 제 2 레그와 공통적으로 연결될 수 있다.
상기 제 1 장벽 패턴과 상기 제 2 장벽 패턴은 서로 다른 금속 원소를 포함할 수 있다.
상기 제 1 장벽 패턴 내의 금속 원소는 Er(어븀), Sm(사마륨), Eu(유로피움), Ni(니켈), Co(코발트), 및 Ti(티타늄) 중 적어도 하나일 수 있다.
상기 제 2 장벽 패턴 내의 금속 원소는 Pt(백금), Ni(니켈), Co(코발트), 및 Ti(티타늄) 중 적어도 하나일 수 있다.
상기 제 1 금속의 원자 질량은 상기 제 1 반도체 패턴들의 원자 질량보다 크고, 상기 제 2 금속의 원자 질량은 상기 제 2 반도체 패턴들의 원자 질량보다 클 수 있다.
상기 제 1 전극, 상기 제 2 전극, 및 상기 제 3 전극은 탄소(C), 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In)을 포함하는 그룹에서 선택되는 적어도 하나 이상을 포함할 수 있다.
제 1 항에 있어서, 상기 제 1 레그와 상기 제 2 레그는 각각 복수 개 제공될 수 있다.
상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들과 오믹 접합을 이루고, 상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들과 오믹 접합을 이룰 수 있다.
복수의 제 1 반도체층들 및 상기 제 1 반도체층들 사이에 적어도 하나의 제 1 금속층을 포함하는 제 1 예비 레그를 형성하는 것; 복수의 제 2 반도체층들 및 상기 제 2 반도체층들 사이에 적어도 하나의 제 2 금속층을 포함하는 제 2 예비 레그를 형성하는 것; 제 1 전극 상에 상기 제 1 예비 레그를 배치하고 제 2 전극 상에 제 2 예비 레그를 배치하는 것; 및 상기 제 1 예비 레그 및 상기 제 2 예비 레그와 공통적으로 연결되는 제 3 전극을 형성하는 것을 포함하고, 상기 제 2 금속층의 일함수는 상기 제 2 금속층의 일함수 보다 클 수 있다.
상기 제 1 예비 레그 및 상기 제 2 예비 레그를 열처리하는 것을 더 포함할 수 있다.
상기 열처리에 의하여 상기 제 1 금속층은 상기 제 1 반도체층들과 반응하여 제 1 금속-반도체 화합물층을 형성하고, 상기 제 2 열처리 공정에 의하여 상기 제 2 금속층은 상기 제 2 반도체층들과 반응하여 제 2 금속-반도체 화합물층을 형성할 수 있다.
반도체 공정을 이용하여 열전 소자를 제조할 수 있다. 장벽 패턴을 레그에 제공함으로써 레그의 열 전도도는 감소시키고 전기 전도도는 증가시킬 수 있다. 또한 장벽 패턴들 내의 금속을 서로 다른 일함수를 갖도록 하여 반도체층과 장벽 패턴 사이의 계면 저항을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 열전 소자의 단면도이다.
도 2a 내지 도 4는 본 발명의 실시예에 따른 열전 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 특정 단계 등을 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 단계 등을 다른 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 열전 소자의 단면도이다.
도 1을 참조하여, 베이스 기판(100) 상에 복수의 열전 소자들(HE1, HE2)이 제공될 수 있다. 상기 열전 소자들(HE1, HE2) 각각은 상기 베이스 기판(100) 상의 제 1 전극(101) 및 제 2 전극(102)을 포함할 수 있다. 하나의 열전 소자(HE1)의 제 2 전극(102)은 인접하는 열전 소자(HE2)의 제 1 전극(101)과 연결될 수 있다. 일 예로, 도 1에 도시된 바와 같이 하나의 열전 소자(HE1)의 제 2 전극(102)은 인접하는 열전 소자(HE2)의 제 1 전극(101)과 하나의 도전체로 형성될 수 있다.
상기 베이스 기판(100)은 반도체 기판, 절연된 반도체 기판, 또는 절연 기판일 수 있다. 상기 제 1 전극(101) 및 상기 제 2 전극(102)은 금속, 도전성 금속 질화물, 또는 도핑된 반도체 물질을 포함할 수 있다. 일 예로, 상기 제 1 및 제 2 전극(101, 102)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 탄소(C), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In) 중 하나 이상을 포함할 수 있다.
상기 제 1 전극(101) 상에 제 1 레그(L1)가 제공되고, 상기 제 2 전극(102) 상에 제 2 레그(L2)가 제공될 수 있다. 상기 제 1 레그(L1)와 상기 제 2 레그(L2) 상에 제 3 전극(103)이 제공될 수 있다. 상기 제 3 전극(103)은 상기 제 1 레그(L1) 및 상기 제 2 레그(L2)와 공통적으로 연결될 수 있다. 상기 제 3 전극(103)은 열 전소자의 열 흡수부, 즉, 고온 전극으로 작용할 수 있다. 상기 제 1 전극(101) 및 상기 제 2 전극(102)은 열 전소자의 열 방출부, 즉, 저온 전극으로 작용할 수 있다.
상기 제 1 레그(L1)는 복수의 제 1 반도체 패턴들(119)과 상기 제 1 반도체 패턴들(119) 사이의 적어도 하나의 제 1 장벽 패턴(113)을 포함할 수 있다. 상기 제 2 레그(L2)는 복수의 제 2 반도체 패턴들(129)과 상기 제 2 반도체 패턴들(129) 사이의 적어도 하나의 제 2 장벽 패턴(123)을 포함할 수 있다. 상기 제 1 장벽 패턴(113)은 상기 제 1 반도체 패턴들(119)과 상기 제 1 전극(101) 사이, 및 상기 제 1 반도체 패턴들(119)과 상기 제 3 전극(103) 사이에 제공될 수 있다. 상기 제 2 장벽 패턴(123)은 상기 제 2 반도체 패턴들(129)과 상기 제 2 전극(102) 사이, 및 상기 제 2 반도체 패턴들(129)과 상기 제 3 전극(103) 사이에 제공될 수 있다.
제 1 레그(L1)와 상기 제 2 레그(L2)는 보호 절연막(109)에 의하여 물리적으로 상호 분리될 수 있다. 상기 보호 절연막(109)은 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다.
상기 제 1 반도체 패턴들(119)과 상기 제 2 반도체 패턴들(129)은 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 상기 제 1 반도체 패턴들(119)과 상기 제 2 반도체 패턴들(129)은 서로 다른 도전형의 반도체 패턴들일 수 있다. 일 예로, 상기 제 1 반도체 패턴들(119)의 도전형은 n형이고, 상기 제 2 반도체 패턴들(129)의 도전형은 p형일 수 있다. 상기 제 1 반도체 패턴들(119)의 n형 도펀트 농도는 약 5*1019 atm/cm3일 수 있다. 상기 제 2 반도체 패턴들(129)의 p형 도펀트 농도는 약 5*1019 atm/cm3일 수 있다.
상기 제 1 장벽 패턴(113)과 상기 제 2 장벽 패턴(123)은 금속-반도체 화합물일 수 있다. 상기 제 1 장벽 패턴(113)은 상기 제 1 반도체 패턴들(119)과 제 1 금속 간의 금속-반도체 화합물을 포함하고, 상기 제 2 장벽 패턴(123)은 상기 제 2 반도체 패턴들(129)과 제 2 금속 간의 금속-반도체 화합물을 포함할 수 있다. 일 예로, 상기 제 1 장벽 패턴들(113)과 상기 제 2 장벽 패턴들(123)은 실리사이드층일 수 있다.
상기 제 1 장벽 패턴(113) 및 상기 제 2 장벽 패턴(123)에 의하여 상기 제 1 레그(L1) 및 상기 제 2 레그(L2)의 열 전도도를 낮출 수 있다. 즉, 상기 제 1 레그(L1)의 열 전도도는 상기 제 1 반도체 패턴들(119)과 상기 제 1 장벽 패턴(113) 사이의 계면에서의 포논(phonon) 산란에 의하여 감소되고, 상기 제 2 레그(L2)의 열 전도도는 상기 제 2 반도체 패턴들(129)과 상기 제 2 장벽 패턴(123) 사이의 계면에서의 포논 산란에 의하여 감소될 수 있다.
상기 제 1 장벽 패턴(113)의 열 전도도는 상기 제 1 반도체 패턴들(119)의 열 전도도보다 낮고, 상기 제 2 장벽 패턴(123)의 열전도도는 상기 제 2 반도체 패턴들(129)의 열 전도도보다 낮을 수 있다. 상기 제 1 및 제 2 반도체 패턴들(119, 129), 즉, 도핑된 반도체 물질은 열전도도가 Bi2Te3 등 기존의 열전 소자용 물질보다 높기 때문에, ZT 값이 낮다. 본 발명의 실시예에 따른 열전 소자는 상기 제 1 장벽 패턴(113) 및 상기 제 2 장벽 패턴(123)에 의하여 상기 레그들(L1, L2)의 열전도도를 낮출 수 있다. 또한 상기 제 1 장벽 패턴(113) 및 상기 제 2 장벽 패턴(123)은 상기 제 1 및 제 2 반도체 패턴들(119, 129)에 비하여 전기 전도도가 높다. 따라서 열전 소자의 ZT값을 향상시킬 수 있다.
상기 제 1 장벽 패턴(113)과 상기 제 2 장벽 패턴(123)은 서로 다른 금속을 포함할 수 있다. 상기 제 1 반도체 패턴(119)의 도전형이 n형 이고 상기 제 2 반도체 패턴(129)의 도전형이 p형인 경우, 상기 제 2 장벽 패턴(123) 내의 제 2 금속의 일함수는 상기 제 1 장벽 패턴(113) 내의 제 1 금속의 일함수보다 클 수 있다. 일 예로, 상기 제 1 장벽 패턴(113) 내의 제 1 금속은 상기 제 1 반도체 패턴(119)의 일함수보다 작고, 상기 제 2 장벽 패턴(123) 내의 제 2 금속은 상기 제 2 반도체 패턴(129)의 일함수보다 클 수 있다. 일 예로, 상기 제 1 금속은 Er(어븀), Sm(사마륨), Eu(유로피움), Ni(니켈), Co(코발트), 및 Ti(티타늄) 중 적어도 하나를 포함할 수 있다. 상기 제 2 금속은 Pt(백금), Ni(니켈), Co(코발트), 및 Ti(티타늄) 중 상기 제 1 금속보다 일함수가 높은 적어도 하나를 포함할 수 있다. 상기 제 1 금속의 원자 질량은 상기 제 1 반도체 패턴(119)의 원자 질량보다 크고, 상기 제 2 금속의 원자 질량은 상기 제 2 반도체 패턴(129)의 원자 질량보다 크다. 일 예로, 상기 제 1 및 제 2 금속은 실리콘보다 원자 질량이 큰 물질을 포함할 수 있다.
상기 제 3 전극(103)은 외부로부터 열을 흡수하고, 이 열은 상기 제1 및 제2 레그들(L1, L2) 및 상기 제 1 및 제 2 전극들(101,102)을 통하여 외부로 빠져나갈 수 있다. 상기 제 3 전극(103)에 열이 가해지면, 상기 제 1 및 2 레그들(L1, L2)의 양 단에 전위 차가 발생하여 전류가 흐를 수 있다. 즉, 상기 제 1 반도체 패턴들(119)의 도전형이 n형이고, 상기 제 2 반도체 패턴들(129)의 도전형이 p형인 경우, 상기 열전 소자의 내부 전류는 상기 제 1 레그(L1)에서는 상기 제 1 전극(101)로부터 상기 제 2 전극(102) 방향으로 흐르고, 상기 제 2 레그(L2)에서는 상기 제 2 전극(102)으로부터 상기 제 1 전극(101) 방향으로 흐를 수 있다.
에너지 수확 소자(energy harvesting device)인 열전 소자의 경우, 소자 내부의 저항 조절이 소자의 효율에 큰 영향을 미친다. 열전 소자에 반도체 물질을 사용시, 도핑 농도가 일정 수준을 초과할 경우 전자들에 의하여 열전도도가 증가되고 그 결과 열전 효율이 감소될 수 있다. 따라서, 열전 소자 내의 반도체 물질의 도핑 농도는 일정 수준, 일 예로, 약 1*1019 atm/cm3 내지 약 1*1020 atm/cm3,으로 유지되어야 한다. 이 경우, 반도체층들의 상대적으로 낮은 도핑 농도에 의하여 장벽층들과의 계면에서 쇼트리 배리어가 형성되고 완전한 오믹 접합을 이룰 수 없다.
본 발명의 일 실시예에 따르면, n형 반도체 패턴들 사이의 장벽 패턴은 상대적으로 낮은 일함수를 갖는 물질을 포함하고, p형 반도체 패턴들 사이의 장벽 패턴은 상대적으로 높은 일함수를 갖는 물질을 포함할 수 있다. 그 결과 장벽 패턴들과 반도체 패턴들 사이의 계면 저항이 감소되어 열전 소자의 효율을 증대시킬 수 있다.
도 2a 내지 도 4는 본 발명의 실시예에 따른 열전 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하여, 제 1 기판(10) 상에 제 1 금속층들(111) 및 제 1 반도체층들(118)을 교대로 반복 적층하여 제 1 적층 구조체(SS1)가 형성될 수 있다. 상기 제 1 기판(10)은 반도체 기판 또는 절연 기판일 수 있다. 상기 제 1 반도체층들(118)은 인-시츄(in-situ)로 n형 도펀트로 도핑될 수 있다. 상기 제 1 금속층들(111)은 Er(어븀), Sm(사마륨), Eu(유로피움), Ni(니켈), Co(코발트), 및 Ti(티타늄) 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 1 금속층들(111) 및 상기 제 1 반도체층들(118)은 화학 기상 증착(Chemical Vapor Deposition) 및/또는 스퍼터링(Sputtering)에 의하여 형성될 수 있다. 상기 제 1 금속층들(111)은 상기 제 1 반도체층들(118)보다 얇을 수 있다.
도 2b를 참조하여, 상기 제 1 적층 구조체(SS1)가 제 1 예비 레그들(PL1)로 분리될 수 있다. 상기 분리 공정의 결과, 상기 제 1 예비 레그들(PL1)은 리세스 영역들(RS1)에 의하여 상호 분리될 수 있다. 상기 제 1 예비 레그들(PL1)은 제 1 반도체 패턴들(119) 및 제 1 금속 패턴들(112)을 포함할 수 있다. 일 예로, 상기 분리 공정은 쏘잉(sawing) 공정을 포함할 수 있다.
도 3a를 참조하여, 제 2 기판(20) 상에 제 2 금속층들(121) 및 제 2 반도체층들(128)을 교대로 반복 적층하여 제 2 적층 구조체(SS2)가 형성될 수 있다. 상기 제 2 기판(20)은 반도체 기판 또는 절연 기판일 수 있다. 상기 제 2 반도체층들(128)은 인-시츄(in-situ)로 p형 도펀트로 도핑될 수 있다. 상기 제 2 금속층들(121)은 Pt(백금), Ni(니켈), Co(코발트), 및 Ti(티타늄) 중 상기 제 1 금속보다 일함수가 높은 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 2 금속층들(121) 및 상기 제 2 반도체층들(128)은 화학 기상 증착(Chemical Vapor Deposition) 및/또는 스퍼터링(Sputtering)에 의하여 형성될 수 있다. 상기 제 2 금속층들(121)은 상기 제 2 반도체층들(128)보다 얇을 수 있다.
도 3b를 참조하여, 상기 제 2 적층 구조체(SS2)가 제 2 예비 레그들(PL2)로 분리될 수 있다. 상기 분리 공정의 결과, 상기 제 2 예비 레그들(PL2)은 리세스 영역들(RS2)에 의하여 상호 분리될 수 있다. 상기 제 2 예비 레그들(PL2)은 제 2 반도체 패턴들(129) 및 제 2 금속 패턴들(122)을 포함할 수 있다. 일 예로, 상기 분리 공정은 쏘잉(sawing) 공정을 포함할 수 있다.
도 4를 참조하여, 베이스 기판(100) 상에 제 1 전극(101) 및 제 2 전극(102)이 형성될 수 있다. 상기 제 1 전극(101) 및 제 2 전극(102)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 탄소(C), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In) 중 하나 이상을 포함할 수 있다. 상기 제 1 전극(101)은 일 예로, 스퍼터링에 의하여 형성될 수 있다.
도 2b를 참조하여 설명된 제 1 예비 레그(PL1) 및 도 3b를 참조하여 설명된 제 2 예비 레그(PL2)가 각각 상기 제 1 전극(101) 및 상기 제 2 전극(102) 상에 제공될 수 있다. 일 예로, 하나의 제 1 전극(101) 상에 하나의 제 1 예비 레그(PL1) 및 하나의 제 2 예비 레그(PL2)가 제공될 수 있으나, 이에 한정되지 않으며, 하나의 제 1 전극(101) 상에 복수의 제 1 예비 레그들(PL1)이 제공되고 하나의 제 2 전극(102) 상에 복수의 제 2 예비 레그들(PL2)이 제공될 수 있다. 상기 제 1 및 제 2 예비 레그들(PL1, PL2)은 열전도성 접착층을 통하여 상기 제 1 전극(101) 상에 부착되거나, 상기 접착층 없이 상기 제 1 전극(101) 상에 배치될 수 있다. 상기 열전도성 접착층은 융점이 이하 설명될 열처리 온도보다 낮은 금속을 포함할 수 있다. 일 예로, 상기 열전도성 접착층은 은(Ag), 금(Au), 또는 백금(Pt) 중 적어도 하나를 포함할 수 있다.
상기 제 1 및 제 2 예비 레그들(PL1, PL2) 상에 제 3 전극(103)이 형성될 수 있다. 상기 제 3 전극(103)은 열 전도성 접착층을 통하여 상기 제 1 및 제 2 예비 레그들(PL1, PL2) 상에 부착될 수 있다. 다른 실시예에서, 상기 제 3 전극(103)은 상기 제 1 및 제 2 예비 레그들(PL1, PL2) 사이를 채우는 층간 절연막(미도시)을 형성한 후, 상기 층간 절연막 상에 도전층을 증착 및 패터닝하여 형성될 수 있다. 상기 제 3 전극(103)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 탄소(C), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In) 중 하나 이상을 포함할 수 있다.
도 1을 다시 참조하여, 상기 제 1 및 제 2 예비 레그들(PL1, PL2)에 열처리 공정을 수행하여 제 1 및 제 2 레그들(L1, L2)이 형성될 수 있다. 일 예로, 상기 열처리 공정은 약 550℃ 내지 약 1200℃ 에서 수행될 수 있다. 상기 열처리 공정에 의하여 상기 제 1 금속 패턴들(112)은 인접한 제 1 반도체 패턴들(119)과 반응하여 제 1 장벽 패턴들(113)이 형성되고, 상기 제 2 금속 패턴들(122)은 인접한 제 2 반도체 패턴들(129)과 반응하여 제 2 장벽 패턴들(123)이 형성될 수 있다. 그 후, 상기 제 3 전극(103)을 덮는 보호 절연막(109)이 형성될 수 있다. 일 예로, 상기 보호 절연막(109)은 실리콘 신화막 또는 실리콘 산화질화막을 포함할 수 있다.
본 발명의 실시예에 따르면, 반도체 패턴과 장벽 패턴 사이의 계면 저항을 줄일 수 있는 열전 소자를 보다 용이하게 형성할 수 있다.
상기 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
100: 기판 101: 제 1 전극
103: 제 2 전극 L1: 제 1 레그
L2: 제 2 레그 113, 123: 장벽 패턴들
119, 129: 반도체 패턴들

Claims (20)

  1. 기판 상의 제 1 전극 및 제 2 전극;
    상기 제 1 전극 상에 제공되고, 제 1 반도체 패턴들 및 적어도 하나 이상의 제 1 장벽 패턴을 포함하는 제 1 레그;
    상기 제 2 전극 상에 제공되고, 제 2 반도체 패턴들 및 적어도 하나 이상의 제 2 장벽 패턴을 포함하는 제 2 레그; 및
    상기 제 1 레그 및 상기 제 2 레그 상에 제공되는 제 3 전극을 포함하고,
    상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들과 제 1 금속간의 금속-반도체 화합물을 포함하고,
    상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들과 제 2 금속간의 금속-반도체 화합물을 포함하고,
    상기 제 2 금속의 일함수는 상기 제 1 금속의 일함수보다 큰 열전 소자.
  2. 제 1 항에 있어서,
    상기 제 1 금속의 일함수는 상기 제 1 반도체 패턴들의 일함수보다 작고, 상기 제 2 금속의 일함수는 상기 제 2 반도체 패턴들의 일함수보다 큰 열전 소자.
  3. 제 1 항에 있어서,
    상기 제 1 장벽 패턴의 전기 전도도는 상기 제 1 반도체 패턴들의 전기 전도도보다 크고,
    상기 제 2 장벽 패턴의 전기 전도도는 상기 제 2 반도체 패턴들의 전기 전도도보다 큰 열전 소자.
  4. 제 1 항에 있어서,
    상기 제 1 레그의 열 전도도는 상기 제 1 반도체 패턴들과 상기 제 1 장벽 패턴 사이의 계면에서 감소되고,
    상기 제 2 레그의 열 전도도는 상기 제 2 반도체 패턴들과 상기 제 2 장벽 패턴 사이의 계면에서 감소되는 열전소자.
  5. 제 1 항에 있어서,
    상기 제 1 장벽 패턴의 열전도도는 상기 제 1 반도체 패턴들의 열전도도 보다 낮고, 상기 제 2 장벽 패턴의 열전도도는 상기 제 2 반도체 패턴들의 열전도도 보다 낮은 열전 소자.
  6. 제 1 항에 있어서,
    상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들 사이에 제공되고, 상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들 사이에 제공되는 열전 소자.
  7. 제 6 항에 있어서,
    상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들과 상기 제 1 전극 사이 및 상기 제 1 반도체 패턴들과 상기 제 3 전극 사이에 더 제공되고,
    상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들과 상기 제 2 전극 사이 및 상기 제 2 반도체 패턴들과 상기 제 3 전극 사이에 더 제공되는 열전 소자.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 패턴들 및 상기 제 2 반도체 패턴들은 실리콘(Si) 또는 게르마늄(Ge)을 포함하는 열전 소자.
  9. 제 1 항에 있어서,
    상기 제 1 반도체 패턴들은 n형 반도체 패턴이고, 상기 제 2 반도체 패턴들은 p형 반도체 패턴인 열전 소자.
  10. 제 1 항에 있어서,
    상기 제 3 전극은 상기 제 1 레그 및 상기 제 2 레그와 공통적으로 연결되는 열전 소자.
  11. 제 1 항에 있어서,
    상기 제 1 장벽 패턴과 상기 제 2 장벽 패턴은 서로 다른 금속 원소를 포함하는 열전 소자.
  12. 제 11 항에 있어서,
    상기 제 1 장벽 패턴 내의 금속 원소는 Er(어븀), Sm(사마륨), Eu(유로피움), Ni(니켈), Co(코발트), 및 Ti(티타늄) 중 적어도 하나인 열전 소자.
  13. 제 12 항에 있어서,
    상기 제 2 장벽 패턴 내의 금속 원소는 Pt(백금), Ni(니켈), Co(코발트), 및 Ti(티타늄) 중 적어도 하나인 열전 소자.
  14. 제 11 항에 있어서,
    상기 제 1 금속의 원자 질량은 상기 제 1 반도체 패턴들의 원자 질량보다 크고, 상기 제 2 금속의 원자 질량은 상기 제 2 반도체 패턴들의 원자 질량보다 큰 열전 소자.
  15. 제 1 항에 있어서,
    상기 제 1 전극, 상기 제 2 전극, 및 상기 제 3 전극은 탄소(C), 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In)을 포함하는 그룹에서 선택되는 적어도 하나 이상을 포함하는 열전 소자.
  16. 제 1 항에 있어서,
    상기 제 1 레그와 상기 제 2 레그는 각각 복수 개 제공되는 열전 소자.
  17. 제 1 항에 있어서,
    상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들과 오믹 접합을 이루고, 상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들과 오믹 접합을 이루는 열전 소자.
  18. 복수의 제 1 반도체층들 및 상기 제 1 반도체층들 사이에 적어도 하나의 제 1 금속층을 포함하는 제 1 예비 레그를 형성하는 것;
    복수의 제 2 반도체층들 및 상기 제 2 반도체층들 사이에 적어도 하나의 제 2 금속층을 포함하는 제 2 예비 레그를 형성하는 것;
    제 1 전극 상에 상기 제 1 예비 레그를 배치하고 제 2 전극 상에 제 2 예비 레그를 배치하는 것; 및
    상기 제 1 예비 레그 및 상기 제 2 예비 레그와 공통적으로 연결되는 제 3 전극을 형성하는 것을 포함하고,
    상기 제 2 금속층의 일함수는 상기 제 2 금속층의 일함수 보다 큰 열전 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 예비 레그 및 상기 제 2 예비 레그를 열처리하는 것을 더 포함하는 열전 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 열처리에 의하여 상기 제 1 금속층은 상기 제 1 반도체층들과 반응하여 제 1 금속-반도체 화합물층을 형성하고, 상기 제 2 열처리 공정에 의하여 상기 제 2 금속층은 상기 제 2 반도체층들과 반응하여 제 2 금속-반도체 화합물층을 형성하는 열전 소자의 제조 방법.
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