KR101232875B1 - 열전 소자 및 그 제조 방법 - Google Patents

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Abstract

열전 소자를 제공한다. 제 1 전극 및 제 2 전극이 제공되고, 상기 제 1 전극 상에 제 1 반도체 패턴 및 적어도 하나 이상의 제 1 장벽 패턴을 포함하는 제 1 레그가 제공되고, 상기 제 2 전극 상에 제 2 반도체 패턴 및 적어도 하나 이상의 제 2 장벽 패턴을 포함하는 제 2 레그가 제공되고, 상기 제 1 레그 및 상기 제 2 레그 상에 공통 전극이 제공된다. 상기 제 1 장벽 패턴의 열전도도는 상기 제 1 반도체 패턴의 열전도도 보다 작고, 상기 제 2 장벽 패턴의 열전도도는 상기 제 2 반도체 패턴의 열전도도 보다 작다. 상기 제 1 장벽 패턴의 전기 전도도는 상기 제 1 반도체 패턴 이상이고, 상기 제 2 장벽 패턴의 전기 전도도는 상기 제 2 반도체 패턴 이상이다. 상기 제 1 및 제 2 장벽 패턴은 상기 제 1 및 제 2 반도체 패턴과 오믹 콘택트를 이룬다.
열전 소자, ZT, 반도체 열전 소자, 장벽 패턴, 수직형, 실리사이드

Description

열전 소자 및 그 제조 방법{THERMOELECTRIC DEVICE AND THE METHOD OF FABRICATING THE SAME}
본 발명은 열전 소자에 관련된 것으로, 더욱 상세하게는 반도체 공정을 적용한 열전 소자 및 그 제조 방법에 관련된 것이다.
열전 소자는 열 에너지를 전기 에너지로 바꾸는 소자이다. 열전 소자는 최근 청정 에너지 지향 정책으로 인하여 많은 관심을 받고 있다. 열전 효과(Thermoelectric effect)는 1800년대에 토마스 지백(Thomas Seebeck)에 의해 발견되었다. 지백은 비스무스와 구리를 연결하고 그 안에 나침반을 배치하였다. 상기 비스무스의 한 쪽을 뜨겁게 가열하면 온도 차이로 인하여 전류가 유도된다. 상기 유도 전류로 인하여 발생하는 자기장에 의하여 나침반이 움직임으로써 상기 열전 효과가 발견되었다.
열전 효율에 대한 지표로는 ZT(figure of merit) 값이 사용된다. 상기 ZT값은 지백 계수(Seebeck Coefficent)의 제곱과 전기 전도도에 비례한다. 상기 ZT값은 열전도도에 반비례한다. 금속은 지백 계수가 낮고 위더만-프란츠 법칙(Wiedemann Franz law)에 따라 전기전도도와 열전도도가 비례한다. 따라서 금속의 ZT값 향상은 한계가 있다. 열전 소자용 물질로 Bi2Te3가 많이 사용되고 있다. 그러나, Bi2Te3를 이용한 열전 소자는 중금속을 이용하고 재활용이 어렵다. 또한 Bi2Te3를 이용한 열전 소자는 낮은 기계적 강도를 가지며, 소형화하기에 어렵고, 습기에 취약한 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 반도체 제조 공정 기술을 이용하여 열전 소자를 제조하는데 있다. 또한 레그에 장벽 패턴을 형성하여 레그의 열 전도도를 낮추고, 전기 전도도를 높일 수 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 열전 소자를 제공한다. 상기 열전 소자는 제 1 전극 및 제 2 전극, 상기 제 1 전극 상에 제공되고 제 1 반도체 패턴 및 적어도 하나 이상의 제 1 장벽 패턴을 포함하는 제 1 레그, 상기 제 2 전극 상에 제공되고 제 2 반도체 패턴 및 적어도 하나 이상의 제 2 장벽 패턴을 포함하는 제 2 레그 및 상기 제 1 레그 및 상기 제 2 레그 상에 제공되는 공통 전극을 포함하 고, 상기 제 1 장벽 패턴의 열전도도는 상기 제 1 반도체 패턴의 열전도도 보다 작고, 상기 제 2 장벽 패턴의 열전도도는 상기 제 2 반도체 패턴의 열전도도 보다 작다.
본 발명의 일 실시예에 있어서, 상기 제 1 반도체 패턴은 복수 개 제공되고, 상기 제 1 장벽 패턴은 상기 복수 개의 제 1 반도체 패턴들 사이에 제공된다. 상기 복수 개의 제 1 반도체 패턴들은 서로 다른 물질이거나 서로 다른 전기적 특성을 갖을 수 있다.
본 발명의 다른 실시예에 있어서, 상기 제 1 반도체 패턴은 제 1 도전형의 반도체 패턴이고, 상기 제 2 반도체 패턴은 제 2 도전형의 반도체 패턴이다.
본 발명의 또 다른 실시예에 있어서, 상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들과 오믹 콘택트를 이루고, 상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들과 오믹 콘택트를 이룬다.
상술한 기술적 과제들을 해결하기 위한 열전 소자 어레이를 제공한다. 제 1 전극 및 제 2 전극, 상기 제 1 전극 상에 제공되고 제 1 반도체 패턴 및 적어도 하나 이상의 제 1 장벽 패턴을 포함하는 제 1 레그, 상기 제 2 전극 상에 제공되고 제 2 반도체 패턴 및 적어도 하나 이상의 제 2 장벽 패턴을 포함하는 제 2 레그 및 상기 제 1 레그 및 상기 제 2 레그 상에 제공되는 공통 전극을 포함하는 복수의 열전 소자들을 포함하고, 하나의 열전 소자의 상기 제 1 전극은 인접한 다른 열전 소자의 상기 제 2 전극과 전기적으로 연결되고, 상기 복수의 열전 소자들의 공통 전극은 상호 전기적으로 절연된다.
상술한 기술적 과제들을 해결하기 위한 열전 소자의 제조 방법을 제공한다. 상기 방법은 기판 상에 제 1 전극 및 제 2 전극을 형성하는 것, 상기 제 1 전극 상에, 제 1 반도체 패턴 및 적어도 하나 이상의 제 1 예비 장벽 패턴을 포함하는 제 1 레그를 형성하는 것, 상기 제 1 예비 장벽 패턴을 열처리하여 제 1 장벽 패턴을 형성하는 것, 상기 제 2 전극 상에, 제 2 반도체 패턴 및 적어도 하나 이상의 제 2 예비 장벽 패턴을 포함하는 제 2 레그를 형성하는 것, 상기 제 2 예비 장벽 패턴을 열처리하여 제 2 장벽 패턴을 형성하는 것 및 상기 제 1 레그 및 상기 제 2 레그 상에 공통 전극을 형성하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제 1 예비 장벽 패턴을 열처리하는 것 및 상기 제 2 예비 장벽 패턴을 열처리하는 것은 동시에 이루어진다.
본 발명의 다른 실시예에 있어서, 상기 제 1 레그를 형성하기 전에, 상기 제 1 레그 상에 캐핑 패턴을 형성하는 것을 더 포함한다.
반도체 공정을 이용하여 열전 소자를 제조할 수 있다. 장벽 패턴을 레그에 제공함으로써 레그의 열 전도도는 감소시키고 전기 전도도는 증가시킬 수 있다. 또한 열전 소자를 수직형으로 형성함으로써 열 흡수부와 열 방출부의 분리가 용이하다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명 은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 특정 단계 등을 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 단계 등을 다른 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기 술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
(제 1 실시예)
도 1 내지 도 13은 본 발명의 제 1 실시예에 따른 열전 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하여, 본 발명의 제 1 실시예에 따른 열전 소자가 제공된다. 기판(100) 상에 준비층(preparing layer)(105)이 제공될 수 있다. 상기 기판(100)은 실리콘(Si) 또는 게르마늄(Ge) 기판일 수 있다. 상기 준비층(105)은 실리콘(Si) 또는 게르마늄(Ge)층일 수 있다. 상기 준비층(105)은 절연층일 수 있다. 상기 준비층(105)에 제 1 전극(110) 및 제 2 전극(150)이 제공될 수 있다. 상기 제 1 전극(110)은 불순물로 도핑된 반도체 전극일 수 있다. 상기 제 2 전극(150)은 불순물로 도핑된 반도체 전극일 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 금속층 또는 금속 화합물층일 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 탄소(C), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인 듐(In) 중 하나 이상을 포함할 수 있다. 상기 제 1 전극(110)은 상기 제 2 전극(150)과 접촉하여 전기적으로 연결될 수 있다. 상기 제 1 전극(110)과 상기 제 2 전극(150) 사이에 제 3 전극(미도시)이 제공될 수 있다. 상기 제 3 전극은 상기 제 1 및 제 2 전극(110, 150)과 다른 전기 전도도 또는 다른 열전도도를 가질 수 있다. 상기 제 3 전극은 상기 제 1 전극(110)과 상기 제 2 전극(150)을 전기적으로 연결할 수 있다.
상기 제 1 전극(110) 상에 제 1 레그(111)가 제공될 수 있다. 상기 제 1 레그(111)는 제 1 반도체 패턴(116), 제 1 장벽 패턴(126) 및 제 2 반도체 패턴(131)을 포함할 수 있다. 상기 제 1 반도체 패턴(116) 및 제 2 반도체 패턴(131)은 N형 반도체 일 수 있다. 상기 제 1 반도체 패턴(116) 및 제 2 반도체 패턴(131)은 서로 다른 물질이거나 서로 다른 전기적 특성을 가질 수 있다. 일 예로, 상기 제 1 반도체 패턴(116)과 상기 제 2 반도체 패턴(131)은 서로 다른 전기 전도도를 가질 수 있다. 상기 제 1 반도체 패턴(116) 및 상기 제 2 반도체 패턴(131) 사이에 상기 제 1 장벽 패턴(126)이 제공될 수 있다. 상기 제 1 장벽 패턴(126)은 상기 제 1 레그(111) 내에 복수 개 형성될 수 있다. 상기 제 1 장벽 패턴(126)은 상기 제 1 반도체 패턴(116) 및 상기 제 2 반도체 패턴(131)과 오믹 콘택트(ohmic contact)를 이룰 수 있다. 상기 제 1 장벽 패턴(126)은 Si-금속 화합물, Ge-금속 화합물, 및 Si-Ge 금속 화합물 중 적어도 하나일 수 있다. 상기 금속 화합물들은 어븀(Er), 유로피움(Eu), 사마륨(Sm), 백금(Pt) 또는 이터븀(Yb)을 포함할 수 있다. 상기 제 1 장벽 패턴(126)의 열전도도는 상기 제 1 반도체 패턴(116) 및 상기 제 2 반도체 패턴(131)의 열전도도 보다 작을 수 있다. 상기 제 1 장벽 패턴(126)의 전기 전도도는 상기 제 1 반도체 패턴(116) 및 상기 제 2 반도체 패턴(131) 이상일 수 있다. 상기 제 1 레그(111)는 상기 제 1 전극(110)과 오믹 콘택트를 이룰 수 있다. 상기 제 1 레그(111)의 측벽 상에 캐핑 패턴(146)이 제공될 수 있다. 상기 캐핑 패턴(146)은 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화질화막일 수 있다.
상기 제 2 전극(150) 상에 제 2 레그(151)가 제공될 수 있다. 상기 제 2 레그(151)는 제 3 반도체 패턴(156), 제 2 장벽 패턴(166) 및 제 4 반도체 패턴(171)을 포함할 수 있다. 상기 제 3 반도체 패턴(156) 및 제 4 반도체 패턴(171)은 P형 반도체 일 수 있다. 상기 제 3 반도체 패턴(156) 및 제 4 반도체 패턴(171)은 서로 다른 물질이거나 서로 다른 전기적 특성을 가질 수 있다. 일 예로, 상기 제 3 반도체 패턴(156)과 상기 제 4 반도체 패턴(171)은 서로 다른 전기 전도도를 가질 수 있다. 상기 제 3 반도체 패턴(156)과 상기 제 4 반도체 패턴(171) 사이에 상기 제 2 장벽 패턴(166)이 제공될 수 있다. 상기 제 2 장벽 패턴(166)은 상기 제 2 레그(151) 내에 복수 개 형성될 수 있다. 상기 제 2 장벽 패턴(166)은 상기 제 3 반도체 패턴(156) 및 상기 제 4 반도체 패턴(171)과 오믹 콘택트를 이룰 수 있다. 상기 제 2 장벽 패턴(166)은 Si-금속 화합물, Ge-금속 화합물, 및 Si-Ge 금속 화합물 중 적어도 하나일 수 있다. 상기 금속 화합물들은 어븀(Er), 유로피움(Eu), 사마륨(Sm), 백금(Pt) 또는 이터븀(Yb)을 포함할 수 있다. 상기 제 2 장벽 패턴(166)의 열전도도는 상기 제 3 반도체 패턴(156) 및 상기 제 4 반도체 패턴(171)의 열전도도 보다 작을 수 있다. 상기 제 2 장벽 패턴(166)의 전기 전도도는 상기 제 3 반도체 패턴(156) 및 상기 제 4 반도체 패턴(171) 이상일 수 있다. 상기 제 2 레그(151)는 상기 제 2 전극(150)과 오믹 콘택트를 이룰 수 있다. 상기 제 1 레그(111) 및 상기 제 2 레그(151)는 절연층(180) 내에 제공될 수 있다.
실리콘 및 게르마늄은 열전도도가 높기 때문에, ZT 값이 낮다. 본 발명의 제 1 실시예에 따른 열전 소자는 상기 제 1 장벽 패턴(126) 및 상기 제 2 장벽 패턴(166)에 의하여 열전도도를 낮출 수 있다. 또한 상기 제 1 장벽 패턴(126) 및 상기 제 2 장벽 패턴(166)은 전기 전도도가 높다. 따라서 열전 소자의 ZT값을 향상시킬 수 있다.
상기 제 1 레그(111) 및 상기 제 2 레그(151) 상에 공통 전극(190)이 제공될 수 있다. 상기 공통 전극(190)은 도핑된 반도체층일 수 있다. 상기 공통 전극(190)은 불순물로 도핑된 실리콘층 또는 게르마늄층일 수 있다. 상기 공통 전극(190)은 금속층 또는 금속 화합물층일 수 있다. 상기 공통 전극(190)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 탄소(C), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In) 중 하나 이상을 포함할 수 있다.
본 발명의 제 1 실시예에 따른 열전 소자는 상기 공통 전극(190)이 상기 절연층(180)에 의해 상기 제 1 및 제 2 전극(110, 150)과 분리될 수 있다. 상기 공통 전극(190)은 열 흡수부로 작용할 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 열 방출부로 작용할 수 있다. 또한, 상기 제 1 장벽 패턴(126) 및 상기 제 2 장벽 패 턴(166)에 의하여 열전 소자의 효율을 높일 수 있다.
도 2 내지 도 13을 참조하여, 본 발명의 제 1 실시예에 따른 열전 소자의 제조 방법이 설명된다.
도 2를 참조하여, 기판(100)에 준비층(105)이 형성될 수 있다. 상기 기판(100)은 실리콘(Si) 또는 게르마늄(Ge) 기판일 수 있다. 상기 준비층(105)은 실리콘층 또는 게르마늄층일 수 있다. 상기 준비층(105)은 절연층일 수 있다. 상기 준비층(105)은 실리콘 산화층일 수 있다. 상기 준비층(105)은 에피 성장 또는 CVD에 의하여 형성될 수 있다. 상기 준비층(105)에 제 1 전극(110) 및 제 2 전극(150)이 형성된다. 상기 제 1 전극(110)은 포토 리소그래피 공정으로 상기 준비층(105)의 일부를 노출한 후, 이온 주입 공정 또는 확산 공정으로 불순물을 주입하여 형성할 수 있다. 상기 제 2 전극(150)은 포토 리소그래피 공정으로 상기 준비층(105)의 일부를 노출한 후, 이온 주입 공정 또는 확산 공정으로 불순물을 주입하여 형성할 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 금속층 또는 금속 화합물층일 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 탄소(C), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In) 중 하나 이상을 포함할 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 증발법(evaporation) 또는 스퍼터링(sputtering) 등의 PVD에 의하여 형성될 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 상기 준비층(105) 없이 상기 기판(100)에 직접 형성될 수 있다.
도 3을 참조하여, 상기 제 1 전극(110) 상에 제 1 반도체층(115)이 형성될 수 있다. 상기 제 1 반도체층(115)은 제 1 도전형 불순물로 도핑된 실리콘 또는 게르마늄층일 수 있다. 상기 제 1 반도체층(115)은 상기 준비층(105)으로부터 에피택시 공정에 의하여 형성될 수 있다. 상기 제 1 반도체층(115)은 상기 준비층(105) 상에 화학적 기상 증착(Chemical Vapor deposition: 이하 CVD)에 의하여 형성될 수 있다. 상기 제 1 반도체층(115) 상에 제 1 금속층(120)이 형성될 수 있다. 상기 제 1 금속층(120)은 어븀(Er), 유로피움(Eu), 사마륨(Sm), 백금(Pt) 및 이터븀(Yb) 중 하나 이상을 포함할 수 있다. 상기 제 1 금속층(120)은 증발법 또는 스퍼터링 등의 물리 기상 증착(Physical Vapor Deposition: 이하 PVD)에 의하여 형성될 수 있다. 상기 제 1 금속층(120) 상에 제 2 반도체층(130)이 형성될 수 있다. 상기 제 2 반도체층(130)은 상기 제 1 반도체층(115)과 동일한 물질일 수 있다. 상기 제 2 반도체층(130)은 N형일 수 있다.
도 4를 참조하여, 제 1 열처리 공정이 수행될 수 있다. 상기 제 1 열처리 공정은 상기 제 1 금속층(120)을 소정의 온도로 가열하는 것을 포함할 수 있다. 상기 제 1 열처리에 의하여 상기 제 1 금속층(120)은 제 1 장벽층(125)이 될 수 있다. 상기 제 1 금속층(120)의 적어도 일부는 상기 제 1 반도체층(115) 및 상기 제 2 반도체층(130)과 반응하여 Si-금속 화합물, Ge-금속 화합물, 및 Si-Ge 금속 화합물 중 적어도 하나가 될 수 있다. 상기 제 1 장벽층(125)은 상기 제 1 반도체층(115) 및 상기 제 2 반도체층(130)과 오믹 콘택트(ohmic contact)를 이룰 수 있다.
도 5 및 도 6을 참조하여, 상기 제 2 반도체층(130) 상에 제 1 마스크 패 턴(145)을 형성 후, 패터닝 공정이 수행될 수 있다. 상기 패터닝 공정은 건식 식각일 수 있다. 상기 패터닝 공정에 의해 제 1 레그(111)가 형성될 수 있다. 상기 제 1 레그(111)는 제 1 반도체 패턴(116), 제 1 장벽 패턴(126), 제 2 반도체 패턴(131)을 포함할 수 있다.
도 7을 참조하여, 상기 제 1 레그(111)의 측벽 및 상부면 상에 캐핑 패턴(146)이 형성될 수 있다. 상기 캐핑 패턴(146)은 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화질화막일 수 있다. 상기 캐핑 패턴(146)은 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화질화막을 콘포멀하게 도포한 후, 그 일부를 식각되어 형성될 수 있다.
도 8을 참조하여, 상기 제 2 전극(150) 상에 제 3 반도체층(155)이 형성될 수 있다. 상기 제 3 반도체층(155)은 상기 제 1 반도체층(115)과 동일한 방법으로 형성될 수 있다. 상기 제 3 반도체층(155)은 P형일 수 있다. 상기 제 3 반도체층(155) 상에 제 2 금속층(160)이 형성될 수 있다. 상기 제 2 금속층(160)은 상기 제 1 금속층(120)과 동일한 방법으로 형성될 수 있다. 상기 제 2 금속층(160) 상에 제 4 반도체층(170)이 형성될 수 있다. 상기 제 4 반도체층(170)은 상기 제 3 반도체층(155)과 동일한 물질일 수 있다. 상기 제 4 반도체층(170)은 P형일 수 있다.
도 9를 참조하여, 제 2 열처리 공정이 수행될 수 있다. 상기 제 2 열처리는 상기 제 2 금속층(160)을 소정의 온도로 가열하는 것을 포함할 수 있다. 상기 제 2 열처리에 의하여 상기 제 2 금속층(160)은 제 2 장벽층(165)이 될 수 있다. 상기 제 2 금속층(160)의 적어도 일부는 상기 제 3 반도체층(155) 및 상기 제 4 반도체 층(170)과 반응하여 Si-금속 화합물, Ge-금속 화합물, 및 Si-Ge 금속 화합물 중 적어도 하나가 될 수 있다. 상기 제 2 장벽층(165)은 상기 제 3 반도체층(155) 및 상기 제 4 반도체층(170)과 오믹 콘택트(ohmic contact)를 이룰 수 있다.
도 10 및 도 11을 참조하여, 상기 제 3 반도체층(155), 상기 제 2 장벽층(165) 및 상기 제 4 반도체층(170)이 패터닝될 수 있다. 상기 패터닝은 제 2 마스크 패턴(175)에 의해 이루어질 수 있다. 상기 패터닝에 의하여 제 2 레그(151)를 형성할 수 있다. 상기 제 2 레그(151)는 제 3 반도체 패턴(156), 제 2 장벽 패턴(166) 및 제 4 반도체 패턴(171)을 포함할 수 있다. 상기 패터닝 공정시, 상기 제 1 레그(111)의 상부면 및 측면은 상기 캐핑 패턴(146)에 의하여 보호될 수 있다. 상기 제 1 레그(111) 및 상기 제 2 레그(151) 상에 절연층(180)이 형성될 수 있다.
도 12를 참조하여, 상기 절연층(180)이 평탄화될 수 있다. 상기 평탄화는 화학적 기계적 평탄화(Chemical Mechanical Polishing: 이하 CMP)일 수 있다. 상기 평탄화 공정에서 상기 캐핑 패턴(146)의 일부가 제거될 수 있다. 상기 평탄화 공정에 의하여 상기 제 2 반도체 패턴(131)의 상부면 및 상기 제 4 반도체 패턴(171)의 상부면이 노출될 수 있다.
도 13을 참조하여, 상기 제 1 레그(111) 및 상기 제 2 레그(151) 상에 공통 전극(190)이 형성될 수 있다. 상기 공통 전극(190)은 도핑된 반도체층일 수 있다. 상기 공통 전극(190)은 불순물로 도핑된 실리콘층 또는 게르마늄층일 수 있다. 상기 공통 전극(190)은 에피 성장 또는 CVD에 의하여 형성될 수 있다. 상기 공통 전 극(190)은 금속층 또는 금속 화합물층일 수 있다. 상기 공통 전극(190)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 탄소(C), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In) 중 하나 이상을 포함할 수 있다. 상기 공통 전극(190)은 증발법 또는 스퍼터링 등의 PVD에 의하여 형성될 수 있다.
본 발명의 제 1 실시예에 따른 열전 소자는 반도체 CMOS 공정에 의하여 수행될 수 있다. 또한, 상기 제 1 장벽 패턴(126) 및 상기 제 2 장벽 패턴(166)에 의하여 열전 소자의 효율을 높일 수 있다.
(제 2 실시예)
도 14 내지 도 20은 본 발명의 제 2 실시예에 따른 열전 소자 및 그 제조 방법을 설명하기 위한 단면도들이다. 열전 소자의 형성 순서 및 전극들의 분리 형태를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 14를 참조하여, 본 발명의 제 2 실시예에 따른 열전 소자가 제공된다. 기판(100) 상에 공통 전극(190)이 형성될 수 있다. 상기 기판(100)은 실리콘(Si) 또는 게르마늄(Ge) 기판일 수 있다. 상기 공통 전극(190)은 도핑된 반도체층일 수 있다. 상기 공통 전극(190)은 불순물로 도핑된 실리콘층 또는 게르마늄층일 수 있다. 상기 공통 전극(190)은 금속층 또는 금속 화합물층일 수 있다. 상기 공통 전극(190)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백 금(Pt), 니켈(Ni), 탄소(C), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In) 중 하나 이상을 포함할 수 있다.
상기 공통 전극(190) 상에 제 1 레그(111)가 제공될 수 있다. 상기 제 1 레그(111)는 제 1 반도체 패턴(116), 제 1 장벽 패턴(126) 및 제 2 반도체 패턴(131)을 포함할 수 있다. 상기 제 1 반도체 패턴(116) 및 제 2 반도체 패턴(131)은 N형 반도체일 수 있다. 상기 제 1 반도체 패턴(116) 및 상기 제 2 반도체 패턴(131) 사이에 상기 제 1 장벽 패턴(126)이 제공될 수 있다. 상기 제 1 장벽 패턴(126)은 상기 제 1 레그(111) 내에 복수 개 형성될 수 있다. 상기 제 1 장벽 패턴(126)은 상기 제 1 반도체 패턴(116) 및 상기 제 2 반도체 패턴(131)과 오믹 콘택트(ohmic contact)를 이룰 수 있다. 상기 제 1 장벽 패턴(126)은 Si-금속 화합물, Ge-금속 화합물, 및 Si-Ge 금속 화합물 중 적어도 하나일 수 있다. 상기 금속 화합물들은 어븀(Er), 유로피움(Eu), 사마륨(Sm), 백금(Pt) 또는 이터븀(Yb)을 포함할 수 있다. 상기 제 1 장벽 패턴(126)의 열전도도는 상기 제 1 반도체 패턴(116) 및 상기 제 2 반도체 패턴(131)의 열전도도 보다 작을 수 있다. 상기 제 1 장벽 패턴(126)의 전기 전도도는 상기 제 1 반도체 패턴(116) 및 상기 제 2 반도체 패턴(131) 이상일 수 있다. 상기 제 1 레그(111)의 측벽 상에 캐핑 패턴(146)이 제공될 수 있다. 상기 캐핑 패턴(146)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
상기 공통 전극(190) 상에 제 2 레그(151)가 제공될 수 있다. 상기 제 2 레그(151)는 제 3 반도체 패턴(156), 제 2 장벽 패턴(166) 및 제 4 반도체 패턴(171)을 포함할 수 있다. 상기 제 3 반도체 패턴(156) 및 제 4 반도체 패턴(171)은 P형 반도체 일 수 있다. 상기 제 3 반도체 패턴(156) 및 상기 제 4 반도체 패턴(171) 사이에 상기 제 2 장벽 패턴(166)이 제공될 수 있다. 상기 제 2 장벽 패턴(166)은 상기 제 2 레그(151) 내에 복수 개 형성될 수 있다. 상기 제 2 장벽 패턴(166)은 상기 제 3 반도체 패턴(156) 및 상기 제 4 반도체 패턴(171)과 오믹 콘택트를 이룰 수 있다. 상기 제 2 장벽 패턴(166)은 Si-금속 화합물, Ge-금속 화합물, 및 Si-Ge 금속 화합물 중 적어도 하나일 수 있다. 상기 금속 화합물들은 어븀(Er), 유로피움(Eu), 사마륨(Sm), 백금(Pt) 또는 이터븀(Yb)을 포함할 수 있다. 상기 제 2 장벽 패턴(166)의 열전도도는 상기 제 3 반도체 패턴(156) 및 상기 제 4 반도체 패턴(171)의 열전도도 보다 작을 수 있다. 상기 제 2 장벽 패턴(166)의 전기 전도도는 상기 제 3 반도체 패턴(156) 및 상기 제 4 반도체 패턴(171) 이상일 수 있다. 상기 제 1 레그(111) 및 상기 제 2 레그(151)는 제 1 절연층(180) 내에 제공될 수 있다.
상기 제 1 레그(111) 상에 제 1 전극(110)이 제공될 수 있다. 상기 제 1 전극(110)은 불순물로 도핑된 반도체 전극일 수 있다. 상기 제 2 레그(151) 상에 제 2 전극(150)이 제공될 수 있다. 상기 제 2 전극(150)은 불순물로 도핑된 반도체 전극일 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 금속층 또는 금속 화합물층일 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 탄소(C), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In) 중 하나 이 상을 포함할 수 있다. 상기 제 1 전극(110)은 상기 제 2 전극(150)과 제 2 절연층(185)에 의하여 전기적으로 분리될 수 있다.
본 발명의 제 2 실시예에 따른 열전 소자는 상기 공통 전극(190)이 상기 제 1 절연층(180)에 의해 상기 제 1 및 제 2 전극(110, 150)과 분리될 수 있다. 상기 공통 전극(190)은 열 흡수부로 작용할 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 열 방출부로 작용할 수 있다. 또한, 상기 제 1 장벽 패턴(126) 및 상기 제 2 장벽 패턴(166)에 의하여 열전 소자의 효율을 높일 수 있다.
도 15 내지 도 20을 참조하여, 본 발명의 제 2 실시예에 따른 열전 소자의 제조 방법이 설명된다.
도 15를 참조하여, 기판(100) 상에 공통 전극(190)이 형성될 수 있다. 상기 공통 전극(190)은 도핑된 반도체층일 수 있다. 상기 공통 전극(190)은 불순물로 도핑된 실리콘층 또는 게르마늄층일 수 있다. 상기 공통 전극(190)은 에피 성장 또는 CVD에 의하여 형성될 수 있다. 상기 공통 전극(190)은 금속층 또는 금속 화합물층일 수 있다. 상기 공통 전극(190)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 탄소(C), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In) 중 하나 이상을 포함할 수 있다. 상기 공통 전극(190)은 증발법 또는 스퍼터링 등의 PVD에 의하여 형성될 수 있다.
상기 공통 전극(190) 상에 제 1 반도체층(115)이 형성될 수 있다. 상기 제 1 반도체층(115)은 제 1 도전형 불순물로 도핑된 실리콘 또는 게르마늄층일 수 있다. 상기 제 1 반도체층(115)은 상기 기판(100)으로부터 에피택시 공정에 의하여 형성될 수 있다. 상기 제 1 반도체층(115)은 상기 공통 전극(190) 상에 화학적 기상 증착(Chemical Vapor deposition: 이하 CVD)에 의하여 형성될 수 있다. 상기 제 1 반도체층(115) 상에 제 1 금속층(120)이 형성될 수 있다. 상기 제 1 금속층(120)은 어븀(Er), 유로피움(Eu), 사마륨(Sm), 백금(Pt) 및 이터븀(Yb) 중 하나 이상을 포함할 수 있다. 상기 제 1 금속층(120)은 증발법 또는 스퍼터링 등의 PVD에 의하여 형성될 수 있다. 상기 제 1 금속층(120) 상에 제 2 반도체층(130)이 형성될 수 있다. 상기 제 2 반도체층(130)은 상기 제 1 반도체층(115)과 동일한 물질일 수 있다. 상기 제 2 반도체층(130)은 N형일 수 있다.
도 16을 참조하여, 상기 제 2 반도체층(130) 상에 마스크 패턴(미도시)을 형성 후, 패터닝 공정이 수행될 수 있다. 상기 패터닝 공정은 건식 식각일 수 있다. 상기 패터닝 공정에 의해 제 1 레그(111)가 형성될 수 있다. 상기 제 1 레그(111)는 제 1 반도체 패턴(116), 제 1 금속 패턴(121), 제 2 반도체 패턴(131)을 포함할 수 있다. 상기 제 1 레그(111)의 상부면 및 측벽 상에 캐핑 패턴(146)이 형성될 수 있다. 상기 캐핑 패턴(146)은 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화질화막일 수 있다. 상기 캐핑 패턴(146)은 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화질화막을 콘포멀하게 도포한 후, 그 일부를 식각되어 형성될 수 있다.
도 17을 참조하여, 상기 공통 전극(190) 상에 제 3 반도체층(155)이 형성될 수 있다. 상기 제 3 반도체층(155)은 상기 제 1 반도체층(115)과 동일한 방법으로 형성될 수 있다. 상기 제 3 반도체층(155)은 P형일 수 있다. 상기 제 3 반도체층(155) 상에 제 2 금속층(160)이 형성될 수 있다. 상기 제 2 금속층(160)은 상기 제 1 금속층(120)과 동일한 방법으로 형성될 수 있다. 상기 제 2 금속층(160) 상에 제 4 반도체층(170)이 형성될 수 있다. 상기 제 4 반도체층(170)은 상기 제 3 반도체층(155)과 동일한 물질일 수 있다. 상기 제 4 반도체층(170)은 P형일 수 있다.
도 18을 참조하여, 열처리 공정이 수행될 수 있다. 상기 열처리 공정은 상기 제 1 금속 패턴(121) 및 상기 제 2 금속층(160)을 소정의 온도로 가열하는 것을 포함할 수 있다. 상기 열처리 공정에 의하여 상기 제 1 금속 패턴(121)은 제 1 장벽 패턴(126)이 될 수 있다. 상기 제 1 금속 패턴(121)의 적어도 일부는 상기 제 1 반도체 패턴(116) 및 상기 제 2 반도체 패턴(131)과 반응하여 Si-금속 화합물, Ge-금속 화합물, 및 Si-Ge 금속 화합물 중 적어도 하나가 될 수 있다. 상기 제 1 장벽 패턴(126)은 상기 제 1 반도체 패턴(116) 및 상기 제 2 반도체 패턴(131)과 오믹 콘택트(ohmic contact)를 이룰 수 있다. 상기 열처리 공정에 의하여 상기 제 2 금속층(160)은 제 2 장벽층(165)이 될 수 있다. 상기 제 2 금속층(160)의 적어도 일부는 상기 제 3 반도체층(155) 및 상기 제 4 반도체층(170)과 반응하여 Si-금속 화합물, Ge-금속 화합물, 및 Si-Ge 금속 화합물 중 적어도 하나가 될 수 있다. 상기 제 2 장벽층(165)은 상기 제 3 반도체층(155) 및 상기 제 4 반도체층(170)과 오믹 콘택트를 이룰 수 있다.
도 19를 참조하여, 상기 제 3 반도체층(155), 상기 제 2 장벽층(165) 및 상기 제 4 반도체층(170)이 패터닝될 수 있다. 상기 패터닝은 마스크 패턴에 의해 이 루어질 수 있다. 상기 패터닝에 의하여 제 2 레그(151)가 형성될 수 있다. 상기 제 2 레그(151)는 제 3 반도체 패턴(156), 제 2 장벽 패턴(166) 및 제 4 반도체 패턴(171)을 포함할 수 있다. 상기 패터닝 공정시, 상기 제 1 레그(111)의 상부면 및 측벽은 상기 캐핑 패턴(146)에 의하여 보호될 수 있다. 상기 제 1 레그(111) 및 상기 제 2 레그(151) 상에 제 1 절연층(180)이 형성될 수 있다. 상기 제 1 절연층(180)이 평탄화될 수 있다. 상기 평탄화는 화학적 기계적 평탄화(Chemical Mechanical Polishing: 이하 CMP)일 수 있다. 상기 평탄화 공정에서 상기 캐핑 패턴(146)의 일부가 제거될 수 있다. 상기 평탄화 공정에 의하여 상기 제 2 반도체 패턴(131)의 상부면 및 상기 제 4 반도체 패턴(171)의 상부면이 노출될 수 있다.
도 20을 참조하여, 상기 제 1 레그(111) 상에 제 1 전극(110)이 형성될 수 있다. 상기 제 1 전극(110)은 상기 제 1 레그(111) 상에 제 2 절연층(185)을 형성한 후, 패터닝하여 형성된 리세스 영역에 형성될 수 있다. 상기 제 1 전극(110)은 CVD 공정에 의하여 상기 리세스 영역 내에 형성될 수 있다. 또는, 상기 제 1 전극(110)은 상기 제 1 레그(111) 상에 반도체층 또는 금속층을 형성한 한 후, 패터닝하여 형성될 수 있다. 상기 제 1 전극(110)은 상기 제 1 레그(111)로 부터 에피택시 공정에 의하여 형성될 수 있다. 상기 제 1 전극(110)은 불순물로 도핑된 반도체 전극일 수 있다. 상기 제 2 전극(150)은 상기 제 1 전극(110)과 동일한 방법으로 형성될 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 금속층 또는 금속 화합물층일 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 탄소(C), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In) 중 하나 이상을 포함할 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 증발법 또는 스퍼터링 등의 PVD에 의하여 형성될 수 있다. 상기 제 1 전극(110)과 상기 제 2 전극(150)은 상기 제 2 절연층(185)에 의하여 전기적으로 분리될 수 있다.
본 발명의 제 2 실시예에 따른 열전 소자는 반도체 CMOS 공정에 의하여 수행될 수 있다. 또한, 상기 제 1 장벽 패턴(126) 및 상기 제 2 장벽 패턴(166)에 의하여 열전 소자의 효율을 높일 수 있다.
(제 3 실시예)
도 21은 본 발명의 제 3 실시예에 따른 열전 소자 및 그 제조 방법을 설명하기 위한 단면도이다. 레그의 개수, 장벽 패턴의 개수의 차이를 제외하면 이 실시예는 앞서 제 1 실시예의 그것과 유사하다. 따라서, 설명의 간결함을 위해 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 21을 참조하여, 기판(100)에 준비층(105)이 제공될 수 있다. 상기 준비층(105) 상에 제 1 전극(110) 및 제 2 전극(150)이 제공된다. 상기 기판(100)은 실리콘(Si) 또는 게르마늄(Ge) 기판일 수 있다. 상기 제 1 전극(110)은 불순물로 도핑된 반도체 전극일 수 있다. 상기 제 2 전극(150)은 불순물로 도핑된 반도체 전극일 수 있다. 상기 제 1 및 제 2 전극(110, 150)은 금속층 또는 금속 화합물층일 수 있다. 상기 제 1 전극(110)은 상기 제 2 전극(150)과 접촉하여 전기적으로 연결될 수 있다.
상기 제 1 전극(110) 상에 제 1 레그들(111)이 제공될 수 있다. 상기 제 1 레그들(111)은 제 1 반도체 패턴들(116, 131, 132)및 제 1 장벽 패턴들(126)을 포함할 수 있다. 상기 제 1 반도체 패턴들(116, 131, 132)은 N형 반도체 일 수 있다. 상기 제 1 반도체 패턴들(116, 131, 132) 사이에 상기 제 1 장벽 패턴들(126)이 제공될 수 있다. 상기 제 1 장벽 패턴들(126)의 개수는 제한되지 않는다.
상기 제 1 장벽 패턴들(126)은 상기 제 1 반도체 패턴들(116, 131, 132)과 오믹 콘택트(ohmic contact)를 이룰 수 있다. 상기 제 1 장벽 패턴들(126)은 Si-금속 화합물, Ge-금속 화합물, 및 Si-Ge 금속 화합물 중 적어도 하나일 수 있다. 상기 제 1 장벽 패턴들(126)의 열전도도는 상기 제 1 반도체 패턴들(116, 131, 132)의 열전도도 보다 작을 수 있다. 상기 제 1 장벽 패턴들(126)의 전기 전도도는 상기 제 1 반도체 패턴들(116, 131, 132) 이상일 수 있다. 상기 제 1 레그들(111)의 측벽 상에 캐핑 패턴(146)이 제공될 수 있다. 상기 제 1 레그들(111)은 도시된 바와 같이 복수 개 제공될 수 있다.
상기 제 2 전극(150) 상에 제 2 레그들(151)이 제공될 수 있다. 상기 제 2 레그들(151)은 제 2 반도체 패턴들(156, 171, 172) 및 제 2 장벽 패턴들(166)을 포함할 수 있다. 상기 제 2 반도체 패턴들(156, 171, 172)은 P형 반도체 일 수 있다. 상기 제 2 반도체 패턴들(156, 171, 172) 사이에 상기 제 2 장벽 패턴들(166)이 제공될 수 있다. 상기 제 2 장벽 패턴들(166)은 상기 제 2 반도체 패턴들(156, 171, 172)과 오믹 콘택트를 이룰 수 있다. 상기 제 2 장벽 패턴들(166)은 Si-금속 화합물, Ge-금속 화합물, 및 Si-Ge 금속 화합물 중 적어도 하나일 수 있다. 상기 제 2 장벽 패턴들(166)의 열전도도는 상기 제 2 반도체 패턴들(156, 171, 172)의 열전도도 보다 작을 수 있다. 상기 제 2 장벽 패턴들(166)의 전기 전도도는 상기 제 2 반도체 패턴들(156, 171, 172) 이상일 수 있다. 상기 제 2 레그들(151)의 개수는 제한되지 않는다. 상기 제 1 레그들(111) 및 상기 제 2 레그들(151)은 절연층(180) 내에 제공될 수 있다.
본 발명의 제 3 실시예에 따른 열전 소자는 상기 제 1 장벽 패턴들(126) 및 상기 제 2 장벽 패턴들(166)에 의하여 열전도도를 낮출 수 있다. 또한 상기 제 1 장벽 패턴들(126)은 상기 제 1 반도체 패턴들(116, 131, 132)의 전기 전도도 이상일 수 있다. 상기 제 2 장벽 패턴들(166)은 상기 제 2 반도체 패턴들(156, 171, 172)의 전기 전도도 이상일 수 있다. 따라서 열전 소자의 ZT값을 향상시킬 수 있다.
상기 제 1 레그들(111) 및 상기 제 2 레그들(151) 상에 공통 전극(190)이 제공될 수 있다. 상기 공통 전극(190) 도핑된 반도체층일 수 있다. 상기 공통 전극(190)은 불순물로 도핑된 실리콘층 또는 게르마늄층일 수 있다. 상기 공통 전극(190)은 금속층 또는 금속 화합물층일 수 있다. 상기 공통 전극(190)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 탄소(C), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In) 중 하나 이상을 포함할 수 있다.
본 발명의 제 3 실시예에 따른 열전 소자는 상기 공통 전극(190)이 상기 절연층(180)에 의해 상기 제 1 및 제 2 전극(110, 150)과 분리될 수 있다. 또한, 상 기 제 1 장벽 패턴들(126) 및 상기 제 2 장벽 패턴들(166)에 의하여 열전 소자의 효율을 높일 수 있다.
도 22는 본 발명의 실시예들에 따른 열전 소자들의 연결을 도시한다. 제 1 열전 소자(I)의 제 2 전극(150)은 제 2 열전 소자(Ⅱ)의 제 1 전극(110)과 전기적으로 연결될 수 있다. 상기 제 2 열전 소자(Ⅱ)의 제 2 전극(150)은 제 3 열전 소자(Ⅲ)의 제 1 전극(110)과 전기적으로 연결될 수 있다. 상기 제 1 내지 제 3 열전 소자(I, Ⅱ, Ⅲ)의 제 1 전극들(110)은 N형 반도체일 수 있다. 상기 제 1 내지 제 3 열전 소자(I, Ⅱ, Ⅲ)의 제 2 전극들(150)은 P형 반도체일 수 있다. 상기 제 1 및 제 2 전극들(110, 150)은 금속층 또는 금속 화합물층일 수 있다.
상기 제 1 내지 제 3 열전 소자(I, Ⅱ, Ⅲ)의 공통 전극(190)에 열이 공급되면, 상기 제 1 열전 소자(I)의 제 1 전극(110)으로부터 상기 제 3 열전 소자(Ⅲ)의 제 2 전극(150)으로 전류가 흐를 수 있다.
상기 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1 내지 도 13는 본 발명의 제 1 실시예에 따른 열전 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 20은 본 발명의 제 2 실시예에 따른 열전 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 제 3 실시예에 따른 열전 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
도 22는 본 발명의 실시예들에 따른 열전 소자 어레이를 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 110: 제 1 전극
150: 제 2 전극 111: 제 1 레그
151: 제 2 레그 126: 제 1 장벽 패턴
166: 제 2 장벽 패턴 180: 절연층
190: 공통 전극

Claims (20)

  1. 제 1 전극 및 제 2 전극;
    상기 제 1 전극 상에 제공되고, 제 1 반도체 패턴들 및 상기 제 1 반도체 패턴들 사이의 적어도 하나 이상의 제 1 장벽 패턴을 포함하는 제 1 레그;
    상기 제 2 전극 상에 제공되고, 제 2 반도체 패턴들 및 상기 제 2 반도체 패턴들 사이의 적어도 하나 이상의 제 2 장벽 패턴을 포함하는 제 2 레그; 및
    상기 제 1 레그 및 상기 제 2 레그 상에 제공되는 공통 전극을 포함하고,
    상기 제 1 장벽 패턴의 열전도도는 상기 제 1 반도체 패턴들의 열전도도 보다 작고, 상기 제 2 장벽 패턴의 열전도도는 상기 제 2 반도체 패턴들의 열전도도 보다 작고,
    상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들과 금속 간의 금속-반도체 화합물을 포함하고, 상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들과 금속 간의 금속-반도체 화합물을 포함하고,
    상기 제 1 장벽 패턴의 전기 전도도는 상기 제 1 반도체 패턴들의 전기 전도도 이상이고, 상기 제 2 장벽 패턴의 전기 전도도는 상기 제 2 반도체 패턴들의 전기 전도도 이상인 열전 소자.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    제 1 반도체 패턴들은 서로 다른 물질이거나 서로 다른 전기적 특성을 갖는 열전 소자.
  5. 제 1 항에 있어서,
    제 2 반도체 패턴들은 서로 다른 물질이거나 서로 다른 전기적 특성을 갖는 열전 소자.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 패턴들은 제 1 도전형의 반도체 패턴이고, 상기 제 2 반도체 패턴들은 제 2 도전형의 반도체 패턴인 열전 소자.
  7. 제 1 항에 있어서,
    상기 제 1 반도체 패턴들 및 상기 제 2 반도체 패턴들은 실리콘(Si) 또는 게르마늄(Ge)을 포함하는 열전 소자.
  8. 제 7 항에 있어서,
    상기 제 1 장벽 패턴 및 상기 제 2 장벽 패턴은 Si-금속 화합물, Ge-금속 화합물 및 Si-Ge 금속 화합물 중 적어도 하나 이상을 포함하는 열전 소자.
  9. 제 8 항에 있어서,
    상기 금속 화합물들은 어븀(Er), 유로피움(Eu), 사마륨(Sm), 백금(Pt) 및 이터븀(Yb) 중 적어도 하나 이상을 포함하는 열전 소자.
  10. 제 1 항에 있어서,
    상기 공통 전극, 상기 제 1 전극 및 상기 제 2 전극은 불순물로 도핑된 실리콘(Si) 또는 게르마늄(Ge)인 열전 소자.
  11. 제 1 항에 있어서,
    상기 공통 전극, 상기 제 1 전극 및 상기 제 2 전극은 탄소(C), 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 은(Ag), 금(Au), 백금(Pt), 니켈(Ni), 몰리브덴(Mo), 탄탈륨(Ta), 이리듐(Ir), 루테늄(Ru), 아연(Zn), 주석(Sn) 및 인듐(In)을 포함하는 그룹에서 선택되는 적어도 하나 이상을 포함하는 열전 소자.
  12. 제 1 항에 있어서,
    상기 제 1 레그와 상기 제 2 레그가 복수 개 제공되는 열전 소자.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들과 오믹 콘택트를 이루고, 상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들과 오믹 콘택트를 이루는 열전 소자.
  15. 제 1 항에 있어서,
    상기 제 1 레그 및 상기 제 2 레그 중 하나의 측벽 상에 캐핑 패턴이 제공되는 열전 소자.
  16. 제 1 전극 및 제 2 전극, 상기 제 1 전극 상에 제공되고 제 1 반도체 패턴들 및 상기 제 1 반도체 패턴들 사이의 적어도 하나 이상의 제 1 장벽 패턴을 포함하는 제 1 레그, 상기 제 2 전극 상에 제공되고 제 2 반도체 패턴들 및 상기 제 2 반도체 패턴들 사이의 적어도 하나 이상의 제 2 장벽 패턴을 포함하는 제 2 레그, 및 상기 제 1 레그 및 상기 제 2 레그 상에 제공되는 공통 전극을 포함하는 복수의 열전 소자들을 포함하고,
    하나의 열전 소자의 상기 제 1 전극은 인접한 다른 열전 소자의 상기 제 2 전극과 전기적으로 연결되고,
    상기 복수의 열전 소자들의 공통 전극은 상호 전기적으로 절연되고,
    상기 제 1 장벽 패턴은 상기 제 1 반도체 패턴들과 금속 간의 금속-반도체 화합물을 포함하고, 상기 제 2 장벽 패턴은 상기 제 2 반도체 패턴들과 금속 간의 금속-반도체 화합물을 포함하고,
    상기 제 1 장벽 패턴의 전기 전도도는 상기 제 1 반도체 패턴들의 전기 전도도 이상이고, 상기 제 2 장벽 패턴의 전기 전도도는 상기 제 2 반도체 패턴들의 전기 전도도 이상인 열전 소자 어레이.
  17. 기판 상에 제 1 전극 및 제 2 전극을 형성하는 것;
    상기 제 1 전극 상에, 제 1 반도체 패턴들 및 상기 제 1 반도체 패턴들 사이에 적어도 하나 이상의 제 1 예비 장벽 패턴을 포함하는 제 1 레그를 형성하는 것;
    상기 제 1 예비 장벽 패턴을 열처리하여 제 1 장벽 패턴을 형성하는 것;
    상기 제 2 전극 상에, 제 2 반도체 패턴들 및 상기 제 2 반도체 패턴들 사이에 적어도 하나 이상의 제 2 예비 장벽 패턴을 포함하는 제 2 레그를 형성하는 것;
    상기 제 2 예비 장벽 패턴을 열처리하여 제 2 장벽 패턴을 형성하는 것; 및
    상기 제 1 레그 및 상기 제 2 레그 상에 공통 전극을 형성하는 것을 포함하는 열전 소자 제조 방법.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 제 2 레그를 형성하기 전에, 상기 제 1 레그 상에 캐핑 패턴을 형성하는 것을 더 포함하는 열전 소자 제조 방법.
  20. 기판 상에 공통 전극을 형성하는 것;
    상기 공통 전극 상에, 제 1 반도체 패턴들 및 상기 제 1 반도체 패턴들 사이에 적어도 하나 이상의 제 1 예비 장벽 패턴을 포함하는 제 1 레그를 형성하는 것;
    상기 제 1 예비 장벽 패턴을 열처리하여 제 1 장벽 패턴을 형성하는 것;
    상기 공통 전극 상에, 제 2 반도체 패턴들 및 상기 제 2 반도체 패턴들 사이에 적어도 하나 이상의 제 2 예비 장벽 패턴을 포함하는 제 2 레그를 형성하는 것;
    상기 제 2 예비 장벽 패턴을 열처리하여 제 2 장벽 패턴을 형성하는 것;
    상기 제 1 레그 상에 제 1 전극을 형성하는 것; 및
    상기 제 2 레그 상에 제 2 전극을 형성하는 것을 포함하는 열전 소자 제조 방법.
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