KR20140063869A - 금속간 화합물로 다층 회로기판을 구성하는 방법 및 관련된 회로기판 - Google Patents

금속간 화합물로 다층 회로기판을 구성하는 방법 및 관련된 회로기판 Download PDF

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Abstract

본 발명은 각각이 제 1 금속을 포함하는 유전층 및 도전성 트레이스를 포함하는 회로기판층으로부터 다층 회로기판을 구성하는 방법에 관한 것이다. 그 방법은 제 1 회로기판층에 스루-비아를 형성하는 단계, 제 1 금속으로 스루-비아를 도금하는 단계, 및 제 1 회로기판층의 제 1 금속, 도금된 스루-비아, 및 제 1 금속 상에 제 2 금속을 코팅하는 단계를 포함한다. 그 방법은 또한 제 1 회로기판층의 도금된 스루-비아가 제 2 회로기판층 상의 특징부에 인접하도록 제 1 및 제 2 회로기판층을 함께 정렬하는 단계, 및 유전층을 함께 라미네이트하고 인접한 금속부를 함께 본딩하는 제 1 및 제 2 금속의 금속간 화합물을 형성하도록 정렬된 제 1 및 제 2 금속판층을 가열하고 가압하는 단계를 포함한다.

Description

금속간 화합물로 다층 회로기판을 구성하는 방법 및 관련된 회로기판{METHOD TO MAKE A MULTILAYER CIRCUIT BOARD WITH INTERMETALLIC COMPOUND AND RELATED CIRCUIT BOARDS}
본 발명은 다층 회로 제조의 분야, 그리고 더 구체적으로, 다층 회로기판의 라미네이션 및 관련된 회로기판에 관한 것이다.
전자 디바이스는 하나 이상의 회로기판을 포함할 수 있다. 일반적인 회로기판은 전자 부품을 기계적으로 지지하는 평평한 판이다. 전자 부품은 예를 들어, 저항, 커패시터, 스위치, 배터리, 및 다른 더 복잡한 집적 회로 부품, 즉, 마이크로프로세서를 포함할 수 있다. 회로기판은 유전 물질, 예를 들어, 폴리머 물질을 일반적으로 포함한다.
회로기판은 전자 부품을 서로 연결하도록 표면 상에 도전성 트레이스를 포함할 수 있다. 전자 회로가 더 복잡해짐에 따라서, 적어도 두 개의 전기적으로 도전성 패턴층을 갖는 다층 회로기판으로 발전되었다. 일반적으로, 다층 회로기판의 다른 도전성 트레이스층은 도전성 물질, 예를 들어, 금속을 포함하는 수직으로 연장하는 비아를 통해 연결될 수 있다.
일반적인 다층 회로기판은 인접한 코어층을 함께 부착하는 그 사이에 본딩층을 갖는 복수의 코어층을 포함할 수 있다. 각각의 코어층은 유전층의 대향하는 표면 상에 전기적으로 도전성 패턴층을 갖는 유전층을 일반적으로 포함한다. 일반적으로, 다층 회로기판을 제조할 때, 코어 및 본딩층은 함께 적층되고 그런 후에 본딩층이 인접한 코어층을 함께 부착하게 하도록 가열된다(라미네이트된다).
다층 회로기판 제조에서, 비아에 관한 3개의 일반적인 카테고리, 즉, 스루-비아, 베리드 비아, 및 블라인드-비아가 있다. 상당히 단순하게, 스루-비아는 다층 회로기판의 모든 층을 통해 연장하는 반면에 블라인드 비아는 내부 층 중 하나에서 종료한다. 한편, 베리드 비아는 외부층에 연결부를 제공하지 않고 2개 이상의 내부층을 연결한다. 일반적인 제조 접근에서, 블라인드-비아의 형성은 특정 도금 공정에 일부 기술적 장애물을 제공할 수 있다. 특히, 블라인드-비아에 관한 종횡비는 예를 들어, 1:1 폭-높이 비와 같이, 도금 기법에 있어서 다소 넓어질 필요가 있을 수 있다. 따라서, 여러 층을 횡단할 때, 블라인드-비아는 필수적으로 커질 수 있고, 원치않게 회로기판 영역을 소비할 수 있다. 반대로, 스루-비아는 예를 들어, 1:10 높이-폭 비와 같이 더 바람직한 종횡비로 형성될 수 있다.
게다가, 일반적인 다층 회로기판 접근에서, 제조 공정은 다중 라미네이션 단계를 포함하고 매우 힘들다. 실제로, 개별 회로기판층은 일반적으로 순차적으로 함께 라미네이트되고, 그로써 라미네이트 단계들 만큼 시간 소비가 배수로 이루어질 뿐만 아니라 순차적으로 각 층을 부가할 때 레지스트레이션과 정렬을 요구함에 따라 공정에 실질적인 비용이 부가된다.
예를 들어, 히라이(Hirai) 등에 대한 미국 특허 출원 제2008/0121416호는 다층 회로 제조 방법을 개시한다. 이 방법은 회로기판층을 연결하도록 스루-비아를 갖는 분리 본딩층을 사용하고 다-단계 본딩 방법을 사용한다. 또한, 찬(Chan) 등에 대한 미국 특허 제6,995,322호는 다층 회로기판을 구성하기 위한 방법을 개시한다. 일반적인 접근에서와 같이, 이 방법은 여러 라미네이션 단계에서 완성된 다층 회로기판의 여러 분리부를 형성한다.
그러므로 앞서 언급한 배경의 관점에서, 다층 회로기판을 구성하기 위한 효율적인 방법을 제공하는 것이 본 발명의 목적이다.
본 발명에 따른 이러한 그리고 다른 목적, 특징, 및 이점은 각각이 제 1 금속을 포함하는 유전층 및 도전성 트레이스를 그 위에 포함하는, 복수의 회로기판층으로부터 다층 회로기판을 구성하는 방법에 의해 제공된다. 이러한 방법은 제 1 회로기판층에 스루-비아를 형성하는 단계, 제 1 금속으로 스루-비아를 도금하는 단계, 및 제 1 회로기판층의 제 1 금속, 도금된 스루-비아의 제 1 금속, 및 제 2 회로기판층의 제 1 금속 상에 제 2 금속을 코팅하는 단계를 포함한다. 그 방법은 또한 제 1 회로기판층의 도금된 스루-비아가 제 2 회로기판층 상의 도금된 스루-비아 또는 트레이스와 같은 특징부에 인접하도록 제 1 및 제 2 회로기판층을 정렬하는 단계, 및 유전층을 함께 라미네이트하고 인접한 금속부를 함께 본딩하는 제 1 및 제 2 금속의 금속간 화합물을 형성하도록 정렬된 제 1 및 제 2 회로기판층을 가열하고 가압하는 단계 및 다층 회로기판의 전기적 연결 경로를 규정하고, 그로써 스루-비아를 블라인드 또는 베리드 비아로 변환하는 단계를 포함한다. 유리하게, 제 1 및 제 2 회로기판층은 하나의 단계에서 더 작은 직경 비아로 라미네이트될 수 있다.
더 구체적으로, 그 방법은 유전층의 라미네이션 온도 아래의 용융 온도를 갖도록 제 2 금속을 선택하는 단계를 포함할 수 있다. 또한, 그 방법은 유전층의 라미네이션 온도보다 더 높은 용융 온도를 갖도록 제 1 금속을 선택하는 단계를 포함할 수 있다. 예를 들어, 제 1 금속은 구리를 포함할 수 있고, 제 2 금속은 주석을 포함할 수 있다.
또 다른 측면은 각각이 제 1 금속을 포함하는 유전층 및 도전성 트레이스를 그 위에 포함하는 복수의 회로기판층을 포함하는 다층 회로기판에 관한 것이다. 다층 회로기판은 그 내부에 스루-비아를 갖는 복수의 것들 중 제 1 회로기판층, 및 제 1 금속을 포함하는 스루-비아에서 도금을 포함한다. 복수의 것들 중 제 1 회로기판층 및 제 2 회로기판층은 제 1 회로기판층의 스루-비아가 제 2 회로기판층 상의 특징부에 인접하도록 상대적으로 정렬되고, 함께 라미네이트 된다. 다층 회로기판은 제 1 금속과 제 2 금속 사이에 형성된 금속간 화합물에 의해 함께 결합되는 도전성 트레이스의 인접부를 포함한다.
본 발명은 안정적이고 강력한 금속간 전기 연결부를 형성하는 다중 회로기판을 위한 단일 라미네이션 제조 방법을 제공한다. 스루-비아로부터 모든 유형의 비아를 생성할 수 있는 것과 하나의 단계 라미네이션에 기반해 허용되는 정밀성은 더 큰 회로 밀도 및 더 효율적인 회로기판 영역의 사용을 허용한다.
도 1은 본 발명에 따른, 방법을 도시하는 흐름도이다.
도 2a-2f는 도 1의 방법의 단계의 개략적인 횡단면도이다.
도 3은 본 발명에 따른, 금속간 결합 화합물의 실시예에 대한 용융점 특징을 도시하는 상태도이다.
도 4는 본 발명에 따른, 금속간 결합 화합물의 실시예의 횡단면도이다.
본 발명은 이제 본 발명의 바람직한 실시예가 도시되는 첨부된 도면을 참조하여 이하에 더 완전하게 설명될 것이다. 그러나 본 발명은 많은 다른 형태로 구현될 수 있고 여기 제시된 실시예로 한정되는 것으로 해석되지 않아야만 한다. 그보다는, 이들 실시예는 본 개시가 완전하고 철저해지며, 해당 기술분야의 당업자에게 본 발명의 범위를 완전히 전달하도록 제공된다. 동일한 도면부호는 전체에 걸쳐 유사한 부재를 나타낸다.
도 1-2f에 대해 최초로 언급하면서, 본 발명에 따른 다층 회로기판(40)을 구성하는 방법이 흐름도(10)를 참조하여 이제 설명된다. (블록(11)). 그 방법은 복수의 회로기판층(41a-41c)으로부터 다층 회로기판(40)을 구성하는 방법에 관한 것이다. 각각의 회로기판층(41a-41c)은 주요 표면 상에 유전층(48) 및 제 1 금속층(42)을 포함한다. 유전층(48)은 열가소성 물질을 포함한다. 예를 들어, 유전층(48)은 폴리이미드 또는 테프론과 같은 다른 소재가 사용될 수 있음에도, 2축-연신 액정 폴리머(LCP)층을 포함할 수 있다.
예를 들어, 제 1 금속층(42)은 구리를 포함할 수 있다. 또한, 제 1 금속은 유전층(48)의 라미네이션 온도보다 더 높은 용융 온도를 가진다. 회로기판층(41a-41c)은 그 주요 표면의 양면이 제 1 금속으로 피복된다(블록(13)).
본 방법은 제 1 회로기판층(41a)에서 복수의 스루-비아(43)를 형성하는 단계를 더 포함한다(블록 15). 설명의 용이함을 위해, 제 1 회로기판층(41a)만이 도 2a-e에 도시되지만, 해당 기술분야의 당업자에 의해 인지될 바와 같이, 제 2 회로기판층(41b)(및 특정 실시예에서, 제 3 회로기판층(41c))이 유사하게 처리된다. 예를 들어, 스루-비아(43)는 레이저 밀링 기법, 펀치 기법, 및 기계적 드릴링 기법 등을 사용하여 형성될 수 있다.
그 방법은 제 1 금속으로 스루-비아(43)를 도금하는 단계를 포함한다(블록(17)). 예를 들어, 제 1 금속은 전착 방법을 사용하여 스루-비아(43)에 도금될 수 있다. 그 방법은 제 1 금속층으로부터 제 1 및 제 2 회로기판층(41a-41b) 상에 도전성 트레이스(44)를 정의하도록 제 1 금속층(42)의 부분을 선택적으로 제거하는 단계를 포함한다(블록(19)). 예를 들어, 제 1 금속층(42)은 화학적 에칭 및 리소그래피를 사용하여 제거될 수 있다. 제 1 금속층(42)의 부분 제거는 이러한 단계가 예를 들어, 고체 제 1 금속 평면이 특정층 상에 요구되는 경우에 선택적이기 때문에, 파선으로 도시된다.
그 방법은 제 1 회로기판층(41a)의 제 1 금속 도전성 트레이스(44), 도금된 스루-비아(43), 및 제 2 회로기판층(41b)의 제 1 금속(42) 상에 제 2 금속(45)을 코팅하는 단계를 포함한다(블록(21)). 제 2 금속(45)의 도금이 축척에 따라 그려지지 않는다는 점이 언급되어야만 한다. 더 구체적으로, 제 2 금속(45)은 유전층(48)의 라미네이션 온도 아래의 용융 온도를 갖고 라미네이션 온도 아래의 온도에서 제 1 금속(42)으로 안정적인 금속간 화합물을 형성한다. 제 2 금속(45)은 무전해 증착 공정, 전해 증착 공정, 및 물리적 증기 증착 공정 중 적어도 하나를 사용하여 형성될 수 있다. 형성되는 금속간 화합물은 모든 후속 처리공정의 온도보다 더 높은 용융 온도를 가지는 것이 요구된다(완성된 회로기판 상에 부품을 위치시키고 솔더 리플로우를 수행하는 것과 같음). 예를 들어, 제 2 금속(45)은 주석을 포함할 수 있다(주석 용융점: 260℃; LCP 라미네이션 온도: 270℃; 구리-주석 금속간 화합물 용융점: 600℃).
그 방법은 또한, 도금된 스루-비아(43)를 사용하여 인접한 층을 상호연결하도록 제 1 및 제 2 회로기판층(41a-41b)을 함께 정렬하고(블록(23)), 그로써 블라인드 비아(49b)(도 2f), 스택된 비아(49a)(도 2f), 및/또는 베리드 비아(49c)(도 2f)를 생성하는 단계를 포함한다. 그 방법은 함께 유전층(48)을 라미네이트하고 인접한 금속부를 함께 본딩하는 제 1 및 제 2 금속의 금속간 화합물을 형성하도록 정렬된 제 1 및 이어지는(설명적으로 3개의 회로기판층(41a-41c)) 회로기판층(41a-41c)을 가열하고 압력을 가하고, 다층 회로기판(40)의 전기 연결 경로를 규정하는 단계를 포함한다(블록(29)). 유리하게, 다층 회로기판(40)은 단일 라미네이션 사이클을 사용하여 라미네이트될 수 있다.
예를 들어, 구리-주석 실시예에서, 금속간 화합물은 금속간 구리-주석 화합물을 포함한다. 주석층은 구리 상에 코팅되는 것이 바람직하다. LCP 유전층을 사용하는 실시예에서, 정렬된 회로기판층(41a-41c)은 예를 들어, 270℃ 및 200 PSI로 주입된다(LCP의 하나의 유형의 라미네이션 온도 및 압력). 예를 들어, 정렬된 제 1, 제 2, 및 제 3 회로기판층(41a-41c)은 오토클레이브에서 함께 라미네이트될 수 있는데, 이는 산화방지를 제공하고 회로기판층의 오류-레지스트레이션 및 스퀴즈 아웃을 방지할 수 있는 등방성 압력을 사용하는데 유리하고, 이들 모두는 크기 안정성을 개선할 수 있다.
이제 추가적으로 도 3-4에 대해 언급하면서, 제 2 금속으로 주석 및 제 1 금속으로 구리를 포함하는 실시예에 있어서, 금속간 결합 화합물(60)은 Cu3Sn을 포함한다. 유리하게, 이러한 화합물(60)은 안정적이고 600℃보다 더 높은 용융점을 가진다(주석 성분이 변함에 따른 금속간 결합 화합물 용융점 특징이 도표(50)에 도시된다). 금속간 결합 화합물(60)은 바닥 회로기판층(41)과 상부 회로기판층(47) 사이에 샌드위치되고 구리 도전성 트레이스(44), Cu3Sn 층(48), 및 대향하는 구리 도전성 트레이스로부터 구리층(46)을 설명적으로 포함한다. 도시된 바와 같이, 가열 및 가압은 실질적으로 제 1 금속으로의 금속간 화합물(60)의 형성에 의해 제 2 금속(45)을 소비한다.
일부 실시예에서, 그 방법은 역시 파선으로 도시된 바와 같이, 제 1 회로기판층(41a) 및 대향하는 측면 상의 제 3 회로기판층(41c)(제 2 회로기판층에 관련됨)을 정렬하는 단계(블록(25, 27)), 베리드-비아(49c)를 규정하도록 제 1 회로기판층의 도금된 스루-비아(43)의 일부를 정렬하고 상호연결(제 1 회로기판층의 양 측면 상에)하는 단계를 포함할 수 있다. 이들 실시예에서, 제 3 회로기판층(41c)은 제 2 및 제 1 회로기판층(41a-41b)과 유사하게 형성되고, 즉, 그것은 유전층(48), 그 위에 제 1 금속 도전성 트레이스(44), 및 제 1 금속 도전성 트레이스 상의 제 2 금속층(45)을 포함한다. 물론, 이들 실시예에서, 라미네이션 단계는 하나의 라미네이션 단계에서 제 1, 제 2, 및 제 3 회로기판층(41a-41c)을 가열하고 압축하는 것을 포함한다(블록(29, 31)).
다시 말해서, 위에 설명된 방법은 안정적이고 강력한 금속간 전기 연결부를 형성하는 다중 회로기판(40)을 위한 단일 라미네이션 제조 방법을 제공한다. 게다가, 수정된 스루-비아로부터 블라인드-비아(49b), 스택된-비아(49a), 및 베리드-비아(49c)를 형성하는 것에 의해, 그 방법은 다층 회로기판에 비아 형성의 일반적인 결함을 극복한다(즉, 큰 블라인드 비아 직경 및 낮은 종횡비). 스루-비아로부터 모든 유형의 비아를 생성할 수 있는 것과 하나의 단계 라미네이션에 기반해 허용되는 정밀성은 더 큰 회로 밀도 및 더 효율적인 회로기판 영역의 사용을 허용한다.

Claims (10)

  1. 각각이 제 1 금속을 포함하는 유전층 및 도전성 트레이스를 그 위에 포함하는 복수의 회로기판층으로부터 다층 회로기판을 구성하는 방법으로서, 그 방법은:
    제 1 회로기판층에 스루-비아를 형성하는 단계;
    상기 제 1 금속으로 상기 스루-비아를 도금하는 단계;
    상기 제 1 회로기판층의 상기 제 1 금속, 도금된 상기 스루-비아, 및 제 2 회로기판층의 상기 제 1 금속 상에 제 2 금속을 코팅하는 단계;
    상기 제 1 회로기판층의 도금된 상기 스루-비아가 상기 제 2 회로기판층 상의 특징부에 인접하도록 상기 제 1 회로기판층과 상기 제 2 회로기판층을 함께 정렬하는 단계; 및
    상기 유전층을 함께 라미네이트하고 인접한 금속부를 함께 본딩하는 상기 제 1 금속 및 상기 제 2 금속의 금속간 화합물을 형성하도록 정렬된 상기 제 1 회로기판층과 상기 제 2 회로기판층을 가열하고 가압하며 그리고 상기 다층 회로기판의 전기 연결 경로를 정의하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 유전층의 라미네이션 온도 아래의 용융 온도를 가지도록 상기 제 2 금속을 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서,
    상기 유전층의 라미네이션 온도보다 더 높은 용융 온도를 가지도록 상기 제 1 금속을 선택하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서,
    상기 제 1 금속은 구리를 포함하고; 그리고 상기 제 2 금속은 주석을 포함하는 것을 특징으로 하는 방법.
  5. 제 1항에 있어서,
    제 3 회로기판층의 상기 제 1 금속 상에 상기 제 2 금속을 코팅하는 단계; 및
    상기 제 1 회로기판층의 도금된 상기 스루-비아가 상기 제 2 회로기판층 상의 특징부에 정렬되고 상기 제 2 회로기판층의 도금된 스루-비아가 상기 제 3 회로기판층 상의 특징부에 정렬되도록 상기 제 1 회로기판층, 상기 제 2 회로기판층, 및 상기 제 3 회로기판층을 서로에 정렬시키는 단계;를 더 포함하고, 그리고 가열 및 가압은 상기 제 1 회로기판층, 상기 제 2 회로기판층, 및 상기 제 3 회로기판층을 가열하고 가압하는 것을 포함하는 것을 특징으로 하는 방법.
  6. 제 1항에 있어서,
    상기 제 2 회로기판층에서 스루-비아를 형성하는 단계;
    상기 제 1 금속으로 상기 스루-비아를 도금하는 단계; 및
    상기 제 2 회로기판의 도금된 상기 스루-비아 상에 상기 제 2 금속을 코팅하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 1항에 있어서,
    상기 유전층은 열가소성 물질을 포함하는 것을 특징으로 하는 방법.
  8. 각각이 제 1 금속을 포함하는 유전층 및 도전성 트레이스를 그 위에 포함하고, 함께 결합된 복수의 회로기판층;
    그 내부에 스루-비아를 갖는 상기 복수의 회로기판층 중 제 1 회로기판층;
    상기 제 1 금속을 포함하는 상기 스루-비아에서의 도금;
    상기 제 1 회로기판층의 상기 스루-비아가 제 2 회로기판층 상의 특징부에 인접하도록 상대적으로 정렬되고, 함께 라미네이트되는 상기 복수의 회로기판층 중 상기 제 1 회로기판층 및 상기 제 2 회로기판층; 및
    상기 제 1 금속과 제 2 금속 사이에 형성된 금속간 화합물에 의해 존재하는 상기 도전성 트레이스의 인접부를 포함하는 것을 특징으로 하는 다층 회로기판.
  9. 제 8항에 있어서,
    상기 제 2 금속은 상기 유전층의 라미네이션 온도 아래의 용융 온도를 갖는 것을 특징으로 하는 다층 회로기판.
  10. 제 8항에 있어서,
    상기 제 1 금속은 상기 유전층의 라미네이션 온도보다 더 높은 용융 온도를 갖는 것을 특징으로 하는 다층 회로기판.
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