KR20140062868A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 위치하는 n형 버퍼층, n형 버퍼층 위에 위치하는 제1 n-형 에피층, 제1 n-형 에피층 위에 위치하는 제2 n-형 에피층, 제1 n-형 에피층 및 제2 n-형 에피층에 위치하는 제1 트렌치 및 제2 트렌치, 제1 트렌치의 하부에서 제1 트렌치의 측벽 안쪽까지 연장되어 있는 p+ 영역, 제2 n-형 에피층 위에 위치하는 n+ 영역, 제2 트렌치 내에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하는 산화막, n+ 영역, 산화막 및 p+ 영역 위에 위치하는 소스 전극, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 제1 n-형 에피층의 도핑 농도는 제2 n-형 에피층의 도핑 농도보다 더 높고, 제2 n-형 에피층는 제2 트렌치 양쪽에 각각 위치하고, 제2 n-형 에피층에 채널이 배치되어 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이와 같은 전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.
전력용 반도체 소자 중 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor) 디지털 회로와 아날로그 회로에서 가장 일반적인 전계 효과 트랜지스터이다.
탄화 규소(SiC, 실리콘 카바이드)를 이용한 MOSFET 에서 게이트 절연막 역할을 하는 실리콘 산화막과 탄화 규소 계면의 상태가 좋지 않아 이 실리콘 산화막 하단부에 생성되는 채널을 통과하는 전자 전류의 흐름에 영향을 끼쳐 전자의 이동도가 매우 낮아진다. 특히, 트렌치 게이트를 형성하였을 경우에는 식각공정이 필요하므로 더욱 더 좋지 않은 전자 이동도를 나타내게 된다.
또한, 채널이 형성되는 공핍층의 간격이 좁아 반도체 소자의 제조 시 매우 정밀한 얼라인이 필요하게 된다.
본 발명이 해결하고자 하는 과제는 트렌치 게이트가 적용된 탄화 규소 MOSFET 에서 채널에서의 전자 이동도 및 반도체 소자의 수율을 향상하는 것이다.
본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판의 제1면에 위치하는 n형 버퍼층, n형 버퍼층 위에 위치하는 제1 n-형 에피층, 제1 n-형 에피층 위에 위치하는 제2 n-형 에피층, 제1 n-형 에피층 및 제2 n-형 에피층에 위치하는 제1 트렌치 및 제2 트렌치, 제1 트렌치의 하부에서 제1 트렌치의 측벽 안쪽까지 연장되어 있는 p+ 영역, 제2 n-형 에피층 위에 위치하는 n+ 영역, 제2 트렌치 내에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하는 산화막, n+ 영역, 산화막 및 p+ 영역 위에 위치하는 소스 전극, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 제1 n-형 에피층의 도핑 농도는 제2 n-형 에피층의 도핑 농도보다 더 높고, 제2 n-형 에피층는 제2 트렌치 양쪽에 각각 위치하고, 제2 n-형 에피층에 채널이 배치되어 있다.
제1 트렌치를 복수 개이고, 제2 트렌치 양쪽에 각각 배치되어 있으며, 제1 트렌치와 상기 제2 트렌치는 떨어져 있을 수 있다.
p+ 영역의 하부면은 제2 트렌치의 하부면보다 더 아래쪽에 위치할 수 있다.
p+ 영역의 일부는 제2 n-형 에피층과 접촉되어 있을 수 있다.
p+ 영역은 채널과 떨어져 있을 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n형 버퍼층을 형성하는 단계, n형 버퍼층 위에 제1 n-형 에피층을 형성하는 단계, 제1 n-형 에피층 위에 제2 n-형 에피층을 형성하는 단계, 제1 n-형 에피층 및 제2 n-형 에피층에 복수 개의 제1 트렌치를 형성하는 단계, 제1 트렌치 내에 p+ 이온을 주입하여 제1 트렌치의 하부에 p+ 영역을 형성하는 단계, 제2 n-형 에피층 및 p+ 영역의 일부에 n+ 이온을 주입하여 n+ 영역을 형성하는 단계, n+ 영역 및 제2 n-형 에피층을 관통하고, 제1 n-형 에피층의 일부를 식각하여 제2 트렌치를 형성하는 단계, 제2 트렌치 내부에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극을 형성하는 단계, 게이트 전극 위에 산화막을 형성하는 단계, n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계, 그리고 p+ 영역, n+ 영역 및 산화막 위에 소스 전극을 형성하는 단계를 포함하고, 제1 n-형 에피층의 도핑 농도는 제2 n-형 에피층의 도핑 농도보다 더 높고, 제2 n-형 에피층는 제2 트렌치 양쪽에 각각 위치하고, 제2 n-형 에피층에 채널이 형성된다.
이와 같이 본 발명의 실시예에 따르면, 채널이 형성되는 제2 n-형 에피층의 도핑 농도가 제1 n-형 에피층의 도핑 농도보다 더 낮으므로, 채널이 형성되는 제2 n-형 에피층을 넓게 형성할 수 있다. 이에 따라, 제2 트렌치와 p+ 영역 사이의 간격을 넓게 할 수 있으므로, 반도체 소자의 제조 시 얼라인에 크게 영향을 받지 않아 반도체 소자의 수율이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도 이다.
도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도 이다.
도 1를 참조하면, 본 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판(100)의 제1면에는 n형 버퍼층(200), 제1 n-형 에피층(300) 및 제2 n-형 에피층(400)이 순차적으로 적층되어 있다. 여기서, 제1 n-형 에피층(300)의 도핑 농도는 제2 n-형 에피층(400)의 도핑 농도보다 더 높다.
제1 n-형 에피층(300) 및 제2 n-형 에피층(400)에는 제1 트렌치(410) 및 제2 트렌치(420)가 형성되어 있다. 제1 트렌치(410)는 제2 트렌치(420)의 양쪽에 각각 위치하고, 제1 트렌치(410)는 제2 트렌치(420)와 떨어져 있다.
제1 트렌치(410) 하부에는 붕소(B)와 알루미늄(Al)과 같은 p+ 이온이 주입된 p+ 영역(500)이 형성되어 있다. p+ 영역(500)은 제1 트렌치(410) 하부에서 제1 트렌치(410)의 측벽 안쪽까지 연장되어 제2 n-형 에피층(400)과 접촉한다. 또한, p+ 영역(500)은 제2 트렌치(420)와 떨어져 있다.
상기 제2 n-형 에피층(400) 및 상기 p+ 영역(500)의 일부 위에는 비소(As) 및 안티몬(Sb)과 같은 n+ 이온이 주입된 n+ 영역(600)이 형성되어 있다. n+ 영역(600)은 제2 트렌치(420)의 양쪽에 각각 배치되어 있다.
제2 트렌치(420) 내에는 게이트 절연막(700)이 형성되어 있고, 게이트 절연막(700) 위에는 게이트 전극(800)이 형성되어 있다. 게이트 전극(800) 및 게이트 절연막(700) 위에는 산화막(710)이 형성되어 있다. 게이트 전극(800)은 제2 트렌치(420)을 채우고 있으고, 게이트 절연막(700)과 산화막(710)은 이산화 규소(SiO2)로 이루어질 수 있다.
여기서, p+ 영역(500)의 하부면은 제2 트렌치(420)의 하부면보다 더 아래쪽에 위치한다. 이와 같은 구조로 인하여, 게이트 전극(800)의 하단에 집중되는 전계가 p+ 영역(500)으로 분산되기 때문에 보다 높은 항복 전압을 얻을 수 있다.
채널(850)은 제2 트렌치(420)의 양쪽에 전하 캐리어의 축적에 의해 형성되며, 제2 n-형 에피층(400) 내에 위치한다. 채널(850)은 p+ 영역(500)과 떨어져 있다.
p+ 영역(500), n+영역(600) 및 산화막(710) 위에는 소스 전극(900)이 형성되어 있다.
n+형 탄화 규소 기판(100)의 제2면에는 드레인 전극(950)이 형성되어 있다.
이와 같이, 채널(850)을 전하 캐리어의 축적에 의해 형성하므로, 산화막 계면의 영향을 덜 받아 전자의 이동도 향상되어 채널(850)에서의 저항이 감소한다.
또한, 채널(850)이 형성되는 제2 n-형 에피층(400)의 도핑 농도는 제1 n-형 에피층(300)의 도핑 농도보다 더 낮으므로, 종래의 하나의 에피층에 채널이 형성되는 경우보다 제2 n-형 에피층(400)을 넓게 형성할 수 있다. 즉, 종래의 경우보다 제2 트렌치(420)와 p+ 영역(500) 사이의 간격을 넓게 할 수 있으므로, 반도체 소자의 제조 시 얼라인에 크게 영향을 받지 않는다. 따라서, 반도체 소자의 수율이 향상된다.
또한, 1 n-형 에피층(300)의 도핑 농도가 제2 n-형 에피층(400)의 도핑 농도보다 더 높으므로, 반도체 소자의 온 저항을 감소 시킬 수 있다.
그러면, 도 2 내지 도 8 및 도 1을 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 2에 도시한 바와 같이, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 n형 버퍼층(200)을 형성하고, n형 버퍼층(200) 위에 에피택셜 성장으로 제1 n-형 에피층(300)을 형성한다.
도 3에 도시한 바와 같이, 제1 n-형 에피층(300) 위에 에피택셜 성장으로 제2 n-형 에피층(400)을 형성한다. 이 때, 제2 n-형 에피층(400)의 도핑 농도를 제1 n-형 에피층(300)의 도핑 농도보다 더 낮게 한다.
도 4에 도시한 바와 같이, 제1 n-형 에피층(300) 및 제2 n-형 에피층(400)에 복수 개의 제1 트렌치(410)를 형성한다.
도 5에 도시한 바와 같이, 제1 트렌치(410)에 붕소(B)와 알루미늄(Al)과 같은 p+ 이온을 주입하여 제1 트렌치(410) 하부에 p+ 영역(500)을 형성한다. p+ 영역(500)은 제1 트렌치(410) 하부에서 제1 트렌치(410)의 측벽 안쪽까지 연장된다.
도 6에 도시한 바와 같이, 제2 n-형 에피층(400) 및 p+ 영역(500)의 일부에 인(P), 비소(As) 및 안티몬(Sb)과 같은 n+ 이온을 주입하여 n+ 영역(600)을 형성한다.
도 7에 도시한 바와 같이, n+ 영역(600) 및 제2 n-형 에피층(400)을 관통하고, 제1 n-형 에피층(300)의 일부를 식각하여 제2 트렌치(420)를 형성한다. 제2 트렌치(420)의 하부면이 p+ 영역(500)의 하부면은 보다 더 높은 쪽에 위치한다.
도 8에 도시한 바와 같이, 제2 트렌치(420) 내부에 이산화규소(SiO2)를 이용하여 게이트 절연막(700)을 형성하고, 게이트 절연막(700) 위에 게이트 전극(800)을 형성한 후, 게이트 전극(800) 및 게이트 절연막(700) 위에 이산화규소(SiO2)를 이용하여 산화막(710)을 형성한다. 게이트 전극(800)은 제2 트렌치(420)를 채우도록 형성한다.
도 1에 도시한 바와 같이, p+ 영역(500), 산화막(710) 및 n+ 영역(600) 위에 소스 전극(900)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(950)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: n형 버퍼층
300: 제1 n-형 에피층 400: 제2 n-형 에피층
410: 제1 트렌치 420: 제2 트렌치
500: p+ 영역 600: n+ 영역
700: 게이트 절연막 710: 산화막
610: 산화막 800: 게이트 전극
900: 소스 전극 950: 드레인 전극

Claims (10)

  1. n+형 탄화 규소 기판의 제1면에 위치하는 n형 버퍼층,
    상기 n형 버퍼층 위에 위치하는 제1 n-형 에피층,
    상기 제1 n-형 에피층 위에 위치하는 제2 n-형 에피층,
    상기 제1 n-형 에피층 및 상기 제2 n-형 에피층에 위치하는 제1 트렌치 및 제2 트렌치,
    상기 제1 트렌치의 하부에서 상기 제1 트렌치의 측벽 안쪽까지 연장되어 있는 p+ 영역,
    상기 제2 n-형 에피층 위에 위치하는 n+ 영역,
    상기 제2 트렌치 내에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 산화막,
    상기 n+ 영역, 상기 산화막 및 상기 p+ 영역 위에 위치하는 소스 전극, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고,
    상기 제1 n-형 에피층의 도핑 농도는 제2 n-형 에피층의 도핑 농도보다 더 높고,
    상기 제2 n-형 에피층는 상기 제2 트렌치 양쪽에 각각 위치하고,
    상기 제2 n-형 에피층에 채널이 배치되어 있는 반도체 소자.
  2. 제1항에서,
    상기 제1 트렌치를 복수 개이고, 상기 제2 트렌치 양쪽에 각각 배치되어 있으며,
    상기 제1 트렌치와 상기 제2 트렌치는 떨어져 있는 반도체 소자.
  3. 제2항에서,
    상기 p+ 영역의 하부면은 상기 제2 트렌치의 하부면보다 더 아래쪽에 위치하는 반도체 소자.
  4. 제1항에서,
    상기 p+ 영역의 일부는 상기 제2 n-형 에피층과 접촉되어 있는 반도체 소자.
  5. 제4항에서,
    상기 p+ 영역은 상기 채널과 떨어져 있는 반도체 소자.
  6. n+형 탄화 규소 기판의 제1면에 n형 버퍼층을 형성하는 단계,
    상기 n형 버퍼층 위에 제1 n-형 에피층을 형성하는 단계,
    상기 제1 n-형 에피층 위에 제2 n-형 에피층을 형성하는 단계,
    상기 제1 n-형 에피층 및 상기 제2 n-형 에피층에 복수 개의 제1 트렌치를 형성하는 단계,
    상기 제1 트렌치 내에 p+ 이온을 주입하여 상기 제1 트렌치의 하부에p+ 영역을 형성하는 단계,
    상기 제2 n-형 에피층 및 상기 p+ 영역의 일부에 n+ 이온을 주입하여 n+ 영역을 형성하는 단계,
    상기 n+ 영역 및 상기 제2 n-형 에피층을 관통하고, 상기 제1 n-형 에피층의 일부를 식각하여 제2 트렌치를 형성하는 단계,
    상기 제2 트렌치 내부에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 산화막을 형성하는 단계,
    상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계, 그리고
    상기 p+ 영역, 상기 n+ 영역 및 상기 산화막 위에 소스 전극을 형성하는 단계를 포함하고,
    상기 제1 n-형 에피층의 도핑 농도는 상기 제2 n-형 에피층의 도핑 농도보다 더 높고,
    상기 제2 n-형 에피층는 상기 제2 트렌치 양쪽에 각각 위치하고,
    상기 제2 n-형 에피층에 채널이 형성되는 반도체 소자의 제조 방법.
  7. 제6항에서,
    상기 제1 트렌치를 복수 개이고, 상기 제2 트렌치 양쪽에 각각 형성되고,
    상기 제1 트렌치와 상기 제2 트렌치는 떨어져 있는 반도체 소자의 제조 방법.
  8. 제7항에서,
    상기 p+ 영역의 하부면은 상기 제1 트렌치의 하부면보다 더 아래쪽에 위치하는 반도체 소자의 제조 방법.
  9. 제6항에서,
    상기 p+ 영역은 상기 제1 트렌치의 하부에서 상기 제1 트렌치의 측벽 안쪽까지 연장되고,
    상기 p+ 영역의 일부는 상기 제2 n-형 에피층과 접촉하는 반도체 소자의 제조 방법.
  10. 제9항에서,
    상기 p+ 영역은 상기 채널과 떨어져 있는 반도체 소자의 제조 방법.
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