KR20140059686A - 이-퓨즈 어레이 회로를 포함하는 집적회로 - Google Patents

이-퓨즈 어레이 회로를 포함하는 집적회로 Download PDF

Info

Publication number
KR20140059686A
KR20140059686A KR1020120148536A KR20120148536A KR20140059686A KR 20140059686 A KR20140059686 A KR 20140059686A KR 1020120148536 A KR1020120148536 A KR 1020120148536A KR 20120148536 A KR20120148536 A KR 20120148536A KR 20140059686 A KR20140059686 A KR 20140059686A
Authority
KR
South Korea
Prior art keywords
voltage
program
row
read
column
Prior art date
Application number
KR1020120148536A
Other languages
English (en)
Other versions
KR102031075B1 (ko
Inventor
정정수
김윤철
강용구
권익수
김연욱
윤현수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Publication of KR20140059686A publication Critical patent/KR20140059686A/ko
Application granted granted Critical
Publication of KR102031075B1 publication Critical patent/KR102031075B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/148—Details of power up or power down circuits, standby circuits or recovery circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

집적회로는, 전원전압을 펌핑해 고전압을 생성하는 고전압 생성부; 접지전압을 펌핑해 음전압을 생성하는 음전압 생성부; 상기 전원전압을 전압분배해 분배전압을 생성하고, 생성된 분배전압을 리드 전압단으로 공급하는 분배전압 생성부; 아이들 신호에 응답해 상기 고전압과 상기 분배전압 중 하나의 전압을 프로그램 전압단으로 공급하는 제1파워 게이트; 상기 아이들 신호에 응답해 상기 음전압과 상기 접지전압 중 하나의 전압을 비활성화 전압단으로 공급하는 제2파워 게이트; 상기 아이들 신호에 응답해 상기 접지전압과 상기 분배전압 중 하나의 전압을 활성화 전압단으로 공급하는 제3파워 게이트; 및 상기 프로그램 전압단으로 공급된 전압을 프로그램전압으로 이용하고, 상기 분배전압단으로 공급된 전압을 리드전압으로 이용하고, 상기 활성화 전압단으로 공급된 전압을 활성화전압으로 이용하고, 상기 비활성화 전압단으로 공급된 전압을 비활성화전압으로 이용해 동작하는 이-퓨즈 어레이 회로를 포함한다.

Description

이-퓨즈 어레이 회로를 포함하는 집적회로{INTEGRATED CIRCUIT INCLUDING E-FUSE ARRAY CIRCUIT}
본 발명은 이-퓨즈 어레이 회로에 관한 것이다.
일반적인 퓨즈는 레이져에 의해 퓨즈가 컷팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와/소스간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면이다.
도 1을 참조하면, 이-퓨즈는 트랜지스터(T)로 구성되며 게이트(G)에 전원전압이 인가되고 드레인(D)/소스(S)에 접지전압이 인가된다.
게이트에 트랜지스터가 견딜 수 있는 보통의 전원전압이 인가되면 이-퓨즈는 캐패시터(C)로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 흐르는 전류가 없다. 그러나 게이트(G)에 트랜지스터(T)가 견딜 수 없는 높은 전원전압이 인가되면 트랜지스터(T)의 게이트 옥사이드가 파괴되면서 게이트(G)와 드레인/소스(D/S)가 쇼트되어 이-퓨즈는 저항으로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 전류가 흐르게 된다. 이러한 현상을 이용하여 이-퓨즈의 게이트(G)와 드레인/소스(D/S) 간의 저항값을 통해 이-퓨즈의 데이터를 인식하게 된다. 이때 이-퓨즈의 데이터를 인식하기 위해서는 (1)트랜지스터(T)의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, (2)트랜지스터(T)의 사이즈를 늘리는 대신에 증폭기를 이용하여 트랜지스터(T)에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터(T)의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
본 발명의 실시예는, 이-퓨즈를 어레이로 구성하여 이-퓨즈 회로가 차지하는 면적을 줄이고자 한다.
또한, 이-퓨즈 회로가 사용하는 전압들의 레벨을 최적화하여 이-퓨즈 회로의 동작을 위해 사용하는 전압을 생성하는 회로의 전류모소 효율을 높이고자 한다.
또한, 이-퓨즈 회로가 동작하지 않는 구간에서 이-퓨즈 회로로 공급되는 전압들의 레벨을 조절하여 이-퓨즈 회로에서 소비되는 전류량을 최소화고자 한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 집적회로는, 전원전압을 펌핑해 고전압을 생성하는 고전압 생성부; 접지전압을 펌핑해 음전압을 생성하는 음전압 생성부; 상기 전원전압을 전압분배해 분배전압을 생성하고, 생성된 분배전압을 리드 전압단으로 공급하는 분배전압 생성부; 아이들 신호에 응답해 상기 고전압과 상기 분배전압 중 하나의 전압을 프로그램 전압단으로 공급하는 제1파워 게이트; 상기 아이들 신호에 응답해 상기 음전압과 상기 접지전압 중 하나의 전압을 비활성화 전압단으로 공급하는 제2파워 게이트; 상기 아이들 신호에 응답해 상기 접지전압과 상기 분배전압 중 하나의 전압을 활성화 전압단으로 공급하는 제3파워 게이트; 및 상기 프로그램 전압단으로 공급된 전압을 프로그램전압으로 이용하고, 상기 분배전압단으로 공급된 전압을 리드전압으로 이용하고, 상기 활성화 전압단으로 공급된 전압을 활성화전압으로 이용하고, 상기 비활성화 전압단으로 공급된 전압을 비활성화전압으로 이용해 동작하는 이-퓨즈 어레이 회로를 포함한다.
또한, 본 발명의 다른 실시예에 따른 집적회로는, 로우 어드레스와 컬럼 어드레스, 리드 명령, 프로그램 명령 및 아이들 신호를 생성하는 콘트롤러; 전원전압을 펌핑해 고전압을 생성하는 고전압 생성부; 접지전압을 펌핑해 음전압을 생성하는 음전압 생성부; 상기 전원전압을 전압분배해 분배전압을 생성하고, 생성된 분배전압을 리드 전압단으로 공급하는 분배전압 생성부; 상기 아이들 신호에 응답해 상기 고전압과 상기 분배전압 중 하나의 전압을 프로그램 전압단으로 공급하는 제1파워 게이트; 상기 아이들 신호에 응답해 상기 음전압과 상기 접지전압 중 하나의 전압을 비활성화 전압단으로 공급하는 제2파워 게이트; 상기 아이들 신호에 응답해 상기 접지전압과 상기 분배전압 중 하나의 전압을 활성화 전압단으로 공급하는 제3파워 게이트; 및 상기 프로그램 명령의 인가시에 상기 로우 어드레스와 상기 컬럼 어드레스에 의해 선택된 이-퓨즈 소자를 상기 프로그램 전압단으로 공급된 전압을 프로그램 전압으로 이용하여 프로그램하고, 상기 리드 명령의 인가시에 상기 리드 전압단으로 공급된 전압을 리드전압으로 이용해 상기 로우 어드레스와 상기 컬럼 어드레스에 의해 선택된 이-퓨즈 소자로부터 데이터를 리드하고, 상기 활성화 전압단으로 공급된 전압을 활성화전압으로 이용하고, 상기 비활성화 전압단으로 공급된 전압을 비활성화전압으로 이용하는 이-퓨즈 어레이 회로를 포함한다.
본 발명의 실시예에 따르면, 이-퓨즈 어레이 회로가 동작하지 않는 구간에서 이-퓨즈 어레이 회로에 공급되는 전압들의 레벨을 조절하는 것에 의해 이-퓨즈 회로에서 소비되는 전류량을 최소화할 수 있다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면.
도 2는 본 발명의 일실시예에 따른 이-퓨즈로 구성되는 셀어레이(200)의 구성도.
도 3은 본 발명의 일실시예에 따른 이-퓨즈 어레이 회로를 포함하는 집적회로의 구성도.
도 4는 아이들 신호(IDLE)의 활성화/비활성화에 따라 이-퓨즈 어레이 회로(380)의 전압단들(VPGM, VRD, VACT, VINACT)에 공급되는 전압의 레벨을 도시한 도면.
도 5는 도 3의 이-퓨즈 어레이 회로(380)의 일실시예 구성도.
도 6은 프로그램 동작시에 로우 계열 라인들(WLR1~WLRN, WLP1~WLPN)과 컬럼 라인들(BL1~BLM)에 인가되는 전압 레벨을 도시한 도면.
도 7은 리드 동작시에 로우 계열 라인들(WLR1~WLRN, WLP1~WLPN)과 컬럼 라인들(BL1~BLM)에 인가되는 전압 레벨을 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 이-퓨즈로 구성되는 셀어레이(200)의 구성도이다. 셀어레이(200) 내부의 메모리 셀들(201~216)에 대한 프로그램 및 리드 동작이 수행될 때에, 프로그램전압(VPGM), 리드전압(VRD), 활성화전압(VACT), 비활성화전압(VINACT)의 4가지 전압이 사용되는데, 이하에서는 셀어레이의 구조와 함께 4가지 종류의 전압이 어떻게 사용되는지에 대해 알아보기로 한다.
도 2를 참조하면, 셀어레이(200)는 N개의 로우(row)와 M개의 컬럼으로 배열되는 메모리 셀들(201~216)을 포함한다. 메모리 셀들(201~216) 각각은 메모리 소자(M1~M16)와 스위치 소자(S1~S16)를 포함한다. 메모리 소자(M1~M16)는 럽처(rupture) 여부에 따라 저항 또는 캐패시터의 성질을 갖는 이-퓨즈이다. 즉, 이-퓨즈(M1~M16)는 저항의 크기에 따라 데이터를 저장하는 저항성 메모리 소자라고 여겨질 수 있다. 스위치 소자(S1~S6)는 로우 라인들(WLR1~WLRN)의 제어에 따라 대응하는 메모리 소자들(M1~M16)과 컬럼 라인(BL1~BLM)을 전기적으로 연결한다.
이하, 2번째 로우가 선택된 로우이고, M번째 컬럼이 선택된 컬럼, 즉 메모리 셀(208)이 선택된 메모리 셀이라고 가정하고, 프로그램 및 리드 동작시에 선택된 메모리 셀과 선택되지 않은 메모리 셀(201~207, 209~216)에 인가되는 전압에 대해 알아보기로 한다.
프로그램 동작
선택된 로우의 로우 라인(WLR2)이 활성화되고 나머지 로우 라인들(WLR1, WLR3~WLRN)은 비활성화된다. 여기서 활성화된 로우 라인(WLR2)에는 스위치 소자들(S5~S8)을 턴온시킬 수 있는 활성화 전압(VACT)이 인가되고, 비활성화된 로우 라인들(WLR1, WLR3~WLRN)에는 스위치 소자들(S1~S4, S9~S16)을 턴오프시킬 수 있는 비활성화 전압(VINACT)이 인가된다. 따라서, 스위치 소자들(S5~S8)이 턴온되고, 스위치 소자들(S1~S4, S9~S16)이 턴오프된다. 선택된 로우의 프로그램/리드 라인(WLP2)에는 이-퓨즈의 게이트 옥사이드를 파괴시킬 정도로 높은 프로그램 전압(VPGM)이 인가된다. 이-퓨즈의 게이트 옥사이드가 파괴(rupture)되기 위해서는 게이트와 드레인/소스단 사이의 전압 차이가 6V 정도로 유지되어야 한다. 즉, 프로그램될 이-퓨즈(M8)의 게이트에 인가되는 프로그램 전압(VPGM)과 이-퓨즈(M8)에 대응하는 컬럼 라인(BLM)에 인가되는 전압 간에는 6V의 전위차가 존재해야 한다. 선택되지 않은 프로그램/리드 라인들(WLP1, WLP3~WLPN)에는 비활성화 전압(VINACT)이 인가된다. 선택된 이-퓨즈(M8)의 프로그램을 위해서 선택된 컬럼 라인(BLM)에는 컬럼 회로(도면과 함께 후술함)에 의해 비활성화 전압(VINACT)이 인가된다. 선택되지 않은 이-퓨즈(M5~M7)의 프로그램을 방지하기 위해서, 선택되지 않은 컬럼 라인들(BL1~BLM-1)은 컬럼 회로에 의해 플로팅되거나, 컬럼 회로에 의해 비활성화 전압보다 높은 전압(예, 활성화 전압(VACT))이 인가된다.
리드 동작
선택된 로우의 로우 라인(WLR2)이 활성화되고 나머지 로우 라인들(WLR1, WLR3~WLRN)은 비활성화된다. 여기서 활성화된 로우 라인(WLR2)에는 스위치 소자들(S5~S8)을 턴온시킬 수 있는 활성화 전압(VACT)이 인가되고, 비활성화된 로우 라인들(WLR1, WLR3~WLRN)에는 스위치 소자들(S1~S4, S9~S16)을 턴오프시킬 수 있는 비활성화 전압(VINACT)이 인가된다. 따라서, 스위치 소자들(S5~S8)이 턴온되고, 스위치 소자들(S1~S4, S9~S16)이 턴오프된다. 선택된 로우의 프로그램/리드 라인(WLP2)에는 리드 동작에 적절한 리드 전압(VRD, 활성화 전압보다는 높고 프로그램 전압보다는 낮은 전압)이 인가되고, 나머지 프로그램/리드 라인들(WLP1, WLP3~WLPN)에는 비활성화 전압(VINACT)이 인가된다. 컬럼 회로는 선택된 컬럼 라인(BLM)에 비활성화 전압(VINACT)을 인가하고 이-퓨즈(M8)를 통해 프로그램/리드 라인(WLP2)으로부터 컬럼 라인(BLM)으로 전류가 흐르는지/흐르지 않는지를 검출하여 이-퓨즈(M8)가 프로그램 되었는지/프로그램되지 않았는지(즉, 데이터가 '1'인지 '0'인지)를 판별한다.
여기서는 다수의 컬럼 라인들(BL1~BLM) 중 하나의 컬럼 라인(BLM)이 선택된 컬럼 라인이라고 가정하였지만, 한번에 다수개의 컬럼 라인이 선택된 컬럼 라인이 될 수도 있다. 즉, 하나의 로우에 속한 다수개의 메모리 셀들이 동시에 프로그램 또는 리드될 수 있다.
도 3은 본 발명의 일실시예에 따른 이-퓨즈 어레이 회로를 포함하는 집적회로의 구성도이다.
도 3을 참조하면, 집적회로는 콘트롤러(310), 고전압 생성부(320), 음전압 생성부(330), 분배전압 생성부(340), 제1파워 게이트(350), 제2파워 게이트(360), 제3파워 게이트(370), 및 이-퓨즈 어레이 회로(380)를 포함한다.
콘트롤러(310)는 이-퓨즈 어레이 회로(380)를 프로그램하기 위한 프로그램 명령(PGM), 이-퓨즈 어레이 회로(380)로부터 데이터를 리드하기 위한 리드 명령(RD), 및 이-퓨즈 어레이 회로(380)에서 프로그램 또는 리드될 메모리 셀을 지정하기 위한 로우 어드레스(R_ADD)와 컬럼 어드레스(C_ADD)를 생성해 이-퓨즈 어레이 회로(380)로 전달한다. 또한, 이-퓨즈 어레이 회로(380)가 동작할 필요가 없는 구간, 즉 이-퓨즈 어레이 회로(380)가 프로그램 동작 및 리드 동작을 수행할 필요가 없는 구간, 에서는 아이들 신호(IDLE)를 활성화시킨다. 콘트롤러(310)는 이-퓨즈 어레이 회로(380)랑 동일한 칩(웨이퍼) 상에 형성될 수도 있으며, 별도의 칩 상에 형성될 수도 있다. 콘트롤러(310)는 이-퓨즈 어레이 회로(380)와 별도의 칩 상에 형성되는 것이 보다 일반적이다.
고전압 생성부(320)는 집적회로 외부로부터 입력된 전원전압(VEXT)과 접지전압(VSS)을 이용해 전원전압(VEXT)보다 높은 레벨을 가지는 고전압(VPP)을 생성한다. 여기서 전원전압(VEXT)은 대략 1~2V 정도의 레벨을 가질 수 있으며(이하에서는 1.2V로 예시함), 고전압(VPP)은 대략 3.5~4.5V의 레벨을 가질 수 있다(이하에서는 4V로 예시함).
음전압 생성부(330)는 집적회로 외부로부터 입력된 전원전압(VEXT)과 접지전압(VSS)을 이용해 접지전압(VSS)보다 더 낮은 레벨을 가지는 음전압(VBB)을 생성한다. 여기서 음전압(VBB)은 대략 -1.5~-2.5V의 레벨을 가질 수 있다(이하에서는 -2V로 예시함).
분배전압 생성부(340)는 집적회로 외부로부터 입력된 전원전압(VEXT)과 접지전압(VSS)을 이용한 전압분배를 통해 분배전압(VDIV)을 생성한다. 여기서 분배전압(VDIV)은 VEXT*0.7~VEXT*0.9 정도의 레벨을 가질 수 있다(이하에서는 1.0V로 예시함). 분배전압 생성부(340)에서 생성된 분배전압(VDIV)은 이-퓨즈 어레이 회로(380)의 리드 전압단(VRD)으로 공급된다.
제1파워 게이트(350)는 아이들 신호(IDLE)에 응답해 고전압(VPP)과 분배전압(VDIV) 중 하나의 전압을 이-퓨즈 어레이 회로(380)의 프로그램 전압단(VPGM)으로 공급한다. 아이들 신호(IDLE)가 비활성화된 경우에는 프로그램 전압단(VPGM)에 고전압(VPP)을 공급하고, 아이들 신호(IDLE)가 활성화된 경우에는 프로그램 전압단(VPGM)에 분배전압(VDIV)을 공급한다.
제2파워 게이트(360)는 아이들 신호(IDLE)에 응답해 음전압(VBB)과 접지전압(VSS) 중 하나의 전압을 이-퓨즈 어레이 회로(380)의 비활성화 전압단(VINACT)으로 공급한다. 아이들 신호(IDLE)가 비활성화된 경우에는 비활성화 전압단(VINACT)에 음전압(VBB)을 공급하고, 아이들 신호(IDLE)가 활성화된 경우에는 비활성화 전압단(VINACT)에 접지전압(VSS)을 공급한다.
제3파워 게이트(370)는 아이들 신호(IDLE)에 응답해 접지전압(VSS)과 분배전압(VDIV) 중 하나의 전압을 이-퓨즈 어레이 회로(380)의 활성화 전압단(VACT)으로 공급한다. 아이들 신호(IDLE)가 비활성화된 경우에는 활성화 전압단(VACT)에 접지전압(VSS)을 공급하고, 아이들 신호(IDLE)가 활성화된 경우에는 활성화 전압단(VACT)에 분배전압(VDIV)을 공급한다.
이-퓨즈 어레이 회로(380)는 콘트롤러(310)로부터 프로그램 명령(PGM)이 활성화되어 인가되는 경우에는 로우 어드레스(R_ADD)와 컬럼 어드레스(C_ADD)에 의해 선택되는 메모리 셀을 프로그램(럽쳐)한다. 그리고, 콘트롤러(310)로부터 리드 명령(RD)이 활성화되어 인가되는 경우에는 로우 어드레스(R_ADD)와 컬럼 어드레스(C_ADD)에 의해 선택되는 메모리 셀의 데이터를 리드해 데이터 출력단(OUTPUT)으로 출력한다. 이-퓨즈 어레이 회로(380) 프로그램 전압단(VPGM)으로 인가되는 전압을 이-퓨즈를 프로그램(럽쳐)하기 위한 프로그램 전압으로 사용하고, 리드 전압단(VRD)으로 인가되는 전압을 이-퓨즈로부터 데이터를 리드하기 위한 리드 전압으로 사용한다. 또한, 활성화 전압단(VACT)으로 인가되는 전압을 활성화 전압, 즉 각종 스위치들을 턴온시키거나 회로 블록들에서 논리 '하이'로 사용되는 전압, 으로 사용한다. 그리고, 비활성화 전압단(VINACT)으로 인가되는 전압을 비활성화 전압, 즉 각종 스위치들을 턴오프시키거나 회로 블록들에서 논리 '로우'로 사용되는 전압, 으로 사용한다.
도 3의 구성 중에서 고전압 생성부(320), 음전압 생성부(330), 분배전압 생성부(340), 파워 게이트들(350~370), 및 이-퓨즈 어레이 회로(380)는 동일한 칩상에 형성되는 것이 바람직하며, 콘트롤러(310)는 이-퓨즈 어레이 회로(380)가 있는 칩과 다른 칩 상에 형성되거나 동일한 칩상에 형성될 수 있다. 물론, 도 3의 구성들이 모두 서로 다른 칩 상에 형성될 수도 있다.
도 4는 아이들 신호(IDLE)의 활성화/비활성화에 따라 이-퓨즈 어레이 회로(380)의 전압단들(VPGM, VRD, VACT, VINACT)에 공급되는 전압의 레벨을 도시한 도면이다.
도 4를 참조하면, 아이들 신호(IDLE)가 비활성화된 구간(401, 403)에서는, 프로그램 전압단(VPGM)에 고전압(VPP, 4.0V)이 공급되고, 리드 전압단(VRD)에 분배전압(VDIV, 1.0V)이 공급되고, 활성화 전압단(VACT)에 접지전압(VSS, 0V)이 공급되고, 비활성화 전압단(VINACT)에 음전압(VBB, -2V)이 공급된다. 아이들 신호(IDLE)가 비활성화된 구간에서는 이-퓨즈 어레이 회로(380)로 공급되는 가장 높은 레벨의 전압(VPP, 4V)과 가장 낮은 레벨의 전압(VBB, -2V) 간의 전압차이가 6V 이므로, 공급되는 전압들을 이용하여 프로그램 및 리드 동작을 수행할 수 있다.
아이들 신호(IDLE)가 활성화된 구간(402)에서는, 프로그램 전압단(VPGM)에 분배전압(VDIV)이 공급되고, 리드 전압단(VRD)에 분배전압(VDIV)이 공급되고, 활성화 전압단(VACT)에 분배전압(VDIV)이 공급되고, 비활성화 전압단(VINACT)에 접지전압(VSS)이 공급된다. 즉, 아이들 신호(IDLE)의 활성화 구간(402)에서는 하이 및 로우 레벨의 구별만이 가능할 정도의 전압들(VDIV, VSS)만이 이-퓨즈 어레이 회로(380)에 공급된다. 이 구간에서는 이-퓨즈 어레이 회로(380)로 공급되는 가장 높은 레벨의 전압(VDIV, 1.0V)과 가장 낮은 레벨의 전압(VSS, 0V) 간의 전압 차이가 1V에 불과하므로 이-퓨즈 어레이 회로(380)가 소모하는 전류량은 최소한으로 줄어든다. 이 구간(402)에서 이-퓨즈 어레이 회로(380)의 모든 전압 단자에 접지전압(VSS)만을 공급한다면 이-퓨즈 어레이 회로(380)에서 소모하는 전류량을 더 줄일 수 있겠지만, 이 경우에는 이-퓨즈 어레이 회로(380)에 공급되는 전압들 간에 로우 및 하이 레벨의 구별조차 없어지므로, 래치-업(latch-up) 현상등에 의한 오동작을 유발할 수 있다는 문제가 있다.
도 5는 도 3의 이-퓨즈 어레이 회로(380)의 일실시예 구성도이다.
도 5를 참조하면, 이-퓨즈 어레이 회로(380)는, 셀어레이(200), 로우 회로(510), 컬럼 회로(520)를 포함한다.
로우 회로(510)는 프로그램 및 리드 동작시에 로우 라인들(WLR1~WLRN)과 프로그램/리드 라인들(WLP1~WLPN)에 도 2와 함께 설명한 전압들을 인가한다. 로우 회로(510)는 로우 디코더(511), 전압 제공부(516) 및 전압 변환부들(512~515)을 포함한다.
로우 디코더(511)는 활성화전압(VACT)과 비활성화전압(VINACT)을 인가받아 동작하며, 로우 라인들(WLR1~WLRN) 중 로우 어드레스(R_ADD)에 의해 선택된 로우 라인에는 활성화전압(VACT)을 인가하고, 선택되지 않은 로우 라인들에는 비활성화전압(VINACT)을 인가한다.
전압 변환부들(512~515)은 로우 라인들 중 자신에 입력된 로우 라인의 전압 레벨이 비활성화 전압(VINACT)의 레벨이면 프로그램/리드 라인들(WLP1~WLPN) 중 자신에 대응하는 프로그램/리드 라인에 음전압을 인가하고, 자신에 입력된 로우 라인의 전압 레벨이 활성화전압(VACT)의 레벨이면 프로그램/리드 라인들(WLP1~WLPN) 중 자신에 대응하는 프로그램/리드 라인에 전압 제공부(516)로부터 제공받은 전압을 인가한다. 전압 제공부(516)는 프로그램 동작시에는, 즉 프로그램 명령(PGM)이 활성화된 경우에는, 전압 변환부들(512~515)에 프로그램 전압(VPGM)을 공급한다. 그리고, 전압 제공부(516)는 리드 동작시에는, 즉 리드 명령(RD)이 활성화된 경우에는, 전압 변환부들(512~515)에 리드 전압(VRD)을 공급한다.
컬럼 회로(520)는 프로그램 및 리드 동작시에 컬럼 라인들(BL1~BLM)에 도 2와 함께 설명한 전압들을 인가한다. 그리고, 리드 동작시에 선택된 컬럼 라인에 흐르는 전류를 감지해 데이터를 판별한다. 컬럼 회로(520)는 컬럼 디코더(521)와 센스앰프(522)를 포함한다.
컬럼 디코더(521)는 컬럼 라인들(BL1~BLM) 중 컬럼 어드레스(C_ADD)에 의해 선택된 컬럼 라인을 센스앰프(522)와 전기적으로 연결시키고, 나머지 컬럼 라인들은 플로팅(floating)시키거나 접지시킨다.
센스앰프(522)는 전류 리미터(523)와 비교기(524)를 포함한다. 전류 리미터(523)는 바이어스 전압(VBIAS, VINACT + 트랜지스터의 문턱 전압 정도의 레벨을 가짐)에 의해 제어되는 트랜지스터로 구성되며, 선택된 컬럼 라인에 비활성화 전압(VINACT)을 인가하는 역할을 수행한다. 참고로, 선택된 이-퓨즈의 게이트 옥사이드의 디펙트(defect)에 의해 선택된 메모리 셀의 이-퓨즈가 프로그램되지 않더라도 약간의 전류(예, 1uA 미만의 전류)가 흐를 수 있는데, 바이어스 전압(VBIAS)은 선택된 이-퓨즈의 디펙트에 의해 흐르는 작은 전류와 선택된 이-퓨즈가 프로그램되어서 흐르는 많은 전류(예, 10uA 이상의 전류) 간의 차이를 구별할 수 있도록 선택된 컬럼으로부터 충분한 전류가 흐를 수 있도록 조절될 수 있다.
비교기(524)는 리드 동작시, 즉 리드 명령(RD) 활성화시, 에 활성화되어 기준전압(VREF)과 전류 리미터 상단의 노드(A)의 전압을 비교해 데이터를 센싱한다. 로우 디코더(511)와 컬럼 디코더(521)에 의해 선택된 메모리 셀이 프로그램된(럽쳐된) 경우에 노드(A)로 전류가 흐르므로 노드(A)의 전압이 비활성화전압(VINACT)의 레벨을 유지하지 못하고 기준전압(VREF)보다 높아진다. 따라서, 비교기(524)는 출력 데이터(OUTPUT)를 '하이'로 생성한다. 로우 디코더(511)와 컬럼 디코더(521)에 의해 선택된 메모리 셀이 프로그램되지 않은 경우에 노드(A)로 전류가 흐르지 않으며(아니면 매우 적게 흐르며), 노드(A)의 전압은 비활성화 전압(VINACT)의 레벨로 유지된다. 따라서, 비교기(524)는 출력 데이터(OUTPUT)를 '로우'로 생성한다. 여기서는 리드 동작시에 전류 리미터(523)에 의해 노드(A)에 비활성화전압(VINACT)이 인가되고, 선택된 메모리 셀로부터 노드(A)로 흐르는 전류가 있는지/없는지에 따라 노드(A)의 전압이 비활성화전압(VINACT)의 레벨을 유지하지 못하거나/유지하는 것으로 설명하였으나, 리드 동작 이전에 노드(A)를 미리 비활성화 전압(VINACT)의 레벨로 프리차지(precharge)하기 위한 프리차지 회로가 더 추가될 수도 있다.
컬럼 회로(520)에서 사용되는 바이어스 전압(VBIAS)과 기준전압(VREF)은 활성화전압(VACT)과 비활성화전압(VINACT) 사이의 레벨을 갖는다. 따라서, 바이어스 전압(VBIAS)과 기준전압(VREF)은 활성화전압(VACT)과 비활성화전압(VINACT)을 입력받아 동작하는 전압분배부(525)에 의해서 생성될 수 있다.
도 6과 도 7은 이-퓨즈 어레이 회로(380)의 셀어레이(200)에서 선택된 로우가 2번째 로우이고, 선택된 컬럼이 M번째 컬럼인 경우에 로우 계열 라인들(WLR1~WLRN, WLP1~WLPN)과 컬럼 라인들(BL1~BLM)에 인가되는 전압 레벨을 도시한 도면이다. 도 6에는 프로그램 동작시에 로우 계열 라인들(WLR1~WLRN, WLP1~WLPN)과 컬럼 라인들(BL1~BLM)에 인가되는 전압 레벨을 도시했고, 도 7에는 리드 동작시에 로우 계열 라인들(WLR1~WLRN, WLP1~WLPN)과 컬럼 라인들(BL1~BLM)에 인가되는 전압 레벨을 도시했다. 도 6과 도 7를 참조하면, 도 5의 로우 회로(510)와 컬럼 회로(520)가 프로그램 및 리드 동작시 어떻게 동작하는지를 더욱 명확히 이해할 수 있을 것이다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
310: 콘트롤러 320: 고전압 생성부
330: 음전압 생성부 340: 분배전압 생성부
350: 제1파워 게이트 360: 제2파워 게이트
370: 제3파워 게이트 380: 이-퓨즈 어레이 회로

Claims (12)

  1. 전원전압을 펌핑해 고전압을 생성하는 고전압 생성부;
    접지전압을 펌핑해 음전압을 생성하는 음전압 생성부;
    상기 전원전압을 전압분배해 분배전압을 생성하고, 생성된 분배전압을 리드 전압단으로 공급하는 분배전압 생성부;
    아이들 신호에 응답해 상기 고전압과 상기 분배전압 중 하나의 전압을 프로그램 전압단으로 공급하는 제1파워 게이트;
    상기 아이들 신호에 응답해 상기 음전압과 상기 접지전압 중 하나의 전압을 비활성화 전압단으로 공급하는 제2파워 게이트;
    상기 아이들 신호에 응답해 상기 접지전압과 상기 분배전압 중 하나의 전압을 활성화 전압단으로 공급하는 제3파워 게이트; 및
    상기 프로그램 전압단으로 공급된 전압을 프로그램전압으로 이용하고, 상기 분배전압단으로 공급된 전압을 리드전압으로 이용하고, 상기 활성화 전압단으로 공급된 전압을 활성화전압으로 이용하고, 상기 비활성화 전압단으로 공급된 전압을 비활성화전압으로 이용해 동작하는 이-퓨즈 어레이 회로
    집적회로.
  2. 제 1항에 있어서,
    상기 이-퓨즈 어레이 회로는
    다수의 로우와 다수의 컬럼으로 배열되며, 각각 이-퓨즈 소자와 스위치 소자를 포함하는 다수의 메모리 셀;
    상기 다수의 메모리 셀의 이-퓨즈 소자를 제어하기 위한 다수의 프로그램/리드 라인;
    상기 다수의 메모리 셀의 스위치 소자를 제어하기 위한 다수의 로우 라인;
    상기 다수의 메모리 셀의 스위치 소자를 통해 이-퓨즈 소자와 전기적으로 연결되는 다수의 컬럼 라인;
    프로그램 동작시에 선택된 로우에 대응하는 프로그램/리드 라인에 상기 프로그램 전압을 인가하고, 리드 동작시에 선택된 로우에 대응하는 프로그램/리드 라인에 상기 리드전압을 인가하고, 프로그램 및 리드 동작시에 선택된 로우에 대응하는 로우 라인에 상기 활성화전압을 인가하고, 프로그램 및 리드 동작시에 비선택된 로우에 대응하는 프로그램/리드 라인 및 로우 라인에 상기 비활성화전압을 인가하는 로우 회로; 및
    프로그램 및 리드 동작시에 선택된 컬럼에 대응하는 컬럼 라인에 상기 비활성화전압을 인가하는 컬럼 회로를 포함하는
    집적회로.
  3. 제 2항에 있어서,
    상기 로우 회로는
    상기 활성화전압과 상기 비활성화전압을 입력받아 동작하고, 상기 다수의 로우 라인 중 로우 어드레스에 의해 선택된 로우에 대응하는 로우 라인에는 상기 활성화전압을 인가하고 나머지 로우 라인들에는 상기 비활성화전압을 인가하는 로우 디코더;
    프로그램 동작시에는 상기 프로그램 전압을 공급하고, 리드 동작시에는 상기 리드 전압을 공급하는 전압 공급부; 및
    상기 로우 라인들 각각에 대응하며, 자신에 대응하는 로우 라인에 활성화 전압이 인가되어 있으면 상기 다수의 프로그램/리드 라인 중 자신에 대응하는 프로그램/리드 라인에 상기 전압 공급부로부터 공급되는 전압을 인가하고, 자신에 대응하는 로우 라인에 비활성화 전압이 인가되어 있으면 상기 다수의 프로그램/리드 라인 중 자신에 대응하는 프로그램/리드 라인에 상기 비활성화 전압을 인가하는 다수의 전압 변환부를 포함하는
    집적회로.
  4. 제 2항에 있어서,
    상기 컬럼 회로는
    컬럼 어드레스에 응답해 상기 다수의 컬럼 중 하나 이상의 컬럼 라인을 선택하는 컬럼 디코더; 및
    프로그램 및 리드 동작시에 상기 컬럼 디코더에 의해 선택된 컬럼 라인에 상기 비활성화전압을 인가하고, 리드 동작시에는 상기 선택된 컬럼 라인에 전류가 흐르는 것을 확인하여 데이터를 판별하는 센스앰프를 포함하는
    집적회로.
  5. 제 4항에 있어서,
    상기 컬럼 디코더는 선택되지 않은 컬럼 라인들을 접지시키는
    집적회로.
  6. 제 1항에 있어서,
    상기 전원전압의 레벨은 1~2V이고, 상기 고전압의 레벨은 3.5~4.5V이고, 상기 음전압의 레벨은 -1.5~-2.5V인
    집적회로.
  7. 로우 어드레스와 컬럼 어드레스, 리드 명령, 프로그램 명령 및 아이들 신호를 생성하는 콘트롤러;
    전원전압을 펌핑해 고전압을 생성하는 고전압 생성부;
    접지전압을 펌핑해 음전압을 생성하는 음전압 생성부;
    상기 전원전압을 전압분배해 분배전압을 생성하고, 생성된 분배전압을 리드 전압단으로 공급하는 분배전압 생성부;
    상기 아이들 신호에 응답해 상기 고전압과 상기 분배전압 중 하나의 전압을 프로그램 전압단으로 공급하는 제1파워 게이트;
    상기 아이들 신호에 응답해 상기 음전압과 상기 접지전압 중 하나의 전압을 비활성화 전압단으로 공급하는 제2파워 게이트;
    상기 아이들 신호에 응답해 상기 접지전압과 상기 분배전압 중 하나의 전압을 활성화 전압단으로 공급하는 제3파워 게이트; 및
    상기 프로그램 명령의 인가시에 상기 로우 어드레스와 상기 컬럼 어드레스에 의해 선택된 이-퓨즈 소자를 상기 프로그램 전압단으로 공급된 전압을 프로그램 전압으로 이용하여 프로그램하고, 상기 리드 명령의 인가시에 상기 리드 전압단으로 공급된 전압을 리드전압으로 이용해 상기 로우 어드레스와 상기 컬럼 어드레스에 의해 선택된 이-퓨즈 소자로부터 데이터를 리드하고, 상기 활성화 전압단으로 공급된 전압을 활성화전압으로 이용하고, 상기 비활성화 전압단으로 공급된 전압을 비활성화전압으로 이용하는 이-퓨즈 어레이 회로
    를 포함하는 집적회로.
  8. 제 7항에 있어서,
    상기 이-퓨즈 어레이 회로는
    다수의 로우와 다수의 컬럼으로 배열되며, 각각 이-퓨즈 소자와 스위치 소자를 포함하는 다수의 메모리 셀;
    상기 다수의 메모리 셀의 이-퓨즈 소자를 제어하기 위한 다수의 프로그램/리드 라안;
    상기 다수의 메모리 셀의 스위치 소자를 제어하기 위한 다수의 로우 라인;
    상기 다수의 메모리 셀의 스위치 소자를 통해 이-퓨즈 소자와 전기적으로 연결되는 다수의 컬럼 라인;
    프로그램 동작시에 선택된 로우에 대응하는 프로그램/리드 라인에 상기 프로그램 전압을 인가하고, 리드 동작시에 선택된 로우에 대응하는 프로그램/리드 라인에 상기 리드 전압을 인가하고, 프로그램 및 리드 동작시에 선택된 로우에 대응하는 로우 라인에 상기 활성화 전압을 인가하고, 프로그램 및 리드 동작시에 비선택된 로우에 대응하는 프로그램/리드 라인 및 로우 라인에 상기 비활성화 전압을 인가하는 로우 회로; 및
    프로그램 및 리드 동작시에 선택된 컬럼에 대응하는 컬럼 라인에 상기 비활성화전압을 인가하는 컬럼 회로를 포함하는
    집적회로.
  9. 제 8항에 있어서,
    상기 로우 회로는
    상기 활성화전압과 상기 비활성화전압을 입력받아 동작하고, 상기 다수의 로우 라인 중 상기 로우 어드레스에 의해 선택된 로우에 대응하는 로우 라인에는 상기 활성화 전압을 인가하고 나머지 로우 라인들에는 상기 비활성화 전압을 인가하는 로우 디코더;
    상기 프로그램 명령의 활성화시에는 상기 프로그램 전압을 공급하고, 상기 리드 명령의 활성화시에는 상기 리드 전압을 공급하는 전압 공급부; 및
    상기 로우 라인들 각각에 대응하며, 자신에 대응하는 로우 라인에 활성화 전압이 인가되어 있으면 상기 다수의 프로그램/리드 라인 중 자신에 대응하는 프로그램/리드 라인에 상기 전압 공급부로부터 공급되는 전압을 인가하고, 자신에 대응하는 로우 라인에 비활성화전압이 인가되어 있으면 상기 다수의 프로그램/리드 라인 중 자신에 대응하는 프로그램/리드 라인에 상기 비활성화 전압을 인가하는 다수의 전압 변환부를 포함하는
    집적회로.
  10. 제 8항에 있어서,
    상기 컬럼 회로는
    상기 컬럼 어드레스에 응답해 상기 다수의 컬럼 중 하나 이상의 컬럼 라인을 선택하는 컬럼 디코더; 및
    프로그램 및 리드 동작시에 상기 컬럼 디코더에 의해 선택된 컬럼 라인에 상기 비활성화 전압을 인가하고, 리드 동작시에는 상기 선택된 컬럼 라인에 전류가 흐르는 것을 확인하여 데이터를 판별하는 센스앰프를 포함하는
    집적회로.
  11. 제 10항에 있어서,
    상기 컬럼 디코더는 선택되지 않은 컬럼 라인들을 접지시키는
    집적회로.
  12. 제 7항에 있어서,
    상기 전원전압의 레벨은 1~2V이고, 상기 고전압의 레벨은 3.5~4.5V이고, 상기 음전압의 레벨은 -1.5~-2.5V인
    집적회로.
KR1020120148536A 2012-11-08 2012-12-18 이-퓨즈 어레이 회로를 포함하는 집적회로 KR102031075B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/672,408 US8817519B2 (en) 2012-11-08 2012-11-08 Integrated circuit including e-fuse array circuit
US13/672,408 2012-11-08

Publications (2)

Publication Number Publication Date
KR20140059686A true KR20140059686A (ko) 2014-05-16
KR102031075B1 KR102031075B1 (ko) 2019-10-15

Family

ID=50622241

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120148536A KR102031075B1 (ko) 2012-11-08 2012-12-18 이-퓨즈 어레이 회로를 포함하는 집적회로

Country Status (2)

Country Link
US (1) US8817519B2 (ko)
KR (1) KR102031075B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180012910A (ko) * 2016-07-27 2018-02-07 매그나칩 반도체 유한회사 Otp 메모리 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2762442T3 (es) 2009-10-26 2020-05-25 Borody Thomas J Novedosa terapia de combinación entérica
JP6126419B2 (ja) * 2012-04-30 2017-05-10 株式会社半導体エネルギー研究所 半導体装置、電子機器
KR20160048584A (ko) * 2014-10-24 2016-05-04 에스케이하이닉스 주식회사 반도체 장치
US10109362B2 (en) * 2016-10-17 2018-10-23 SK Hynix Inc. Semiconductor device and method for operating the same
US10878929B2 (en) * 2018-08-20 2020-12-29 Taiwan Semiconductor Manufacturing Company Ltd. eFuse circuit, method, layout, and structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000050452A (ko) * 1999-01-09 2000-08-05 김영환 앤티퓨즈의 프로그램/리드 장치를 갖는 리페어회로
KR20100082046A (ko) * 2009-01-08 2010-07-16 창원대학교 산학협력단 비동기식 멀티비트 ｏｔｐ 메모리 셀, 비동기식 멀티비트 ｏｔｐ 메모리 장치, 비동기식 멀티비트 ｏｔｐ 메모리 장치의 프로그램 방법 및 독출 방법
KR20110018990A (ko) * 2009-08-19 2011-02-25 삼성전자주식회사 파워 게이팅 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW419828B (en) * 1997-02-26 2001-01-21 Toshiba Corp Semiconductor integrated circuit
US6777757B2 (en) * 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
US7173851B1 (en) * 2005-10-18 2007-02-06 Kilopass Technology, Inc. 3.5 transistor non-volatile memory cell using gate breakdown phenomena
US7269047B1 (en) * 2006-03-06 2007-09-11 Kilopass Technology, Inc. Memory transistor gate oxide stress release and improved reliability

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000050452A (ko) * 1999-01-09 2000-08-05 김영환 앤티퓨즈의 프로그램/리드 장치를 갖는 리페어회로
KR20100082046A (ko) * 2009-01-08 2010-07-16 창원대학교 산학협력단 비동기식 멀티비트 ｏｔｐ 메모리 셀, 비동기식 멀티비트 ｏｔｐ 메모리 장치, 비동기식 멀티비트 ｏｔｐ 메모리 장치의 프로그램 방법 및 독출 방법
KR20110018990A (ko) * 2009-08-19 2011-02-25 삼성전자주식회사 파워 게이팅 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180012910A (ko) * 2016-07-27 2018-02-07 매그나칩 반도체 유한회사 Otp 메모리 장치

Also Published As

Publication number Publication date
US20140126318A1 (en) 2014-05-08
US8817519B2 (en) 2014-08-26
KR102031075B1 (ko) 2019-10-15

Similar Documents

Publication Publication Date Title
KR102031075B1 (ko) 이-퓨즈 어레이 회로를 포함하는 집적회로
EP0713164B1 (en) A reference circuit
TW201432678A (zh) 用於讀取電阻式隨機存取記憶體（ｒｒａｍ）單元的系統和方法
JP2001229687A (ja) 電圧レギュレータ回路および半導体メモリ装置
KR102047958B1 (ko) 저항성 메모리 장치 및 이의 프로그램 방법
US9263149B2 (en) Semiconductor device with OTP memory cell
US8817518B2 (en) E-fuse array circuit and programming method of the same
KR20140080945A (ko) 비휘발성 메모리 장치
TWI733333B (zh) 提供低紋波電壓信號的系統與方法及記憶體系統
JP2012038398A (ja) 半導体記憶装置
KR20150050880A (ko) 전압 레귤레이터 및 바이어스 전류 조절 장치
US9064591B2 (en) Semiconductor device with OTP memory cell
KR20140029952A (ko) 메모리 장치 및 집적회로
US20130279282A1 (en) E-fuse array circuit
KR20150022241A (ko) 반도체 메모리 장치
US7826284B2 (en) Sense amplifier circuit and method for semiconductor memories with reduced current consumption
JP2007004887A (ja) 半導体記憶装置
KR101086858B1 (ko) 라이트 전압을 생성하는 비휘발성 반도체 메모리 회로
KR100926676B1 (ko) 2-트랜지스터 ｏｔｐ 메모리 셀을 포함하는 ｏｔｐ 메모리장치
US8559260B2 (en) Regulator circuit and semiconductor memory device including the same
US8879298B2 (en) E-fuse array circuit
US5696461A (en) Power-on reset circuit
JP6908762B1 (ja) パワーダウン検出回路および半導体記憶装置
US20110051506A1 (en) Flexible multi-pulse set operation for phase-change memories
JP6163817B2 (ja) 不揮発性メモリセルおよび不揮発性メモリ

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right