KR20140059143A - 송신 회로를 갖는 구동 회로 및 동작 방법 - Google Patents
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 51
- 238000011017 operating method Methods 0.000 title 1
- 239000003990 capacitor Substances 0.000 claims abstract description 69
- 238000000034 method Methods 0.000 claims abstract description 24
- 230000008878 coupling Effects 0.000 claims abstract description 9
- 238000010168 coupling process Methods 0.000 claims abstract description 9
- 238000005859 coupling reaction Methods 0.000 claims abstract description 9
- 238000005036 potential barrier Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 19
- 238000011156 evaluation Methods 0.000 claims description 11
- 101100286980 Daucus carota INV2 gene Proteins 0.000 claims description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 claims description 4
- 238000009413 insulation Methods 0.000 description 10
- 230000002441 reversible effect Effects 0.000 description 8
- 230000000875 corresponding effect Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000008054 signal transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
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- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/46—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes without control electrode or semiconductor devices without control electrode
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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Abstract
용량성 능동 송신 소자가 제 1 및 제 2 전위측 사이에 용량 결합을 갖는 상태에서 신호를 제 1 접지 전위를 갖는 제 1 전위측으로부터 제 2 접지 전위를 갖는 제 2 전위측으로 전위 장벽을 가로질러 송신하는 송신 회로를 갖는 구동 회로 및 방법이 제공된다. 이 경우에, 송신 소자는 정확히 1개 또는 2개의 분기를 가지며, 이는 그의 부분에 대해 제 1 및 제 2 부분 분기를 각각 갖고, 제 1 및 제 2 전위측 사이의 용량 결합은 복수의 제 1 및 제 2 고전압 커패시터를 포함하는 직렬 회로에 의해 각각의 부분 분기에 형성되며, 이는 차례로 제 2 전위측 상에 할당된 커패시터를 갖는 직렬 회로를 각각 형성하고, 각각의 송신 분기 내에서 신호는 제 1 부분 분기에 직접 존재하며 제 2 인버터를 통해 제 2 부분 분기에 존재하고, 2개의 분기의 경우에, 입력에서의 신호는 온 송신 분기에 직접 존재하며 제 1 인버터를 통해 오프 송신 분기에 존재한다.
Description
본 발명은 전력 반도체 모듈의 구동 회로에 사용되는 것과 같은 신호를 전위 장벽을 가로질러 송신하는 송신 회로를 갖는 구동 회로를 설명한다.
종래 기술은 특히 독일 특허 제10 2010 018 997 A1호에 의해 형성된다. 이는 변압기가 일차측과 이차측 사이에 용량 결합을 갖는 상태에서 신호를 제 1 접지 전위를 갖는 일차측으로부터 각각의 제 2 접지 전위를 갖는 적어도 하나의 이차측으로 송신하는 송신 회로를 갖는 구동 회로를 개시한다. 그 경우에, 변압기는 2개의 분기, 즉 온 송신 분기 및 오프 송신 분기를 가지며, 이는 그들에 대해 제 1 부분 분기 및 제 2 부분 분기를 각각 가지며, 일차측과 이차측 사이의 용량 결합은 고전압 커패시터에 의해 각각의 부분 분기에서 달성된다. 본 발명에 따른 방법에 따르면, 각각의 송신 분기에서, 신호는 거기서 제 1 부분 분기의 제 1 HV 커패시터를 통해 전류 흐름을 발생시키며 제 2 부분 분기의 제 2 HV 커패시터를 통해 반대 전류 흐름을 발생시킨다. 각각의 전류 흐름은 이차측 상에서 검출되며 부분 분기 둘 다에 공통이고 일차측 입력 신호를 이차측 상에 재구성하는 평가 회로에 공급된다.
본 발명은 제 1 전위측과 제 2 전위측 사이의 전압 차이가 개별 고전압 커패시터의 절연 강도보다 더 높은 전위 장벽을 가로질러 신호가 또한 송신될 수 있는 방법으로 알려진 송신 회로를 개발하며, 그러한 송신 회로를 동작시키는 방법을 특정하는 목적에 기초한다.
이러한 목적은 청구항 1의 특징을 포함하는 전력 전자 시스템 및 청구항 12의 특징을 포함하는 방법에 의해 본 발명에 따라 달성된다. 바람직한 실시예는 각각의 종속항에 기재된다.
본 발명은 용량성 능동 송신 소자가 제 1 및 제 2 전위측 사이에 용량 결합을 갖는 상태에서 신호를 제 1 접지 전위를 갖는 제 1 전위측으로부터 제 2 접지 전위를 갖는 제 2 전위측으로 전위 장벽을 가로질러 송신하는 송신 회로를 갖는 구동 회로를 포함하고, 송신 소자는 정확히 1개 또는 2개의 분기, 이와 같이 단지 온 송신 분기 또는 온 송신 분기 및 오프 송신 분기를 가지며, 이는 그들에 대해 제 1 및 제 2 부분 분기를 각각 갖고, 제 1 및 제 2 전위측 사이의 용량 결합은 복수의 제 1 및 제 2 고전압 커패시터를 포함하는 직렬 회로에 의해 각각의 부분 분기에 형성되고, 이는 차례로 제 2 전위측 상의 할당된 커패시터를 갖는 직렬 회로를 각각 형성하고, 각각의 송신 분기 내에서 신호는 제 1 부분 분기에 직접 존재하며 제 2 인버터를 통해 제 2 부분 분기에 존재하며, 2개의 분기의 경우에 입력에서의 신호는 온 송신 분기에 직접 존재하며 제 1 인버터를 통해 오프 송신 분기에 존재한다
제 1 및 제 2 고전압 커패시터와 동일한 수의 밸런싱 커패시터를 갖는 추가 용량성 전압 분배기가 분기의 제 1 및 제 2 고전압 커패시터와 병렬로 배열되며, 밸런싱 커패시터 및 할당된 고전압 커패시터의 중간 전위 각각은 제너 다이오드 보상 회로에 의해 연결되면 유리한 것으로 입증된다.
더욱이, 제너 다이오드 보상 회로는 그의 애노드 또는 캐소드에 의해 서로 연결되는 2개의 제너 다이오드를 포함하는 2개의 각각의 직렬 회로로 구현되며 그의 캐소드 또는 애노드는 밸런싱 커패시터의 각각의 중간 전위 및 고전압 커패시터의 할당된 중간 전위에 연결되면 유리한 것으로 입증된다.
또한, 밸런싱 커패시터를 포함하는 직렬 회로가 제 1 및 제 2 전위측의 공급 전위에 연결되면 유리할 수 있다.
특히, 전압 제한 회로가 각각의 밸런싱 커패시터와 병렬로 연결되면 유리하다.
더욱이, 상부 및 하부 연결을 갖는 전압 제한 회로는 추가 제너 다이오드를 포함하는 직렬 회로 및 병렬 연결 전압 제한 회로로 구성되며, 그의 소스는 하부 연결에 연결되고, 그의 드레인은 전압 제한 회로의 상부 연결에 연결되며 그의 게이트는 첫번째로 직렬 회로의 제 1 제너 다이오드의 캐소드에 및 두번째로 저항을 통해 직렬 회로의 제 1 제너 다이오드의 애노드에 연결되면 유리할 수 있다.
원칙적으로, 제 1 접지 전위를 갖는 제 1 전위측으로부터 제 2 접지 전위를 갖는 제 2 전위측으로의 전체 전체 차이는 고전압 커패시터의 절연 강도보다 더 크며 동시에 또는 대안적으로 전체 전위 차이는 기판에 대해 제 2 전위측의 절연 강도보다 더 크면, 각각의 구성요소는 각각의 경우에 복수의 상호 전기 절연 기판 상에 모놀리식 집적 방식으로 배열되면 구동 회로에 유리한 것으로 입증된다. 이 경우에, 제너 다이오드 보상 회로의 중심점이 접지 전위에 도전 연결되면 더욱 유리하다.
이것은 각각의 구성요소가 2개의 기판 상에 배열되고 이 경우에 제 1 전위측의 구성요소가 제 1 기판 상에 배열되며 제 2 전위측의 구성요소가 제 2 기판 상에 배열된다는 점에서 유리하게 구성될 수 있다. 대안적으로, 각각의 구성요소는 2개보다 많은 기판 상에 배열될 수 있으며, 이 경우에 제 1 전위측의 구성요소는 제 1 기판 상에 배열될 수 있고, 제 2 전위측의 구성요소는 제 2 기판 상에 배열될 수 있으며, 고전압 커패시터 및 할당된 전압 제한 회로는 각각 전용의 추가 기판 상에 배열될 수 있다. 이 경우에, 각각의 기판이 멀티칩 모듈 내에 배열되면 특히 바람직하다.
본 발명에 따른 방법은 입력 신호를 제 1 전위측에서 포함하고, 송신 소자의 입력에서의 입력 신호는 온 송신 분기에 직접 인가되고, 각각의 송신 분기에서, 신호는 거기서 제 1 부분 분기의 제 1 고전압 커패시터를 통해 전류 흐름을 발생시키며 제 2 부분 분기의 제 2 고전압 커패시터를 통해 반대 전류 흐름을 발생시키고, 이 각각의 전류 흐름은 이차측 상에서 검출되고 부분 분기 둘 다에 공통이고 입력 신호를 제 2 전위측 상에 재구성하는 평가 회로에 공급되며, 제너 다이오드 보상 회로와 결합되는 전류 제한 회로는 각각의 고전압 커패시터를 가로질러 강하되는 부분 전압을 제한한다.
이 경우에, 또한 송신 소자의 입력에서의 일차측 입력 신호가 온 송신 분기에 직접 인가되며 반전된 방식으로 오프 송신 분기에 인가되면 유리할 수 있다.
본 발명의 상이한 구성은 개선을 달성하기 위해 개별적으로 또는 임의의 결합으로 실현될 수 있다는 것은 말할 필요도 없다. 특히, 상기 언급되고 설명된 특징은 본 발명의 범위로부터 벗어나지 않으면서, 표시된 결합으로 뿐만 아니라, 다른 결합으로 또는 그들끼리만 사용될 수 있다.
본 발명의 유리한 상세 및 특징은 본 발명에 따른 전력 반도체 회로 또는 도 1 내지 도 7에 예시된 바와 같은 그의 부분의 예시적 실시예의 이하의 기재에서 더 설명된다.
도 1은 모놀리식 집적 구동 회로를 갖는 블록도를 도시한다.
도 2는 본 발명에 따른 모놀리식 집적 구동 회로의 실시예의 블록도를 도시한다.
도 3은 제 1 전위측으로부터 제 2 전위측으로 2개의 분기를 갖는 송신 소자의 기초 회로를 도시한다.
도 4는 제 2 전위측으로부터 제 1 전위측으로 1개의 분기만을 갖는 송신 소자의 기초 회로를 도시한다.
도 5는 본 발명에 따른 방법의 시뮬레이션 결과를 도시한다.
도 6은 중간 전위의 능동 전압 제한과 함께 제 1 전위측으로부터 제 2 전위측으로의 송신 소자의 기초 회로를 도시한다.
도 7은 송신 소자의 추가 실시예를 도시한다.
도 2는 본 발명에 따른 모놀리식 집적 구동 회로의 실시예의 블록도를 도시한다.
도 3은 제 1 전위측으로부터 제 2 전위측으로 2개의 분기를 갖는 송신 소자의 기초 회로를 도시한다.
도 4는 제 2 전위측으로부터 제 1 전위측으로 1개의 분기만을 갖는 송신 소자의 기초 회로를 도시한다.
도 5는 본 발명에 따른 방법의 시뮬레이션 결과를 도시한다.
도 6은 중간 전위의 능동 전압 제한과 함께 제 1 전위측으로부터 제 2 전위측으로의 송신 소자의 기초 회로를 도시한다.
도 7은 송신 소자의 추가 실시예를 도시한다.
원칙적으로, 제 1 전위측으로부터 제 2 전위측으로의 1개 또는 2개의 분기에 대한 송신 소자의 모든 필수 부분은 동일하다. 그러므로, 예시적 실시예에서, 비록 각각의 예는 상이한 실시예를 도시할지라도, 제 1 전위측으로부터 제 2 전위측으로, 즉 예를 들어 일차측으로부터 이차측으로의 송신에 적용되는 모든 진술은 또한 반대 방향에, 즉 이차측으로부터 일차측으로 동일한 방식으로 동의어적으로 적용된다.
본 발명을 설명하기 위해, 도 1은 종래 기술에 따른 모놀리식 집적 구동 회로(10), 및 그것에 의해 구동될 수 있는 하프 브리지 회로(70)를 갖는 블록도를 도시한다. 이 하프 브리지 회로(70)는 TOP 파워 스위치(72) 및 BOT 파워 스위치(74)를 가지며, 스위치들은 이 경우에 다이오드가 병렬로 역방향 연결된 상태에서 IGBT로 각각 구현된다. BOT 파워 스위치(74)는 BOT 이차측의 기준 전위(gnd_bot)에 있으며, 이 기준 전위는 작은 라인 인덕턴스를 갖는 응용에서 예를 들어 구동 회로(10)의 일차측의 기준 전위(gnd_pri)와 실질적으로 동일하다.
구동 회로(10) 자체는 펄스 발생 회로(22)를 갖는 구동 논리 유닛(20), 순방향 변압기(30), 즉 일차측으로부터 이차측으로의 송신 소자와, 하류 TOP 이차측(40), 및 제 2 순방향 변압기(50)와 하류 BOT 이차측(60)을 가지며, 각각의 순방향 변압기는 종래 기술에 따른 용량성 변압기로 구현된다.
도 2는 온 송신 분기(82), 기본적으로 동일한 오프 송신 분기(83) 및 이 송신 분기의 하류에 연결된 공통 신호 평가 회로(84)를 갖는 순방향 변압기(80)와 본 발명에 따른 모놀리식 집적 구동 회로의 관련 부분을 갖는 블록도를 도시한다. 송신되는 신호는 온 송신 분기(82)에 직접 인가되며 상류 제 1 인버터(INV1)에 의해 오프 송신 분기(83)에 인가된다. 따라서, 순방향 변압기는 신호를 구동 회로 내의 제 1 전위(gnd_pri)을 갖는 일차측으로부터 제 2 전위(gnd_sek)를 갖는 이차측으로 송신한다.
도면은 마찬가지로 역방향 변압기(90), 즉 이차측으로부터 일차측으로의 송신 소자를 도시하며, 역방향 변압기는 기본적으로 순방향 변압기와 상보적으로 구성된다. 역방향 변압기는 예를 들어 센서 또는 상태 신호를 이차측으로부터 일차측으로 송신하는데 적합하다. 역방향 변압기(90)는 순방향 변압기(80)와 유사하게 온 송신 분기(92)로 구성되지만, 어떤 오프 송신 분기(93)도 갖지 않는다. 마찬가지로, 그것은 하류 신호 평가 회로(94)를 가지며, 하류 신호 평가 회로는 일부 구성에서 절대적으로 필요한 것은 아니다. TOP 이차측 상에 발생되는 일부 신호의 일차측 평가에 대해, 전체 길이를 갖는 이러한 신호를 일차측에 송신하는 것이 필요하지 않으며; 짧은 송신 펄스 또는 짧은 송신 펄스의 반복 시퀀스는 여기서 충분할 수 있다. 그러므로, 오프 송신 분기는 여기서 생략되었다.
도 3은 제 1 인버터(INV1), 온 송신 분기(82) 및 동일한 오프 송신 분기(83) 및 또한 신호 평가 회로(84)로 구성되는 순방향 변압기(80)의 기초 회로를 도시한다. 송신 분기 둘 다가 동일하게 구성되므로, 온 송신 분기만이 상세히 예시되며, 이하의 일반적 진술은 송신 분기 둘 다에 적용된다.
각각의 송신 분기는 일차측 회로 부분, 이차측 회로 부분 및 각각의 경우에 x = 1...n이며, 여기서 및 이하 또한 HV 커패시터로 표시되는 n 직렬 연결 고전압 커패시터(C1x, C3x)로 구성되며, 커패시터는 2개의 회로 부분을 연결한다. 일차측 회로 부분은 2개의 브리지 회로(M1, M2 및 M3, M4)를 가지며, 각각은 n-채널형의 하나의 트랜지스터(M1, M3) 및 p-채널형의 하나의 트랜지스터(M2, M4)를 갖는다. n-채널 트랜지스터(M1, M3)의 소스 연결은 일차측 기준 전위(gnd_pri)에 연결되며 p-채널 트랜지스터(M2, M4)의 소스 연결은 일차측 공급 전압(vdd_pri)에 연결된다. 제 1 브리지 회로의 트랜지스터(M1, M2)의 게이트 연결은 순방향 변압기(80)의 입력(IN)에 직접 연결된다. 제 2 브리지 회로의 트랜지스터(M3, M4)의 게이트 연결은 제 2 인버터(INV2)의 출력에 연결되며, 그의 입력은 순방향 변압기(80)의 입력(IN)에 연결된다. HV 커패시터(C1x)를 포함하는 직렬 회로는 첫번째로 제 1 브리지 회로(M1, M2)의 출력(a1)에 연결되며 두번째로 제 1 이차측 노드(a2)에 연결된다. 제 1 브리지 회로(M1, M2), HV 커패시터(C1x)를 포함하는 직렬 회로 및 제 1 이차측 노드(a2)는 후자의 연결에 따라, 제 1 부분 분기를 형성한다. 제 2 부분 분기는 기본적으로 동일한 구성이며 제 2 이차측 노드(b2)의 연결에서만 제 1 부분 분기와 다르다.
이차측 노드(a2, b2)의 연결은 다음과 같으며 제 1 비교기(COMP1)에 연결된다. 추가 커패시터(C2, C4)의 제 1 연결은 할당된 노드(a2, b2)에 연결되는 한편, 제 2 연결은 이차측의 공급 전압(vdd_hs)에 연결된다. 이차측 노드(a2)는 제 1 비교기(COMP1)의 반전 입력(IN-)에 연결된다. 이차측 노드(b2)는 제 1 비교기(COMP1)의 비반전 입력(IN+)에 연결된다. 저항(R1, R2 및 R3, R4)은 각각 이차측의 공급 전압(vdd_hs)과 이차측의 기준 전위(gnd_hs) 사이에서 전압 분배기를 형성하며, 그의 중심점은 할당된 노드(a2, b2)에 연결된다. 2개의 제너 다이오드(Z1, Z2 및 Z3, Z4) 및 저항(R5 및 R6)을 각각 포함하는 직렬 회로는 전압 분배기와 병렬로 연결되며 이 각각의 회로의 중심점은 차례로 노드에 연결된다. 제 1 비교기(COMP1)의 출력(OUT_ON)은 동시에 대응하는 온 송신 분기(82)의 출력이며 신호 평가 회로(84)의 할당된 입력에 연결된다.
HV 커패시터(C1x, C3x)를 포함하는 직렬 회로의 커패시턴스 대 각각의 노드(a2, b2)의 이차측 연결의 할당된 추가 커패시터(C2, C4)의 커패시턴스의 비율은 그의 커패시턴스가 C1tot/C2 = C3tot/C4 << 1과 같이 작용하도록 선택되는 것이 유리하며, 각각의 직렬 회로의 전체 커패시턴스(C1tot, C3tot)는 다음과 같다:
C1tot =(C11*C12* ... *C1n)/(C11+C12+ ... +C1n) 및
C3tot =(C31*C32* ... *C3n)/(C31+C32+ ... +C3n).
본 발명에 따르면, 직렬 연결 HV 커패시터(C1x, C3x)의 파괴 전압의 합은 이차측 공급 전압(vdd_sek)과 일차측 기준 전위(gnd_pri) 사이에서 발생하는 최대 전위 차이보다 더 크다. 어떤 과도 전압도 이차측 노드(a2, b2)에서, 즉 일차측 및 이차측 기준 전위 및 공급 전압 사이에서 발생하지 않는 한, 본 발명에 따른 송신 방법의 맥락에서, 송신 분기는 정상 상태에 있다. 그 다음, 이차측 기준 전위(gnd_sek)에 대한 이차측 노드(a2, b2)에서의 전위는 전압 분배기(R1, R2 및 R3, R4)에 의해 및 이차측 공급 전압(vdd_sek)의 레벨에 의해 결정된다. 전압 분배기는 정상 상태 평형에서, 제 1 이차측 노드(a2)에서의 전위가 제 2 이차측 노드(b2)에서의 전위보다 약간 더 높도록(예를 들어 200 mV) 설계된다. 이것은 그의 출력(OUT_ON)이 로우 상태 "OFF"에 존속하는 방식으로 제 1 비교기(COMP1)가 정상 상태 평형에서 구동되는 것을 보장한다.
더욱이, 전압 분배기(R1, R2 및 R3, R4)는 이차측 노드(a2, b2)에서의 전위가 이차측 공급 전압(vdd_sek)의 거의 반에 대응하도록 구성된다. 이차측 노드(a2, b2) 각각의 연결 내의 추가 구성요소(Z1, R5, Z2 및 Z3, Z4, R6)는 과도 전압이 이 노드(a2, b2)에서 발생하면 전위의 가능한 쵸핑을 상부값 및 하부값에 각각 제한한다. 이 경우에, 제너 다이오드(Z1..Z4)의 제너 전압은 이차측 노드(a2, b2)에서의 전위가 특정 전압 윈도우 내의 값을 단지 추정할 수 있는 방식으로 각각 선택된다.
전력 하프 브리지의 스위칭 동작에 의해 야기되는, 일차측 및 이차측 기준 전위 사이의 일시적으로 빠른 플러스 전압 변경의 경우에, 전압은 용량성 전압 분배기 규칙에 따라 각각의 송신 분기의 직렬 연결 커패시터를 가로질러 분배된다. 노드(X1x)에서, x = 1...n-1, n-1이며 중간 전위가 발생된다. 커패시터(C1x 및 C2 및 각각 C3x 및 C4)의 적절한 치수화가 주어지면, 변경 전압은 노드(X1x 및 a2 및 각각 X3x 및 b2)를 가로질러 거의 균일하게 분배되며, 그 결과 vdd_sek와 gnd_pri 사이에 현재 존재하는 전압의 n번째 부분에 거의 대응하는 전압은 각각의 커패시터를 가로질러 강하된다. 커패시터에 의해 생성되는 전압 분배는 커패시터가 저장 전하를 유지하므로, 시간에 따른 전압 변경의 강하 후에도 유지된다.
송신 분기를 통한 HV 커패시터(C1x, C3x)에서의 전하 전송에 의한 본 발명에 따른 신호 송신은 이차측의 기준 전위(gnd_sek)가 일차측의 기준 전위(gnd_pri)보다 고정적으로 더 높거나, 동일하거나 보다 낮은지에 관계없이 수행된다.
본 발명에 따른 방법에 따르면, 순방향 변압기(82)의 입력(IN)에 존재하는 입력 신호는 온 송신 분기(82)의 입력에 직접 인가되며 반전된 방식으로 오프 송신 분기(83)의 입력에 인가된다. 온 및 오프 송신 분기(82, 83)의 동일한 실시예 때문에, 온 송신 분기의 기능만이 아래에 상세히 설명된다. 이에 대한 설명으로서, 도 5는 TOP 이차측의 플러스 기준 전위(gnd_sek) = 600V의 경우에, 2개의 직렬 연결 HV 커패시터, 즉 n = 2를 갖는 실시예에 대한 연관된 시뮬레이션 결과를 도시한다. 이 경우에, 일차측의 기준 전위(gnd_pri)는 예를 들어 접지 전위(0V)에 있다. 직사각형 신호는 신호 파형으로서 선택되었다. 입력(IN)에서의 신호, 노드(X11, X31 및 a2, b2)에서의 전위 프로파일 및 온 송신 분기의 출력(OUT_ON)에서의 신호가 각각 예시된다. 이루어진 진술은 서로 교환되는 플러스 및 마이너스 입력 신호 에지와 단지 동일한 방식으로 오프 송신 분기에 적용된다.
입력(IN)에서의 플러스 신호 에지의 경우에, 제 1 n-채널 트랜지스터(M1)는 스위칭 온되며 제 1 p-채널 트랜지스터(M2)는 스위칭 오프된다. 따라서, 제 1 일차측 노드(a1)에서의 전위는 일시적인 방식으로, 일차측 공급 전압(vdd_pri)에 가까운 전압으로부터 접지 전위(gnd_pri)에 가까운 전압으로 하강된다. 이러한 전압 변경 동안, 일반식 IC = C*dUC/dt에 대응하는 전류(IC1)는 HV 커패시터(C11, C12)를 통해 이차측으로부터 일차측으로 흐르며 이차측 노드(a2)에서의 전위를 용량성 전압 분배기 규칙에 따라, 예를 들어 400mV만큼 내린다(도 5, 부분 I 참조). 동시에, 제 2 인버터(INV2)는 마이너스 신호 에지를 제 2 브리지 회로(M3, M4)에 인가하며, 그의 결과로서 제 2 n-채널 트랜지스터(M3)는 스위칭 오프되며 제 2 p-채널 트랜지스터(M4)는 스위칭 온된다. 결과적으로, 제 2 일차측 노드(b1)에서의 전위는 일시적인 방식으로, 접지 전위(gnd_pri)에 가까운 전압으로부터 일차측 공급 전위(vdd_pri)에 가까운 전압으로 상승한다. 전압 변경 동안, 전류(IC3)는 HC 커패시터(C31, C32)를 통해 일차측으로부터 이차측으로 흐르며 이차측 노드(b2)에서의 전위를 예를 들어 400mV만큼 올린다(도 5, 부분 I 참조). 반대 기호를 갖는 전위 쵸핑의 결과로서, 이차측 노드(a2)에서의 전위는 이제 이차측 노드(b2)에서의 전위 미만이며, 그의 결과로서 순방향 변압기의 출력(OUT_ON)은 값 하이 "온"을 추정한다. 과도 전압의 종료 후에, 이차측 노드에서의 전위는 저항성-용량성 노드 임피던스에 따른 시정수에 따라 지수적으로 그의 고정값에 근접한다(도 5, 부분 II 참조). 부분 II Ta2 및 Tb2 내의 지수적으로 강하하는 프로세스의 시정수는 대응하는 노드(a2 및 b2) 각각의 충전을 반전시킬 시에 포함되는 모든 저항성 및 용량성 성분을 결합한다. 어떤 스위치 오프 에지도 입력(IN)에서 나타나지 않는 한, 방전 프로세스는 고정 기본 상태까지 독립적으로 진행한다(도 5, 부분 IV 참조). 제 1 이차측 노드(a2)가 제 2 이차측(b2)보다 더 높은 전위에 있는 정도까지, 예를 들어 500ns 후에 방전 프로세스가 강하되었다면, 송신 분기의 출력(OUT_ON)은 다시 로우로 스위칭된다(도 5, 부분 III 참조).
300V의 중간 전위는 일차측과 이차측 사이에 전압을 설정하는 동안 노드(X11, X31)에 설정되어 있다. 노드(a1, b1)에서의 스위칭 신호 에지에 의해 야기되는 전위 변화는 상승 및 하강 에지에 대해, 시뮬레이션에서 거의 5V에 이른다.
입력(IN)에서의 신호의 마이너스 에지는 온 송신 분기(82)의 출력 신호를 야기하는 것이 아니라(도 5, 부분 V 참조), 오히려 대응하는 신호(예시되지 않은)를 오프 송신 분기(83)에서 발생시킨다. 정상 상태 평형에 아직 도달되지 않았다면, 마이너스 신호 에지는 로우 레벨을 제 1 비교기(COMP1)의 출력(OUT_ON)에서 직접 초래한다(도 5, 부분 VI 참조). 입력(IN)에서의 신호의 플러스 에지는 정상 상태 평형이 이차측 노드(a2, b2)에 이미 설정되어 있었는지에 관계없이, 하이 레벨을 온 송신 분기(82)의 출력(OUT_ON)에서 항상 초래하는 것은 마찬가지로 진실이다. 그러므로, 입력(IN)에서의 각각의 에지는 상기 상태가 이미 존재하지 않는다면 상관 스위칭 상태를 출력(OUT_ON)에서 항상 초래한다. 따라서, 고주파 펄스 시퀀스가 또한 송신될 수 있다.
추가 시뮬레이션은 이차측의 기준 전위(gnd_sek)가 일차측의 기준 전위(gnd_pri)보다 고정적으로 더 높거나, 동일하거나 보다 더 낮은지에 관계없이 HV 커패시터에서의 전하 전송에 의한 신호 송신이 달성되는 것을 나타낸다. 동시에 또는 연달아 BOT 스위치가 스위칭 온 또는 오프되며 TOP 스위치가 스위칭 온 또는 오프되는 파워 스위치의 스위칭 동작 동안, 하프 브리지의 출력에서의 전압은 예를 들어 10kV/㎲의 단위 시간 당 빠른 변경(과도 전압)에 따라 상승 또는 하강된다. 이차측의 기준 전위(gnd_sek)는 동일한 범위까지 동시에 상승한다. 이 단계 동안, 송신 분기(82, 83) 및 따라서 전체 순방향 변압기(80)를 통한 신호 송신이 가능하지 않으며 바람직하지 않다.
본 발명에 따른 순방향 변압기를 통해 일차측으로부터 이차측으로의 신호의 송신은 다음과 같이 요약될 수 있다. 플러스 입력 신호 에지의 경우에, 특정 길이의 플러스 펄스는 온 송신 분기(82)의 출력(OUT_ON)에서 발생되며 신호 평가 회로(84)에 의해 검출된다. 순방향 변압기(80)의 출력(OUT)은 그 결과 스위치 온 상태, 예를 들어 하이에 설정되며, 이는 또한 신호의 종료 후에 출력(OUT_ON)에 존재한다. 오프 송신 분기(83)의 출력(OUT_OFF)은 로우에 잔존한다. 마이너스 입력 신호 에지의 경우에, 특정 길이의 플러스 펄스는 오프 송신 분기(83)의 출력(OUT_OFF)에서 발생되며 마찬가지로 신호 평가 회로(84)에 의해 검출된다. 순방향 변압기(82)의 출력(OUT)은 그 결과 재설정된다. 온 송신 분기(82)의 출력(OUT_ON)은 로우에 잔존한다. 입력(IN)에서의 전체 길이의 신호는 TOP 이차측(40)에 송신 및 전송된다. 어떤 신호도 일차측 기준 전위(gnd_pri)와 이차측 기준 전위(gnd_sek) 사이의 높은 과도 전압 동안 송신되지 않는다. 송신 분기의 출력(OUT_ON, OUT_OF)은 로우 상태에 잔존하거나 로우 상태에 재설정된다. 순방향 변압기(80)의 출력(OUT)에서의 저장된 상태가 유지된다.
신뢰가능한 검출에 충분한 펄스 길이, 예를 들어 500ns를 순방향 변압기의 출력에서 달성하기 위해, 노드(a2 및 b2)에서의 방전 시정수는 충분히 높아야 한다. 이것은 노드(a2 및 b2)에서의 저항성 및 용량성 부하에 의해 결정된다. 회로의 공간 절약 모놀리식 집적에 대해, 노드(a2 및 b2)의 다수의 필요한 용량성 부하는 그것이 회로의 HV 커패시턴스과 비교하여 단위 커패시턴스 당 훨씬 더 작은 면적 요건을 가지므로, 저전압 커패시터(C2 및 C4)에 의해 실현되어야 하는 것이 바람직하다. 동시에, 일차측과 이차측 사이의 용량 결합은 최소화되도록 의도된다. 그러므로, 상술한 조건(C1tot/C2 = C3tot/C4 << 1)이 충족되어야 한다. 생산 지시 때문에, 송신 분기의 직렬 연결 커패시터는 반드시 동일한 커패시턴스값을 갖지 않으므로, 불균일한 전압 분포는 중간 전위 노드(X11 내지 X1n-1 및 X31 내지 X3n-1)에서 불가피하게 발생한다. 전압이 절연 강도를 하나의 또는 복수의 HV 커패시터에서 초과하는 것을 방지하기 위해, 상기 커패시터를 가로질러 전압을 제한하는 것에 대해 대비하는 것이 필요하다.
도 4는 도 3과 유사하게, 본 발명에 따른 역방향 변압기(90)의 기초 회로를 도시하며, 이는 여기서 온 송신 분기(92)로만 구현된다. 참조 기호는 반대 송신을 식별하기 위해, "r"이 각 경우에 부가된 상태에서 도 3의 것에 대응한다.
도 3에 따른 순방향 변압기 분기의 기초 회로는 도 6에 따른 실시예에서 상술힌 전압 제한 회로(SPB)에 의해 부가적으로 확장된다. 예로서, n = 2가 여기서 가정되며, 즉 2개의 HV 커패시터가 각각의 송신 분기에서 직렬로 연결된다고 가정된다. 중간 전위 노드(X11 및 X31)는 각각의 경우에 반대 극성으로 직렬로 연결되는 2개의 제너 다이오드를 통해 상기 공통 노드(Y)에 링크되며, 상기 공통 노드는 차례로 vdd_pri와 vdd_sek 사이에 밸런싱 커패시터(C5, C6)를 갖는 추가 용량성 전압 분배기의 중심점을 형성한다. 더욱이, 송신 회로는 각각의 HV 커패시터, 예를 들어 도 6에서: C5 및 C6를 가로질러 전압 제 회로를 포함하며, 여기서 상부 전압 제한 회로는 이차측 동작 전압 전위(vdd_sek) 및 노드(Y)에 연결되며 하부 전압 제한 회로는 노드(Y) 및 일차측 동작 전압 전위(vdd_pri)에 연결된다. 전압 제한 회로는 동일하게 구성되고 동일한 극성의 제너 다이오드를 번호 y Z5y, Z6y로 포함하는 직렬 회로로 구현되는 제어 다이오드 보상 회로로 구성되고, y = 1...m이며, 각각의 가장 높은 제너 다이오드(Z5m, Z6m)의 캐소드는 상부 연결에 연결되며 가장 낮은 제너 다이오드(Z51, Z61)의 애노드는 전압 제한 회로의 하부 연결에 연결된다. 고전압 트랜지스터(HV5, HV6)로 마찬가지로 구현되는 각각의 전압 제한 트랜지스터는 제너 다이오드를 포함하는 직렬 회로와 병렬 연결되며, 드레인은 상부 연결에 연결되고 소스는 각각의 전압 제한 회로의 하부 연결에 연결된다. 전압 제한 회로는 저항(R5, R6)에 의해 완성되며, 그의 제 1 연결은 전압 제한 트랜지스터(HV5, HV6)의 게이트 및 가장 낮은 제너 다이오드(Z51, Z61)의 캐소드에 연결되며 그의 제 2 연결은 전압 제한 회로의 하부 연결에 연결된다. 각각의 전압 제한 트랜지스터(HV5, HV6)의 게이트는 첫번째로 제 1 제너 다이오드(Z51 및 Z61) 각각의 캐소드에 연결되며 두번째로 저항(R5 및 R6) 각각을 통해, 직렬 회로의 제 1 제너 다이오드(Z51 및 Z61) 각각의 애노드에 연결된다.
도 6에 따른 실시예에서 회로 확장의 동작은 방식은 다음과 같다. HV 커패시터(C5 및 C6)는 일차측과 이차측 사이에 추가 용량성 전압 분배기를 형성한다. HV 커패시터(C5 및 C6)의 동일한 치수화가 주어지면, 일차측 및 이차측 기준 전위 사이의 일시적으로 빠른 플러스 전압의 경우에, 일차측과 이차측 사이의 전압의 반은 노드(Y)에서 설정된다. 송신 분기 내의 용량성 분배는 확장된 연결 없이, 제너 다이오드(Z1a2, Z1b2 및 Z3a2, Z3b2)의 제너 전압의 절대값 이상만큼 노드(Y)에서의 것과 상이한 전압값이 노드(X11 및 X31) 각각에서 설정되게 된다면, 이 때 대응하는 제너 다이오드(Z1a2 또는 Z1b2 및 각각 Z3a2 또는 Z3b2)는 그의 제너 전압을 초과하며 보상 전류는 파괴 상태 내의 제어 다이오드 및 온 상태 내의 각각의 다른 제너 다이오드를 통해 노드(X11 및 각각 X31 및 Y) 사이에서 흐른다. 이 보상 전류는 제너 다이오드 체인(Z1a2, Z1b2 및 각각 Z3a2, Z3b2)이 다시 턴 오프된다는 점에서 X11 및 각각 X31 및 Y 사이의 전위가 서로 가까워질 때까지 흐른다. 노드(Y)에서의 용량성 부하가 노드(X11 및 X31)에서의 것보다 매우 더 크며, 즉 C5 + C6 >> C11 + C12 및 각각 C31 + C32이면, 이 때 X11 및 X31에서의 전위는 보상 동작 동안 대부분 변경된다. 전압 제한 회로는 전위를 vdd_pri(하부 회로) 및 vdd_sek(상부 회로)에 대한 노드(Y)에서 제한한다. 보상 동작 동안, HV 커패시터(C5 또는 C6) 중 하나에서의 전압이 너무 높아서 y 직렬 연결 제너 다이오드의 제한 전압(Uclamp)(Uclamp = y*Uz)이 초과되면, 이 때 션트 전류는 임피던스가 낮아지는 제너 다이오드 체인을 통해 흐르기 시작하며, 상기 션트 전류는 과전압이 감소되게 한다. 전류의 일부는 저항(R5 및 각각 R6)을 통해 흐른다. R5 및 R6를 가로지르는 전압 강하가 HV5 및 HV6 각각의 임계 전압을 초과하면, 이 때 후자는 개방된다. 부가적 저임피던스 션트 전류 경로는 HV5 및 HV6 각각의 드레인-소스 경로를 가로질러 발생한다. 따라서, 노드(Y)는 더 쉽게 로킹되거나 고전류와 전하 반전을 받게 될 수 있다. 노드(Y)에서 및 간접적으로 또한 노드(X11 및 X31) 각각에서의 Z1a2, Z1b2 및 Z3a2, Z3b2를 통하는 전압은 이러한 방법으로 제한된다. 각각의 전압 제한 회로의 y 직렬 연결 제너 다이오드의 제한 전압(Uclamp)은 이 경우에 HV 커패시터(C5 및 C6, C11 및 C12, C31 및 C32) 및 전압 제한 트랜지스터(HV5 및 HV6)에서의 허용 가능 전압보다 더 낮아야 한다.
도 7은 본 발명에 따른 변압기의 추가 실시예를 예시하며, 이 추가 실시예는 개별적 모놀리식 집적 회로 내의 절연 강도보다 더 큰 높은 전위 장벽을 가로질로 신호를 송신하는 것을 가능하게 한다. 각각의 절연 강도는 첫번째로 집적 송신 회로의 파괴 전압에 의해 결정되며, 이는 종래의 토폴로지의 경우에, 사용되는 고전압 구성요소(집적 고전압 트랜지스터)의 파괴 전압에 결정되며, 두번째로 일차측과 이차측 사이의 절연의 절연 강도에 의해 결정된다. 절연의 절연 강도는 반도체 기술에 의해 결정되며 회로 기술의 측정값에 의해 증가될 수 없다. 대조적으로, 송신 회로의 절연 강도는 상술한 바와 같이, 멀티칩 모듈과 직렬인 n-전압 구성요소의 사용에 의해 n-폴드값으로 증가될 수 있다.
대부분의 경우에 절연 및 이용 가능 고전압 구성요소의 파괴 전압은 크기가 거의 동일하므로, 전체 송신 회로의 절연 강도는 n 고전압 구성요소 각각이 분리 기판 상에 집적되면 n-폴드값으로 단지 증가될 수 있다. 따라서, 더 높은 전위 차이는 종래 기술에 따른 600V 절연 방법에 의해 극복될 수 있다. 2개의 칩이 사용되면, 예를 들어 1200V 뿐만 아니라, 3개의 칩의 경우에 1800V까지의 전압 클래스 및 유사하게 추가 전압 클래스를 위한 집적 회로 배열을 실현하는 것이 가능하다.
이 실시예에서 순방향 변압기의 실시예는 변압기가 n 분리 칩 사이에서 분할된다는 점에서 도 3에 따른 것과 다르며, HV 커패시터(C11 내지 C1n 및 C31 내지 C3n) 중 하나는 각각의 칩 상에 집적된다. HV 커패시터(C11 및 C31), 트랜지스터(M1 내지 M4), 및 인버터(INV2)는 칩 1 상에 집적된다. 적절하면, 예를 들어 BOT 회로에 대한 로직 어셈블리 및 드라이버와 같은 추가 회로는 칩 1 상에 집적될 수 있다. 제 1 칩 1의 배면측 컨택트 핸들 웨이퍼(HW1)는 일차측 기준 전위(gnd_pri)에 연결된다. 칩 2 내지 n-1 각각은 2개의 HV 커패시터를 포함하며, 하나는 각각의 송신 분기에 대한 것이고, 이는 제 1 및 제 2 실시예에서와 같이, 각각의 칩의 HV 커패시터(C11 내지 C1n 및 C31 내지 C3n), 및 제너 다이오드(Z1ax 및 Z1bx 및 각각 Z3ax 및 Z3bx)에 각각 연결되며, x = 2..n-1이고, 그의 한쪽 연결은 노드(X1x-1 및 각각 X3x-1)에 연결되고 각각의 다른 쪽 연결은 각각의 칩의 배면측 컨택트 HWx에 연결되며, x = 2..n-1이다. 칩 n은 모든 경우에 HV 커패시터(C1n 및 C3n), 제너 다이오드(Z1an, Z1bn, Z3an, Z3bn), 커패시터(C2 및 C4), 저항(R1 내지 R6), 제너 다이오드(Z1 내지 Z4) 및 비교기(COMP1)를 포함한다. 칩 n의 배면측 컨택트 HWn은 제너 다이오드(Z1an 및 Z3an)의 각각의 한쪽 연결에 연결된다.
도 6에 따른 순방향 변압기의 실시예의 경우에서의 신호 송신은 도 3 및 도 5에 따른 이전 실시예의 경우에서의 것과 유사한 방식으로 본 발명에 따른 송신 방법에 의해 달성된다. 각각의 경우에 반대 극성으로 직렬 연결되는 제너 다이오드(Z1ax 및 Z1bx 및 각각 Z3ax 및 Z3bx)는 각각의 칩의 배면측 컨택트 HWx를 각각의 칩의 각각의 중간 전위 노드(X1x-1 및 X3x-1)에 링크시키며, 여기서 x = 2..n-1이다.
Claims (13)
- 용량성 능동 송신 소자(80, 90)가 제 1 및 제 2 전위측 사이에 용량 결합을 갖는 상태에서, 제 1 접지 전위를 갖는 제 1 전위측(Pri, Sek)으로부터 제 2 접지 전위를 갖는 제 2 전위측(Sek, Pri)으로 전위 장벽을 가로질러 신호를 송신하는 송신 회로를 갖는 구동 회로로서,
상기 송신 소자(80, 90)는 정확히 1개 또는 2개의 분기, 따라서 단지 온 송신 분기(82, 92) 또는 온 송신 분기(82) 및 오프 송신 분기(83)를 가지며, 이는 그들에 대해 제 1 및 제 2 부분 분기를 각각 구비하고,
상기 제 1 및 제 2 전위측 사이의 상기 용량 결합은 복수의 제 1 및 제 2 고전압 커패시터(C1x, C3x, where x = 1...n 또는 x = 1r....nr)를 포함하는 직렬 회로에 의해 각각의 부분 분기에 형성되고, 이는 차례로 상기 제 2 전위측 상에 할당된 커패시터(C2, C4 또는 C2r, C4r)를 갖는 직렬 회로를 각각 형성하고, 상기 각각의 송신 분기(82, 83, 92) 내에서 상기 신호는 제 1 부분 분기에 직접 존재하며 제 2 인버터(INV2, INV2r)를 통해 제 2 부분 분기에 존재하며,
2개의 분기의 경우에, 상기 입력(IN)에서의 신호는 상기 온 송신 분기(82)에 직접 존재하며 제 1 인버터(INV1)를 통해 상기 오프 송신 분기(83)에 존재하는 구동 회로. - 제 1 항에 있어서,
제 1 및 제 2 고전압 커패시터(C1x, C3x)와 동일한 수의 밸런싱 커패시터(C5, C6)를 갖는 추가 용량성 전압 분배기는 분기의 상기 제 1 및 제 2 고전압 커패시터(C1x, C3x)와 병렬로 배열되며, 상기 밸런싱 커패시터(C5, C6) 및 할당된 고전압 커패시터(C1x, C3x)의 중간 전위(X1x, X3x) 각각은 제너 다이오드 보상 회로(ZA)에 의해 연결되는 구동 회로. - 제 1 항 또는 제 2 항에 있어서,
상기 제너 다이오드 보상 회로(ZA)는 그의 애노드 또는 캐소드에 의해 서로 연결되는 2개의 제너 다이오드(Z1ax, Z1bx 및 Z3ax, Z3bx, x = 2...n임)를 포함하는 2개의 각각의 직렬 회로로 구현되며 상기 그의 캐소드 또는 애노드는 상기 밸런싱 커패시터(C5, C6)의 각각의 중간 전위(Y) 및 상기 고전압 커패시터(C1x, C3x)의 할당된 중간 전위(X1x, X3x)에 연결되는 구동 회로. - 제 2 항에 있어서,
상기 밸런싱 커패시터(C5, C6)를 포함하는 상기 직렬 회로, 즉 상기 추가 용량성 전압 분배기는 상기 제 1 및 제 2 전위측(Pri, Sek)의 공급 전위(vdd_sek, vdd_prim)에 연결되는 구동 회로. - 제 2 항에 있어서,
전압 제한 회로(SPB)는 상기 추가 용량성 전압 분배기의 각각의 밸런싱 커패시터(C5, C6)와 병렬로 연결되는 구동 회로. - 제 5 항에 있어서,
상부 및 하부 연결을 갖는 상기 전압 제한 회로(SPB)는 추가 제너 다이오드(Z5y, Z6y, y = 1...m임)를 포함하는 직렬 회로 및 병렬 연결 전압 제한 회로(HV5, HV6)로 구성되며, 그의 소스는 상기 하부 연결에 연결되고, 그의 드레인은 상기 전압 제한 회로(SPB)의 상기 상부 연결에 연결되며, 그의 게이트는 첫번째로 상기 직렬 회로의 제 1 제너 다이오드(Z51, Z61)의 캐소드 및 두번째로 저항을 통해 상기 직렬 회로의 상기 제 1 제너 다이오드의 애노드에 연결되는 구동 회로. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
각각의 구성요소는 복수의 상호 전기 절연 기판(칩 1 ... 칩 n) 상에 모놀리식 집적 방식으로 배열되는 구동 회로. - 제 7 항에 있어서,
제너 다이오드 보상 회로(ZA)의 중심점은 상기 접지 전위(HWx, x = 1...n임)에 도전 연결되는 구동 회로. - 제 7 항 또는 제 8 항에 있어서,
상기 각각의 구성요소는 2개의 기판(칩 1, 칩 n, n = 2임) 상에 배열되며, 이 경우에 상기 제 1 전위측의 상기 구성요소는 제 1 기판 상에 배열되며 상기 제 2 전위측의 상기 구성요소는 제 2 기판 상에 배열되는 구동 회로. - 제 7 항 또는 제 8 항에 있어서,
상기 각각의 구성요소는 2개보다 많은 기판(칩 x, x = 1...n임) 상에 배열되며, 이 경우에 상기 제 1 전위측의 상기 구성요소는 제 1 기판 상에 배열되고, 상기 제 2 전위측의 상기 구성요소는 제 2 기판 상에 배열되며, 고전압 커패시터 및 할당된 전압 제한 회로는 각각 전용의 추가 기판(칩 2 ... 칩 n-1) 상에 배열되는 구동 회로. - 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 각각의 기판(칩 1 ... 칩 n)은 멀티칩 모듈 내에 배열되는 구동 회로. - 제 1 항 내지 제 11 항에 기재된 구동 회로를 동작시키는 방법으로서,
제 1 전위측 상에서, 상기 송신 소자(80, 90)의 상기 입력(IN)에서의 입력 신호는 온 송신 분기(82, 92)에 직접 인가되고,
각각의 송신 분기(82, 92)에서, 상기 신호는 거기서 제 1 부분 분기의 제 1 고전압 커패시터(C1x, C1xr)를 통해 전류 흐름을 발생시키며 제 2 부분 분기의 제 2 고전압 커패시터(C3x, C3xr)를 통해 반대 전류 흐름을 발생시키며, 이 각각의 전류 흐름은 상기 제 2 전위측 상에서 검출되며 부분 분기 둘 다에 공통이고 상기 제 1 전위측의 상기 입력 신호(IN)를 상기 제 2 전위측(OUT) 상에 재구성하는 평가 회로(84, 94)에 공급되며,
제너 다이오드 보상 회로(ZA)와 결합되는 전압 제한 회로(SPB)는 각각의 고전압 커패시터(X1x, X3x, X1xr, X3xr)를 가로질러 강하되는 부분 전압을 제한하는 방법. - 제 12 항에 있어서,
상기 송신 소자(80, 90)의 상기 입력(IN)에서의 입력 신호는 온 송신 분기(82, 92)에 직접 인가되며 반전된 방식으로 오프 송신 분기(83)에 인가되는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102012220213.7 | 2012-11-07 | ||
| DE102012220213.7A DE102012220213B3 (de) | 2012-11-07 | 2012-11-07 | Ansteuerschaltung mit Übertragungsschaltung und Verfahren zum Betrieb |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140059143A true KR20140059143A (ko) | 2014-05-15 |
| KR102020071B1 KR102020071B1 (ko) | 2019-11-14 |
Family
ID=48915888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130134139A KR102020071B1 (ko) | 2012-11-07 | 2013-11-06 | 송신 회로를 갖는 구동 회로 및 동작 방법 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP2731269B1 (ko) |
| JP (1) | JP6200757B2 (ko) |
| KR (1) | KR102020071B1 (ko) |
| CN (1) | CN203590189U (ko) |
| DE (1) | DE102012220213B3 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE102013112262A1 (de) * | 2013-11-07 | 2015-05-07 | Semikron Elektronik Gmbh & Co. Kg | Ansteuerschaltung für Drei-Level-Inverter |
| US9484897B2 (en) | 2015-03-18 | 2016-11-01 | Peregrine Semiconductor Corporation | Level shifter |
| US9912327B2 (en) | 2015-03-18 | 2018-03-06 | Peregrine Semiconductor Corporation | Dead time control circuit for a level shifter |
| WO2017123269A1 (en) * | 2016-01-11 | 2017-07-20 | Peregrine Semiconductor Corporation | Dead time control |
| US9847348B1 (en) | 2016-12-20 | 2017-12-19 | Peregrine Semiconductor Corporation | Systems, methods and apparatus for enabling high voltage circuits |
| US10672726B2 (en) | 2017-05-19 | 2020-06-02 | Psemi Corporation | Transient stabilized SOI FETs |
| US10276371B2 (en) | 2017-05-19 | 2019-04-30 | Psemi Corporation | Managed substrate effects for stabilized SOI FETs |
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- 2012-11-07 DE DE102012220213.7A patent/DE102012220213B3/de active Active
-
2013
- 2013-08-01 EP EP13178916.6A patent/EP2731269B1/de active Active
- 2013-10-04 JP JP2013209139A patent/JP6200757B2/ja active Active
- 2013-11-06 KR KR1020130134139A patent/KR102020071B1/ko active IP Right Grant
- 2013-11-07 CN CN201320703523.3U patent/CN203590189U/zh not_active Withdrawn - After Issue
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Also Published As
| Publication number | Publication date |
|---|---|
| CN103812485A (zh) | 2014-05-21 |
| DE102012220213B3 (de) | 2014-05-22 |
| CN203590189U (zh) | 2014-05-07 |
| EP2731269B1 (de) | 2015-10-14 |
| JP6200757B2 (ja) | 2017-09-20 |
| EP2731269A1 (de) | 2014-05-14 |
| KR102020071B1 (ko) | 2019-11-14 |
| JP2014096789A (ja) | 2014-05-22 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |