KR20140051031A - 금속 범프 조인트 구조 - Google Patents

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/175—Material
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

구조물은 제1 금속 범프를 구비한 제1 반도체 칩과, 제2 금속 범프를 구비한 제2 반도체 칩을 포함한다. 구조물은 제1 반도체 칩과 제2 반도체 칩을 전기적으로 접속시키는 솔더 조인트 구조를 더 포함하며, 솔더 조인트 구조는 제1 금속 범프와 제2 금속 범프 사이의 금속간 화합물 영역 및 제1 금속 범프와 제2 금속 범프의 외부 벽을 따라 형성된 주변 부분을 포함하고, 금속간 화합물 영역은 제1 높이 치수를 가지며 주변 영역은 제1 높이 치수보다 더 큰 제2 높이 치수를 갖는다.

Description

금속 범프 조인트 구조{METAL BUMP JOINT STRUCTURE}
본 발명은 반도체 분야에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급격한 성장을 겪어왔다. 대부분은, 집적 밀도의 이 개선은 최소 피처 크기의 반복되는 감소로부터 온 것이었으며, 이는 더 많은 컴포넌트들이 주어진 영역 안으로 집적될 수 있게 해준다. 최근 더욱 더 작아지는 전자 디바이스에 대한 수요가 늘어남에 따라, 반도체 다이의 더 작고 보다 생산성있는 패키징 기술에 대한 필요성이 증가하였다.
반도체 기술이 더욱 발전함에 따라, 칩 스케일 또는 칩 사이즈의 패키징 기반 반도체 디바이스는 반도체 칩의 물리적 크기를 더 감소시키기 위한 효과적인 대안으로서 부상하였다. 칩 스케일 패키징 기반의 반도체 디바이스에 있어서, 구리 범프, 솔더 볼 및/또는 기타를 포함하는 다양한 범프에 의해 제공되는 컨택을 구비한 다이 상에 패키징이 생성된다. 칩 스케일 패키징 기반의 반도체 디바이스를 채용함으로써 훨씬 더 높은 밀도가 달성될 수 있다. 또한, 칩 스케일 패키징 기반의 반도체 디바이스는 더 작은 폼 팩터(form factor), 비용 효과, 증가된 성능, 낮아진 전력 소모 및 낮아진 열 발생을 달성할 수 있다.
구조물은 제1 금속 범프를 구비한 제1 반도체 칩과, 제2 금속 범프를 구비한 제2 반도체 칩을 포함한다. 구조물은 제1 반도체 칩과 제2 반도체 칩을 전기적으로 접속시키는 솔더 조인트 구조를 더 포함하며, 솔더 조인트 구조는 제1 금속 범프와 제2 금속 범프 사이의 금속간 화합물 영역 및 제1 금속 범프와 제2 금속 범프의 외부 벽을 따라 형성된 주변 부분을 포함하고, 금속간 화합물 영역은 제1 높이 치수를 가지며 주변 영역은 제1 높이 치수보다 더 큰 제2 높이 치수를 갖는다.
본 개시 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1은 본 개시의 다양한 실시예에 따른 반도체 디바이스의 단면도를 예시한다.
도 2는 본 개시의 다양한 실시예에 따라 도 1에 도시된 반도체 칩의 단면도를 상세하게 예시한다.
다양한 도면에서 대응하는 번호 및 부호는 달리 나타내지 않는 한 일반적으로 대응하는 부분을 지칭한다. 도면은 다양한 실시예의 관련 양상을 명확하게 예시하고자 도시된 것이며 반드시 축척대로 도시된 것은 아니다.
본 실시예를 이루고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 본 개시는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 본 개시를 이루고 사용할 구체적 방식을 단지 예시한 것이며 본 개시의 범위를 한정하지 않는다.
본 개시는 특정 문맥의 실시예, 즉 2개의 반도체 다이 사이의 계면에서의 금속 범프 조인트 구조에 관련하여 기재될 것이다. 그러나 본 개시는 또한 반도체 디바이스의 다양한 조인트 구조에 적용될 수 있다. 이하, 첨부 도면에 관련하여 다양한 실시예가 상세하게 설명될 것이다.
도 1은 본 개시의 다양한 실시예에 따른 반도체 디바이스의 단면도를 예시한다. 반도체 디바이스(100)는 제1 반도체 컴포넌트(130) 및 제2 반도체 컴포넌트(150)를 포함한다. 도 1에 도시된 바와 같이, 제2 반도체 컴포넌트(150)는 금속 범프 조인트 구조를 통해 제1 반도체 컴포넌트(130)의 상면 상에 적층된다. 금속 범프 조인트 구조는 제1 반도체 컴포넌트(130) 위에 형성된 제1 금속 범프(132), 제2 반도체 컴포넌트(150) 위에 형성된 제2 금속 범프(152) 및 2개의 반도체 컴포넌트(130 및 150) 사이의 계면에서의 솔더 조인트 구조(144)를 포함한다. 도 1은 각각의 반도체 컴포넌트(예를 들어, 제1 반도체 컴포넌트(130))에서 하나의 금속 범프(예를 들어, 금속 범프(132))를 예시하고 있지만, 둘 다의 반도체 컴포넌트(130 및 150)가 임의의 수의 금속 범프를 수용할 수 있다는 것을 유의하여야 한다.
일부 실시예에서, 둘 다의 반도체 컴포넌트(130 및 150)는 반도체 칩이다. 대안의 실시예에서, 반도체 컴포넌트(130 및 150)는 패키지 기판, 인터포저 및/또는 기타일 수 있다. 단순화를 위해, 설명 전반에 걸쳐, 제1 반도체 컴포넌트(130) 및 제2 반도체 컴포넌트(150)는 대안으로서 각각 제1 반도체 칩(130) 및 제2 반도체 칩(150)으로 지칭된다. 제1 반도체 칩(130) 및 제2 반도체 칩(150)의 상세한 구조는 도 2에 관련하여 아래에 기재될 것이다.
금속 범프(132 및 152)는 구리로 형성될 수 있다. 도 1은 제1 금속 범프(132) 및 제2 금속 범프(152) 둘 다 직사각형 형상으로 이루어진 것을 보여준다. 도 1에 도시된 금속 범프(132 및 152)의 형상은 단지 예일 뿐임을 유의하여야 한다. 당해 기술 분야에서의 숙련자라면 본 개시는 래더(ladder) 커넥터로서 일반적으로 알려져 있는 래더 형상의 범프와 같은 다양한 반도체 범프에 적용 가능하다는 것을 알 것이다.
도 1에 도시된 바와 같이, 배리어 층(134 및 154)이 각각 금속 범프(132 및 152) 위에 형성된다. 배리어 층(134 및 154)은 니켈(Ni), 금(Au), 은(Ag), 팔라듐(Pd), 플래티늄(Pt), 니켈-팔라듐-금, 니켈-금, 이들의 임의의 조합 및/또는 기타로 형성될 수 있다. 배리어 층(134 및 154)은 도금 및/또는 기타와 같은 적합한 제조 기술을 사용하여 형성될 수 있다.
제1 반도체 칩(130)과 제2 반도체 칩(150)이 함께 본딩되는 리플로우(reflow) 공정 전에, 솔더 볼(도시되지 않음)이 제1 반도체 칩(130)이나 제2 반도체 칩(150) 상에 형성될 수 있다. 대안으로서, 솔더 볼이 한 칩 상에 형성될 수 있고 얇은 솔더 층(도시되지 않음)이 다른 칩 상에 형성될 수 있다.
솔더 볼은 임의의 적합한 재료로 제조될 수 있다. 일부 실시예에 따르면, 솔더 볼은 SAC405를 포함할 수 있다. SAC405는 95.5%의 Sn, 4.0%의 Ag 및 0.5%의 Cu를 포함한다.
제1 반도체 칩(130)과 제2 반도체 칩(150)은 임의의 적합한 플립칩 본딩 기술을 통해 함께 본딩될 수 있다. 따라서 솔더 볼은 제1 반도체 칩(130)과 제2 반도체 칩을 함께 합친다. 도 1에 도시된 솔더 조인트 구조(144)를 형성하기 위해 솔더 볼을 용융시키도록 리플로우 공정이 수행된다. 일부 실시예에서, 리플로우 공정은 약 220 도 내지 약 280 도 범위의 온도에서 수행될 수 있다.
리플로우 공정 후에, 솔더(예를 들어 솔더 볼)와 니켈(예를 들어, 니켈로 형성된 배리어 층(134 및 154)) 사이의 야금 반응(metallurgical reaction)으로 인해, 금속간 화합물(IMC; intermetallic compound) 층(142)이 제1 금속 범프(132)와 제2 금속 범프(152) 사이의 계면에서 형성된다. 일부 실시예에서, IMC 층(142)은 Ni3Sn4를 함유할 수 있다. 도 1에 도시된 바와 같이, 솔더 조인트 구조(144)는 2개의 부분, 즉 IMC 부분(142) 및 주변(surrounding) 부분(146)을 포함할 수 있다. 도 1에 도시된 점선 직사각형으로 나타낸 바와 같이, IMC 부분(142)은 주로 제1 배리어 층(134)과 제2 배리어 층(154) 사이에 위치된다. 주변 부분(146)은 제1 금속 범프(132) 및 제2 금속 범프(152)의 외부 벽을 둘러싼다.
도 1은 주변 부분(146)의 단면도를 예시한다. 반도체 디바이스(100)의 평면도(도시되지 않음)에서, 주변 부분(146)은 제1 금속 범프(132)와 제2 금속 범프(152) 사이의 계면을 둘러싸며 감싸는 벨트와 같다. 주변 부분(146)은 각각의 단면에서 균일 두께로 이루어질 수 있다. 그러나, 공정 및 운용 편차로 인해, 주변 부분(146)의 다양한 단면에서의 두께가 균일하지 않을 수 있다. 도 1의 단면도는 주변 부분(146)의 가장 얇은 부분에서 취해진 것으로 가정하자.
도 1에 도시된 바와 같이, IMC 층(142)의 높이는 H1로 정의된다. 제1 배리어 층(134)과 솔더 조인트 구조(144)의 외부 표면 사이의 수평 거리는 D1로 정의된다. 마찬가지로, 제2 배리어 층(154)과 솔더 조인트 구조(144)의 외부 표면 사이의 수평 거리는 D2로 정의된다.
도 1에 도시된 단면도로부터, 주변 부분(146)은 반타원(half ellipse) 형상으로 이루어진다. 반타원 형상의 높이는 D3으로 정의된다. 설명 전반에 걸쳐, 반타원 형상의 높이는 대안으로서 주변 부분(146)의 높이로 지칭된다.
신뢰성있는 솔더 조인트를 갖기 위하여, 솔더 조인트 구조(144)의 치수는 다음 제한을 받을 수 있다. H1에 대한 D1의 제1 비율은 1보다 더 크다. 마찬가지로, H1에 대한 D2의 제2 비율 그리고 H1에 대한 D3의 제3 비율은 1보다 더 크다.
일부 실시예에서, H1은 약 3 um 내지 약 5 um 범위이다. D1, D2 및 D3은 약 4 um 내지 약 6 um 범위이다.
상기에 나타낸 제한을 갖는 것의 하나의 이로운 특징으로는, 치수 제한은 균열(crack)이 제1 금속 범프(132)와 제2 금속 범프(152) 사이의 계면을 따라 전파하는 것을 막도록 돕는다는 것이다. 또한, 신뢰성 테스트(예를 들어, 적층된 반도체 칩들에 대해 수행된 열 사이클)에서, 도 1에 도시된 솔더 조인트 구조(144)를 가짐으로써, 결과적인 적층형 반도체 칩의 신뢰성이 상당히 개선된 것으로 관찰되었다.
도 2는 본 개시의 다양한 실시예에 따라 도 1에 도시된 반도체 칩의 단면도를 상세하게 예시한다. 도 1에 도시된 바와 같이, 반도체 디바이스(100)는 제1 반도체 칩(130) 및 제2 반도체 칩(150)을 포함하며, 제1 반도체 칩(130)은 솔더 조인트를 통해 제2 반도체 칩(150)에 연결된다. 제1 반도체 칩(130) 및 제2 반도체 칩(150)은 동일한 구조로 이루어질 수 있다. 단순화를 위해, 제1 반도체 칩(130)의 상세한 구조만 도 2에 예시된다.
도 2에 도시된 바와 같이, 제1 반도체 칩(130)은 기판(102) 및 기판(102) 위에 형성된 복수의 상호접속 컴포넌트를 포함할 수 있다. 기판(102)은 실리콘으로 형성될 수 있지만, 실리콘, 게르마늄, 갈륨, 비소 및 이들의 조합 및/또는 기타와 같은 다른 Ⅲ족, Ⅳ족, 및/또는 Ⅵ족 원소로 형성될 수도 있다.
기판(102)은 또한 SOI(silicon-on-insulator)의 형태일 수도 있다. SOI 기판은 실리콘 기판에 형성되는 절연체 층(예를 들어 매립 산화물 등) 위에 형성된 반도체 재료(예를 들어, 실리콘, 게르마늄 및/또는 기타)의 층을 포함할 수 있다. 또한, 사용될 수 있는 다른 기판은 다층 기판, 구배 기판, 하이브리드 배향 기판 및/또는 기타를 포함한다. 기판(102)은 다양한 전기적 회로(도시되지 않음)를 더 포함할 수 있다. 기판(102) 상에 형성된 전기적 회로는 특정 응용에 적합한 임의의 유형의 회로일 수 있다.
일부 실시예에 따르면, 전기적 회로는 트랜지스터, 커패시터, 저항, 다이오드, 포토다이오드, 퓨즈 등과 같이 다양한 n 타입 금속 산화물 반도체(NMOS; n-type metal-oxide semiconductor) 및/또는 p 타입 금속 산화물 반도체(PMOS; p-type metal-oxide semiconductor) 디바이스를 포함할 수 있다. 전기적 회로는 하나 이상의 기능을 수행하도록 상호접속될 수 있다. 기능은 메모리 구조, 프로세싱 구조, 센서, 증폭기, 전력 분배, 입력/출력 회로 등을 포함할 수 있다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 상기의 예는 본 개시의 응용을 더 설명하기 위해 단지 설명을 위한 목적으로 제공된 것이며 어떠한 방식으로든 본 개시를 한정하고자 의미하는 것은 아님을 알 것이다.
층간 유전체 층(104)이 기판(102)의 상면 상에 형성된다. 층간 유전체 층(104)은 예를 들어 실리콘 산화물과 같은 로우 k 유전체 재료로 형성될 수 있다. 층간 유전체 층(104)은 스피닝, CVD(chemical vapor deposition) 및 PECVD(plasma enhanced chemical vapor deposition) 및/또는 기타와 같이 당해 기술 분야에 공지된 임의의 적합한 방법에 의해 형성될 수 있다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 층간 유전체 층(104)이 복수의 유전체 층을 더 포함할 수 있다는 것을 알 것임을 또한 유의하여야 한다.
하부 금속화(metallization) 층(106) 및 상부 금속화 층(108)이 층간 유전체 층(104) 위에 형성된다. 도 2에 도시된 바와 같이, 하부 금속화 층(106)은 제1 금속 라인(126)을 포함한다. 마찬가지로, 상부 금속화 층(108)은 제2 금속 라인(128)을 포함한다. 금속 라인(126 및 128)은 구리 또는 구리 합금 등과 같은 금속 재료로 형성된다. 금속화 층(106 및 108)은 임의의 적합한 기술(예를 들어, 증착, 다마신 등)을 통해 형성될 수 있다. 일반적으로, 하나 이상의 금속간 유전체 층 및 관련 금속화 층은 기판(102)에서 전기적 회로들을 서로 상호접속시키는데 사용되어 기능 회로를 형성하고 외부 전기적 접속을 더 제공한다.
도 2는 하부 금속화 층(106) 및 상부 금속화 층(108)을 도시하고 있지만, 당해 기술 분야에서의 숙련자라면 하나 이상의 금속간 유전체 층(도시되지 않음) 및 관련 금속화 층(도시되지 않음)이 하부 금속화 층(106)과 상부 금속화 층(108) 사이에 형성된다는 것을 알 것임을 유의하여야 한다. 특히, 하부 금속화 층(106)과 상부 금속화 층(108) 사이의 층은 유전체(예를 들어, 익스트림 로우(extreme low) k 유전체 재료)와 전도성 재료(예를 들어, 구리)의 교대 층들에 의해 형성될 수 있다.
유전체 층(110)이 상부 금속화 층(108)의 상부 상에 형성된다. 도 2에 도시된 바와 같이, 상부 금속 커넥터(124)가 유전체 층(110)에 매립된다(embedded). 특히, 상부 금속 커넥터는 금속 라인(128)과 반도체 디바이스의 전기적 접속 구조 사이의 전도성 채널을 제공한다. 상부 금속 커넥터(124)는 구리, 구리 합금, 알루미늄, 은, 금 및 이들의 임의의 조합과 같은 금속성 재료로 제조될 수 있다. 상부 금속 커넥터(124)는 CVD와 같은 적합한 기술에 의해 형성될 수 있다. 대안으로서, 상부 금속 커넥터(124)는 스퍼터링, 전해도금 및/또는 기타에 의해 형성될 수 있다.
제1 패시베이션(passivation) 층(112)이 유전체 층(110)의 상부 상에 형성된다. 실시예에 따르면, 제1 패시베이션 층(112)은 도핑되지 않은 실리케이트 유리, 실리콘 질화물, 실리콘 산화물 등과 같은 비유기(non-organic) 재료로 형성된다. 대안으로서, 제1 패시베이션 층(112)은 탄소 도핑된 산화물 등과 같은 로우 k 유전체로 형성될 수 있다. 또한, 다공성 탄소 도핑된 실리콘 이산화물과 같은 ELK(extreme low-k) 유전체가 제1 패시베이션 층(112)을 형성하도록 채용될 수 있다. 제1 패시베이션 층(112)은 CVD 및/또는 기타와 같은 임의의 적합한 기술을 통해 형성될 수 있다. 도 2에 도시된 바와 같이, 제1 패시베이션 층(112)에 형성된 개구가 존재할 수 있다. 개구는 아래에 상세하게 설명될 본드 패드(116)를 수용하는데 사용된다.
제2 패시베이션 층(114)이 제1 패시베이션 층(112)의 상부 상에 형성된다. 제2 패시베이션 층(114)은 제1 패시베이션 층(112)과 유사할 수 있고, 따라서 불필요한 반복을 피하기 위해 더 상세하게 설명되지 않는다. 도 2에 도시된 바와 같이, 본드 패드(116)가 제1 패시베이션 및 제2 패시베이션 층의 개구에 형성된다. 일부 실시예에 따르면, 본드 패드(116)는 알루미늄으로 형성될 수 있다. 단순화를 위해, 설명 전반에 걸쳐, 본드 패드(116)는 대안으로서 알루미늄 패드(116)로 지칭될 수 있다.
알루미늄 패드(116)는 제1 및 제2 패시베이션 층(112 및 114)에 의해 둘러싸일 수 있다. 특히, 알루미늄 패드(116)의 하부 부분은 제1 패시베이션 층(112)에 매립되고, 알루미늄 패드(116)의 상부 부분은 제2 패시베이션 층(114)에 매립된다. 제1 및 제2 패시베이션 층(112 및 114)은 알루미늄 패드(116)의 에지와 중첩하고 이를 밀봉하며, 그리하여 알루미늄 패드(116)의 에지를 부식으로부터 방지함으로써 전기적 안정성을 개선한다. 또한, 패시베이션 층(112 및 114)은 반도체 디바이스의 누설 전류를 감소시키는 것을 도울 수 있다.
폴리머 층(118)이 제2 패시베이션 층(114)의 상부 상에 형성된다. 폴리머 층(118)은 에폭시, 폴리이미드 등과 같은 폴리머 재료로 제조된다. 특히, 폴리머 층(118)은 HD4104와 같은 감광성 폴리이미드 재료를 포함할 수 있다. 단순화를 위해, 설명 전반에 걸쳐, 폴리머 층(118)은 대안으로서 PI 층(118)으로 지칭될 수 있다. PI 층(118)은 스핀 코팅 및/또는 기타와 같이 당해 기술 분야에 공지된 임의의 적합한 방법에 의해 제조될 수 있다. 본드 패드가 새로운 위치로 이전되는 경우 재배선(redistribution) 층(도시되지 않음)이 반도체 디바이스(100)에 형성될 수 있다. 재배선 층은 금속 라인(예를 들어, 금속 라인(128))과 재배치된 본드 패드 사이의 전도성 경로를 제공한다. 재배선 층의 동작 원리는 당해 기술 분야에 잘 알려져 있으며, 따라서 여기에서는 상세하게 설명되지 않는다.
PI 층(118)은 복수의 개구를 형성하도록 패터닝된다. 또한, 다양한 UBM(under bump metal) 구조(도시되지 않음)가 개구의 상면에 형성된다. UBM 구조는 알루미늄 패드(예를 들어, 알루미늄 패드(116))를 다양한 입력 및 출력 단자(예를 들어, 금속 범프(132))와 접속시키도록 채용된다. UBM 구조는 전해도금과 같은 임의의 적합한 기술에 의해 형성될 수 있다. 원하는 재료에 따라 스퍼터링, 증발, PECVD 및/또는 기타와 같은 기타 형성 공정이 대안으로서 사용될 수 있다.
일부 실시예에서, 금속 범프(132)는 구리 범프일 수 있다. 구리 범프는 대략 16 um의 높이로 이루어질 수 있다. 스퍼터링, 전해도금 및 포토리소그래피와 같은 다양한 반도체 패키징 기술이 금속 범프(132)를 형성하는데 채용될 수 있다. 당해 기술 분야에 공지된 바와 같이, 구리 범프와 본드 패드(116) 사이의 신뢰성있는 접착 및 전기적 연결을 보장하기 위하여, 배리어 층, 접착 층 및 시드 층(각각 도시되지 않음)을 포함한 추가의 층이 금속 범프(132)와 본드 패드(116) 사이에 형성될 수 있다.
본 개시의 실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환 및 대안이 이루어질 수 있다는 것을 이해하여야 한다.
또한, 본 출원의 범위는 본 명세서에 기재된 공정, 기계, 제조, 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정하고자 하는 것이 아니다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 추후에 개발될 공정, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 공정, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다.
100: 반도체 디바이스
130, 150: 반도체 컴포넌트
132, 152: 금속 범프
134, 154: 배리어 층
142: 금속간 화합물(IMC) 부분
144: 솔더 조인트 구조
144: 주변(surrounding) 부분

Claims (10)

  1. 제1 반도체 컴포넌트로서, 상기 제1 반도체 컴포넌트의 상부 표면 위에 형성된 제1 금속 범프, 및 상기 제1 금속 범프 위에 형성된 제1 배리어 층을 포함하는, 상기 제1 반도체 컴포넌트와;
    제2 반도체 컴포넌트로서, 상기 제2 반도체 컴포넌트의 상부 표면 위에 형성된 제2 금속 범프, 및 상기 제2 금속 범프 위에 형성된 제2 배리어 층을 포함하는, 상기 제2 반도체 컴포넌트와;
    상기 제1 금속 범프와 상기 제2 금속 범프를 전기적으로 접속시키는 솔더 조인트 구조를 포함하고,
    상기 솔더 조인트 구조는,
    상기 제1 배리어 층과 상기 제2 배리어 층 사이에 형성된 금속간 화합물 영역 - 상기 금속간 화합물 영역은 제1 높이 치수를 가짐 - ; 및
    상기 제1 금속 범프와 상기 제2 금속 범프의 외부 벽을 따라 형성된 주변(surrounding) 부분 - 상기 주변 부분은 상기 제1 높이 치수보다 더 큰 제2 높이 치수를 가짐 -
    을 포함하는 것인 구조물.
  2. 청구항 1에 있어서,
    상기 주변 부분은 반타원(half ellipse) 형상으로 이루어지고,
    상기 주변 부분은,
    상기 제1 배리어 층으로부터 상기 반타원 형상의 표면까지의 제1 거리; 및
    상기 제2 배리어 층으로부터 상기 반타원 형상의 표면까지의 제2 거리
    를 포함하고,
    상기 제1 거리는 상기 제1 치수보다 더 크고,
    상기 제2 거리는 상기 제1 치수보다 더 큰 것인 구조물.
  3. 청구항 1에 있어서,
    상기 제1 배리어 층은 니켈로 형성되고,
    상기 제2 배리어 층은 니켈로 형성되는 것인 구조물.
  4. 청구항 1에 있어서,
    상기 금속간 화합물 영역은 Ni3Sn4를 포함하는 것인 구조물.
  5. 청구항 1에 있어서,
    상기 제1 반도체 컴포넌트와 상기 제2 반도체 컴포넌트 중의 하나는 반도체 칩이고,
    상기 제1 반도체 컴포넌트와 상기 제2 반도체 컴포넌트 중의 다른 하나는 패키지 기판 또는 반도체 칩인 것인 구조물.
  6. 제1 반도체 칩으로서, 제1 반도체 기판, 상기 제1 반도체 기판 위에 형성된 제1 상호접속 구조, 상기 제1 상호접속 구조 위에 형성된 제1 구리 범프, 및 상기 제1 구리 범프 위에 있는 제1 배리어 층을 포함하는, 상기 제1 반도체 칩과;
    상기 제1 반도체 칩 상에 적층된 제2 반도체 칩으로서, 제2 반도체 기판, 상기 제2 반도체 기판 위에 형성된 제2 상호접속 구조, 상기 제2 상호접속 구조 위에 형성된 제2 구리 범프, 및 상기 제2 구리 범프 위에 있는 제2 배리어 층을 포함하는, 상기 제2 반도체 칩과;
    상기 제1 구리 범프와 상기 제2 구리 범프를 전기적으로 접속시키는 솔더 조인트 구조를 포함하고,
    상기 솔더 조인트 구조는,
    상기 제1 배리어 층과 상기 제2 배리어 층 사이에 형성된 금속간 화합물 영역 - 상기 금속간 화합물 영역은 제1 높이 치수를 가짐 - ; 및
    상기 제1 구리 범프와 상기 제2 구리 범프의 외부 벽을 따라 형성된 주변(surrounding) 부분 - 상기 주변 부분은 상기 제1 높이 치수보다 더 큰 제2 높이 치수를 가짐 -
    을 포함하는 것인 디바이스.
  7. 청구항 6에 있어서, 상기 제1 상호접속 구조는,
    상기 제1 반도체 기판 위에 형성된 제1 금속 층;
    상기 제1 금속 층 상에 형성된 제1 유전체 층;
    상기 제1 유전체 층 상에 형성된 제2 금속 층;
    상기 제2 금속 층 위에 형성된 제1 패시베이션 층;
    상기 제1 패시베이션 층 위에 형성된 제2 패시베이션 층;
    상기 제1 패시베이션 층 및 상기 제2 패시베이션 층에 매립된(embedded) 본드 패드;
    상기 제2 패시베이션 층 상에 형성된 폴리머 층; 및
    상기 본드 패드 상에 형성된 제1 구리 범프를 포함하는 것인 디바이스.
  8. 제1 반도체 컴포넌트의 상부 표면 위에 제1 금속 범프를 형성하는 단계;
    상기 제1 금속 범프 위에 제1 배리어 층을 증착하는 단계;
    제2 반도체 컴포넌트의 상부 표면 위에 제2 금속 범프를 형성하는 단계;
    상기 제2 금속 범프 위에 제2 배리어 층을 증착하는 단계; 및
    리플로우 공정을 통해 상기 제1 반도체 컴포넌트 상에 상기 제2 반도체 컴포넌트를 본딩하는 단계를 포함하고,
    상기 제1 배리어 층과 상기 제2 배리어 층 사이에 형성된 금속간 화합물 영역 - 상기 금속간 화합물 영역은 제1 높이 치수를 가짐 - ; 및
    상기 제1 금속 범프와 상기 제2 금속 범프의 외부 벽을 따라 형성된 주변(surrounding) 부분 - 상기 주변 부분은 상기 제1 높이 치수보다 더 큰 제2 높이 치수를 가짐 -
    을 포함하는 솔더 조인트 구조를 형성하도록 솔더 볼이 용융되는 것인 방법.
  9. 청구항 8에 있어서,
    상기 제1 배리어 층과 상기 제2 배리어 층의 적어도 하나 상에 상기 솔더 볼을 형성하는 단계; 및
    상기 솔더 조인트 구조를 형성하도록 리플로우 공정을 적용하여 상기 솔더 볼을 용융시키는 단계를 더 포함하는 방법.
  10. 청구항 8에 있어서,
    기판 위에 제1 금속 층을 형성하는 단계:
    상기 제1 금속 층 상에 제1 유전체 층을 형성하는 단계; 및
    상기 제1 유전체 층 상에 제2 금속 층을 형성하는 단계를 더 포함하는 방법.
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