TWI709213B - 封裝結構及組件連接的方法 - Google Patents

Abstract

一種封裝結構及組件連接的方法，其中所述封裝結構包括第一基底，所述第一基底包含第一線路與連接至所述第一線路的至少一第一接點；第二基底，所述第二基底包含第二線路與連接至所述第二線路的至少一第二接點，所述至少一第一接點與所述至少一第二接點彼此部分物理性接觸或彼此部分化學性介面反應接觸；以及至少一第三接點，所述至少一第三接點包圍所述至少一第一接點與所述至少一第二接點，且所述第一基底至少透過所述至少一第一接點與所述至少一第二接點與所述第二基底電性連接。

Description

封裝結構及組件連接的方法

本揭露是有關於一種封裝結構以及組件連接方法。

隨著電子裝置的輕薄化，目前的趨勢正致力於將半導體的組件直接連接而減少中介基底的使用，一方面可減少半導體封裝的尺寸，同時可縮短電性通路，提升半導體封裝中的運算速度。傳統的組裝方式為在高溫下進行焊接，但高溫會影響晶片的性能。因應更先進的封裝需求並避免傳統焊接連接的高溫影響晶片性能，需要持續尋求新的組裝方法。

本揭露提供適用於連接半導體封裝組件的連結結構與連接方法。此連接方法適用於要求較低接合溫度的半導體封裝製造流程。依照本揭露實施例所提供的連接方法包括使用低溫接合製程以將不同組件、晶片及/或基板互相連接接合。依照本揭露實施例所提供的連接方法，透過化學鍍覆製程形成金屬構件，不但可 達成穩定電性連接，更可將半導體封裝的所需的接合溫度從250℃大幅降低至200℃以下。本揭露更進一步提供能夠在較低接合溫度下達成穩定電性連接的連接結構以及包含所述連接結構的封裝。

本揭露的封裝結構，包括：第一基底，包含第一線路與至少一第一接點，其中所述至少一第一接點電性連接至所述第一線路；第二基底，包含第二線路與至少一第二接點，其中所述至少一第二接點電性連接至所述第二線路，所述至少一第一接點與所述至少一第二接點彼此部分物理性接觸或彼此部分化學性介面反應接觸；以及至少一第三接點，所述至少一第三接點包圍所述至少一第一接點與所述至少一第二接點，其中所述第一基底至少透過所述至少一第一接點與所述至少一第二接點與所述第二基底電性連接。

在本揭露的一實施例中，所述至少一第一接點與所述至少一第二接點之間配置有所述至少一第三接點。

在本揭露的一實施例中，上述的封裝結構更包括所述至少一第一接點與所述至少一第二接點接觸後形成的介金屬化合物(intermetallic compound，IMC)或合金固溶體(solid solution)。

在本揭露的一實施例中，上述的封裝結構更包括配置於第一基底與第二基底之間的封填物。

在本揭露的一實施例中，上述的第一基底為記憶體晶片或邏輯晶片。

在本揭露的一實施例中，上述的第二基底為感測器晶片。

在本揭露的一實施例中，上述的第三接點的材料包括鎳(Ni)、錫(Sn)、金(Au)、銅(Cu)、銀(Ag)或其組合。

根據本揭露的另一個態樣，一種封裝結構包括：第一基底，包含第一線路與至少一第一接點，其中所述至少一第一接點電性連接至所述第一線路；第二基底，包含第二線路與至少一第二接點，其中所述至少一第二接點電性連接至所述第二線路；第三接點，位於所述第一接點與所述第二接點之間；以及第四接點，位於所述第一基底與所述第二基底之間。其中所述第三接點至少部分物理性接觸所述第一接點以及所述第二接點，所述第四接點包圍所述第一接點、所述第二接點與所述第三接點並且物理性接觸所述第一接點、所述第二接點與所述第三接點，且所述第一基底至少透過所述第一、第二、與第三接點與所述第二基底電性連接。

在本揭露的一實施例中，上述第三接點是由低溫接合金屬所構成。

在本揭露的一實施例中，上述低溫接合金屬包括雙晶銅、雙晶銀或其他奈米雙晶材料、銦錫合金、錫鉍合金、多孔金或其組合。

在本揭露的另一個態樣中提供一種組件連接方法，包括：提供包含至少一第一接點的第一基底與包含至少一第二接點的第二基底；在所述第一基底的所述至少一第一接點上分別配置 低溫接合金屬；將所述第一基底的所述至少一第一接點與所述第二基底的所述至少一第二接點接觸；在低於250℃的反應溫度下，熔融所述低溫接合金屬而接合所述至少一第一接點與所述至少一第二接點；以及鍍覆形成金屬構件分別包覆在所述至少一第一接點與所述至少一第二接點外圍。

在本揭露的一實施例中，上述反應溫度為80℃到200℃。舉例來說，反應溫度可為100℃、120℃、150℃、180℃，但不以此為限。

在本揭露的還另一個態樣中提供一種組件連接的方法，包括：提供包含至少一第一接點的第一基底與包含至少一第二接點的第二基底，其中所述至少一第一接點具有凹部；使所述至少一第二接點接觸並固定至所述至少一第一接點的所述凹部；以及鍍覆形成金屬構件分別包覆在所述至少一第一接點與所述至少一第二接點外圍。

基於上述，本揭露提供一種利用低溫接合金屬或物理性固定方式搭配低溫化學鍍覆製程而可在低溫下達到連接不同半導體組件的製造方法。

為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

10、20、30、40:連接結構

100、200、300:封裝結構

110、210、310:第一基底

410:記憶體/邏輯晶片

112、212、312、412:第一線路

120、220、320:第二基底

122、222、322、422:第二線路

420:感測器晶片

150、250、350、450:第一接點

154:接合材料

155、455:接合層

160、260、360、460:第二接點

160a:下表面

170、270、370、470:鍍覆構件

180、280、380、480:封填物

290、390、490:保護層

400:感測器封裝

414:介電層

416:焊球

424:光檢測器

426:微透鏡

428:透光基板

圖1A至圖1D是依照本揭露的第一實施例的製造半導體封裝結構的部分製造流程步驟的剖面示意圖。

圖2是繪示依照本揭露的第一實施例之包含連接結構的半導體封裝結構的剖面示意圖。

圖3A及圖3B是繪示依照本揭露的第一實施例的封裝結構中的連接結構的放大剖面示意圖。

圖4A至圖4C是依照本揭露的第二實施例的製造半導體封裝結構的部分製造流程步驟的剖面示意圖。

圖5是繪示依照本揭露的第二實施例之包含連接結構的半導體封裝結構的剖面示意圖。

圖6A繪示依照本揭露的第二實施例的封裝結構中的連接結構的實例的放大剖面示意圖。

圖6B繪示依照本揭露的第二實施例的封裝結構中的連接結構的另一實例的立體示意圖。

圖7A至圖7D是依照本揭露的第三實施例的製造半導體封裝結構的部分製造流程步驟的剖面示意圖。

圖8是繪示依照本揭露的第三實施例之包含連接結構的半導體封裝結構的剖面示意圖。

圖9A至圖9C分別繪示依照本揭露的第三實施例的封裝結構中的連接結構的實例的放大剖面示意圖。

圖10是繪示依照本揭露的實施例的感測器封裝結構的剖面示意圖。

圖11為圖10中虛線方框區域的放大示意圖。

下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供之實施例並非用以限制本揭露所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖，且可能放大或縮小不同的膜層或區域來顯示於單一圖式中。而且，雖然文中使用如「第一」、「第二」等來描述不同的元件、區域及/或構件，但是這些元件、區域及/或構件不應當受限於這些用語。而是，這些用語僅用於區別一元件、區域或構件與另一元件、區域或構件。因此，以下所討論之第一元件、區域或構件可以被稱為第二元件、區域或構件而不違背實施例的教示。

在本文中，參照附圖定義諸如「上」及「下」的空間相對用語。因此，應該理解，用語「上表面」可與術語「下表面」互換使用，並且當諸如層或膜的元件被描述為配置在另一個元件上時，所述元件可直接放置在另一個元件上，或者在這兩個元件間可存在中介元件。另一方面，當一個元件被描述為直接配置在另一個元件上時，這兩個元件間之間沒有中介元件。

圖1A至圖1D是依照本發明本揭露的第一實施例的製造半導體封裝結構的部分製造流程步驟的剖面示意圖。圖2是繪示依照本發明本揭露的第一實施例之包含連接結構的半導體封裝結構的剖面示意圖。圖3A及圖3B是繪示依照本發明本揭露的第一 實施例的封裝結構中的連接結構的放大剖面示意圖。

以下將參照圖1A至圖1D描述依照本揭露的第一實施例的製造封裝結構過程中連接不同組件的方法。

首先如圖1A所示，提供表面上具有第一接點150的第一基底110。第一接點150可電性連接至第一基底110中的第一線路112且第一接點150的上表面上可形成有接合材料154。舉例而言，第一基底110可為例如包含多個半導體晶片的半導體晶圓或包含多個晶粒的重構晶圓(reconstructed wafer)。第一基底110可為例如半導體晶粒或形成有半導體積體電路的半導體晶片，包括記憶體晶片、邏輯晶片、數位晶片、類比晶片、感測器晶片(sensor chip)、無線射頻晶片(wireless and radio frequency chip)或電壓調節器晶片等。其中感測器晶片可為影像感測器晶片，至少包括電荷耦合元件(CCD)或互補金氧半導體影像感測器(CMOS image sensor)。或者，第一基底110可為封裝基板例如可撓式基板、軟性基板、中介基板或印刷電路板等。舉例而言，第一接點150由導電材料形成，第一接點150可包含導電材料選自例如鎳(Ni)、錫(Sn)、金(Au)、銅(Cu)、銀(Ag)、其合金或其複合材料等，但不限於此。依照本揭露實施例，第一接點150可為墊狀或墩狀結構，其橫截面形狀可為圓形、橢圓形、四邊形、六邊形、八邊形或任意多邊圖形。依照本揭露實施例，第一接點150可為由單一材料所形成單一結構或由不同材料區塊組合而成的結構。第一線路112例如可為跡線(track)、佈線、電路圖案等。

接著如圖1B所示，提供表面上具有第二接點160的第二基底120。第二接點160可電性連接至第二基底120中的第二線路122且可在第二接點160的表面(下表面)上配置有接合材料154。舉例而言，第二基底120可為例如包含多個半導體晶片的半導體晶圓或包含多個晶粒的重構晶圓(reconstructed wafer)。第二基底120可為例如半導體晶粒或形成有半導體積體電路的半導體晶片，包括記憶體晶片、邏輯晶片、數位晶片、類比晶片、感測器晶片(sensor chip)、無線射頻晶片(wireless and radio frequency chip)或電壓調節器晶片等。其中感測器晶片可為影像感測器晶片，至少包括電荷耦合元件(CCD)或互補金氧半導體影像感測器(CMOS image sensor)。或者，第二基底120可為封裝基板例如可撓式基板、軟性基板、中介基板或印刷電路板等。

依照本揭露實施例，第一基底110及第二基底120可為相同類型基底，例如，第一基底110可為記憶體晶片或邏輯晶片，第二基底120可為影像感測器晶片。或者，第一基底110及第二基底120可為不同類型基底，例如，第一基底110可為封裝基板例如可撓式基板或印刷電路板，而第二基底120可為半導體晶片例如記憶體晶片、邏輯晶片或影像感測器晶片。

舉例而言，第二接點160由導電材料形成，第二接點160可包含導電材料選自例如鎳(Ni)、錫(Sn)、金(Au)、銅(Cu)、銀(Ag)、其合金或其複合材料等，但不限於此。第二接點160可為墩狀或柱狀結構，其橫截面形狀可為圓形、橢圓形、四邊形、 六邊形、八邊形或任意多邊圖形。依照本揭露實施例，第二接點160可為由單一材料所形成的單一結構或由不同材料區塊組合而成的結構。第二線路122可為跡線(track)、佈線、電路圖案等電性結構。

第一接點150及第二接點160可由相同材料形成或由不同材料形成。依照本揭露實施例，第一接點150及第二接點160彼此可具有不同的結構形狀。舉例來說，第一接點150可為薄圓墊狀結構，且第二接點160可為圓柱狀結構，但本揭露不限於此。另外，第一接點150也可以與第二接點160彼此具有相同或類似結構形狀。

在本例示性實施例中，在第一接點150及第二接點160表面上各配置有接合材料154。在另一些實施例中，接合材料154可僅配置於第一接點150與第二接點160中的任一者的表面上。舉例而言，接合材料154可僅配置於第一接點150表面上，或僅配置於第二接點160表面上。

接合材料154可包括低溫接合金屬，例如雙晶銅、雙晶銀或其他奈米雙晶材料、銦錫合金(Sn In alloys)、錫鉍合金(Sn Bi alloys)、多孔金(porous gold)或其組合等。在本揭露中，低溫接合金屬是指熔點在200℃以下之金屬。相對於傳統銲球或銲料所需回銲溫度多高於或等於250℃，使用低溫接合金屬可在相對較低的加熱溫度下使得連接結構達到穩定接合，且滿足電性連接要求的可靠度要求。依照本揭露實施例，在第一接點150與第二 接點160上都配置有接合材料154的情況中，第一接點150上的接合材料154與第二接點160上的接合材料154可由相同的材料或不同的材料形成。較佳地，第一接點150上的接合材料154與第二接點160上的接合材料154由相同的材料形成。依照本揭露實施例，接合材料154可藉由電鍍或濺鍍等鍍覆方法形成於第一接點150及/或第二接點160的欲接合表面上。

然後參照圖1C，使各第二接點160與相應的各第一接點150對準，並使第二接點160上的接合材料154與第一接點150上的接合材料154彼此接觸。接著進行壓合製程，在加熱或加壓且加熱條件下進行，進而使得第一接點150與第二接點160表面上的接合材料154彼此連接結合形成接合層155。依照本揭露實施例，壓合時加熱溫度可為80℃至180℃。依照本揭露實施例，端視接合材料154所使用的材料特性，壓合時加熱溫度可為80至100℃。依照本揭露實施例，端視接合材料154所使用的材料特性，壓合時加熱溫度可為100至150℃。依照本揭露實施例，端視接合材料154所使用的材料特性，壓合時加熱溫度可為150至180℃。由於用於本揭露的接合材料154(亦即形成接合層155的材料)為低溫接合金屬，所以相較於銲料或銲球在250℃的焊接條件下方能進行接合，由於實施例中接合材料154所使用的材料包括低溫接合金屬，在低於200℃的製程溫度就能進行接合形成本揭露的接合層155並連接第一接點150與第二接點160，因此可以避免高溫製程條件劣化或影響整體半導體封裝的性能。

請參照圖1C與圖3A，在本實施例中，第二接點160與第一接點150透過接合層155彼此連接。依照本揭露實施例，端視所使用接合材料154的量，當在第一接點150及第二接點160表面上各配置有接合材料154，由於所使用的接合材料154的量較多，則加熱壓合之後，第二接點160與第一接點150乃是透過接合層155彼此連接。亦即，接合層155夾置於第二接點160與第一接點150之間。但在其他實施例中，當接合材料154僅配置於第一接點150或第二接點160的表面上時，由於所使用接合材料154的量較少，如圖3B所示，加熱壓合之後，第二接點160與第一接點150可彼此直接物理接觸，且接合層155圍繞連接處以加強連接的可靠性。如圖3B所示，第二接點160的下表面160a大致全部與第一接點150直接物理接觸。但在其他實施例中，第二接點160的下表面160a至少部分與第一接點150直接物理接觸，但仍可有部分接合層155夾置於第二接點160與第一接點150之間。

然後參照圖1D，進行鍍覆(plating)製程形成鍍覆構件170，而在第一基板110與第二基板120之間、在第一接點150、接合層155以及第二接點160的至少部分表面上形成鍍覆構件170。依照本揭露實施例，鍍覆構件170可至少覆蓋第一接點150的部分表面、接合層155的部分表面以及第二接點160的部分表面。鍍覆構件170可以透過例如無電電鍍(electroless plating)等鍍覆方法形成。鍍覆構件170可由導電材料形成，舉例而言，適 用的導電材料包含鎳(Ni)、錫(Sn)、金(Au)、銅(Cu)、銀(Ag)、銦(In)、鉑(Pt)、鈷(Co)、無電電鍍金屬合成物、無電電鍍多元合金及/或其組合。鍍覆構件170的材料可分別與第二接點160或第一接點150的材料相同或是不同。此外，鍍覆構件170的材料可與接合層155的材料相同或是不同。在某些實施例中，鍍覆構件170可由銅製成。例如，第一接點150與第二接點160的材料為銅，接合材料154的材料為銦錫合金而鍍覆構件170的材料為鎳。

鍍覆構件170可同時覆蓋第二接點160的外表面、接合層155的外表面以及第一接點150的外表面。鍍覆構件170可強化第一接點150與第二接點160之間的連接與固定，並加強第二接點160、接合層155以及第一接點150之間的電性連接可靠性。

後續可以選擇性的進行底填製程，在第一基底110與第二基底120之間填入一底膠或封填物，填入於第一基底110、第二基底120及鍍覆構件170之間的空間中，可以進一步固定且保護連接結構裸露表面，防止外來汙染或水氣等損害第一基底110與第二基底120之間的連接。

請參照圖2，依照本揭露的第一實施例的半導體封裝結構100至少包括具有第一線路112的第一基底110與具有第二線路122且配置於所述第一基底110之上的第二基底120。半導體封裝結構100更包括連接結構10，所述連接結構10至少包括第一接點150、第二接點160、接合層155與鍍覆構件170。在第一基底110 的面對第二基底120的表面上配置有第一接點150，第一接點150電性連接至第一基底110的第一線路112。在第二基底120面對第一基底110的表面上可配置有第二接點160，第二接點160電性連接至第二基底120的第二線路122。第二接點160與第一接點150以一對一的對應的方式相應配置，在圖2的垂直方向上來看，第二接點160的位置與第一接點150的位置至少部分重疊。也就是說，第二接點160的位置對準第一接點150的位置。

依照本揭露實施例，第二接點160的橫截面面積/尺寸小於第一接點150的橫截面面積/尺寸，第二接點160連接至相應的第一接點150但僅占據第一接點150的部份橫截面面積。接合層155可配置於第一接點150及第二接點160之間並與第一接點150及第二接點160直接物理性接觸。第一基底110內的第一線路112與第二基底120內的第二線路122可至少透過第一接點150、第二接點160及接合層155進行電性連接。也就是說，第一基底110內的第一線路112透過連接結構10電性連接第二基底120內的第二線路122。鍍覆構件170可配置於第一接點150的外表面上、第二接點160的外表面上及接合層155的外表面上。封填物180配置於第一基底110與第二基底120之間並包覆鍍覆構件170。封填物180可部分或完全填滿第一基底110、第二基底120及鍍覆構件170之間的空間中。封填物180可以進一步強化固定連接結構10且保護連接結構10表面，防止外來汙染或水氣等損害連接結構10，進而提高第一基底110與第二基底120之間的電性連接可靠 度。

在圖2中，鍍覆構件170大致完全覆蓋住第一接點150的外表面(非接合面)、第二接點160的外表面(非接合面)及接合層155的外表面(非接合面)。也就是說，在第一基底110與第二基底120之間的連接結構20的最外層為鍍覆構件170所構成。但在其他的實施例中，鍍覆構件170可僅覆蓋住第一接點150或第二接點160的部分表面。但是，鍍覆構件170至少直接接觸第一接點150的外表面、第二接點160的外表面及接合層155的外表面。

形成封填物180的材料可包括聚合物系材料，例如模塑底膠填充材料、環氧化物、樹脂或其組合等。

圖4A至圖4C是依照本揭露的第二實施例的製造半導體封裝結構的部分製造流程步驟的剖面示意圖。圖5是繪示依照本揭露的第二實施例之包含連接結構的半導體封裝結構的剖面示意圖。圖6A繪示依照本揭露的第二實施例的封裝結構中的連接結構的實例的放大剖面示意圖。圖6B繪示依照本揭露的第二實施例的封裝結構中的連接結構的另一實例的立體示意圖。

以下將參照圖4A至圖4C描述依照本揭露的第二實施例的製造封裝結構過程中連接不同組件的方法。

首先如圖4A所示，提供表面上具有保護層290及第一接點250的第一基底210。

舉例而言，保護層290依據第一基底210之表面外形以氣相沉積、旋塗或印刷等方法形成。接著在保護層290中形成開 口，所述開口可敞露第一基底210中的第一線路212。保護層290的材料可為有機絕緣材料或無機絕緣材料。舉例來說，所述有機絕緣材料可為熱塑性樹脂或熱固性樹脂，例如聚醯亞胺，所述無機絕緣材料例如可為SiO₂或SiN。

接著在保護層290的所述開口中形成第一接點250。第一接點250可電性連接至第一基底210中的第一線路212且第一接點250可具有凹部。第一接點250的形成方法可為藉由如化學氣相沈積、物理氣相沉積、濺鍍、或電鍍等製程將導電材料填入保護層290的開口，接著藉由蝕刻製程或噴砂方法在導電材料中形成凹部。導電材料選自例如鎳(Ni)、錫(Sn)、金(Au)、銅(Cu)、銀(Ag)、其合金或其複合材料等，但不限於此。

接著參照圖4B及圖6A，提供表面上具有第二接點260的第二基底220。第二接點260可電性連接至第二基底220中的第二線路222。接著使第一接點250與第二接點260彼此部分接觸而使第一基底210與第二基底220彼此連接。

第一接點250與第二接點260可彼此部分物理性接觸或者彼此部分化學性介面反應接觸。當第一接點250與第二接點260彼此部分化學性介面反應接觸後，在第一接點250與第二接點260的接觸面的金屬產生化學反應而形成介金屬化合物或合金固溶體。

第二接點260可為柱狀結構，其橫截面形狀可為圓形、橢圓形、四邊形、六邊形、八邊形或任意多邊圖形。第二接點260 可為由單一材料所形成之單一結構或由不同材料區塊組合而成的結構。參照圖6A，第二接點260可夾持於第一接點250的凹部中。視需要，可對連接結構20施加壓力加強第二接點260與第一接點250間的夾持強度。依照本揭露實施例，第一接點250與第二接點260可在未進行加熱的情況下進行連接，所以可避免高溫製程條件劣化或影響封裝結構中的組件的性能。

然後如圖4C所示，進行鍍覆(plating)製程形成鍍覆構件270，而在第一基底210與第二基底220之間、在第一接點250的至少部分表面上、第二接點260的至少部分表面上以及在第一接點250與第二接點260之間形成鍍覆構件270。依照本揭露實施例，鍍覆構件270可至少覆蓋第一接點250的部分表面以及第二接點260的部分表面。鍍覆構件270的材料可分別與第二接點260或第一接點250的材料相同或是不同。鍍覆構件270可同時覆蓋第一接點250的部分表面以及第二接點260的部分表面並填充第一接點250的凹部。必要時，鍍覆構件270可配置在第一接點250與第二接點260之間。鍍覆構件270可強化第一接點250與第二接點260之間的連接與固定，並加強第一接點250與第二接點260之間的電性連接可靠性。

後續可以選擇性的進行底填製程，在第一基底210與第二基底220之間填入一底膠或封填物，填入於第一基底210、第二基底220及鍍覆構件270之間的空間中，可以進一步固定且保護連接結構裸露表面，防止外來汙染或水氣等損害第一基底210與 第二基底220之間的連接。

請參照圖5，依照本揭露的第二實施例的半導體封裝結構200至少包括具有第一線路212的第一基底210與具有第二線路222且配置於所述第一基底210之上的第二基底220。半導體封裝結構200更包括連接結構20，所述連接結構20至少包括第一接點250、第二接點260與鍍覆構件270。半導體封裝結構200還可選擇性地包括位於第一基底210的面對第二基底220的表面上且在第一接點250之間的保護層290。在第一基底210的面對第二基底220的表面上配置有第一接點250，第一接點250電性連接至第一基底210的第一線路212。第一接點250可具有凹部。在第二基底220的面對第一基底210的表面上可配置有第二接點260。第二接點260電性連接至第二基底220的第二線路222。第二接點260與第一接點250以一對一的對應的方式相應配置，第二接點260可夾持於第一接點250的凹部中並與第一接點250彼此部分接觸。也就是說，第二接點260的位置對準第一接點250的凹部的位置並夾持於第一接點250的凹部中。

第一基底210內的第一線路212與第二基底220內的第二線路222可至少透過第一接點250及第二接點260進行電性連接。也就是說，第一基底210內的第一線路212透過連接結構20電性連接第二基底220內的第二線路222。鍍覆構件270可配置於第一接點250的外表面上及第二接點260的外表面上並填充第一接點250的凹部以及填充第一接點250與第二接點260之間的空 間。封填物280配置於第一基底210與第二基底220之間並包覆鍍覆構件270。

在圖4至圖6中，第一接點250的凹部呈現頂部寬度大於底部寬度的梯形形狀，但本揭露不以此為限。舉例來說，參照圖6B，第一接點250可呈由多個圓柱組成的形式，且第二接點260可緊配於多個圓柱之間的空間並與第一接點250彼此部分接觸。也就是說，本揭露未特別限定第一接點250中的凹部的形狀，只要第一接點250的凹部可提供容置第二接點260的至少部分的空間並使第一接點250與第二接點260彼此部分接觸。依照本揭露實施例，端視第一接點250的凹部的形狀，第二接點260可被夾持於第一接點250的凹部中。

在圖5中，鍍覆構件270大致完全覆蓋住第一接點250的外表面及第二接點260的外表面並將第一接點250的凹部以及第一接點250與第二接點260之間的空間完全填充。也就是說，在第一基底210與第二基底220之間的連接結構20的最外層為鍍覆構件270所構成。但在其他的實施例中，例如於圖6A所示，鍍覆構件170可僅覆蓋住第一接點250或第二接點260的部分表面。但是，鍍覆構件270至少直接接觸第一接點250的外表面與第二接點260的外表面並填充第一接點250的凹部。必要時，鍍覆構件270可填充第一接點250與第二接點260之間的空間。

除非有其他明顯矛盾或不適用的描述，否則上述第一實施例中的相同名稱的組件的相關描述也適用於本實施例中的相同 名稱的組件，在此不再贅述。

圖7A至圖7D是依照本揭露的第三實施例的製造半導體封裝結構的部分製造流程步驟的剖面示意圖。圖8是繪示依照本揭露的第三實施例之包含連接結構的半導體封裝結構的剖面示意圖。圖9A至圖9C分別繪示依照本揭露的第三實施例的封裝結構中的連接結構的實例的放大剖面示意圖。

以下將參照圖7A至圖7D描述本揭露的第三實施例的製造封裝結構過程中連接不同組件的方法。

首先如圖7A所示，提供表面上具有保護層390的第一基底310。保護層390具有開口，所述開口可敞露第一基底310中的第一線路312。接著在保護層390的所述開口中形成第一接點350。第一接點350可電性連接至第一基底310中的第一線路312。舉例而言，第一接點350由導電材料形成，第一接點350可包含導電材料選自例如鎳(Ni)、錫(Sn)、金(Au)、銅(Cu)、銀(Ag)、其合金或其複合材料等，但不限於此。依照本揭露實施例，第一接點350可為墊狀或墩狀結構，其橫截面形狀可為圓形、橢圓形、四邊形、六邊形、八邊形或任意多邊圖形。依照本揭露實施例，第一接點350可為由單一材料所形成單一結構或由不同材料區塊組合而成的結構。

接著如圖7B所示，提供表面上具有第二接點360的第二基底320。第二接點360可電性連接至第二基底320中的第二線路322。本實施例中的第一接點350及第二接點360除了其表面上未 配置接合材料外與第一實施例的第一接點150及第二接點160的結構或材料類似。其詳細說明可參照第一實施例，在此不再贅述。

然後參照圖7C及圖9，使各第二接點360與相應的各第一接點350對準並彼此接觸。也就是說，至少使第二接點360的下表面與第一接點350的上表面彼此接觸。參照圖9A，第二接點360的下表面與第一接點350的上表面平整地接觸。或者，參照圖9B及圖9C，第一接點350的上表面以及第二接點360的下表面可能不是平整的，使得第一接點350的上表面以及第二接點360的下表面僅彼此部分接觸。依照本揭露的其他未繪示實施例，第二接點360也可穿過第一接點350的上表面而暫時性固定在第一接點350中，接著進行超音波熔接製程而將第二接點360與第一接點350接合。由於超音波熔接不需要進行加熱，所以可避免高溫製程條件劣化或影響封裝結構中的組件的性能。

第一接點350與第二接點360可彼此部分物理性接觸或者彼此部分化學性介面反應接觸。當第一接點350與第二接點360彼此部分化學性介面反應接觸後，在第一接點350與第二接點360的接觸面的金屬產生化學反應而形成介金屬化合物或合金固溶體。

然後參照圖7D，進行鍍覆(plating)製程形成鍍覆構件370，而在第一基底310與第二基底320之間、在第一接點350、以及第二接點360的至少部分表面上形成鍍覆構件370。依照本揭露實施例，鍍覆構件370可至少覆蓋第一接點350的部分表面以 及第二接點360的部分表面。鍍覆構件370的材料可分別與第二接點360或第一接點350的材料相同或是不同。必要時，鍍覆構件370可配置在第一接點350與第二接點360之間。

鍍覆構件370可同時覆蓋第二接點360的外表面以及第一接點350的外表面。鍍覆構件370可強化第一接點350與第二接點360之間的連接與固定，並加強第一接點350與第二接點360之間的電性連接可靠性。

後續可以選擇性的進行底填製程，在第一基底310與第二基底320之間填入一底膠或封填物，填入於第一基底310、第二基底320及鍍覆構件370之間的空間中，可以進一步固定且保護連接結構裸露表面，防止外來汙染或水氣等損害第一基底310與第二基底320之間的連接。

請參照圖8，依照本揭露的第三實施例的半導體封裝結構300至少包括具有第一線路312的第一基底310與具有第二線路322且配置於所述第一基底310之上的第二基底320。半導體封裝結構300更包括連接結構30，所述連接結構30至少包括第一接點350、第二接點360與鍍覆構件370。半導體封裝結構300還可選擇性地包括配置在第一基底310的面對第二基底320的表面上的保護層390。在第一基底310的面對第二基底320的表面上配置有第一接點350。第一接點350電性連接至第一基底310的第一線路312。在第二基底320的面對第一基底310的表面上可配置有第二接點360。第二接點360電性連接至第二基底320的第二線路322。 第二接點360與第一接點350以一對一的對應的方式相應配置，第二接點360的下表面可與第一接點350的上表面彼此物理接觸。也就是說，第二接點360的位置對準第一接點350的位置。

依照本揭露實施例，第二接點360的橫截面面積/尺寸小於第一接點350的橫截面面積/尺寸，第二接點360連接至相應的第一接點350但僅占據第一接點350的部份橫截面面積。第一基底310內的第一線路312與第二基底320內的第二線路322可至少透過第一接點350及第二接點360進行電性連接。也就是說，第一基底310內的第一線路312透過連接結構30電性連接第二基底320內的第二線路322。鍍覆構件370可配置於第一接點350的外表面上及第二接點360的外表面上。必要時，鍍覆構件370可配置在第一接點350與第二接點360之間。封填物380配置於第一基底310與第二基底320之間並包覆鍍覆構件370。

在圖8中，鍍覆構件370大致完全覆蓋住第一接點350的外表面及第二接點360的外表面。也就是說，在第一基底310與第二基底320之間的連接結構30的最外層為鍍覆構件370所構成。但在其他的實施例中，例如於圖9A所示，鍍覆構件370可僅覆蓋住第一接點350或第二接點360的部分表面。但是，鍍覆構件370至少直接接觸第一接點350的外表面與第二接點360的外表面。

除非有其他明顯矛盾或明顯不同的描述，否則上述實施例中的相同名稱的組件的相關描述也適用於本實施例中的相同名 稱的組件，在此不再贅述。

圖10是繪示依照本揭露的實施例的感測器封裝的剖面示意圖。圖10所示結構乃是包含依照本揭露上述實施例的封裝結構整合於感測器封裝結構中的示意圖。圖11為圖10中標示方框區域的放大示意圖。

請參照圖10及圖11，感測器封裝400至少包括：位於感測器封裝400頂部的透光基板428、位於透光基板428下方的微透鏡426、位於微透鏡426下方的光檢測器424、位於光檢測器424下方的感測器晶片420、位於感測器晶片420下方的記憶體/邏輯晶片410、位於感測器晶片420與記憶體/邏輯晶片410之間的連接結構40、位於記憶體/邏輯晶片410下方的介電層414以及位於感測器封裝400底部的焊球416。

記憶體/邏輯晶片410中具有第一線路412。第一線路412例如可為跡線(track)、佈線、電路圖案等電性結構。記憶體/邏輯晶片410視感測器封裝400的功能而定可為記憶體晶片及/或邏輯晶片。舉例來說，記憶體/邏輯晶片410可為處理器晶片。感測器晶片420中具有第二線路422。第二線路422例如可為跡線(track)、佈線、電路圖案等電性結構。光檢測器424可將自透光基板428進入感測器封裝400並通過微透鏡426的光能轉換為電壓信號並傳送至感測器晶片420。感測器晶片420例如可為包含電荷耦合元件或互補金屬氧化物半導體影像感測器晶片。記憶體/邏輯晶片410與感測器晶片420可經由連接結構40進行電性連接。

連接結構40至少包括第一接點450、第二接點460、接合層455與鍍覆構件470。在記憶體/邏輯晶片410的面對感測器晶片420的表面上配置第一接點450，第一接點450電性連接至記憶體/邏輯晶片410的第一線路412。在感測器晶片420面對記憶體/邏輯晶片410的表面上配置第二接點460。第二接點460電性連接至感測器晶片420中的第二線路422。第一接點450與第二接點460以一對一的對應的方式相應配置。可在第一接點450與第二接點460之間配置接合層455。接合層455可與第一接點450及第二接點460物理接觸。記憶體/邏輯晶片410內的第一線路412與感測器晶片420內的第二線路422可至少透過第一接點450、第二接點460及接合層455進行電性連接。也就是說，記憶體/邏輯晶片410內的第一線路412透過連接結構40電性連接感測器晶片420內的第二線路422。鍍覆構件470可配置於第一接點450的外表面上、第二接點460的外表面上以及接合層455的外表面上。封填物480配置於記憶體/邏輯晶片410與感測器晶片420之間並包覆鍍覆構件470。封填物480的上表面及下表面可配置保護層(passivation layer)490。

除非有其他明顯矛盾或明顯不同的描述，否則上述實施例中的相同名稱的組件的相關描述也適用於本實施例中的相同名稱的組件，在此不再贅述。

綜上所述，本揭露利用低溫接合金屬或物理性固定方式提供一種不需在高溫下加熱即可將組件進行電性連接的封裝結構 及其製造方法。

雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧連接結構

100‧‧‧封裝結構

110‧‧‧第一基底

112‧‧‧第一線路

120‧‧‧第二基底

122‧‧‧第二線路

150‧‧‧第一接點

155‧‧‧接合層

160‧‧‧第二接點

170‧‧‧鍍覆構件

180‧‧‧封填物

Claims (10)

1. 一種封裝結構，包括：第一基底，包含第一線路與至少一第一接點，其中所述至少一第一接點電性連接至所述第一線路；第二基底，包含第二線路與至少一第二接點，其中所述至少一第二接點電性連接至所述第二線路；以及第三接點，位於所述第一接點與所述第二接點之間；以及第四接點，位於所述第一基底與所述第二基底之間，其中所述第三接點至少部分物理性接觸所述第一接點以及所述第二接點，所述第四接點包圍所述第一接點、所述第二接點與所述第三接點並且物理性接觸所述第一接點、所述第二接點與所述第三接點，所述第一基底至少透過所述第一接點、所述第二接點與所述第三接點與所述第二基底電性連接，且其中所述第三接點的材料與所述第一接點、所述第二接點及所述第四接點中的任一者的材料都不相同。
2. 如申請專利範圍第1項所述的封裝結構，其中所述第三接點是由低溫接合金屬所構成。
3. 如申請專利範圍第2項所述的封裝結構，其中所述低溫接合金屬包括雙晶銅、雙晶銀、銦錫合金、錫鉍合金、多孔金或其組合。
4. 如申請專利範圍第1項所述的封裝結構，更包括配置於所述第一基底與所述第二基底之間的封填物。
5. 一種組件連接的方法，包括：提供具有至少一第一接點的第一基底與具有至少一第二接點的第二基底；在所述第一基底的所述至少一第一接點上分別配置低溫接合金屬；將所述第一基底的所述至少一第一接點與所述第二基底的所述至少一第二接點接觸；在低於250℃的反應溫度下，熔融所述低溫接合金屬而接合所述至少一第一接點與所述至少一第二接點；鍍覆形成金屬構件分別包覆在所述至少一第一接點與所述至少一第二接點外圍；以及在所述第一基底與所述第二基底之間填入封填物，且其中所述低溫接合金屬的材料與所述第一接點、所述第二接點及所述金屬構件中的任一者的材料都不相同。
6. 如申請專利範圍第5項所述的組件連接的方法，其中在所述至少一第一接點與所述至少一第二接點接觸之前，在所述至少一第二接點上分別配置所述低溫接合金屬。
7. 如申請專利範圍第5項所述的組件連接的方法，其中所述低溫接合金屬包括雙晶銅、雙晶銀、銦錫合金、錫鉍合金、多孔金或其組合。
8. 如申請專利範圍第5項所述的組件連接的方法，其中所述金屬構件的材料包括鎳(Ni)、錫(Sn)、金(Au)、銅(Cu)、銀(Ag)或其組合。
9. 如申請專利範圍第5項所述的組件連接的方法，其中所述反應溫度為約80℃到約200℃。
10. 如申請專利範圍第5項所述的組件連接的方法，其中所述反應溫度為約100℃。

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