TWI835501B - 半導體封裝結構及其製造方法 - Google Patents

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Abstract

本發明提供一種半導體封裝結構，包括：一載板；一線路層；以及複數個接點，電性連接該線路層與該載板，其中每一接點包括一金屬部與一絕緣部，該絕緣部包圍該金屬部，且該等接點之間形成有一空隙。

Description

半導體封裝結構及其製造方法
本發明係有關於一種半導體封裝結構，特別是有關於一種具有金屬/絕緣材接點的半導體封裝結構。
一般在半導體製程的溫度負荷下，由於細線路薄膜層、錫球、印刷電路板及底膠等材料間的熱膨脹係數不同，使得各結構間產生不同的熱變形量，導致結構翹曲變形，而此變形造成了後續應用受限及可靠度的降低。
本發明之目的係為改善異質整合結構的翹曲度及降低結構中的應力值。本發明提供一種半導體封裝結構，利用設置於線路層與載板之間的金屬/絕緣材複合式接點的設計，以同時降低異質整合結構的翹曲度及應力值，提升產品可靠度及耐用性。
根據本發明的一實施例，提供一種半導體封裝結構，包括：一載板；一線路層；以及複數個接點，電性連接該線路層與該載板，其中每一接點包括一金屬部與一絕緣部，該絕緣部包圍該金屬部，且該等接點之間形成有一空隙。
在一實施例中，該載板包括一基板或一印刷電路板(PCB)。
在一實施例中，該線路層中的線寬或線距小於15微米。在一實施例中，該線路層包括一重分佈層(redistribution layer，RDL)。
在一實施例中，該金屬部包括錫、銀、銅、鎳、鍺、鉛、銻、鉍、鎘、金、銦、鋁、砷、鐵、鋅、或其組合。在一實施例中，該絕緣部包括環氧樹脂。在一實施例中，該絕緣部包括一第一部分、一第二部分、以及一第三部分，該第一部分與該線路層接觸，該第三部分與該載板接觸，以及該第二部分位於該第一部分與該第三部分之間。在一實施例中，該第一部分的厚度、該第二部分的厚度、以及該第三部分的厚度相同。在一實施例中，該第一部分的厚度與該第三部分的厚度相同，以及該第一部分的該厚度大於該第二部分的厚度。在一實施例中，該第二部分的厚度介於0.1微米與100微米之間。
在一實施例中，本發明半導體封裝結構更包括一晶片，設置於該線路層上。
根據本發明的一實施例，提供一種半導體封裝結構的製造方法，包括：提供一載板，其上設置有一第一金屬襯墊；提供一基板，其上依序設置有一線路層與一第二金屬襯墊；形成一接點材料於該載板的該第一金屬襯墊上；藉由該第二金屬襯墊、該接點材料、以及該第一金屬襯墊將該線路層接合於該載板上；以及移除該基板。
在一實施例中，形成該接點材料的方法包括形成一混成材料於該載板的該第一金屬襯墊上，該混成材料包括一金屬材料與一絕緣材料。在一實施例中，形成該接點材料的方法包括形成一金屬材料於該載板的該第一金屬襯墊上，之後，形成一絕緣材料於該金屬材料上。在一實施例中，藉由一網版印刷製程形成該接點材料於該載板的該第一金屬襯墊上。
在一實施例中，藉由一回流製程將該線路層接合於該載板上，以於該線路層與該載板之間形成複數個接點，其中每一接點包括一金屬部與一絕緣部，該絕緣部包圍該金屬部，且至少形成一空隙於相鄰的該等接點之間。
在一實施例中，本發明半導體封裝結構的製造方法更包括形成一晶片於該線路層上。
本發明旨在建立一種特殊的複合式連接結構(即，絕緣材料僅包覆用於連接線路層與載板的接點，相鄰接點之間仍保留空隙)來改善因異質結構間熱變形量不同而產生的翹曲變形，並同時提升產品可靠度。
本發明為電路板級(board-level)異質整合，具有可擴充性與高彈性設計。藉由薄膜轉移技術，將具有細線化與高深寬比的線路層，以更高良率、更低成本的方式，製作包括線路層、IC晶片、以及PCB載板的整合型大面積高效能載板。使高階載板面積擴充至大面積應用，且在修復、良率、以及成本等各方面都有更佳表現，提升競爭力與優勢，為下世代高效能運算用先進載板尋求解決方案。
以下的揭露內容提供許多不同的實施例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。
應理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。
此外，其中可能用到與空間相關用詞，例如「在…下方」、「下方」、「較低的」、「在…上方」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉45度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形，或者，其間亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。在本發明一些實施例中，關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。
在說明書中，「約」、「大約」、「大抵」、「大致」、「實質上」、「相同」、「相似」之用語通常表示一特徵值在一給定值的正負15%之內，或正負10%之內，或正負5%之內，或正負3%之內，或正負2%之內，或正負1%之內，或正負0.5%之內的範圍。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」、「大致」、「實質上」的情況下，仍可隱含「約」、「大約」、「大抵」、「大致」、「實質上」之含義。
應當理解的是，雖然本文使用術語「第一」、「第二」、「第三」等來描述不同的元件、部件、區域、層及/或區段，這些元件、部件、區域、層及/或區段不應當被這些術語所限制。這些術語可以僅被用於將一個元件、部件、區域、層或區段與另一元件、部件、區域、層或區段區分開來。因此，在不脫離本發明的技術的前提下，以下討論的第一元件、部件、區域、層或區段可以被稱為第二元件、部件、區域、層或區段。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本發明的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本發明實施例有特別定義。
請參閱第1圖，根據本發明的一實施例，提供一種半導體封裝結構10。第1圖為半導體封裝結構的剖面示意圖。
如第1圖所示，半導體封裝結構10包括載板12、線路層14、以及複數個接點16，其中接點16電性連接線路層14與載板12。每一接點16包括金屬部18與絕緣部20，絕緣部20包圍金屬部18，且至少形成有空隙22存在於相鄰的接點16之間。也就是，每一接點16的絕緣部20位於本身的金屬部18的周邊，相鄰的接點16的絕緣部20藉由空隙22彼此分離，未實質接觸，但本發明並不以此為限，其他適合的絕緣部的延伸樣態亦適用於本發明，例如，在空隙22存在下，相鄰的接點16的絕緣部20可自本身的金屬部18的周邊向外側延伸，使得相鄰的接點16的絕緣部20形成彼此部分接觸的樣態。
在一實施例中，載板12可包括基板或印刷電路板(PCB)等。在一實施例中，當載板12為基板時，可包括半導體基板、陶瓷基板、玻璃基板、高分子基板、或上述各類基板的組合，但本發明並不以此為限，其他適合的基板材料亦適用於本發明。在一實施例中，上述半導體基板的材料可包括元素半導體(例如，矽及/或鍺)、化合物半導體(例如，氮化鎵、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化鎵、銻化銦、鋰鉭氧化物(LiTaO 3)及/或鋰鈮氧化物(LiNbO 3))、合金半導體(例如，矽鍺合金、磷砷鎵合金、砷鋁銦合金、砷鋁鎵合金、砷鎵銦合金、磷鎵銦合金、及/或砷磷鎵銦合金)、或上述各類半導體材料的組合，但本發明並不以此為限，其他適合的半導體材料亦適用於本發明。
在一實施例中，載板12可為複合基板，包括額外的元件(為簡化起見，未繪示)，例如，薄膜電晶體(TFT)、互補式金屬氧化物半導體(CMOS)、驅動元件、導電元件、其他類似元件、或上述各類元件的組合，但本發明並不以此為限，其他適合的元件亦適用於本發明。在一實施例中，上述導電元件可包括鈷、釕、鋁、鎢、銅、鈦、鉭、銀、金、鉑、鎳、鋅、鉻、鉬、鈮、其他類似導電材料、上述各類導電材料的組合、或上述各類導電材料的多膜層，但本發明並不以此為限，其他適合的導電材料亦適用於本發明。該些元件可提供連接至基板上的元件的電路。
在一實施例中，當載板12為印刷電路板(PCB)時，其表面包括金屬導線層(為簡化起見，未繪示)，藉由接點16電性連接線路層14。
在一實施例中，線路層14中的線寬或線距大約小於35微米。在一實施例中，線路層14中的線寬或線距大約小於15微米。在一實施例中，線路層14可包括重分佈層(redistribution layer，RDL)。在一實施例中，上述重分佈層可包括多層絕緣層與導電層交錯堆疊，可進一步包括，例如，薄膜電晶體、電阻元件、電容元件、或電感元件，但本發明並不以此為限，其他適合的元件亦可包含於重分佈層中。
在一實施例中，接點16的金屬部18可包括錫、銀、銅、鎳、鍺、鉛、銻、鉍、鎘、金、銦、鋁、砷、鐵、鋅、或含上述各類金屬材料的合金組合，但本發明並不以此為限，其他適合的金屬材料亦適用於本發明。在一實施例中，接點16的金屬部18的外觀形狀可為球狀，但本發明並不以此為限，其他適合的外觀形狀亦適用於本發明。在一實施例中，當接點16的金屬部18為球狀時，其粒徑介於大約50微米至大約500微米，但本發明並不以此為限，其他適合的粒徑尺寸亦適用於本發明。在一實施例中，接點16的絕緣部20可包括有機絕緣材料，例如，環氧樹脂、聚醯亞胺(polyimide，PI)、苯並環丁烯(benzocyclobutene，BCB)、或上述各類有機絕緣材料的組合，但本發明並不以此為限，其他適合的有機絕緣材料亦適用於本發明。
在第1圖中，接點16的絕緣部20包括第一部分20a、第二部分20b、以及第三部分20c，其中第一部分20a與線路層14接觸，第三部分20c與載板12接觸，以及第二部分20b位於第一部分20a與第三部分20c之間。在一實施例中，絕緣部20的第一部分20a的厚度t1、第二部分20b的厚度t2、以及第三部分20c的厚度t3大約相同或可不相同。如第1圖所示，若接點16的金屬部18為球狀，則絕緣部20的側壁20’可呈現，例如，向外凸出的樣態。在一實施例中，絕緣部20的第二部分20b的厚度t2介於大約0.1微米與大約100微米之間。在第1圖所示的實施例中，每一接點16的絕緣部20位於本身的金屬部18的周邊，也就是，相鄰的接點16的絕緣部20藉由空隙22彼此分離，未實質接觸。或也可能相鄰的接點16的絕緣部20藉由空隙22彼此接觸。
在一實施例中，本發明半導體封裝結構10更包括晶片24，設置於線路層14上，並電性連接線路層14。晶片24可藉由線路層14與接點16電性連接載板12。
請參閱第2圖，根據本發明的一實施例，提供一種半導體封裝結構10。第2圖為半導體封裝結構的剖面示意圖。
如第2圖所示，半導體封裝結構10包括載板12、線路層14、以及複數個接點16，其中接點16電性連接線路層14與載板12。每一接點16包括金屬部18與絕緣部20，絕緣部20包圍金屬部18，且相鄰的接點16之間形成有空隙22。也就是，每一接點16的絕緣部20位於本身的金屬部18的周邊，相鄰的接點16的絕緣部20藉由空隙22彼此分離，未實質接觸，但本發明並不以此為限，其他適合的絕緣部的延伸樣態亦適用於本發明，例如，在空隙22存在下，相鄰的接點16的絕緣部20可自本身的金屬部18的周邊向外側延伸，使得相鄰的接點16的絕緣部20形成彼此部分接觸的樣態。
在一實施例中，載板12可包括基板或印刷電路板(PCB)。在一實施例中，當載板12為基板時，可包括半導體基板、陶瓷基板、玻璃基板、高分子基板、或上述各類基板的組合，但本發明並不以此為限，其他適合的基板材料亦適用於本發明。在一實施例中，上述半導體基板的材料可包括元素半導體(例如，矽及/或鍺)、化合物半導體(例如，氮化鎵、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化鎵、銻化銦、鋰鉭氧化物(LiTaO 3)及/或鋰鈮氧化物(LiNbO 3))、合金半導體(例如，矽鍺合金、磷砷鎵合金、砷鋁銦合金、砷鋁鎵合金、砷鎵銦合金、磷鎵銦合金、及/或砷磷鎵銦合金)、或上述各類半導體材料的組合，但本發明並不以此為限，其他適合的半導體材料亦適用於本發明。
在一實施例中，載板12可為複合基板，包括額外的元件(為簡化起見，未繪示)，例如，薄膜電晶體(TFT)、互補式金屬氧化物半導體(CMOS)、驅動元件、導電元件、其他類似元件、或上述各類元件的組合，但本發明並不以此為限，其他適合的元件亦適用於本發明。在一實施例中，上述導電元件可包括鈷、釕、鋁、鎢、銅、鈦、鉭、銀、金、鉑、鎳、鋅、鉻、鉬、鈮、其他類似導電材料、上述各類導電材料的合金組合、或上述各類導電材料的多膜層，但本發明並不以此為限，其他適合的導電材料亦適用於本發明。該些元件可提供連接至基板上的元件的電路。
在一實施例中，當載板12為印刷電路板(PCB)時，其表面包括金屬導線層(為簡化起見，未繪示)，藉由接點16電性連接線路層14。
在一實施例中，線路層14中的線寬或線距大約小於35微米。在一實施例中，線路層14中的線寬或線距大約小於15微米。在一實施例中，線路層14可包括重分佈層(redistribution layer，RDL)。在一實施例中，上述重分佈層可包括多層絕緣層與導電層交錯堆疊，可進一步包括，例如，薄膜電晶體、電阻元件、電容元件、或電感元件，但本發明並不以此為限，其他適合的元件亦可包含於重分佈層中。
在一實施例中，接點16的金屬部18可包括錫、銀、銅、鎳、鍺、鉛、銻、鉍、鎘、金、銦、鋁、砷、鐵、鋅、或上述各類金屬材料的合金組合，但本發明並不以此為限，其他適合的金屬材料亦適用於本發明。在一實施例中，接點16的金屬部18的外觀形狀可為球狀，但本發明並不以此為限，其他適合的外觀形狀亦適用於本發明。在一實施例中，當接點16的金屬部18為球狀時，其粒徑介於大約50微米至大約500微米，但本發明並不以此為限，其他適合的粒徑尺寸亦適用於本發明。在一實施例中，接點16的絕緣部20可包括有機絕緣材料，例如，環氧樹脂、聚醯亞胺(polyimide，PI)、苯並環丁烯(benzocyclobutene，BCB)、或上述各類有機絕緣材料的組合，但本發明並不以此為限，其他適合的有機絕緣材料亦適用於本發明。
在第2圖中，接點16的絕緣部20包括第一部分20a、第二部分20b、以及第三部分20c，其中第一部分20a與線路層14接觸，第三部分20c與載板12接觸，以及第二部分20b位於第一部分20a與第三部分20c之間。在一實施例中，絕緣部20的第一部分20a的厚度t1、第二部分20b的厚度t2、以及第三部分20c的厚度t3大約相同或也可不相同。如第2圖所示，若接點16的金屬部18為球狀，則絕緣部20的側壁20’可呈現，例如，向外凸出的樣態。在一實施例中，絕緣部20的第二部分20b的厚度t2介於大約0.1微米與大約100微米之間。在第1圖所示的實施例中，每一接點16的絕緣部20位於本身的金屬部18的周邊，也就是，相鄰的接點16的絕緣部20藉由空隙22彼此分離，未實質接觸。或，相鄰的接點16的絕緣部20藉由空隙22彼此也可接觸。第2圖所示實施例與第1圖所示實施例的差別在於，在第2圖中，絕緣部20的第二部分20b的厚度t2大約大於第1圖所示絕緣部20的第二部分20b的厚度t2。
在一實施例中，本發明半導體封裝結構10更包括晶片24，設置於線路層14上，並電性連接線路層14。晶片24可藉由線路層14與接點16電性連接載板12。
請參閱第3圖，根據本發明的一實施例，提供一種半導體封裝結構10。第3圖為半導體封裝結構的剖面示意圖。
如第3圖所示，半導體封裝結構10包括載板12、線路層14、以及複數個接點16，其中接點16電性連接線路層14與載板12。每一接點16包括金屬部18與絕緣部20，絕緣部20包圍金屬部18，且相鄰的接點16之間形成有空隙22。也就是，每一接點16的絕緣部20位於本身的金屬部18的周邊，相鄰的接點16的絕緣部20藉由空隙22彼此分離，未實質接觸，或，相鄰的接點16的絕緣部20藉由空隙22也可彼此接觸，但本發明並不以此為限，其他適合的絕緣部的延伸樣態亦適用於本發明，例如，在空隙22存在下，相鄰的接點16的絕緣部20可自本身的金屬部18的周邊向外側延伸，使得相鄰的接點16的絕緣部20形成彼此部分接觸的樣態。
在一實施例中，載板12可包括基板或印刷電路板(PCB)。在一實施例中，當載板12為基板時，可包括半導體基板、陶瓷基板、玻璃基板、高分子基板、或上述各類基板的組合，但本發明並不以此為限，其他適合的基板材料亦適用於本發明。在一實施例中，上述半導體基板的材料可包括元素半導體(例如，矽及/或鍺)、化合物半導體(例如，氮化鎵、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化鎵、銻化銦、鋰鉭氧化物(LiTaO 3)及/或鋰鈮氧化物(LiNbO 3))、合金半導體(例如，矽鍺合金、磷砷鎵合金、砷鋁銦合金、砷鋁鎵合金、砷鎵銦合金、磷鎵銦合金、及/或砷磷鎵銦合金)、或上述各類半導體材料的組合，但本發明並不以此為限，其他適合的半導體材料亦適用於本發明。
在一實施例中，載板12可為複合基板，包括額外的元件(為簡化起見，未繪示)，例如，薄膜電晶體(TFT)、互補式金屬氧化物半導體(CMOS)、驅動元件、導電元件、其他類似元件、或上述各類元件的組合，但本發明並不以此為限，其他適合的元件亦適用於本發明。在一實施例中，上述導電元件可包括鈷、釕、鋁、鎢、銅、鈦、鉭、銀、金、鉑、鎳、鋅、鉻、鉬、鈮、其他類似導電材料、上述各類導電材料的合金組合、或上述各類導電材料的多膜層，但本發明並不以此為限，其他適合的導電材料亦適用於本發明。該些元件可提供連接至基板上的元件的電路。
在一實施例中，當載板12為印刷電路板(PCB)時，其表面包括金屬導線層(為簡化起見，未繪示)，藉由接點16電性連接線路層14。
在一實施例中，線路層14中的線寬或線距大約小於35微米。在一實施例中，線路層14中的線寬或線距大約小於15微米。在一實施例中，線路層14可包括重分佈層(redistribution layer，RDL)。在一實施例中，上述重分佈層可包括多層絕緣層與導電層交錯堆疊，可進一步包括，例如，薄膜電晶體、電阻元件、電容元件、或電感元件，但本發明並不以此為限，其他適合的元件亦可包含於重分佈層中。
在一實施例中，接點16的金屬部18可包括錫、銀、銅、鎳、鍺、鉛、銻、鉍、鎘、金、銦、鋁、砷、鐵、鋅、或上述各類金屬材料的合金組合，但本發明並不以此為限，其他適合的金屬材料亦適用於本發明。在一實施例中，接點16的金屬部18的外觀形狀可為球狀，但本發明並不以此為限，其他適合的外觀形狀亦適用於本發明。在一實施例中，當接點16的金屬部18為球狀時，其粒徑介於大約50微米至大約500微米，但本發明並不以此為限，其他適合的粒徑尺寸亦適用於本發明。在一實施例中，接點16的絕緣部20可包括有機絕緣材料，例如，環氧樹脂、聚醯亞胺(polyimide，PI)、苯並環丁烯(benzocyclobutene，BCB)、或上述各類有機絕緣材料的組合，但本發明並不以此為限，其他適合的有機絕緣材料亦適用於本發明。
在第3圖中，接點16的絕緣部20包括第一部分20a、第二部分20b、以及第三部分20c，其中第一部分20a與線路層14接觸，第三部分20c與載板12接觸，以及第二部分20b位於第一部分20a與第三部分20c之間。在一實施例中，絕緣部20的第一部分20a的厚度t1、第二部分20b的厚度t2、以及第三部分20c的厚度t3並不完全相同，例如，第一部分20a的厚度t1與第三部分20c的厚度t3大約相同或可不相同，而第一部分20a的厚度t1大約大於第二部分20b的厚度t2。如第3圖所示，若接點16的金屬部18為球狀，則絕緣部20的側壁20’可呈現，例如，大約垂直載板12與線路層14的樣態。在一實施例中，絕緣部20的第二部分20b的厚度t2介於大約0.1微米與大約100微米之間。在第3圖所示的實施例中，每一接點16的絕緣部20位於本身的金屬部18的周邊，也就是，相鄰的接點16的絕緣部20藉由空隙22彼此分離，未實質接觸。或者，相鄰的接點16的絕緣部20藉由空隙22彼此接觸。
在一實施例中，本發明半導體封裝結構10更包括晶片24，設置於線路層14上，並電性連接線路層14。晶片24可藉由線路層14與接點16電性連接載板12。
請參閱第4圖，根據本發明的一實施例，提供一種半導體封裝結構10。第4圖為半導體封裝結構的剖面示意圖。
如第4圖所示，半導體封裝結構10包括載板12、線路層14、以及複數個接點16，其中接點16電性連接線路層14與載板12。每一接點16包括金屬部18與絕緣部20，絕緣部20包圍金屬部18，且相鄰的接點16之間形成有空隙22。也就是，每一接點16的絕緣部20位於本身的金屬部18的周邊，相鄰的接點16的絕緣部20藉由空隙22彼此分離，未實質接觸，但本發明並不以此為限，其他適合的絕緣部的延伸樣態亦適用於本發明，例如，在空隙22存在下，相鄰的接點16的絕緣部20可自本身的金屬部18的周邊向外側延伸，使得相鄰的接點16的絕緣部20形成彼此部分接觸的樣態。
在一實施例中，載板12可包括基板或印刷電路板(PCB)。在一實施例中，當載板12為基板時，可包括半導體基板、陶瓷基板、玻璃基板、高分子基板、或上述各類基板的組合，但本發明並不以此為限，其他適合的基板材料亦適用於本發明。在一實施例中，上述半導體基板的材料可包括元素半導體(例如，矽及/或鍺)、化合物半導體(例如，氮化鎵、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化鎵、銻化銦、鋰鉭氧化物(LiTaO 3)及/或鋰鈮氧化物(LiNbO 3))、合金半導體(例如，矽鍺合金、磷砷鎵合金、砷鋁銦合金、砷鋁鎵合金、砷鎵銦合金、磷鎵銦合金、及/或砷磷鎵銦合金)、或上述各類半導體材料的組合，但本發明並不以此為限，其他適合的半導體材料亦適用於本發明。
在一實施例中，載板12可為複合基板，包括額外的元件(為簡化起見，未繪示)，例如，薄膜電晶體(TFT)、互補式金屬氧化物半導體(CMOS)、驅動元件、導電元件、其他類似元件、或上述各類元件的組合，但本發明並不以此為限，其他適合的元件亦適用於本發明。在一實施例中，上述導電元件可包括鈷、釕、鋁、鎢、銅、鈦、鉭、銀、金、鉑、鎳、鋅、鉻、鉬、鈮、其他類似導電材料、上述各類導電材料的合金組合、或上述各類導電材料的多膜層，但本發明並不以此為限，其他適合的導電材料亦適用於本發明。該些元件可提供連接至基板上的元件的電路。
在一實施例中，當載板12為印刷電路板(PCB)時，其表面包括金屬導線層(為簡化起見，未繪示)，藉由接點16電性連接線路層14。
在一實施例中，線路層14中的線寬或線距大約小於35微米。在一實施例中，線路層14中的線寬或線距大約小於15微米。在一實施例中，線路層14可包括重分佈層(redistribution layer，RDL)。在一實施例中，上述重分佈層可包括多層絕緣層與導電層交錯堆疊，可進一步包括，例如，薄膜電晶體、電阻元件、電容元件、或電感元件，但本發明並不以此為限，其他適合的元件亦可包含於重分佈層中。
在一實施例中，接點16的金屬部18可包括錫、銀、銅、鎳、鍺、鉛、銻、鉍、鎘、金、銦、鋁、砷、鐵、鋅、或上述各類金屬材料的合金組合，但本發明並不以此為限，其他適合的金屬材料亦適用於本發明。在一實施例中，接點16的金屬部18的外觀形狀可為球狀，但本發明並不以此為限，其他適合的外觀形狀亦適用於本發明。在一實施例中，當接點16的金屬部18為球狀時，其粒徑介於大約50微米至大約500微米，但本發明並不以此為限，其他適合的粒徑尺寸亦適用於本發明。在一實施例中，接點16的絕緣部20可包括有機絕緣材料，例如，環氧樹脂、聚醯亞胺(polyimide，PI)、苯並環丁烯(benzocyclobutene，BCB)、或上述各類有機絕緣材料的組合，但本發明並不以此為限，其他適合的有機絕緣材料亦適用於本發明。
在第4圖中，接點16的絕緣部20包括第一部分20a、第二部分20b、以及第三部分20c，其中第一部分20a與線路層14接觸，第三部分20c與載板12接觸，以及第二部分20b位於第一部分20a與第三部分20c之間。在一實施例中，絕緣部20的第一部分20a的厚度t1、第二部分20b的厚度t2、以及第三部分20c的厚度t3並不完全相同，例如，第一部分20a的厚度t1與第三部分20c的厚度t3大約相同或可不相同，而第一部分20a的厚度t1大約大於第二部分20b的厚度t2。如第4圖所示，若接點16的金屬部18為球狀，則絕緣部20的側壁20’可呈現，例如，向內凹陷的樣態。在一實施例中，絕緣部20的第二部分20b的厚度t2介於大約0.1微米與大約100微米之間。在第4圖所示的實施例中，每一接點16的絕緣部20僅位於本身的金屬部18的周邊，也就是，相鄰的接點16的絕緣部20藉由空隙22彼此分離，未實質接觸。或者，相鄰的接點16的絕緣部20藉由空隙22彼此接觸。
在一實施例中，本發明半導體封裝結構10更包括晶片24，設置於線路層14上，並電性連接線路層14。晶片24可藉由線路層14與接點16電性連接載板12。
請參閱第5A-5F圖，根據本發明的一實施例，提供一種半導體封裝結構的製造方法。第5A-5F圖為半導體封裝結構製造方法的剖面示意圖。
如第5A圖所示，提供載板12，其上設置有第一金屬襯墊26。在一實施例中，第一金屬襯墊26可包括錫、銀、銅、鎳、鍺、鉛、銻、鉍、鎘、金、銦、鋁、砷、鐵、鋅、或上述各類金屬材料的組合，但本發明並不以此為限，其他適合的金屬材料亦適用於本發明。在一實施例中，第一金屬襯墊26的外觀形狀可為半球狀，但本發明並不以此為限，其他適合的外觀形狀亦適用於本發明。在一實施例中，當第一金屬襯墊26為球狀時，其粒徑介於大約50微米至大約500微米，但本發明並不以此為限，其他適合的粒徑尺寸亦適用於本發明。
如第5B圖所示，提供具有平整表面的基板28，其上依序設置有線路層14與第二金屬襯墊30。在一實施例中，基板28可包括玻璃基板，但本發明並不以此為限，其他適合的基板材料亦適用於本發明。在一實施例中，第二金屬襯墊30可包括錫、銀、銅、鎳、鍺、鉛、銻、鉍、鎘、金、銦、鋁、砷、鐵、鋅、或上述各類金屬材料的合金組合，但本發明並不以此為限，其他適合的金屬材料亦適用於本發明。在一實施例中，第二金屬襯墊30的外觀形狀可為半球狀，但本發明並不以此為限，其他適合的外觀形狀亦適用於本發明。在一實施例中，當第二金屬襯墊30為球狀時，其粒徑介於大約50微米至大約500微米，但本發明並不以此為限，其他適合的粒徑尺寸亦適用於本發明。
如第5C圖所示，形成接點材料32於載板12的第一金屬襯墊26上。在第5C圖所示的實施例中，形成接點材料32的方法包括先形成金屬材料34於載板12的第一金屬襯墊26上，之後，再形成絕緣材料36於金屬材料34上。在一實施例中，形成接點材料32的方法(未繪示)包括直接形成混成材料於載板12的第一金屬襯墊26上，混成材料包括金屬材料34與絕緣材料36的混合。在一實施例中，可藉由，例如，網版印刷(stencil printing)製程形成接點材料32 (包括金屬材料34與絕緣材料36)於載板12的第一金屬襯墊26上。
如第5D圖所示，藉由回流製程38將線路層14接合於載板12上，以於線路層14與載板12之間形成複數個接點16，其中每一接點16包括金屬部18與絕緣部20，絕緣部20包圍金屬部18，且相鄰的接點16之間形成空隙22。在第5D圖所示的實施例中，第一金屬襯墊26、第二金屬襯墊30、以及金屬材料34形成接點16的金屬部18，而絕緣材料36形成接點16的絕緣部20。也就是，藉由第二金屬襯墊30、接點材料32、以及第一金屬襯墊26將線路層14接合於載板12上。
根據第1-4圖，在接點16中，包圍金屬部18的絕緣部20所呈現的樣態輪廓包括向外凸出、垂直於載板與線路層、以及向內凹陷等，但本發明並不以此為限，其他適合的樣態輪廓亦適用於本發明。在本發明中，絕緣部20的樣態輪廓取決於，例如，絕緣材料的使用量、接點材料本身的內聚力、接點材料與介面的附著力、地心引力、以及其他外部因素等。
此外，由於預定形成接點的位置之間具有足夠大的間距以及施予適當的絕緣材料使用量，因此，其流動行為遵守毛細現象的絕緣材料在進行回流製程時，相鄰接點的絕緣材料不會因絕緣材料過度向外延伸而彼此接合，使得接點之間仍可維持適當大小的空隙。
如第5E圖所示，移除基板28。
如第5F圖所示，形成晶片24於線路層14上。至此，即完成本發明半導體封裝結構的製作。
比較例1
傳統半導體封裝結構其翹曲度及應力值的測試
本比較例針對傳統半導體封裝結構(其電性連接線路層與載板的接點未包覆絕緣材料)進行翹曲度及應力值的測試，測試結果如下。
翹曲度：整體半導體封裝結構的翹曲值為41.6微米，線路層的翹曲值為19.5微米。
應力值：60.8 MPa。
比較例2
傳統半導體封裝結構其翹曲度及應力值的測試
本比較例針對傳統半導體封裝結構(絕緣材料包覆接點並填滿線路層與載板之間的空隙)進行翹曲度及應力值的測試，測試結果如下。
翹曲度：整體半導體封裝結構的翹曲值為203微米，線路層的翹曲值為131.7微米。
應力值：12.9 MPa。
實施例1
本發明半導體封裝結構其翹曲度及應力值的測試
本實施例針對本發明半導體封裝結構(絕緣材料僅包覆接點，相鄰接點之間仍保留空隙)進行翹曲度及應力值的測試，測試結果如下。
翹曲度：整體半導體封裝結構的翹曲值為55.9微米，線路層的翹曲值為31.2微米。
應力值：39.5 MPa。
由上述比較例與實施例的測試結果可看出，在比較例1中，雖該半導體封裝結構(接點未包覆絕緣材料)的翹曲度較低，然而，其應力值卻達60.8 MPa，將影響後續產品的可靠度及耐用性，而在比較例2中，雖該半導體封裝結構(絕緣材料包覆接點並填滿線路層與載板之間的空隙)的應力值為12.9 MPa，然而，其整體結構的翹曲值及線路層的翹曲值卻大幅增加，將嚴重影響線路層與載板之間的接合品質及後續產品的應用性。在實施例1中，本發明半導體封裝結構(絕緣材料包覆接點，相鄰接點之間仍保留空隙)的翹曲度及應力值皆維持在適當的範圍，且藉由溫度-55 oC至120 o的熱循環測試(thermal cycling test，TCT)進行可靠度分析時，本發明半導體封裝結構可達4,000循環以上。
本發明在建立一種特殊的複合式連接結構(即，絕緣材料包覆用於連接線路層與載板的接點，相鄰接點之間仍保留空隙)來改善因異質結構間熱變形量不同而產生的翹曲變形，並同時提升產品可靠度。
本發明為電路板級(board-level)異質整合，具有可擴充性與高彈性設計。藉由薄膜轉移技術，將具有細線化與高深寬比的線路層，以更高良率、更低成本的方式，製作包括線路層、IC晶片、以及PCB載板的整合型大面積高效能載板。使高階載板面積擴充至大面積應用，且在修復、良率、以及成本等各方面都有更佳表現，提升競爭力與優勢，為下世代高效能運算用先進載板尋求解決方案。
上述一些實施例的部件，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明。
整份說明書對特徵、優點或類似語言的引用，並非意味可以利用本發明實現的所有特徵和優點應該或者可以在本發明的任何單個實施例中實現。相對地，涉及特徵和優點的語言被理解為其意味著結合實施例描述的特定特徵、優點或特性包括在本發明的至少一個實施例中。因而，在整份說明書中對特徵和優點以及類似語言的討論可以但不一定代表相同的實施例。
再者，在一個或多個實施例中，可以任何合適的方式組合本發明的所描述的特徵、優點和特性。根據本文的描述，相關領域的技術人員將意識到，可在沒有特定實施例的一個或多個特定特徵或優點的情況下實現本發明。在其他情況下，在某些實施例中可辨識附加的特徵和優點，這些特徵和優點可能不存在於本發明的所有實施例中。
10:半導體封裝結構 12:載板 14:線路層 16:接點 18:金屬部 20:絕緣部 20a:絕緣部的第一部分 20b:絕緣部的第二部分 20c:絕緣部的第三部分 20’:絕緣部的側壁 22:空隙 24:晶片 26:第一金屬襯墊 28:基板 30:第二金屬襯墊 32:接點材料 34:金屬材料 36:絕緣材料 38:回流製程 t1:絕緣部的第一部分的厚度 t2:絕緣部的第二部分的厚度 t3:絕緣部的第三部分的厚度
第1圖係根據本發明的一實施例，一種半導體封裝結構的剖面示意圖； 第2圖係根據本發明的一實施例，一種半導體封裝結構的剖面示意圖； 第3圖係根據本發明的一實施例，一種半導體封裝結構的剖面示意圖； 第4圖係根據本發明的一實施例，一種半導體封裝結構的剖面示意圖； 第5A-5F圖係根據本發明的一實施例，一種半導體封裝結構製造方法的剖面示意圖。
10:半導體封裝結構
12:載板
14:線路層
16:接點
18:金屬部
20:絕緣部
20a:絕緣部的第一部分
20b:絕緣部的第二部分
20c:絕緣部的第三部分
20’:絕緣部的側壁
22:空隙
24:晶片
t1:絕緣部的第一部分的厚度
t2:絕緣部的第二部分的厚度
t3:絕緣部的第三部分的厚度

Claims (16)

  1. 一種半導體封裝結構，包括：一載板；一線路層；以及複數個接點，電性連接該線路層與該載板，其中每一接點包括一金屬部與一絕緣部，該絕緣部包圍該金屬部，且相鄰的該等接點之間形成有一空隙，其中該絕緣部包括一第一部分、一第二部分、以及一第三部分，該第一部分與該線路層接觸，該第三部分與該載板接觸，以及該第二部分位於該第一部分與該第三部分之間。
  2. 如請求項1之半導體封裝結構，其中該載板包括一基板或一印刷電路板。
  3. 如請求項1之半導體封裝結構，其中該線路層中的線寬或線距小於15微米。
  4. 如請求項1之半導體封裝結構，其中該線路層包括一重分佈層(RDL)。
  5. 如請求項1之半導體封裝結構，其中該金屬部包括錫、銀、銅、鎳、鍺、鉛、銻、鉍、鎘、金、銦、鋁、砷、鐵、鋅、或其組合。
  6. 如請求項1之半導體封裝結構，其中該絕緣部包括環氧樹脂。
  7. 如請求項1之半導體封裝結構，其中該第一部分的厚度、該第二部分的厚度、以及該第三部分的厚度相同。
  8. 如請求項1之半導體封裝結構，其中該第一部分的厚度與該第三部分的厚度相同，以及該第一部分的該厚度大於該第二部分的厚度。
  9. 如請求項1之半導體封裝結構，其中該第二部分的厚度介於0.1微米與100微米之間。
  10. 如請求項1之半導體封裝結構，更包括一晶片，設置於該線路層上。
  11. 一種半導體封裝結構的製造方法，包括：提供一載板，其上設置有一第一金屬襯墊；提供一基板，其上設置有一線路層與一第二金屬襯墊；形成一接點材料於該載板的該第一金屬襯墊上；藉由該第二金屬襯墊、該接點材料、以及該第一金屬襯墊將該線路層接合於該載板上；以及移除該基板。
  12. 如請求項11之半導體封裝結構的製造方法，其中形成該接點材料的方法包括形成一混成材料於該載板的該第一金屬襯墊上，該混成材料包括一金屬材料與一絕緣材料。
  13. 如請求項11之半導體封裝結構的製造方法，其中形成該接點材料的方法包括形成一金屬材料於該載板的該第一金屬襯墊上，之後，形成一絕緣材料於該金屬材料上。
  14. 如請求項11之半導體封裝結構的製造方法，其中藉由一網版印刷製程形成該接點材料於該載板的該第一金屬襯墊上。
  15. 如請求項11之半導體封裝結構的製造方法，其中藉由一回流製程將該線路層接合於該載板上，以於該線路層與該載板之間形成複數個接點，其中每一接點包括一金屬部與一絕緣部，該絕緣部包圍該金屬部，且至少形成一空隙於相鄰的該等接點之間。
  16. 如請求項11之半導體封裝結構的製造方法，更包括形成一晶片於該線路層上。
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