KR20140045381A - 전기 및 광 인터커넥트를 포함하는 반도체 웨이퍼 본딩 - Google Patents

전기 및 광 인터커넥트를 포함하는 반도체 웨이퍼 본딩 Download PDF

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Abstract

본딩된 웨이퍼 사이에 및 본딩 계면에 걸쳐 전기 및 광 신호의 전달을 필요로 하는 반도체 웨이퍼의 본딩 방법. 반도체 웨이퍼 본딩 방법은 본딩된 웨이퍼 간에 전기 및 광 신호를 전달하기 위하여 전기 및 광 인터커넥트 비아 양자의 형성을 포함한다. 전기 비아는 본딩면에 걸쳐 침투되는 다수의 금속층으로 이루어진 다수의 금속 포스트를 이용하여 본딩면에 걸쳐 형성된다. 광 비아는 다수의 광도파로를 이용하여 본딩면에 걸쳐 형성되며, 각각 본딩 계면에 걸쳐 침투되는 유전 물질로 이루어지고, 본딩된 웨이퍼 사이의 유전체 중간 본딩층의 굴절률보다 더 높은 굴절률을 갖는다. 전기 및 광 비아는 본딩된 웨이퍼 사이에 전기 및 광 신호의 균일한 전달을 가능하게 하기 위하여 본딩된 웨이퍼 사이의 본딩면에 걸쳐 점재된다.

Description

전기 및 광 인터커넥트를 포함하는 반도체 웨이퍼 본딩{SEMICONDUCTOR WAFER BONDING INCORPORATING ELECTRICAL AND OPTICAL INTERCONNECTS}
관련 출원의 상호 참조
본 출원은 2011년 5월 10일에 출원된 미국 가출원 제61/484,563호의 이익을 청구한다.
기술분야
본 발명은 광 및 전기 신호가 본딩된 웨이퍼 사이에 전달되는 고체 상태 조명 장치(solid-state light devices)를 실현하기 위한, 반도체 Ⅲ-Ⅴ 포토닉 웨이퍼(photonic wafers) 및 CMOS 일렉트로닉스의 본딩(bonding)에 관한 것이다.
3D-IC 및 고체 상태 조명 기술의 출현은, Ⅲ-Ⅴ 물질로부터 패터닝되고, CMOS 제어 회로에 본딩되는 발광기 또는 광 검출기의 어레이를 집적하는 것을 가능케 한다(미국특허 7,623,560, 7,767,479 및 7,829,902, 및 G. Y. Fan, et al, Ⅲ-nitride micro-emitter arrays: development and applications, J. Phys D: Appl. Phys. 41 (2008), Z. Gong, et al, Efficient flip-chip InGaN micro-pixellated light-emitting diode arrays: promising candidates for micro-displays and colour conversion, J. Phys D: Appl. Phys. 41 (2008), and H. Schneider, et al, Dual band QWIP focal 평면 array for the second and third atmospheric windows, Infrared Physics & Technology, 47 (2005) 53-58 참조). 특히, 3-차원 집적 회로 (3D-IC)에 있어서 최근의 진보는 발광기(미국특허 7,623,560, 7,767,479 및 7,829,902, 및 G. Y. Fan, et al, Ⅲ-nitride micro-emitter arrays: development and applications, J. Phys D: Appl. Phys. 41 (2008) and Z. Gong, et al, Efficient flip-chip InGaN micro-pixellated light-emitting diode arrays: promising candidates for micro-displays and colour conversion, J. Phys D: Appl. Phys. 41 (2008) 참조) 또는 광 검출기(see H. Schneider, et al, Dual band QWIP focal 평면 array for the second and third atmospheric windows, Infrared Physics & Technology, 47 (2005) 53-58 참조)(총괄하여 "포토닉(photonic)" 어레이로 나타내어짐)의 비교적 높은 해상도 어레이를 포함하는 다층 광전자장치를 집적하는 것을 가능케 한다. 그러한 경향의 증거는 G. Y. Fan, et al, Ⅲ-nitride micro-emitter arrays: development and applications, J. Phys D: Appl. Phys. 41 (2008)에 기재된 장치이며, 이는 수동적으로 구동되고, 와이어-본딩을 이용하여 PGA 패키지에 패킹되는 GaN과 같은 Ⅲ-Ⅴ 화합물 반도체층 상에 패터닝된 단일 파장 장치 픽셀을 포함하는 마이크로-LED 어레이 장치이다. G. Y. Fan et al.에서, 플립-칩 본딩(flip-chip bonding)을 이용하는 Ⅲ-Ⅴ 발광기 어레이와 실리콘 컨트롤 IC의 하이브리드 집적이 이용된다. 단일 색 8x8, 16x16 및 64x64 픽셀의 유사한 발광기 어레이 장치가 제조되어, 플립-칩 본딩을 이용하여 CMOS와 집적된다(G. Y. Fan, et al, Ⅲ-nitride micro-emitter arrays: development and applications, J. Phys D: Appl. Phys. 41 (2008) and Z. Gong, et al, Efficient flip-chip InGaN micro-pixellated light-emitting diode arrays: promising candidates for micro-displays and colour conversion, J. Phys D: Appl. Phys. 41 (2008) 참조). 이러한 형태의 마이크로 발광기 어레이 장치는 플립-칩 기술 및 와이어 본딩 기술을 이용할 수 있는데, 이는, 그의 포토닉 소자(픽셀) 크기가 비교적 커서(수백 마이크론) 낮은 전기 인터커넥트 밀도(electrical interconnect density)에 이르게 되고, 이에 의해 Ⅲ-Ⅴ 발광 어레이를 컨트롤 CMOS에 본딩하기 위하여 그러한 기술을 이용할 수 있기 때문이다.
특히 흥미로운 것은 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 극히 높은 픽셀 밀도 발광 마이크로-디스플레이 장치이다. 이러한 형태의 장치는 전형적으로 Ⅲ-Ⅴ 물질과 같은 일 형태의 포토닉 물질로부터 형성되며, 3D-IC 기술을 이용하여 포토닉 어레이 안팎의 전기 신호를 커플링하는데 이용되는 마이크로 전자 회로 어레이에 집적되는 마이크로 차원 고체 상태 발광 소자의 어레이다(미국특허 7,623,560, 7,767,479 및 7,829,902, 및 G. Y. Fan, et al, Ⅲ-nitride micro-emitter arrays: development and applications, J. Phys D: Appl. Phys. 41 (2008), Z. Gong, et al, Efficient flip-chip InGaN micro-pixellated light-emitting diode arrays: promising candidates for micro-displays and colour conversion, J. Phys D: Appl. Phys. 41 (2008), and H. Schneider, et al, Dual band QWIP focal plane array for the second and third atmospheric windows, Infrared Physics & Technology, 47 (2005) 53-58 참조). 이러한 형태의 장치의 다수에 있어서, 포토닉 어레이 소자가 형성되는 포토닉 물질의 웨이퍼는 전형적으로 M. Alexe and U. Guesele, Wafer Bonding Applications and Technology, pp 327-415, Springer 2004 and Q. Y. Tong and U. Guesele, Semiconductor Wafer Bonding Science and Technology, pp 203-261, Wiley 1999에 기재된 것과 같은 웨이퍼 본딩 기술의 일 이상을 이용하여 마이크로 회로 어레이 웨이퍼에 본딩되며, 전기 신호는 M. Alexe and U. Guesele, pp. 177-184에 기재된 것과 같이 전기 인터커넥트 비아를 이용하여 본딩된 포토닉 및 일렉트로닉스 웨이퍼 간에 전달된다. 따라서, 이러한 형태의 장치 제조에 요구되는 웨이퍼 본딩 계면은 포토닉 웨이퍼와 일렉트로닉 웨이퍼 사이의 본딩 계면 내에 전기 비아의 어레이를 삽입하는 것을 포함할 것이다. 또한, 포토닉 어레이의 소자와 그의 관련된 전자 회로 소자의 크기가 마이크로 차원인 경우(즉, 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 장치의 경우와 같이 크기가 수마이크론인 경우), 본딩 계면 전체에 걸쳐 인터커넥트 비아(interconnect vias)의 밀도는 제곱 센티미터당 1백만개를 넘는 인터커넥트 비아에 이를 수 있다.
이러한 형태의 장치를 위한 웨이퍼 본딩은 또한 인터커넥트 비아의 횡단면을 포함하는 웨이퍼 본딩 계면 전체에 걸쳐 접착(본딩)을 달성하는 수단을 포함할 것이다. 웨이퍼 계면의 주요 부분에 걸쳐 본딩은 전형적으로 계면 전체에 걸쳐 융합되는(fused) 중간층(intermediary layer)을 이용하여 달성된다. 이전에 언급된 이러한 형태의 장치에 있어서, 웨이퍼 본딩은 실온에서(미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944 참조), 또는 상승 온도 및 압력 조건에서(M. Alexe and U. Guesele, Wafer Bonding Applications and Technology, pp 327-415, Springer 2004 and Q. Y. Tong and U. Guesele, Semiconductor Wafer Bonding Science and Technology, pp 203-261, Wiley 1999 참조) 달성될 수 있는 웨이퍼의 본딩 계면 전체에 걸쳐 높게 폴리싱된 중간층의 융합 본딩(fusion bonding)을 통하여 이루어진다. 금속 인터커넥트에 있어서, 본딩면 전체에 걸쳐 비아 대 비아 고체 상태 확산 본딩(via to via solid-state diffusion bonding)은 전형적으로 2개의 웨이퍼의 본딩면에 걸쳐 전기 인터커넥트 비아를 침투시키는데(interfuse) 요구되는 열압착 조건을 생성하기 위한 상승 온도의 어닐링 및 융합된 중간층에 의해 달성되는 계면에 걸쳐 본딩 강도에 영향을 미치는 본딩된 웨이퍼의 상승 온도 어닐링의 이용을 포함하는, 횡단면에 대한 비아의 침투(interfusion)에 의해 전형적으로 이루어진다(미국특허 7,622,324 및 M. Alexe and U. Guesele, Wafer Bonding Applications and Technology, pp 327-415, Springer 2004 참조).
미국특허 7,623,560, 7,767,479 및 7,829,902는 스택(stack)으로 본딩되고, CMOS 마이크로 전자 회로 어레이로 집합적으로 본딩되는 패터닝된 고체 상태 발광 물질의 다층으로 이루어진 발광 마이크로-디스플레이 장치를 기재한다. 패터닝된 고체 상태 발광 물질의 본딩된 스택은 패터닝되고 본딩된 고체 상태 발광 물질의 스택이 본딩되는 CMOS 마이크로 전자 회로 층에 의해 제어되는 다색 발광 픽셀의 어레이를 형성한다. 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 것과 같은 장치 구조의 실현은 포토닉의 포토닉 웨이퍼로의 본딩, 및 실리콘(Si)계 CMOS의 포토닉 웨이퍼로의 본딩을 필요로 하며, 이는 본딩된 반도체 웨이퍼의 본딩면에 걸쳐 전기 신호 및 광 신호의 전달을 포함한다. 본딩된 웨이퍼 계면에 걸쳐 전기 신호 및 광 신호 모두의 전달을 포함하는 반도체 웨이퍼의 본딩 방법을 기재한 종래 기술은 발견되지 않았다.
도 1a-1d는 직접 융합 본딩(direct fusion bonding)(도 1a), 정렬 융합 본딩(aligned fusion bonding)(도 1b), 공정 본딩(eutectic bonding)(도 1c), 및 벤조사이클로부텐(BCB) 폴리머 접착 본딩(도 1d)을 포함하는 전형적인 종래 기술의 반도체 웨이퍼 본딩 기술을 나타낸다. 특히 흥미로운 것은 도 1b이며, 이는 종래 기술에 기재된 본딩면 전체에 걸쳐 전기 인터커넥트 비아를 포함하는 웨이퍼의 정렬 융합 본딩을 나타낸다(미국특허 7,622,324, 7,553,744, 7,485,968 및7,387,944, 및 M. Alexe and U. Guesele, Wafer Bonding Applications and Technology, pp 327-415, Springer 2004 및 Q. Y. Tong and U. Guesele, 반도체 Wafer Bonding Science and Technology, pp 203-261, Wiley 1999 참조). 전형적으로 실리콘(Si)에 기반하는, 2개의 웨이퍼의 본딩 전에 이 웨이퍼 본딩 기술에서, 얼라인먼트 마크(alignment marks)가 충분한 형상 정의(feature definition)를 갖는 각각의 웨이퍼 내에 포함되어, 2개의 웨이퍼의 정확한 얼라인먼트(alignment)가 인터커넥트 비아 직경의 10%보다 작게 될 수 있도록 한다. 본딩 전에, 2개의 웨이퍼 각각은 화학적 기계적 폴리싱(CMP) 기술을 이용하여 개별적으로 평탄화된다. 전형적으로 실리콘 산화물(SiO2)인, 전형적인 유전물질의 중간 본딩층은 2개의 웨이퍼의 평탄화된 표면에 개별적으로 증착된다. 다음으로, 인터커넥트 금속 비아 포스트(Interconnect metal via posts)가 니켈과 같은 단일의 전기전도성 금속을 이용하여 전형적으로 2개의 웨이퍼 각각의 본딩면 상에 형성된다. 다음으로, 형성된 본딩 계면은 CMP를 이용하여 거칠기가 절반 나노미터보다 작게 되는 범위 내에서 폴리싱되고, 표면 활성화된 후, 웨이퍼는 포함된 얼라인먼트 마크를 이용하여 서로 마주보는 본딩 계면에 맞춰 조정되며, 접촉하게 된다. 2개의 웨이퍼의 본딩면에 걸쳐 본딩 강도를 높이기 위하여 적합한 수준의 압력 및 상승 온도가 적용된다. 본딩 계면에 이루어지는 표면 거칠기에 따라, 이 공정의 마지막에, 2개의 웨이퍼 각각의 표면에 증착된 유전물질 중간층은 웨이퍼 본딩 계면에 걸쳐 서로 융합된다. 그러나, 웨이퍼 폴리싱 및 표면 활성화 공정에 의해 인터커넥트 비아 계면이 유전물질 표면 아래로 우묵하게 될 수 있으며, 이에 의하여 웨이퍼 본딩 계면을 가로지르는 서로 대향하는 비아 사이에 갭이 존재하게 된다. 인터커넥트 비아 사이에 이러한 갭의 존재는 본딩 웨이퍼의 상응하는 전기 회로 사이에 과도한 수준의 전기저항을 야기할 수 있다. 인터커넥트 비아에 걸쳐 전기저항을 최소화하기 위하여, 본딩된 웨이퍼는 상승 온도에서 추가적으로 어닐링되며, 이에 의해 정렬된 비아가 확장되고 본딩면에 걸쳐 함께 침투된다.
종래 기술 본딩 공정의 일부 측면(미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944 참조)은 실질적으로 유사한 열팽창 특성을 갖는 웨이퍼를 본딩하는 것에 대해서는 더욱 효과적이나, Ⅲ-Ⅴ 물질로부터 만들어지고 아마도 사파이어와 같은 기판 상에서 성장된 웨이퍼를 Si 웨이퍼에 본딩할 필요가 있는 경우와 같이, 상이한 열팽창 특성을 갖는 웨이퍼를 본딩하는 것에 대해서는 실질적으로 덜 효과적이다. 본딩되는 2개의 웨이퍼의 열팽창 특성이 실질적으로 다른 경우, 미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944에 기재된 것과 같이 각각의 웨이퍼의 중간층의 본딩이 함께 융합된 후에, 과도하고, 연장된 상승 온도 어닐링이 본딩된 웨이퍼에 대하여 말단이 되며, 얻어진 본딩의 실패를 야기하기 쉬워 중간층의 디-본딩(de-bonding)을 야기할 것이다. 이는 종래기술 본딩 방법(미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944)이 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 것과 같이 Ⅲ-Ⅴ 물질로부터 만들어진 웨이퍼가 Si 웨이퍼에 본딩되어야 할 필요가 있는 경우와 같이 실질적으로 상이한 열팽창 특성을 갖는 웨이퍼의 본딩에는 효과적이지 않음을 의미한다.
웨이퍼의 일반적으로 융합 본딩(M. Alexe and U. Gueusele, Wafer Bonding Applications and Technology, pp 327-415, Springer 2004 및 Q. Y. Tong and U. Geuseele, Semiconductor Wafer Bonding Science and Technology, pp 203-261, Wiley 1999 참조) 및 특히 저온 융합 본딩(Q. Y. Tong and U. Geusele, pp. 49-101 및 미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944 참조)은 웨이퍼 표면 전체에 걸쳐 1 나노미터 제곱근(RMS)보다 실질적으로 더 작게 될 수 있는 매우 엄격한 수준으로 본딩되는 웨이퍼의 본딩전 평탄화(pre-bonding planarization)를 필요로 한다. 그러나, Ⅲ-Ⅴ 물질로부터 만들어진 웨이퍼는 특성적으로 웨이퍼 표면 전체에 걸쳐 1 마이크론보다 실질적으로 더 클 수 있는 일정량의 보우(bow)를 갖는다. 그러한 과도한 수준의 웨이퍼 보우는 실제적으로 불가능하지 않은 경우, 미국특허 7,623,560, 7,767,479 및 7,829,902 및 H. Schneider, et al, Dual band QWIP focal plane array for the second and third atmospheric windows, Infrared Physics & Technology, 47 (2005) 53-58에 기재된 것과 같은 Si 웨이퍼에 대한 Ⅲ-Ⅴ 물질로부터 만들어진 웨이퍼의 본딩에 대하여 미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944에 기재된 종래 기술 웨이퍼 본딩 방법의 이용을 매우 어렵게 만들 것이다.
미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 발광 마이크로-디스플레이(이미저) 장치는 발광 마이크로-디스플레이의 최신 기술을 나타내며, 다른 용도 중에서도 이미징, 프로젝젼, 및 의학을 포함하는 다양한 응용분야에 이용되는, 색 순도와 함께, 높은 휘도, 전력 효율, 다색, 긴 수명 및 매우 신뢰성 있는 마이크로-디스플레이를 약속하는 발광층으로서 Ⅲ-Ⅴ 화합물 반도체 물질을 이용한다. 미국특허 7,623,560, 7,767,479 및 7,829,902의 발광 장치는 3D-IC 기술을 이용하여 디지털 컨트롤 로직 회로의 반복 어레이로 이루어진 Si계 CMOS에 집적된, 전류 주입 조건에 따라 레이저 다이오드(LDs) 또는 발광 다이오드(LEDs)인 고체 상태 발광 픽셀의 큰 어레이(제곱 센티미터당 1백만을 넘는)로 이루어진다. 미국특허 7,623,560, 7,767,479 및 7,829,902 에 기재된 이미저 장치의 디지털 컨트롤 마이크로 회로의 어레이는 표준 Si 기반 CMOS 기술을 이용하여 전형적으로 제조되며, 이에 의하여 다수의 디지털 컨트롤 마이크로 회로 어레이가 CMOS 웨이퍼의 표면을 덮는 개별적인 다이(dies)로서 형성된다. 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 이미저 장치의 발광 픽셀 어레이는 예를 들어, 방출되는 광의 필요 파장에 따라, InGaN/사파이어 또는 AlGaInP/GaAs와 같은 Ⅲ-Ⅴ 화합물 재료로부터 만들어진 웨이퍼의 표면에, CMOS 웨이퍼의 다이에 상응하는, 다수의 픽셀 어레이를 패터닝함으로써 전형적으로 제조될 것이다. 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 이미저 장치는 호스트 웨이퍼로서 작용하는 CMOS 웨이퍼와 패터닝된 Ⅲ-Ⅴ 웨이퍼의 정렬된 본딩에 의해 전형적으로 제조되며, 본딩된 웨이퍼 쌍의 표면을 덮는 다수의 장치 다이로 이루어진 웨이퍼 스택을 궁극적으로 생성한다. 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 바와 같이, 성장 후에, 에피택셜 리프트-오프 (epitaxial lift-off, ELO) 또는 레이저 리프트-오프 (laser lift-off, LLO) 기술의 어느 하나에 의해 이 Ⅲ-Ⅴ 웨이퍼의 기판이 제거되며, 얻어진 Ⅲ-Ⅴ/CMOS 웨이퍼 스택은 호스트 웨이퍼가 되며, 그 위에 제2 및 제3의 패터닝된 Ⅲ-Ⅴ 웨이퍼가 연속적으로 본딩되어, CMOD 웨이퍼의 상부에 본딩된 다수의 패터닝된 Ⅲ-Ⅴ 층의 스택을 궁극적으로 형성한다. 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 궁극적인 다색 이미저 장치는, 장치가 그의 관련된 CMOS 논리 회로의 제어 하에 각각의 픽셀로부터 다수의 파장을 갖는 임의의 광 조합을 방출할 수 있도록 하는, CMOS 컨트롤 로직 어레이의 상부에 적층된 다수의 패터닝된 (픽셀화된) Ⅲ-Ⅴ 층으로 이루어진다.
미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 다색 이미저 장치의 특유한 측면은, 그 동작이 각각의 픽셀의 CMOS 로직 회로로부터 다층 스택의 개별적인 고체 상태 발광층 각각으로 커플링되기 위하여 전기 신호를 필요로 한다는 것이다. 또한, 그 이미저 장치의 상부면으로부터 방출되는 다색 광에 있어서, 광은 그 위에 있는 층들의 스택을 통하여 광이 생성되는 층으로부터 커플링된다. 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 바와 같이, 스택의 광 생성층 각각 내에서, 광은 각각의 층에 걸쳐 분포되는 다수의 수직 도파관을 통하여 전파(커플링)된다. 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 다색 이미저 장치는, 다층 스택의 개별적인 발광층 각각을 통하여 전기 신호가 커플링되는 것을 필요로 하는 것에 더하여, 다층 스택의 개별적인 고체 상태 발광층 및 그의 개별적인 본딩층을 통하여 광이 커플링되는 것이 필요하다. 이러한 필요조건은 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 다색 이미저 장치의 제조에 이용되는 광 생성(포토닉) 웨이퍼의 본딩이 궁극적인 다층 이미저 장치를 형성하는 적층된 층 사이에 전기 신호 및 광 신호 모두를 전달하는 수단을 포함하도록 한다. 본딩된 웨피어 사이에 광 신호의 전달을 위한 수단을 포함하는 다수의 웨이퍼의 본딩 수단을 포함하는 웨이퍼 본딩을 기술하는 종래 기술은 발견되지 않았다.
전술한 바와 같이, 전기 인터커넥트 비아를 포함하는 종래기술(미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944)에 기재된 웨이퍼 본딩은 본딩된 웨이퍼의 본딩면에 걸쳐 포함된 금속 인터커넥트 비아를 침투시키기 위하여 융합 본딩 후에 상승 온도 어닐링의 이용에 의존한다. 본딩전 웨이퍼 화학적 기계적 평탄화(CMP) 및 본딩면 활성화 단계에 대한 비아 금속 및 중간 유전층의 불균일한 반응에 기인하여 대부분 형성되는 각각의 웨이퍼의 본딩면에서의 인터커넥트 비아의 표면 사이의 갭을 좁히기 위하여, 전기 인터커넥트 비아는 어닐링 단계의 상승 온도에서 금속 팽창에 의해 웨이퍼의 본딩면에 걸쳐 마주보는 비아 사이에 형성된 갭을 채울 수 있도록 하기 위하여 충분한 용적 크기의 금속을 함유하여야 한다. 형성된 전기 비아의 기하학적 구조에 따라, 인터커넥트 비아는 높이가 1.5 마이크론보다 크고, 직경이 3 마이크론보다 커야 하는 것으로 조건지워진다. 전기 인터커넥트 비아에 있어서 그러한 높이는 전기 신호만이 웨이퍼 본딩 계면을 가로질러 이동할 필요가 있는 경우 중요하지 않다. 그러나, 웨이퍼 본딩면이 전기 신호에 더하여 광을 전달할 필요가 있는 경우, 인터커넥트 비아의 과도한 높이가 결과적으로 2개의 웨이퍼 사이의 중간 본딩층의 과도한 두께를 야기하여, 특히 2개의 웨이퍼 사이의 본딩의 얻어진 두께가 2개의 웨이퍼 각각의 본딩측에서 형성된 중간 본딩층의 두께의 2배이므로, 본딩된 웨이퍼(층) 사이에 전달된 광의 바람직하지 않은 감쇠(흡수를 통해)를 야기할 수 있기 때문에, 상황은 매우 크게 달라진다. 따라서, 설계 파라미터로서 전기 비아의 높이, 및 결과적으로 본딩 중간층의 두께를 갖는 전기 인터커넥트 비아를 포함하는 종래기술 웨이퍼 본딩 (미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944 참조)은 중간 본딩층의 얻어진 두께에 기인하는 웨이퍼 본딩면을 가로지르는 광 신호의 감쇠라는 유해한 효과를 고려하지 않는다.
미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 다색 이미저 장치의 가장 중요한 장점의 하나는, 전형적인 디스플레이에 이용되는 오늘날의 공간적 광 조절기와 관련된 비효율성의 대부분을 제거하여, (10x10) 마이크론 이하의 전형적 크기를 갖는 매우 작은 픽셀로부터 디스플레이 시청자에게 충분한 휘도의 다색광을 생성할 수 있도록 한다는 것이다. 따라서, 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 다색 이미저 장치 제조의 중요한 측면은, 그러한 장치가 다수의 적용분야에 이용될 수 있는 다색 방출을 비용효율적으로 실현될 수 있는 충분히 작은 픽셀 크기 (픽셀 피치 ~ 10 마이크론 이하)를 달성하는 것이다. 웨이퍼 본딩 조건으로 바꾸어 말하면, 이러한 수준의 다색 픽셀 피치는 제곱 센티미터당 4백만개 이상의 비아인 범위의 밀도를 갖는 웨이퍼 본딩 인터커넥트 비아 어레이를 필요로 하며; ~5 마이크론 이하의 전기 인터커넥트 비아 피치를 의미한다. 본딩층에 걸쳐 본딩된 웨이퍼 사이에 광 신호 및 전기 신호 모두의 이동을 위한 수단을 특히 포함하는, 그러한 극히 높은 인터커넥트 밀도에서의 웨이퍼 본딩 방법을 기술한 종래 기술은 없다.
종래 기술 웨이퍼 본딩 방법에서 전기 인터커넥트 비아의 과도한 직경(미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944 참조)은, 다른 일렉트로닉스 CMOS 웨이퍼에 본딩된 일렉트로닉스 CMOS 웨이퍼로 이루어진 많은 3D-IC에서의 경우와 같이, 전기 인터커넥트의 밀도가 106/㎠보다 훨씬 낮은 경우에는 전혀 중요하지 않다. 그러나, 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 이미저의 경우와 같이, 웨이퍼 본딩면이 각각의 수마이크론 광학 소자 (픽셀)에 대하여 다수의 전기 비아를 포함할 필요가 있는 경우, 과도한 전기 비아 직경은 고밀도 광학 소자 (픽셀) 피치를 얻기 위하여 결정적인 요인이 된다. 따라서, 설계 파라미터로서 전기 인터커넥트 비아의 직경 및 결과적으로 달성가능한 인터커넥트 비아의 밀도가 있는 종래 기술 웨이퍼 본딩 방법(미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944 참조)은, 그러한 웨이퍼 본딩 방법이 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 것과 같이 매우 높은 광학 소자 (픽셀) 밀도 광전자장치의 반도체 웨이퍼의 본딩에 이용될 때 달성될 수 있는 픽셀 피치에 그러한 파라미터가 놓여진다는 제한을 고려하지 않는다.
전술한 바와 같이, 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 장치는 4x106/㎠를 넘는 전기 인터커넥트 비아 밀도를 필요로 한다. 현존하는 종래 기술(미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944 및 M. Alexe and U. Guesele, Wafer Bonding Applications and Technology, pp 327-415, Springer 2004 and Q. Y. Tong and U. Guesele, Semiconductor Wafer Bonding Science and Technology, pp 203-261, Wiley 1999 참조)의 한계는 그러한 미세한 비아 피치에서, 형성된 미세 피치 인터커넥트 비아의 금속의 양은, 비아 높이 및 직경, 결과적으로 중간 본딩층 두께가 실질적으로 증가하여 1.5 마이크론보다 매우 크게 되지 않으면 본딩후 상승 온도 어닐링을 이용하여 비아 사이의 갭을 좁히는데 충분하지 않으며, 상당히 높은 종횡비(비아 직경에 대한 비아 높이의 비율로 표현됨)를 갖는 인터커넥트 비아에 이르게 된다는 것이다. 전술한 바와 같이, 이와 같은 중간 본딩층 두께의 증가는 광이 본딩 계면을 가로질러 전달되어야 하는 경우 본딩된 웨이퍼 사이에 광 신호를 전달하는데 더욱 해롭게 된다. 또한, 인터커넥트 비아 종횡비가 너무 높게 되는 경우, 웨이퍼 본딩면에 걸쳐 인터커넥트 비아를 침투시키는데 필요한 상승 온도 어닐링 단계 중에 인터커넥트 비아의 팽창은 인터커넥트 비아를 따라 갭을 생성하게 되고, 이는 본딩된 층 사이에 전기 신호를 전달하는데 중요하게 필요한 낮은 전기저항을 얻는데 극히 해롭다.
다색 및 극히 높은 픽셀 밀도 능력을 달성하기 위하여, 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 장치는 하나는 각각의 대상 원색 파장에 대한 것인, 다수의 패터닝된 Ⅲ-Ⅴ 물질 기반의 포토닉 층으로 이루어지며, 이는 서로 본딩되고, 필요한 구동 회로를 갖는 Si CMOS 웨이퍼에 본딩된다. 미국특허 7,623,560, 7,767,479 및 7,829,902에서 추구되는 극히 높은 픽셀 밀도, 및 4x106/㎠보다 높을 수 있는, 얻어지는 극히 높은 인터커넥트 밀도에 기인하여, 플립-칩, 통상적인 공정 본딩 등과 같은 본딩 기술은 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 다색 발광 마이크로-디스플레이 장치를 실현하기 위한 실현가능한 방법이 아니다. 또한 제어 회로 CMOS 웨이퍼에 대한 다수의 발광층의 적층에 기인하여, 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 발광 마이크로-디스플레이 장치는 그 본딩된 구성층 사이에 전기 신호 및 광 신호 모두의 전달을 필요로 한다. 미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944, 및 M. Alexe and U. Guesele, Wafer Bonding Applications and Technology, pp 327-415, Springer 2004 and Q. Y. Tong and U. Guesele, Semiconductor Wafer Bonding Science and Technology, pp 203-261, Wiley 1999에 기재된 것과 같은 종래 기술의 본딩 방법은 실리콘 기반의 웨이퍼의 본딩에 주로 적합하며, Ⅲ-Ⅴ 물질을 이용하여 전형적으로 제조되는 포토닉 웨이퍼와 같은 상이한 물질의 웨이퍼 및 실리콘(Si) 기반 CMOS를 이용하여 전형적으로 제조되는 제어 회로 웨이퍼를 본딩하기 위하여 이용되는 경우 몇몇 결함을 겪게 된다.
고밀도 및 다기능성을 갖는 3차원 집적 회로(3D-IC)는 반도체 장치 기술의 차세대 혁명으로 인식된다(International Technology Roadmap for Semiconductors, www.itrs.net 참조). 3D-IC 집적을 달성하기 위하여, 칩-칩, 칩-웨이퍼 또는 웨이퍼-웨이퍼 본딩 방법에 기초한 제조 공정이 최근에 개발되었다(미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944, 및 M. Alexe and U. Guesele, Wafer Bonding Applications and Technology, pp 327-415, Springer 2004 and Q. Y. Tong and U. Guesele, Semiconductor Wafer Bonding Science and Technology, pp 203-261, Wiley 1999 참조). 이러한 상이한 제조 공정 중에서, 직접 웨이퍼-웨이퍼 본딩은 최대 처리가 가능하며, 따라서 비용이 감소된다. 3D-IC 집적에 이용되는 중요한 웨이퍼 수준 본딩 기술은 직접 융합 본딩(도 1a), 정렬 융합 본딩(도 1b), 공정 본딩(도 1c), 및 접착 본딩(도 1d)이다(C-T. Ko, et al, Wafer-level bonding/stacking technology for 3D integration, Microelectronics Reliability 50 (2010) 481-488 참조). 이러한 웨이퍼 본딩 기술의 각각은 특정한 이점 및 도전을 제공한다. 상기한 기술 중에서, 정렬 융합 본딩은 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 장치의 제조를 위하여 실행가능한 본딩 기술이다. 직접 및 정렬 융합 본딩(도 1a 및 1b)은 각각의 웨이퍼 상의 2개의 유전층 사이의 결합 형성을 이용하는 웨이퍼-대-웨이퍼 본딩을 가능케 한다. 종래기술인 미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944는 본딩된 웨이퍼의 본딩면을 가로질러 전기 신호를 전달하기 위하여 인터커넥트 전기 비아만을 포함하는 실리콘계 웨이퍼의 정렬 융합 본딩(주로 Si-Si 또는 SiO2-SiO2 결합 형성을 이용)을 기재한다. 또한, 그러한 웨이퍼 본딩 기술에 의해 달성될 수 있는 전기 인터커넥트 밀도는 제곱 센티미터당 실질적으로 1백만개 미만의 전기 인터커넥트로 제한된다. 3D-IC 집적을 위한 웨이퍼 본딩에 대한 광대한 양의 연구(C-T. Ko , et al, Wafer-level bonding/stacking technology for 3D integration, Microelectronics Reliability 50 (2010) 481-488 및 미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944에 인용된 다수의 참고문헌)에서, 기재된 웨이퍼 본딩 기술의 어느 것도 미국특허 7,623,560, 7,767,479 및 7,829,902에서 고려된 것과 같은 광전자장치의 집적에 적합한 것은 없으며, 이는 이러한 기술이 극히 높은 밀도의 포토닉 소자(픽셀)의 어레이를 포함하는 광전자장치의 본딩된 층을 가로질러 전기 신호 및 광 신호를 모두 전달하기 위한 대비책을 포함하지 않기 때문이다.
반도체 포토닉 Ⅲ-Ⅴ 웨이퍼(semiconductor photonic III-V wafers) 및 일렉트로닉스 CMOS 웨이퍼(electronics CMOS wafers)의 본딩에 이용되는 경우 현재 반도체 웨이퍼 본딩 방법의 전술한 단점을 고려하여, 그러한 약점을 극복하는 것은 고체 상태 광 기반 디스플레이에 있어서 증가하는 요구 측면에서 특히 중요한 상업적 가치는 갖는다. 따라서, 본 발명의 목적은 포토닉 Ⅲ-Ⅴ 웨이퍼를 일렉트로닉스 CMOS 웨이퍼에 본딩하는 반도체 방법을 제공하는 것이며, 이에 의하여 웨이퍼 본딩 계면(wafer bonding interface)은 본딩 계면에 걸쳐 전기 신호 및 광 신호를 모두 전달하기 위한 수단을 포함한다. 상기 반도체 웨이퍼 본딩 방법은 Ⅲ-Ⅴ 및 통상적인 CMOS 물질의 열팽창에서의 미스매치(mismatch)에 의해 야기될 수 있는 웨이퍼 본딩에 대한 해로운 효과를 완화시키는 수단을 포함한다. 또한, 상기 반도체 웨이퍼 본딩 방법은 전기 인터커넥트 비아(electrical interconnect vias)의 높이 및 직경이 웨이퍼 본딩을 이용하여 제조된 반도체 광전자장치의 성능에 대하여 갖는 제한 효과를 극복하는 수단을 포함한다. 본 발명의 추가적인 목적 및 이점은 첨부된 도면을 참조하여 설명되는 바람직한 실시형태의 상세한 설명으로부터 명백해질 것이다.
본 발명은 제한이 아닌 예로 설명되며, 첨부된 도면에서 유사한 참조부호는 유사한 구성요소를 나타낸다.
도 1a는 종래 기술의 직접 융합 본딩 기술을 이용하여 본딩된 웨이퍼의 수직 횡단면도를 나타낸다.
도 1b는 종래 기술의 정렬 웨이퍼 본딩 기술을 이용하여 본딩된 웨이퍼의 수직 횡단면도를 나타낸다.
도 1c는 종래 기술의 공정 본딩 기술을 이용하여 본딩된 웨이퍼의 수직 횡단면도를 나타낸다.
도 1d는 종래 기술의 접착 본딩 기술을 이용하여 본딩된 웨이퍼의 수직 횡단면도를 나타낸다.
도 2는 본딩된 웨이퍼 계면에 걸쳐 전기 및 광 인터커넥트의 형성을 포함하는 본 발명의 웨이퍼 본딩 방법의 반도체 공정 흐름을 나타낸다.
도 3a는 본딩된 웨이퍼 계면에 걸쳐 전기 및 광 인터커넥트를 포함하기 위하여 본 발명의 웨이퍼 본딩 방법을 이용하여 본딩된 다수의 웨이퍼의 수직 횡단면도를 나타낸다.
도 3b는 본 발명의 웨이퍼 본딩 방법을 이용하여 형성된 전기 및 광 인터커넥트를 포함하는 웨이퍼 본딩면을 나타내는, 본딩된 웨이퍼 사이의 본딩 계면의 수평 횡단면도를 나타낸다.
도 3c는 웨이퍼 본딩 계면에 걸쳐 전기 및 광 인터커넥트를 포함하기 위하여 본 발명의 대안적인 웨이퍼 본딩 방법을 이용하여 본딩된 다수의 웨이퍼의 수직 횡단면도를 나타낸다.
도 4는 본 발명의 웨이퍼 본딩 방법을 이용하여 본딩된 포토닉 웨이퍼의 변형(strain)을 완화시키고, 구부러짐(bowing)을 감소시키기 위하여 이용되는 포토닉 웨이퍼 패터닝의 수직 및 수평 횡단면도를 나타낸다.
후술하는 본 발명의 상세한 설명에서 "일 실시형태", "실시형태", "다른 실시형태" 또는 "대안적 실시형태"에 대한 언급은 그 실시형태에 관하여 기재된 특정한 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시형태에 포함되는 것을 의미한다. 이 상세한 설명의 다양한 부분에서 문구 "일 실시형태에서"의 출현은 반드시 동일한 실시형태를 모두 언급하는 것은 아니다.
본 명세서 및 후술되는 청구항에 이용된 바와 같이, 단어, 웨이퍼 및 반도체 웨이퍼는 회로 및/또는 전기적으로 반응성인 장치 및/또는 광학적으로 반응성인 장치의 반복적인 매트릭스(바람직하게 직경이 2 인치보다 크지만 반드시 그러한 것은 아닌)를 의미하며, 반도체(호스트 기판)일 수 있거나, 아닐 수 있는 기판 상의 에피택셜층에(이는 에피택셜층 상에, 및 그 반대를 포함함) 형성된 회로, 전기적으로 반응성인 장치 및/또는 광학적으로 반응성인 장치를 갖는 에피택셜층(epitaxial layers)을 포함한다. 본 명세서 및 청구항에 이용된 바와 같이, 단어 결합(bond) 및 본딩(bonding)은 웨이퍼 상에서 웨이퍼 본딩면 및/또는 전기 인터커넥트(electrical interconnects) 및/또는 광 인터커넥트(optical interconnects)의 본딩과 함께 사용된다. 반도체일 수 있거나 또는 아닐 수 있는 호스트 기판 상의 에피택셜층에 형성된 회로, 전기적으로 반응성인 장치 및/또는 광학적으로 반응성인 장치를 포함하는 웨이퍼에 있어서, 호스트 기판 상의 에피택셜층에서 에피택셜층 및/또는 전기 및/또는 광 인터커넥트의 본딩은 그 자체는 호스트 웨이퍼에 있었던 에피택셜층일 수 있으나, 그로부터 분리된 다른 웨이퍼(스택킹(stacking))에 대한 본딩을 포함한다. 본딩이 전기 인터커넥트 또는 광 인터커넥트와 함께 이용된다는 점에서, 본딩은 각각 전기 및/또는 광 신호 또는 정보의 전달을 위하여, 각각 전기적으로 접속된 인접 웨이퍼 및 광학적으로 접속된 인접 웨이퍼를 의미한다. 마지막으로, '광학적으로'는 일반적으로 시각적으로 인지가능한 빛을 나타내지만, 반드시 그러한 것은 아니다. 또한, 전기 신호에 대하여 사용된 단어 신호 또는 신호들은 전력을 포함한다.
Ⅲ-Ⅴ 및 CMOS 반도체 웨이퍼를 본딩하는 방법이 여기에서 서술된다. 하기 기재에서, 설명 목적을 위하여, 다수의 특정 상세사항은 본 발명의 전체적인 이해를 제공하기 위하여 제시된다. 그러나, 당해 기술분야의 통상의 기술자에게, 본 발명이 상이한 특별한 상세사항에 의해 실시될 수 있다는 것이 자명할 것이다. 다른 경우, 본 발명의 이해를 어렵게 하는 것을 피하기 위하여 구조 및 장치는 블록 다이어그램 또는 단면 다이어그램 형태로 나타내어진다.
본 발명은 전술한 종래기술의 반도체 웨이퍼 본딩 방법의 결점을 극복한 반도체 웨이퍼 본딩 방법을 포함하며, 또한 그에 의하여 각각 패터닝된 층을 갖는 다수의 Ⅲ-Ⅴ 물질 포토닉 웨이퍼가 서로 연속적으로 본딩되며, 본딩된 층 사이에 전기 및 광 신호를 모두 전달하기 위한 수단을 포함하는 임의의 2개의 인접한 층(포토닉-포토닉 또는 포토닉-실리콘) 사이에 본딩 계면을 갖는 Si계 CMOS 웨이퍼에 집합적으로(collectively) 본딩되는, 반도체 웨이퍼 본딩 방법을 포함한다.
웨이퍼 본딩 공정 흐름의 바람직한 실시형태
본 발명의 바람직한 실시형태의 반도체 웨이퍼 본딩 공정 흐름이 도 2에 도시된다. 도 2에 도시된 반도체 공정 흐름은 2개의 웨이퍼가 모두 포토닉 웨이퍼(photonic wafers)이거나, 또는 하나의 웨이퍼는 포토닉 웨이퍼이고 다른 하나는 실리콘 기반 CMOS 웨이퍼인, 2개의 웨이퍼의 본딩에 관련된 웨이퍼 본딩 공정 순서를 나타낸다. 또한, 도 2에 도시된 웨이퍼 본딩 순서를 이용하여 본딩될 수 있는 2개의 웨이퍼의 적어도 하나는 도 2에 도시된 웨이퍼 본딩 과정을 이용하거나, 또는 몇몇 다른 웨이퍼 본딩 방법을 이용하여 이전에 본딩되었던 다수의 웨이퍼를 포함하는 웨이퍼 스택(wafer stack)일 수 있다. 당해 기술분야의 통상의 기술자는 Si계 CMOS 웨이퍼에 스택으로서 집합적으로 본딩되는 다수의 포토닉 웨이퍼의 스택을 포함하나 이에 제한되는 것은 아닌, 다수의 본딩된 웨이퍼의 스택을 생성하기 위하여, 도 2에 도시된 웨이퍼 본딩 공정 순서가 연속적으로 반복되어 다수의 웨이퍼를 본딩할 수 있음을 알 것이다.
CMOS 웨이퍼의 본딩을 포함하는, 도 2에 도시된 웨이퍼 본딩 순서의 시작 전에, 인터커넥트 텅스텐 플러그(interconnect tungsten plugs)가 CMOS에 삽입된 제어 회로로부터 웨이퍼의 상부면으로 확장된다. 이러한 인터커넥트 텅스텐 플러그는 CMOS 웨이퍼 내에 삽입된 회로를 제어하기 위하여 전기 계면을 구성한다. CMOS의 인터커넥트 텅스텐 플러그의 밀도는 장치 포토닉 소자 어레이(미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 장치의 경우 픽셀 어레이일 수 있으며, 또는 H. Schneider, et al, Dual band QWIP focal 평면 array for the second and third atmospheric windows, Infrared Physics & Technology, 47 (2005) 53-58)에 기재된 것과 같은 장치의 경우 포토닉 검출기(photonic detectors)의 어레이일 수 있음)의 수요가 많은(sought after) 분해능(resolution)과 적어도 같거나, 또는 이보다 커야 한다. 또한, 포토닉 웨이퍼의 본딩 전에, 장치 다이 경계(device die boundaries) 및 장치 포토닉 소자 어레이(미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 장치의 경우 픽셀의 어레이일 수 있음)를 기술하기(delineate) 위하여 Ⅲ-Ⅴ 물질 기반 포토닉 웨이퍼는 패터닝된다. 포토닉 웨이퍼의 패터닝은 장치 포토닉 소자(미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 장치의 경우 개별적인 픽셀일 수 있음)의 각각에 대한 전기적으로 분리된 금속 콘택의 증착을 전형적으로 포함할 것이다. 형성된 포토닉 소자 금속 콘택의 어레이는 CMOS 웨이퍼 상부로 확장된 인터커넥트 텅스텐 플러그의 어레이와 매치될 것이다.
도 2에 도시된 웨이퍼 본딩 순서는, 2개의 웨이퍼의 정확한 얼라인먼트(alignment)가 가장 작은 인터커넥트 비아 직경의 10%보다 작게 되도록 할 수 있기 위하여, 충분한 형상 정의를 갖는 얼라인먼트 마크를 본딩되는 2개의 웨이퍼 내에 포함함으로써 시작된다(Box-210). 도 2에 도시된 웨이퍼 본딩 순서의 Box-220에서, 포토닉 또는 CMOS 웨이퍼의 어느 하나인 본딩되는 웨이퍼는 웨이퍼간 전기 인터커넥트 비아 포스트(inter-wafer electrical interconnect via posts)를 생성하기 위하여 가공된다. 이러한 전기 인터커넥트 비아 포스트는 CMOS 웨이퍼의 경우 인터커넥트 텅스텐 플러그(콘택)의 상부에, 또는 포토닉 웨이퍼의 경우 포토닉 소자 (픽셀) 금속 콘택의 상부에, 리소그래피 및 금속 도금과 같은 전형적인 반도체 공정을 이용하여 형성될 것이다. 전기 인터커넥트 비아 포스트는 니켈 (Ni), 주석 (Sn), 구리 (Cu), 금 (Au), 게르마늄 (Ge) 또는 인듐 (In)과 같은, 저온 고체 상태 융합에 적합한 금속을 이용하여 형성될 것이다. 형성된 전기 인터커넥트 비아 포스트의 직경은 (1) 요구되는 웨이퍼간 인터커넥트 콘택(inter-wafer interconnect contacts)의 밀도; (2) 흐름의 본딩후 어닐링 단계(도 2의 Box-280)의 타겟 온도 하에서 본딩 계면에 걸쳐 침투(interfusion)를 가능하게 하기 위하여 형성된 전기 인터커넥트 비아 포스트 내에 충분한 부피의 금속을 포함하여야 하는 필요성; 및 (3) 인터커넥트 포스트 횡단면적을 웨이퍼 본딩 계면 면적의 작은 부분(바람직하게 30% 미만)으로 유지하여야 하는 중요한 필요성에 의해 좌우된다. 인터커넥트 포스트 횡단면적을 웨이퍼 본딩 계면의 작은 부분(바람직하게 30% 미만)으로 하는 것은, 이것이 웨이퍼의 초기 융합 본딩에 기여하지 않기 때문에 중요하다.
전기 인터커넥트 비아 포스트가 본딩되는 2개의 웨이퍼 각각의 본딩면에 형성된 후에, 유전체 중간 본딩층(dielectric intermediary bonding layer)이 본딩되는 웨이퍼의 본딩 계면에 증착된다(도 2의 Box-230). 본딩되는 웨이퍼와 우수한 접착성을 나타내어야 하는 유전체 중간 본딩층은 융합 결합제(fusion bonding agent)로서 이용되며, 전형적으로 실리콘 산화물 (SiO2) 또는 실리콘 질화물 (Si2N3)일 것이다. 웨이퍼 본딩 계면에 걸쳐 열팽창계수 (CTE)의 미스매치(mismatch)의 정도에 따라, SiO2 또는 Si2N3의 어느 하나가 본딩 계면에서 최소의 유기 변형(induced strain)을 갖는 2개의 웨이퍼 사이에서 열팽창을 적절하게 이행할 수 있는 유전체 중간 본딩층으로 선택될 것이다. 유전체 중간 본딩층은 플라즈마 증강 화학적 기상 증착(PECVD) 형태의 장치를 이용하여 전형적으로 증착될 것이며, 증착된 두께는 본딩 순서의 이전 단계에서 형성된 전기 인터커넥트 비아 포스트의 전체 높이를 커버하는데 충분하다(도 2의 Box-220).
도 2의 웨이퍼 본딩 순서는 광 및 전기 인터커넥트 신호를 본딩된 웨이퍼 사이에 전달할 필요가 있는 2개의 포토닉 웨이퍼를 본딩하는 경우에 대한 공정을 구별하기 위하여 나뉘어진다(도 2의 Box-240). 이러한 형태의 웨이퍼 본딩 조건은 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 다색 발광 마이크로-디스플레이 장치 또는 임의의 비슷한 광전자장치의 경우에서와 같이 CMOS 웨이퍼의 상부에 집합적으로 적층되는 다수의 포토닉층의 적층체를 포함하는 장치에 포함된다. 이 경우, 웨이퍼 본딩 순서는 그 상부에 적층된 일 이상의 층을 통하여 하나의 포토닉층으로부터 광을 전달(전송)하기 위한 수단을 포함하기 위하여 단계(Box-240)을 포함한다. 실제로, 이러한 형태의 웨이퍼 본딩에서, 적층된(본딩된) 포토닉 층 사이에 광을 효율적으로 전달(또는 가이드)하기 위하여 이용될 수 있는 "광 인터커넥트 비아(optical interconnect via)"를 포함하여야 한다. 본 발명의 바람직한 형태에서, 이는 광 인터커넥트 비아로 작용하는 웨이퍼 유전체 중간 본딩층 내에 광도파관을 포함시킴으로써 달성된(Box-250). 이러한 수직 도파관 또는 광 인터커넥트 비아는 유전체 중간 본딩층의 굴절률보다 큰 굴절률을 갖는 유전 물질로 이루어진 유전체 중간 본딩층 내에 다수의 별개 영역을 포함시킴으로써 형성된다. 이러한 광 인터커넥트 비아는 내부 전반사(TIR) 원칙에 근거하여 유전체 중간 본딩층을 걸쳐 전달되는 광을 미폐하고(confine) 가이드하기 위하여 작용할 것이며, 이에 의하여 광이 본딩된 웨이퍼 사이에서 효율적으로 전달될 수 있게 된다.
광 인터커넥트 비아는, 먼저 광 인터커넥트 비아의 요구되는 위치에 상응하는 유전체 중간 본딩층의 선택된 영역을 에칭한 후, 유전체 중간 본딩층의 굴절률보다 높은 굴절률을 갖는 유전 물질로 에칭된 영역을 리필(refilling)함으로써 유전체 중간 본딩층 내에 포함된다(Box-250). 예를 들어, 실리콘 산화물 (SiO2)이 유전체 중간 본딩층을 위한 유전 물질로 이용되는 경우, SiO2는 1.46의 굴절률을 가지므로; 2.05의 굴절률을 갖는 실리콘 질화물 (Si2N3)이 유전체 중간 본딩층에 걸쳐 광 인터커넥트 비아를 형성하기 위하여 이용될 수 있다. 광 인터커넥트 비아의 에칭 및 리필은 각각 ICP/RIE 및 PECVD 형태의 장비를 이용하여 전형적으로 이루어질 것이다. 전기 인터커넥트 비아의 경우와 유사하게, 형성된 광 인터커넥트 비아는 본딩 웨이퍼 사이에 정렬될 것이다. 본 발명의 바람직한 실시형태에서, 광 인터커넥트 비아는 그로부터 광 인터커넥트의 균일한 패턴이 나오는 전기 인터커넥트 비아와 웨이퍼 본딩면을 가로지르는 전기 인터커넥트 사이에 점재된다(interspersed). 그러나, 본딩 계aus에 걸쳐 형성된 광 인터커넥트 비아의 위치, 복수성 및 배열은 광전자장치 다이, 및 따라서 본딩된 웨이퍼 내의 특정한 위치와 전형적으로 동등하며, 여기에서 전기 광 신호는 3D-IC 웨이퍼 스택에 의해 형성된 광전자장치의 다층을 가로질러 전달될 필요가 있다. 웨이퍼 본딩 순서의 이 단계의 마지막에(도 2의 Box-250), 웨이퍼 본딩면은, 2개의 웨이퍼의 본딩면에 걸쳐 동일한 패턴으로 실질적으로 정렬되고, 또한 본딩되는 2개의 웨이퍼 내에 포함된 얼라인먼트 마크에 대하여 실질적으로 정렬된 전기 및 광 인터커넥트 비아의 점재된 어레이 내에 삽입된 유전체 중간 본딩층으로 이루어질 것이다.
가공된 웨이퍼가 광 및 전기 인터커넥트 비아를 모두 포함하는 경우, 또는 전기 인터커넥트 비아만을 포함하는 경우 모두, 웨이퍼는 웨이퍼 본딩면에 걸쳐 0.5 나노미터보다 작은 제곱근(RMS) 거칠기로 화학적 기계적 폴리싱(CMP)을 이용하여 평탄화될 것이다(도 2의 Box-260). CMP 평탄화 단계(Box-260) 후에 얻어진 웨이퍼 본딩면의 표면 거칠기는 웨이퍼 본딩면에 걸쳐 반데르 발스 반지름 내에서 균일하여야 한다. 이 본딩면 평탄화 조건은 이러한 표면이 서로 접촉하게 되는 경우 웨이퍼 본딩면에 걸쳐 유전체 중간 본딩층의 균일한 침투(interfusion)를 달성하기 위하여 중요하다. 이는 또한 웨이퍼 본딩면이 물질의 불균일한 영역, 즉 유전체 중간 본딩층, 및 전기 및 광 인터커넥트 비아 물질로 이루어지기 때문에, 특히 중요하다. 결과적으로, CMP 선택성은 이 본딩면 영역의 임의의 영역이 과도하게 많이 또는 과도하게 적게 폴리싱되는 것을 피하기 위하여 조심스럽게 제어되어야 할 것이다. 특히, 웨이퍼 표면에 걸쳐 균일한 침투 본딩을 달성하기 위하여, 전기 인터커넥트 비아의 횡단면적을 유전체 중간 본딩층의 평탄화된(폴리싱된) 표면보다 높지 않게, 바람직하게는 이보다 약간 낮게 유지하는 것이 중요하다. 이는, 웨이퍼 본딩면의 초기 저온 침투가 웨이퍼 본딩면의 유전체 중간 본딩층에 걸쳐 발생하고, 과도한 전기 인터커넥트 비아 높이는 그러한 침투를 방지하여 그 주위에 침투된 유전체 중간 본딩층의 버블 보이드(bubble void)를 생성하기 때문에 중요하다.
본딩되는 웨이퍼의 평탄화 후에 중요한 단계는 본딩되는 웨이퍼의 본딩면의 완전한 클리닝이다. 이 CMP 후 클리닝은 웨이퍼의 본딩면에 대한 평탄화 공정에 의해 생성된 임의의 및 모든 가능한 잔여물을 제거하기 위하여 폴리싱된 웨이퍼 표면의 완전한 스크러빙(scrubbing)을 적어도 포함하여야 한다. CMP 후 클리닝은 Aux 1700 등과 같은 전형적인 반도체 웨이퍼 클리닝 장비를 이용하여 수행될 수 있다. CMP 후 웨이퍼 본딩면의 스크러빙 이후에, 웨이퍼는 웨이퍼의 본딩면에 형성된 불균질한 물질을 매칭하기 위하여 조정된 비율을 갖는 탈이온수, 과산화수소, 암모늄 하이드록사이드(H2O:H2O2:NH4OH)로 이루어진 RCA 클리닝 용액과 같은 엄격한 반도체 웨이퍼 클리닝 공정에 의해 완전하게 클리닝되어야 한다. 다음으로, 웨이퍼는 웨이퍼의 본딩면에 형성된 불균질한 물질을 매칭하기 위하여 조정된 희석비를 갖는, 매우 묽은 불산(HF) 수용액에 침지된 후, RCA 클리닝 용액으로 다시 클리닝된다. 웨이퍼 본딩면 클리닝 후에, 2개의 웨이퍼의 본딩면은 완전하게 산소가 제거되고, 활성화되어야 한다. 이 웨이퍼 본딩면 활성화는, 형성된 웨이퍼의 불균질한 물질 표면에 걸쳐 균일한 활성화가 이루어지도록 선택되는 플라즈마에 의한 반응성 이온 에칭(RIE) 모드에서 웨이퍼 본딩면을 산소 (O), 질소 (N) 및/또는 아르곤 (Ar) 플라즈마 처리함으로써 전형적으로 수행될 것이다. 이 웨이퍼 본딩면의 플라즈마 처리는 Oxford Instrument Plasma Lab 또는 Asher 등과 같은 전형적인 반도체 RIE 장비를 이용하여 수행될 것이다.
웨이퍼 본딩면이 활성화된 후 짧은 시간 간격 내에, 웨이퍼 본딩 계면에 걸쳐 초기 융합 본딩을 개시하기 위하여, 2개의 웨이퍼가 서로에 대하여 상호 정렬되고, 그들의 본딩면은 접촉하게 될 것이다(도 2의 Box-270). 전형적으로, 본딩 순서의 이 단계에서, 웨이퍼는, 웨이퍼 본딩 및 후속되는 단계 전체에서 얻어진 웨이퍼 정렬을 유지하기 위하여 이용되는 얼라인먼트 픽스처(alignment fixture)에 놓여진다. 바람직하게, 웨이퍼는 진공에서 정렬 및 표면 접촉되게 될 것이다. 2개의 웨이퍼 표면이 접촉되어진 후에 바로 2개의 웨이퍼의 대향하는 면에 약한 정도의 압력을 가하는 것이 바람직할 수 있다. 웨이퍼 정렬, 접촉 및 융합 본딩 개시 단계(도 2의 Box-270)는 특히 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 것과 같은 장치의 경우, 100 나노미터보다 작을 수 있는, 더 작은 인터커넥트 비아 직경의 10% 보다 작은 범위 내에 2개의 웨이퍼를 정렬할 수 있는 반도체 장비에 의해 전형적으로 수행된다. Suss MicroTec 또는 EVG Mask Aligner 등과 같이 마스크 및 웨이퍼 정렬에 전형적으로 이용되는 형태의 반도체 장비는 그러한 수준의 웨이퍼-대-웨이퍼 정렬을 달성할 수 있다.
2개의 웨이퍼 본딩면에 걸쳐 유전체 중간 본딩층 물질의 융합 본딩은 전형적으로 2개의 웨이퍼 본딩면이 접촉되면 즉시 시작될 것이다. 그러나, 2개의 웨이퍼가 정렬된 접촉을 유지하는 동안, 수시간 동안 실온으로부터 100℃ 이상 도달할 수 있는 경사를 만드는 상승 온도에 본딩된 웨이퍼 쌍을 어닐링함으로써 융합 본딩 공정이 더 유도되는 것이 전형적으로 더 필요하다(Box-270 of 도 2). 이 본딩 후 어닐링은, 웨이퍼 정렬 및 접촉 단계(Box-270 도 2) 중에 2개의 웨이퍼가 본래 정렬되고 접촉되어지는 얼라인먼트 픽스처에 여전히 놓여지는 동안 전형적으로 이루어질 것이다. 이 단계에 대한 특별한 중요성은 2개의 웨이퍼의 열팽창계수(CTE) 사이의 미스매치(mismatch)의 정도이다. 지속시간 및 도달된 최고 온도 측면에서 이 단계(Box-270 도 2)에서 수행된 본딩 후 어닐일의 프로파일은 2개의 본딩된 웨이퍼의 팽창 및 웨이퍼 크기의 차이를 고려하여야 한다. 2개의 웨이퍼 사이에 큰 CTE 차이에 대하여, 짧은 지속시간 동안 고온에서 어닐링하는 것보다 저온에서 더 긴 지속시간을 이용하는 것이 필요할 수 있다. 그러한 접근의 주된 이유는 본딩된 웨이퍼의 얻어진 정확한 정렬을 유지하는 것이다. 웨이퍼 본딩 계면에 걸쳐 얻어진 융합 본딩을 더욱 촉진하기 위하여, 본딩된 웨이퍼 쌍의 대향하는 면(opposite sides)에 일정 수준의 압력을 유지하는 것이 필요할 수 있다.
본딩 계면에 걸쳐 달성된 표면 거칠기에 따라, 융합 본딩 단계(Box-270 도 2)의 마지막에, 유전체 중간 본딩층, 및 웨이퍼의 대향하는 면의 광 인터커넥트 비아 포스트의 횡단면은 2개의 웨이퍼의 본딩 계면에 걸쳐 함께 침투될 것이다. 그러나, 웨이퍼 폴리싱 및 표면 활성화 공정은 전기 인터커넥트 비아 표면이 유전체층 표면 아래로 우묵하게 되도록 야기하여, 웨이퍼 본딩 계면에 걸쳐 전기 비아의 대향하는 표면 사이에 갭이 존재하게 된다. 전기 인터커넥트 비아 포스트 사이의 이러한 갭의 존재는 본딩 웨이퍼의 상응하는 전기 회로 사이에 과도한 수준의 전기 저항을 야기할 수 있다. 인터커넥트 비아에 걸쳐 전기 저항을 최소화하기 위해, 본딩된 웨이퍼는 전기 비아 포스트가 본딩 계면에 걸쳐 열적으로 팽창하고 침투하도록 야기하기 위하여 상승 온도에서 추가적으로 어닐링된다(Box-280 도 2). 이 단계 중에(Box-280 도 2), 적절한 수준의 상승 온도, 및 아마도 압력이 (1) 이전 단계(Box-270 도 2) 중에 얻어진 융합 본딩을 더 촉진하기 위하여, 및 (2) 2개의 웨이퍼의 본딩면에 걸쳐 전기 인터커넥트 비아 포스트의 침투를 우선 야기하기 위하여, 전형적으로 필요할 것이다. 이러한 두 가지 목적 중 후자를 달성하기 위하여, 이 단계에서(Box-280 도 2), 본딩된 웨이퍼 쌍의 온도는 전기 인터커넥트 비아 포스트의 열팽창에 의해 대향하는 웨이퍼의 전기 인터커넥트 비아 포스트가 웨이퍼 본딩 계면에 걸쳐 접촉하게 되고 침투하게 되도록 상승되어야 할 것이다. 전기 인터커넥트 비아 포스트를 형성하는데 이용되는 금속성 물질의 형태에 따라, 상승 온도는 바람직하게 2개의 웨이퍼가 정렬된 접촉을 유지하면서 수시간 동안 250℃ 이상 도달될 수 있다. 인터커넥트 비아 포스트 침투 단계에서(Box-280 도 2), 본딩 계면의 마주보는 면에 전기 인터커넥트 비아 포스트를 포함하는 금속성 물질은, 증가된 유전체 중간 본딩층 융합 본딩 강도 및 금속성 물질의 열팽창의 조합에 기인하여 상승 온도 어닐링 하에서 형성된 열압착에 의해 침투할 것이다. 전기 인터커넥트 비아 포스트는 융합 본딩 단계(Box-270 도 2) 중에 얻어진 유전체 중간 본딩층의 융합 본딩의 강도에 의해 부분적으로 형성된 금속-대-금속 열압착 침투(또는 고체 상태 확산 본딩)에 의해 웨이퍼 본딩 계면에 걸쳐 본딩될 것이다. 따라서, 융합 본딩 단계(Box-270 도 2) 중에 웨이퍼 본딩면에 걸쳐 얻어진 융합 본딩의 강도는 전기 인터커넥트 비아 포스트가 2개의 웨이퍼의 본딩면에 걸쳐 혼합(interdiffuse)되도록 하기 위하여 필요한 적절한 수준의 열압착을 이루는데 결정적인 역할을 하기 때문에, 매우 중요하다. 인터커넥트 비아 포스트 침투 단계(Box-280 도 2) 중에, 얻어진 융합 본딩과 웨이퍼 본딩면에 걸쳐 가해진 임의의 압력의 조합된 강도는 전기 인터커넥트 비아 포스트의 금속성 물질의 항복 응력점(yield stress point)의 적어도 일부에 도달하는 압축을 야기하는데 충분하여야 한다. 웨이퍼 본딩면에 걸쳐 충분한 압축에서, 전기 인터커넥트 비아 포스트는 전기 인터커넥트 비아 포스트의 금속성 물질의 용융점의 0.2-0.3 정도의 온도에서 전형적으로 2개의 웨이퍼의 본딩 계면에 걸쳐 침투될 수 있다.
본 발명의 바람직한 실시형태는 인터커넥트 비아 포스트 침투 단계 (Box-280 도 2)에 포함될 수 있으며, 이에 의해 저온에서 본딩된 웨이퍼의 침투 어닐링 후에 부분적으로 침투된 전기 인터커넥트 비아를 통해 전류가 구동되는, 방법을 포함한다. 이 방법에서, 부분적으로 침투된 전기 인터커넥트 비아의 높은 전기저항은, 인터커넥트 비아가 완전히 침투되도록 하여, 웨이퍼가 본딩된 후에 전류가 전기 인터커넥트 비아를 통하여 인가될 수 있도록 하는 온도 상승을 일으키기 위하여 영향을 미친다. 이 방법은, 저온에서 인터커넥트 비아 포스트 침투를 수행하는 것이 바람직한 경우에 특히 중요하다. 전술한 바와 같이, 본딩된 웨이퍼의 열팽창계수(CTE)에서 임의의 가능한 미스매치의 유해한 효과를 완화시키기 위하여 본딩 후 어닐링 동안 저온을 이용하는 것이 중요하다.
도 2의 웨이퍼 본딩 흐름의 인터커넥트 비아 포스트 침투 어닐링 단계 (Box-280 도 2)를 완료한 후에, 본딩된 웨이퍼 쌍의 그 면에 다른 포토닉 웨이퍼를 본딩하기 위하여 포토닉 소자의 대향하는 면에 전기 접촉을 생성하는데 필요한 추가적인 공정을 준비하기 위하여, 본딩된 포토닉 웨이퍼의 에피택셜 성장 기판은 제거된다(도 2의 Box-290). 그 물질계에 따라, 전형적인 포토닉 웨이퍼의 에피택셜 성장 기판은 갈륨 질화물 (GaN), 갈륨 아세나이드 (GaAs), 인듐 포스피드 (InP), 실리콘 카바이드 (SiC) 또는 실리콘 (Si)의 어느 하나이다. 포토닉 웨이퍼의 에피택셜 성장 기판의 제거는 레이저 리프트-오프, 에피택셜 리프트-오프 또는 CMP 리프트-오프의 어느 하나를 이용하여 전형적으로 수행될 것이다. 레이저 리프트-오프 (LLO)의 경우, 에피택셜 성장 기판과 에피택셜 포토닉층 사이에 놓여진 희생 버퍼층의 온도 증가를 야기하기 위하여 UV 레이저 빔이 웨이퍼에 걸쳐 주사된다. 이러한 버퍼층 온도의 증가는 버퍼층이 그 구성 화학성분으로 나뉘어지도록 야기하여, 기판이 본딩된 웨이퍼 쌍으로부터 분리되게 된다. 에피택셜 리프트-오프 (ELO) 공정은, 희생 버퍼층을 용해하기 위하여 화학적 처리가 이용된다는 것을 제외하고는 LLO 공정과 유사한다. CMP 리프트-오프 공정에서, 에피택셜 성장 기판은 먼저 조 슬러리(coarse slurry)를 이용하여 성장 기판을 수 마이크론의 두께로 분쇄한 후, 미세한 슬러리를 이용하여 성장 기판을 완전히 제거함으로써 제거된다. 이 3종의 리프트-오프 방법의 각각은 성장 기판의 특정 형태의 리프트-오프에 가장 적합하다; 예를 들어 LLO는 GaN의 버퍼층을 갖는 사파이어 성장 기판을 제거하는데 가장 적합하고, ELO 또는 CMP 리프트-오프는 GaAs 성장 기판의 제거에 가장 적합하다.
도 2에 도시된 웨이퍼 본딩 순서가 완료된 후에, 본딩된 웨이퍼는 에피택셜 성장 기판이 제거되고 웨이퍼 스택이 본딩을 위하여 준비되는 면의 포토닉 소자를, 도 2에 도시된 동일한 웨이퍼 본딩 흐름을 이용하여 다른 포토닉 웨이퍼와 접합하기 위하여 가공될 것이다. 이 웨이퍼 본딩 흐름은 그를 통하여 전기 및 광 신호가 전파될 수 있는 다수의 얇은 포토닉층의 스택을 생성하기 위하여 연속적으로 반복될 수 있다. 그러한 다수의 포토닉층 스택은 얇은 포토닉층의 소자를 제어하는 회로를 포함하는 CMOS 웨이퍼의 상부에 직접적으로 형성될 수 있으며, 이 경우 CMOS는 포토닉층이 도 2에 도시된 웨이퍼 본딩 순서를 이용하여 본딩될 때 호스트 웨이퍼로서 작용한다. 이 경우, 본딩된 스택을 캡슐화하면서 광이 스택의 상부면에 도달할 수 있도록 하기 위하여, 투명 커버 글래스 웨이퍼가 직접 융합 본딩(도 1a 참조) 또는 접착 BCB 본딩(도 1d 참조)을 이용하여 스택의 상부면에 본딩될 것이다.
대안으로, 도 2에 도시된 웨이퍼 본딩 순서는 투명 글래스 웨이퍼의 상부에 포토닉 층을 형성하기 위하여 연속적으로 반복될 수 있으며, 형성된 포토닉 웨이퍼 스택은 도 2에 도시된 웨이퍼 본딩 순서를 이용하여 CMOS 웨이퍼를 제어하기 위해 연속적을 본딩될 수 있다. 이 경우, 투명 글래스 웨이퍼는 두 가지 목적으로 작용할 수 있다: (1) 포토닉 웨이퍼 스택이 형성될 때 호스트 웨이퍼로서 작용하고; 및 (2) 본딩된 포토닉 스택을 캡슐화하면서, 광이 스택의 상부면에 도달할 수 있도록 하기 위한 수단으로 작용한다. 글래스 커버 웨이퍼와의 본딩은 어떠한 인터커넥트의 포함을 필요로 하지 않기 때문에, 포토닉 소자(픽셀 어레이)를 포함하도록 패터닝된 후 제1 포토닉 웨이퍼를 본딩하기 위하여 직접 융합 본딩(도 1a) 또는 접착 BCB 본딩(도 1d) 방법이 도 2에 도시된 웨이퍼 본딩 순서의 본딩 단계(도 2의 Box-270)에 이용될 수 있다. 제1 포토닉 웨이퍼가 글래스 커버 웨이퍼에 본딩된 후에, 에피택셜 성장 기판은 도 2에 도시된 웨이퍼 본딩 순서의 기판 제거 단계(도 2의 Box-290)를 이용하여 포토닉 웨이퍼의 후면에서 리프트-오프될 것이다. 도 2에 도시된 웨이퍼 본딩 순서를 이용하는 대안적인 방법의 주된 이점은 CMOS 웨이퍼가 각각의 포토닉 웨이퍼의 본딩과 관련된 다수의 어닐링 단계에 놓이는 것을 피한다는 것이다. 이 경우, CMOS 웨이퍼는 웨이퍼 적층 순서의 마지막에 전기 인터커넥트 비아 포스트를 침투시키기 위하여 단지 하나의 본딩 후 어닐링 단계(도 2의 Box-280)에 놓여진다. 이는 다수의 상승 온도 어닐링에 기인하여 발생할 수 있는 CMOS 웨이퍼에 대한 가능한 손상을 방지하기 위하여 도 2에 도시된 웨이퍼 본딩 순서를 이용하는 바람직한 방법일 수 있다.
바람직한 실시형태의 웨이퍼 본딩 순서의 전술한 서술은 특정 순서로 배열된 다수의 반도체 공정 단계의 서술을 포함한다. 그러나 당해 기술분야의 통상의 기술자는 웨이퍼 본딩 계면에 걸쳐 전기 및 광 인터커넥트를 포함하는 반도체 웨이퍼를 본딩하는 바람직한 실시형태의 의도된 목적으로부터 벗어나지 않고 전술한 단계의 일부가 상이한 순서로 수행될 수 있음을 알고 있을 것이다. 당해 기술분야의 통상의 기술자는 전술한 설명의 웨이퍼 본딩 순서가 포토닉 및 CMOS 웨이퍼의 본딩을 기술하고 있으나, 기술된 웨이퍼 본딩 방법이 그에 의해 전기 및 광 신호가 웨이퍼의 본딩면에 걸쳐 전달되어야 할 필요가 있는, CMOS 대 CMOS 웨이퍼의 본딩에도 동등하게 적용가능하다는 것을 알 것이다.
전기 및 광 인터커넥트 를 포함하는 본딩된 다층 스택
도 3a 및 도 3b는 도 2에 기술된 웨이퍼 본딩 방법의 바람직한 실시형태를 이용하여 본딩된 다층 스택의 횡단면도를 도시한다. 도 3a는 도 2에 기술된 웨이퍼 본딩 방법의 바람직한 실시형태를 이용하여 서로 본딩되고 CMOS 층(335)에 본딩된 3개의 포토닉 층(301, 302, 303)으로 이루어진 다층 스택의 횡단면도를 도시한다. 도 3a에 도시된 본딩된 다층 스택은 유전체 중간 본딩층(313) 내에 삽입된 전기 인터커넥트 비아(310) 및 광 인터커넥트 비아(315)을 모두 포함하며, 유전체 중간 본딩층(312)은 전기 인터커넥트(310) 만을 포함하며, 모두 도 2에 도시되고, 전술한 설명에 기술된 웨이퍼 본딩 흐름을 이용하여 연속적으로 형성된다. 도 3a에 도시된 바와 같이,포토닉층 쌍(301,302) 및 (302,303) 사이의 본딩 계면(314)은 전기 인터커넥트 비아(310) 및 광 인터커넥트 비아(315)를 모두 포함하며, 반면 본딩 계면(316)은 전기 인터커넥트 비아(310)만을 포함한다. 전기 인터커넥트 비아(310)는 각각의 웨이퍼의 본딩면에 형성되며(도 2의 웨이퍼 본딩의 단계 220을 이용하여), 열압착 유도 고체 상태 확산 본딩(thermal compression induced solid-state diffusion bonding)에 적합한 니켈 (Sn), 주석 (Sn), 구리 (Cu) 또는 다른 적합한 물질과 같은 단일 금속층으로 이루어질 것이다. 전술한 바와 같이, 웨이퍼 본딩 유전체 중간 본딩층(313)이 SiO2인 경우, 광 인터커넥트 비아(315)의 광밀폐 측면을 가능하게 하기 위하여 요구되는 굴절률 차이를 생성하기 위하여, 광 인터커넥트 비아(315)는 Si2N3일 것이다.
포토닉층(301,302,303) 사이에서 광 인터커넥트 비아(315)의 상대적인 정렬의 중요성을 지적하는 것은 중요하다. 그러한 광 인터커넥트 비아(315)의 정렬은 광이 2개의 인접한 포토닉층(예를 들어, 301 및 302, 또는 302 및 303) 사이에서 뿐 아니라, 2개의 인접하지 않은 포토닉층(예를 들어, 301 및 302) 사이에서 전달될 수 있도록 하기 때문에 중요하다. 이는, 광 인터커넥트 비아(315)가 각각의 포토닉층(301,302,303) 내에 포함되는 광 추출 수단(미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 수직 도파관과 같은)에 의해 정렬되는 경우, 특히 유용하다. 본 발명의 바람직한 실시형태에서, 광 인터커넥트 비아(315)의 상대적인 정렬, 및 적층된 포토닉층에 포함되는 광 추출 수단(미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 다색 발광 마이크로-디스플레이 장치의 수직 도파관과 같은)에 의한 정렬은 다른 포토닉층 및 웨이퍼 유전체 중간 본딩층(313)을 통하여 각각의 포토닉층(301,302,303) 내에 생성된 광을 발광 장치의 표면으로 추출하기 위하여 이용된다. 유사한 방식으로, 광 인터커넥트 비아(315), 및 포토닉층(301,302,303) 내에 삽입된 가능한 광 가이딩 수단의 상대적 정렬은 장치 표면의 광을 그 내부로 가이드하여 적층된 포토닉층(301,302,303)의 어느 하나에 도달하도록 하기 위하여 이용될 수 있다.
도 3a는 그에 의해 웨이퍼 본딩 계면(316)이 도 2에 도시된 웨이퍼 본딩 과정을 이용하여 형성된 전기 인터커넥트 비아만을 포함하는, CMOS 층과 포토닉층 스택 사이의 유전체 중간 본딩층을 도시한다. 도 3a에 도시된 바와 같이, 이 경우 유전체 중간 본딩층은 CMOS 층의 상부에 적층된 다수의 포토닉층 전체에 대하여 필요한 전기 인터커넥트 비아를 포함한다. 도 3a의 유전체 중간 본딩층(312)은 이 경우 포토닉 웨이퍼 및 CMOS 웨이퍼의 열팽창에 있어서 미스매치의 정도에 따라 SiO2 또는 Si2N3 일 수 있다.
도 3b는 웨이퍼 본딩 계면(314)의 표면에 걸쳐 전기 인터커넥트 비아(310) 및 광 인터커넥트 비아(315)의 점재(interspersing)를 나타내는 웨이퍼 본딩 계면(314)의 수평횡단면도를 도시한다. 도 3b는 또한 웨이퍼 유전체 중간 본딩층(313) 내에 삽입된 점재된 전기 인터커넥트 비아(310) 및 광 인터커넥트 비아(315)를 나타낸다. 포토닉 웨이퍼에 패터닝된 포토닉 소자의 밀도가 웨이퍼 본딩 계면(314)에 걸쳐 인터커넥트 비아의 전체 밀도에 영향을 미치는 것임을 강조하는 것이 중요하다. 예를 들어, 도 2에 도시된 웨이퍼 본딩 공정을 이용하여 본딩된 웨이퍼에 포함되는 장치의 포토닉 소자 (픽셀) 어레이 피치는 10 마이크론이며, 3개의 적층된 포토닉층(301,302,303)은 공통적인 접지(ground contact) 및 이에 더하여 3개의 층 각각에 대하여 하나의 콘택을 필요로 하며, 전기 인터커넥트 비아(310)는 x 및 y 방향 모두에서 5 마이크론 간격을 가져야 할 것이다. 본딩 계면(314)에 걸쳐 유전체 중간 본딩층의 적절한 영역을 유지하기 위하여, 각각의 전기 인터커넥트 비아(310)의 직경은 2 마이크론 이하로 유지되어야 하며; 대향하는 웨이퍼의 유전체 중간 본딩층(312 또는 313)에 주어진 본딩 계면(314)의 약 87%를 남긴다. 일반적으로, 전기 인터커넥트의 총 횡단면적은 웨이퍼 본딩 계면의 30% 보다 작은 것이 바람직하다.
도 3b는 전기 인터커넥트 비아(310)의 어레이 사이에 점재된 광 인터커넥트 비아(315)의 어레이를 포함하는 유전체 중간 본딩층(313)을 나타낸다. 전기 인터커넥트 비아(310)의 직경 및 간격이 각각 약 2 마이크론 및 5 마이크론인 웨이퍼 본딩의 예에서, 도 3b는 전기 인터커넥트 비아(310) 어레이 사이에 2.5 마이크론 간격으로 점재된 약 1 마이크론 직경의 광 인터커넥트 비아(315)의 어레이를 도시한다. 이 설계 예에서 나타내어진 바와 같이, 인터커넥트 비아의 두 가지 형태 중 더 작은 것이 광 인터커넥트 비아이며, 이는 약 1 마이크론의 직경을 갖는다. 전술한 디자인 기준에 기초하여, 본딩된 웨이퍼는 광 인터커넥트 비아(두 가지 형태의 비아 중 더 작은)의 직경의 10% 내로 정렬되며, 이는 본딩되는 웨이퍼에 놓여지는 얼라인먼트 마크(기준점(fiducials))가 정확도가 100 나노미터 미만인 도 1에 도시된 본딩 흐름 중에 웨이퍼의 정렬을 가능하게 하여야 하는 것을 의미한다. Suss MicroTec 또는 EV Group 웨이퍼 및 마스크 정렬과 같이 현재 시장에서 이용가능한 웨이퍼 본딩의 대부분은 정확도가 50 나노미터 미만으로 웨이퍼를 정렬할 수 있다는 것을 언급할 가치가 있다. 또한, 도 3b에 도시된 바와 같이, 웨이퍼 유전체 중간 본딩층(313)은 두 가지 형태의 유전 물질, 즉 SiO2 및 Si2N3로 이루어지며, 이에 의하여 SiO2는 결합제 및 Si2N3 광 인터커넥트 비아(315)를 위한 광 클래딩(optical cladding) 물질로 작용한다는 것을 주목할 가치가 있다. 유사하게, 그로부터 광 인터커넥트 비아(315)가 형성되는 Si2N3 물질은 이중 목적으로 작용한다: 첫 번째는 광 인터커넥트 비아(315)의 광 도파관 측면을 가능하게 하기 위하여 요구되는 높은 굴절률을 제공하는 수단으로서 작용하며, 두 번째는 웨이퍼 본딩 계면(314)에 걸쳐 결합제의 일부로 작용한다.
상기 인용된 설계 예는 설명 목적을 위한 것이며, 당해 기술분야의 통상의 기술자는 도 2에 정의된 웨이퍼 본딩 공정으로부터 실질적으로 벗어나지 않고 본딩되는 웨이퍼의 조건을 맞추기 위하여 전기 인터커넥트(310) 및 광 인터커넥트(315)의 배치를 맞출 수 있음을 언급하여야 한다.
웨이퍼의 특이한 CTE 미스매치를 다루는 방법
상이한 물질계(예를 들어 Ⅲ-Ⅴ GaN 및/또는 GaAs)에 기반하는 다수의 포토닉 웨이퍼의 본딩, 및 다수의 웨이퍼 본딩 계면에 걸쳐 전기 신호 및 광 출력을 전달할 수 있는 능력을 갖는 실리콘 기반 CMOS 웨이퍼 상의 그러한 웨이퍼 또는 웨이퍼 스택의 본딩은 몇몇 부가적인 중요한 측면을 포함한다. 첫 번째는 포함된 물질의 열팽창계수(CTE)의 차이이며, 두 번째는 본딩 전에 포토닉 웨이퍼의 구부러짐이다. 본딩된 웨이퍼가 견딜 수 있는 온도 범위가 제한되기 때문에, 본딩된 물질의 CTE의 차이는 본딩 후 어닐링 공정을 제한한다. 전술한 바와 같이, 상승 온도 어닐링은 형성된 초기 결합을 강화하고, 웨이퍼의 본딩면에 걸쳐 전기 인터커넥트를 침투시키기 위하여 웨이퍼 본딩 후에 전형적으로 의존된다.
일부 관련 있는 웨이퍼 물질에 대한 전형적인 CTE 값(x10-6/K, 25℃에서)은 실리콘(Si)에 대하여 2.6, 실리콘 산화물(SiO2)에 대하여 0.5, 실리콘 질화물(Si2N3)에 대하여 3.2, 갈륨 아세나이드 (GaAs)에 대하여 5.73, 갈륨 질화물(GaN)에 대하여 3.17, 및 사파이어(Al2O3)에 대하여 4.5이다. 상이한 반도체 물질의 이러한 전형적인 CTE 값에서 보여지는 바와 같이, GaN 및 GaAs와 같은 Ⅲ-Ⅴ 물질은 실리콘에 비하여 더 높은 열팽창을 나타낸다. 더욱 중요한 것은 GaAs 또는 사파이어와 같은 Ⅲ-Ⅴ 물질 에피택셜 성장 기판과 실리콘 기반 CMOS 웨이퍼의 CTE의 차이이다. SiO2는 미국특허 7,622,324, 7,553,744, 7,485,968 및 7,387,944에 기재된 융합 본딩 방법에 있어서 실리콘 웨이퍼 사이에 유전체 중간 본딩층으로서 전형적으로 이용된다. 그러나, 그의 낮은 열팽창계수는 Ⅲ-Ⅴ GaAs 또는 GaN 웨이퍼를 함께, 또는 Si 웨이퍼에 본딩하는 경우 단점을 가질 수 있다. 상기 데이터로부터 보여지는 바와 같이, 실리콘 질화물은 GaN에 가깝고, Si와 GaAs 사이인 열팽창계수를 갖는다. 따라서, 본 발명의 바람직한 실시형태에서, 실리콘 질화물은 SiO2 보다 오히려, GaAs 또는 GaN과 같은 Ⅲ-Ⅴ 물질 기반의 웨이퍼의 본딩, 및 Si와 Ⅲ-Ⅴ 물질 기반의 웨이퍼의 본딩에 있어서 유전체 중간 본딩층으로서 바람직하다. 일반적으로, 유전체 중간 본딩층의 CTE는 2개의 본딩된 웨이퍼의 CTE 사이에서 전이 값(transition value)을 갖는 것이 바람직하다.
Ⅲ-Ⅴ 기반의 포토닉 웨이퍼 및 Si 기반의 CMOS 웨이퍼의 CTE 미스매치의 차이는 일부 인터커넥트에 의한 웨이퍼 본딩 및 장치를 완성하기 위하여 남아 있는 제조공정의 후공정(back end of line, BEOL) 전에, 대다수의 장치 구조가 포토닉 웨이퍼에 패터닝되는 공정 순서를 필요로 한다. 이에, 전술한 바와 같이, 본 발명의 웨이퍼 본딩의 바람직한 실시형태에서, 포토닉 웨이퍼는 웨이퍼 본딩 전에 패터닝된다. 또한, 요구되는 본딩 후 상승 온도 어닐링 공정 중에 (본딩된 웨이퍼의 구별적인 CTE 미스매치에 기인하여) 생성된 응력을 견디지 못하는 웨이퍼 본딩 계면층은 본딩 단계 후에 웨이퍼 본딩 계면을 어닐링하기 위한 대안적인 수단을 필요로 한다. 이는 특히, 저온 어닐링이 전술한 전기 구동 침투 방법(electrical drive interfusion method)이 이용될 수 있도록 하는 정도로 인터커넥트 비아 포스 사이에 충분한 부분적 침투를 달성하지 못하는 경우에 사실이다.
본 명세서에 기술되고, 도 2에 도시된 반도체 웨이퍼 본딩 방법의 바람직한 실시형태에서, 레이저 리프트오프 (LLO)는 본딩 후에 포토닉 성장 기판 웨이퍼를 제거하는데 이용되는 방법 중 하나이다(도 2의 Box-290). 이러한 형태의 기판 리프트-오프에서, 본딩된 웨이퍼 스택의 기판측은 성장 기판 및 성장 기판의 상부에 증착된 포토닉 에피택셜 소자 층 사이에서 포토닉 웨이퍼의 에피택셜 성장 공정 중에 증착된 희생 버퍼층에 초점 맞춰진 래스터 주사 UV 레이저 빔으로 비춰진다. UV 레이저 빔이 빔의 래스터 주사 속도에 따라 매우 짧은 드웰 간격(dwell interval) 동안(수 밀리초) 웨이퍼에 주사되므로, 작은 면적(예를 들어 1 ㎟ 미만)에 걸쳐 국부화된 100℃ 내지 800℃ 범위일 수 있는 버퍼층 근처의 온도를 생성하기 위하여 주사된 UV 레이저 빔의 에너지는 전형적으로 조정될 것이다. 포토닉 웨이퍼 성장 기판의 전형적인 리프트-오프에 있어서, 주사된 레이저 빔 에너지는 성장 버퍼층(Ⅲ-질화물로 알려진 Ⅲ-Ⅴ 물질의 분류를 이용하여 제조된 포토닉 웨이퍼의 경우 전형적으로 GaN)을 그 구성 원소로 나누는데 이용되며, 성장 기판(전형적으로 사파이어)으로부터 장치 구조 에피택셜층을 배출하게 된다.
본 발명의 바람직한 실시형태에서, 주사된 UV 레이저 빔에 의해 달성되는 국부화되고, 급속한 온도 상승은 하기 다수의 목적을 위하여 영향을 미친다: (1) 전술한 바와 같이 본딩된 웨이퍼로부터 성장 기판을 배출하는 것; (2) 유전체 중간 본딩층에 걸쳐 융합 본딩을 강화하는 것; 및 (3) 웨이퍼의 본딩 계면에 걸쳐 전기 인터커넥트 비아를 침투시키는 것. 전술한 다수의 중요한 웨이퍼 본딩 관련 기능을 달성하는 것에 더하여, 주사된 UV 레이저 빔을 이용하는 본딩된 웨이퍼의 국부화된 급속한 열적 주사는 다양한 방식으로 이점을 갖는다. 가장 중요하게, 이는 본딩 계면에 걸쳐 전기 인터커넥트 비아 포스트를 침투시키고, 본딩된 웨이퍼에 걸쳐 융합 본딩을 강화하기 위하여 요구되는 2개의 본딩 후 장시간의 어닐링 단계에 대한 필요성을 완화시킨다. 전술한 바와 같이, Ⅲ-Ⅴ 기반의 포토닉 웨이퍼 및 Si 기반의 CMOS 웨이퍼의 큰 CTE 미스매치 때문에, 그러한 장시간의 상승 온도 어닐링은 웨이퍼가 서로에 대하여 매우 크게 잘못 정렬되어지게 하고, 미스매치된 열팽창에 의해 야기된 응력에 의해 아마도 본딩이 떨어지게 된다. 전술한 래스터 주사 UV 레이저 방법을 이용하는 것과 비교하여, 국부화된 급속한 열적 주사를 이루는 것은 온도가 웨이퍼 전체에서 또는 큰 영역에서 동시에 상승하는 것을 방지하며, 이어서 본딩된 웨이퍼의 열팽창 크기를 실질적으로 감소시키며, 웨이퍼 본딩 계면에서 응력을 실질적으로 감소시킨다. 따라서, UV 레이저를 이용하는 국부화된 급속한 열적 주사는 본딩 후 장시간의 상승 온도 어닐링 중의 해로운 효과를 완화시킨다.
본 발명의 UV 레이저를 이용하는 국부화된 급속한 열적 주사(localized rapid thermal scanning using UV laser)는 JPSA IX -260 기계와 같은 반도체 제조에 이용되는 전형적인 UV 레이저를 이용하여 실현될 수 있으며, 예를 들어, 프로그램 가능한 엑시머 248nm 레이저 시스템을 포함한다. 그러한 반도체 레이저 장비에서, 레이저 빔 스폿 형태, 크기 및 전력, 및 주사 패턴은 본 발명의 바람직한 실시형태의 국부화된 급속한 주사의 요구조건을 달성하기 위하여 제어될 수 있다.
본 발명의 바람직한 실시형태의 UV 레이저를 이용하는 국부화된 급속한 열적 주사의 이점은 (1) 본딩된 Ⅲ-Ⅴ 포토닉 웨이퍼 성장 기판이 에피택셜 또는 CMP 리프트-오프 방법을 이용하여 리프트-오프될 수 있는 경우, 또는 (2) 2개의 본딩된 웨이퍼가 모두 Si 웨이퍼인 경우와 같이 웨이퍼 본딩이 성장 기판의 리프트-오프를 포함하는 경우에서도 실현될 수 있다는 것임을 주목하여야 한다. 이러한 두 가지 경우 모두, 본 발명의 바람직한 실시형태의 UV 레이저를 이용하는 국부화된 급속한 열적 주사는 (1) 유전체 중간 본딩층에 걸쳐 융합 본딩을 강화하고; 및 (2) 웨이퍼의 본딩 계면에 걸쳐 전기 인터커넥트 비아를 침투시키기 위하여 이용될 수 있다. 이러한 두 가지 경우 모두, 본 발명의 바람직한 실시형태의 UV 레이저를 이용하는 국부화된 급속한 열적 주사는 종래 기술의 웨이퍼 본딩에 기본적인 본딩 후 장시간의 상승 온도 어닐링의 해로운 효과를 완화시킨다.
도 3c는 본 발명의 바람직한 실시형태의 다른 변형을 도시하며, 여기에서 전기 인터커넥트 비아 포스트(309)는 다수(적어도 2개)의 금속층(305,307)을 이용하여 형성되며, 이에 의하여 상기 다수의 금속층에 이용된 물질은 Ni, Sn, In, Cu, Au 또는 Ag, 및 다른 관련된 물질을 포함하는 저온 등온 응고(isothermal solidification)에 적합하다. 도 3c에 도시된 다수의 금속층 전기 인터커넥트 비아 포스트(309)의 이용은 도 2의 단계 280에서 전기 인터커넥트 비아 포스트를 침투시키기 위하여 더 낮은 어닐링 온도를 가능하게 하며, 이는 차례로 웨이퍼의 CTE 미스매치 차이의 유해한 효과를 감소시킨다. 금속층(305,307)의 선택에 따라, 다수의 금속층 전기 인터커넥트 비아 포스트(309)를 침투시키기 위하여 요구되는 어닐링 온도는 아마도 200℃ 미만으로 이루어질 수 있으며, 이는 실질적으로 400℃ 넘게 도달할 수 있는 단일 금속 인터커넥트 비아 포스트의 침투에 요구되는 어닐링 온도보다 실질적으로 낮다. 다른 이점은 하기 상세한 설명 후에 더욱 명확해질 것이다.
도 3c를 참조하면, 전기 인터커넥트 비아 포스트(309)는 2개의 층(305,307), 예를 들어 In/Sn, Ni/Sn, Cu/Sn 또는 Au/Sn로 이루어지는 것이 도시되어 있으며, 본딩 계면에서 금속층은 침투 온도, 즉 도 2의 단계 280에서 이용된 어닐링 온도에서, 2개 금속층(305,307)의 금속간 화합물의 형성이 본딩 계면에 걸쳐 침투된 고체 상태 결합의 생성에 이르도록 선택된다. 도 3c에 도시된 2개 층의 전기 인터커넥트 비아 포스트 접근에서, 본딩 계면(314,316)을 향하는 전기 인터커넥트 비아 포스트(309)의 금속성 층(307)은 2개의 층(305,307)의 더 낮은 용융점을 갖도록 선택되며, 침투 온도는 금속성 층(307)의 용융점 근처로 되도록 선택된다. 침투 온도에서, 금속성 층(307)은 천이 액상(transient liquid-phase)에 도달하고, 2개의 금속성 층(305,307)의 침투는 수득된 금속간 화합물의 응고를 일으킨다. 이 기술은 때때로 천이 액상 본딩으로 나타내어지며, 또한 등온 응고 본딩으로도 알려져 있고, 낮은 침투 온도를 필요로 하는 본딩에 전형적으로 이용된다(M. Alexe and U. Guesele, Wafer Bonding Applications and Technology, pp 327-415, Springer 2004 참조).
2개 층(305,307)의 금속이 적절하게 선택되는 경우, 침투된 층(305,307)의 형성된 금속간 화합물의 재용융 온도(re-melt temperature)는 그의 침투 온도보다 높을 것이며, 전기 인터커넥트 비아 포스트(309)의 형성에 이용된 씨드(seed) 및/또는 콘택 금속층의 선택에 따라 금속층(305,307)의 용융 온도보다 훨씬 높게 만들어질 수 있다. 예를 들어, 금속층(305,307)이 각각 주석 (Sn) 및 인듐 (In)으로 선택되는 경우, 씨드 또는 콘택층으로서 구리 (Cu)의 선택은 160℃의 침투 온도, 및 470℃를 넘는 재용융 온도에 이르게 될 것이다(M.M. Hou, et al, Low Temperature Transient Liquid Phase (LTTLP) Bonding for Au/Cu and Cu/Cu 인터커넥션, Journal of Electronic Packaging, Vol. 114, 443-447, (1994) 참조). 다른 예에서, 금속층(305,307)이 각각 니켈 (Ni) 및 주석 (Sn)으로 선택되는 경우, 씨드 또는 콘택층으로서 알루미늄 (Al)의 선택은 230℃에 가까운 침투 온도 및 800℃를 넘는 재용융 온도에 이르게 된다. 그것이 가능한 낮은 침투 온도 외에, 도 3에 도시된 다수의 금속층 전기 인터커넥트 비아 포스트의 높은 재용융 온도는 도 3c에 도시된 다층 스택의 본딩에 이롭다. 이와 관련하여, 높은 재용융 온도는 저온에서 침투된 전기 인터커넥트 비아 포스트(309)가 도 3c에 도시된 다층 스택의 연속적인 본딩과 관련된 다수의 어닐링을 신뢰성 있게 견딜 수 있도록 한다.
전기 인터커넥트 비아 포스트에 대하여 낮은 침투 온도를 가능하게 하는 것 외에, 다수의 금속층 전기 인터커넥트 비아 포스트(309)의 이용은 그 침투가 침투된 유전체 중간 본딩층(312,313)의 어닐링 및 본딩 강도의 조합에 기인하는 열압착 효과와 조합된, 2개의 금속층 전기 비아 포스트(309) 침투의 천이 액상 측면에 기인하여 우선적으로 전기 비아 포스트(309)에 있어서 실질적으로 더 작은 총 부피 크기에서 발생하도록 할 수 있다. 이는 각 차원에 있어서 1 마이크론보다 작은 실질적으로 감소된 직경 및 높이를 갖는 전기 인터커넥트 비아 포스트(309)의 이용을 가능하게 할 것이다. 또한, 천이 액상에서 2개의 금속층 전기 비아 포스트(309)의 침투 발생은 도 2의 전기 인터커넥트 비아 포스트 침투 단계 280에 대해 중요하지 않은 도 2의 CMP 단계 260 후에 전기 비아 포스트(309)의 우묵하게 파인 상부면을 만든다.
전기 인터커넥트 비아 포스트(309)의 감소된 직경은 ㎠ 당 4x106 개 이상의 인터커넥트보다 큰 광학 소자 (픽셀) 밀도를 갖는 3D-IC 광전자장치를 실현하기 위하여 요구되는 극히 높은 인터커넥트 밀도의 형성을 가능하게 한다. 대안으로, 전기 인터커넥트 비아 포스트(309)의 감소된 직경은 웨이퍼 본딩 계면(314,316)의 90%보다 더 크게 커버하는 웨이퍼 유전체 중간 본딩층의 형성을 가능하게 하며, 이는 웨이퍼 본딩 계면(314,316)에 걸쳐 유전체 중간 본딩층(312,313)의 달성된 본딩의 강도를 실질적으로 증가시키는데 이롭다. 전기 인터커넥트 비아 포스트(309)의 감소된 높이는 유전체 중간 본딩층(313)의 요구되는 두께를 실질적으로 감소시키며, 이는 감소된 높이의 광 인터커넥트(315)의 광학 손실의 실질적인 감소를 가져온다. 또한, 전기 인터커넥트 비아 포스트(309)의 감소된 부피 크기는 도 3c에 도시된 다층 스택 사이의 전기저항을 감소시키는데 기여할 것이다.
본 발명의 바람직한 실시형태의 저온 인터커넥트 비아 포스트 침투는 도 3c에 도시된 다층 인터커넥트 비아 포스트(309)를 침투시키는데 이용될 것이며, 표준 반도체 전기로 어닐링, 급속 열적 어닐링, 전술한 UV 레이저 방법을 이용하는 국부화된 급속 열적 주사 및/또는 전술한 전류 구동 어닐링 방법을 이용하여, 도 2의 웨이퍼 본딩 공정의 동일한 흐름 내에서, 특히 도 2의 인터커넥트 비아 포스트 침투 단계 280에서 수행될 것이다. 다수의 금속층 전기 인터커넥트 비아 포스트(309)는 반도체 전기도금 기술, 또는 전자빔 또는 스퍼터 증발기와 같은 다른 금속 증착 기술을 이용하여 형성될 수 있다.
따라서, 도 3c에 도시된 다수의 금속층 전기 인터커넥트 비아 포스트의 이점은 여러가지이다: (1) 웨이퍼 본딩 계면에 걸쳐 전기 인터커넥트 비아 포스트의 침투에 요구되는 어닐링 온도를 낮추어, 본딩된 웨이퍼 사이에 CTE 미스매치의 유해한 효과를 완화시킴; (2) 웨이퍼 본딩 계면에 걸쳐 그 침투를 이루는데 요구되는 비아 포스트 부피 크기를 감소시켜, 웨이퍼 유전체 중간 본딩층의 두께의 감소, 및 결과적으로 광 인터커넥트의 높이를 감소시켜, 웨이퍼 유전체 중간 본딩층에 걸쳐 광학 손실을 감소시키며, 본딩된 웨이퍼에 걸쳐 광 인터커넥트 효율성을 높임; (3) 전기 인터커넥트 비아 포스트에 걸쳐 전기 저항을 감소시켜, 본딩된 웨이퍼에 걸쳐 전기 인터커넥트 효율성을 증가시킴; (4) 웨이퍼 본딩 계면에 걸쳐 인터커넥트 비아의 얻어질 수 있는 밀도를 증가시켜, 극히 높은 밀도의 포토닉 어레이 장치(예를 들어 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 형태의)의 실현을 가능하게 함; 및 (5) 웨이퍼 본딩 계면에 걸쳐 인터커넥트 비아 포스트의 횡단면적을 감소시켜, 유전체 중간 본딩층의 표면적 증가를 가능하게 하며, 이는 우선적으로 웨이퍼 본딩 계면에 걸쳐 융합 본딩에 대하여 의존된다.
전술한 바와 같이, 본 발명의 바람직한 실시형태는 본딩된 웨이퍼 물질의 CTE에서 미스매치 차이의 유해한 효과를 감소시키는 수단을 포함한다. 본 발명의 대안적인 실시형태는 포토닉 웨이퍼 에피택셜 성장이 Si 또는 실리콘 카바이드(SiC, 특히 25℃에서 2.47 x10-6/K를 갖는 3C-SiC)와 같은 광전자장치의 제어 회로를 구현하기 위하여 이용되는 Si 기반 CMOS 웨이퍼에 의해, CTE 미스매치의 더 적은 차이를 갖는 기판에서 달성된다. 특히, Si 기판 상의 GaN과 같은 Ⅲ-나이트라이드 물질로 알려진 Ⅲ-Ⅴ 물질의 분류의 에피택셜 성장에 있어서 최근의 진보는 Si 기판 상에, 극성 c-평면 및 비극성 m-평면 및 반극성 GaN의 에피택셜 성장의 가능성을 입증하였다. 실리콘은 저비용, 큰 크기에서의 이용가능성, 우수한 열전도도, 및 더 좋은 광 추출 효율을 위하여 선택적으로 제거될 수 있는 능력에 기인하여 GaN의 성장을 위한 매력적인 기판으로 여겨진다. Si 상의 규칙적인(Regular) c-평면 GaN은 광범위하게 탐구되었고, 산업적 생산 관점에서 상당한 성공을 이루었다. Si 상의 비극성 또는 반극성 GaN 성장에 대한 연구는 지난 십년간 많은 그룹에 의해 이루어졌다. Si 상의 GaN에 대한 결정학에 따르면, 우르츠광(wurtzite) 결정의 c-평면은 등축정계(111) 면에 평행하며, m-평면은 (112) 평면에 평행하다. 따라서, c-평면 GaN 성장은 항상 Si (111) 면으로부터 시작되며, 다양한 보고가 MOCVD 또는 HVPE 시스템에서 에피택셜 과성장(epitaxial lateral over-growth (ELOG)) 기술에 의해, (112) Si 상의 m-평면 GaN, (110) Si 상의 a-평면 GaN, (113) Si 상의 반극성 (11-22) GaN, (001) Si 상의 (1-101) GaN 등을 성공적으로 입증하였다.
Ⅲ-나이트라이드는 사파이어 기판 상에 전형적으로 성장된 청색 및 녹색 고체 상태 발광 포토닉 웨이퍼의 에피택셜 성장이 필수적이며, 이는 Si와 CTE 미스매치의 실질적인 차이를 갖는다. Si 또는 SiC와 같이, Si-CTE 매칭된 에피택셜 성장 기판이 이용되는 경우, 본딩되는 웨이퍼의 상대적인 열팽창은 전술한 도 2의 인터커넥트 비아 포스트 침투 단계 280의 상승 온도에서 특히 실질적으로 감소될 것이다. 이에, 포토닉 웨이퍼의 Si-CTE 매칭된 에피택셜 성장 기판, 특히 Si 상의 GaN의 이용은 포토닉 웨이퍼의 기판 특히 사파이어와 광전자장치의 제어 회로를 구현하기 위하여 이용되는 Si 기반의 CMOS 웨이퍼 사이의 CTE 미스매치 차이에 의해 야기되는 유해한 효과를 완화시킬 것이다.
웨이퍼 구부러짐을 다루는 수단
Si 기반 CMOS 웨이퍼에 대한 Ⅲ-Ⅴ 물질 기반 포토닉 웨이퍼의 본딩의 두 번째 중요한 측면은 Ⅲ-Ⅴ 물질 기반 포토닉 웨이퍼와 Si CMOS 웨이퍼의 웨이퍼 보우(wafer bow)의 차이이다. 프라임 실리콘 웨이퍼는 무시할 수 있는 구부러짐을 갖는 반면, 특히 GaN과 같은 Ⅲ-나이트라이드 물질에 기초한 포토닉 웨이퍼는, Ⅲ-나이트라이드 물질에 대한 격자 상수가 상당한 양으로 에피택셜 성장 웨이퍼 물질(사파이와 같은)과 다르다는 사실에 기인하여, 매우 높은 구부러짐(4" 웨이퍼에서 평균 40-70mm)을 갖는다. 이러한 격자 상수의 큰 차이는 Ⅲ-Ⅴ 층 내에 생성된 변형에 이르게 되고, 포토닉 웨이퍼의 큰 구부러짐에 이르는 경향이 있다.
본딩된 Ⅲ-Ⅴ 기반의 포토닉 웨이퍼와 Si 기반의 CMOS 웨이퍼 사이의 웨이퍼 보우 차이의 큰 중요성은 이것이 2개의 웨이퍼 사이의 본딩 계면에 무효화된 응력(nullifying stress)을 야기한다는 것이다. Ⅲ-Ⅴ 및 Si 웨이퍼 사이의 본딩 계면에서의 이러한 응력은 얻어진 본딩이 전기 인터커넥트 비아 포스트를 침투시키기 위하여 요구되는 적절한 수준의 열압착을 뒷받침하기 위하여 요구되는 것보다 실질적으로 더 약하게 만들 수 있다. 따라서, Ⅲ-Ⅴ의 전형적인 구부러짐은 실질적으로 약한 웨이퍼 본딩에 이를 수 있고, 또한 전기 인터커넥트 비아 포스트의 완전한 침투를 방지하기 쉬워져 높은 전기 인터커넥트 저항에 이르게 된다.
본 발명의 바람직한 실시형태에서, 웨이퍼가 본딩되기 전에, 포토닉층 내의 생성 변형(built-up strain)의 일부를 경감하여 결과적으로 웨이퍼 보우를 감소시키기 위하여, 포토닉층은 신중하게 크로스 에칭된다(cross etched). 그러한 웨이퍼 구부러짐 감소 수단은 기판(430)의 상부에 성장된 포토닉 구조 에피택셜층(420)으로 이루어진 포토닉 웨이퍼(410)를 나타내는 도 4에 도시된다. 도 4는 또한 장치 다이(440)로 리소그래피에 의해 패터닝된 후, 포토닉 소자 (픽셀)(450)로 다시 리소그래피에 의해 패터닝되는, 포토닉 구조 에피택셜층(420)을 도시한다. 도 4에 도시된 바와 같이, 에칭된 다이간 파티션(inter-die partition)(460)(다이 스트리트 영역(die street area)으로도 알려짐) 및 소자간(픽셀간) 파티션(470)이 포토닉 구조 에피택셜층(420)으로부터 기판(430)의 상부까지 이르는 2개의 직각(orthogonal) 방향으로 크로스 에칭된다. 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 발광 마이크로-디스플레이 장치와 같은 초고밀도 광전자장치의 다층을 제조하기 위하여, 포토닉 웨이퍼는 전형적으로 본딩 전에 먼저 에칭되어 단일 장치 다이의 포토닉 소자(픽셀) 어레이를 생성하며, 에칭된 픽셀 어레이 패턴 피치는 전형적으로 ~10㎛ 이하이며, 장치 다이 패턴 피치는 전형적으로 전형적으로 ~10㎜ 이하이다. 본 발명의 바람직한 실시형태에서, 포토닉 소자(픽셀) 어레이 및 장치 다이 패턴을 생성하기 위하여 포토닉층을 에칭하는 것은 포토닉 웨이퍼의 포토닉 구조 에피택셜층(420) 내의 생성 변형을 경감시키기 위한 수단으로서 레버리지된다. 본 발명의 바람직한 실시형태의 이러한 변형 완화(또는 웨이퍼 보우 감소) 방법에서, Ⅲ-Ⅴ 포토닉 웨이퍼는 먼저 플라즈마 유도 결합 플라즈마 반응성 이온 에칭(ICP/RIE)을 이용하여 에칭되어, 소자간(픽셀) 측벽 트렌치(470)(또는 전형적인 마이크로-어레이 장치의 경우 마이크로-발광기 메사(mesas)) 및 다이간 장치 경계(460)를 생성한다. 본 발명의 바람직한 실시형태의 이러한 변형 완화 (또는 웨이퍼 보우 감소) 방법에서, 웨이퍼 포토닉 구조 에피택셜층(420)(전형적으로 GaN, GaAs 또는 InP 기반)은 에칭되어, 각각 다이간 및 소자간 트렌치(460,470)를 생성하고, 이는 특히 장치 다이 영역(소위 다이 스트리트) 사이에서 신중하게 확장되어 성장 기판(430)(포토닉 물질이 GaN 기반인 경우 전형적으로 사파이어)의 표면에 이르게 된다. 웨이퍼 포토닉층(320) 내에서 생성 변형이 경감되고, 웨이퍼 보우가 감소된 후에, 에칭된 트렌치는 SiO2로 패시베이트된 후, 픽셀간 트렌치(470)의 경우 니켈(전자도금 기술 등을 이용하여)과 같은 금속일 수 있으며, 다이간 트렌치(460)의 경우 SiO2 또는 Si2N3의 어느 하나, 또는 다른 적합한 유전 물질일 수 있는 적합한 물질로 리필된다. 에칭된 트렌치의 리필은 전형적으로 플라즈마 증강 화학 기상 증착(PECVD) 기술 등을 이용하여 수행될 수 있다.
전술한 본 발명의 포토닉 웨이퍼 보우 감소 수단은 미국특허 7,623,560, 7,767,479 및 7,829,902에 기재된 발광 마이크로-디스플레이 외에 LED 또는 LD 장치와 같은 고체 상태 발광 장치의 제조에 이용될 수 있는데, 이는 이러한 장치들이 전형적으로 장치 메사의 경계를 나타내기 위하여 포토닉 웨이퍼의 에칭을 포함하기 때문임을 주목하여야 한다. 이 경우, 에칭된 비활성(inert) 장치 트렌치가 전술한 방법에 따라 처리될 때, 포토닉 웨이퍼 보우는 실질적으로 감소될 수 있다. 일반적으로, 리소그래피 스텝퍼 및 웨이퍼 상의 얼라인먼트 마크의 광학 획득(optical acquisition)에 의존하는 다른 반도체 장비는 전형적으로 과도한 웨이퍼 보우에 상당히 민감하기 때문에, 포토닉 웨이퍼의 반도체 공정이 웨이퍼 본딩을 포함하지 않는 경우에도 포토닉 웨이퍼 구부러짐의 감소는 이롭다.
요약하면, 본 발명은 광 및 전기 신호가 장치의 본딩된 층을 가로질러 전달될 수 있는 3D-IC 광전자장치를 가능하게 하는 반도체 웨이퍼 본딩 방법을 도입하였다. 본 발명의 바람직한 실시형태는 하기를 위한 방법을 포함한다:
1. 웨이퍼의 유전체 중간 본딩층에 걸쳐 광 인터커넥트 및 전기 인터커넥트를 형성함;
2. 웨이퍼의 유전체 중간 본딩층 내에 광 가이딩 인터커넥트를 형성함;
3. 광 및 전기 신호가 웨이퍼 본딩 계면을 가로질러 전달되는 광전자장치를 형성하기 위하여, Ⅲ-Ⅴ 물질을 이용하여 전형적으로 제조되는 포토닉 웨이퍼를 연속적으로 본딩하여, 실리콘 기반의 제어 회로 웨이퍼에 본딩될 수 있는 다층 포토닉 스택을 형성함;
4. 본딩된 웨이퍼 사이에 열팽계수의 미스매치의 유해한 효과를 완화함; 및
5. 포토닉 웨이퍼에서 전형적인 웨이퍼 구부러짐에 의해 야기될 수 있는 웨이퍼 본딩에 대한 유해한 효과를 감소시킴.

Claims (67)

  1. 각각의 웨이퍼의 표면에 유전체 중간 본딩층(dielectric intermediary bonding layer)을 형성하고, - 여기에서, 상기 표면 내에 각각 광 및 전기 신호를 전달하기 위한 광 및 전기 인터커넥트가 삽입됨 -; 및
    웨이퍼 사이의 전기 인터커넥션(electrical interconnections) 및 광 인터커넥션(optical interconnections)과 함께 웨이퍼를 본딩하기 위하여, 웨이퍼 상에 광 인터커넥트(optical interconnects), 전기 인터커넥트(electrical interconnects) 및 유전체 중간 본딩층을 침투(interfusing)시키는 것에 의해,
    본딩된 웨이퍼 간 전기 및 광 신호의 전달을 위하여 웨이퍼의 본딩면(bonding surfaces)을 형성하는 단계를 포함하는
    반도체 웨이퍼의 본딩 방법.
  2. 제1항에 있어서,
    2개의 반도체 웨이퍼의 적어도 하나는 호스트 웨이퍼(host wafer)로서, 및/또는 캡슐화 글래스 커버(encapsulating glass cover)로서 작용하기 위하여, 본딩된 투명 글래스 기판 상의 에피탤셜층에 형성되는
    방법.
  3. 제1항에 있어서,
    상기 전기 인터커넥트는 고체 상태 확산(solid-state diffusion), 공정(eutectic) 또는 천이 액상 등온 응고(transient liquid-phase isothermal solidification)에 의해 침투(interfusion)를 위하여 적어도 하나의 층을 이용하여 2개의 웨이퍼의 금속 콘택의 상부에 형성되는
    방법.
  4. 제3항에 있어서,
    상기 전기 인터커넥트는 니켈 (Ni), 주석 (Sn), 구리 (Cu), 금 (Au), 게르마늄 (Ge) 또는 인듐 (In)으로 이루어진 군으로부터 선택되는
    방법.
  5. 제4항에 있어서,
    상기 전기 인터커넥트의 직경은 그의 총 횡단면적(aggregate cross sectional areas)이 웨이퍼의 본딩 영역의 30%를 초과하지 않도록 선택되는
    방법.
  6. 제4항에 있어서,
    상기 유전체 중간 본딩층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물 및 실리콘 질화물의 양자를 포함하는 불균질 물질 형태를 포함하며,
    상기 광 인터커넥트는 상기 유전체 중간 본딩층의 굴절률보다 더 높은 굴절률을 갖는 유전체 중간 본딩층의 분리된 영역(discrete regions)으로서 형성되는
    방법.
  7. 제6항에 있어서,
    상기 본딩면의 클리닝은, 본딩되는 웨이퍼에 대하여 조정된 희석비를 갖는 묽은 HF 수용액에 웨이퍼를 침지시킨 후, 본딩되어햐 하는 웨이퍼의 표면에 따라 조정된 비율을 갖는 RCA (H2O:H2O2:NH4OH) 용액에서 상기 웨이퍼를 클리닝하는 것을 포함하는
    방법.
  8. 제6항에 있어서,
    상기 본딩면의 클리닝은 웨이퍼 본딩면을, 본딩되는 표면에 걸쳐 균일한 활성화를 이루도록 선택되는 형태의 플라즈마에 의해 반응성 이온 에칭(RIE) 모드에서 산소 (O), 질소 (N) 및/또는 아르곤 (Ar) 플라즈마 처리함으로써 수행되는 표면 산소제거(de-oxidization) 및 활성화를 더 포함하는
    방법.
  9. 제1항에 있어서,
    상기 반도체 웨이퍼는, 다수의 어레이를 기술하기(delineate) 위하여 패터닝되며, 각각은 장치 다이(device die)를 형성하고 각각은 하기:
    상기 어레이에 대하여 정확한 정렬을 가능하게 하기 위하여 웨이퍼 각각에 얼라인먼트 마크(alignment marks)를 제공하는 단계;
    상기 유전체 중간 본딩층을 각각의 웨이퍼에 증착하는 단계;
    상기 어레이에 의해 실질적으로 정렬된 상기 유전체 중간 본딩층에 전기 인터커넥트를 선택적으로 형성하는 단계;
    실질적으로 정렬된 상기 어레이에 광 인터커넥트를 선택적으로 형성하는 단계;
    상기 웨이퍼에 상기 광 인터커넥트 및 상기 전기 인터커넥트를 침투시키기 전에 상기 웨이퍼의 본딩면을 평탄화 및 클리닝하는 단계;
    상기 웨이퍼에 상기 광 인터커넥트 및 상기 전기 인터커넥트를 침투시키기 전에 상기 웨이퍼의 하나의 에피택셜 성장 기판을 제거하는 단계
    를 포함하는 다수의 구성요소를 포함하는
    방법.
  10. 제9항에 있어서,
    상기 반도체 웨이퍼는 에피택셜 성장 기판에 증착되고, 다수의 포토닉 소자를 포함하는 어레이를 기술하기 위하여 패터닝되는 다수의 Ⅲ-Ⅴ 물질 층을 포함하는 포토닉 웨이퍼이며, 이는 상기 어레이의 다이 경계(die boundaries)를 기술하기 위하여 더 패터닝되는
    방법.
  11. 제10항에 있어서,
    상기 포토닉 웨이퍼 각각의 에피택셜 성장 기판은 갈륨 질화물 (GaN), 갈륨 아세나이드 (GaAs), 인듐 포스피드 (InP), 실리콘 카바이드 (SiC) 또는 실리콘 (Si)으로 이루어진 군으로부터 선택되는
    방법.
  12. 제10항에 있어서,
    상기 에피택셜 성장 기판은 낮은 차이의 실리콘과의 열팽창계수 미스매치(coefficient of thermal expansion mismatch)를 갖는
    방법.
  13. 제12항에 있어서,
    상기 에피택셜 성장 기판은 실리콘, 실리콘 상의 GaN, 또는 실리콘 카바이드 3C-SiC인
    방법.
  14. 제10항에 있어서,
    상기 방법은 다수의 얇은 포토닉 웨이퍼의 스택(stack)을 생성하기 위하여 연속적으로 이용되며, 및
    상기 포토닉 웨이퍼 중의 제1 포토닉 웨이퍼를, 상기 포토닉 소자 어레이와 동등한 제어 회로 및 그의 전기 콘택의 어레이, 및 장치 다이 경계를 포함하는 호스트 웨이퍼로서 CMOS 웨이퍼에 본딩한 후, 적어도 제2의 포토닉 웨이퍼를 상기 제1 포토닉 웨이퍼에 본딩하여 호스트 웨이퍼로서 작용하는 CMOS 웨이퍼를 갖는 스택을 형성한 후, 형성된 스택을 투명 글래스 기판으로 캡슐화하거나, 또는
    투명 글래스 기판 상에 다수의 포토닉 웨이퍼를 연속적으로 본딩하여 포토닉 웨이퍼의 스택을 형성한 후, 포토닉 웨이퍼의 스택을 CMOS 웨이퍼에 본딩시킴으로써
    전기 및 광 신호 모두가 전파될 수 있는
    방법.
  15. 제14항에 있어서,
    상기 광 인터커넥트는 상기 유전체 중간 본딩층의 굴절률보다 더 높은 굴절률을 갖는 상기 유전체 중간 본딩층의 분리된 영역으로서 형성되며,
    형성된 광 인터커넥트는 집합적으로 정렬되고, 적층된 포토닉 웨이퍼 내에 포함되는 광 추출 수단(light extraction means)에 의해 더 정렬되거나, 또는 다수의 웨이퍼 스택의 상부면의 입사광(light incident)을 스택의 개별적인 포토닉 웨이퍼로 보내도록 더 정렬되는
    방법.
  16. 제14항에 있어서,
    상기 전기 인터커넥트는 고체 상태 확산, 공정 또는 천이 액상 등온 응고에 의해 침투를 위하여 적어도 하나의 층을 이용하여 2개의 웨이퍼의 금속 콘택의 상부에 형성된 니켈 (Ni), 주석 (Sn), 구리 (Cu), 금 (Au), 게르마늄 (Ge) 또는 인듐 (In)으로 이루어진 군으로부터 선택되며, 전기 신호를 상기 CMOS 웨이퍼로부터 상기 다수의 포토닉 웨이퍼로 보내기 위하여 이용되는
    방법.
  17. 제14항에 있어서,
    상기 반도체 웨이퍼는 에피택셜 성장 기판에 증착되고, 다수의 포토닉 소자를 포함하는 어레이를 기술하기 위하여 패터닝되는 다수의 Ⅲ-Ⅴ 물질 층을 포함하는 포토닉 웨이퍼이며, 상기 어레이의 다이 경계를 기술하기 위하여 더 패터닝되며, 상기 중간층은 실리콘 질화물인
    방법.
  18. 제14항에 있어서,
    다수의 포토닉 소자를 포함하는 어레이를 기술하기 위한, 및 상기 어레이의 다이 경계를 기술하기 위한 상기 포토닉 웨이퍼의 패터닝은 본딩된 웨이퍼의 열팽창계수의 차이의 유해한 효과를 감소시키는
    방법.
  19. 제14항에 있어서,
    각가의 포토닉 웨이퍼의 Ⅲ-Ⅴ 물질 에피택셜층은, 상기 포토닉 웨이퍼 내의 변형 생성(strain built-up)을 경감시키기 위하여, 트렌치를 형성하는 상기 포토닉 웨이퍼를 통하여 그의 에피택셜 성장 기판까지 2개의 직각 방향(orthogonal directions)으로 크로스 에칭되는(cross etched)
    방법.
  20. 제19항에 있어서,
    상기 트렌치는 다이 간 경계(inter die boundaries)에 및 소자 간 경계(inter element boundaries)에 있으며, 상기 트렌치는 리필되는(refilled)
    방법.
  21. 제20항에 있어서,
    상기 트렌치는 금속성 물질 또는 유전 물질로 리필되는
    방법.
  22. 제19항에 있어서,
    변형 생성의 경감은 상기 포토닉 웨이퍼의 패터닝 시에 상기 포토닉 웨이퍼의 구부러짐(bowing)의 유해한 효과를 완화시키는
    방법.
  23. 제10항에 있어서,
    각각의 포토닉 웨이퍼의 Ⅲ-Ⅴ 물질 에피택셜층은 상기 포토닉 웨이퍼 내의 변형 생성을 경감시키기 위하여, 트렌치를 형성하는 상기 포토닉 웨이퍼를 통하여 그의 에피택셜 성장 기판까지 2개의 직각 방향으로 크로스 에칭되는
    방법.
    .
  24. 제23항에 있어서,
    상기 트렌치는 다이 간 경계 및 소자 간 경계에 있으며, 상기 트렌치는 리필되는
    방법.
  25. 제24항에 있어서,
    상기 트렌치는 금속성 물질 또는 유전 물질로 리필되는
    방법.
  26. 제23항에 있어서,
    변형 생성의 경감은 상기 포토닉 웨이퍼의 패터닝 시 상기 포토닝 웨이퍼의 구부러짐의 유해한 효과를 완화하는
    방법.
  27. 제10항에 있어서,
    상기 웨이퍼 에피택셜 성장 기판 제거는 레이저 리프트-오프 공정(laser lift-off process), 에피택셜 리프트-오프 공정(epitaxial lift-off process) 또는 화학적 기계적 폴리싱 리프트-오프 공정(chemical mechanical polishing lift-off process)을 이용하여 수행되는
    방법.
  28. 제9항에 있어서,
    상기 유전체 중간 본딩층은 2개의 웨이퍼 사이에 결합제(bonding agent)로서 작용하는
    방법.
  29. 제28항에 있어서,
    상기 유전체 중간 본딩층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물 및 실리콘 질화물 양자를 포함하며, 각각은 상기 유전체 중간 본딩층의 선택된 영역에 있는
    방법.
  30. 제28항에 있어서,
    상기 유전체 중간 본딩층은 2개의 웨이퍼의 열팽창계수 사이의 열팽창계수를 갖도록 선택되는
    방법.
  31. 제9항에 있어서,
    상기 유전체 중간 본딩층의 두께는 상기 전기 인터커넥트의 높이와 실질적으로 동일한
    방법.
  32. 제9항에 있어서,
    상기 광 인터커넥트는 상기 유전체 중간 본딩층의 굴절률보다 더 높은 굴절률을 갖는 유전체 중간 본딩층의 분리된 영역으로서 형성되는
    방법.
  33. 제32항에 있어서,
    상기 유전체 중간 본딩층은 실리콘 산화물인
    방법.
  34. 제32항에 있어서,
    상기 유전체 중간 본딩층은 실리콘 산화물 층이며, 상기 관 인터커넥트는 실리콘 질화물인
    방법.
  35. 제32항에 있어서,
    상기 전기 인터커넥트는 고체 상태 확산, 공정 또는 천이 액상 등온 응고에 의해 침투를 위하여 적어도 하나의 층을 이용하여 2개의 웨이퍼의 금속 콘택의 상부에 형성되며, 상기 광 인터커넥트는 상기 유전체 중간 본딩층에 걸쳐 균일한 패턴을 형성하기 위하여 상기 전기 인터커넥트 사이에 점재되는(interspersed)
    방법.
  36. 제32항에 있어서,
    상기 전기 인터커넥트는 고체 상태 확산, 공정 또는 천이 액상 등온 응고에 의해 침투를 위하여 적어도 하나의 층을 이용하여 2개의 웨이퍼의 금속 콘택의 상부에 형성되며, 상기 전기 인터커넥트 및 광 인터커넥트는 상기 유전체 중간 본딩층에 걸쳐 동일한 패턴으로 정렬되고 상기 얼라인먼트 마크에 대하여 정렬되는 상기 전기 및 광 인터커넥트의 점재된 어레이를 형성하기 위하여, 상기 유전체 중간 본딩층에 삽입되는
    방법.
  37. 제9항에 있어서,
    상기 전기 인터커넥트는 니켈 (Ni), 주석 (Sn), 구리 (Cu), 금 (Au), 게르마늄 (Ge) 또는 인듐 (In)으로 이루어진 군으로부터 선택되며, 상기 유전체 중간 본딩층은 실리콘 산화물 층이고, 상기 광 인터커넥트는 실리콘 질화물이며, 상기 웨이퍼 평탄화는, 접촉시에 웨이퍼의 평탄화된 표면의 균일한 침투를 가능하게 하는데 충분한 표면 거칠기로 2개의 웨이퍼의 상기 유전체 중간 본딩층의 표면의 화학적 기계적 폴리싱(CMP)를 이용하여 이루어지는
    방법.
  38. 제37항에 있어서,
    상기 평탄화는, 과도하게 낮은 또는 과도하게 높은 폴리싱을 방지하고, 상기 전기 인터커넥트의 표면이 상기 유전체 중간 본딩층의 평탄화된 평면보다 약간 낮게 유지되도록 제어되는
    방법.
  39. 제38항에 있어서,
    상기 본딩면의 클리닝은 평탄화에 의해 생성된 잔유물을 제거하기 위하여 폴리싱된 웨이퍼 표면을 스크러빙(scrubbing)하는 것을 포함하는
    방법.
  40. 제38항에 있어서,
    상기 웨이퍼 클리닝은 본딩되는 웨이퍼의 표면에 따라 조정된 비율을 갖는 RCA (H2O:H2O2:NH4OH) 용액에서 상기 웨이퍼를 클리닝하는 것을 포함하는
    방법.
  41. 제9항에 있어서,
    2개의 웨이퍼는 상기 전기 및 광 인터커넥트의 더 작은 직경의 10%보다 낮은 범위 내로 정렬되는
    방법.
  42. 제9항에 있어서,
    상기 웨이퍼 본딩면은 불균질 물질 형태를 포함하며, 상기 웨이퍼 클리닝은 형성된 웨이퍼의 불균질 물질 표면에 따라 조정된 비율을 갖는 RCA (H2O:H2O2:NH4OH) 용액에서 상기 웨이퍼를 클리닝하는 것, 형성된 웨이퍼의 불균질 물질 표면에 따라 조정된 희석비를 갖는 매우 묽은 HF 수용액에 상기 웨이퍼를 침지하는 것, 및 웨이퍼 본딩면을, 형성된 웨이퍼의 불균질 물질 표면에 걸쳐 균일한 활성화를 이루기 위하여 선택된 형태의 플라즈마에 의해 반응성 이온 에칭(RIE)에서 산소 (O), 질소 (N) 및/또는 아르곤 (Ar) 플라즈마 처리함으로써 수행되는 본딩면 산소 제거 및 활성화, 이어서 서로에 대하여 웨이퍼를 정렬하는 것 및 개별적인 본딩면을 침투를 위하여 접촉시키는 것을 포함하는
    방법.
  43. 제42항에 있어서,
    상기 중간층 침투 단계는 진공에서, 상승 온도 및 균일한 압력 하에 본딩면에 대향하는 2개의 웨이퍼 측에 수행되는
    방법.
  44. 제43항에 있어서,
    상기 침투는 상기 전기 및 광 인터커넥트의 더 작은 직경의 10% 미만 범위 내로 정렬되는 2개의 웨이퍼에 의해 수행되는
    방법.
  45. 제42항에 있어서,
    상기 광 인터커넥트는 상기 유전체 중간 본딩층의 굴절률보다 더 높은 굴절률을 갖는 유전체 중간 본딩층의 분리된 영역으로서 형성되며, 상기 유전체 중간 본딩층의 침투는 2개의 웨이퍼 사이에서 결합제로서 작용하는
    방법.
  46. 제42항에 있어서,
    상기 유전체 중간 본딩층은 2개의 웨이퍼 사이에서 결합제로 작용하고, 침투는 2개의 웨이퍼의 대향하는 본딩면에 상기 유전체 중간 본딩층의 침투를 더 강화하기 위하여 본딩 후 어닐링(post-bonding annealing)을 포함하는
    방법.
  47. 제9항에 있어서,
    상기 전기 인터커넥트는 고체 상태 확산, 공정 또는 천이 액상 등온 응고에 의해 침투를 위하여 적어도 하나의 층을 이용하여 2개의 웨이퍼의 금속 콘택의 상부에 형성되며, 상기 전기 인터커넥트는 니켈 (Ni), 주석 (Sn), 구리 (Cu), 금 (Au), 게르마늄 (Ge) 또는 인듐 (In)으로 이루어진 군으로부터 선택되며, 웨이퍼의 어닐링은 2개의 웨이퍼의 대향하는 본딩면에 걸쳐 상기 전기 인터커넥트의 침투를 야기하는데 충분한 상승 온도에서 이루어지는
    방법.
  48. 제9항에 있어서,
    상기 전기 인터커넥트는 고체 상태 확산, 공정 또는 천이 액상 등온 응고에 의해 침투를 위하여 적어도 하나의 층을 이용하여 2개의 웨이퍼의 금속 콘택의 상부에 형성되며, 상기 전기 인터커넥트는 니켈 (Ni), 주석 (Sn), 구리 (Cu), 금 (Au), 게르마늄 (Ge) 또는 인듐 (In)으로 이루어진 군으로부터 선택되며, 웨이퍼의 가열은 2개의 웨이퍼의 대향하는 본딩면에 걸쳐 상기 전기 인터커넥트의 침투를 야기하기 위하여 수행되며, 상기 전기 인터커넥트의 적어도 일부의 완전한 침투는 부분적으로 침투된 전기 인터커넥트를 통하여 구동되는 전류에 의해 야기되는
    방법.
  49. 제9항에 있어서,
    상기 에피택셜 성장 기판 제거는, 2개의 웨이퍼의 본딩 전에, 기판측의 노출된 표면에서 포토닉 소자 및 전기 콘택을 기술하도록 웨이퍼의 노출된 표면을 더 가공할 수 있게 하기 위하여 수행되는
    방법.
  50. 제9항에 있어서,
    상기 에피택셜 성장 기판 제거는 레이저 리프트-오프 공정, 에피택셜 리프트-오프 공정 또는 화학적 기계적 폴리싱 리프트-오프 공정을 이용하여 수행되는
    방법.
  51. 제9항에 있어서,
    상기 침투는, 상기 유전체 중간 본딩층 및 2개의 웨이퍼의 대향하는 본딩면의 전기 인터커넥트의 침투를 더 강화하기 위하여 국부화된 급속 열 주사(localized rapid thermal scanning)를 이용하는 본딩 후 어닐링을 포함하며, 이에 의해 상기 유전체 중간 본딩층의 침투 및 상기 전기 인터커넥트의 침투가 증강되는
    방법.
  52. 제51항에 있어서,
    상기 국부화된 급속 열 주사는 래스터 주사 UV 레이저 빔(raster scanned UV laser beam)을 이용하여 수행되는
    방법.
  53. 제51항에 있어서,
    상기 국부화된 급속 열 주사는 본딩된 웨이퍼의 열팽창계수 미스매치의 차이의 해로운 효과를 감소시키기 위하여 이용되는
    방법.
  54. 제51항에 있어서,
    상기 국부화된 급속 열 주사는 에피택셜 기판의 제거, 유전체 중간 본딩층의 침투, 전기 인터커넥트의 침투를 동시에 가능하게 하기 위하여 충분한 국부적 열을 제공하며, 열팽창계수 미스매치 차이의 해로운 효과를 감소시키는
    방법.
  55. 제54항에 있어서,
    상기 국부화된 급속 열 주사는 2개의 Ⅲ-Ⅴ 웨이퍼 또는 하나의 Ⅲ-Ⅴ 웨이퍼와 하나의 실리콘 웨이퍼의 본딩에 이용되는
    방법.
  56. 다수의 어레이를 기술하기 위하여 패터닝되는 실리콘 반도체 웨이퍼의 본딩 방법으로서, 각각은 장치 다이를 형성하고, 각각은 하기:
    전기 신호의 전달을 위하여 전기 인터커넥트가 삽입되는 각각의 웨이퍼의 표면에 유전체 중간 본딩층을 형성하는 단계;
    각각의 어레이에 대하여 정확한 정렬을 가능하게 하기 위하여 웨이퍼 각각에 얼라인먼트 마크를 제공하는 단계;
    웨이퍼 각각에 유전자 중간 본딩층을 증착하는 것;
    상기 어레이에 대하여 실질적으로 정렬된 상기 유전체 중간 본딩층에 전기 인터커넥트를 선택적으로 형성하는 단계;
    상기 웨이퍼에 전기 인터커넥트를 침투시키기 전에, 웨이퍼의 본딩면을 평탄화 및 클리닝하는 단계;
    상기 웨이퍼 사이에 전기 인터커넥션과 함께 상기 웨이퍼를 본딩하기 위하여 상기 전기 인터커넥트 및 상기 유전체 중간 본딩층을 상기 웨이퍼에 침투시키는 단계;
    2개의 웨이퍼의 대향하는 본딩면에 상기 유전자 중간 본딩층 및 상기 전기 인터커넥트의 침투를 더욱 강화시켜, 유전체 중간 본딩층 침투 및 전기 인터커넥트 침투를 증강시키기 위하여 국부화된 급속 열 주사를 이용하여 본딩 후 어닐링하는 단계
    를 포함하는 다수의 구성요소를 포함하는
    방법.
  57. 제56항에 있어서,
    상기 국부화된 급속 열 주사는 래스터 주사 UV 레이저 빔을 이용하여 수행되는
    방법.
  58. 제57항에 있어서,
    상기 전기 인터커넥트는 고체 상태 확산, 공정 또는 천이 액상 등온 응고에 의해 침투를 위하여 적어도 하나의 층을 이용하여 2개의 웨이퍼의 금속 콘택의 상부에 형성되는
    방법.
  59. 제58항에 있어서,
    상기 전기 인터커넥트는 니켈 (Ni), 주석 (Sn), 구리 (Cu), 금 (Au), 게르마늄 (Ge) 또는 인듐 (In)으로 이루어진 군으로부터 선택되는
    방법.
  60. 제58항에 있어서,
    상기 전기 인터커넥트의 직경은 그 총 횡단면적이 웨이퍼의 본딩 영역의 30%를 넘지 않도록 선택되는
    방법.
  61. 제56항에 있어서,
    상기 유전체 중간 본딩층은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물 및 실리콘 질화물을 포함하며, 각각은 상기 유전체 중간 본딩층의 선택된 영역에 있는
    방법.
  62. 제56항에 있어서,
    상기 유전체 중간 본딩층은 실리콘 산화물 층인
    방법.
  63. 제56항에 있어서,
    상기 평탄화는 과도하게 낮거나 높은 폴리싱을 방지하고, 상기 전기 인터커넥트의 표면이 상기 유전체 중간 본딩층의 평탄화된 표면보다 약간 낮게 유지되도록 제어되는
    방법.
  64. 제56항에 있어서,
    상기 전기 인터커넥트는 니켈 (Ni), 주석 (Sn), 구리 (Cu), 금 (Au), 게르마늄 (Ge) 또는 인듐 (In)으로 이루어진 군으로부터 선택되며, 상기 유전체 중간 본딩층은 실리콘 산화물 층이며, 상기 웨이퍼 평탄화는, 접촉시에 평탄화된 웨이퍼의 균일한 침투가 가능하기 위한 충분한 표면 거칠기로 2개의 웨이퍼의 유전체 중간 본딩층의 표면의 화학적 기계적 폴리싱(CMP)을 이용하여 이루어지는
    방법.
  65. 제64항에 있어서,
    상기 본딩면의 클리닝은 상기 웨이퍼를, 본딩되는 웨이퍼에 대해 조정된 희석비를 갖는 묽은 HF 용액에 침지시킨 후, RCA (H2O:H2O2:NH4OH) 용액으로 웨이퍼를 클리닝하는 것을 포함하는
    방법.
  66. 제64항에 있어서,
    상기 본딩면의 클리닝은 웨이퍼 본딩면을, 본딩되는 표면에 걸쳐 균일한 활성화를 이루도록 선택되는 형태의 플라즈마에 의해 반응성 이온 에칭(RIE) 모드에서 산소 (O), 질소 (N) 및/또는 아르곤 (Ar) 플라즈마 처리함으로써 수행되는 표면 산소제거(de-oxidization) 및 활성화를 더 포함하는
    방법.
  67. 제56항에 있어서,
    2개의 웨이퍼는 상기 전기 인터커넥트의 가장 작은 직경의 10% 보다 작은 범위 내로 정렬되는
    방법.
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