KR20140026422A - 픽셀 커패시터 - Google Patents

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KR20140026422A
KR20140026422A KR20137027702A KR20137027702A KR20140026422A KR 20140026422 A KR20140026422 A KR 20140026422A KR 20137027702 A KR20137027702 A KR 20137027702A KR 20137027702 A KR20137027702 A KR 20137027702A KR 20140026422 A KR20140026422 A KR 20140026422A
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conductors
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폴 카인
셰인 노벌
분 헨 푸이
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플라스틱 로직 리미티드
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Abstract

디바이스의 픽셀 도전체들(11)의 수평으로 확장된 어레이의 적층을 제어하기 위한 디바이스의 수평으로 확장된 스위칭 회로를 형성하는 단계와, 제1 절연 영역(7)을 통해 스위칭 회로 위에 전기적 도전성이며 수평으로 확장되고 패터닝된 스크린(8)을 형성하며, 패터닝된 스크린(8)은 스위칭 회로와 픽셀 도전체들의 어레이 사이에 도전성 층간 연결부들을 수용하기 위한 천공들(holes)(28)을 정의하는 단계와, 그리고 이후 패터닝된 스크린(8) 위에 제2 절연 영역(9)을 형성하고, 패터닝된 스크린과(8)의 용량 결합(capacitative coupling)을 위해 제2 절연 영역(9)을 통해 패터닝된 스크린 위에 픽셀 도전체들(11)의 어레이를 형성하고, 패터닝된 스크린에 정의된 천공들(28)의 위치에 적어도 제1 및 제2 절연 영역을 통과하는 관통 공들을 형성하며, 관통 공들에 층간 연결부들(10)을 형성하는 단계를 포함하고, 패터닝된 스크린(8)은, 픽셀 도전체들(11)의 어레이와 하부 도전성 성분들(8) 간의 중첩 영역이, 스위칭 회로에 대한 픽셀 도전체들의 상대적인 수평 위치들의 범위 내에서 실질적으로 일정하도록 구성되며, 범위는 제1 방향에서,상기 픽셀 도전체들(11)의 제1 방향의 피치(P)의 40%에 비해 크게 하는 기술.

Description

픽셀 커패시터{PIXEL CAPACITORS}
본 발명은 픽셀 커패시터에 관한 것이다.
많은 전자 디바이스들이 스위칭 회로에 의해 제어되는 픽셀 도전체들(conductor)을 포함한다.
상기 디바이스들 중 일부는 동일한 어레이의 타 픽셀 도전체들을 제어하기 위해 사용되는 하부 회로(underlying circuit)의 일부와 각 픽셀 도전체의 용량 결합(capacitatively coupling)으로부터 이득을 얻는 것이 발견되었다. 그러나, 일부 디바이스들의 대량 생산을 위해, 디바이스들 간의 디바이스 성능 향상이 변화할 수 있음이 지금까지 관찰되어 왔으며, 디바이스 성능을 보다 예측가능하고 일정하게 향상시킬 수 있는 기술을 제공하고자 하는 시도가 알려져 왔다.
본 발명의 목적은 상기 시도를 달성하는 것이다.
이하 디바이스의 픽셀 도전체들의 수평으로 확장된 어레이의 적층을 제어하기 위한 상기 디바이스의 수평으로 확장된 스위칭 회로를 형성하는 단계와; 제1 절연 영역을 통해 상기 스위칭 회로 위에 전기적 도전성이며 수평으로 확장되고 패터닝된 스크린을 형성하며, 상기 패터닝된 스크린은 상기 스위칭 회로와 상기 픽셀 도전체들의 어레이 사이에 도전성 층간 연결부들을 수용하기 위한 천공들(holes)을 정의하는 단계와; 그리고 이후 상기 패터닝된 스크린 위에 제2 절연 영역을 형성하고, 상기 패터닝된 스크린과의 용량 결합(capacitative coupling)을 위해 상기 제2 절연 영역을 통해 상기 패터닝된 스크린 위에 상기 픽셀 도전체들의 어레이를 형성하고, 상기 패터닝된 스크린에 정의된 상기 천공들의 위치에 적어도 상기 제1 및 제2 절연 영역을 통과하는 관통 공들을 형성하며, 상기 관통 공들에 상기 층간 연결부들을 형성하는 단계를 포함하고, 상기 패터닝된 스크린은, 상기 픽셀 도전체들의 어레이와 하부 도전성 성분들 간의 중첩 영역이, 상기 스위칭 회로에 대한 상기 픽셀 도전체들의 상대적인 수평 위치들의 범위 내에서 실질적으로 일정하도록 구성되며, 상기 범위는 제1 방향에서,상기 픽셀 도전체들의 상기 제1 방향의 피치(pitch)의 40%에 비해 큰 것을 특징으로 하는 방법이 제공된다.
일 실시예에 따르면, 상기 패터닝된 스크린이 상기 픽셀 도전체들의 어레이로 투영된 영역은 적어도 상기 픽셀 도전체들의 어레이의 족적의 영역의 적어도 대략 60%이다.
일 실시예에 따르면, 상기 패터닝된 스크린이 상기 픽셀 도전체들의 어레이로 투영된 영역은 적어도 상기 픽셀 도전체들의 어레이의 족적의 영역의 적어도 대략 84%이다.
일 실시예에 따르면, 상기 패터닝된 스크린이 상기 픽셀 도전체들 중 하나로 투영된 영역은 적어도 하나의 픽셀 도전체의 족적 영역의 적어도 대략 58%이다.
일 실시예에 따르면, 상기 패터닝된 스크린이 상기 픽셀 도전체들 중 하나로 투영된 영역은 적어도 하나의 픽셀 도전체의 족적 영역의 적어도 대략 81%이다.
일 실시예에 따르면, 상기 패터닝된 스크린이 상기 픽셀 도전체들의 어레이로 투영된 영역은, 상기 픽셀 도전체들의 어레이의 족적의 전체 영역에서 대략 2000 평방 마이크론 이하의 영역을 빼고 상기 픽셀 도전체들의 어레이에 있는 픽셀 도전체들의 개수를 곱한 것과 동일하다.
일 실시예에 따르면, 상기 패터닝된 스크린은 조각들의 어레이로 분할된다.
일 실시예에 따르면, 상기 스위칭 회로는 소스/드레인 전극들 쌍의 어레이를 정의하는 소스/드레인 전극층을 포함하고, 소스/드레인 전극들의 각 쌍은 상기 소스/드레인 전극층의 평면 내에서 소스 전극에 의해 전체적으로 둘러싸인 드레인 전극을 포함하며; 상기 층간 연결부는 상기 드레인 전극들까지 하부로 연장된다.
또한, 이하 복수의 디바이스들 사이에서 픽셀 성능의 균일성을 향상시키기 위한 목적으로 상술한 바와 같은 패터닝된 스크린을 사용하는 방법이 제공된다.
일 실시예에 따르면, 상기 픽셀 성능은 전압 유지비와 킥백 전압의 군으로부터 선택된 적어도 하나이다.
도 1 (1a 내지 1h)은 TFT-제어 픽셀 도전체 어레이의 제조을 도시한다.
도 2는 본 발명의 일 실시예에 따라 도 1의 기법에 따라 제조된 TFT-제어 픽셀 도전체 어레이의 일 예를 간략히 도시한 도면이다.
도 3은 도 2의 실시예에서 픽셀 도전체들과 패터닝된 스크린 간의 중첩의 정도를 도시한다.
도 4는 도 2의 실시예의 일 변형에 따른, 패터닝된 스크린의 조각(strips)으로의 분할을 도시한 도면이다.
도 5는 소스와 드레인 전극들의 상이한 어레이를 채용한, 도 2의 실시예의 다른 변형을 도시한다.
도 6은 도 5의 소스와 드레인 전극들의 상이한 어레이를 더 도시한다.
본 발명의 이해를 돕기 위해, 특정 실시예들이 이하 단지 예로서 첨부된 도면들을 참조하여 설명된다.
이하 본 발명의 일 실시예가, 단지 예로서, 도 1 내지 3을 참조하여 상세히 설명된다.
도 1 및 2는 본 발명에 따른 일 실시예로서 박막 트랜지스터들(thin-film-transistor: TFT)의 하부 어레이를 통해 전위가 독립적으로 제어되는 픽셀 도전체들의 어레이를 제조하는 예를 도시한다.
패터닝된 전기적 도전층(2)이 지지 기판(1) 상에 제공된다. 패터닝된 도전층은 상기 TFT 어레이의 각 TFT에 대해 소스 전극(3), 드레인 전극(20), 드레인 패드(22) 및 상기 드레인 전극(20)과 드레인 패드(22) 사이의 도전성 접속부(24) 및 드레인 패드(22)를 정의하며, 또한 상기 TFT 어레이의 소스 전극들을 어드레스하기 위한 전기적 도전성 배선들의 세트를 정의한다. 패터닝된 반도체층(4)이 따라서 상기 패터닝된 도전층(2) 위에 제공된다. 패터닝된 반도체층(4)은 각 소스-드레인 전극 쌍 사이의 반도전체 채널을 정의한다. 패터닝 또는 비패터닝된 절연층(5)이 이어서 상기 패터닝된 반도체층(4)과 패터닝된 도전층(2) 위에 제공된다. 상기 절연층(5)은 상기 각각의 반도체 채널들과 다음 단계에서 형성되는 각각의 게이트 배선들(26)의 사이에 게이트 유전체 영역을 제공하며, 또한 상기 패터닝된 도전층(2)과 그 위의 도전성 성분들 사이의 쇼트를 방지한다. 제2 패터닝된 전기적 도전층(6)이 이어서 상기 절연층(5) 위에 제공된다. 상기 제2 패터닝된 도전층(6)은 게이트 배선들(26)을 정의하며, 각각이 상기 어레이의 TFTs의 선형적 세트(linear set) 각각에 대한 게이트 전극들로서 기능한다. 패터닝된 도전성 스크린층(8)이 부가적 절연층(7)을 통해 하부 층들 위로 형성된다. 상기 패터닝된 스크린층(8)은 픽셀 도전체들(11)의 어레이의 족적(footprint)(30)의 상당 부분을 덮으며, 이후 드레인 패드들(22)과 각각의 픽셀 도전체들(11) 사이에 층간 연결부(10)가 형성될 위치에 윈도들(28)을 정의한다. 이어서 부가적 절연층(9)이 상기 패터닝된 스크린층(8)과 하부 절연층(7) 위로 형성된다. 이어서 비아홀이, 패터닝된 스크린층의 윈도들(26)의 위치에, 상기 절연층들을 통해 하부 드레인 패드들(22)까지 형성된다. 상기 비아홀들은 도전성 물질로 채워져 도전성 층간 연결부(10)를 형성하며; 그리고 픽셀 도전체들(11)의 어레이가 상부 절연층(9) 위로 각각의 층간 연결부(10)와 접촉하여 형성된다.
상기 지지 기판(1)은, 예를 들면, 유리 또는 평탄화된(planarised) 중합체막(polymer film)일 수 있다. 일 예에 따르면, 중합체막은 폴리에틸렌테레프탈레이트(Polyethyleneterephtalate: PET) 또는 폴리에틸렌나프탈레인(Polyethylenenaphtalene: PEN)이다.
일 예에 따르면, 도전층(2)은 금속층이다. 금속층의 일 예는 금 또는 은과 같은 무기물의 층이거나; 또는 상기 기판(1)에 잘 부착될 수 있는 임의의 금속이다. 다른 예로는 상기 금속 물질층과, 상기 금속 물질층과 상기 지지 기판(1) 사이에 개제되는 시드(seed) 또는 점착층을 포함하는 이중층 구조가 있다. 도전층(2)을 위한 물질의 다른 예는, PEDOT/PSS와 같은 도전성 중합체이다. 패터닝된 도전층(2)은, 예를 들면, 스핀(spin), 딥(dip), 블레이드(blade), 바(bar), 슬롯다이(slot-die) 또는 스프레이 코딩, 잉크젯, 그라비아(gravour), 오프셋 또는 스크린 인쇄와 같은 용액 공정(solution processing) 기법을 사용하여 용착될 수 있다. 증착 기법이 또한 금속층을 용착하는데 사용될 수 있으며; 스퍼터링 기법이 증착 기법으로 일반적으로 선호된다.
패터닝된 도전층(2)의 패터닝은, 예를 들면, 포토리소그래피(photolithographic) 기법 또는 레이저 어블에이션(laser ablation) 기법에 의해 도전성 재료의 연속적인, 블랭킷 용착층(blanket deposited)에 대한 선택 영역들의 선택적 제거에 의해 달성될 수 있다. 대안으로, 패터닝은 도전성 재료들을 용착할 때 잉크젯 인쇄 또는 다른 직접-기록(direct-write) 인쇄 기법을 사용하여 달성될 수 있다.
일 예에 따르면, 패터닝된 반도체층(4)을 위한 물질은 폴리트리아릴아마인(polytriarylamine), 폴리플루오렌(polyfluorene) 또는 폴리티오펜(polythiophene) 유도체(derivative)와 같은 반도체 중합체이다. 반도체층(4)은 인접한 TFTs 간의 누설 전류를 더 잘 방지하기 위해 패터닝된다. 상기 패터닝은, 스핀 코팅과 같은 블랭킷 용착 기법에 의해 용착된 연속층의 선택된 부분들을 제거하기 위해 레이저 어블에이션과 같은 기법을 사용하여 달성될 수 있다. 대안으로 상기 패터닝은, 상기 반도체층을 용착할 때, 잉크젯 인쇄, 소프트 리소그래피(soft lithographic) 인쇄 (J.A. Rogers 등, Appl. Phys. Lett. 75, 1010 (1999); S. Brittain 등, Physics World 1988년 5월, 31쪽), 또는 스크린 인쇄 (Z. Bao 등, Chem. Mat. 9, 12999 (1997))과 같은 인쇄 기법을 사용하여 달성될 수 있다. 최종 디바이스에서 반도체층의 전형적인 두께는 50 - 100 nm에 따른다.
폴리이소부틸렌(polyisobutyene), 폴리메틸메타크릴레이트(polymethylmethacrylate) 또는 폴리비닐페놀(polyvinylphenol)은 상기 게이트 유전체층(5)을 위한 물질의 예들이다. 상기 게이트 유전체 물질은, 예를 들면 스프레이, 블레이드 또는 스핀 코팅과 같은 기법에 의해, 연속층의 형태로 용착될 수 있다. 스핀 코팅이 일반적으로 선호된다. 상기 게이트 유전체 영역(5)의 전형적인 두께는 150 - 1000 nm 사이에 있다. 상기 게이트 유전체 영역(5)은 단일층 또는 다중 층들의 적층을 포함할 수 있다. 일 예에 따르면, 유전체 영역은, 상기 반도체층과 접촉하는 상대적으로 낮은 유전체 상수 (k) 물질과, 상기 상대적으로 낮은-k 물질의 상부에 용착된 상대적으로 높은-k 물질의 층을 갖는 이중층 구조를 포함한다. 다른 예에 따르면, 상기 높은-K 유전체 물질의 상부에, 금속 잉크로부터 상기 게이트 배선들(26)을 형성하는 경우 폴리비닐페놀의 층과 같은, 상기 게이트 배선들(26)의 용착을 용이하게 하는 부가적 유전체 층이 용착된다.
일 예에 따르면, 상기 게이트 배선들(26)은, 폴리스티렌 술폰산(polystyrene sulfonic acid)과 섞인 폴리에틸렌디옥시치오펜(polyethylenedioxythiophene) (PEDOT/PSS)으로부터 형성될 수 있다. 다른 예에 따르면, 상기 게이트 배선들(26)은 금과 같은 금속 물질로부터 형성된다. 일 예에 따르면, 상기 게이트 배선들(26)은, 은 또는 금의 무기물 나노파티클(nanoparticles)을 함유하는 인쇄가능 용액으로부터 형성된다. 상기 게이트 배선들의 패터닝은 상기 게이트 배선 물질의 연속층의 선택된 부분을 선택적으로 제거하여 달성되거나, 잉크젯 인쇄와 같은 직접 기록 기법을 사용하여 상기 게이트 배선 물질을 용착할 때 달성될 수 있다.
상기 게이트 배선들(26)이 인쇄가능 용액으로부터 형성된 경우, 상기 게이트 배선들(26)의 전기적 도전성은 후속하는 어닐링 공정에 의해 증가할 수 있다. 일 예에 따르면, 상기 어닐링 공정은 IR 레이저 빔으로 수행될 수 있다. 자외선 조사 또는 열적 어닐링이 또한 일부 금속 잉크를 위해 사용될 수 있다.
일 예에 따르면, 게이트 배선들(26) 위에 형성된 상기 유전체층(7)은 유기 유전체 물질층 또는 유기-무기 혼성(hybrid) 유전체 물질층이다. 유전체 물질층(7)은, 예를 들면, 네거티브 포토레지스트(photoresist) 물질로서 또한 사용되는 화학 증착 파릴렌(parylene)의 층 또는 SU-8의 층일 수 있다. 일 예에 따르면, 용액 코팅된 폴리스티렌(polystyrene) 또는 PMMA와 같은 물질층들을 포함하여, 유전체 물질 층들의 적층은 상기 단계에서 용착된다. 상기 유전체 물질층들은 임의의 광역 코팅 방법, 예를 들면, 그러나 이에 한정되지 않으며, 스핀 코팅, 스프레이 코딩, 또는 블레이드 코팅에 의해 코팅될 수 있다. 일 예에 따르면, 상기 게이트 배선들(26) 위의 유전체층(7)의 두께는 1 내지 12㎛의 범위에 있으며, 더 상세하게는 5-10㎛의 범위에 있다.
상기 게이트 배선들(26) 위에 형성된 상기 유전체층(7)은 패터닝된 도전성 스크린(8)과 게이트 배선들(26) 사이의 쇼트를 방지하기 위해 유전체 격리(isolation)를 제공한다. 패터닝된 도전성 스크린은 도전성 물질의 연속층을 용착하고, 이어서 유전체층(9)을 용착하기 전에, 상기 연속층의 선택된 부분들을 예를 들면 포토리소그래피(photolithography)에 의해 제거하여 윈도들(28)을 형성함으로써 형성될 수 있다. 일 예에 따르면, 상기 패터닝된 도전성 스크린은 금속층이고, 포토리소그래피에 의한 패터닝 이전에 상기 금속의 연속층을 용착하기 위해 스퍼터링(sputtering)이 사용된다. 스크린 인쇄, 스핀 코딩 및 증착은 도전성 물질 연속층의 용착을 위해 사용될 수 있는 다른 예들이다.
상기 패터닝된 도전성 스크린(8) 위에 용착된 유전체층(9)을 위한 물질은, 위에 적층될 픽셀 도전체들의 어레이(11)의 형성을 용이하게 하기 위한 관점에서 선택된다.
일 예에 따르면, 층간 연결부(10)를 제공하기 위해 사용되는 비아홀은 엑시머 레이저를 사용하여 형성된다. 다른 방법들로는 기계적 펀칭을 포함한다.
상기 비아홀을 채우고 상기 픽셀 도전체들(11)을 형성하기 위해 사용되는 물질은 높은 도전성일 필요는 없다. 일 예에 따르면, PEDOT/PSS와 같은 도전성 중합체가 사용된다. 일 예에 따르면, 상기 도전성 재료는 스핀, 딥, 블레이드, 바, 슬롯다이 또는 스프레이 코딩, 잉크젯, 그라비아, 오프셋 또는 스크린 인쇄와 같은 용액 공정 기법을 사용하여 용착된다. 상기 픽셀 도전체들(11)의 어레이의 패터닝은 상기 픽셀 도전체 물질의 연속층에 포토리소그래피 또는 레이저 어블에이션을 적용하여 달성될 수 있다. 대안으로, 상기 패터닝은, 예를 들면, 직접 기록 인쇄 기법을 사용하여 상기 픽셀 도전체 물질을 용착할 때 달성될 수 있다. 후자에 있어서, 표면 에너지(surface energy) 패턴이, 패터닝된 픽셀 도전체 물질층의 형성을 돕기 위해 사용될 수 있다. 보다 상세하게, 상기 하부 유전체층(9)의 표면 에너지는, 선택된 영역에서 픽셀 도전체 물질의 점적(drops)의 퍼짐(spread)을 보다 더 한정하기 위한, 그리고 보다 더 잘 정의된 수평으로 격리된(laterally isolated) 픽셀 도전체들(11)의 어레이를 더 잘 획득하기 위한 방식으로 변형된다.
용액으로부터 픽셀 도전체 물질을 용착하는 기법은, 또한 신뢰성 있게 비아홀을 채우고, 상기 드레인 패드들(220과 각각의 픽셀 도전체들(11) 사이에 도전성 연결부(10)를 신뢰성 있게 생성한다는 관점에서 바람직할 수 있다. 그러나, 증착 공정이 또한 사용될 수 있다. 스퍼터링 기법은 일반적으로 증착 공정에 비해 바람직할 수 있다. 픽셀 도전체들이, 스퍼터링 또는 증착된 금속층의 레이저 에블에이션에 의해 패터닝되는 경우, 피코초(pico-second) 레이저가 사용될 수 있다. 일 예에 따르면, 픽셀 도전체들(11)의 어레이를 위한 스퍼터링 또는 증착 층의 사용은, 상기 비아홀을 도전성 재료로 채우는 별도의 공정과 결합하여 채용될 수 있다.
일 예에 따르면, 픽셀 도전체들의 어레이(11)는 규칙적 피치(pitch)를 달성하기 위한 목적으로 형성되지만, 규칙적 피치는 상기 제조 공정으로부터 발생하는 왜곡(distortion)으로 인해 근본적으로는 불가능하다.
상기 패터닝된 도전성 스크린(8)은 상기 픽셀 도전체들(11)을, 상기 패터닝된 도전성 스크린(8)(상기 드레인 패드들(22)과 픽셀 도전체들(11) 사이의 층간 연결부(10)를 형성하기 위해 상기 패터닝된 스크린층(8)에 정의된 윈도들(28)의 위치를 제외하고) 하부의 도전성 성분들 모두로부터 전기적으로 차폐(shield)한다. 이러한 아키텍처는 상기 픽셀 도전체들(11)과 상기 패터닝된 도전성 스크린(8) 하위의 임의의 도전성 성분들 사이의 용량 결합을 최소화한다. 따라서, 상기 픽셀 도전체들과 함께 실질적인 용량 결합을 나타내는 유일한 하부 도전성 성분은 패터닝된 도전성 스크린(8)이며, 이러한 도전성 스크린(8)이 상기 픽셀 도전체들(11)의 어레이의 족적(30)의 실질적으로 전체 위에 연장되어 있기 때문에, 상기 패터닝된 도전성 스크린(8) 하부 도전성 성분들에 대한 상기 픽셀 도전체들(11)의 상대적 위치에서의 변형 (변형은 제조 공정에 의해 야기되는 예측 불가능한 왜곡으로 인해 회피불가능할 수 있음)은 상기 픽셀 도전체들(11)과 하부 도전성 성분들 간의 용량 결합 정도에 대해 최소한의 효과를 갖는다. 이러한 아키텍처는 따라서, 상기 하부 도전성 층들에 대한 상기 픽셀 도전체들의 상대적인 수평 위치에도 불구하고 실질적으로, 픽셀 성능을 안정화시키는 효과를 갖는다.
일 예에 따르면, 상기 픽셀 도전체들의 어레이는 x-와 y- 방향 모두에서 각 픽셀 도전체(11) 사이에 대략 10 마이크론(micron)의 픽셀 틈(I)과 대략 113 마이크론의 x-와 y- 방향의 픽셀 피치(P)를 나타낸다. 상기 패터닝된 도전성 스크린에 정의된 상기 윈도들(28) 각각은 대략 50 마이크론의 직경(H)(즉, x와 y 방향 모두에서 대략 50 마이크론의 최대 치수(H))를 갖는다.
상기 픽셀 도전체들(11)의 상당히 단순한 4×3 어레이의 예가 도 3에 도시된다. 도 3은 또한 하부 도전성 스크린(8)에 정의된 윈도들(28)의 x-y 위치를 점선으로 보여준다. 상기 픽셀 도전체들(11)의 어레이의 족적(30)은 픽셀 도전체들(11) 모두를 둘러싸는 가장 작은 가상의 정사각 또는 직사각형의 영역이다; 또는 다시말해, 외곽의 픽셀 도전체들의 외곽선들을 따른 가상의 외곽선에 의해 경계 지어지는 영역이다. 상기 도전성 스크린(8)이 상기 픽셀 도전체들(11)의 어레이 상으로 투영되는 영역은 도전체들의 어레이의 족적(30)에서 윈도들(28)의 통합 영역을 뺀 영역과 동일하고, [PxPy - π(H/2)2] 로 표현되며 여기서 Px는 x-방향의 픽셀 피치이고 Py는 y-방향의 픽셀 피치이고, H는 일반적으로 둥근 윈도들(28)의 직경이다. Px 및 Py가 모두 113 마이크론이고 H가 50 마이크론인 예에 따르면, 패터닝된 스크린이 상기 픽셀 도전체들의 어레이로 투영된 영역은 대략, 픽셀 도전체들(11)의 어레이의 족적(30)의 84%이다.
상기 도전성 스크린(8)이 픽셀 도전체들(11) 중 임의의 하나로 투영되는 영역은 하나의 픽셀 도전체의 족적에서 하나의 윈도(28)의 영역을 뺀 영역과 동일하고, [(Px-Ix)(Py-Iy) - π(H/2)2] 로 표현되며, 여기서 Px, Py, 및 H는 상술한 바와 같이 정의되고, Ix 와 Iy는 x와 y 방향으로 인접한 픽셀 전극들 간의 거리이다. Px 및 Py가 모두 113 마이크론이고 H가 50 마이크론이고 Ix와 Iy가 모두 10 마이크론인 상술한 예에 따르면: 패터닝된 스크린이 임의의 하나의 픽셀 도전체(11)로 투영된 영역은 대략, 하나의 픽셀 도전체(11) 족적의 81%이다.
각각의 드레인 패드들과의 전기적 연결을 이루면서도 상기 픽셀 도전체들과 하부 도전성 성분들 간의 용량 결합에 있어서 실질적으로 변경이 없는 한도 내의 상기 픽셀 도전체들(11)의 x-방향 위치들의 범위는 다음의 표현에 의해 특정된다:
Px - Ix - H (또는 y-방향에 대해서는 Py - Iy - H)
그리고 x-방향 픽셀 피치의 퍼센티지로서 표현되는 상기 위치들의 범위는 다음 표현에 의해 특정된다:
(Px - Ix - H)×100/Px (또는 y-방향에 대해서는 (Py - Iy - H)×100/Py).
여기서 Px와 Py는 상술한 정의와 같고, Ix와 Iy는 각각 x와 y 방향에서 인접하는 픽셀 전극들 간의 거리이다.
Px=Py=113 마이크론, Ix=Iy=10 마이크론이고 H=50 마이크론인 상기 예에 대해, x-방향과 y-방향 모두에서 상기 픽셀 도전체들의 상기 위치들의 범위는 대략, x-방향 또는 y-방향에서 상기 픽셀 피치(P)의 46%이다.
상기 패터닝된 도전성 스크린(8)에 의해 정의되는 상대적으로 큰 윈도들(28)은, 낮은 여유도(tolerence)의 유지 또는 상기 픽셀 전극들에 대한 예를 들면 레이저 공정, 스크린 인쇄 또는 포토리소그래피에 의한 후속 패터닝을 가능하게 한다. 상기 패터닝된 도전성 스크린(8) 내의 상기 윈도들(28)이 더 작게 제조될 수 있는 공정에 대해, 상기 픽셀 도전체들(11)의 상기 위치들의 범위, 그리고 따라서 왜곡 여유도는 보다 더 클 것이다.
상술한 종류의 TFT 어레이를 갖는 능동 매트릭스 디스플레이 디바이스에서, 게이트 배선들(26)은 순서대로 작동된다. 하나의 게이트 배선과 연결된 상기 픽셀 도전체들(11)에서 전압을 전체 어드레스 주기(addressing cycle) 동안 (즉, 또한 타 게이트 배선들을 어드레스하는 기간 동안) 비교적 일정한(constant) 레벨로 유지하는 것이, 특히 회색 톤의 디바이스들의 경우, 영상을 유지하기 위해 바람직하다.
액정 또는 전자 종이와 같은 전압 제어 디바이스들에서, 디스플레이 미디어의 반대면의 각 픽셀 도전체(11)와 하부 COM 평면(미도시)은 함께 충전 저장기를 제공하는 평행판 커패시터를 형성한다. 상기 커패시턴스는, 상기 픽셀 도전체들(11)과 상기 패터닝된 도전성 스크린(8) 간의 용량 결합에 의한 상술한 종류의 아키텍처에 부가된다. 이러한 부가적인 용량 결합은 또한, 상기 TFTs의 과류(parasitic) 게이트-소스/드레인(gate-to-source/drane) 커패시턴스로 인해 발생할 수 있는 소위 킥백(kickback) 전압을 줄이도록 한다. 픽셀 충전 주기의 말미에 게이트 전압이 온 값에서 오프 값으로 스위치될 때, 픽셀 전압은 상기 게이트 전압의 스위칭을 따르며 ΔVp 양만큼 변하는 경향이 있을 수 있다. 이러한 효과는 일반적으로 바람직하지 않으며, 특정 TFT 설계에 대해 픽셀 커패시턴스의 값을 증가시킴으로써 줄일 수 있다. 픽셀 커패시턴스의 증가는 또한 전압 유지비를 향상시키고 따라서 디스플레이의 균일성을 증가시킨다.
픽셀 도전체들(11)과 패터닝된 도전성 스크린(8)에 의해 정의되는 픽셀 커패시터는 전기 영동 미디어 (또는 전자 종이로 달리 칭함)와 같은 상대적으로 두꺼운 디스플레이 미디어를 갖는 디스플레이 디바이스들에 특히 사용된다. 이러한 종류의 디스플레이 미디어의 상대적으로 두꺼운 두께는 픽셀 도전체들(11)과 하부 COM 평면(미도시) 사이의 상대적으로 낮은 정도의 용량 결합을 야기하고, 픽셀 도전체들(11)과 하부 패터닝된 도전성 스크린(8) 간의 픽셀 커패시터들은 예를 들면 킥백 전압을 줄이는 데 상대적으로 큰 역할을 갖는다.
상술한 기법의 일 변형에 따르면, 패터닝된 스크린층은 평행하는 조각들(도 4의 8a,8b,8c,8d)로 분할된다. 인접한 조각들의 각 쌍은 함께 층간 연결부(10)의 각 행을 위한 윈도들(28)을 정의한다. 조각들(8a,8b,8c 및 8d) 사이의 틈은, 상술한 패터닝된 도전성 스크린의 스크린 기능에 대한 상기 틈의 영향이 영(zero)이거 나 무시할 수 있을 정도로 충분히 작다. 이러한 패터닝된 스크린의 조각들로의 분할은 디바이스의 제조자가 상기 패터닝된 도전성 스크린(8)과 하부 게이트 배선들(26) 사이에서 발생할 수도 있는 임의의 전기적 쇼트를 더 잘 처리할 수 있도록 하는 장점이 있다.
도 5 및 6에 도시된 상술한 기법의 다른 변형에 따르면, 상응하는 소스와 드레인 전극들(3, 20)과 부수하는 드레인 패드(22)의 세트 각각은 드레인 전극(20a)과, 상기 소스 및 드레인 전극들을 정의하는 도전층의 평면 내에서 상기 드레인 전극(20a)을 전체적으로 둘러싸는 소스 전극(3a)으로 대체된다. 층간 연결부들은 각 드레인 전극(20a)과 각 픽셀 도전체(11) 사이에 직접 형성된다. 도 6에 도시된 바와 같이, 소스와 드레인 전극들(3a, 20a)은 원형 설계 또는 보다 각진 설계를 가질 수 있다. 게이트 배선들(26a)은 소스와 드레인 전극들(3a, 20a) 사이의 채널들의 형상을 따르는 부분을 포함하고 층간 연결부(10)를 둘러싸도록 유사하게 변형된다.
상기 소스와 드레인 전극들에 대한 상술한 대안적 배열은 다음의 장점들을 갖는다. 드레인 패드(22)의 생략으로 TFT 어레이의 설계를 단순화하고 단위 영역 당 TFTs의 개수를 용이하게 증가시킬 수 있으며, 따라서 화소 처리된 디스플레이 디바이스의 해상도를 증가시킨다. 또한, 각 소스 전극(3a)이 각각의 드레인 전극(20a)을 전체적으로 둘러싸도록 설계되었기 때문에, 인접한 TFTs의 소스와 드레인 전극들 간의 과류 누설에 대한 우려가 적어, (도 1 및 2에 도시된 패터닝된 반도체층(4) 대신에) 모든 TFTs의 소스/드레인 전극들 위로 연장된 연속적인(비패터닝된) 반도체층(4a)의 사용을 보다 가능하게 한다. 또한, 도 1 및 2에는 도시되지 않았으나, 드레인 패드들(22)의 사용은, 게이트 배선들(26)과 동일한 면에서 com 배선들에 적층되고 게이트 배선들(26)에 실질적으로 평행하게 연장된 어레이를 수반한다. 도 5의 대안적 배열에서 드레인 패드(22)의 생략은 이러한 com 배선들의 생략을 수반하여, com 배선들과 게이트 배선들(26) 사이의 층간 전기적 쇼트에 대한 우려를 없앤다.
상술한 기법은 플라스틱 기판에 제조된 디바이스들에 특히 사용된다. 플라스틱 기판은, 효율적인 제조 공정과 관련하여 높은 온도와 높은 습도 조건 하에서 발생하는 예측 불가능한 왜곡에 특히 민감할 수 있다. 상기 왜곡(즉, 치수 변화)은 기판의 각 축에 대해 상이할 수 있다.
본 발명은 상기 예들에 한정되지 않는다. 본 발명의 양상들은 여기 기술된 개념의 모든 신규 및/또는 독창적인 양상들과 여기 기술된 특징들의 모든 신규 및/또는 독창적인 조합들을 포함한다.
상술된 각각의 개별적인 특징들과 둘 또는 그 이상의 상기 특징들의 임의의 조합은, 상기 특징들 또는 그 조합들이 기술 분야의 당업자의 공통되는 일반적 지식에 따라 전체로서 본 명세서에 기초하여 도출될 수 있는 한, 상기 특징들 또는 그 조합이 여기 개시된 임의의 문제점들을 해결하는지 여부와 무관하게, 청구항의 범위를 한정하지 않으며 여기 별개로 개시된다. 본 발명의 양상은 임의의 상기 개별적 특징들 또는 그 조합으로 구성될 수 있다. 상술한 기술을 고려하여 기술 분야의 당업자가 본 발명의 범위 내에서 다양한 변형을 도출할 수 있음은 명백할 것이다.

Claims (10)

  1. 디바이스의 픽셀 도전체들의 수평으로 확장된 어레이의 적층을 제어하기 위한 상기 디바이스의 수평으로 확장된 스위칭 회로를 형성하는 단계와;
    제1 절연 영역을 통해 상기 스위칭 회로 위에 전기적 도전성이며 수평으로 확장되고 패터닝된 스크린을 형성하며, 상기 패터닝된 스크린은 상기 스위칭 회로와 상기 픽셀 도전체들의 어레이 사이에 도전성 층간 연결부들을 수용하기 위한 천공들(holes)을 정의하는 단계와; 그리고
    이후 상기 패터닝된 스크린 위에 제2 절연 영역을 형성하고, 상기 패터닝된 스크린과의 용량 결합(capacitative coupling)을 위해 상기 제2 절연 영역을 통해 상기 패터닝된 스크린 위에 상기 픽셀 도전체들의 어레이를 형성하고, 상기 패터닝된 스크린에 정의된 상기 천공들의 위치에 적어도 상기 제1 및 제2 절연 영역을 통과하는 관통 공들을 형성하며, 상기 관통 공들에 상기 층간 연결부들을 형성하는 단계를 포함하고,
    상기 패터닝된 스크린은, 상기 픽셀 도전체들의 어레이와 하부 도전성 성분들 간의 중첩 영역이, 상기 스위칭 회로에 대한 상기 픽셀 도전체들의 상대적인 수평 위치들의 범위 내에서 실질적으로 일정하도록 구성되며, 상기 범위는 제1 방향에서,상기 픽셀 도전체들의 상기 제1 방향의 피치(pitch)의 40%에 비해 큰 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 패터닝된 스크린이 상기 픽셀 도전체들의 어레이로 투영된 영역은 적어도 상기 픽셀 도전체들의 어레이의 족적의 영역의 적어도 대략 60%인 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 패터닝된 스크린이 상기 픽셀 도전체들의 어레이로 투영된 영역은 적어도 상기 픽셀 도전체들의 어레이의 족적의 영역의 적어도 대략 84%인 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 패터닝된 스크린이 상기 픽셀 도전체들 중 하나로 투영된 영역은 적어도 하나의 픽셀 도전체의 족적 영역의 적어도 대략 58%인 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 패터닝된 스크린이 상기 픽셀 도전체들 중 하나로 투영된 영역은 적어도 하나의 픽셀 도전체의 족적 영역의 적어도 대략 81%인 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 패터닝된 스크린이 상기 픽셀 도전체들의 어레이로 투영된 영역은, 상기 픽셀 도전체들의 어레이의 족적의 전체 영역에서 대략 2000 평방 마이크론 이하의 영역을 빼고 상기 픽셀 도전체들의 어레이에 있는 픽셀 도전체들의 개수를 곱한 것과 동일한 것을 특징으로 하는 방법.
  7. 제1항 내지 6항 중 어느 한 항에 있어서,
    상기 패터닝된 스크린은 조각들의 어레이로 분할되는 것을 특징으로 하는 방법.
  8. 제1항 내지 제7항에 어느 한 항에 있어서,
    상기 스위칭 회로는 소스/드레인 전극들 쌍의 어레이를 정의하는 소스/드레인 전극층을 포함하고, 소스/드레인 전극들의 각 쌍은 상기 소스/드레인 전극층의 평면 내에서 소스 전극에 의해 전체적으로 둘러싸인 드레인 전극을 포함하며; 상기 층간 연결부는 상기 드레인 전극들까지 하부로 연장되는 것을 특징으로 하는 방법.
  9. 복수의 디바이스들 사이에서 픽셀 성능의 균일성을 향상시키기 위한 목적으로 제1항 내지 8항 중 어느 한 항에 기재된 패터닝된 스크린을 사용하는 방법.
  10. 제9항에 있어서,
    상기 픽셀 성능은 전압 유지비와 킥백 전압의 군으로부터 선택된 적어도 하나인 것을 특징으로 하는 방법.
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